KR100719340B1 - 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법 Download PDF

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Abstract

듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 제1 영역 및 제2 영역을 갖는 반도체 기판을 포함한다. 제1 게이트 절연막을 개재하여 제1 영역의 반도체 기판 상에 제1 게이트 전극이 배치된다. 제1 게이트 전극은 금속실리사이드막으로 이루어진다. 제2 게이트 절연막을 개재하여 제2 영역의 반도체 기판 상에 제2 게이트 전극이 배치된다. 제2 게이트 전극은 금속막으로 이루어진다. 제1 및 제2 게이트 전극들은 서로 동일한 금속 원소들을 포함한다.

Description

듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES HAVING A DUAL GATE ELECTRODE AND METHODS OF FORMING THE SAME}
도 1은 본 발명의 실시예에 따른 듀얼 게이트 전극을 갖는 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 6은 본 발명의 실시예에 따른 듀얼 게이트 전극을 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
일반적으로, 씨모스(CMOS; Complementary Metal Oxide Silicon) 반도체 소자는 채널내에 전자들이 축적되는 엔모스(NMOS; N-channel Metal Oxide Silicon) 트랜지스터, 및 채널내에 정공들이 축적되는 피모스(PMOS; P-channel Metal Oxide Silicon)를 동시에 포함한다.
공정의 단순화를 통한 생산성을 향상시키기 위하여, 엔모스 트랜지스터의 게이트 전극(이하, 엔모스 게이트 전극이라 함) 및 피모스 트랜지스터의 게이트 전극(이하, 피모스 게이트 전극이라 함)을 모두 n형 불순물들로 도핑된 폴리실리콘으로 형성하는 방법이 공지된 바 있다. 이러한 경우, n형 불순물들로 도핑된 폴리실리콘의 일함수에 의해 엔모스 트랜지스터는 표면 채널(surface)을 갖는 반면에, 피모스 트랜지스터는 매몰 채널(buried channel)을 갖는다. 매몰 채널을 갖는 트랜지스터는 게이트 산화막의 유효 두께가 증가되어 문턱전압의 절대값이 증가될 수 있다. 이로써, 매몰 채널을 갖는 트랜지스터의 동작 속도가 저하될 수 있다.
반도체 산업이 고도로 발전함에 따라, 고속으로 동작하는 반도체 소자에 대한 요구가 심화되고 있다. 이에 따라, 피모스 트랜지스터도 표면 채널을 갖도록 형성되는 것이 요구되고 있다.
엔모스 및 피모스 트랜지스터들이 모두 표면 채널을 가질 수 있는 일 방법으로, 엔모스 게이트 전극은 n형 불순물들로 도핑된 폴리실리콘으로 형성하고, 피모스 게이트 전극은 p형 불순물들로 도핑된 폴리실리콘으로 형성하는 방법이 공지된 바 있다. 피모스 게이트 전극의 일함수가 실리콘의 가전자대에 근접함으로써, 피모스 트랜지스터는 표면 채널을 가질 수 있다.
하지만, 엔모스 및 피모스 게이트 전극들이 각각 n형 및 p형 불순물들로 도핑된 폴리실리콘으로 형성된 경우, 도핑된 폴리실리콘의 높은 저항으로 인해 트랜지스터들의 동작 속도가 감소될 수 있다. 또한, 엔모스 및 피모스 게이트 전극들내에 공핍 영역(depletion region)이 형성됨으로써, 게이트 산화막의 유효 두께가 증가되어 엔모스 및 피모스 트랜지스터들의 문턱전압들의 절대값들이 증가될 수 있다. 그 결과, 엔모스 및 피모스 트랜지스터들의 동작 속도가 감소될 수 있다.
이러한 문제점들을 해결하기 위한 일 방법으로 실리콘의 에너지 밴드갭(band gap)의 중간값을 일함수로 갖는 금속막으로 엔모스 및 피모스 게이트 전극에 모두 적용하는 방법이 제안된 바 있다. 하지만, 이 경우에는 피모스 트랜지스터의 문턱전압의 절대값을 조금 낮추는 반면에, 엔모스 트랜지스터의 문턱전압이 증가된다. 즉, 엔모스 및 피모스 트랜지스터의 문턱전압들의 절대값들을 모두 낮추는 것이 어렵다.
본 발명이 이루고자 하는 기술적 과제는 엔모스 및 피모스 트랜지스터들의 특성들을 모두 최적화시킬 수 있는 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 엔모스 및 피모스 트랜지스터들의 문턱전압들을 모두 최적화시킬 수 있는 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과젠는 엔모스 및 피모스 트랜지스터들의 게이트 전극들이 모두 최적화된 일함수를 갖는 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자는 제1 영역 및 제2 영역을 갖는 반도체 기판을 포함한다. 제1 게이트 절연막을 개재하여 상기 제1 영역의 반도체 기판 상에 제1 게이트 전극이 배치된다. 상기 제1 게이트 전극은 금속실리 사이드막으로 이루어진다. 제2 게이트 절연막을 개재하여 상기 제2 영역의 반도체 기판 상에 제2 게이트 전극이 배치된다. 상기 제2 게이트 전극은 금속막으로 이루어진다. 상기 제1 및 제2 게이트 전극들은 서로 동일한 금속 원소들을 포함한다.
일 실시예에 있어서, 상기 반도체 소자는 상기 제1 게이트 전극의 아랫부분(lower portion)에 불순물 축적층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 소자는 상기 제1 게이트 전극 양측의 상기 제1 영역의 반도체 기판내에 형성된 제1 소오스/드레인 영역, 및 상기 제2 게이트 전극 양측의 상기 제2 영역의 반도체 기판내에 형성된 제2 소오스/드레인 영역을 더 포함할 수 있다. 상기 제1 소오스/드레인 영역은 제1 도전형의 불순물들로 도핑되고, 상기 제2 소오스/드레인 영역은 제2 도전형의 불순물들로 도핑된다. 이때, 상기 불순물 축적층내의 불순물들은 상기 제1 도전형의 불순물들과 동일한 타입인 것이 바람직하다.
일 실시예에 있어서, 상기 제1 영역은 엔모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 피모스 트랜지스터가 형성되는 영역일 수 있다. 이때, 상기 제1 게이트 전극은 상기 제2 게이트 전극에 비하여 작은 일함수를 갖는다. 이 경우에, 상기 불순물 축적층내에 n형 불순물들이 축적되는 것이 바람직하다. 상기 제1 및 제2 게이트 전극들은 코발트 원소(cobalt element), 니켈 원소(nickel element), 플래티넘 원소(platinum element) 및 팔라디움 원소(palladium element) 중에 어느 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 영역은 피모스 트랜지스터가 형성되는 영역이 고, 상기 제2 영역은 엔모스 트랜지스터가 형성되는 영역일 수 있다. 이때, 상기 제1 게이트 전극은 상기 제2 게이트 전극에 비하여 큰 일함수를 갖는다. 이 경우에, 상기 불순물 축적층내에 p형 불순물들이 축적되는 것이 바람직하다. 상기 제1 및 제2 게이트 전극들은 몰리브덴 원소(molybdenum element), 텅스텐 원소(tungsten element), 지르코늄 원소(zirconium element) 및 탄탈늄 원소(tantalum element) 중에 어느 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 소자는 상기 제1 게이트 전극 상에 배치된 제1 캐핑 도전 패턴, 및 상기 제2 게이트 전극 상에 배치된 제2 캐핑 도전 패턴을 더 포함할 수 있다. 상기 제1 및 제2 캐핑 도전 패턴들은 각각 상기 제1 및 제2 게이트 전극들의 측벽에 정렬된 측벽을 갖는다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법은 다음의 단계들을 포함한다. 제1 및 제2 영역들을 갖는 반도체 기판 상에 절연막 및 반도체층을 차례로 형성한다. 상기 반도체층은 실리콘 원소를 포함한다. 상기 제2 영역의 상기 반도체층을 제거하여 상기 절연막을 노출시킨다. 상기 반도체 기판 전면 상에 금속막을 증착한다. 완전 실리사이드화 공정(fully silicidation process)을 수행하여 상기 제1 영역의 상기 절연막 상에 금속실리사이드막을 형성한다. 상기 제1 영역의 상기 금속실리사이드막 및 상기 절연막을 연속적으로 패터닝하여 차례로 적층된 제1 게이트 절연막 및 제1 게이트 전극을 형성한다. 상기 제2 영역의 상기 금속막 및 상기 절연막을 연속적으로 패터닝하여 차례로 적층된 제2 게이트 절연막 및 제2 게이트 전극을 형성한다.
일 실시예에 있어서, 상기 반도체층은 불순물들로 도핑될 수 있다. 이때, 상기 완전 실리사이드화 공정을 수행하는 단계는 상기 금속실리사이드막의 아랫 부분(lower portion)에 불순물 축적층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 방법은 상기 제1 게이트 전극 양측의 상기 제1 영역의 반도체 기판내에 형성되고, 제1 도전형의 불순물들로 도핑된 제1 소오스/드레인 영역을 형성하는 단계, 및 상기 제2 게이트 전극 양측의 상기 제2 영역의 반도체 기판내에 형성되고, 제2 도전형의 불순물들로 도핑된 제2 소오스/드레인 영역을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 불순물 축적층내 불순물들은 상기 제1 도전형의 불순물들과 동일한 타입인 것이 바람직하다.
일 실시예에 있어서, 상기 제1 영역은 엔모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 피모스 트랜지스터가 형성되는 영역일 수 있다. 이때, 상기 금속실리사이드막은 상기 금속막에 비하여 작은 일함수를 갖는다. 이 경우에, 상기 반도체층은 n형 불순물들로 도핑되고, 상기 불순물 축적층은 상기 n형 불순물들이 축적되는 것이 바람직하다. 이 경우에, 상기 금속막은 코발트막, 니켈막, 플래티넘막 및 팔라디움막 중에 어느 하나로 형성할 수 있다.
일 실시예에 있어서, 상기 제1 영역은 피모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 엔모스 트랜지스터가 형성되는 영역일 수 있다. 이때, 상기 금속실리사이드막은 상기 금속막에 비하여 큰 일함수를 갖는다. 이 경우에, 상기 반도체층은 p형 불순물들에 의해 도핑되고, 상기 불순물 축적층은 상기 p형 불순물들이 축적되는 것이 바람직하다. 이 경우에, 상기 금속막은 몰리브덴막, 텅스텐막, 지르코늄막 및 탄탈늄막 중에 어느 하나로 형성할 수 있다.
일 실시에에 있어서, 상기 방법은 상기 제1 영역의 상기 금속실리사이드막 및 상기 제2 영역의 상기 금속막을 갖는 반도체 기판 전면 상에 캐핑 도전막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 제1 게이트 전극을 형성하는 단계는 상기 제1 영역의 상기 캐핑 도전막, 상기 금속실리사이드막 및 상기 절연막을 연속적으로 패터닝하여 차례로 적층된 제1 게이트 절연막, 제1 게이트 전극 및 제1 캐핑 도전 패턴을 형성하는 단계를 포함할 수 있다. 상기 제2 게이트 전극을 형성하는 단계는 상기 제2 영역의 상기 캐핑 도전막, 상기 금속막 및 상기 절연막을 연속적으로 패터닝하여 차례로 적층된 제2 게이트 절연막, 제2 게이트 전극 및 제2 캐핑 도전 패턴을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 반도체층은 인시츄 방식(in-situ method)으로 도핑되는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 듀얼 게이트 전극을 갖는 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(100)은 제1 영역(a) 및 제2 영역(b)을 포함한다. 상기 제1 및 제2 영역들(a,b) 중에 어느 하나는 엔모스 트랜지스터가 형성되는 엔모스 영역이고, 다른 하나는 피모스 트랜지스터가 형성되는 피모스 영역이다.
상기 제1 영역(a)의 상기 반도체 기판(100) 상에 제1 게이트 패턴(120a)이 배치되고, 상기 제2 영역(b)의 상기 반도체 기판(100) 상에 제2 게이트 패턴(120b)이 배치된다. 도시하지 않았지만, 상기 반도체 기판(100)의 소정영역에는 소자분리막(미도시함)이 배치되어 상기 제1 영역(a)내 제1 활성영역을 한정하고, 상기 제2 영역(b)내 제2 활성영역을 한정한다. 상기 제1 및 제2 게이트 패턴들(120a,120b)은 각각 상기 제1 및 제2 활성영역들을 가로지른다. 도 1에서는 상기 제1 및 제2 활성영역들을 따라 취해진 단면도들을 도시하였다.
상기 제1 게이트 패턴(120a) 양측벽에 제1 스페이서(124a)가 배치될 수 있으며, 상기 제2 게이트 패턴(120b) 양측벽에 제2 스페이서(124b)가 배치될 수 있다. 상기 제1 및 제2 스페이서들(124a,124b)은 절연막인, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막등을 포함할 수 있다.
상기 제1 게이트 패턴(120a) 양측의 상기 제1 영역(a)의 반도체 기판(100)내에 제1 소오스/드레인 영역(128a)이 배치되고, 상기 제2 게이트 패턴(120b) 양측의 상기 제2 영역(b)의 반도체 기판(100)내에 제2 소오스/드레인 영역(128b)이 배치된다. 상기 제1 소오스/드레인 영역(128a)은 제1 도전형의 불순물들로 도핑되고, 상기 제2 소오스/드레인 영역(128b)은 제2 도전형의 불순물들로 도핑된다. 이때, 상기 제1 영역(a)의 반도체 기판(100)은 제2 도전형의 불순물들로 도핑되고, 상기 제2 영역(b)의 반도체 기판(100)은 제1 도전형의 불순물들로 도핑된다.
상기 제1 도전형의 불순물과 상기 제2 도전형의 불순물은 서로 다른 타입의 불순물들이다. 예를 들면, 상기 제1 도전형의 불순물이 n형 불순물이고, 상기 제2 도전형의 불순물이 p형 불순물일 수 있다. 이와는 반대로, 상기 제1 도전형의 불순물이 p형 불순물이고, 상기 제2 도전형의 불순물이 n형 불순물일 수 있다. 이로써, 상기 제1 소오스/드레인 영역(128a)은 상기 제1 영역(a)의 반도체 기판(100)과 pn접합을 이루고, 상기 제2 소오스/드레인 영역(128b)은 상기 제2 영역(b)의 반도체 기판(100)과 pn접합을 이룬다.
상기 제1 소오스/드레인 영역(128a)은 제1 저농도 도핑층(122a) 및 제1 고농도 도핑층(126a)으로 구성된 엘디디 구조일 수 있다. 이와는 달리, 상기 제1 소오스/드레인 영역(128a)은 상기 제1 저농도 도핑층(122a)의 불순물 농도가 상기 제1 고농도 도핑층(126a)의 불순물 농도에 근접하는 연장된 소오스/드레인 구조일 수도 있다. 이와는 또 다르게, 상기 제1 소오스/드레인 영역(128a)은 상기 제1 저농도 도핑층(122a)만을 포함할 수 있다.
상기 제2 소오스/드레인 영역(128b)은 제2 저농도 도핑층(122b) 및 제2 고농도 도핑층(126b)으로 구성된 엘디디 구조일 수 있다. 물론, 상기 제2 소오스/드레 인 영역(128b)도 상기 제2 저농도 도핑층(122b)의 불순물 농도가 상기 제2 고농도 도핑층(126b)의 불순물 농도에 근접하는 연장된 소오스/드레인 구조일 수 있다. 또한, 상기 제2 소오스/드레인 영역(128b)은 상기 제2 저농도 도핑층(122b)만을 포함할 수 있다.
상기 제1 게이트 패턴(120a)은 차례로 적층된 제1 게이트 절연막(102a), 제1 게이트 전극(108a), 제1 캐핑 도전 패턴(112a) 및 제1 마스크 패턴(114a)을 포함하고, 상기 제2 게이트 패턴(120b)은 차례로 적층된 제2 게이트 절연막(102b), 제2 게이트 전극(106a), 제2 캐핑 도전 패턴(112b) 및 제2 마스크 패턴(114b)을 포함한다.
상기 제1 및 제2 게이트 절연막들(102a,102b)은 실리콘 산화막, 실리콘산화질화막, 고유전상수를 갖는 금속실리케이트막(metal silicate) 및 고유전상수를 갖는 금속산화막(metal oxide)등의 단일막 또는 이들의 조합막으로 이루어질 수 있다. 상기 고유전상수를 갖는 금속실리실리케이트막은 하프늄 실리케이트막(hafnium silicate), 지르코늄 실리케이트막(zirconium silicate), 탄탈늄 실리케이트막(tantalum silicate), 티타늄 실리케이트막(titanium silicate), 이트륨 실리케이트막(yttrium silicate) 및 알루미늄 실리케이트막(aluminum silicate)등의 단일막 또는 이들의 조합막일 수 있다. 상기 고유전상수를 금속산화막은 하프늄 산화막(hafnium oxide), 알루미늄 산화막(aluminum oxide), 지르코늄 산화막(zirconium oxide), 탄탈늄 산화막(tantalnum oxide), 티타늄 산화막(titanium oxide) 및 이트륨 산화막(yttrium oxide)등의 단일막 또는 이들의 조합막일 수 있다.
상기 제1 게이트 전극(108a)은 금속실리사이드막으로 이루어진다. 이때, 상기 제1 게이트 전극(108a)의 아랫부분(lower portion)에 불순물 축적층(110)이 배치되는 것이 바람직하다. 상기 불순물 축적층(110)은 상기 제1 게이트 절연막(102a)에 접촉하는 상기 제1 게이트 전극(108a)의 아랫부분의 일함수를 조절(modulation)한다. 상기 불순물 축적층(110)내 불순물들은 상기 제1 소오스/드레인 영역(128a)내 불순물들과 동일한 타입인 것이 바람직하다.
상기 제1 게이트 전극(108a)을 이루는 상기 금속실리사이드막은 금속 원소 및 실리콘 원소를 포함한다. 이에 더하여, 상기 금속실리사이드막은 게르마늄 원소를 더 포함할 수 있다. 상기 제2 게이트 전극(106a)은 금속막으로 이루어진다. 이때, 상기 제1 및 제2 게이트 전극들(108a,106a)은 서로 동일한 금속 원소를 포함한다.
상기 제1 및 제2 게이트 전극들(108a,106a)은 서로 다른 일함수를 갖는다. 즉, 상기 제1 게이트 전극(108a)을 이루는 상기 금속실리사이드막 및 상기 제2 게이트 전극(106a)을 이루는 상기 금속막은 서로 다른 일함수를 갖는다. 상기 제1 게이트 전극(108a)은 상기 제2 게이트 전극(106a)에 비하여 작은 일함수를 가질 수 있다. 이와는 반대로, 상기 제2 게이트 전극(108a)은 상기 제2 게이트 전극(106a)에 비하여 큰 일함수를 가질 수 있다.
본 발명의 일 실시예로서, 상기 제1 영역(a)이 상기 엔모스 영역이고, 상기 제2 영역(b)이 상기 피모스 영역인 경우에 대해 설명한다. 이 경우에, 상기 제1 게이트 전극(108a)은 상기 제2 게이트 전극(106a)에 비하여 작은 일함수를 갖는다. 특히, 상기 제1 게이트 전극(108a)의 일함수는 실리콘의 에너지 밴드의 전도대(conduction band)에 근접하고, 상기 제2 게이트 전극(106a)의 일함수는 실리콘의 에너지 밴드의 가전자대(valence band)에 근접하는 것이 바람직하다. 이 경우에, 상기 제1 소오스/드레인 영역(128a)은 n형 불순물들로 도핑되고, 상기 제2 소오스/드레인 영역(128b)은 p형 불순물들로 도핑된다. 상기 불순물 축적층(110)은 상술한 바와 같이, 상기 제1 게이트 전극(108a)의 아랫부분의 일함수를 조절한다. 특히, 상기 불순물 축적층(110)은 상기 제1 소오스/드레인 영역(128a)내 불순물들과 동일한 타입의 불순물들이 축적되는 것이 바람직하다. 즉, 상기 불순물 축적층(110)은 n형 불순물들로 축적되는 것이 바람직하다.
상기 제1 영역(a) 및 제2 영역(b)이 각각 상기 엔모스 영역 및 피모스 영역일때, 상기 제1 및 제2 게이트 전극들(108a,106a)은 코발트 원소(cobalt element), 니켈 원소(nickel element), 플래티넘 원소(platinum element) 및 팔라디움 원소(palladium element) 중에 어느 하나를 포함하는 것이 바람직하다. 다시 말해서, 상기 제1 게이트 전극(108a)은 코발트 실리사이드막(cobalt silicide, 일함수; 약 4.36eV), 니켈 실리사이드막(nickel silicide, 일함수; 약 4.6eV), 플래티넘 실리사이드막(platinum silicide, 일함수; 약 4.62eV) 및 팔라디움 실리사이드막(palladium silicide, 일함수; 약 4.6eV)중에 어느 하나로 이루어질 수 있다. 또한, 상기 제1 게이트 전극(108a)은 게르마늄 원소를 더 포함할 수 있다. 따라서, 상기 제1 게이트 전극(108a)은 코발트 게르마노실리사이드막(cobalt germanosilicide), 니켈 게르마노실리사이드막, 플래티넘 게르마노실리사이드막 및 팔라디움 게르마노실리사이드막 중에 어느 하나로 이루어질 수 있다. 이때, 상기 제2 게이트 전극(106a)은 상기 제1 게이트 전극(108a)과 동일한 금속 원소를 포함하는 금속막으로 이루어진다. 즉, 상기 제2 게이트 전극(106a)은 코발트막(일함수; 약 5.0eV), 니켈막(일함수; 약 5.22eV), 플래티넘막(일함수; 약 5.34eV) 및 팔라디움막(일함수; 약 5.22eV) 중에 어느 하나로 이루어진다.
상기 제2 게이트 전극(106a)으로 사용되는 상술한 코발트막, 니켈막, 플래티넘막 또는 팔라디움막의 일함수들은 실리콘의 가전자대의 일함수(약 5.0eV, eV; electronVolt)에 근접한다. 따라서, 상기 제2 영역(b)에 형성된 피모스 트랜지스터의 문턱전압이 최적화된다. 특히, 상기 제2 영역(b)의 피모스 트랜지스터는 표면 채널을 가질 수 있어 그것의 동작속도가 향상된다.
이와는 달리, 상기 제1 게이트 전극(108a)으로 사용되는 상술한 코발트 실리사이드막, 니켈 실리사이드막, 플래티넘 실리사이드막 및 팔라디움 실리사이드막의 일함수들은 상기 제2 게이트 전극(106a)에 비하여 실리콘의 전도대의 일함수(약 4.0eV)에 근접한다. 따라서, 상기 제1 영역(a)에 형성된 엔모스 트랜지스터의 문턱전압은 최적화될 수 있다. 특히, 상기 불순물 축적층(110)내에는 n형 불순물들이 축적되어 있다. n형 불순물들이 축적된 상기 불순물 축적층(110)은 상기 제1 게이트 전극(108a)의 아랫부분의 일함수를 약 0.2eV 내지 0.4eV 만큼 감소시킨다. 이에 따라, 상기 제1 게이트 전극(108a)의 아랫부분의 일함수를 실리콘의 전도대의 일함수과 거의 동일한 수준으로 최적화시킬 수 있다. 그 결과, 상기 제1 영역(a)의 엔모스 트랜지스터의 문턱전압을 더욱 최적화시킬 수 있다.
본 발명의 다른 실시예로서, 상기 제1 영역(a)이 상기 피모스 영역이고, 상기 제2 영역(b)이 상기 엔모스 영역인 경우에 대해 설명한다. 이 경우에, 상기 제1 게이트 전극(108a)은 상기 제2 게이트 전극(106a)에 비하여 큰 일함수를 갖는다. 특히, 상기 제1 게이트 전극(108a)의 일함수는 실리콘의 가전자대에 근접하고, 상기 제2 게이트 전극(106a)의 일함수는 실리콘의 전도대에 근접하는 것이 바람직하다. 상기 제1 및 제2 소오스/드레인 영역들(128a,128b)은 각각 p형 불순물들 및 n형 불순물들로 도핑된다. 이때, 상기 불순물 축적층(110)내에는 상기 제1 소오스/드레인 영역(128a)내 불순물들과 동일한 타입인 p형 불순물들이 축적되는 것이 바람직하다.
상기 제1 및 제2 영역들(a,b)이 각각 상기 피모스 및 엔모스 영역들 일때, 상기 제1 및 제2 게이트 전극들(108a,106a)은 몰리브덴(molybdenum) 원소, 텅스텐 원소, 지르코늄(zirconium) 원소 및 탄탈늄 원소 중에 어느 하나를 포함하는 것이 바람직하다. 특히, 상기 제1 및 제2 게이트 전극들(108a,106a)은 몰리브덴 원소를 포함하는 것이 가장 바람직하다.
좀 더 구체적으로, 상기 제1 게이트 전극(108a)은 몰리브덴 실리사이드막(일함수; 약 4.9eV), 텅스텐 실리사이드막(일함수; 약 4.8eV), 지르코늄 실리사이드막(일함수; 약 4.33eV) 및 탄탈늄 실리사이드막(일함수; 약 4.35eV) 중에 어느 하나로 이루어질 수 있다. 또한, 상기 제1 게이트 전극(108a)은 게르마늄원소를 더 포함한 몰리브덴 게르마노실리사이드막, 텅스텐 게르마노실리사이드막, 지르코늄 게르마노실리사이드막 및 탄탈늄 게르마노실리사이드막 중에 어느 하나로 이루어질 수 있다. 상기 제2 게이트 전극(106a)은 상기 제1 게이트 전극(108a)과 동일한 금속 원소를 포함하는 금속막으로 이루어진다. 즉, 상기 제2 게이트 전극(106a)은 몰리브덴막(일함수; 약 4.2eV), 텅스텐막(일함수; 약 4.63eV), 지르코늄막(일함수; 약 4.05eV) 및 탄탈늄막(일함수; 약 4.15eV) 중에 어느 하나로 이루어질 수 있다.
상술한 일함수들에서 알 수 있듯이, 상기 제1 게이트 전극(108a)은 상기 제2 게이트 전극(106a)에 비하여 실리콘의 가전자대에 근접하고, 상기 제2 게이트 전극(106a)은 상기 제1 게이트 전극(108a)에 비하여 실리콘의 전도대에 근접한다. 따라서, 상기 제1 영역(a)의 피모스 트랜지스터 및 제2 영역(b)의 엔모스 트랜지스터는 모두 최적화된 문턱전압들을 가질 수 있다. 이로써, 상기 제1 영역(a)의 피모스 트랜지스터 및 제2 영역(b)의 엔모스 트랜지스터는 모두 최적화된 특성을 가질 수 있으며, 고속으로 동작할 수 있다.
특히, 상기 제1 게이트 전극(108a)은 p형 불순물들이 축적된 상기 불순물 축적층(110)을 갖는다. p형 불순물들이 축적된 상기 불순물 축적층(110)은 상기 제1 게이트 전극(108a)의 아랫부분의 일함수를 약 0.1eV 내지 0.3eV 만큼 증가시킨다. 이에 따라, 상기 제1 게이트 전극(108a)의 아랫부분의 일함수는 좀 더 실리콘의 가전자대에 근접한다. 그 결과, 상기 제1 영역(a)의 피모스 트랜지스터의 문턱전압은 더욱 최적화될 수 있다.
계속해서, 도 1을 참조하면, 상기 캐핑 도전 패턴들(112a,112b)은 상기 게이트 전극들(108a,106a)의 두께가 수십 옹스트롬(angstrom) 내지 백수십 옹스트롬 정도로 얇을 경우, 상기 게이트 패턴들(120a,120b)의 두께를 보충하는 역할을 수행할 수 있다. 또한, 상기 캐핑 도전 패턴들(112a,112b)은 낮은 저항의 금속막으로 이루어져 트랜지스터들의 동작 속도를 향상시킬 수도 있다. 이에 더하여, 상기 캐핑 도전 패턴들(112a,112b)은 상기 게이트 전극들(108a,106a)을 보호하는 기능을 수행할 수도 있다. 상기 제1 및 제2 캐핑 도전 패턴들(112a,112b)은 각각 상기 제1 및 제2 게이트 전극들(108a,106a)의 측벽에 정렬된 측벽을 갖는다. 상기 제1 및 제2 캐핑 도전 패턴들(112a,112b)은 서로 동일한 물질로 이루어질 수 있다. 상기 캐핑 도전 패턴들(112a,112b)은 도전막인 도핑된 폴리실리콘, 텅스텐 또는 몰리브덴과 같은 금속, 또는 질화티타늄 또는 질화탄탈늄과 같은 도전성 금속질화물등으로 이루어질 수 있다.
한편, 상기 제1 및 제2 캐핑 도전 패턴들(112a,112b)은 생략될 수도 있다. 이 경우에, 상기 제1 및 제2 게이트 전극들(108a,106a)의 두께가 증가되어 상기 게이트 패턴들(120a,120b)이 요구하는 두께를 충족시킬 수 있다.
상기 제1 및 제2 마스크 패턴들(114a,114b)는 절연막인, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막등으로 이루어질 수 있다.
도 2 내지 6은 본 발명의 실시예에 따른 듀얼 게이트 전극을 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 제1 영역(a) 및 제2 영역(b)을 갖는 반도체 기판(100)을 준비한다. 상기 제1 영역(a) 및 상기 제2 영역(b) 중에 어느 하나는 엔모스 트랜지스터가 형성되는 엔모스 영역이고, 다른 하나는 피모스 트랜지스터가 형성되는 피모스 영역이다.
상기 반도체 기판(100)의 소정영역에 소자분리막(미도시함)을 형성하여 상기 제1 영역(a)에 제1 활성영역을 한정하고, 상기 제2 영역(b)에 제2 활성영역을 한정한다. 도면들에는, 상기 제1 활성영역 및 상기 제2 활성영역들을 따라 취해진 단면도들을 도시하였다.
상기 반도체 기판(100) 전면 상에 절연막(102)을 및 반도체층(104)을 차례로 형성한다. 상기 절연막(102)은 실리콘 산화막, 실리콘 산화질화막, 고유전상수를 갖는 금속실리케이트막(metal silicate) 및 고유전상수를 갖는 금속산화막(metal oxide)등의 단일막 또는 이들의 조합막으로 형성할 수 있다. 상기 고유전상수를 갖는 금속실리케이트막 및 상기 고유전상수를 갖는 금속산화막은 도 2를 참조하여 설명한 물질들과 동일할 수 있다.
상기 반도체층(104)은 실리콘 원소를 포함한다. 이에 더하여, 상기 반도체층(104)은 게르마늄 원소를 더 포함할 수도 있다. 예컨대, 상기 반도체층(104)은 폴리실리콘층, 비정질실리콘층 또는 실리콘게르마늄층으로 형성할 수 있다. 또한, 상기 반도체층(104)은 불순물들에 의해 도핑되는 것이 바람직하다. 상기 반도체층(104)은 인시츄 방식(in-situ) 방식으로 도핑되는 것이 바람직하다.
도 3 및 도 4를 참조하면, 상기 제2 영역(b)의 상기 반도체층(104)을 제거하여 상기 제2 영역(b)의 상기 절연막(102)을 노출시킨다. 이때, 상기 제1 영역(a)의 상기 반도체층(104)은 잔존한다. 상기 제2 영역(b)의 상기 반도체층(104)은 감광막 패턴(미도시함)을 이용한 선택적 식각 방법으로 제거할 수 있다. 이때, 상기 제2 영역(b)의 상기 반도체층(104)은 습식식각 공정 또는 건식식각 공정에 의해 제거될 수 있다.
상기 반도체 기판(100) 전면 상에 금속막(106)을 증착한다. 상기 금속막(106)은 상기 제1 영역(a)의 상기 반도체층(104) 및 상기 제2 영역(b)의 상기 절연막(102)과 접촉한다.
상기 금속막(106)을 갖는 반도체 기판(100)에 완전 실리사이드화 공정(fully silicidation process)을 수행한다. 상기 완전 실리사이드화 공정은 상기 증착된 금속막(106)과 상기 제1 영역(a)의 반도체층(104)을 서로 반응시키는 어닐링(annealing) 공정이라 할 수 있다. 이때, 상기 완전 실리사이드화 공정은 상기 증착된 금속막(106)과 상기 제1 영역(a)의 반도체층(104)을 모두 반응시켜 상기 제1 영역(a)의 상기 절연막(102) 상에 금속실리사이드막(108)을 형성한다. 상기 금속실리사이드막(108)은 상기 제1 영역(a)의 상기 절연막(102)과 접촉한다. 상기 금속실리사이드막(108)은 금속 원소 및 실리콘 원소들을 포함한다. 이에 더하여, 상기 금속실리사이드막(108)은 게르마늄 원소들을 더 포함할 수 있다.
상기 완전 실리사이드화 공정시, 상기 제1 영역(a)의 금속막(106)내 금속 원소들은 상기 반도체층(104)의 상부면으로부터 상기 반도체층(104)의 내부로 확산되어 상기 반도체층(104)내 반도체 원소들과 반응한다. 이때, 상기 금속막(106)의 금속 원소들은 상기 반도체층(104)내의 불순물들을 아래로 이동시켜 상기 금속실리사이드막(108)의 아랫부분(lower portion)에 불순물 축적층(110)이 형성된다. 상기 금속실리사이드막(108) 상에는 상기 금속막(106)의 미반응된 부분이 잔존할 수도 있다.
상기 제1 영역(a)의 상기 금속실리사이드막(108)과, 상기 제2 영역(b)의 상기 금속막(106)은 서로 다른 일함수를 갖는다.
본 발명의 일 실시예인 상기 제1 영역(a)이 상기 엔모스 영역이고, 상기 제2 영역(b)이 상기 피모스 영역인 경우에 대해 설명한다. 이 경우에, 상기 금속실리사이드막(108)은 상기 금속막(106)에 비하여 작은 일함수를 갖는다. 상기 반도체층(104)은 n형 불순물들에 의해 도핑되는 것이 바람직하다. 따라서, 상기 불순물 축적층(110)내에는 n형 불순물들이 축적된다.
상기 금속실리사이드막(108)이 상기 금속막(106)에 비하여 작은 일함수를 갖는 경우, 상기 금속막(106)은 코발트막, 니켈막, 플래티넘막 및 팔라디움막 중에 어느 하나로 형성할 수 있다. 이에 따라, 상기 금속실리사이드막(108)은 코발트 실리사이드막, 니켈 실리사이드막, 플래티넘 실리사이드막 및 팔라디움 실리사이드막 중에 어느 하나로 형성된다. 이에 더하여, 상기 금속실리사이드막(108)은 코발트 게르마노실리사이드막, 니켈 게르마노실리사이드막, 플래티넘 게르마노실리사이드막 및 팔라디움 게르마노실리사이드막 중에 어느 하나로 형성될 수 있다.
본 발명의 다른 실시예인 상기 제1 영역(a)이 상기 피모스 영역이고, 상기 제2 영역(b)이 상기 엔모스 영역인 경우에 대해 설명한다. 이 경우에, 상기 금속실리사이드막(108)은 상기 금속막(106)에 비하여 큰 일함수를 갖는다. 상기 반도체층(106)은 p형 불순물들에 의해 도핑되는 것이 바람직하다. 따라서, 상기 불순물 축적층(110)내에는 p형 불순물들이 축적된다.
상기 금속실리사이드막(108)이 상기 금속막(106)에 비하여 큰 일함수를 갖는 경우, 상기 금속막(106)은 몰리브덴막, 텅스텐막, 지르코늄막 및 탄탈늄막 중에 어느 하나로 형성할 수 있다. 따라서, 상기 금속실리사이드막(108)은 몰리브덴 실리사이드막, 텅스텐 실리사이드막, 지르코늄 실리사이드막 및 탄탈늄 실리사이드막 중에 어느 하나로 형성된다. 이에 더하여, 상기 금속실리사이드막(108)은 몰리브덴 게르마노실리사이드막, 텅스텐 게르마노실리사이드막, 지르코늄 게르마노실리사이드막 및 탄탈늄 게르마노실리사이드막 중에 어느 하나로 형성될 수 있다.
상기 금속막(106)을 증착하는 공정 및 상기 완전 실리사이드화 공정은 순차적으로 수행할 수 있다. 이와는 달리, 상기 금속막(106)을 증착하는 공정 및 상기 완전 실리사이드화 공정은 인시츄(in-situ) 방식으로 수행할 수도 있다. 즉, 상기 금속막(106)을 증착하는 공정 챔버(미도시함)의 내부 온도, 또는 웨이퍼가 로딩되는 척(chuck)의 온도를 상기 완전 실리사이드화 공정이 요구하는 공정 온도로 공급함으로써, 상기 금속막(106)의 증착 공정 및 상기 완전 실리사이드화 공정을 인시츄 방식으로 수행할 수 있다.
상기 제1 영역(a)의 상기 금속실리사이드막(108) 및 상기 제2 영역(b)의 상기 금속막(106)을 갖는 반도체 기판(100) 전면 상에 캐핑 도전막(112)을 형성할 수 있다. 상기 캐핑 도전막(112)은 상기 금속막(106)에 비하여 식각이 용이한 도전 물질로 형성할 수 있다. 또한, 상기 캐핑 도전막(112)은 상기 금속실리사이드막(108)에 비하여 낮은 저항을 갖는 도전 물질로 형성할 수 있다. 이에 더하여, 상기 캐핑 도전막(112)은 상기 금속실리사이드막(108) 및 상기 금속막(106)의 열화를 방지할 수 있는 도전 물질로 형성할 수 있다. 예컨대, 상기 캐핑 도전막(112)은 도핑된 폴 리실리콘, 텅스텐 또는 몰리브덴과 같은 금속, 또는 질화티타늄 또는 질화탄탈늄과 같은 도전성 금속질화물등으로 형성할 수 있다.
상기 캐핑 도전막(112) 상에 하드마스크막(114)을 형성할 수 있다. 상기 하드마스크막(114)은 절연막인 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막으로 형성할 수 있다.
도 5를 참조하면, 상기 제1 영역(a)의 상기 하드마스크막(114), 캐핑 도전막(112), 금속실리사이드막(108) 및 절연막(102)을 연속적으로 패터닝하여 제1 게이트 패턴(120a)을 형성한다. 상기 제1 게이트 패턴(120a)은 차례로 적층된 제1 게이트 절연막(102a), 제1 게이트 전극(108a), 제1 캐핑 도전 패턴(112a) 및 제1 마스크 패턴(114a)을 포함한다. 상기 제1 게이트 절연막(102a)은 상기 절연막(102)의 일부분이며, 상기 제1 게이트 전극(108a)은 상기 금속실리사이드막(108)의 일부분이다. 이때, 상기 제1 게이트 전극(108a)의 아랫부분에는 상기 불순물 축적층(110)이 배치된다. 상기 제1 게이트 패턴(120a)을 형성한 직후에, 상기 제1 게이트 패턴(120a) 양측의 상기 반도체 기판(100) 상에 상기 절연막(102)의 일부가 잔존할 수 있다.
상기 제2 영역(b)의 상기 하드마스크막(114), 캐핑 도전막(112), 금속막(106) 및 절연막(102)을 연속적으로 패터닝하여 제2 게이트 패턴(120b)을 형성한다. 상기 제2 게이트 패턴(120b)은 차례로 적층된 제2 게이트 절연막(102b), 제2 게이트 전극(106a), 제2 캐핑 도전 패턴(112b) 및 제2 마스크 패턴(114b)을 포함한다. 상기 제2 게이트 절연막(102b)은 상기 절연막(102)의 일부분이며, 상기 제2 게 이트 전극(106a)은 상기 금속막(106)의 일부분이다. 상기 제2 게이트 패턴(120b)을 형성한 직후에, 상기 제2 게이트 패턴(120b) 양측의 상기 반도체 기판(100) 상에 상기 절연막(102)의 일부가 잔존할 수 있다.
상기 제1 및 제2 게이트 패턴들(120a,120b)은 동시에 형성되는 것이 바람직하다. 이와는 달리, 상기 제1 및 제2 게이트 패턴들(120a,120b)은 순차적으로 형성될 수도 있다.
상기 게이트 패턴들(120a,120b)의 형성을 위한 패터닝 공정시, 상기 금속막(106)의 식각을 용이하게 하기 위하여 상기 금속막(106)은 수십 옹스트롬 내지 백수십 옹스트롬의 얇은 두께로 형성할 수 있다. 이때, 상기 금속실리사이드막(108)이 요구하는 실리콘의 량을 충족시키기 위하여 상기 반도체층(104)의 두께도 얇아질 수 있다. 이 경우에, 상기 캐핑 도전막(112)은 상기 게이트 패턴들(120a,120b)이 요구하는 두께를 충족하기 위하여 형성될 수 있다. 이때, 상기 캐핑 도전막(112)은 식각이 용이한 도전 물질로 형성하는 것이 바람직하다. 물론, 이 경우에, 상기 캐핑 도전막(112)은 상기 금속실리사이드막(108) 및 상기 금속막(106)을 보호하는 기능을 수행할 수 있으며, 상기 금속실리사이드막(108)에 비하여 낮은 저항을 가질 수도 있다.
이와는 다르게, 상기 캐핑 도전막(112)이 생략될 수도 있다. 이 경우에, 상기 제2 게이트 패턴(120b)이 요구하는 두께를 가지기 위하여 상기 금속막(106)은 충분한 두께를 갖도록 형성될 수 있다. 이때, 상기 금속실리사이드막(108)이 요구하는 실리콘의 량을 충족시키기 위하여 상기 반도체층(104)도 두껍게 형성될 수 있 다.
계속해서, 도 5를 참조하면, 상기 제1 게이트 패턴(120a)을 마스크로 사용하여 상기 제1 영역(a)의 반도체 기판(100)에 선택적으로 제1 도전형의 불순물 이온들을 주입한다. 이에 따라, 상기 제1 영역(a)내에 상기 제1 게이트 패턴(120a) 양측의 상기 반도체 기판(100)내에 제1 저농도 도핑층(122a)이 형성된다. 이때, 상기 제1 영역(a)의 상기 반도체 기판(100)은 제2 도전형의 불순물들에 의해 도핑된 것이 바람직하다. 상기 제1 영역(a)의 상기 반도체 기판(100)에는 도 2의 절연막(102)이 형성되기 전에, 제2 도전형의 불순물들로 도핑된 웰(well)이 형성될 수 있다.
상기 제2 게이트 패턴(120b)을 마스크로 사용하여 상기 제2 영역(b)의 반도체 기판(100)에 선택적으로 제2 도전형의 불순물 이온들을 주입한다. 이에 따라, 상기 제2 게이트 패턴(120b) 양측의 상기 반도체 기판(100)내에 제2 저농도 도핑층(122b)이 형성된다. 이때, 상기 제2 영역(b)의 상기 반도체 기판(100)은 제1 도전형의 불순물들에 의해 도핑된 것이 바람직하다. 상기 제2 영역(b)의 상기 반도체 기판(100)에는 도 2의 절연막(102)을 형성하기 전에, 제1 도전형의 불순물들로 도핑된 웰이 형성될 수 있다.
상기 불순물 축적층(110)내의 불순물들과, 상기 제1 저농도 도핑층(122a)내 불순물들은 서로 동일한 타입인 것이 바람직하다.
도 6을 참조하면, 상기 제1 게이트 패턴(120a) 양측벽에 제1 스페이서(124a)를 형성하고, 상기 제2 게이트 패턴(120b) 양측벽에 제2 스페이서(124b)를 형성한 다. 상기 제1 및 제2 스페이서들(124a,124b)는 동시에 형성될 수 있다. 상기 제1 및 제2 스페이서들(124a,124b)은 절연막인, 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막등의 단일막 또는 이들의 조합막을 포함할 수 있다.
상기 제1 게이트 패턴(120a) 및 상기 제1 스페이서(124a)를 마스크로 사용하여 상기 제1 영역(a)의 반도체 기판(100)에 선택적으로 제1 도전형의 불순물들을 주입한다. 이로써, 도 1의 제1 고농도 도핑층(126a)이 형성된다. 상기 제1 저농도 및 제1 고농도 도핑층들(122a,126a)은 제1 소오스/드레인 영역(128a)을 구성한다.
상기 제2 게이트 패턴(120b) 및 상기 제2 스페이서(124b)를 마스크로 사용하여 상기 제2 영역(b)의 반도체 기판(100)에 선택적으로 제2 도전형의 불순물 이온들을 주입한다. 이로써, 도 2의 제2 고농도 도핑층(126b)이 형성된다. 상기 제2 저농도 및 제2 고농도 도핑층들(122b,126b)은 제2 소오스/드레인 영역(128b)을 구성한다.
상기 제1 및 제2 소오스/드레인 영역들(128a,128b)은 엘디디 구조 또는 연장된 소오스/드레인 구조로 형성될 수 있다. 이와는 달리, 상기 제1 및 제2 소오스/드레인 영역들(128a,128b)은 각각 상기 제1 및 제2 저농도 도핑층들(122a,122b)만을 포함할 수 있다.
상술한 형성 방법에 의해 도 1의 듀얼 게이트 전극을 갖는 반도체 소자를 구현할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 엔모스 및 피모스 게이트 전극들 중에 어느 하나는 금속실리사이드막으로 형성된 제1 게이트 전극이고, 다른 하나는 금속막으로 형성된 제2 게이트 전극이다. 상기 제1 및 제2 게이트 전극들은 서로 다른 일함수를 갖는다. 이에 따라, 상기 엔모스 및 피모스 게이트 전극들은 모두 최적화된 일함수들을 가질 수 있다. 이로써, 엔모스 및 피모스 트랜지스터들은 모두 최적화된 문턱전압들을 가져 고속으로 동작할 수 있다.
또한, 상기 제1 게이트 전극의 아랫부분에는 n형 또는 p형 불순물들이 축적된 불순물 축적층이 배치된다. 상기 불순물 축적층은 상기 제1 게이트 전극의 아랫부분의 일함수를 조절한다. 이로써, 상기 제1 게이트 전극을 갖는 트랜지스터의 일함수를 더욱 최적화시킬 수 있다.

Claims (21)

  1. 삭제
  2. 제1 영역 및 제2 영역을 갖는 반도체 기판;
    제1 게이트 절연막을 개재하여 상기 제1 영역의 반도체 기판 상에 배치되되, 금속실리사이드막으로 이루어진 제1 게이트 전극;
    제2 게이트 절연막을 개재하여 상기 제2 영역의 반도체 기판 상에 배치되되, 금속막으로 이루어진 제2 게이트 전극; 및
    상기 제1 게이트 전극의 아랫부분에 형성된 불순물 축적층을 포함하되, 상기 제1 및 제2 게이트 전극들은 서로 동일한 금속 원소를 포함하고, 상기 불순물 축적층은 n형 불순물 또는 p형 불순물이 축적된 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 게이트 전극 양측의 상기 제1 영역의 반도체 기판내에 형성되되, 제1 도전형의 불순물들로 도핑된 제1 소오스/드레인 영역; 및
    상기 제2 게이트 전극 양측의 상기 제2 영역의 반도체 기판내에 형성되되, 제2 도전형의 불순물들로 도핑된 제2 소오스/드레인 영역을 더 포함하되, 상기 불순물 축적층내의 불순물들은 상기 제1 도전형의 불순물들과 동일한 타입인 것을 특징으로 하는 반도체 소자.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제1 영역은 엔모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 피모스 트랜지스터가 형성되는 영역이되,
    상기 제1 게이트 전극은 상기 제2 게이트 전극에 비하여 작은 일함수를 갖는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 불순물 축적층은 n형 불순물들이 축적된 것을 특징으로 하는 반도체 소자.
  6. 제 4 항에 있어서,
    상기 제1 및 제2 게이트 전극들은 코발트 원소, 니켈 원소, 플래티넘 원소 및 팔라디움 원소 중에 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 제1 영역은 피모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 엔모스 트랜지스터가 형성되는 영역이되,
    상기 제1 게이트 전극은 상기 제2 게이트 전극에 비하여 큰 일함수를 갖는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 불순물 축적층은 p형 불순물들이 축적된 것을 특징으로 하는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 제1 및 제2 게이트 전극들은 몰리브덴 원소, 텅스텐 원소, 지르코늄 원소 및 탄탈늄 원소 중에 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 2 항 또는 제 3 항에 있어서,
    상기 제1 게이트 전극 상에 배치되되, 상기 제1 게이트 전극의 측벽에 정렬된 측벽을 갖는 제1 캐핑 도전 패턴; 및
    상기 제2 게이트 전극 상에 배치되되, 상기 제2 게이트 전극의 측벽에 정렬된 측벽을 갖는 제2 캐핑 도전 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제1 및 제2 영역들을 갖는 반도체 기판 상에 절연막, 및 실리콘 원소를 포함하는 반도체층을 차례로 형성하는 단계;
    상기 제2 영역의 상기 반도체층을 제거하여 상기 절연막을 노출시키되, 상기 제1 영역의 반도체층을 잔존시키는 단계;
    상기 반도체 기판 전면 상에 금속막을 증착하는 단계;
    완전 실리사이드화 공정을 수행하여 상기 제1 영역의 상기 절연막 상에 금속실리사이드막을 형성하는 단계;
    상기 제1 영역의 상기 금속실리사이드막 및 상기 절연막을 연속적으로 패터닝하여 차례로 적층된 제1 게이트 절연막 및 제1 게이트 전극을 형성하는 단계; 및
    상기 제2 영역의 상기 금속막 및 상기 절연막을 연속적으로 패터닝하여 차례로 적층된 제2 게이트 절연막 및 제2 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 반도체층은 불순물들에 의해 도핑되되,
    상기 완전 실리사이드화 공정을 수행하는 단계는 상기 금속실리사이드막의 아랫부분에 불순물 축적층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 12 항에 있어서,
    상기 제1 게이트 전극 양측의 상기 제1 영역의 반도체 기판내에 제1 도전형의 불순물들로 도핑된 제1 소오스/드레인 영역을 형성하는 단계; 및
    상기 제2 게이트 전극 양측의 상기 제2 영역의 반도체 기판내에 제2 도전형의 불순물들로 도핑된 제2 소오스/드레인 영역을 형성하는 단계를 더 포함하되, 상기 불순물 축적층내의 불순물들은 상기 제1 도전형의 불순물들과 동일한 타입인 것 을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 제1 영역은 엔모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 피모스 트랜지스터가 형성되는 영역이되,
    상기 금속실리사이드막은 상기 금속막에 비하여 작은 일함수를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 반도체층은 n형 불순물들로 도핑되고, 상기 불순물 축적층은 상기 n형 불순물들이 축적된 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 14 항에 있어서,
    상기 금속막은 코발트막, 니켈막, 플래티넘막 및 팔라디움막 중에 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 제 12 항 또는 제 13 항에 있어서,
    상기 제1 영역은 피모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 엔모스 트랜지스터가 형성되는 영역이되,
    상기 금속실리사이드막은 상기 금속막에 비하여 큰 일함수를 갖는 것을 특징 으로 하는 반도체 소자의 형성 방법.
  18. 제 17 항에 있어서,
    상기 반도체층은 p형 불순물들에 의해 도핑되고, 상기 불순물 축적층은 상기 p형 불순물들이 축적된 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제 17 항에 있어서,
    상기 금속막은 몰리브덴막, 텅스텐막, 지르코늄막 및 탄탈늄막 중에 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제 11 항 내지 제 13 항 중에 어느 한 항에 있어서,
    상기 금속실리사이드막 및 상기 금속막을 갖는 반도체 기판 전면 상에 캐핑 도전막을 형성하는 단계를 더 포함하되,
    상기 제1 게이트 전극을 형성하는 단계는, 상기 제1 영역의 상기 캐핑 도전막, 상기 금속실리사이드막 및 상기 절연막을 연속적으로 패터닝하여 차례로 적층된 제1 게이트 절연막, 제1 게이트 전극 및 제1 캐핑 도전 패턴을 형성하는 단계를 포함하고,
    상기 제2 게이트 전극을 형성하는 단계는, 상기 제2 영역의 상기 캐핑 도전막, 상기 금속막 및 상기 절연막을 연속적으로 패터닝하여 차례로 적층된 제2 게이트 절연막, 제2 게이트 전극 및 제2 캐핑 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 제 11 항 내지 제 13 항 중에 어느 한 항에 있어서,
    상기 반도체층은 인시츄 방식(in-situ method)으로 도핑되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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