JP5117740B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体基板に複数の電界効果トランジスタが設けられた半導体装置およびその製造方法に関する。
シリコンを半導体基板とし、ゲートに多結晶シリコンを適用した金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）または、金属絶縁膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＭＩＳＦＥＴ）は、従来から、素子の微細加工技術、各種の成膜技術、および不純物制御技術によりその性能の向上が図られていた。例えば、異なる閾値電圧特性を示す複数のＭＩＳＦＥＴを組み合わせることで、種々の機能を持つ集積回路素子が構成される。
しかし、多結晶シリコンをゲート電極とすることで、ＭＯＳＦＥＴのチャネルが反転状態においてゲート電極内のキャリアが空乏化し、性能劣化することが知られている。これを回避するための方法として、ゲート電極に金属、金属とシリコンとの化合物である金属シリサイド、金属とゲルマニウムとの化合物である金属ジャーマナイドを適用することが提案されている（特許文献１、非特許文献１および２）。
図５は、従来例１として、特許文献１に記載の金属シリサイド５０６をゲート電極としたＭＯＳＦＥＴを説明する図である。図中、半導体基板５０１上チャネル領域を隔ててソース・ドレイン領域が形成されている。このソース・ドレイン領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）またはソース・ドレイン・エクステンション（Ｅｘｔｅｎｓｉｏｎ）５０２を有する構造であり、チャネル領域に近い部分に低不純物濃度拡散領域を有する。かつ、このソース・ドレイン部は、上記低不純物濃度拡散領域に隣接する不純物高濃度領域５０３表面に金属シリサイド膜５０４が形成されている。上記半導体基板５０１は、Ｎ型シリコン基板またはＰ型シリコン基板であり、また、Ｎ型シリコン基板またはＰ型シリコン基板に設けられたＰ型またはＮ型のウェル領域である。ゲート絶縁膜５０５上にはゲート電極が形成されている。このゲート電極は金属シリサイド５０６のみで形成されている。ゲート電極の側壁スペーサ５０７は、上記のソース・ドレイン領域を形成するために必要な構造であり、ここではシリコン酸化膜、シリコン窒化膜からなる。この従来例１では、ゲート電極が、金属シリサイドのみからなるため、前述のゲート電極の空乏化は解決する。また、ゲート絶縁膜の材料は、シリコン酸化膜でもよいが、窒素を含むシリコン窒化酸化膜であってもよい。なお、この従来例１では、金属シリサイドにコバルトシリサイド（ＣｏＳｉ２）、ＮｉＳｉが適用されている。
図６に、従来例１のＭＩＳＦＥＴの製造方法を工程順に示す。まず、Ｐ型あるいはＮ型シリコン基板６０１上に、素子分離を形成する（図６（ａ））。素子分離膜の形成方法としては、例えば、埋め込み素子分離法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）がある。能動素子部に、イオン注入法によりウェル不純物を導入する。その後、ゲート絶縁膜を、１〜５ｎｍおよび多結晶シリコンを５０ｎｍ程度堆積する。次に、リソグラフィーと異方性エッチング技術を用いて、多結晶シリコンを加工し、後にゲート電極となる部分を選択的に残す。ここでは、そのゲート電極となる多結晶シリコンを犠牲ゲート６０２と呼ぶ（図６（ｂ））。
その後、酸化工程を経て側壁シリコン酸化膜６０３を形成する。次にイオン注入によりソース・ドレイン・エクステンション（不純物低濃度領域）６０４を形成する（図６（ｃ））。８００℃程度の活性化ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ：急速熱アニール法）をした後、ＣＶＤ法および異方性エッチング技術を用いてシリコン窒化膜スペーサ６０５を加工形成する。その後、イオン注入と活性化ＲＴＡによりソース・ドレインの不純物高濃度領域６０６を形成する。この不純物高濃度領域６０６は、前述のエクステンションより深い接合となる（図６（ｄ））。
多結晶シリコン上面および不純物高濃度領域６０６表面のシリコン酸化物や絶縁膜を除去した後、Ｃｏ/ＴｉＮの順の２層からなる積層膜をスパッタ法を用いて堆積する。ここで、Ｃｏの膜厚は上記多結晶シリコンすべてがシリサイド化するのに必要な膜厚とする。この従来例１では、膜厚は１６ｎｍとしている。ＴｉＮは、酸化防止膜として機能している（図６（ｅ））。ＲＴＡを用いて、多結晶シリコンをＣｏＳｉ２に置換する。これと同時に、ソース・ドレイン領域の不純物高濃度領域６０６表面はＣｏＳｉ２となる。次いで、未反応のＣｏとＴｉＮを選択エッチングにより除去する（図６（ｆ））。
その後は、図示しないが、周知のＭＩＳＦＥＴと同様に、例えば、全面に絶縁膜を堆積後、ＣＭＰ処理による平坦化を行い、ソース、ドレイン、ゲートの各部のコンタクトを開口し、そこにＷ（タングステン）等を含むプラグを埋め込むことにより、ＭＩＳＦＥＴが形成される。
この製造方法によれば、ゲート絶縁膜上にＣｏＳｉ２膜のみからなるゲート電極を有するとともに、ソース・ドレイン領域にもＣｏＳｉ２膜を有する自己整合的なシリサイド電極構成が実現される。これにより、通常のシリサイドの製造方法とまったく同じ工程数で金属ゲート電極が形成できるという利点がある。
しかし、従来例１の製造方法では、ソース・ドレインの不純物高濃度領域の接合深さがＣｏＳｉ２の厚みに比べて深いことが必要になる。一方、素子の微細化に応じて、この不純物高濃度領域の接合深さは浅くする必要がある。そのため、ＣｏＳｉ２膜厚を薄くする必要が生じる。その場合、多結晶シリコンの膜厚を薄くしなければならなくなり、その加工を含めたプロセスマージンが減少するという問題が生じる。
この問題を解決する方法として、非特許文献３に記載される方法がある。これを従来例２として、図７を用いて説明する。
多結晶シリコン成膜までは、従来例１と同様に形成する（図７（ａ））。シリコン基板７０１上にゲート絶縁膜７０２および多結晶膜シリコン７０３を形成した後、シリコン酸化膜のハードマスク膜を成膜し、リソグラフィーにより、ハードマスク７０４を形成する。このハードマスク７０４と異方性エッチングで多結晶シリコンを加工し、多結晶シリコンの犠牲ゲート７０５を形成する（図７（ｂ））。
従来例１と同様に、ソース・ドレイン・エクステンション（不純物低濃度領域）７０６、側壁シリコン酸化膜７０７、シリコン窒化膜スペーサ７０８を形成する。ここで、留意するのは、シリコン窒化膜スペーサ７０８を異方性エッチングにより形成した時点でハードマスク７０４が多結晶シリコン上に残るようにすることである（図７（ｃ））。
次に、イオン注入によりソース・ドレインの不純物高濃度領域７０９を形成し、従来技術を用いてソース・ドレインの不純物高濃度領域７０９表面に選択的に金属シリサイド膜を形成する。ここで用いることのできる金属シリサイドとしては、例えば、ＮｉＳｉがある。Ｎｉ/ＴｉＮの順に成膜した後、４５０℃程度の温度でＲＴＡを行い、ＴｉＮおよび余剰Ｎｉを選択的に除去することで、金属シリサイド膜が得られる。この時点で、金属シリサイドは、ソース・ドレイン領域表面には、形成されるが、犠牲ゲート７０５表面には、ハードマスク７０４があるために存在しない（図７（ｄ））。
多結晶シリコンとハードマスク７０４の積層構造により生じた表面段差より大きい膜厚でシリコン酸化膜を層間絶縁膜７１０として堆積後、ＣＭＰにより表面を平坦化し、エッチバックすることで多結晶シリコンの上面を露出させる（図７（ｅ））。Ｎｉ膜を形成し、ＲＴＡにより多結晶シリコンをＮｉＳｉに完全置換する（図７（ｆ））。
以上の方法により、ソース・ドレイン領域のシリサイドの厚みとゲート電極シリサイドの厚みを独立して制御することができる。
以上、ゲート電極をＣｏＳｉ２、ＮｉＳｉに置換する従来例について述べたが、非特許文献２のように、シリコン基板をゲルマニウム基板にして、ゲート絶縁膜上にゲルマニウム膜を形成することでゲート電極およびソース・ドレイン領域をジャーマナイドにすることもできる。また、非特許文献２と非特許文献３に記載される方法とを組み合わせれば、シリコン基板上でジャーマナイドのゲート電極を形成することも容易に推察される。また、シリサイドとして、特許文献４によればプラチナシリサイドも有効である。
非特許文献１によれば、ひとつの半導体基板上に複数の幅または長さを有するＮｉＳｉ（ニッケルモノシリサイド）ゲート電極を含むＭＩＳＦＥＴを集積する場合、特許文献１および非特許文献３に記載の製造方法では、シリサイド化時に、ゲート長が短い犠牲ゲート８０１ではＮｉ含有量の多いＮｉ過剰シリサイド８０３が形成され、ゲート長が長い犠牲ゲート８０２では逆にゲート絶縁膜界面までシリサイド化されず、未反応犠牲ゲート８０４が生じることが指摘されている（図８）。非特許文献１では、多結晶シリコンを完全にシリサイド化するために、ＲＴＡを行うことで上記問題を解決できるとしている。
図９に、非特許文献１に記載の製造方法を従来例３として説明する。まず、非特許文献３に記載の製造方法を用いて、シリサイド化する多結晶シリコンを選択的に残し、短い犠牲ゲート９０１および長い犠牲ゲート９０２を形成し、その上面を露出させる工程までを行う（図９（ａ））。
次に、Ｎｉ膜堆積後、ＲＴＡにより多結晶シリコンと反応させてＳｉ／Ｎｉ２Ｓｉ積層構造を形成する。つまり、ゲート絶縁膜にＮｉ２Ｓｉが接しないように多結晶シリコン９０３を残すようにする（非特許文献１、図５）（図９（ｂ））。ここで、Ｎｉ２Ｓｉの膜厚は、Ｎｉ堆積量、多結晶シリコン内の不純物種、およびＲＴＡ温度・時間により決まる。特に、ＲＴＡ温度による影響は非特許文献１の図６および７に記載されている。温度は、ＮｉＳｉを形成する温度として周知の４００℃程度より低い３００℃以下が好ましい。未反応の金属を選択的にエッチング除去する。その後、再度ＲＴＡすることで、前記のＮｉ２Ｓｉ層から下層のＳｉ層にＮｉが拡散し、ゲート絶縁膜に接する金属ゲート層は、ＮｉＳｉになる（図９（ｃ））。
この方法により、複数のゲート長のＭＩＳＦＥＴで特性が変動する問題が解決される。また、非特許文献１には、多結晶シリコンと反応させるＮｉ膜厚を多結晶シリコンの１．７倍にすることでＮｉ３Ｓｉを形成できること、そして、Ｎｉ３ＳｉはＮｉＳｉより０．１−０．４ｅＶ大きい仕事関数を示すことが記載されている。これにより、Ｎｉ３Ｓｉをゲート電極にすることでよりｐ型のＭＩＳＦＥＴの閾値電圧を低下させることが可能になる。
非特許文献４には、ひとつのウェハー上に、ＮｉＳｉとＮｉがＳｉに対して１より大きな（Ｎｉリッチ）組成のシリサイドゲート電極を形成する方法が述べられている。これにより、ＮｉＳｉ電極は、約４．５ｅＶの仕事関数を持ち、Ｎｉリッチ電極は、それ以上の大きな仕事関数が得られる。非特許文献４では、非特許文献１の例と同様にＮｉと反応させる多結晶シリコンの厚みをｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの間で変化させる。ｐＭＯＳＦＥＴの多結晶シリコンの厚みをｎＭＯＳＦＥＴの厚みより薄くすることで、ｎＭＯＳＦＥＴにＮｉＳｉを、ｐＭＯＳＦＥＴにＮｉリッチのシリサイドを形成している。しかしながら、この方法では、Ｎｉの反応はトランジスタ配置の密度やＮｉとシリコンとの反応時間に左右され、ＮｉのＳｉに対する組成比が変わるので、トランジスタの閾値電圧が揺らぐことで正常な動作が期待できなくなる。
さらに、閾値を制御する試みは他の文献においてもなされている。特許文献２は、２層のゲート電極膜を有し、下層導電体をドープされたシリコン膜、上層導電体を金属シリサイド膜とし、下層導電体の膜厚を変えることによって閾値を制御しようとするものである。しかしながら、この方法では積層されたゲート電極の加工性が問題である。当該文献において、上層導体膜の膜厚は同一であっても、下層導体膜の膜厚はｎおよびｐチャネル間で異なる。そのため、ゲート電極形成のためのエッチング時に、下層導電体層の膜厚の小さい方のゲート絶縁膜または基板が先に露出してしまい、露出した表面が過剰にエッチングされてしまう可能性がある。さらに、下層導電膜の膜厚をｎおよびｐチャネルトランジスタ間で異なるように加工しているため、ゲート電極となる層の一部にシリコン酸化膜が形成されており、それによりゲート電極形成のためのエッチングが難しくなるという問題が生じる。
特許文献３は、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートの材料特性を利用してゲート電極を作り分け、閾値を制御しようとするものである。しかしながら、部分的にシリサイド化したゲートにおいては依然としてゲート空乏化の問題が生じる。
特開２０００−２５２４６２号公報 特開２０００−２４３８５３号公報 特開２００５−２２８８６８号公報 特開２００５−２１７２７５号公報 "Ｓｃａｌａｂｉｌｉｔｙ ｏｆ Ｎｉ ＦＵＳＩ ｇａｔｅ ｐｒｏｃｅｓｓｅｓ：ｐｈａｓｅ ａｎｄ Ｖｔ ｃｏｎｔｒｏｌ ｔｏ ３０ ｎｍ ｇａｔｅ ｌｅｎｇｔｈ，"２００５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，第７２−７３頁 "Ｍａｔｅｒｉａｌ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｍｅｔａｌ−Ｇｅｒｍａｎｉｄｅ Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅｓ Ｆｏｒｍｅｄ ｂｙ ＦＵＧＥ （Ｆｕｌｌｙ Ｇｅｒｍａｎｉｄｅｄ） Ｐｒｏｃｅｓｓ，"Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ ２００５ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｋｏｂｅ，２００５，第８４４−８４５頁 "Ｄｅｍｏｎｓｔｒａｔｉｏｎ ｏｆ Ｆｕｌｌｙ Ｎｉ-Ｓｉｌｉｃｉｄｅｄ Ｍｅｔａｌ Ｇａｔｅｓ ｏｎ ＨｆＯ２ ｂａｓｅｄ ｈｉｇｈ−ｋ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃｓ ａｓ ａ ｃａｎｄｉｄａｔｅ ｆｏｒ ｌｏｗ ｐｏｗｅｒ ａｐｐｌｉｃａｔｉｏｎｓ，"２００４ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，第１９０−１９１頁 "ＣＭＯＳ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ Ｄｕａｌ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ Ｐｈａｓｅ Ｃｏｎｔｒｏｌｌｅｄ Ｎｉ ＦＵＳＩ ｗｉｔｈ Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｉｌｉｃｉｄａｔｉｏｎ ｏｆ ＮＭＯＳ （ＮｉＳｉ） ａｎｄ ＰＭＯＳ （Ｎｉ−ｒｉｃｈ Ｓｉｌｉｃｉｄｅ） Ｇａｔｅｓ ｏｎ ＨｆＳｉＯＮ，"Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ２００５ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，第６６１−６６４頁
ＬＳＩでは、通常、種々の機能を持つ回路を集積するため、その回路を構成するＭＩＳＦＥＴの閾値電圧を複数個設定する必要がある。このような複数の閾値電圧はゲート絶縁膜の厚みまたはＭＩＳＦＥＴのチャネル不純物濃度を複数用意することで得られることが知られている。これらの方法と非特許文献１の方法とを組み合わせることにより、複数の閾値電圧を得ることができる。
しかし、複数のゲート絶縁膜の膜厚を得るためには、多くのリソグラフィー工程と加工作業を追加する必要がある。また、非特許文献１にある窒化ハフニウムシリケート（ＨｆＳｉＯＮ）をゲート絶縁膜に適用した場合、複数の膜厚を一枚の基板上に作製することは困難である。
また、閾値電圧は基板チャネル領域の不純物濃度によっても制御できる。しかし、閾値電圧を高くするために高濃度にすると、チャネルでの電荷輸送が不純物による散乱により劣化するという問題が生じる。また、閾値電圧を低くするためにチャネル領域の不純物濃度を低くすると、短チャネル効果によりゲート長が小さいＭＩＳＦＥＴが正常に動作しなくなる。
非特許文献４によれば、モノシリサイドと金属のシリコンに対する組成が１より大きいシリサイドが形成できるとされている。しかしながら、非特許文献１に記載されているように、Ｎｉの反応はトランジスタ配置の密度やＮｉとシリコンとの反応時間に左右され、ＮｉのＳｉに対する組成比が変わってしまう。従って、Ｎｉリッチのシリサイドの組成が揺らぎ、ひいてはトランジスタの閾値電圧が揺らぐことで正常な動作が期待できなくなる。
本発明は上記事情に鑑みてなされたものであり、金属とシリコンおよび／またはゲルマニウムを必須成分として含む金属半導体化合物をゲート電極とする金属絶縁膜半導体電界効果トランジスタを利用した半導体集積回路装置において、ゲート絶縁膜やチャネル領域の不純物濃度の調整等によらずに複数の閾値電圧を設定しようとするものである。
本願発明者らは、上記課題を解決するために鋭意検討した結果、金属とシリコンおよび／またはゲルマニウムを必須成分として含む金属半導体化合物からなる複数のゲート電極において、共通成分により構成され、組成比のみを異なるようにすることで、工程の簡略化を図りつつ、複数の閾値電圧を有する半導体装置が得られることを見出し、本発明を完成するに至った。
本発明によれば、ＭＡｘで表される組成を有する第１のゲート電極を含む第１のトランジスタと、ＭＡｙで表される組成を有する第２のゲート電極を含む第２のトランジスタを少なくとも含むＭＩＳ電界効果トランジスタを集積した半導体装置（式中、ＭはＷ、Ｍｏ、Ｎｉ、Ｐｔ、Ｔａ、Ｐｄ、Ｃｏ、およびＴｉからなる群より選択される少なくとも１種の金属元素であり、Ａはシリコンおよび／またはゲルマニウムであり、０＜ｘ≦３、および０＜ｙ≦３であり、ｘとｙは異なる）が提供される。
また、本発明によれば、ＭＡｘで表される組成を有する第１のゲート電極、ＭＡｙで表される組成を有する第２のゲート電極、およびＭＡｚで表される組成を有する第３のゲート電極を少なくとも含むＭＩＳ電界効果トランジスタを集積した半導体装置（式中、ＭはＷ、Ｍｏ、Ｎｉ、Ｐｔ、Ｔａ、Ｐｄ、Ｃｏ、およびＴｉからなる群より選択される少なくとも１種の金属元素であり、Ａはシリコンおよび／またはゲルマニウムであり、０＜ｘ≦３、０＜ｙ≦３、および０＜ｚ≦３であり、ｘ、ｙおよびｚは異なる）が提供される。
上記のような半導体装置の構成とすることで、ゲート絶縁膜の厚みを変えたり、不純物濃度の異なる複数のチャネル領域を用意することなく、同一不純物濃度のウェルまたはチャネル領域においても複数の閾値電圧を設定することが可能になる。また、多数のリソグラフィー工程や加工作業を必要とせず、簡易な工程により、良好なトランジスタ性能が達成される。
また、前記ＭＡｘ、ＭＡｙ、またはＭＡｚは、５００℃以下で少なくとも１の前記金属元素とシリコンおよび／またはゲルマニウムとが反応して形成されるものであってもよい。
本発明において、Ａはシリコンおよび／またはゲルマニウムであり、金属と反応して金属半導体化合物を形成することができる。例えば、このような金属半導体化合物として、金属シリサイド、金属ジャーマナイド、または金属シリコン・ジャーマナイドが挙げられ、好ましくは金属シリサイドである。
また、本発明によれば、半導体基板上に素子分離膜を形成する工程と、
前記素子分離膜によって分割形成された複数の能動素子領域表面に不純物を導入する工程と、
前記能動素子領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶膜を成膜し、選択的にエッチングして複数のゲート電極を形成する工程と
前記多結晶膜を挟んで、ソース・ドレイン領域を形成する工程と、
前記ソース・ドレイン領域表面に選択的に、前記多結晶膜を構成する元素と同種の元素を必須として含む金属半導体化合物からなる導電膜を形成する工程と、
前記多結晶膜と前記導電膜とを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的に除去して前記多結晶膜上面を露出させる工程と、
前記露出した多結晶膜上面に金属膜を成膜する工程と、
加熱して前記多結晶膜と前記金属膜とを反応させ、前記金属膜を構成する金属と多結晶膜を構成する元素とを必須として含む金属半導体化合物からなるゲート電極を複数形成する工程と、
前記複数のゲート電極のうち一部のゲート電極上に選択的に前記多結晶膜を構成する元素と同種の元素膜を配置する工程と、
加熱して前記ゲート電極と選択的に配置された前記元素膜とを反応させ、前記金属の組成比が前記反応前の組成比よりも減少されたゲート電極を形成する工程と、
未反応の前記元素膜を選択的に除去する工程と、
を含み、
前記多結晶膜を構成する元素がシリコンおよび／またはゲルマニウムである、半導体装置の製造方法が提供される。
さらに、本発明によれば、
前記層間絶縁膜を選択的に除去して前記多結晶膜上面を露出させる工程の後、前記露出した多結晶膜上面に金属膜を成膜する工程の前に、少なくとも１以上の前記多結晶膜の厚みを選択的に低減させて、異なる厚みの多結晶膜を形成する工程をさらに含む、半導体装置の製造方法が提供される。
このような工程をさらに含むことで、最終的なゲート電極の上面高さを近づけることができる。従って、ゲート電極形成後に段差が生じず、リソグラフィー時の焦点深度マージンを良好に維持することができる。
本発明によれば、ゲート絶縁膜やチャネル領域の不純物濃度の調整等によらず、同一基板不純物濃度領域においても複数の閾値電圧を設定することができるため、工程の簡略化を図ることができる。また、チャネル領域の劣化を防止し、トランジスタ性能を損なわずに複数の閾値電圧を有する半導体装置を提供することができる。
本発明における半導体装置は、ＭＡｘで表される組成を有する第１のゲート電極を含む第１のトランジスタと、ＭＡｙで表される組成を有する第２のゲート電極を含む第２のトランジスタを少なくとも含むＭＩＳ電界効果トランジスタを集積した半導体装置（式中、ＭはＷ、Ｍｏ、Ｎｉ、Ｐｔ、Ｔａ、Ｐｄ、Ｃｏ、およびＴｉからなる群より選択される少なくとも１種の金属元素であり、Ａはシリコンおよび／またはゲルマニウムであり、０＜ｘ≦３、および０＜ｙ≦３であり、ｘとｙは異なる）である。
半導体装置において、同一組成成分で異なる組成比のゲート電極を含むトランジスタを複数含む構成とすることで、複数の閾値電圧を設定することができる。
半導体装置は、ＭＡｚで表される組成を有する第３のゲート電極を含む第３のトランジスタを含んでもよい（式中、０＜ｚ≦３であり、ｚは上記ｘおよびｙと異なる）。また、さらに異なる組成のゲート電極を含むトランジスタを含んでもよい。
ここで、上記ゲート電極の組成を示すＭＡｘ、ＭＡｙ、およびＭＡｚの記載は、便宜上、Ｍを基準にして表したものであり、Ｍが１に限定される趣旨ではない。例えば、Ｎｉ２Ｓｉのような組成を有するゲート電極も上記組成に含まれ、この場合、上記の記載に従うとＮｉＳｉ０．５と表される。
ＭＡｘ、ＭＡｙ、またはＭＡｚは、例えば、５００℃以下で少なくとも１の上記金属元素とシリコンおよび／またはゲルマニウムとが反応して形成される。
本発明の実施の形態について、図面を用いて以下にさらに詳述する。なお、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
（実施形態１）
図１は、本実施形態にかかるＭＩＳＦＥＴの断面図である。図中、半導体基板上に、素子分離絶縁膜により分離された３つのＭＩＳＦＥＴが配置されている。チャネル領域の不純物濃度は同一であり、また、ゲート絶縁膜も同一である。ゲート電極は、金属組成比の異なる金属シリサイド、金属ジャーマナイド、または金属シリコン・ジャーマナイドであり、同一基板不純物濃度領域１０１上に形成される。金属シリサイドの場合、例えばそれぞれ、ＮｉＳｉ、Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉである。
本実施形態において、チャネル領域の基板不純物濃度をひとつにすることが可能なため、チャネル部の高濃度不純物による散乱を原因とした電荷移動度の劣化を抑制できる。
（実施形態２）
図２を用いて、本発明の第２の実施形態を説明する。便宜上、ここでは可能な限り、ひとつのトランジスタの断面図で説明し、必要に応じて複数のトランジスタの断面図を使用する。
まず、半導体基板上に、例えば、埋め込み素子分離法等により素子分離膜を形成する。素子分離膜によって分割形成された複数の能動素子領域表面に、例えば、イオン注入法等により、不純物を導入する。次いで、能動素子領域にゲート絶縁膜を形成する。
半導体基板の同一不純物濃度領域２０１上にシリコンからなる多結晶膜をゲート絶縁膜を介して成膜する。該多結晶膜を選択的にエッチングしてゲート電極形状の複数の多結晶膜２０２を形成する。酸化工程を経て側壁シリコン酸化膜を形成し、イオン注入法等によりシリコン多結晶膜２０２を挟んでソース・ドレイン領域を形成する。ソース・ドレイン領域表面に選択的に金属シリサイドからなる導電膜を形成する。シリコン多結晶膜２０２と前記導電膜とを覆う層間絶縁膜を形成する。その後、層間絶縁膜を選択的に除去して前記シリコン多結晶膜２０２上面を露出させる。このような手順により、シリコン多結晶膜２０２の上面のみがシリコン酸化膜の層間絶縁膜から露出する構造が形成できる（図２（ａ））。シリサイド化される多結晶シリコンの膜厚は５０ｎｍ程度が好ましい。
露出したシリコン多結晶膜２０２上面に多結晶シリコンと金属との組成比が金属過剰となるような膜厚で金属膜を成膜する。例えば、シリコン多結晶膜２０２上に、その多結晶シリコンの膜厚の約１．２倍以上の膜厚のニッケル（Ｎｉ）を堆積し、例えば、Ｎｉの膜厚は約８０ｎｍである。次に、加熱してシリコン多結晶膜２０２と金属膜とを反応させ、金属過剰となる組成の金属シリサイドからなるゲート電極を形成する。例えば、温度約３００℃で約１５０秒間ＲＴＡ処理する。これにより、シリコン多結晶膜２０２は、完全に、Ｎｉ過剰組成シリサイド（ここではＮｉ２Ｓｉ）に置換される。次いで、未反応の金属を選択エッチングにより除去する（図２（ｂ））。
次に、シリコン膜２０３を全体に堆積した後、リソグラフィーとエッチング技術を用いて、シリコン膜２０３をシリサイドの仕事関数を小さくしたい少なくとも１以上のＭＩＳＦＥＴの上部領域に選択的に配置する（図２（ｃ））。シリコン膜２０３の膜厚は、少なくとも（Ｎｉ２Ｓｉを形成するのに必要なＮｉ膜厚）/（ＮｉＳｉを形成するのに必要なＮｉ膜厚）−（多結晶シリコン膜厚）で定義される膜厚である。ここでは、少なくとも、約５０ｎｍとなる。
加熱して金属シリサイドからなるゲート電極と選択的に配置されたシリコン膜２０３とを反応させ、金属の組成比が減少された金属シリサイドを形成する。例えば、約４５０℃の温度で、約６０秒、ＲＴＡ処理する。これにより、シリサイドゲート電極上に配置されたシリコン膜２０３中にシリサイド中のＮｉが拡散し、ゲート電極がＮｉＳｉとなる。この場合の温度は、４００℃以上５００℃以下が好ましく、４００℃以上４５０℃以下がさらに好ましい。ソース・ドレイン表面に形成されるＮｉＳｉは耐熱性に乏しいので、この温度が高すぎると、拡散層の抵抗および拡散層リーク電流が増加するおそれがある。このとき、シリコン膜を配置しないＭＩＳＦＥＴのゲート電極は、Ｎｉ２Ｓｉのままである（図２（ｄ））。
未反応のシリコン膜２０４は、選択エッチングで除去する（図２（ｅ））。この選択エッチングは、ＨＢｒを含むガス系を適用したドライエッチング、または、ＫＯＨ水溶液を用いるウェットエッチングが好ましい。
その後は、周知のＭＩＳＦＥＴと同様に、例えば、全面に絶縁膜を堆積後、ＣＭＰ処理による平坦化を行い、ソース、ドレイン、ゲートの各部のコンタクトを開口し、そこにＷ（タングステン）等を含むプラグを埋め込むことにより、ＭＩＳＦＥＴが形成される（図示せず）。
以上の通り、ＮｉＳｉとＮｉ２Ｓｉ等の２種類のシリサイドゲート電極をひとつの基板上に配置することができる。本実施形態においては、ゲート電極の熱処理を２回行うことにより、２種の金属シリサイドからなるゲート電極が作成される。
（実施形態３）
実施形態３として、図３を用いて、ＮｉＳｉ、Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉの３つのシリサイドゲート電極を形成する方法を説明する。
同一基板不純物濃度領域３０１上に、シリサイドに置換されるシリコン多結晶膜３０２をゲート絶縁膜を介して配置し、その上面のみが、シリコン酸化膜の層間絶縁膜から露出した構造を第２の実施形態と同様に形成する。その後、その上にＮｉを約９０ｎｍ形成する（図３（ａ））。Ｎｉの厚みに関しては、例えば、非特許文献１によれば、５０ｎｍのシリコン多結晶膜に対して、Ｎｉの膜厚はＳｉの１．７倍以上であることが必要であるとされている。
ＲＴＡ条件約４５０℃、約６０秒で熱処理することで、ゲート電極のシリコン多結晶膜３０２をすべてＮｉ過剰組成シリサイド（ここではＮｉ３Ｓｉ）に置換し、その後、未反応の金属を除去する（図３（ｂ））。
リソグラフィーとエッチング技術を用いて、シリコン膜３０３をシリサイドの仕事関数を小さくしたいＭＩＳＦＥＴの上部領域に選択的に配置する（Ｎｉ２Ｓｉの形成）（図３（ｃ））。例えば、シリコン膜厚を約２５ｎｍで成膜する。
約２４０℃の温度で熱処理し、選択的に配置したシリコン膜３０３下のＮｉ３ＳｉをＮｉ２Ｓｉに変化させる（図３（ｄ））。熱処理時間は、シリサイドゲート電極のＮｉ３Ｓｉが、少なくともゲート絶縁膜付近において、Ｎｉ２Ｓｉになるまでの時間とする。例えば、この場合、１３００秒以上が好ましい。未反応のシリコン膜３０４は選択的に除去することが好ましい。
シリコン膜３０５をシリサイドの仕事関数をより小さくしたいＭＩＳＦＥＴの上部領域に選択的に配置する（ＮｉＳｉの形成）（図３（ｅ））。このシリコン膜３０５の膜厚は、例えば、１００ｎｍ程度が好ましい。
約４５０℃程度で熱処理することで図３（ｅ）で選択的に配置したシリコン膜３０５下のＮｉ３ＳｉをＮｉＳｉに変化させる（図３（ｆ））。熱処理時間は、シリサイドゲート電極のＮｉ３Ｓｉが、少なくともゲート絶縁膜付近において、ＮｉＳｉになる時間とする。ここでも未反応のシリコン膜は、選択的に除去することが好ましい。
以上の工程を用いて、ひとつの半導体基板上にＮｉＳｉ、Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉの３つのシリサイドゲート電極が形成される。ここで、Ｎｉ３Ｓｉにかえて、Ｎｉ３１Ｓｉ１２を用いてもよい。
本実施形態によれば、１のチャネル領域不純物濃度で、３つの閾値電圧を設定できる。また、本発明では、図示しないが、ゲート長が異なるゲート電極に対してもＮｉリッチなシリサイドまたはジャーマナイドを形成した後に組成を変化させるために、そのゲート長の違いによる組成の変化がおきないという利点がある。これにより、閾値電圧などの電気特性の揺らぎや劣化が抑制される。
（実施形態４）
上記に説明した実施形態では、Ｎｉ２Ｓｉ、ＮｉＳｉに変化させたゲート電極はその上面位置が上昇する。そのため、ゲート電極形成後の第２の層間絶縁膜形成後の表面には、その高さの変化分だけ段差が形成される。次に、このような段差の生じない、本発明の実施形態４について図４を用いて説明する。
"Ｐｒｏｐｏｓａｌ ｏｆ ｎｅｗ ＨｆＳｉＯＮ ＣＭＯＳ ｆａｂｒｉｃａｔｉｏｎ ｐｒｏｃｅｓｓ (ＨＡＭＤＡＭＡ) ｆｏｒ ｌｏｗ ｓｔａｎｄｂｙ ｐｏｗｅｒ ｄｅｖｉｃｅ,"２００４ＩＥＤＭ ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｐｐ．９５−９８には、ひとつの半導体基板上に、シリコンとＮｉＳｉとの２層構造ゲートおよびすべてがＮｉＳｉであるＭＩＳＦＥＴを集積する方法が記載されている。この文献には、異なる厚みの犠牲ゲート電極を面内に配置することで、シリサイドに完全に置換するゲートと上面のみシリサイド化するゲートを同一面内に作製する方法が説明されている。本実施形態において、そこで述べられている同一ウェハー面内で、異なる犠牲ゲート電極の厚みを得る方法を適用する。
同一基板不純物濃度領域４０１上に、シリコン多結晶膜をゲート絶縁膜を介して成膜する。該多結晶膜を選択的にエッチングし、ゲート電極形状の複数の多結晶膜４０２を形成する。その上面のみが、シリコン酸化膜の層間絶縁膜から露出した構造を形成する（図４（ａ））。
少なくとも１以上の前記シリコン多結晶膜の厚みを選択的に低減させ、異なる厚みのシリコン多結晶膜を形成する。例えば、リソグラフィーにより選択的にマスク４０４を配置し、シリコン酸化膜、シリコン窒化膜に対して選択性の高い異方性エッチングにて厚みの異なる犠牲ゲート電極４０３を形成する（図４（ｂ））。
Ｎｉを全体に成膜、４５０℃のＲＴＡによりすべての犠牲ゲート電極４０３をＮｉ３Ｓｉに完全に置換しＮｉ過剰組成シリサイド（Ｎｉ３Ｓｉ）とする。未反応のＮｉおよびＴｉＮを選択的に除去する(図４（ｃ）)。ここで、Ｎｉの厚みは、少なくとも最も厚い犠牲ゲート電極がシリサイド化反応により、Ｎｉ３Ｓｉになるのに必要な膜厚とする。また、ここでＴｉＮをＮｉの上に成膜することが好ましい。
第２の実施形態と同様の方法で、仕事関数値を低減させたいゲート電極上にシリコン膜を配置し、熱処理することでＮｉ２Ｓｉのゲート電極およびＮｉＳｉのゲート電極を選択的に配置することが可能になる（図４（ｄ）および図４（ｅ））。
本実施形態において、組成比の異なる複数の金属シリサイドのＭＩＳＦＥＴを形成した場合に生ずるゲート電極高さの上昇を抑制することが可能になる。すなわち、ゲート電極のシリサイド化が完了した時点で、ゲート電極上面高さに段差がほとんど生じない。よって、コンタクト形成のためのリソグラフィー時の焦点深度マージンが向上され、コンタクト抵抗が増大し、トランジスタ特性の劣化抑制が可能になる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
例えば、上記の実施形態では、特定のニッケルシリサイドの例を用いて説明したが、これに限定されるものではなく、上述のシリサイドから、同じ元素からなるが、組成比の異なるものを用いてもよい。また、ＭＡｘ、ＭＡｙ、およびＭＡｚの他の例としては、それぞれ独立に、ＮｉＳｉ、Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉ、Ｎｉ３１Ｓｉ１２、Ｗ５Ｓｉ３、Ｗ３Ｓｉ、ＷＳｉ２、Ｍｏ３Ｓｉ、Ｍｏ５Ｓｉ３、Ｍｏ３Ｓｉ２、ＭｏＳｉ２、Ｐｔ３Ｓｉ、Ｐｔ２Ｓｉ、ＰｔＳｉ、Ｔａ４．５Ｓｉ、Ｔａ２Ｓｉ、Ｔａ５Ｓｉ３、ＴａＳｉ２、Ｐｄ３Ｓｉ、Ｐｄ２Ｓｉ、ＰｄＳｉ、Ｃｏ３Ｓｉ、Ｃｏ２Ｓｉ、ＣｏＳｉ、ＣｏＳｉ２、ＴｉＳｉ３、Ｔｉ５Ｓｉ３、ＴｉＳｉ、ＴｉＳｉ２からなる群から選択されるいずれかが挙げられる。ここで、ＭＡｘ、ＭＡｙ、およびＭＡｚは同一組成成分であるが、異なる組成比を有する。すなわち、ＭＡｘ、ＭＡｙ、およびＭＡｚは、ＭおよびＡは同じであるが、組成比がそれぞれ異なる。
さらに、上記の実施形態においてゲート電極にシリコンを用いたが、シリコンの代わりにゲルマニウムまたはシリコン・ゲルマニウムを用いてもよい。例えば、ゲルマニウム基板を用いてゲート絶縁膜上にゲルマニウム膜を形成することでゲート電極およびソース・ドレイン領域を金属ジャーマナイドにすることができる。
実施形態１にかかるＭＩＳＦＥＴの断面図である。 実施形態２の製造工程を示す断面図である。 実施形態３の製造工程を示す断面図である。 実施形態４の製造工程を示す断面図である。 従来例１を説明する断面図である。 従来例１の製造工程を示す断面図である。 従来例２の製造工程を示す断面図である。 従来例３の課題を説明する断面図である。 従来例３の製造工程を示す断面図である。
符号の説明
１０１ 同一基板不純物濃度領域
２０１ 同一基板不純物濃度領域
２０２ シリコン多結晶膜
２０３ シリコン膜
２０４ 未反応のシリコン膜
３０１ 同一基板不純物濃度領域
３０２ シリコン多結晶膜
３０３ シリコン膜
３０４ 未反応のシリコン膜
３０５ シリコン膜
４０１ 同一基板不純物濃度領域
４０２ シリコン多結晶膜
４０３ 犠牲ゲート電極
４０４ マスク
５０１ シリコン基板
５０２ ソース・ドレイン・エクステンション
５０３ 不純物高濃度領域
５０４ 金属シリサイド膜
５０５ ゲート絶縁膜
５０６ 金属シリサイド
５０７ 側壁スペーサシリコン窒化膜
６０１ シリコン基板
６０２ 犠牲ゲート
６０３ 側壁シリコン酸化膜
６０４ ソース・ドレイン・エクステンション
６０５ シリコン窒化膜スペーサ
６０６ 不純物高濃度領域
７０１ シリコン基板
７０２ ゲート絶縁膜
７０３ シリコン多結晶膜
７０４ ハードマスク
７０５ 犠牲ゲート
７０６ ソース・ドレイン・エクステンション
７０７ 側壁シリコン酸化膜
７０８ シリコン窒化膜スペーサ
７０９ 不純物高濃度領域
７１０ 層間絶縁膜
８０１ 短い犠牲ゲート
８０２ 長い犠牲ゲート
８０３ Ｎｉ過剰シリサイド
８０４ 未反応犠牲ゲート
９０１ 短い犠牲ゲート
９０２ 長い犠牲ゲート
９０３ シリコン多結晶膜

Claims (3)

  1. 半導体基板上に素子分離膜を形成する工程と、
    前記素子分離膜によって分割形成された複数の能動素子領域表面に不純物を導入する工程と、
    前記能動素子領域にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に多結晶膜を成膜し、選択的にエッチングして複数のゲート電極を形成する工程と、
    前記多結晶膜を挟んで、ソース・ドレイン領域を形成する工程と、
    前記ソース・ドレイン領域表面に選択的に、前記多結晶膜を構成する元素と同種の元素を必須として含む金属半導体化合物からなる導電膜を形成する工程と、
    前記多結晶膜と前記導電膜とを覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜を選択的に除去して前記多結晶膜上面を露出させる工程と、
    前記露出した多結晶膜上面に金属膜を成膜する工程と、
    加熱して前記多結晶膜と前記金属膜とを反応させ、前記金属膜を構成する金属と多結晶膜を構成する元素とを必須として含む金属半導体化合物からなるゲート電極を複数形成する工程と、
    前記複数のゲート電極のうち一部のゲート電極上に選択的に前記多結晶膜を構成する元素と同種の元素膜を配置する工程と、
    加熱して前記ゲート電極と選択的に配置された前記元素膜とを反応させ、前記金属の組成比が前記反応前の組成比よりも減少されたゲート電極を形成する工程と、
    未反応の前記元素膜を選択的に除去する工程と、
    を含み、
    前記多結晶膜を構成する元素がシリコンおよび／またはゲルマニウムである、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記層間絶縁膜を選択的に除去して前記多結晶膜上面を露出させる工程の後、前記露出した多結晶膜上面に金属膜を成膜する工程の前に、少なくとも１以上の前記多結晶膜の厚みを選択的に低減させて、異なる厚みの多結晶膜を形成する工程をさらに含む、半導体装置の製造方法。
  3. 前記多結晶膜を構成する元素がシリコンである、請求項１または２に記載の半導体装置の製造方法。
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