JPH077826B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JPH077826B2 JP58154069A JP15406983A JPH077826B2 JP H077826 B2 JPH077826 B2 JP H077826B2 JP 58154069 A JP58154069 A JP 58154069A JP 15406983 A JP15406983 A JP 15406983A JP H077826 B2 JPH077826 B2 JP H077826B2
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Description

【発明の詳細な説明】 本発明は、極限までの短チャネル化が行え、高密度の集
積化が可能であり、特に駆動能力が高くて高速性に優れ
た絶縁ゲート型トランジスタを用いた半導体集積回路に
関する。
絶縁ゲート型電界効果トランジスタ（以後MOSFETと称
す）の短チャネル化、高密度化が精力的に追求され、高
性能化が図られている。
MOSFETの短チャネル化は、通常スケーリング理論に基づ
いて設計される。昭和57年６月29日付出願の特願昭57−
113709「半導体集積回路」で詳述したように、スケーリ
ング理論に基づく短チャネル化は、短チャネル化に伴な
ってチャネルの不純物密度が高くなるため、チャネルを
走るキャリアの移動度が低下し、同時にゲート絶縁膜直
下に誘起されるキャリアが、100Å程度あるいはそれ以
下の深さにしか分布しない。そのために実効的なキャリ
アの移動度が一層低下し、変換コンダクタンスが小さく
なってしまう。また、ゲートの入力容量が大きくなり、
短チャネル化した程には特性が向上しない。当然のこと
ながら、ドレイン耐圧も小さくなってしまう欠点を有し
ている。さらに、ドレインに加わった電圧が、チャネル
のドレイン端側に集中して加わるためその部分の電界強
度が強くなって、ホットエレクトロン効果が顕著にな
り、しきい値電圧の変動が大きいという欠点をも有して
いる。
こうした欠点を克服するトランジスタとして、キャリア
が走行するチャネル部の不純物密度を十分低くして、誘
起されるキャリアがゲート絶縁膜直下から十分内部にま
で分布し、かつキャリアの移動度が大きくて変換コンダ
クタンスが大きく、しかもゲート入力容量が小さくて、
短チャネル化につれて高速動作が行え、しかも消費電力
も減少し、ドレイン耐圧も大きく保つことのできる絶縁
ゲート型静電誘導トランジスタ（以後、MOSSITと称す）
が提案されている（特願昭54−108377号「絶縁ゲート型
トランジスタ及び集積回路」、特願昭54−115491号「半
導体メモリ」、特願昭57−113709号「半導体集積回
路」、特願昭57−161980号「半導体集積回路」）。その
一例を第１図に示す。第１図で、11は電極、12はp+基
板、13は高抵抗率p-領域、14,15はn+領域、16,17はMoSi
2,WSi2,TaSi2,TiSi2,Pd2Si,18,19はAl,AlSi,AlCu電極、
20はゲート絶縁膜（ゲート酸化膜）、21はゲート電極、
22は分離領域、23はPSG膜、24はパッシベーション用PSG
もしくは窒化膜である。
領域13は高抵抗率領域であって、不純物密度は低く保た
れている。たとえば、１×1015cm-3以下、望ましくは１
×1014cm-3以下である。このMOSトランジスタでノーマ
リオフ特性を実現するのは、従来型MOSFETのように、チ
ャネルの不純物密度を高くすることによってではない。
n+ソース領域に対する基板のp+領域の拡散電位と、n+ソ
ース領域に対するゲート電極材料の拡散電位によってい
る。すなわち、p+基板とゲート電極の拡散電位によっ
て、チャネル中に電位障壁を生じさせるのである。
ゲート電極材料は、n+ソース領域に対して、高い拡散電
位を持つものであることが望ましい。たとえば、ゲート
電極のうち、ゲート絶縁膜に隣接する部分は、p+ポリシ
リコンにすると、高い拡散電位が得られる。p+ポリシリ
コンだけでは、ゲート電極の抵抗が大きくなりすぎる場
合には、その上にシリサイドや金属電極を積めばよい。
たとえば、ボロンドープのシリコンリッチモリブデンシ
リサイドをRFバイアスパッタ技術などで堆積して熱処理
すると、ゲート絶縁膜に隣接する部分にp+ポリシリコン
が析出し、その上にMoSi2が形成される。もちろん、ゲ
ート電極はAl,AlSiやAlCuでもよい。n+領域に対して、A
lでも、0.7V程度の拡散電位を持つことになる。他のMo
やＷ等の金属やMoSi2,WSi2,TaSi2,TiSi2,Pd2Si等の金属
シリサイドでもよいことはいうまでもない。
第１図で、領域13は、p-領域となされているが、たとえ
えば、不純物密度が1014cm-3程度以下であれば、n-領域
であっても、チャネルの電位分布はほとんどかわらな
い。p-領域の深さをＤ、実効チャネル長をLeffとする
と、第１図のような構造であれば、 Leff/D≧１ 程度までノーマリオフ特性が十分保たれる。もちろん、
基板バイアスを加えない状態においてである。
第２図に、ゲート酸化膜厚が200ÅであるMOSダイオード
に3Vの電圧を加えたとき、ゲート酸化膜の下の半導体内
に誘起される電子密度分布を示す。当然のことながら、
基板の不純物密度が低くなるほど、電子は基板内部に分
布するようになる。その時の電位分布は第３図のように
なっている。第２図、第３図はいずれも定常状態におけ
る分布である。
第１図の構造のMOSトランジスタで、ゲートに第４図
（ａ）に示すような単位段階状の電圧が印加された場合
のことを考えてみる。この電圧を発生する電源の内部抵
抗は十分に小さく、十分に電流を供給できるものである
とする。また、p+基板12の抵抗率は十分小さいとする
と、単位段階状に電圧が印加された瞬間のゲート電極か
らp+基板に至る電位分布は、第４図（ｂ）のようにな
る。電子に対する電位ということから、負電位が高くな
るように描かれている。Vgはゲートに加えられた電圧、
Vbi1はn+ソース領域14とゲート電極21の拡散電位、Vbi2
はn+ソース領域14とp+基板12の拡散電位である。第４図
（ｂ）で横に点線で示されているのは、n+ソース領域の
フェルミレベルである。ゲート電圧Vgのうち、ゲート酸
化膜に加わる電圧Voxと半導体側に加わる電圧Vsは、そ
れぞれ、 で与えられる。ゲート絶縁膜直下の表面電位φｓは、 φＳ＝Vbi1＋Vox−Vg （３） で与えられる。ここで、εOX,εｓはそれぞれゲート絶
縁膜及び半導体の誘電率、TOXはゲート絶縁膜の厚さで
ある。φＳ＜０であれば、第４図（ｂ）に示されるよう
に、ソースの電位よりも低い電位領域が表面からｘのと
ころまで生じ、ソースから大量の電子が瞬時的にチャネ
ルに注入されて、大きな電流が流れる。ソースから電子
がチャネルに注入されれば、電位分布は第３図に近いも
のに変わる。
しかし、いずれにしても第１図に示されるようなチャネ
ル領域が基板に連続しているようなバルク（bulk）MOS
あるいはエピ（epi）MOSトランジスタの場合には、基板
の電位がある一定電位（第４図の場合にはソースと同電
位）に保たれるため、チャネル全領域がソース電位より
低い電位になることがない。そのため、瞬時的に大電流
が流れることはなく、したがって、高速動作時の駆動能
力を顕著に高めるという効果は少ない。
本発明の目的は、高速動作時に瞬時的に大電流が流れ
て、駆動能力がきわめて大きく、かつ高速動作が行える
絶縁ゲート型トランジスタを用いた半導体集積回路を提
供することである。
本出願に係る第１発明の半導体集積回路は、絶縁ゲート
型トランジスタを駆動用トランジスタとして備えた半導
体集積回路であって、前記絶縁ゲート型トランジスタに
同導電型の高濃度領域よりなるソース領域とドレイン領
域とを備え、 前記ソース領域と前記ドレイン領域との間にチャネル領
域を備え、 前記チャネル領域は単結晶半導体からなり、 前記ソース領域及び前記ドレイン領域に隣接する以外の
前記チャネル領域の全てまたは殆ど全てが絶縁層によっ
て覆われており、 前記絶縁層は少なくとも一部に薄くなされた部位を有し
ており、 前記絶縁層の前記薄くなされた部位に隣接して導電性材
料によりゲート電極が形成されており、 前記チャネル領域の不純物濃度Ｎが前記チャネル領域の
深さＤに対してＮ＜D-3の関係を有しており、 前記チャネル領域を実質的に浮遊状態にした前記絶縁ゲ
ート型トランジスタを駆動用トランジスタとして備えた
ことを特徴とする半導体集積回路である。
本出願に係る第２発明の半導体集積回路は、互いに異な
る導電型の２つの絶縁ゲート型トランジスタのゲート電
極同士及びドレイン電極同士を互いに直結した相補形構
成の絶縁ゲート型トランジスタを備えた半導体集積回路
であって、 互いに異なる導電型の前記の２つの絶縁ゲート型トラン
ジスタのそれぞれに同導電型の高濃度領域よりなるソー
ス領域とドレイン領域とを備え、 前記ソース領域と前記ドレイン領域との間にチャネル領
域を備え、 前記チャネル領域は単結晶半導体からなり、 前記ソース領域及び前記ドレイン領域に隣接する以外の
前記チャネル領域の全てまたは殆ど全てが絶縁層によっ
て覆われており、 前記絶縁層は少なくとも一部に薄くなされた部位を有し
ており、 前記絶縁層の前記薄くなされた部位に隣接して導電性材
料によりゲート電極が形成されており、 前記チャネル領域の不純物濃度Ｎが前記チャネル領域の
深さＤに対してＮ＜D-3の関係を有しており、 前記チャネル領域を実質的に浮遊状態にした前記相補形
構成の絶縁ゲート型トランジスタを備えたことを特徴と
する半導体集積回路である。
本出願に係る第３発明の半導体集積回路は、絶縁ゲート
型トランジスタを駆動用トランジスタとして備えた半導
体集積回路であって、前記絶縁ゲート型トランジスタに
同導電型の高濃度領域よりなるソース領域とドレイン領
域とを備え、 前記ソース領域と前記ドレイン領域との間にチャネル領
域を備え、 前記チャネル領域は単結晶半導体からなり、 前記ソース領域及び前記ドレイン領域に隣接する以外の
前記チャネル領域の全てが絶縁層によって覆われてお
り、 前記絶縁層は少なくとも２面において薄くなされた部位
を有しており、 前記絶縁層の前記薄くなされた部位の少なくとも２つに
隣接して導電性材料により少なくとも２つのゲート電極
が形成され、且つ該２つのゲート電極は電気的に接続さ
れており、 前記チャネル領域の不純物濃度Ｎが前記チャネル領域の
深さＤに対してＮ＜D-3の関係を有しており、 前記チャネル領域を実質的に浮遊状態にした前記絶縁ゲ
ート型トランジスタを駆動用トランジスタとして備えた
ことを特徴とする半導体集積回路である。
本出願に係る第４発明の半導体集積回路は、互いに異な
る導電型の２つの絶縁ゲート型トランジスタのゲート電
極同士及びドレイン電極同士を互いに直結した相補形構
成の絶縁ゲート型トランジスタを備えた半導体集積回路
であって、 互いに異なる導電型の前記２つの絶縁ゲート型トランジ
スタのそれぞれに同導電型の高濃度領域よりなるソース
領域とドレイン領域とを備え、 前記ソース領域と前記ドレイン領域との間にチャネル領
域を備え、 前記チャネル領域は単結晶半導体からなり、 前記ソース領域及び前記ドレイン領域に隣接する以外の
前記チャネル領域の全てが絶縁層によって覆われてお
り、 前記絶縁層は少なくとも２面において薄くなされた部位
を有しており、 前記絶縁層の前記薄くなされた部位の少なくとも２つに
隣接して導電性材料により少なくとも２つのゲート電極
が形成され、且つ該２つのゲート電極は電気的に接続さ
れており、 前記チャネル領域の不純物濃度Ｎが前記チャネル領域の
深さＤに対してＮ＜D-3の関係を有しており、 前記チャネル領域を実質的に浮遊状態にした前記相補形
構成の絶縁ゲート型トランジスタを備えたことを特徴と
する半導体集積回路である。
本出願に係る第５発明の半導体集積回路は、第１〜４発
明のいずれかの半導体集積回路において、前記チャネル
領域の深さＤが0.1〜２μｍで、かつ前記チャネル領域
の不純物濃度Ｎが1014〜1017cm-3となる領域を除くこと
を特徴とする半導体集積回路である。
以下図面を参照しながら本発明を詳細に説明する。
バルクMOS、エピMOSトランジスタに対してSOI（Silicon
On Insulator）MOSトランジスタの特長についてまず述
べる。SOIMOSトランジスタとは、通常シリコン基板表面
に設けられた酸化膜（SiO2膜）上に形成されたシリコン
の薄層に設けられたMOSトランジスタのことを意味す
る。シリコン薄層は、多結晶あるいは非晶質体としてSi
O2上に最初CVD（chemi-calvapor deposition）、plasma
CVD、RF bias sputter、MBE（molecular beam epitax
y）光CVD技術等により堆積される。その後、たとえばレ
ーザアニール、電子線アニールあるいはヒータアニール
技術等で結晶粒を大きくしたり、あるいはブリッジング
エピタキシー技術のように基板単結晶からの横方向成長
により単結晶化する。もちろん、シリコン表面に設けら
れる絶縁層は、SiO2膜に限るわけではない。たとえば、
立方晶形（ａ＝8.08、Siとの格子不整0.8％）マグネシ
アスピネル（MgO−Al2O3）（井原、有本、山田、“エピ
タキシャルスピネル上のシリコン”、第30回応用物理学
連合講演会予稿集、6p-E-3,p.668,1983参照）や同じく
シリコンとの格子定数整合性のよいCaF2（T.Asano and
H.Ishihara,“Formation of an epitaxial Si/Insulato
r/Si structure by vacuum deposition of CaF2 and S
i"、Proc.1981Conf.Solid State Devices:Jap.J.Appl.p
hys.Sepplement,Vol.21-1,pp.187-191,1982参照）等の
膜でもよい。この場合には、アニールなしで絶縁膜上に
Siがエピタキシャル成長する。SOIMOSトランジスタは、
チャネルの上下がいずれも絶縁物で覆われた構造になっ
ていることが特長である。したがって、素子間の分離が
より完全にできるとか、あるいは配線の容量が減少して
高速になるとかの特長が指摘されている。しかし、本質
的な点でSOIMOSトランジスタは、バルクMOSトランジス
タあるいはエピMOSトランジスタと異なった点が存在す
る。第４図（ｂ）に示されたように、チャネルの下面が
一定電位に保たれないということである。すなわち、ソ
ース領域あるいはドレイン領域と接触することにより電
位制御を受けるが、基本的にはチャネルは浮遊状態にな
っているわけである。もちろん、従来型のSOIMOSFETで
は、動作を安定にするために、チャネル領域とソース領
域が同電位になるようにコンタクトを設けている。
本発明のMOSトランジスタは、こうしたSOIMOSトランジ
スタに特徴的なチャネルを浮遊状態にできる性質を積極
的に利用して、高速動作時に瞬時的に大きな電流を流す
ことができ、チャネルが実質的に浮遊状態になされたSO
IMOSトランジスタ（Floating channel SOIMOSトランジ
スタ）である。
第５図にその例を示す。31はSi基板、32はSiO2あるいは
SiO2上に薄くSi3N4膜を設けた絶縁膜等の絶縁層、33は
チャネル領域、34はn+ソース領域、35はn+ドレイン領
域、36はソース電極、37はドレイン電極、38はSiO2,Si3
N4等のゲート絶縁膜、39はp+ポリシリコン、40はMoSi2,
WSi2,TaSi2,TiSi2,Pd2SiのシリサイドあるいはMo,W,Pt,
Ta,Ti等の高融点金属、41はPSG膜である。第５図の例で
は、絶縁膜32上に設けられたシリコン層の膜厚全体にn+
ソース、ドレイン領域が設けられた例が示されている
が、必ずしもこうする必要はなく、第１図の例のように
シリコン薄層より薄い高濃度層を設けてソース、ドレイ
ン領域としてもよい。基板31は、p+,pあるいは場合によ
ってはｎ型でもよい。ここでは描かなかったが、基板に
は電極が設けられていて、所定の電位が与えられてい
る。この例では、ゲート絶縁層に直接隣接するゲート電
極として、n+ソース領域に対して、もっとも拡散電位が
大きく取れるp+ポリシリコンを設け、かつゲート抵抗を
小さくするためにその上にMoSi2,WSi2,TaSi2,TiSi2,Pd2
Si等のシリサイドあるいはAl,AlSi,AlCu,Mo,Wなどの金
属を設けている。もちろん、若干拡散電位は小さくなる
が、p+ポリシリコン層39を設けずにゲート電極全体をA
l,AlCu,W,Mo,Pt,Ta,Ti,MoSi2,WSi2,TiSi2,TaSi2等の材
料にしてもよい。非常に薄くなされたゲート絶縁層直下
のチャネルの表面電位は、ゲートがソースに直結された
状態ではほとんど拡散電位に近くなる（ゲート絶縁膜中
の固定電荷量や表面準位密度がある程度大きくなれば、
事情は異なる）。ゲート絶縁層はSiO2,Si3N4,SiOxNy等
としているが、もちろんこれらの多層膜でもよい。ま
た、ゲート・ソース間容量Cgs、ゲート・ドレイン間っ
容量Cgdをある程度小さくし、かつ特にゲート・ドレイ
ン間耐圧を大きくするには、ゲート絶縁層はSiO2膜とTa
2O5膜の２層膜で形成されることが望ましい。SiO2の比
誘電率が3.8程度であるのに対し、Ta2O5の比誘電率は22
程度である。すなわち、Ta2O5の誘電率はSiO2の誘電率
の６倍近いわけである。ゲート絶縁膜のキャパシタンス
が同一であれば、ゲート電圧がチャネルの電位分布を制
御する効果は同じである。誘電率εox1の絶縁物の厚さT
oxからなるキャパシタンスと同じ値を、誘電率εox1の
絶縁物の厚さTox1（Tox1＜Tox）と誘電率εox2（εox2
＞εox1）の絶縁物の厚さTox2の２層膜で実現するとす
れば、 の関係が得られる。たとえば、100Å厚さのSiO2膜と50
ÅSiO2＋290ÅTa2O5の２層膜とはチャネル電位制御に対
しては同じ効果を持つことになる。後者の全膜厚は340
ということになって、ゲート・ソース間及びゲート・ド
レイン間の耐圧を大きくしたり、あるいはゲート・ソー
ス間及びゲート・ドレイン間短絡を少なくするというこ
とに対してきわめて有効である。これだけの厚さの差
は、製造プロセスとしてはきわめて大きな意味を持つ。
SiO2＋Ta2O5の２層膜は、清浄シリコン表面にスパッタ
あるいはCVDで所定の厚さのTa2O5を堆積した後、ウエッ
ト酸化あるいは（H2＋O2）酸化を750〜850℃程度の温度
で行えば、Ta2O5膜を通して酸素がシリコン表面に到達
し、きわめて均一性のよいSiO2膜がSiとTa2O5の間に形
成される。シリコン表面を直接酸化性雰囲気にさらすよ
り、Ta2O5の堆積膜さえピンホールフリーで均質かつ均
一であれば、きわめて良質の酸化膜がきわめて制御性よ
く製作できる。こうして作られた50〜100Å程度の膜厚
を持つSiO2膜の降伏電界強度は15MV/cmを越えている。
第５図で、チャネル33は実質的に浮遊状態になされてい
る。まず、チャネル33がｐ領域である場合の動作につい
て説明する。
ゲートとソースとが同電位に保たれている状態から、ゲ
ートにきわめて速い立上りを有するゲート電圧が印加さ
れる場合を考える。その時のゲート・ソース間の状態
を、寄生要素（parasitic circuitelement）を除いて回
路的に表現すると第６図のようになる。51はゲート絶縁
膜によるキャパシタ（Cox＝LeffWεox/Tox:Wはゲート
幅）、52はｐ型チャネル領域の抵抗Rc、53はチャネルソ
ース間のpn+ダイオードDcs、54はDcsに含まれるキャパ
シターCcsである。Ccsはゲートに電圧が印加されない状
態では接合容量、ゲートに電圧が印加されて、ソースか
らチャネルに電子が注入されるようになると一部拡散容
量をも含む場合がある。第５図のトランジスタのゲート
に、第４図（ａ）に示すような単位段階状の電圧が印加
されたとする（内部抵抗の十分低い電源により）。ゲー
ト電圧Vgが加わった瞬時、チャネルｐ領域の電位Vcはチ
ャネルが浮遊状態となっているために、 となる。CoxがCcsより十分大きければ、ほとんどのゲー
ト電圧が瞬時的にはチャネル領域に加わることになる。
Cox,Ccsは、それぞれ近似的に で与えられる。ここで、Ccsは接合容量である。Leffは
実効チャネル長、Ｗはゲート幅、Ｄはチャネルｐ領域の
厚さ、Wdはn+ソース・ｐチャネル領域間の空乏層幅であ
る。Wdは、n+ソース領域が十分高濃度になされていれ
ば、 で与えられる。ｑは単位電荷、Ｋはボルツマン定数、Ｔ
は温度、niは真性キャリア濃度、NDはn+ソース領域の不
純物密度、NAはｐチャネル領域の不純物密度である。
シリコンで室温状態を対象にしてND＝５×1020cm-3とし
た場合、NAに対するVbi、Wd、Ccs/Coxは第１表のように
なる。
第１表中のCCS/COXは、Leff＝2D、TOX＝100Åとした場
合に求められている。当然のことながらCCS/COXはNAが
大きくなる程大きい。しかし、NAが１×1018cm-3とMOS
トランジスタとしては、ほとんど考え得る最高の濃度の
チャネルを考えても、酸化膜厚を100Å程度以下にすれ
ば、COXの方がCCS（接合容量）よりはかなり大きいこと
になる。したがって、ゲート電圧が印加された瞬間に、
浮遊状態になされたｐチャネル領域全体がn+ソース領域
に対して、深く順方向バイアスされようとする。n+ソー
ス領域から、n+ソース領域に隣接するｐチャネル領域全
域に電子が注入される。この様子はバイポーラトランジ
スタにおいて、エミッタからベースにキャリアが注入さ
れる状態と同じであり、従来MOSFETにおけるようなゲー
ト絶縁膜直下の細いチャネル部にだけ電子が注入される
のとはまったく異なっている。すなわち、ｐチャネル領
域全体に電子が注入されて流れるのであり、従来MOSFET
にくらべるとはるかに大きい電流が流れることになる。
チャネルｐ領域に電子が十分注入されるようになると、
すなわち、チャネルソース間が十分深く順方向バイアス
されるようになると、CCSには接合容量に加えて拡散容
量が重畳する。拡散容量は、順方向バイアスとともに増
大する。その１例を第７図に示す。たて軸は、規格化さ
れたCCSであり対数目盛で示してある。よこ軸は、チャ
ネルソース間順方向バイアスVCSであるNAを、５×1016c
m-3,1×1017cm-3,5×1017cm-3,1×1018cm-3としたとき
のCCSの変化がそれぞれ曲線，，，に対応す
る。当然のことながら、NAが小さい場合には、接合容量
は小さいが、低い順方向電圧で電子の注入が顕著にな
り、低い電圧から拡散容量が急激に大きくなるNAが大き
い場合には、低電圧状態における接合容量は大きいが、
拡散容量が効果を持ち始める順方向電圧は大きくなる。
いずれにしても、拡散容量が大きくなってCCSがCOXにく
らべて大きくなった状態のところで、チャネルｐ領域の
電位は落ち着くのである。第７図は，チャネル長Leffが
長く、電子の拡散距離LDより長い場合の結果である。
LD≫Leffとなる短チャネル構造の場合、拡散容量はほと
んど表われない。ソース領域から注入された電子は、ｐ
チャネル領域をバイポーラトランジスタのベース領域の
ように、拡散あるいは不純物密度勾配がソースからドレ
イン側に向って設けられていれば、ドリフトによってド
レイン領域に向って流れるのである。この動作は、浮遊
状態になされたバイポーラトランジスタのベース領域を
容量結合により電位制御して、電流を制御するのと同じ
である。ゲート電圧を印加した直後には、非常に大きな
電流が流れて、大きな駆動能力を持つことになる。しか
し、この動作には２つの欠点が存在する。その１つは、
チャネル・ソース間が順方向にバイアスされるため、n+
ソース領域から電子が注入されると同時に、わずかでは
あるがｐチャネル領域からn+ソース領域に向ってホール
が注入される。すなわち、動作するたびにｐチャネル領
域から正電化を持ったホールが流出して、浮遊状態にな
されたｐチャネル領域が負に帯電するようになる。ｐチ
ャネルに注入された電子がｐチャネル領域でホールと再
結合する過程もこの傾向を促進する。ｐチャネル領域が
負電位に帯電するということは、同じ正のゲート電圧を
加わえても、流れるドレイン電流が小さくなるというこ
とであり、結果的に動作が不安定になる。浮遊状態にな
されたｐチャネル領域の周辺にはn+領域しか存在しない
から、不足したホールはこのままでは補充されない。こ
の欠点を克服するには、第８図に示すように、ｐチャネ
ル領域とソース領域の間に適当な値を持つ抵抗RCS55を
接続することである。ｐチャネル領域からホールが流出
して負に帯電した場合には、この抵抗RCSを通してその
帯電量を放電してやるわけである。ただし、この抵抗
は、ゲートに急峻な電圧が加わった時にはほとんど意味
を持たないような値に設定する。すなわち、ゲートにく
り返し印加されるパルス電圧が、第９図に示されるよう
に、周期τ、立上り時間γとすると、 RCS・CCS≫τγ （９） となるようにする。さらに、次のパルス電圧が印加され
るまでの間に、チャネルの負電圧が概略放電してしまう
ためには、 RCS・CCS≦τ （10） でなければならない。条件（９），（10）を満足するよ
うに、チャネルとソースの間にポリシリコン抵抗などを
挿入することによりRCSを実現できる。あるいは、n+ソ
ース領域とｐチャネル領域の接合面のごく一部にn+ソー
ス領域34とｐチャネル領域33の両方に接触する構造で高
濃度p+領域を設ければよい。高濃度p+領域の不純物濃度
を１×1018cm-3以上にしておけば、ｐ領域33のチャージ
は、n+領域34と高濃度p+領域間のトンネル電流で放電す
る。こうすることにより、チャネルからホールが流出す
ることによる帯電の不安定は抑えられる。こうした状態
になされたチャネル領域を実質的に浮遊状態になされて
いると表現する。
一方、もう１つの欠点であるが、これまで説明してきた
MOSトランジスタは、零ゲート電圧状態で電流が流れな
いノーマリオフ特性を、従来のスケーリング則で行なわ
れたと同じように、ソース領域とドレイン領域の間に反
対導電型の中性領域を存在させることによって達成して
いる。したがって、実効チャネル長が短くなるにつれ
て、チャネル領域の不純物密度は高くしなければならな
い。したがって、定常状態で流せる電流は、やはりゲー
ト絶縁膜直下の細いチャネルに沿った電流ということに
なる。さらに、式（５）で与えられる瞬時的なチャネル
の電圧VCが、チャネルの不純物密度が高くなってCCSが
相対的に大きくなると、それにつれて小さくなるという
欠点を有する。ゲートから見込んだキャパシタンスも、
チャネルの不純物密度が高くなると次第に大きくなる。
第９図に示すような立上り時間τγのパルス電圧で駆動
した時に、キャパシティブに流れる電流iCは近似的に となり、CCSの増加とともに大きくなる。すなわち、MOS
トランジスタを駆動するために大きな電流が必要になる
のである。小さい電流で高速に駆動できるトランジスタ
ほど、超高速LSIの世界では優れたトランジスタになる
のである。
上記２つの欠点、即ちチャネル領域が帯電するという第
１の欠点、並びに短チャネルノーマリオフ特性を達成す
る際の定常電流の低下（駆動能力の低下）及び駆動電流
の増大という第２の欠点、を克服するには、第５図の本
発明のSOIMOSトランジスタにおいてチャネル領域33を不
純物がほとんど存在しない高抵抗領域で構成すればよ
い。チャネル領域の不純物密度Ｎ（cm-3）は、不純物の
平均距離Ｎ−1/3が、たとえばチャネル領域の深さＤに
くらべて十分長いというように選べばよい。
Ｎ＜D-3 （12） すなわち、Ｄが、１μｍ、0.3μｍ、0.1μｍなら、Ｎは
それぞれ１×1012cm-3,3.7×1013cm-3,1×1015cm-3より
小さいというようにである。このように選択すると、チ
ャネル領域には実質的には不純物が存在しなくなる。
ノーマリオフ特性は、ゲート材料のソース領域に対する
拡散電位を高くすることにより達成される。チャネル領
域33が、絶縁層32に接触する界面に沿う電流が問題とな
る場合には、基板31に所定の負電位を与えて、界面の電
位がソースに対して高くなるようにすればよい。チャネ
ル領域33が、高抵抗領域で形成されているため、ゲート
から見込んだキャパシタンスがきわめて小さく、かつ前
述したようなホール流出による負の帯電といった問題は
まったく現われない。すなわち、小さな電流で十分高速
の駆動が行なえ、しかもゲートに加わった電圧がきわめ
て有効にチャネルに加わるから、チャネルの電位がソー
ス領域からの電子の注入を十分起すように低下し、瞬時
的に大きな電流を流すことができる。きわめて駆動能力
の大きい高速のMOSトランジスタになるわけである。
チャネルを高抵抗領域で形成する場合には、絶縁層32と
の界面のリーク電流を抑えなければならないから、まず
界面部分からシリコンが優れた結晶性を有するものでな
ければならないことはもちろんである。同時に基板側か
らある程度の界面電位制御を行なうために、絶縁層32
は、あまり厚くはしないようにする。たとえば、0.2〜
0.6μｍといった値にする。
高抵抗チャネル領域を持つ本発明のSOIMOSトランジスタ
を、CMOS構成にした例を第10図に示す。基板31をｐ型に
して、電極61を設けている。使われている番号が第５図
と同じものは、第５図と同じｎチャネルSOIMOSトランジ
スタの各領域を示す。53は高抵抗チャネル領域、54はp+
ドレイン領域、55はp+ソース領域、57はAl,AlSi,AlCu等
のソース電極、58はゲート絶縁膜、59はn+ポリシリコン
領域、60はMoSi2,WSi2,TaSi2,TiSi,Pd2Siシリサイドあ
るいはMo,W,Ta,Ti等の高融点金属、61は絶縁層32を介し
てｐチャネルトランジスタの下のｐ基板31中に設けられ
たn+埋込み領域である。n+領域61は所定の電位が与えら
れるように表面側の所定の個所に電極が取られている
（図示されていない）。電極37は、隣接して設けられた
n+ドレイン領域35とp+ドレイン領域に直接またがるよう
に設けられている。製造プロセスを考慮すると、領域35
と54が隣接する部分に分離用フィールド酸化膜等が存在
する場合も当然存在する。
この例では、ゲート絶縁膜に直接接触するゲート電極材
料は、ソース領域との拡散電位を大きくするためにｎチ
ャネル側はp+ポリシリコン、ｐチャネル側はn+ポリシリ
コンとした。ノーマリオフ特性を十分に実現するために
は、この方が望ましいが、後にも説明するように、チャ
ネル深さＤに対してLeffをある程度長く取る構造にすれ
ば、たとえばLeff/D＞２というようにすれば、こうした
２層構造でなくて、MoSi2・WSi2,TaSi2,TiSi,Pd2Siある
いはMo,W,Ta,Ti,Alといったシリサイドあるいは金属の
１層構造でも十分ノーマリオフ特性は実現される。プロ
セス的にははるかに簡単になる。
第10図に示される本発明のCMOSは、ゲート入力容量がき
わめて小さい上に、瞬時的には非常に大きな電流を流せ
るために、駆動能力が大きくてかつ高速で動作し、しか
も消費電力も小さいという特長を備えている。
シリコン層と絶縁層の界面（以後バックサーフェスと呼
ぶ）のリーク電流を構造的に抑止する例を第11図に示
す。
第５図の実施例で、あらたにp+領域62が絶縁層32とn+ソ
ース領域34に直接接触して設けられている。このよう
に、バックサーフェスの一部に高濃度領域が設けられれ
ば、リーク電流は相当程度低く抑えることができる。p+
領域62は、n+ソース領域に直接接触するようになされて
おり、両者間に電位差が生じればトンネル電流で電位差
が消滅するよう、領域62の濃度は１×1019cm-3程度以上
に設定される。したがって、p+領域からホールが流出し
て負に帯電するようなことがあっても、トンネル電流が
流れてただちに打消されてしまう。p+領域62は実質的
に、ソース領域と同電位に保たれているから、ソースか
ら電子が注入される面積は実効的に減少する。第11図の
構造は、第５図に対しても、またチャネル領域33が高抵
抗領域の場合に対しても、いずれにも有効である。
バックサーフェス側のリーク電流も抑え、かつキャリア
の流れる実効面積を大きくできる実施例を第12図及び第
13図に示す。第12図は、ソース・ドレイン方向に沿う断
面図であり、第13図はチャネルを横断する方向の断面図
である。ｎチャネルMOSトランジスタの例について各領
域を説明する。71はシリコン基板、72は絶縁層、73は絶
縁層、74はゲート電極（II）、75はゲート絶縁膜（I
I）、76は高抵抗チャネル領域、77はn+ソース領域、78
はn+ドレイン領域、79はゲート絶縁膜（Ｉ）、80はソー
ス電極、81はドレイン電極、82はゲート電極（Ｉ）、83
はPSG膜、84はPSG膜あるいはSi3N4膜である。高抵抗チ
ャネル領域の上下にゲート電極（Ｉ）及び（II）が設け
られた構造になっている。上下のゲート電極74と82は、
第13図に示されるように接続されている。第13図の例で
は、チャネルの両側で上下のゲート電極は接続されてい
るが、必ずしも両側とも接続されている必要はない。右
側のゲート電圧が印加される側だけで接続していてもよ
い。ゲート電極74は、p+ポリシリコン、あるいはボロン
ドープのシリコンリッチモリブデンシリサイドあるいは
タングステンシリサイド、タンタルシリサイド、チタン
シリサイドなどで構成する。シリコンリッチシリサイド
であれば、ほとんどシリコンと同様の酸化が行えるから
である。82は、p+ポリシリコン又はその上にMoSi2,WS
i2,TiSi2,TaSi2,Pd2Si等のシリサイドあるいはMo,W,Ti,
Ta等の高融点金属を重ねたものである。あるいは、MoSi
2,WSi2,TiSi2,TaSi2,Pd2Siなどのシリサイド、Mo,W,Ta,
Ti等の高融点金属でもよい。72,73は同一の絶縁物でも
よいし異なっていてもよい。ゲート電極74を設ける部分
を、エッチングで設ける場合などは、72と73がたとえ
ば、SiO2とSi3N4といったように異なっていた方が、選
択エッチングにより絶縁層73だけエッチングして、72の
表面ではほとんどぴたりとエッチングを止めることがで
きて具合がよい。たとえば、CH2F2やCH3Fガスを用いた
リアクティブイオンエッチングによれば、Si3N4とSiO2
のエッチングレートの選択比は20以上になり、その選択
性はきわめてよい。75,79のゲート絶縁膜は、SiO2,Si3N
4,SiOxNyあるいはSiO2とTa2O5の複合膜等で構成され
る。第14図で、高抵抗チャネル領域の両端部がテーパ状
に形成された例を示したが、もちろん他の形状、たとえ
ば垂直に切られた構造でもよい。
次に、構造設計について述べる。高抵抗領域でチャネル
が形成された場合の本発明のMOSトランジスタを、ゲー
ト幅がチャネルの深さにくらべて広いものとして、第14
図のように２次元問題として模式的にモデル化する。ソ
ース・ドレイン間隔をLeffとし、チャネル領域深さをＤ
とする。左側のn+領域をソース領域、右側のn+領域をド
レイン領域とする。上下に薄い絶縁膜を介して、p+ゲー
トが設けられているものとする。チャネル領域の左下す
みを座標原点とし、ゲート絶縁膜が十分薄いとすれば、
チャネルの電位分布を求めるための境界条件は、ゲート
とソースが同電位に保たれている状態で、 φ（0,y）＝０ φ（x,0）＝−Vbi （13） φ（x,D）＝−Vbi φ（Leff,y）＝Vd となる。φは電位、Vdはドレイン電圧、Vbiはソース・
ゲート間拡散電位であり、 Vbi＝（KT/q）1n（NS・NG/ni2） （14） である。簡単のためにソース、ドレイン不純物濃度は等
しいとしている。もし、ソース、ドレイン領域の不純物
濃度に差があれば、 φ（Leff,y）＝Vd−（KT/q）1n（NS/ND） （15） を境界条件とすればよい。NS,NG,NDはそれぞれ、ソース
領域、ゲート領域、ドレイン領域の不純物濃度である。
同じく簡単のために、上下のp+ゲート領域の不純物濃度
は等しいとしている。境界条件（13）のもとに、ラプラ
スの式 ▽２φ＝０ （16） を解くと、 φ（xn,yn）＝（4Vd/π） ×Σ［sinh（2n＋１）πLnxn｝×sin｛（2n＋１）πyn｝／（2n＋１）sinh｛（2
n＋１）πLn｝］−（4Vbi/π） ×Σ［sinh｛（2n＋１）π（１−ｙ）/L｝×sin｛（2n＋１）πxn｝／（2n＋
１）sinh｛（2n＋１）π/Ln｝］ −（4Vbi/π）×Σ［sinh｛（2n＋１）πyn/Ln｝×sin｛（2n＋１）πxn｝／（2
n＋１）sinh｛（2n＋１）π/Ln となる。ただし、Ln＝Leff/D、xn＝x/Leff,yn＝y/Dであ
る。
ゲート印加電圧が0Vのときに、チャネル中に現われる電
位障壁φＢと、その時のLn（Lcrit）の値を求めてみ
る。ただし、NS＝NG＝ND＝１×1020cm-3（Vbi＝1.18V:
室温）、Vd＝1.0Vの条件に対して求めることにする。直
線目盛にプロットした場合が第15図であり、対数目盛に
プロットした例が第16図である。近似的に次式が得られ
る。
Lcrit≒0.67expφＢ （18） ダイナミックメモリに用いた場合にも、十分な保持時間
を得ることのできるφＢ＝0.6Vを得るには、 Lcrit≒1.22 （19） となる。すなわち、実効チャネル長Leffは、チャネル深
さＤの1.22倍は必要ということになる。
当然のことながら、オフ状態で所望の電位障壁φＢを得
るための実効チャネル長は、Vdが大きくなるほど、また
Vbiが小さくなるほどゲート絶縁膜が厚くなるほど長く
しなければならない。その様子は、式（17）からすべて
導くことができる。Vdが1Vのときの、オフ状態の電位障
壁と実効チャネル長が、第15図、第16図のように求めら
れたから、たとえばオフ状態のφＢを0.6Vとすれば、Le
ffは略々1.2Dということになる。Ｄが、0.05μm,0.1μ
m,0.2μm,0.3μｍということであれば、Leffは0.06μm,
0.12μm,0.24μm,0.36μｍということになり、きわめて
短チャネルまでの微細化が行える。
特願昭57−113709号「半導体集積回路」やJ.Nishizawa,
T.Ohmi,H.L.Chen,“A limi-tation of channel length
in dynamic memories"、IEEE Trans.Electron Devices,
Vol.ED-27,pp.1640-1649,（1980年８月号）で詳述した
ように、高抵抗チャネル領域で形成される場合の本発明
のMOSトランジスタは、従来型MOSFETと異なり、ドレイ
ン電圧の影響がチャネル領域内部にまで深く及ぶ。その
ことのために、従来MOSFETにはない２つの顕著な特長が
現われる。
１つは、ドレイン電圧の影響が広い範囲に及ぶわけであ
るから、同一ドレイン電圧に対して、チャネル内部に現
われる電界強度が、従来MOSFETにくらべて十分低くなる
ということである。その結果として、ドレイン耐圧が大
きくなる。一方、ホットエレクトロン効果が減少してホ
ットエレクトロンのゲート絶縁層への注入によるしきい
値電圧変動の問題が激減する。
もう１点は、ドレイン電圧の影響がチャネル内部に深く
及ぶため、ソースから注入されたキャリアはゲート絶縁
膜直下の細い通路（第２図参照）だけを流れるのではな
く、チャネル領域内部に広く分布して流れるということ
である。このことは、キャリアが表面散乱を受けずバル
ク伝導として流れるため、キャリアの走行速度が速くな
り、電流値を大きくし、変換コンダクタンスを大きくす
るという利点になる。一方、ソースから注入されたキャ
リアの空間電荷の効果がゲート電極との間だけで打消さ
れず、ドレイン電極との間にも効果を持つようになる。
すなわち、ソースから注入されたキャリアのうちの一部
の空間電荷抵抗が、ソース・ドレイン間に入ってくるよ
うになる。しかし、空間電荷抵抗は、略々チャネル長の
２乗に比例している。前述したような0.05μｍ〜1.5μ
ｍといった短チャネルの領域では大きな効果を持たな
い。チャネル長が短くなる程、電流が流れ易くなる効果
は顕著になる ここで、デバイスの微細化限界について簡単に触れてお
く。詳細は、大見忠弘“超高濃度半導体および超高純度
半導体−Introducutry Talk"、応用電子物性分科会研究
報告、No.399-1（昭和58年７月19日）に述べられてい
る。高速低消費電力のVLSIを実現するデバイスは、でき
るだけ小さな電圧で、できるだけ大きな電流密度を流せ
るものでなければならない。まず、ソース領域は、デバ
イス高性能化のためには、キャリア密度が高い程望まし
い。大量のキャリアがソース領域から供給されなけれ
ば、大きな電流は流せないからである。すなわち、電気
的に活性な不純物原子が高濃度に添加されているほど望
ましい。ソース領域のキャリア密度が低いと、キャリア
供給律速型の動作になってしまう。
GaAsのように、有効質量の小さい（状態密度の小さい）
伝導帯がブリュアン領域の中心に１つ存在しているよう
な場合には、たとえ不純物原子を大量に添加しても、室
温の熱エネルギーでは、不純物準位から電子を励起する
ことができなくなってしまう。n+GaAsの最大電子濃度は
５×1018cm-3程度である。電気的に活性な不純物原子の
平均間隔は、約60Å程度ということになる。一方、Siで
は比較的電子の有効質量が大きい（状態密度が高い）va
lleyが、ブリュアン領域に６つ存在していること及び、
高濃度になった時のband gap narrowingの効果も手伝っ
て、５×1020cm-3程度の電子密度を有するn+領域が実現
される。電気的に活性な不純物原子の平均距離は、12.6
Åということになる。n+i（ｉは高抵抗領域を意味す
る）あるいはn+p,n+n接合の界面の平担さは、Siの方がG
aAsにくらべてはるかに優れていることになる。有限な
寸法に形成されたn+領域を１次元方向に眺めた時に何個
かの不純物原子が存在しなければn+領域とは言えないわ
けであるから、n+領域の微細化も、Siの方がGaAsにくら
べて、はるかに行い易く、少なくとも５倍程度の差が存
在する。一方、チャネル長の微細化限界は、電子を記述
する波束（wave packet）の大きさから決定される。ソ
ース領域から電子が注入されて、ドレインまで走行する
というように、半導体デバイスは粒子像（particle pic
ture）が成立する範囲でしか動作しない。チャネル長は
少なくとも、波束の大きさの何倍かは必要である。温度
Ｔ、電子の有効質量meとした時の波束の大きさの最小値
△xminは、 Δxmin＝h/4π（meKT）1/2 （23） で与えられる。やはり、meが小さくなるとΔxminは大き
くなる。GaAsとSiの室温におけるΔxminは、それぞれ35
Å、15Åである。Siの方が、GaAsより短チャネル構造の
デバイスができるわけである。
第12図、13図に示される本発明のMOSトランジスタは、
ゲート絶縁膜がたとえ100Å以下のきわめて薄いものに
なっても、オフ状態における、入力容量がきわめて小さ
いため、小さな電流で速い立上りの駆動が行なえ、しか
もゲートに加わる電圧の立上りが速い程、チャネルの電
圧がソース領域に帯して瞬時的に低くなるなり方が大き
く、大量の電子の注入が行なえ、大きな電流が流せる。
その様子を第17図に示す。第17図（ａ）はゲートに印加
する電圧波形であり、第17図（ｂ）はドレイン電圧をVd
0に一定に保った時のドレイン電流波形である。Vthはし
きい値電圧である。Id0は、ゲート電圧がVg、ドレイン
電圧がVd0の時、本発明のMOSトランジスタを定常的に流
れる電流である。ゲート電圧の立上りが、，という
ように速くなると、第17図（ｂ）に示すように定常電流
id0に達するまでの過渡的に流れる瞬時電流が，と
いうように大きくなる。第17図（ｂ）で、キャパシティ
ブ電流は差引いてあって、コンダクティブに流れる電流
だけが描かれている。ゲート電圧の立上りが速い程、瞬
時的に流れる電流は大きくなる。すなわち、駆動能力が
大きくなって、高速動作が行える。本発明のチャネルが
浮遊状態になされたMOSトランジスタは、動作が高速に
なるほど瞬時的に流せる電流が大きくなり、駆動力が増
すという特長を備えている。
本発明のMOSトランジスタの動作をさらに詳しく説明す
るために、第18図に示すインバータ回路について考え
る。Q1,Q2は本発明のMOSトランジスタ、Q11,Q12は負荷
用ディプレッションモードMOSFETである。点線で描かれ
たキャパシタンスＣは、１段目のインバータから見込ん
だ２段目のインバータの入力容量である（Q2のゲート入
力容量、配線容量等すべて含んでいる）。VDDは電源電
圧である。１段目のインバータの入力ＡがローレベルVL
であれば、Q1はオフ状態であり、N1の電位はハイレベル
VH（＝VDD）である。したがって、キャパシターＣはVH
に充電されている。入力Ａが、ハイレベルに変化する
と、Q1はオン状態に変わる。この時、入力Ａのローレベ
ルからハイレベルへの変化が速いと、Q1には、第17図
（ｂ）のように瞬時的に大きな電流が流れるため、キャ
パシターＣに充電されていた電荷（＝CVH）はきわめて
速くQ1を通って放電されるため、Q2のゲートはハイレベ
ルからローレベルにきわめて速く変化し、Q2はオンから
オフ状態へきわめて高速に変化する。このように、第17
図で述べたように過渡的に大きな電流が流せる本発明の
MOSトランジスタは、高速動作にきわめて適している。
第18図に示されるようなE/D構成インバータでは、通常
負荷トランジスタQ11,Q12の抵抗RLをオン状態にある駆
動用トランジスタQ1,Q2の抵抗値にくらべて略々１桁大
きく設計する。したがって、入力Ａがハイレベルからロ
ーレベルに変わった時、Q1はただちにオフ状態になる
が、次段のインバータの入力容量Ｃは、負荷トランジス
タQ1を通じて、ローレベルからハイレベルに充電される
ため、その時定数はRLCとなり、負荷トランジスタの抵
抗と入力容量から決まる時定数でその動作速度は決まっ
てしまう。
オフからオンへ、オンからオフへいずれの過程において
も、本発明のMOSトランジスタの瞬時大電流が効果を持
つようにするにはCMOS構成がすぐれている。第19図にそ
の回路構成を示す。Q3,Q4は本発明のｎチャネルMOSトラ
ンジスタ、Q5,Q6は本発明のｐチャネルMOSトランジスタ
である。CCは、２段目のCMOSインバータ回路の配線をも
含めたゲート入力容量である。ＡがローレベルVL（＝
０）にあるときは、Q3,Q6はオフ状態、Q4,Q5はオン状態
にある。N3はハイレベルVH（＝VDD）、N4はローレベルV
L（＝０）である。キャパシターＣはハイレベルに充電
されている（その時の蓄積電荷量:CCVH）。Ａがローレ
ベルからハイレベルに変わると、Q5はオフし、Q3がオン
する。入力Ａの電圧変化が速ければ、Q3には瞬時大電流
が流れるから、次段のゲート入力容量CCに蓄積されてい
た電荷CCVHは、Q3を通してきわめて速く放電し、次段の
ゲート電圧はただちにローレベルに変化する。すなわ
ち、Q4はオフし、Q6はオン状態に変わる。次に、入力Ａ
がハイレベルからローレベルに変わると、Q3はただちに
オフし、Q5はオンするが、Q5にも瞬時大電流が流れるか
ら、次段のゲート入力CCはローレベルからハイレベルに
ただちに充電される。このように、チャネル領域が浮遊
状態になされたSOIMOSトランジスタ、すなわち本発明の
MOSトランジスタで構成されたCMOSインバータは、オフ
からオンへ、オンからオフへのいずれの過程においても
瞬時大電流が効果を発揮してきわめて速いスイッチング
が行える。しかも、瞬時大電流は、スイッチングが速く
なるほど大きくなるから、高速動作になるほど、その効
果は顕著になる。
第20図に、本発明のMOSトランジスタを、CMOSに構成し
た場合の断面構造の１例で示す。番号84までは、第12
図、第13図と同じものである。85〜93までが、CMOSを構
成する本発明のｐチャネルMOSトランジスタの各領域に
付けられた番号である。85はゲート電極（III）、86は
ゲート絶縁膜（III）、87は高抵抗チャネル領域、88はp
+ドレイン領域、89はp+ソース領域、90はゲート絶縁膜
（IV）、91はｐチャネルMOSトランジスタのソース電
極、92はゲート電極（IV）である。ゲート電極（II
I），（IV）は、n+ポリシリコン、n+ポリシリコンとMoS
i2,WSi2,TaSi2,TiSi2,Pd2Si等のシリサイドあるいはMo,
W,Ta,Ti等の高融点金属の多層構造より形成される。場
合によっては、シリサイド、高融点金属でもよい。いず
れにしても、p+ソース領域に対して高い拡散電位を示
し、オフ状態の時、高抵抗チャネル領域中に所望の電位
障壁が生じる材料であればよい。電極81は、ｎチャネル
トランジスタとｐチャネルトランジスタのドレインの領
域に接触している。
第12図、第13図あるいは第20図のように、高抵抗チャネ
ル領域の上下にゲート電極を有するトランジスタの場合
には、絶縁層72は比較的厚くされる。たとえば、0.5〜
２μｍ程度といったようにである。ゲート入力容量をで
きるだけ小さくするためである。ゲート絶縁膜75,79,8
6,90は、チャネル長やチャネル領域厚さにもよるが、50
Å程度から500Å程度である。LeffやＤが小さくなれば
当然ゲート絶縁膜の厚さは薄くすることになる。ここ
で、本発明のMOSトランジスタを浮遊チャネルMOSトラン
ジスタ（Floating Channel MOS Transistor）あるいは
瞬時大電流MOSトランジスタ（Transient High Current
MOS Transistor）と呼んでおく。
本発明のMOSトランジスタにより、各種の論理回路及び
各種のメモリ回路が構成できることはいうまでもない。
第21図（ａ），（ｂ）に、E/D構成２入力のNOR回路及び
NAND回路を示す。第22図には、CMOS構成の２入力のNOR
回路、NAND回路を示す。その他、フリップフロップ回
路、ダイナミックRAM、スタティックRAM等すべての半導
体集積回路を構成できる。
シリコン基板上に設けられた絶縁層上に浮遊チャネルを
有するMOSトランジスタを形成する製法は、絶縁層をSiO
2にして、その上にSiH4,Si2H6等を原料ガスとするCVDに
よりポリシリコンを堆積し、レーザアニール、電子線ア
ニールにより単結晶化あるいは非常に結晶粒の大きな多
結晶（結晶粒の大きさは、トランジスタ１個の大きさに
くらべて十分大）にトランジスタを形成していけばよ
い。レーザアニール等のかわりに、SiO2上のポリシリコ
ンにSi3N4,SiO2等の絶縁膜を被覆しておいて、カーボン
ヒータなどによるヒータアニールによってもSiO2上のポ
リシリコンあるいはアモルファスシリコンの単結晶化は
行える。アニールを開始する所のポリシリコンあるいは
アモルファスシリコンを単結晶にしておくと、アニール
による単結晶化はさらに顕著である。ブリッジングエピ
タキシーと呼ばれる技術である。ブリッジングエピタキ
シーの時には、始めにSiO2上に設けられるシリコン薄層
は、多結晶体（poly-crystal）であるよりは非晶質体
（amorphos）であることの方がより適している。600℃
程度の温度のヒータアニールの固相成長（solid phase
epitaxy）で優れた単結晶が得られる。この非晶質シリ
コン薄層を低温CVD（たとえば500〜550℃程度）で堆積
しておいて、低温ブリッジングエピタキシーで、トラン
ジスタを形成する部分の単結晶層を得る方法は、第12図
あるいは第20図のように、チャネルの上下にゲートを設
ける構造には特に適している。その１例を第23図に示
す。基板71にn+基板を用いた場合につき説明する。ゲー
ト電極74を埋込んだ絶縁層73まで作った後、第23図
（ａ）に示すように、ゲート電極74の左側の絶縁層72,7
3を所定の大きさでリアクティブイオンエッチングによ
りエッチングする。表面清浄化後、まず薄くアモルファ
スシリコンをCVDにより堆積する。切り込んだ絶縁層側
壁部に堆積したアモルファスシリコンを600℃程度のア
ニールの固相成長で結晶化する。その後、H2＋SiH2Cl2
＋HClガス系を用いた温度800〜900℃程度の減圧選択エ
ピタキシャル成長で、穴の部分にだけ単結晶シリコン93
を成長させる（第23図（ｂ））。単結晶領域93の成長時
には、AsH3やPH3のドーパントガスを同時に流し、93はn
+領域にする。
SiH4,Si2H6等を原料ガスとする低温CVDにより、アモル
ファスシリコン層94を所定の厚さに堆積する。その後、
600℃前後の温度でのアニールにより、単結晶領域93を
種にして、アモルファス層94を単結晶化する。その後こ
の単結晶Si層に本発明のMOSトランジスタをたとえば第1
2図のように形成する。n+ソース領域77が、n+領域93の
上に位置するようにすれば、n+ソース領域の電位は、n+
基板71から与えることができるようになって、ソース配
線用電極80が不必要となり、特に複雑なランダムロジッ
クをレイアウトするような時には、配線が簡単になり大
変具合がよい。
絶縁層は、SiO2,Si3N4だけでなく、エピタキシャル成長
の行えるマグネシアスピネル、CaF2等でもよい。
本発明のMOSトランジスタが、ここで述べた実施例に限
らないことはもちろんである。導電型をまったく反対に
したものでもよいことはいうまでもない。半導体もSiに
限らない。要するに、ソース領域、ドレイン領域と隣接
する以外のチャネル領域がほとんど絶縁層によって覆わ
れ、チャネル領域が実質的に浮遊状態にあるようになさ
れた構造であればよい。基板は、サファイアスピネルあ
るいは石英等の絶縁物でもよい。特に、チャネル領域が
高抵抗領域により形成されている場合には、ゲート入力
容量がきわめて小さく、わずかな電流で高速度にゲート
電圧を制御することができ、しかもオフからオン状態に
なる時に瞬時大電流が流れるため、高速動作に特に適し
ている。瞬時大電流は高速動作になる程大きくなるた
め、その高速性を一層顕著にする。本発明のMOSトラン
ジスタが相補型形式（CMOS形式）に構成された場合に
は、オフからオン、オンからオフへのいずれのスイッチ
ング過程においても、瞬時大電流の効果が顕著になり、
消費電力が少なく、きわめて高速の動作が実現され、将
来のVLSIの分野にきわめて有効である。
【図面の簡単な説明】
第１図はMOSSITの断面構造図である。第２図はゲート絶
縁膜下のキャリア密度分布を示すグラフである。第３図
はMOSダイオード半導体用電位分布を示すグラフであ
る。第４図は高抵抗キャリアエピMOSトランジスタの動
作を説明するための図である。第５図は本発明の実施例
の断面構成図である。第６図は本発明のトランジスタの
動作を説明するための回路図である。第７図はチャネル
ソース間容量のチャネル・ソース間順方向バイアス依存
性を示すグラフである。第８図は本発明のトランジスタ
の動作を説明するための回路図である。第９図はゲート
印加電圧波形図である。第10図、第11図、第12図及び第
13図は本発明の実施例の断面図である。第14図は本発明
のMOSトランジスタを設計するためのモデル図である。
第15図及び第16図は電位障壁とチャネル長の関係を示す
グラフである。第17図は本発明のMOSトランジスタの動
作説明図である。第18図は本発明のMOSトランジスタを
用いたインバータ回路図である。第19図は本発明のMOS
トランジスタを用いたCMOSインバータ回路図である。第
20図は本発明のMOSトランジスタを用いたCMOSの断面図
である。第21図は本発明のMOSトランジスタを用いたE/D
構成論理回路図である。第22図は本発明のMOSトランジ
スタを用いたCMOS論理回路図である。第23図は本発明の
トタンジスタの製造工程説明図である。 （符号の説明） 32……絶縁層 34……n+ソース領域 33……チャネル領域 62……p+領域 71……シリコン基板 72……絶縁層 73……絶縁層 74……ゲート電極（II） 75……ゲート絶縁膜（II） 76……高抵抗チャネル領域 77……n+ソース領域 78……n+ドレイン領域 79……ゲート絶縁膜（Ｉ） 80……ソース電極 81……ドレイン電極 82……ゲート電極（Ｉ） 83……PSG膜 84……PSG膜（Si3N4膜） 85……ゲート電極（III） 86……ゲート絶縁膜（III） 87……高抵抗チャネル領域 88……p+ドレイン領域 89……p+ソース領域 90……ゲート絶縁膜（IV） 91……ｐチャネルMOSトランジスタのソース電極、 92……ゲート電極（IV） 93……n+領域（単結晶シリコン） 94……アモルファスシリコン層 93……単結晶領域 94……アモルファス層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 27/092 29/786 8934−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｄ 9056−4Ｍ 29/78 ３１１ Ｈ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】絶縁ゲート型トランジスタを駆動用トラン
    ジスタとして備えた半導体集積回路であって、前記絶縁
    ゲート型トランジスタに同導電型の高濃度領域よりなる
    ソース領域とドレイン領域とを備え、 前記ソース領域と前記ドレイン領域との間にチャネル領
    域を備え、 前記チャネル領域は単結晶半導体からなり、 前記ソース領域及び前記ドレイン領域に隣接する以外の
    前記チャネル領域の全てまたは殆ど全てが絶縁層によっ
    て覆われており、 前記絶縁層は少なくとも一部に薄くなされた部位を有し
    ており、 前記絶縁層の前記薄くなされた部位に隣接して導電性材
    料によりゲート電極が形成されており、 前記チャネル領域の不純物濃度Ｎが前記チャネル領域の
    深さＤに対してＮ＜D-3の関係を有しており、 前記チャネル領域を実質的に浮遊状態にした前記絶縁ゲ
    ート型トランジスタを駆動用トランジスタとして備えた
    ことを特徴とする半導体集積回路。
  2. 【請求項２】互いに異なる導電型の２つの絶縁ゲート型
    トランジスタのゲート電極同士及びドレイン電極同士を
    互いに直結した相補形構成の絶縁ゲート型トランジスタ
    を備えた半導体集積回路であって、 互いに異なる導電型の前記の２つの絶縁ゲート型トラン
    ジスタのそれぞれに同導電型の高濃度領域よりなるソー
    ス領域とドレイン領域とを備え、 前記ソース領域と前記ドレイン領域との間にチャネル領
    域を備え、 前記チャネル領域は単結晶半導体からなり、 前記ソース領域及び前記ドレイン領域に隣接する以外の
    前記チャネル領域の全てまたは殆ど全てが絶縁層によっ
    て覆われており、 前記絶縁層は少なくとも一部に薄くなされた部位を有し
    ており、 前記絶縁層の前記薄くなされた部位に隣接して導電性材
    料によりゲート電極が形成されており、 前記チャネル領域の不純物濃度Ｎが前記チャネル領域の
    深さＤに対してＮ＜D-3の関係を有しており、 前記チャネル領域を実質的に浮遊状態にした前記相補形
    構成の絶縁ゲート型トランジスタを備えたことを特徴と
    する半導体集積回路。
  3. 【請求項３】絶縁ゲート型トランジスタを駆動用トラン
    ジスタとして備えた半導体集積回路であって、前記絶縁
    ゲート型トランジスタに同導電型の高濃度領域よりなる
    ソース領域とドレイン領域とを備え、 前記ソース領域と前記ドレイン領域との間にチャネル領
    域を備え、 前記チャネル領域は単結晶半導体からなり、 前記ソース領域及び前記ドレイン領域に隣接する以外の
    前記チャネル領域の全てが絶縁層によって覆われてお
    り、 前記絶縁層は少なくとも２面において薄くなされた部位
    を有しており、 前記絶縁層の前記薄くなされた部位の少なくとも２つに
    隣接して導電性材料により少なくとも２つのゲート電極
    が形成され、且つ該２つのゲート電極は電気的に接続さ
    れており、 前記チャネル領域の不純物濃度Ｎが前記チャネル領域の
    深さＤに対してＮ＜D-3の関係を有しており、 前記チャネル領域を実質的に浮遊状態にした前記絶縁ゲ
    ート型トランジスタを駆動用トランジスタとして備えた
    ことを特徴とする半導体集積回路。
  4. 【請求項４】互いに異なる導電型の２つの絶縁ゲート型
    トランジスタのゲート電極同士及びドレイン電極同士を
    互いに直結した相補形構成の絶縁ゲート型トランジスタ
    を備えた半導体集積回路であって、 互いに異なる導電型の前記２つの絶縁ゲート型トランジ
    スタのそれぞれに同導電型の高濃度領域よりなるソース
    領域とドレイン領域とを備え、 前記ソース領域と前記ドレイン領域との間にチャネル領
    域を備え、 前記チャネル領域は単結晶半導体からなり、 前記ソース領域及び前記ドレイン領域に隣接する以外の
    前記チャネル領域の全てが絶縁層によって覆われてお
    り、 前記絶縁層は少なくとも２面において薄くなされた部位
    を有しており、 前記絶縁層の前記薄くなされた部位の少なくとも２つに
    隣接して導電性材料により少なくとも２つのゲート電極
    が形成され、且つ該２つのゲート電極は電気的に接続さ
    れており、 前記チャネル領域の不純物濃度Ｎが前記チャネル領域の
    深さＤに対してＮ＜D-3の関係を有しており、 前記チャネル領域を実質的に浮遊状態にした前記相補形
    構成の絶縁ゲート型トランジスタを備えたことを特徴と
    する半導体集積回路。
  5. 【請求項５】前記チャネル領域の深さＤが0.1〜２μｍ
    で、かつ前記チャネル領域の不純物濃度Ｎが1014〜1017
    cm-3となる領域を除くことを特徴とする請求項１〜４の
    いずれか１項に記載の半導体集積回路。
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