JPS6068654A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS6068654A JP58154069A JP15406983A JPS6068654A JP S6068654 A JPS6068654 A JP S6068654A JP 58154069 A JP58154069 A JP 58154069A JP 15406983 A JP15406983 A JP 15406983A JP S6068654 A JPS6068654 A JP S6068654A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、極限までの短チヤネル化が行え、高密度の集
積化が可能であり、特＋’＝駆動能力が高くて高速性に
優れた絶縁ゲート型トランジスタを用いた半導体集積回
路に関する。
絶縁ゲート型電界効果トランジスタ（以後ＭＯ３ＦＥＴ
と称す）の短チヤネル化、高密度化が精力的に追求され
、高性能化が図られている。
ＭＯＳＦＥＴの短チヤネル化は、通常スケーリング理論
に基づいて設計される。昭和５７年６月２９日伺出願の
特願昭５７−１１３７０９　ｒ半導体集積回路」で詳述
したように、スケーリング理論に基づく短チヤネル化は
、短チヤネル化に伴なってチャネルの不純物密度が高く
なるため、チャネルを走るキャリアの移動度が低下し、
同時にゲート絶縁膜直下に誘起されるキャリアが、１０
０Ａ程度あるいはそれ以下の深さにしか分布しない。そ
のために実効的なキャリアの移動度が一層低下し、変換
コンダクタンスが小さくなってしまう。また、ゲートの
入力容量が大きくなり、短チヤネル化した程には特性が
向上しない。当然のことながら、ドレイン耐圧も小さく
なってしまう欠点を有している。さらに、ドレインに加
わった電圧が、チャネルのドレイン端側に集中して加わ
るためその部分の電界強度が強くなって、ホットエレク
トロン効果が顕著になり、しきい値電圧の変動が大きい
という欠点をも有している。
こうした欠点を克服するトランジスタとして。
キャリアが走行するチャネル部の不純物密度を十分低く
して、誘起されるキャリアがゲート絶縁膜直下から十分
内部にまで分布し、かつキャリアの移動度が大きくて変
換コンダクタンスが大きく、しかもゲート入力容量が小
さくて、短チヤネル化につれて高速動作が行え、しかも
消費電力も減少し、ドレイン耐圧も大きく保つことので
きる絶縁ケート型静電誘導トランジスタ（以後、ＭＯＳ
５ＩＴと称す）が提案されている（特願昭５４−１０８
３７７号「絶縁ゲート型トランジスタ及び集積回路」、
特願昭５４−１１５４９１号「半導体メモリ」、特願昭
５７−１１３７０９　ｒ半導体集積回路」、特願昭５７
−１６１９８Ｏｒ半導体集積回路」）。その−例を第１
図に示す。第１図で、１１は電極、１２はｐ＋基板、１
３は高抵抗率ｐ−領領域１４．１５はｎ＋領領域１６．
１７＋ｔＭｏＳｉｔ　、Ｌ　８　、　ｌ　９はＡＩもし
くはＡｌＳｉ電極、２０はゲート絶縁膜（ゲート酸化膜
）、２１はゲート電極、２２は分離領域、２３　ｔ＊　
Ｐ　Ｓ　Ｇ　Ｂ’Ｊ、２４はパッシベーション用ＰＳＧ
もしくはプラズマ窒化膜である。
領域１３は高抵抗率領域であって、不純物密度は低く保
たれている。たとえば、　Ｉ　Ｘ　１０　”　ａｍ−３
以下、望ましくはＩ　Ｘ　１０　”　ｃｔａ−’以下で
ある。このＭＯＳトランジスタでノーマリオフ特性を実
現するのは、従来型ＭＯ３ＦＥＴのように、チャネルの
不純物密度を高くすることによってではない。
ｎ＋ソース領域に対する基板のｐ＋領領域拡散電位と、
ｎ＋ソース領域に対するゲート電極材料の拡散電位によ
っている。すなわち、ｐ＋基板とゲート電極の拡散電位
によって、チャネル中に電位障壁を生じさせるのである
。
ゲート電極材料は、ｎ＋ソース領域に対して。
高い拡散電位を持つものであることが望ましい。
たとえば、ゲート電極のうち、ゲート絶縁膜に隣接する
部分は、ｐ＋ポリシリコンにすると、高い拡散電位が得
られるｏｐ＋ポリシリコンだけでは、ゲート電極の抵抗
が大きくなりすぎる場合には、その上にシリサイドや金
属電極を積めばよい。たとえば、ポロンドープのシリコ
ンリッチモリブデンシリサイドをスパッタなどで堆積し
て熱処理すると、ゲート絶縁膜に隣接する部分にｐ＋ポ
リシリコンが析出し、その上にＭｏＳｉ２が形成される
。もちろん、ゲート電極はＡＩ　、　ＡｌＳｉやＡｌＣ
ｕでもよい。ｎ＋領領域対して、ＡＩでも、０．７ｖ程
度の拡散電位を持つことになる。他の金属や金属シリサ
イドでもよいことはいうまでもない。
第１図で、領域１３は、ｐ−領域となされているが、た
とえば、不純物密度が１０　”　９ｍ＋−３程度以下で
あれば、ｎ−領域であっても、チャネルの電位分布はほ
とんどかわらない。ｐ−領域の深さをＤ、実効チャネル
長をＬｅｆｆとすると、第１図のような構造であれば、 Ｌｅｆｆ／Ｄ≧１ 程度までノーマリオフ特性が十分保たれる。もちろん、
基板バイアスを加えない状態においてである。
第２図に、ゲート酸化膜厚が２０ＯＡであるＭＯＳダイ
オードに３ｖの電圧を加えたとき、ゲート酸化膜の下の
半導体内に誘起される電・子密度分布を示す。当然のこ
とながら、基板の不純物密度が低くなるほど、電子は基
板内部に分布するようになる。その時の電位分布は第３
図のようになっている。第２図、第３図はいずれも定常
状態における分布である。
ｉｆ図の構造のＭＯＳ）ランジスタで、ゲートに第４図
（ａ）に示すような単位階段状の電圧が印加された場合
のことを考えてみる。この電圧を発生する電源の内部抵
抗は十分に小さく、十分に電流を供給できるものである
とする。また、ｐ＋基板１２の抵抗率は十分小さいとす
ると、単位階段状に電圧が印加された瞬間のゲート電極
からＰ＋基板に至る電位分布は、第４図（ｂ）のように
なる。電子に対する電位ということから、負電位が高く
なるように描かれている。Ｖｇはゲートに加えられた電
圧、Ｖ１＋ｌＩはｎ＋ソース領域１４とゲート電極２１
の拡散電位、Ｖ　、、２はｎ＋ソース領域１４とｐ１基
板１２の拡散電位である。第４図（’ｂ　）　で横に点
線で示されているのは、ｎ１ソース領域のフェルミレベ
ルである。ゲート電圧■８のうち、ゲート酸化膜に加わ
る電圧■Ｏｘと半導体側に加わる電圧■８は、それぞれ
、 で与えられる。ゲート絶縁膜直下の表面電位φＳは、 φＳ＝’　Ｖｂ＋＋　＋　Ｖｏｗ　−Ｖｇ　（３）で与
えられる。ここで、εｏｚ、εＳはそれぞれゲート絶縁
膜及び半導体の誘電率、Ｔａｘはゲート絶縁膜の厚さで
ある。φｓ＜Ｏであれば、第４図（ｂ）に示されるよう
に、ソースの電位よりも低い電位領域が表面からＸのと
ころまで生じ、ソースから大量の電子が瞬時的にチャネ
ルに注入され、大きな電流が流れる。ソースから電子が
チャネルに注入されれば、電位分布は第３図に近１．）
ものに変わる。
しかし、いずれにしても第１図に示されるようなチャネ
ル領域が基板に連続しているような／、＜　）レフＭＯ
３あるいはエビＭＯＳトランジスタの場合には、基板の
電位がある一定電位（第４図の場合にはソースと同電位
）に保たれるため、チャネル全領域がソース電位より低
い電位になることがない。そのため、瞬時的に大電流が
流れることはなく、したがって、高速動作時の駆動能力
を顕著に高めるという効果は少ない。
本発明の目的は、高速動作時に瞬時的に大電流が流れて
、駆動能力がきわめて大きく、かつ高速動作が行える絶
縁ゲート型トランジスタを用いた半導体集積回路を提供
することである。
本出願に係る第１発明の半導体集積回路は、同導電型高
濃度領域よりなるソース領域及びドレイン領域の間に高
抵抗領域よりなるチャネル領域を備え、前記ソース領域
及び前記ドレイン領域と隣接する以外の前記チャネル領
域の全表面が絶縁層によって覆われており、前記チャネ
ルを覆う絶縁層の少なくとも一部が薄くなされており、
前記薄くなされた絶縁層に隣接して前記ソース領域に対
して高い拡散電位を有する導電性材料によりゲート電極
を形成した絶縁ゲート型トランジスタを駆動用トランジ
スタとして備えたことを特徴とする半導体集積回路であ
る。
本出願に係る第２発明の半導体集積回路は、同導電型高
濃度領域よりなるソース領域及びドレイン領域の間に高
抵抗領域よりなるチャネル領域を備え、前記ソース領域
及び前記ドレイン領域と隣接する以外の前記チャネル領
域の全表面が絶縁層によって覆われており、前記チャネ
ルを覆う絶縁層の少なくとも一部が薄くなされており、
前記薄くなされた絶縁層に隣接して前記ソース領域に対
して高い拡散電位を有する導電性材料によりゲート電極
を形成した、導電型が異なる２つの絶縁ゲート型トラン
ジスタのドレイン電極及びゲート電極を互いに直結し、
前記直結されたゲート電極を入力端子となし、前記直結
されたドレイン電極を出力端子となす相補型構成の絶縁
ゲート型トランジスタを備えたことを特徴とする半導体
集積回路である。
以下図面を参照しながら本発明の詳細な説明する。
バルクＭＯ３、エビＭＯ３）ランジスタに対してＳ　Ｏ
Ｉ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ）　
ＭＯＳ　）ランジスタの特長についてまず述べる。ＳＯ
ＩＭＯＳトランジスタとは、通常シリコン基板表面に設
けられた酸化膜（Ｓｉｎ、膜）上に形成されたシリコン
の薄層に設けられたＭＯ３）ランジスタのことを意味す
る。シリコン薄層は、多結晶あるいは非晶質体としてＳ
１０．上に最初堆積される。その後、たとえばレーザ、
電子線あるいはヒートアニール等で結晶粒を大きくした
りあるいはブリッジングエビタキシー技術のように単結
晶化する。
もちろん、シリコン表面に設けられる絶縁層は５ｉ０２
膜に限るわけではない。たとえば、立方晶形（ａ　＝　
８．０８Ａ、　Ｓｉとの格子不整０．８％）マグネシア
スピネル（Ｍｋｏ　−ＡＩ、　Ｏ，）　（井原、有水、
山田、“エピタキシャルスピネル上のシリコン°。
第３０回応用物理常連合講演会予稿集、６ｐ−Ｅ−３，
ｐ、６６８．１９８３参照）や同じくシリコンとの格子
定数整合性のよいＣａ　Ｆ２　（Ｔ、Ａｓａｎ。
ａｎｄ　Ｈ，ｌ５ｈｉｈａｒａ、“Ｆｏｒｓ＋ａｔｉａ
ｎ　ｏｆ　ａｎ　ｅｐｉｔａｘｉａｌＳｉ／Ｉｎ５ｕｌ
ａｔｏｒ／Ｓｉ　５ｔｒｕｃｔｕｒｅ　ｂｙ　ｖａｃｕ
ｕｍ　ｄｅｐｏｓｉ−ｔｉｏｎ　ｏｆ　ＣａＦ２　ａｎ
ｄ　Ｓｉ”　、Ｐｒｏｃ、１９８１　Ｃｏｎｆ、５ｏ−
１ｉｄ　５ｔａｔｅ　Ｄｅｖｉｃｅｓ：　Ｊａｐ、Ｊ、
Ａｐｐｌ、　ｐｈｙｓ、５ｕｐｐ−］ｅ＋ｗｅｎｔ、　
Ｖｏｌ、　２１−１．　ｐｐ、　１８７−１９１．１１
１８２参照）等の膜でもよい。この場合には、アニール
なしで絶縁膜上にＳｉがエピタキシャル成長する。ＳＯ
ＩＭＯＳトランジスタは、チャネルの上下がいずれも絶
縁物で覆われた構造になっていることが特長である。し
たがって、素子間の分離がより完全にできるとか、ある
いは配線の容量が減少して高速になるとかの特長が指摘
されている。しかし、木質的な点でＳＯＩＭＯ３）ラン
ジスタは、バルク（エピ）ＭＯ３）ランジスタと異なっ
た点が存在する。第４図（ｂ）に示されたように、チャ
ネルの下面が一定電位に保たれないということである。
すなわち、ソース領域あるいはドレイン領域と接触する
ことにより電位制御を受けるが、基本的にはチャネルは
浮遊状態になっているわけである。もちろん、従来型の
ＳＯＩＭＯ３ＦＥＴでは、動作を安定にするために、チ
ャネルとソースが同電位になるようにコンタクトを設け
ている。
本発明のＭＯ３）ランジスタは、こうしたｓ。
ｌＭＯＳトランジスタに特徴的なチャネルを浮遊状態に
できる性質を積極的に利用して、高速動作時に瞬時的に
大きな電流を流すことができ、チャネルが実質的に浮遊
状態になされたＳＯＩＭＯＳトランジスタ（Ｆｌｏａｔ
ｉｎｇ　ｃｈａｎｎｅｌ　Ｓ　ＯＩ　Ｍ　ＯＳトランジ
スタ）である。
第５図にその例を示す。３１はＳｉ基板、３２はＳ！０
２等の絶縁層、３３はチャネル領域、３４はｎ＋ソース
領域、３５はｎ＋ドレイン領域、３６はソース電極、３
７はドレイン電極、３８はＳｉｏ、　等のケート絶縁膜
、３９はｐ１ポリシリコン、４０はＭｏＳｉ２　、ＷＳ
ｉ、等（１）シリサイドあるいはＮｏ、Ｗ、Ｐｔ、Ｔａ
、Ｔｉ等の高融点金属、４１はＰＳＧ膜である。第５図
の例では、絶縁膜３２上に設けられたシリコン層の膜厚
全体にｎ＋ソース、ドレイン領域が設けられた例が示さ
れているが、必ずしもこうする必要はなく、第１図の例
のようにシリコン薄層より薄い高濃度層を設けてソース
、ドレイン領域としてもよい。基板３１は。
Ｐ”＋Ｐあるいは場合によってはｎ型でもよい。
ここでは描かなかったが、基板には電極が設けられてい
て、所定の電位が与えられている。この例では、ゲート
絶縁層に直接隣接するゲート電極として、ｎ＋ソース領
域に対して、もっとも拡散電位が大きく取れるｐ＋ポリ
シリコンを設け、かつゲート抵抗を小さくするためにそ
の上にＭｏＳｉ２゜ＷＳｉ２Ｓｉ２ジノシリサイドはＡ
Ｉ　、　ＡｌＳｉ　、　ＡｌＣｕなどの金属を設けてい
る。もちろん、若干拡散電位は小さくなるが、ＡＩ　、
　ＡｌＣｕ、Ｗ、　Ｎｏ、　Ｐｔ、　Ｔａ。
Ｔｉ　、　ＭｏＳｉ２　、ＷＳｉ２　、　ＴｉＳｉ２　
、　ＴａＳｉ２等の材料でもよい。非常に薄くなされた
ゲート絶縁層直下のチャネルの表面電位は、ゲートがソ
ースに直結された状態ではほとんど拡散電位に近くなる
からである（ゲート絶縁膜中の固定電荷量や表面準位密
度がある程度大きくなれば、事情は異なる）。ゲート絶
縁層はＳｉｎ、、Ｓｉ３　Ｎ４．５ｉＯＸＮ、等として
いるが、もちろんこれらの多層膜でもよい。
また、ゲート・ソース同容４３（Ｃｇｓ、ゲート・ドレ
イン間容量ｃｇｄをある程度小さくし、かつ特にゲート
・ドレイン間耐圧を大きくするには、ゲート絶縁層は５
ｉ（ｂ膜と　Ｔａ２０ｇ膜の２層膜で形成されることが
望ましい。Ｓ　ｉｎ２の比誘電率が３．８程度であるの
に対し、Ｔａ２Ｏ，の比誘電率は２２程度である。すな
わち、Ｔａ、　Ｏ，の誘電率は５ｉ０２の誘電率の６倍
近いわけである。ゲート絶縁膜のキャパシタンスが同一
であれば、ゲート電圧□がチャネルの電位分布を制御す
る効果は同じである。
？Ａ１１ｔ率εｏｘ１の絶縁物の厚さＴａｘからなるキ
ャパシタンスと同じ値を、誘電率Ｅｏｚ＋の絶縁物の厚
さＴｏｘ＋　（Ｔｏｘｔ　＜　Ｔｏｗ）と誘電率εｏｘ
２（εＯｘ２〉εＯＸＩ　）　（７）絶縁物の厚さＴａ
ｘｚの２層膜で実現するとすれば、 ε　ＯＸ＋ Ｔｏｘ　＝　ＴＯＩｌ＋　−１１ＴＯ！２　（４）εＯ
ｘ２ の関係が得られる。たとえば、　１００Ａ厚さの９１０
、膜と、５０Ａ　ＳｉＯ２＋　２９０ＡＴａｔ　Ｏｓ　
２層膜とはチャネル電位制御に対しては同じ効果を持つ
ことになる。後者の全膜厚は３４０Ａということになっ
て、ゲート・ソース、ゲート・ドレインの耐圧を大きく
したり、あるいはゲート・ソース、ゲート会ドレイン短
絡を少なくするということに対してきわめて有効である
。これだけの厚さの差は、製造プロセスとしてはきわめ
て大きな意味を持つ。５ｉｎ２＋Ｔａ２０ｓの２層膜は
、清称シリコン表面にスパッタあるいはＣＶＤで所定の
厚さのＴａ、Ｏ，を堆積した後、ウェット酸化あるいは
（Ｈ２＋　０２　）酸化を、７５０〜８５０℃程度の温
度で行えば、Ｔａ２Ｏ，膜を通して酸素がシリコン表面
に到達し、きわめて均一性がよくなる。シリコン表面を
直接酸化性雰囲気にさらすより、Ｔａ、Ｏ，の堆積膜さ
えピンホールフリーで均質かつ均一であれば、きわめて
良質の酸化膜がきわめて制御性よく製作できる。こうし
て作られた５０〜１００Ａ程度の膜厚を持つＳ　ｉ０２
膜の降伏電界強度は１５ＭＶ／ｃｍを越えている。
第５図で、チャネル３３は実質的に浮遊状態になされて
いる。まず、チャネル３３がｐ領域である場合の動作に
ついて説明する。
ゲートとソースが同電位に保たれている状態から、ゲー
トにきわめて速い立上りを有するゲート電圧が印加され
る場合を考える。その時のゲート・ソース間の状態を寄
生要素を除いて回路的に表現すると第６図のようになる
。５１はゲート絶縁膜によるキャパシタ（Ｃｏ！＝　Ｌ
ｅｆｆ　Ｗεｏｘ／Ｔａｘ：Ｗはゲート幅）、５２はＰ
型チャネル領域の抵抗Ｒｃ、５３はチャネルソース間の
ｐｎ＋ダイオードＤｃｓ、５４はＤｃｓに含まれるキャ
パシターＣｃｓである。Ｃｃｓはゲートに電圧が印加さ
れない状態では接合容量、ゲートに電圧が印加されて、
ソースからチャネルに電子が注入されるようになると拡
散容量をも含むようになる。第５図のトランジスタのゲ
ートに、第４図（ａ）に示すような単位階段状の電圧が
印加されたとする（内部抵抗の十分低い電源により）。
ゲート電圧Ｖｇが加わった瞬間、チャネルＰ領域の電位
Ｖｃはチャネルが浮遊状態となっているために、 ＣＱＩ＋ Ｖｃ＝　□・Ｖ　ｇ　（５） Ｃｏｗ　＋Ｃｃｓ となる。ＣＯＸがＣｃｓより十分大きければ、はとんど
のゲート電圧が瞬時的にはチャネル領域に加わることに
なるａ　ＣＯＸ、　ＣＣ５は、それぞれ近似的に ε５ＤＷ Ｃｃｓ　＝　（６） Ｗｄ で与えられる。ここで、Ｃｃｓは接合容量である。
Ｌｅｆｆは実効チャネル長、Ｗはゲート幅、Ｄはチャネ
ルＰ領域の厚さ、Ｗｄはｎ＋ソース・ｐチャネル領域間
の空乏層幅である。Ｗｄは、ｎ！ｐソース領域が十分高
濃度になされていれば、で与えられる。ｑは単位電荷、
Ｋはポルツマン定数、Ｔは温度、ｎｉは真性キャリア濃
度、Ｎ、はｎ＋ソース領域の不純物密度、Ｎ＾はｐチャ
ネル領域の不純物密度である。
シリコンで室温状態を対象にしてＮＯ＝　５Ｘ１０”Ｃ
ｍ−’　、！：　Ｌ　タ場合、Ｎ＾に対ｉルＶｂｉ　、
　Ｗｄ　、　Ｃｃｓ／Ｃｏ工は第１表のようになる。
第１表 第１表中のＣｃｓ／Ｃｏｔは、Ｌｅｆｆ　＝２０．　Ｔ
ａｘ＝１０ＯＡとした場合にめられている。当然のこと
ながら、Ｃｃｓ／ＣｏｗはＮ＾が大きくなる程大きい、
しかし、Ｎ＾がＩ　Ｘ　１０”　ｃｖａ−３とＭＯＳト
ランジスタとしては、はとんど考え得る最高の濃度のチ
ャネルを考えても、酸化膜厚を１００Ａ程度以下にすれ
ば、Ｃｏｘの方がＣｃｓ（接合容量）よりはかなり大き
いことになる。したがって、ゲート電圧が印加された瞬
間に、廊遊状態になされたｐチャネル領域全体がｎ＋ソ
ース領域に対して、深く順方向バイアスされようとする
。ｎ′″ソース領域から、Ｐチャネル領域に電子が注入
される。この様子はバイポーラトランジスタにおいて、
エミッタからベースにキャリアが注入される状態と同じ
であり、従来ＭＯ３ＦＥ、Ｔにおけるようなゲート絶縁
膜直下の細いチャネル部にだけ電子が注入されるのとは
まったく異なっている。すなわち、ｐチャネル領域全体
に電子が注入されて流れるのであり、従来ＭＯ３ＦＥＴ
にくらべるとはるかに大きい電流が流れることになる。
チャネルｐ領域に電子が十分注入されるようになると、
すなわち、チャネルソース間が十分深く順方向バイアス
されるようになると、Ｃｃｓは拡散容量が支配的になっ
て順方向バイアスとともに急激に大きくなる。その１例
を第７図に示す。たて軸は、規格化されたＣｃｓであり
対数目盛で示しである。よこ軸は、チャネルソース間順
方向バイアスＶｃｓである。Ｎ＾を、５　Ｘ　１０１１
０ｌ６’、　ｌＸｌ０”。「３、５Ｘ　１０”　ｃｍ−
、”　、’　ＩＸ　１０”　ｃｍ−’としたときのＣｃ
ｓの変化がそれぞれ■、■、■、■の曲線に対応する。
当然のことながら、Ｎ＾が小さい場合には、接合容量は
小さいが、低い順方向電圧で電子の注入が顕著になり、
低い電圧から拡散容量が急激に大きくなる。Ｎ＾が大き
い場合には、低電圧状態における接合容量は大きいが、
拡散容量が効果を持ち始める順方向電圧は大きくなる。
いずれにしても、拡散容量が大きくなってＣｃｓがＣｏ
ｘにくらべて大きくなった状態のところで、チャネルｐ
領域の電位は落ち着くのである。ソース領域から注入さ
れた電子は、ｐチャネル領域をバイポーラトランジスタ
のベース領域のように、拡散あるいは不純物密度勾配が
ソースからドレイン偏に向って設けられていれば、ドリ
フトによってドレイン領域に向って流れるのである。こ
の動作は、浮遊状態になされたバイポーラトランジスタ
のベース領域を容量結合により電位制御して、電流を制
御するのと同じである。ゲート電圧を印加した直後には
、非常に大きな電流が流れて、大きな駆動能力を持つこ
とになる。
しかし、この動作には２つの欠点が存在する。
その１つは、チャネル・ソース間が順方向にバイアスさ
れるため、ｎ＋ソース領域から電子が注入されると同時
に、わずかではあるがｐチャネル領域からｎ＋ソース領
域に向ってホールが注入される。すなわち、動作するた
びにｐチャネル領域からホールが流出して、浮遊状態に
なされたｐチャネル領域が負に帯電するようになる。ｐ
チャネルに注入された電子が、ｐ領域間でホールと再結
合する過程もこの傾向を促進する。動作が不安定になる
。浮遊状態になされたｐチャネル領域の周辺にはｎ十領
域しか存在しないから、不足したホールはこのままでは
補充されない。この欠点を克服するには、第８図に示す
ように、ｐチャネル領域とソース領域の間に適当な値を
持つ抵抗５５ＲｃｓをＰａ続することである。Ｐチャネ
ル領域からホールが流出して負に帯電した場合には、こ
の抵抗Ｒｃｓを通してその帯電量を放電してやるわけで
ある。ただし、この抵抗は、ゲートに急峻な電圧が加わ
った時にはほとんど意味を持たないような値に設定する
。すなわち、ゲートにくり返し印加されるパルス電圧が
、第９図に示されるように、周期で、立上り時間で７と
すると。
Ｒｃｓ＊Ｃｃｓ＞τ　（３） となるようにする。さらに、次のパルス電圧が印加され
るまでの間に、チャネルの負電圧が概略放電してしまう
ためには、 Ｒｃｓ＊　Ｃｃｓ＞ｃ　（ＩＱ） でなければならない。条件（９）、（１０）を満足する
ように、Ｒｃｓをチャネルとソースの間にポリシリコン
抵抗などを挿入することにより再現できる。こうするこ
とにより、チャネルからホールが流出することによる帯
電の不安定は抑えられる。こうした状態になされたチャ
ネル領域を実質的に浮遊状態になされていると表現する
。
一方、もう１つの欠点であるが、これまで説明してきた
本発明のＭＯ，Ｓ）ランジスタは、零ゲート電圧状態で
電流が流れないノーマリオフ特性を、従来のスケーリン
グ則で行なわれたと同じように、ソース領域とドレイン
領域の間に反対導電型の中性領域を存在させることによ
って達成している。したがって、実効チャネル長が短く
なるにつれて、チャネル領域の不純物密度は高くしなけ
ればならない。したがって、定常状態で流せる電流は、
やはりゲート絶縁膜直下の細いチャネルに沿った電流と
いうことになる。きらに、式（５）で与えられる瞬時的
なチャネルの電圧Ｖｃが、チャネルの不純物密度が高く
なってＣｃｓが相対的に大きくなると、それにつれて小
さくなるという欠点を有する。ゲートから見込んだキャ
パシタンスも、チャネルの不純物密度が高くなると次第
に大きくなる。第９図に示すような立上り時間τ７゜の
パルス電圧で駆動した時に、キャパシティブに流れる電
流ｉＣは近似的に となり、Ｃｃｓの増加とともに大きくなる。すなわち、
ＭＯＳトランジスタを駆動するために大きな電流が必要
になるのである。小さい電流で高速に駆動できるトラン
ジスタはど、優れたトランジスタになるのである。
上記の２つの欠点を同時に克服するには、第５図の本発
明のＳＯＩＭＯ３）ランジスタにおいてチャネル領域３
３を不純物がほとんど存在しない高抵抗領域で構成すれ
ばよい。チャネル領域の不純物密度Ｎ（ｃｍ−’）は、
不純物の平均距離Ｎ４が、たとえばチャネル領域の深さ
Ｄにくらべて十分長いというように選べばよい。
Ｎ　＜　Ｄ　−’　（１２） すなわち、Ｄが、ｉ　ｐ、ｒｓ　、　０．３　ｇ・鵡、
　０．Ｉ　ＩＬｔａなら、ＮはそれぞれｌＸｌ０”　ｃ
ｍ−ゴ、３．７　ＸＩＯ”ｃｍ−’、　ｌＸｌ０１５ｃ
ｒｓづより小さいというようにである。このように選択
すると、チャネル領域には実質的には不純物が存在しな
くなる。
ノーマリオフ特性は、ゲート材料のソース領域に対する
拡散電位を高くすることにより達成される。チャネル領
域３３が、絶縁層３２に接触する界面に沿う電流が問題
となる場合には、基板３１に所定の負電位を与えて、界
面の電位がソースに対して高くなるようにすればよい。
チャネル領域３３が、高抵抗領域で形成されているため
、ゲートから見込んだキャパシタンスがきわめて小さく
、かつ前述したようなホール流出による負の帯電といっ
た問題はまったく現われない。すなわち、小さな電流で
十分高速の駆動が行なえ、しかもゲートに加わった電圧
がきわめて有効にチャネルに加わるから、チャネルの電
位がソース領域からの電子の注入を十分起すように低下
し、大きな電流を流すことができる。きわめて駆動能力
の大きい高速のＭＯＳトランジスタになるわけである。
チャネルを高抵抗領域で形成する場合には、絶縁層３２
との界面のリーク電流を抑えなければならないから、ま
ず界面部分からシリコンが優れた結晶性を有するもので
なければならないことはもちろんである。同時に基板側
からある程度の界面電位制御を行なうために、絶縁層３
２は、あまり厚くはしないようにする。たとえば、０．
２〜０．３ルｍといった値にする。
高抵抗チャネル領域を持つ本発明のＳＯＩＭＯＳトラン
ジスタを、ＣＭＯ３構成にした例を第１０図に示す。基
板３１をｐ型にして、電極６１を設けている。使われて
いる番号が第５図と同じものは、第５図と同じｎチャネ
ルＳＯＩＭＯＳトランジスタの各領域を示す。５３は高
抵抗チャネル領域、５４はｐ＋　ドレイン領域、５５は
ｐ＋ソース領域、５７はＡｌ　、　ＡｌＳｉ　、　Ａｌ
Ｃｕ等のソース電極、５８はゲート絶縁膜、５９はｎ＋
ポリシリコン領域、６０はＭｏＳ＋４　、　ＷＳｉ　２
　あるいはＮｏ、Ｗ等の高融点金属、６１は絶縁層３２
を介してｐチャネルトランジスタの下のｐ基板３１中に
設けられたｎ＋埋込み領域である。ｎ＋領域６１は所定
の電位が与えられるように表面側の所定の個所に電極が
取られている（図示されていない）。電極３７は、隣接
して設けられたｎ＋　ドレイン領域３５とｐ４′　ドレ
イン領域に直接またがるように設けられている。製造プ
ロセスを考慮すると、領域３５と５４が隣接する部分に
フィールド酸化膜が存在する場合も当然存在する。
この例では、ゲート絶縁膜に直接接触するゲート電極材
料は、ソース領域との拡散電位を大きくするためにｎチ
ャネル側はｐ＋ポリシリコン、ｎチャネル側はｎ＋ポリ
シリコンとした。ノーマリオフ特性を十分に実現するた
めには、この方が望ましいが、後にも説明するように、
チャネル深さＤに対してＬ　ｅｆ　ｆをある程度長く取
る構造にすれば、たとえばＬｅｆｆ／Ｄ＞２というよう
にすれば、こうした２層構造でなく−〔、ＭｏＳｉ２．
　ＷＳｉ　２あるいはＮｏ、Ｗといったシリサイド、金
属の１層構造でも十分ノーマリオフ特性は実現される。
プロセス的にははるかに簡単になる。
第１０図に示される本発明の０ＭＯ３は、ゲート入力容
量がきわめて小さい上に、瞬時的には非常に大きな電流
を流せるために、駆動能力が大きくてかつ高速で動作し
、しかも消費電力も小さいという特長を備えている。
シリコン層と絶縁層の界面（以後パックサーフェスと呼
ぶ）のリーク電流を構造的に抑止する例を第１１図に示
す。
第５図の実施例で、あらたにｐ＋領域６２が絶縁層３２
とｎ＋ソース領域３４に直接接触して設けられている。
このように、パックサーフェスの一部に高濃度領域が設
けられれば、リーク電流は相当程度低く抑えることがで
きる。ｐ＋領域６２は、ｎ＋ソース領域に直接接触する
ようになされており、両者間に電位差が生じればトンネ
ル電流で電位差が消滅するよう、領域６２の濃度は１ｘ
１０”　Ｃｍ−’以上に設定される。したがって、ｐ＋
領領域らホールが流出して負に帯電するようなことがあ
っても、トンネル電流が流れてただちに打消されてしま
う、ｐ＋領域６２は実質的に、ソース領域と同電位に保
たれているから、ソースから電子が注入される面積は実
効的に減少する。
パックサーフよス側のリーク電流も抑え、かつキャリア
の流れる実効面積を大きくできる実施例を第１２図及び
第１３図に示す。第１２図は、ソース・ドレイン方向に
沿う断面図であり、第１３図はチャネルを横断する方向
の断面図である。
ｎチャネルＭｏｓトランジスタの例について各領域を説
明する。７１はシリコン基板、７２は絶縁層、７３は絶
縁層、７４はゲート電極（ＩＩ　）、７５はゲート絶縁
膜（ＩＩ）、７６は高抵抗チャネル領域、７７はｎ＋ソ
ース領域、７８はｎ＋　ドレイン領域、７９はゲート絶
縁膜ＣＩ）、８０はソース電極、８１はドレイン電極、
８２はゲート電極（Ｉ）、８３はＰＳＧ膜、８４はＰＳ
Ｇ膜あるいは５ｉ３Ｎ４ｔｌ！である。高抵抗チャネル
領域の上下にゲート電極（Ｉ）及び（ＩＩ　）が設けら
れた構造になっている。上下のゲート電極７４と８２は
、第１３図に示されるように接続されている。
第１３図の例では、チャネルの両側で上下の電極は接続
されているが、必ずしも両側とも接続されている必要は
ない。右側のゲート電圧が印加される側だけで接続して
いてもよい。ゲート電極７４は、ｐ　＋ポリシリコン、
あるいはポロンドープのシリコンリッチモリブデンシリ
サイドあるいはタングステンシリサイドなどで構成する
。シリコンリッチシリサイドであれば、はとんどシリコ
ンと同様の酸化が行えるからである。°８２は、ｐ＋ポ
リシリコン又はその上にＭｏＳｉ２　、ＷＳｉ２　、　
ＴｉＳｉ２　。
ＴａＳ　１２等のシリサイドあるいはＭｏ、Ｗ等の高融
点金属を重ねたものである。あるｌ、Ｎは、Ｍｏ５ｉｔ
　＋ＷＳｉ２　などのシリサイド、Ｍｏ、Ｗ等の高融点
金属でもよい。７２．７３は同一の絶縁物でもよいし異
なっていてもよい。ゲート電極７４を設ける部分を、エ
ツチングで設ける場合などは、７２と７３がたとえば、
Ｓ　＋０２　とＳｉｎ　Ｎ４といったように異なってい
た方が、選枳エツチングにより絶縁層７３だけエツチン
グして、７２の表面でほとんどぴたりとエツチングを止
めることができて具合がよい。たとえば、ＧＨ，Ｆ、や
ＧＨ，Ｆガスを用ｌ／Ｘたりアクティブイオンエツチン
グによれｉｆ、Ｓｉｌ　Ｎ４とＳ１０．のエツチングレ
ートの選択比は２０以上になり、その選択性はきわめて
よい。
次に、構造設計について述べる。高抵抗領域をチャネル
とする本発明のＮＯ３）ランジスタを、ゲート幅がチャ
ネルの深さにくらべて広いものとして、第１４図のよう
に２次元問題として模式的にモデル化する。ソースΦド
レイン間隔をＬｅｆｆとし、チャネル領域深さをＤとす
る。左側のｎ　＋。
領域をソース領域、右側のｎ＋領領域ドレイン領域とす
る。上下に薄い絶縁膜を介して、ｐ＋ゲートが設けられ
ているものとする。チャネル領域の左下ずみを座櫟原点
とし、ゲート絶縁膜が十分薄いとすれば、チャネルの電
位分布をめるための境界条件は、ゲートとソースが同電
位に保たれている状態で、 となる、Ｖｄはドレイン電圧、Ｖｂｉはソース・ゲート
間拡散電位であり、 ＫＴＮ、コ’＝−（１４） Ｖｂｉ　＝　−Ｉｎ　ｎ、２ である。簡単のためにソース、ドレイン濃度は等しいと
している。もし、ソース、ドレイン領域の濃度に差があ
れば。
ＫＴ　Ｎ。
φ（Ｌｅｆｔ　、　ｙ）　＝　Ｖｄ　−−１ｎ一層一（
＋５）を境界条件とすればよい、Ｎ、、Ｎ、、ＮＯはそ
れぞれ、ソース領域、ゲート領域、ドレイン領域の濃度
である。同じく簡単のために、上下のＰ＋ゲート領域の
濃度は等しいとしている。境界条件（１３）のもとに、
ラプラスの式 ％式％（１８） ） ） ） ）］ ） ） ）］ ） ） （１） となる。ただし、Ｌｎ＝Ｌｅｆｆ　／Ｄ、Ｘｎ＝ｘ／Ｌ
ｅａｆ　、ｙｎ　＝　”ｌ／Ｄ　テある。
ゲート印加電圧がＯｖのときに、チャネル中に現われる
電位障壁φ、と、その時のＬｎの値をめてみる。ただし
、Ｎ、　＝Ｎ、、　＝’ＮＤ＝　ｌＸ１０”ｃｍ−ｆｆ
（Ｖｂｉ＝　１．１８Ｖ　：室温）　、、　’ｔ／ｄ　
＝１．ＯＶ（７）条件に対してめることにする。直線目
盛にプロットした場合が第１５図であり、対数目盛にプ
ロットした例が第１６図である。近似的に次式が得られ
る。
Ｌ　ｎ　’、０．８７１！ＸＰ　φ、　（＋ｌ１ｌ）ダ
イナミックメモリ゛に用いた場合にも、十分な保持時間
を得ることのできるφ、　、、、ｏ、ｅ　ｖを得るには
、 Ｌ　ｎ　’＝　１．２２　（１’（） となる、すなわち、実効チャネル長Ｌｅｆｔは、チャネ
ル深さＤの１．２２倍は必要ということになる。
邑然のことながら、オフ状態で所望の電位障壁φ８を得
るための実効チャネル長は、Ｖｄが大きくなるほど、ま
たＶｂｉが小さくなるほどゲート絶縁膜が厚くなるほど
長くしなければならない。その様子は、式（１７）から
すべて導くことができる。Ｖｄが１ｖのときの、オフ状
態の電位障壁と実効チャネル長が、第１５図、第１６図
のようにめられたから、たとえばオフ状態のφ８を０．
８Ｖとすれば、Ｌｅｆｆは略々１．２Ｄということにな
る。Ｄが、０．０５川層　、０．１　終腫　、　０．２
１Ｌ１１　、０．３ｇ＋ｉ　ということであれば、Ｌｅ
ｆｆは０．Ｏｆｌ　ＪＬｔａ　。
０．１２ｇ＋ｍ　、　０．２４ｇｍ　、　０．３ＢＩＬ
ｍ　、ということになり、きわめて短チャネルまでの微
細化が行える。
特願昭５７−１１３７０９　ｒ半導体集積回路」やＪ、
Ｎ１５ｈｉｚａｙａ　、Ｔ、Ｏｈｍｉ　、Ｈ，Ｌ、Ｃｈ
ｅｎ　、”Ａ　１１ｍ１−ｔａｔｉｏｎ　ｏｆ　ｃｈａ
ｎｎｅｌ　ｌｅｎｇｔｈ　ｉｎ　ｄｙｎａｍｉｃ　ｍｅ
＋５ｏ−ｒｉｅｓ”　、ＩＥＥＥ　Ｔｒａｎｓ、Ｅｌｅ
ｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、Ｖｏｌ、ＥＤ−２７，ｐ
ｐ、１８４０−ＩＥ１４８．　（１９８０年８月号）で
詳述したように、高抵抗チャネル領域で形成される本発
明のＭＯＳトランジスタは、従来型ＭＯＳＦＥＴと異な
り、ドレイン電圧の影響がチャネル領域内部にまで深く
及ぶ。そのことのために、従来ＭＯ３ＦＥＴにはない２
つの顕著な特長が現われる。１つは、ドレイン電圧の影
響が広い範囲に及ぶわけであるから、同一ドレイン電圧
に対して、チャンネル内部に現われる電界強度が、従来
ＭＯ３ＦＥＴにくらべて十分低くなるということである
。その結果として、ドレイン耐圧が大きくなる。一方、
ホットエレクトロン効果が減少してホットエレクトロン
のゲート絶縁層への注入によるしきい値変動の問題が激
減する。もう１点は、ドレイン電圧の影響がチャネル内
部に深く及ぶため、ソースから注入されたキャリアはゲ
ート絶縁膜直下の細い通路（第２図参照）だけを流れる
のではなく、チャネル領域内部に広く分布して流れると
いうことである。このことは、キャリアが表面散乱を受
けずバルク伝導として流れるため、キャリアの走行速度
が速くなり、電流値を大きくし、変換コンダクタンスを
大きくするという利点になる。一方、ソースから注入さ
れたキャリアの空間電荷の効果がゲート電極との間だけ
で打消されず、ドレイン電極との間にも効果を持つよう
になる。すなわち、ソースから注入されたキャリアのう
ちの一部の空間電荷抵抗が、ソース・ドレイン間に入っ
てくるようになる。しかし、空間電荷抵抗は、略々チャ
ネル長の２乗に比例しているから、前述したような０．
０５ｐ＋＊　−０，５ｇ履といった短チャネルの領域で
は大きな効果を持たない。
チャネル長が短くなる程、電流が流れ易くなる効果は顕
著になる。
ここで、デバイスの微細化限界について簡単に触れてお
く。詳細は、大見忠弘“超高濃度半導体および超高純度
半導体−Ｉｎｔｒｏｄｕｃｕｔｒｙ　Ｔａ１ｋ”、応用
電子物性分科会研究報告、Ｎｏ、　３９９−１　（昭和
５８年７月１９日）に述べられている。まず、ソース領
域は、デバイス高性能化のためには、キャリア密度が高
い程望ましい。大量のキャリアがソース領域から供給さ
れなければ、大きな電流は流せないからであるつすなわ
ち、電気的に活性な不純物原子が高濃度に添加されてい
るほど望ましい、ソース領域のキャリア密度が低いと、
キャリア供給律速型の動作になってしまう。
ＧａＡｓのように、有効質量の小さい（状態密度の小さ
い）伝導帯がブリユアン領域の中心に１つ存在している
ような場合には、たとえ不純物原子を大量に添加しても
、室温の熱エネルギーでは、不純物準位から電子を励起
することができなくなってしまう、ｎ”ＧａＡｓの最大
電子濃度は５ｘ１０”ｃｍ−’程度である。電気的に活
性な不純物原子の平均間隔は、約６０Ａ程度ということ
になる。
一方、Ｓｉでは比較的電子の有効質量が大きく（状態密
度が高い）、シかもブリユアン領域に３つのマａｌｌｅ
ｙを有していることから、また高濃度になった時（７）
ｂａｎｄ　ｇａｐ　ｎａｒｒｏｗｉｎｇノ効果も手伝っ
て、　５Ｘ　１０”　ｃｍ−’程度の電子密度を有する
ｎ１領域が実現される。電気的に活性な不純物原子の平
均距離は、１２．８Ａということになる。ｎ＋ｉ　（ｉ
は高抵抗領域を意味する）接合の界面の平担さは、Ｓｉ
の方がＧａＡｓにくらべてはるかに優れていることにな
る。１次元方向に眺めた時に何個かの不純物原子が存在
しなければｎ＋とは言えないわけであるから、ｎ＋領領
域微細化も、Ｓｉの方がＧａＡｇにくらべて、はるかに
行い易く、少なくとも５倍程度の差が存在する。一方、
チャネル長の微細化限界は、電子を記述する波束（ｗａ
ｖｅ　ｐａｃｋｅｔ　）の大きさから決定される。ソー
ス領域から電子が注入されて、ドレインまで走行すると
いうように、半導体デバイスは粒子像（ｐａｒｔｉｃｌ
ｅ　ｐｉｃｔｕｒｅ）が成立する範囲でしか動作しない
。チャネル長は少なくとも、波束の大きさの何倍かは必
、要である。温度Ｔ、電子の有効質量ｍｅ　とした時の
波束の大きさの最小値Δｘ１，１は、 で与えられる。やはり、ｍ８　が小さくなるとΔＸ　、
、、、は大きくなる。ＧａＡｓとＳｉの室温におけるΔ
ｘ、、、、、は、それぞれ７０Ａ、３０人である。Ｓｉ
ミノが、ＧａＡｓより短チヤネル化できるわけである。
第１２図、１３図に示される本発明のＭＯＳトランジス
タは、ゲート絶縁膜がたとえ１００Ａ以下のきわめて薄
いものになっても、入力容量がきわめて小さいため、小
さな電流で速い立上りの駆動が行なえ、しかもゲートに
加わる電圧の立上りが速い程、チャネルの電圧がソース
領域に対して瞬時的に低くなり、大量の電子の注入が行
なえ。
大きな電流が流せる。その様子を第１７図に示す。第１
７図（ａ）はゲートに印加する電圧波形であり、第１８
図（ｂ）はドレイン電圧をＶ−０一定に保った時のドレ
イン電流波形である。Ｖｔｈはしき値電圧である。ｉ　
ａｏは、ゲート電圧がＶｇ、ドレイン電圧がＶ４゜の時
、本発明のＭＯＳトランジスタを定常的に流れる電流で
ある。ゲート電圧の立上りが、■、■というように速く
なると、第１７図（ｂ）に示すように定常電流！−０に
達するまでの過渡的に流れる瞬時電流が■、■というよ
うに大きくなる。第１７図（ｂ）で、キャパシティブ電
流は差引いてあって、コンダクティブに流れる電流だけ
が描かれている。ゲート電圧の立上りが速い程、瞬時的
に流れる電流は大きくなる。すなわち、駆動能力が大き
くなって、高速動作が行える。
本発明のＭＯＳトランジスタの動作をさらに詳しく説明
するために、第１８図に示すインバータ回路について考
える。Ｑｌ、Ｑｚは本発明のＭＯＳトランジスタ、ＱＱ
ｔ　、　Ｑ１１２は負荷用ディプレッションモードＭＯ
３ＦＥＴである。点線で描かれたキャパシタンスＣは、
１段目のインバータから見込んだ２段目のインバータの
入力容量である（Ｑ、のゲート入力容量、配線容量等す
べて含んでいる）。ＶＯＯは電源電圧である。１段目の
イン、バークの入力ＡがローレベルＶしてあれば、Ｑ□
はオフ状態であり、Ｎ１の電位はハイレベル■Ｈ（＝ｖ
ｏｏ）である。したがって、キャパシター〇はｖＨに充
電されている。入力Ａが、ハイレベルに変化すると、Ｑ
ｌはオン状態に変わ″る。この時、ローレベルからハイ
レベルへの変化が速いと、Ｑｚには、第１７図のように
瞬時的に大きな電流が流れるため、キャパシターＣに充
電されていた電荷（”ＣＶＨ）はきわめて速＜Ｑｔを通
って放電されるため、Ｑｚのゲートはハイレベルからロ
ーレベルにきわめて速く変化し、Ｑｚはオンからオフ状
態へきわめて高速に変化する。このように、第１７図で
述べたように過渡的に大きな電流が流せる本発明のＭＯ
Ｓ）ランジスタは、高速動作に適している。第１８図に
示されるようなＥ／Ｄ構成インバータでは、通常負荷ト
ランジスタの抵抗ＲＬをオン状態にある駆動用トランジ
スタの抵抗値にくらべて略々１桁大きく設計する。した
がって、入力Ａがハイレベルからローレベルに変わった
時、Ｑｌはただちにオフ状態になるが、次段のインバー
タの入力容量Ｃは、負荷トランジスタＱ１を通じて、ロ
ーレベルからハイレベルに充電されるため、その時定数
はＲＬＣとなり、負荷トランジスタの抵抗と入力容量か
ら決まる時定数でその動作速度は決まってしまう。オフ
からオンへ、オンからオフへいずれの過程においても。
本発明のＭＯＳトランジスタの瞬時大電流が効果を持つ
ようにするには０ＭＯ３構成がすぐれている。第１９図
にその回路構成を示す。Ｑｘ、Ｑｓは本発明のｎチャネ
ルＭＯＳ）ランジスタ、Ｑ、、Ｑ、は本発明のＰチャネ
ルＭＯ３）ランジスタである。Ｃｃは、２段目のＣＭＯ
Ｓイン八−夕回路の配線をも含めたゲート入力容量であ
る。
ＡがローレベルＶＬ　（′−，Ｏ）にあるときは、Ｑｌ
、Ｑ６はオフ状態、Ｑ４．Ｑｓはオン状態にある。Ｎ３
はハイレベレルＶＨ（＝ＶＤＤ）　、　Ｎ４は口・−レ
ベルＶＬ　（＝Ｏ）である。キャパシターＣｃはハイレ
ベルに充電されている（その時の蓄積電荷量：　Ｃｃ　
ＶＨ）。Ａがローレベルからハイレベルに変わると、Ｑ
ｓはオフし、Ｑ３がオンする６人力Ａの電圧変化が速け
れば、Ｑ３には瞬時大電流が流れるから１次段のゲート
入力容量Ｃｃに蓄積されていた電荷Ｃｃ　ＶＨは、Ｑｘ
を通してきわめて速く放電し、次段のゲートはただちに
ローレベルに変化する。すなわち、Ｑ４はオフし、Ｑ６
はオン状態に変わる。次に、入力Ａがハイレベルからロ
ーレベルに変わると、Ｑ３はただちにオフし、Ｑ、はオ
ンするが、Ｑ５にも瞬時大電流が流れるから、次段のゲ
ート人力Ｃｃはローレベルからハイレベルにただちに充
電される。このように、高抵抗チャネル領域を有するＳ
ＯＩＭＯＳトランジスタ、すなわち本発明のＭＯＳ）ラ
ンジスタで構成されたＣＭＯＳインバータは、オフから
オンへ、オンからオフへのいずれの過程においても瞬時
大電流が効果を発揮してきわめて速いスイッチングが行
える。しかも、瞬時大電流は、スイッチングが速くなる
ほど大きくなるから、高速動作になるほど、その効果は
顕著になる。
第２０図に、本発明のＭＯＳトランジスタを、０ＭＯ３
に構成した場合の断面構造の１例で示す。番号８４まで
は、第１２図、第１３図と同じものである。８５〜９３
までが、０ＭＯ３を構成する本発明のｐチャネルＭＯＳ
トランジスタの各領域に付けられた番号である。８５は
ゲート電極（ｍ）、８６はゲート絶縁膜（ＩＩＩ）、８
７は高抵抗チャネル領域、８８はＰ＋ドレイン領域、８
９はｐ＋ソース領域、９０はゲート絶縁１１１　（ＩＴ
）　。
９１はＰチャネルＭＯＳトランジスタのソース電極、９
２はゲート電極（ＩＶ）である。ゲート電極（ｍ）、（
ＩＶ）は、ｎ＋ポリシリコン、ｎ＋ポリシリコンとＭｏ
Ｓｉ２　、　ＷＳｉ２　、　ＴａＳｉ、、　ＴｉＳｉ２
等のシリサイドあるいはＮｏ、Ｗ等の高融点金属の多層
構造より形成される。場合によっては、シリサイド、高
融点金属でもよい。いずれにしても、ｐ＋ソース領域に
対して高い拡散電位を示し、オフ状態の時、高抵抗チャ
ネル領域中に所望の電位障壁が生じる材料であればよい
。電極８１は、゛ｎチャネルトランジスタとｐチャネル
トランジスタのドレインの領域に接触している。
第１２図、第１３図あるいは第２０図のように、高抵抗
チャネル領域の上下にゲート電極を有するトランジスタ
の場合には、絶縁層７２は比較的厚くされる。たとえば
、０．５〜２ｐ、ｒｍ程度といったようにである。ゲー
ト入力容量をできるだけ小さくするためである。ゲート
絶縁膜７５゜７９．８６．９０は、チャネル長やチャネ
ル領域厚さにもよるが、５０Ａ程度から５００Ａ程度で
ある。Ｌ　ｅｆｆやＤが小さくなれば当然ゲート絶縁膜
の厚さは薄くすることになる。ここで、本発明のＭＯＳ
トランジスタを高抵抗浮遊チャネルＭＯＳトランジスタ
（）Ｉｉｇｈ　Ｒｅ５ｉｓｔｉｖｉｔｙ　Ｆｌｏａｔｉ
ｎｇＣｈａｎｎｅｌ　ＭＯＳ　Ｔｒａｎｓｉｓｔｏｒ）
と呼んでおく。
本発明のＭＯＳトランジスタにより、各種の論理回路及
び各種のメモリ回路が構成できることはいうまでもない
。第２１図に、ＩＥ／Ｄ構成２人力のＮＯＲ回路及びＮ
ＡＮＤ回路を示す。第２２図には、０ＭＯ３構成の２人
力（７）ＮＯＲ回路、ＮＡＮＤ回路を示す。その他、７
リヤプフ゛ロップ回路、ダイナミックＲＡＭ、スタティ
ックＲＡＭ等すべての半導体集積回路を構成できる。
シリコン基板上に設けられた絶縁層上に浮遊チャネルを
有するＭＯＳトランジスタを形成する製法は、絶縁層を
ＳｉＯ２にして、その上にＳｉＨ４、’Ｓｉ２　Ｈ６等
を原料ガスとするＣＶＤによりポリシリコンを堆積し、
レーザアニール、電子線アニールにより単結晶化あるい
は非常に結晶粒の大きな多結晶（結請粒の大きさは、ト
ランジスタ１個の大きさにくらべて十分大）にトランジ
スタを形成していけばよい。レーザアニール等のかわり
に、Ｓｉ０２上のポリシリコンにＳｉｎ　Ｎ４　。
Ｓｉ０２等の絶縁膜を被覆しておいて、カーボンヒータ
などによるヒータアニールによっても５ｉ０２上の単結
晶化は行える。アニールを開始する所を単結晶にしてお
くと、アニールによる単結晶化はさら′に顕著である。
ブリッジンングエピタキシーと呼ばれる技術である。ブ
リッジンングエビタキシーの時には、始めに５ｉＯｚ上
に設けられるシリコン薄層は、多結晶体であるよりは非
晶質体であることの方がより適している。６００℃態度
の温度のヒータアニールで優れた単結晶が得られる。
この非晶質シリコン薄層を低温ＣＶＤ　（たとえば５０
０〜５５０℃程度）で堆積しておいて、低温ブリッジン
グエピタキシーで、トランジスタを形成する部分の単結
晶層を得る方法は、第１２図あるいは第２０図のように
、チャネルの上下にゲートを設ける構造には特に適して
いる。その１例を第２３図に示す。基板７１にｎ＋基板
を用いた場合につき説明する。ゲート電極７４を埋込ん
だ絶縁層７３まで作った後、第２３図（ａ）に示すよう
に、ゲート電極７４の左側の絶縁層７３　、７４を所定
の大きさでリアクティブイオンエツチングによりエツチ
ングする。表面清浄後、まず薄くアモルファスシリコン
をＣＶＤにより堆積する。切り込んだ絶縁層側壁部に堆
積したアモルファスシリコンを６００℃程度のアニール
の固相成長で結晶化する。その後、Ｈ２＋５ｉＨ２ＣＩ
、　＋　ＭＣＩガス系を用いた温度８００〜９００℃程
度の減圧選択エピタキシャル成長で、穴の部分にだけ単
結晶シリコン　９３を成長させる（第２３図（ｂ））。
単結晶領域９３の成長時には、ＡｓＨｌやＰＨ，のドー
パントガスを同時に流し、９３はｎゝ領領域する。　Ｓ
ｉＨ４、Ｓｉｔ　Ｈｓ等を原料ガスとする低１ｉｃＶＤ
により、アモルファスシリコン層９４を所定の厚さに堆
積する。その後、６００℃前後の温度でのアニールによ
り、単結晶領域９３を種にして、アモルファス層９４を
単結晶化する。その後この単結晶Ｓｉ層に本発明のＭＯ
Ｓトランジスタをたとえば第１２図のように形成する。
ｎ＋ソース領域　７７が、ｎ＋領域９３の上に位置する
ようにすれば、ｎ＋ソース領域の電位は、ｎ＋基板７１
から与えることができるようになって、ソース配線用電
極８０が不必要となり、特に複雑なランダムロジックを
レイアウトするような時には、配線が簡単になり大変具
合がよい。
絶縁層は、５ｉ０２　、　Ｓｉ３　Ｎ４だけでなく、エ
ピタキシャル成長の行えるマグネシアスピネル、ＣａＦ
２等でもよい。
本発明のＭＯＳトランジスタが、ここで述べた実施例に
限らないことはもちろんである。導電型をまったく反対
にしたものでもよいことはいうまでもない、半導体もＳ
ｉに限らない、要するに、ソース領域、ドレイン領域と
隣接する以外のチャネル領域がほとんど絶縁層によって
覆われ、ナヤネル領域が実質的に浮遊状態にあるように
なされた構造であればよい。基板は、サファイアやスピ
ネルでもよい。特に、チャネル領域が高抵抗領域によい
形成されている場合には、ゲート入力容量がきわめた小
さく、わずかな電流で高速度にゲート電圧を制御するこ
とができ、しかもオフからオン状態になる時に瞬時大電
流が流れるため、高速動作に特に適している６瞬時大電
流は高速動作になる程大きくなるため、その高速性を一
層顕著にスル。本発明のＭＯＳトランジスタが相補型形
式（ＣＭＯ３形式）に構成された場合には、オフからオ
ン、オンからオフへのいずれのスイッチング過程におい
ても、瞬時大電流の効果が顕著になり、消費電力が少な
く、きわめて高速の動作が実現され、将来のＶＬＳＩの
分野にきわめて有効である。
【図面の簡単な説明】
第１図はＭＯ３ＳＩＴの断扁構造図である。第２図はゲ
ート絶縁膜下のキャリア密度分布を示すグラフである。 第３図はＭＯＳダイオード半導体用電位分布を示すグラ
フである。第４図は高抵抗キャリアエピＭＯＳトランジ
スタの動作を説明するための図である。第５図は本発明
の実施例の断面構造図である。第６図は本発明のトラン
ジスタの動作を説明するための回路図である。第７図は
チャネルソース間容量のチャネル−ソース間順方向バイ
アス依存性を示すグラフである。第８図は本発明のトラ
ンジスタの動作を説明するための回路図である。第９図
はゲート印加電圧波形図である。第１０図、第１１図、
第１２図及び第１３図は本発明の実施例の断面図である
。第１４図は本発明のＭＯＳ）ランジスタを設計するた
めのモデル図である。第１５図及び第１６図は電位障壁
とチャネル長の関係を示すグラフである。第１７図は本
発明のＭＯＳトランジスタの動作説明図である。第１８
図は本発明のＭＯＳ）ランジスタを用いたインバータ回
路図である。第１９図は本発明のＭＯＳ）ランジスタを
用いたＣＭＯＳインバータ回路図である。第２０図は本
発明のＭＯＳトランジスタを用いた０ＭＯ３の断面図で
ある。第２１図は本発明のＭＯＳ）ランジスタを用いた
Ｅ／Ｄ構成論理回路図である。第２２図は本発明のＭＯ
Ｓトランジスタを用いたＣＭＯＳ論理回路図である。第
２３図は本発明のトランジスタの製造工程説明図である
。 第４図（０） 第４図（ｂ） ＩＮ５図 ２ ；　３１　２ 第７図 →Ｖｃｓ　（Ｖ） 第８図　７ 叶 ニ 第９図 第１０図 ６ 浩 ２ １ 第１６因 ＥＸＰも 第１８図 Ｖｏ。 第１９図 第２０図 ７ま た　７１　た 第２１図 第２１図 第２２図 （ｂ） 手続補正書 ｌ　事件の表示 特願昭５８−１５４０６９号 ２　発明の名称　半導体集積回路 ３　補正をする者 事件との関係　特許出願人 住所　宮城県仙台市米ケ袋２−１−１７−３０１氏名　
大　見　忠　弘 ４　代理人 住所　東京都渋谷区代々木１−５４−６明細書の全文 ６　補正の内容 明細書 ｌ　発明の名称 半導体集積回路 ２、特許請求の範囲 １　同導電型高濃度領域よりなるソース領域及びドレイ
ン領域の間」≦チ」、ネ」イ領域を備え、前記ソース領
域及び前記ドレイン領域と隣接する以外の前記チャネル
　の　はとんどが絶縁層によって覆われており、前記チ
ャネルを覆う絶縁層の少なくとも一部が薄くなされてお
り、前記薄くなされた絶縁層に　して　によりゲー ト電極を形成し、１　チ　ネル　に １灸凰豆↓泣絶縁ゲート型トラ′ンジスタを駆動用トラ
ンジスタとして備えたことを特徴とする半導体集積回路
。 に　チ　ネル　で〜 い　パックサーフェスに　して−けた 路よ ｌ　同導電型高濃度領域よりなるソース領域及びドレイ
ン領域の間」ζチ」１ネノど領域を備え、前記ソース領
域及び前記ドレイン領域と隣接する以外の前記チャネル
　の　のほとんどが絶縁層によって覆われており、前記
チャネルを覆う絶縁層の少なくとも一部が薄くなされて
おり、前記薄くなされた絶縁層に１１旦工１１Ｍ材料に
よりゲート電極を形成し、１゛　チ　ネル　を　に１灸
凰豆工直１±５導電型が異なる２つの絶縁ゲート型トラ
ンジスタのドレイン電極上り及びゲート電極匹沼を互い
に直結し、前記りと５直結されたゲート電極を入力端子
となし、前記１公５直結されたドレイン電極を出力端子
となす相補型構成の絶縁ゲート型トランジスタを備えた
ことを特徴とする半導体集積回路。 ３、発明の詳細な説明 本発明は、極限までの短チヤネル化が行え、高密度の集
積化が可能であり、特に駆動能力が高くて高速性に優れ
た絶縁ゲート型トランジスタを用いた半導体集積回路に
関する。 絶縁ゲート型電界効果トランジスタ（以後ＭＯ５ＦＥＴ
と称す）の短チヤネル化、高密度化が精力的に追求され
、高性能化が図られている。 ＭＯＳＦＥＴの短チヤネル化は、通常スケーリング理論
に基づいて設計される。昭和５７年６月２９日伺出願の
特願昭５７−１１３７０９　ｒ半導体集積回路」で詳述
したように、スケーリング理論に基づく短チヤネル化は
、短チヤネル化に伴なってチャネルの不純物密度が高く
なるため、チャネルを走るキャリアの移動度が低下し、
同時にゲート絶縁膜直下に誘起されるキャリアが、＋０
０　Ａ程度あるいはそれ以下の深さにしか分布しない。 そのために実効的なキャリアの移動度が一層低下し、変
換コンダクタンスが小さくなってしまう。 また、ゲートの入力容量が大きくなり、短チヤネル化し
た程には特性が向上しない。当然のことながら、ドレイ
ン耐圧も小さくなってしまう欠点を有している。さらに
、ドレインに加わった電圧が、チャネルのドレイン端側
に集中して加わるためその部分の電界強度が強くなって
、ホットエレクトロン効果が顕著になり、しきい値電圧
の変動が大きいという欠点をも有している。 こうした欠点を克服するトランジスタとして、キャリア
が走行するチャネル部の不純物密度を十分低くして、誘
起されるキャリアがゲート絶縁膜直下から十分内部にま
で分布し、かつキャリアの移動度が大きくて変換コンダ
クタンスが大きく、しかもゲート入力容量が小さくて、
短チヤネル化につれて高速動作が行え、しかも消費電力
も減少し、ドレイン耐圧も大きく保つことのできる絶縁
ゲート型静電誘導トランジスタ（以後、Ｍｏ５ｓＩＴと
称す）が提案されている（特願昭５４−１０８３７７号
「絶縁ゲート型トランジスタ及び集積回路」、特願昭５
４−１１５４９１号「半導体メモリ」、特願昭５７−１
１３７０９　ｒ半導体集積回路」、特願昭５７−１６１
９８Ｏｒ半導体集積回路」）。その−例を第１図に示す
、第１図で、１１は電極、１２はｐ子基板、１３は高抵
抗率ｐ−領領域１４．１５はｎ十領域、１Ｂ、ｌ？はＭ
ｏＳｉ２　。 ＷＳｉ２　、　ＴａＳｉ２　、　ＴｉＳｉ２　、　Ｐｄ
２Ｓｉ、　１８．１９はＡＩ。 ＡｌＳｉ、　ＡｌＣｕ電極、２０はゲート絶縁膜（ゲー
ト酸化膜）、２１はゲート電極、２２は分離領域、２３
はＰＳＧ膜、２４はパフシベーシゴン用ＰＳＧもしくは
窒化膜である。 領域１３は高抵抗率領域であって、不純物密度は低く保
たれている。たとえば、ＩＸ　１０”　ｃｍ−３以下、
望ましくはＩＸＩＯＩ４ｃｍ−”以下である。このＭＯ
Ｓトランジスタでノーマリオフ特性を実現するのは、従
来型ＭＯ３ＦＥＴのように、チャネルの不純物密度を高
くすることによってではない。ｎ＋ソース領域に対する
基板のｐ＋領領域拡散電位と、ｎ＋ソース領域に対する
ゲート電極材料の拡散電位によっている。すなわち、ｐ
子基板とゲート電極の拡散電位によって、チャネル中に
電位障壁を生じさせるのである。 ゲート電極材料は、ｎ＋ソース領域に対して、高い拡散
電位を持つものであることが望ましい。 たとえば、ゲート電極のうち、ゲート絶縁膜に隣接する
部分は、ｐ＋ポリシリコンにすると、高い拡散電位が得
られる。ｐ＋ポリシリコンだけでは、ゲート電極の抵抗
が大きくなりすぎる場合には、その上にシリサイドや金
属電極を積めばよい。たとえば、ポロンドープのシリコ
ンリッチモリブデンシリサイドをＲＦバイアススパッタ
技術などで堆積して熱処理すると、ゲート絶縁膜に隣接
する部分にｐ＋ポリシリコンが析出し、その上に１４ｏ
ｓｉ２が形成される。もちろん、ゲート電極はＡＩ　、
　ＡｌＳｉやＡｌＣｕでもよい。ｎ十領域に対して、Ａ
Ｉでも、０．７ｖ程度の拡散電位を持つことになる。 他のＭＯやＷ等の金属やＭｏＳｉ２　、　’ＷＳｉ２　
、　ＴａＳｉ２　。 ＴｉＳｉ２　、　Ｐｄ２Ｓｉ等の金属シリサイドでもよ
いことはいうまでもない。 第１図で、領域１３は、Ｐ−領域となされているが、た
とえば、不純物密度が１０１１０ｌ４’程度以下であれ
ば、ｎ”−領域であっても、チャネルの電位分布はほと
んどかわらない。ｐ−領域の深さをＤ、実効チャネル長
をＬｅＨとすると、第１図のような構造であれば、 Ｌｅｆｆ／Ｄ　≧１ 程度までノーマリオフ特性が十分保たれる。もちろん、
基板バイアスを加えない状態においてである。 第２図に、ゲート酸化膜厚が２００ＡであるＭＯＳダイ
オードに３ｖの電圧を加えたとき、ゲート酸化膜の下の
半導体内に誘起される電子密度分布を示す。当然のこと
ながら、基板の不純物密度が低くなるほど、電子は基板
内部に分布するようになる。その時の電位分布は第３図
のようになっている。第２図、第３図はいずれも定常状
態における分布である。 第１図の構造のＭＯ３）ランジスタで、ゲートに第４図
（ａ）に示すような単位階段状の電圧が印加された場合
のことを考えてみる。この電圧を発生する電源の内部抵
抗は十分に小さく、十分に電流を供給できるものである
とする。また、ｐ＋基板１２の抵抗率は十分小さいとす
ると、単位階段状に電圧が印加された瞬間のゲート電極
からＰ＋基板に至る電位分布は、第４図（ｂ）のように
なる。電子に対する電位ということから、負電位が高く
なるように描かれている。■はゲートに加えられた電圧
、ｖｂ１□はｎ＋ソース領域１４とゲート電極２１の拡
散電位、Ｖｂｉ２はｎ＋ソース領域１４とｐ＋基板１２
の拡散電位である。第４図（ｂ）で横に点線で示されて
いるのは、ｎ＋ソース領域のフェルミレベルである。ゲ
ート電圧Ｖのうち、ゲート酸化膜に加わる電圧Ｖ　と半
導体側に加わる電圧０！ ■は、それぞれ、 で与えられる。ゲート絶縁膜直下の表１面電位φ８は、 φ　＝　Ｖｂ、１＋　Ｖｏ、−Ｖｇ（３）で与えられる
。ここで、ε　、ε　はそれぞれゲＯｘ　Ｓ −ト絶縁膜及び半導体の誘電率、Ｔｏｘはゲート絶縁膜
の厚さである。φ　く　Ｏであれば、第４図（ｂ）に示
されるように、ソースの電位よりも低い電位領域が表面
からＸのところまで生じ、ソースから大量の電子が瞬時
的にチャネルに注入され、大きな電流が流れる。ソース
から電子がチャネルに注入されれば、電位分布は第３図
に近いものに変わる。 しかし、いずれにしても第１図に示されるようなチャネ
ル領域が基板に連続しているようなバルク（ｂｕｌｋ）
ＭＯ３あるいはエビ（ｅｐｉ）　ＭＯＳ　）ランジスタ
の場合には、基板の電位がある一定電位（第４図の場合
にはソースと同電位）に保たれるため、チャネル全領域
がソース電位より低い電位になることがない。そのため
、瞬時的に大電流が流れることはなく、したがって、高
速動作時の駆動能力を顕著に高めるという効果は少ない
。 本発明の目的は、高速動作時に瞬時的に大電流が流れて
、駆動能力がきわめて大きく、かつ高速動作が行える絶
縁ゲート型トランジスタを用いた半導体集積回路を提供
することである。 本出願に係る第１発明の半導体集積回路は、同導電型高
濃度領域よりなるソース領域及びドレイン領域の間にチ
ャネル領域を備え、前記ソース領域及び前記ドレイン領
域と隣接する以外の前記チャネル領域の表面のほとんど
が絶縁層によって覆われており、前記チャネルを覆う絶
縁層の少なくとも一部が薄くなされており、前記薄くな
された絶縁層に隣接して導電性材料によりゲート電極を
形成し、前記チャネル領域を実質的に浮遊状態にした絶
縁ゲート型トランジスタを駆動用トランジスタとして備
えたことを特徴とする半導体集積回路である。 本出願に係る第２発明の半導体集積回路は、同導電型高
濃度領域よりなるソース領域及びドレイン領域の間にチ
ャネル領域を備え、前記ソース領域及び前記ドレイン領
域と隣接する以外の前記チャネル領域の表面のほとんど
が絶縁層によって覆われており、前記チャネルを覆う絶
縁層の少なくとも一部が薄くなされており、前記薄くな
された絶縁層に隣接して導電性材料によりゲート電極を
形成し、前記チャネル領域を実質的に浮遊状態にした互
いに導電型が異なる２つの絶縁ゲート型トランジスタの
ドレイン電極同志及びゲート電極同志を互いに直結し、
前記互いに直結されたゲート電極を入力端子となし、前
記互いに直結されたドレイン電極を出力端子となす相補
型構成の絶縁ゲート型トランジスタを備えたことを特徴
とする半導体集積回路である。 以下図面を参照しながら本発明の詳細な説明する。 バルクＭＯ３、エビＭＯＳトランジスタに対しテＳ　Ｏ
Ｉ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ）　
ＭＯＳ　トランジスタの特長についてまず述べる。ＳＯ
ＩＭＯＳトランジスタとは、通常シリコン基板表面に設
けられた酸化膜（Ｓｉｎ２Ｍ）上に形成されたシリコン
の薄層に設けられたＭＯＳトランジスタのことを意味す
る。シリコン薄層は、多結晶あるいは非晶質体として５
ｉ０２上に最初ＧＶＤ（ｃｈｅｉ＋１ｃａｌ　ｖａｐｏ
ｒｄｅｐｏｓｉｔｉｏｎ）　、　ｐｌａｓｍａ　ＣＶＤ
、　ＲＦ　ｂｉａｓ　５ｐｕｔｔｅ　ｒ　。 ＮＢＥ（ｍｏｌｅｃｕｌａｒ　ｂｅａｍ　ｅｐｉｔａｘ
ｙ）光ｃｖｎ技術等により堆積される。その後、たとえ
ばレーザアニール、電子線アニールあるいはヒータアニ
ール技術等で結晶粒を大きくしたり、あるいはブリッジ
ングエビタキシー技術のように基板単結晶からの横方向
成長により単結晶化する。もちろん、シリコン表面に設
けられる絶縁層は５ｉ０２膜に限るわけではない。たと
えば、立方晶形（ａ＝８．０８　、　Ｓｉとの格子不整
０．８％）マグネシアスピネル０１ｇ０−Ａ１２０３）
（井原、有水、山田、“エピタキシャルスピネル上のシ
リコンパ第３０回応用物理常連合講演会予稿集、６ｐ−
Ｅ−３，ｐ、６６８．１９８３参照）や同じくシリコン
との格子定数整合性のよいＣａＦ２　（Ｔ、Ａｓａｎｏ
　ａｎｄ　Ｈ，１ｓｈｉｈａｒａ。 ”Ｆｏｒｍａｔｉｏｎ　ｏｆ　ａｎ　ｅｐｉｔａｘｉａ
ｌ　Ｓｉ／Ｉｎ５ｕｌａｔｏｒ／５ｉｓｔｒｕｃｔｕｒ
ｅ　ｂｙ　ｖａｃｕｕｍ　ｄｅｐｏｓｉｔｉｏｎ　ｏｆ
　ＣａＦ２ａｎｄ　Ｓｉ”、　Ｐｒｏｃ−ＩＨＩ　Ｃｏ
ｎｆ、　５ｏｌｉｄ　５ｔａｔｅＤｅｖｉｃｅｓ：　Ｊ
ａｐ、　Ｊ、Ａｐｐｌ、　ｐｈｙｓ、　Ｓｕｐｐｌｅｍ
ｅｎｔ。 Ｖｏｌ、　２１−１．　ＰＰ、　１８７−１９１．１９
８２参照）等の膜でもよい、この場合には、アニールな
しで絶縁膜上にＳｉがエピタキシャル成長する。ＳＯＩ
ＭＯ３）ランジスタは、チャネルの上下がいずれも絶縁
物で覆われた構造になっていることが特長である。した
がって、素子間の分離がより完全にできるとか、あるい
は配線の容量が減少して高速になるとかの特長が指摘さ
れている。しかし、本質的な点でＳＯＩＭＯＳトランジ
スタは、バルクＭｏＳトランジスタあるいはエビＭＯＳ
トランジスタと異なった点が存在する。第４図（ｂ）に
示されたように、チャネルの下面が一定電位に保たれな
いということである。すなわち、ソース領域あるいはド
レイン領域と接触することにより電位制御を受けるが、
基本的にはチャネルは浮遊状態になっているわけである
。もちろん、従来型のＳＯＩＭＯ３ＦＥＴでは、動作を
安定にするために、チャネル領域とソース領域が同電位
になるようにコンタクトを設けている。 本発明のＭＯ３トランジスタは、こうしたＳＯＩＭＯ３
）ランジスタに特徴的なチャネルを浮遊状態にできる性
質を積極的に利用して、高速動作時に瞬時的に大きな電
流を流すことができ、チャネルが実質的に浮遊状態にな
されたＳＯＩＭＯＳトランジスタ（Ｆｌｏａｔｉｎｇ　
ｃｈａｎｎｅｌ　Ｓ　ＯＩ　Ｍ　ＯＳトランジスタ）で
ある。 第５図にその例を示す、　３１はＳｉ基板、３２は５ｉ
０２あるいは５ｉ０２上に薄＜　Ｓｉ３Ｎ４膜を設けた
絶縁膜等の絶縁層、３３はチャネル領域、３４はｎ＋ソ
ース領域、３５はｎ＋ドレイン領域、３６はソース電極
、３７はドレイン電極、３８は５ｉＯｚ　、　Ｓｉ３Ｎ
４等のゲート絶縁膜、３８はｐ＋ポリシリコン、４０は
Ｍｏ５ｉｚ　＋　ＷＳｉｚ　、　ＴａＳｉ２　、　Ｔｉ
５ｉｚ　、　Ｐｄ２ＳｉのシリサイドあるいはＮｏ、Ｗ
、Ｐｔ、Ｔａ、Ｔｉ等の高融点金属、４１はＰＳＧ膜で
ある。第５図の例では、絶縁膜３２上に設けられたシリ
コン層の膜厚全体にｎ＋ソース、ドレイン領域が設けら
れた例が示されているが、必ずしもこうする必要はなく
、第１図の例のようにシリコン薄層より薄い高濃度層を
設けてソース、ドレイン領域としてもよい。基板３１は
、ｐ”、ｐあるいは場合によってはｎＪでもよい。ここ
では描かなかったが、基板には電極が設けられていて、
所定の電位が与えられている。 この例では、ゲート絶縁層に直接隣接するゲート電極と
して、ｎ＋ソース領域に対して、もつとも拡散電位が大
きく取れるｐ＋ポリシリコンを設け、かつゲート抵抗を
小さくするためにその上にＭｏＳｉ２　、ＷＳｉ２　、
　ＴａＳｉ２．　ＴｉＳｉ２　、　Ｐｄ２Ｓｉ等のシリ
サイドあるいはＡＩ　、　ＡｌＳｉ　、　ＡｌＣｕ、　
Ｎｏ、　Ｗなどの金属を設けている。もちろん、若干拡
散電位は小さくなるが、ｐ＋ポリシリコン層３９を設け
ずにゲート電極全体をＡＩ、ＡｌＣｕ、Ｗ、Ｍｏ、Ｐｔ
、Ｔａ、Ｔｉ。 ＭｏＳｉ２　、ＷＳｉ２　、　ＴｉＳｉ２　、　ＴａＳ
ｉ２等の材料にしてもよい。非常に薄くなされたゲート
絶縁層直下のチャネルの表面電位は、ゲートがソースに
直結された状態ではほとんど拡散電位に近くなる（ゲー
ト絶縁膜中の固定電荷量や表面準位密度がある程度大き
くなれば、事情は異なる）。ゲート絶縁層はＳ＋０２　
、Ｓｉ３Ｎ、、ＳｉＯ，Ｎ、等としているが、もちろん
これらの多層膜でもよい。また、ゲート・ソース間容量
Ｃ、ゲート・ドレイン間容量Ｃｇ。 ｓ をある程度小さくし、かつ特にゲート・ドレイン間耐圧
を大きくするには、ゲート絶縁層は５ｉ０２膜と　Ｔａ
２０５膜の２層膜で形成されることが望ましい。Ｓ＋０
２の比誘電率が３．８程度であるのに対し、Ｔａ２０５
の比誘電率は２２程度である。すなわち、Ｔａ２０５の
誘電率はＳｉＯ□の誘電率の６倍近いわけである。ゲー
ト絶縁膜のキャパシタンスが同一であれば、ゲート電圧
がチャネルの電位分布を制御する効果は同じである。誘
電率ε。８□の絶縁物の厚さＴ　からなるキャパシタン
スと同じ値を、誘ｘ 電率ε。８、の絶縁物の厚さＴ。ｘｉ　（Ｔａｘ□く　
Ｔ。Ｘ）と誘電率ε　（ε　〉ε　）の絶縁物の厚ｏｘ
２　ｏｘ２　０１１ さＴ。ｘ２の２層膜で実現するとすれば、の関係が得ら
れる。たとえば、　１００Ａ厚さの５ｉ０２膜と、５０
Ａ　５Ｉ０２　＋　２９０ＡＴａ２０５２層膜とはチャ
ネル電位制御に対しては同じ効果を持−）ことになる、
後者の全膜厚は３４０Ａということになって、ゲートｅ
ソース間及びゲート・ドレイン間の耐圧を大きくしたり
、あるいはゲート・ソース間及びゲート・ドレイン間短
絡を少なくするということに対してきわめて有効である
。これだけの厚さの差は、製造プロセスとしてはきわめ
て大きな意味を持つ。５ｉ０２　＋　Ｔａ、、０５の２
層膜は、清浄シリコン表面にスパッタあるいはＣＶＤで
所定の厚さのＴａ２０５を堆積した後、ウェット酸化あ
るいは（Ｈ２＋０２）酸化を７５０〜８５０℃程度の温
度で行えば、Ｔａ２０５膜を通して酸素がシリコン表面
に到達し、きわめて均一性のよいＳｉＯ２膜がＳｉとＴ
ａ２０５の間に形成される。シリコン表面を直接酸化性
雰囲気にさらすより、Ｔａ２０５の堆積膜さえピンホー
ルフリーで均質かつ均一であれば、きわめて良質の酸化
膜がきわめて制御性よく製作できる。こうして作られた
５０〜１００Ａ程度の膜厚を持つ５ｉ０２膜の降伏電界
強度は１５ＭＶ／Ｃｓを越えている。 第５図で、チャネル３３は実質的に浮遊状態になされて
いる。まず、チャネル３３がｐ領域である場合の動作に
ついて説明する。 ゲートとソースが同電位に保たれている状態から、ゲー
トにきわめて速い立上りを有するゲート電圧が印加され
る場合を考える。その時のゲート−ソース間の状態を寄
生要素（ｐａｒａｓｉｔｉｃ　ｃｉｒｃｕｉｔｅｌｅ濡
ｅｎｔ）を除いて回路的に表現すると第６図のようにな
る。５１はゲート絶縁膜によるキャパシタ（Ｃｏｘ＝Ｌ
ｅｆｆＩＩｌε。！／Ｔｏｘ：Ｉｌｌはゲート幅）、５
２ｐ型チヤネル領域の抵抗Ｒ１５３はチャネルソース間
のｐｎ＋ダイオードＤ　、５４はＤ　に含まれる０３　
ＣＳ キャパシター〇　である。Ｃはゲートに電圧がａｓ　Ｃ
ｓ 印加されない状態では接合容量、ゲートに電圧が印加さ
れて、ソースからチャネルに電子が注入されるようにな
ると一部拡散容量をも含む場合かある。第５図のトラン
ジスタのゲートに、第４図（ａ）に示すような単位階段
状の電圧が印加されたとする（内部抵抗の十分低い電源
により）。ゲート電圧Ｖが加わった瞬間、チャネル領域
の電位ｖはチャネルが浮遊状態となっているために、と
なる、ＣがＣより十分大きければ、はとんｏｘ　ｃｓ どのゲート電圧が瞬時的にはチャネル領域に加わること
になる。Ｃ、Ｃは、それぞれ近似的にＯＮ　ＱＢ で与えられる。ここで、Ｃは接合容量である。 ５ Ｌｅｆｔは実効チャネル長、Ｗはゲート幅、Ｄはチャネ
ルＰ領域の厚さ、Ｗｄはｎ＋ソース・ｐチャネル領域間
の空乏層幅である。町　は、ｎ＋ソース領域が十分高濃
度になされていれば、 で与えられる。ｑ単位電荷、Ｋポルツマン定数、Ｔ温度
、ｎ、は真性キャｊノア濃度、ＮＤはｎ＋ソース領域の
不純物密度、−はｐチャネル領域の不純物密度である。 シリコンで室温状態を対象にしてＮ。＝　５Ｘ１０２０
３ ｃｍ　とした場合、ＮＡに対するｖｂｉ　’　、’ｄ”
　ｃｓ　／Ｃは第１表のようになる。 ａｘ 第１表 第１表中のＧ　／Ｃは、Ｌｅｆｆ＝２０．Ｔｏｘ＝ＣＢ
　０Ｋ １００　Ａとした場合にめられている。当然のことなが
ら、Ｃｏ８７ＣｏｘはＮＡが大きくなる程大きい。 ８　−３ しかし、ＮＡが　ｌＸｌ０　Ｃ腸　とＭＯＳトランジス
タとしては、はとんど考え得る最高の濃度のチャネルを
考えても、酸化膜厚を１００Ａ程度以下にすれば、Ｃの
方がＣ（接合容量）よりはかなり大ｏｘ　ｃｓ きいことになる、したがって、ゲート電圧が印加された
瞬間に、浮遊状態になされたｐチャネル領域全体がｎ十
ソース領域に対して、深く順方向バイアスされようとす
る。ｎ十ソース領域から、ｎ＋ソース領域に隣接するｐ
チャネル領域全域に電子が注入される。この様子はバイ
ポーラトランジスタにおいて、エミッタからベースにキ
ャリアが注入される状態と同じであり、従来ＭＯ３ＦＥ
Ｔにおけるようなゲート絶縁膜直下の細いチャネル部に
だけ電子が注入されるのとはまったく異なっている。す
なわち、ｐチャネル領域全体に電子が注入されて流れる
のであり、従来ＭＯ３ＦＥＴにくらべるとはるかに大き
い電流が流れることになる。 チャネルＰ領域に電子が十分注入されるようになると、
すなわち、チャネルソース間が十分深く順方向バイアス
されるようになると、Ｃには接合容量に加わえて拡散容
量が重畳する。拡散容量は、順方向バイアスとともに増
大する。その１例を第７図に示す。たて軸は、規格化さ
れたＣ　でＳ あり対数目盛で示しである。よこ軸は、チャネルソース
間順方向バイアスＶ。８である。ＮＡを、５×１Ｂ　−
３１７−３１７−３ １０ｃｍ　、　ｌＸｌ０　ｃｍ　、　５Ｘ１０　ｃｍ　
、　ｌＸｌ０１８Ｃ，−３としたときのＣの変化がそれ
ぞれ■、■Ｓ 、■、■の曲線に対応する。当然のことながら、ＮＡが
小さい場合には、接合容量は小さいが、低い順方向電圧
で電子の注入が顕著になり、低い電圧から拡散容量が急
激に大きくなる。ＮＡが大きい場合には、低電圧状態に
おける接合容量は大きいが、拡散容量が効果を持ち始め
る順方向電圧は大きくなる。いずれにしても、拡散容量
が大きくなってＧ　カＣにくらべて大きくなった状態の
とこＣｓ　ａｘ ろで、チャネルＰ領域の電位は落ち着くのである、第７
図は、チャネル長Ｌｅｆｆが　長く、電子の拡散距離Ｌ
ｏより長い場合の結果である。Ｌｏ〉〉Ｌｅｆｆとなる
短チヤネル構造の場合、拡散容量はほとんど現われない
、ソース領域から注入された電子は、ｐチャネル領域を
バイポーラトランジスタのベース領域のように、拡散あ
るいは不純物密度勾配がソースからドレイン側に向って
設けられていれば、ドリフトによってドレイン領域に向
って流れるのである。この動作は、浮遊状態になされた
バイポーラトランジスタのベース領域を容量結合により
電位制御して、電流を制御するのと同じである。ゲート
電圧を印加した直後には、−非常に大きな電流が流れて
、大きな駆動能力を持つことになる。 しかし、この動作には２つの欠点が存在する。 その１つは、チャネル・ソース間が順方向にバイアスさ
れるため、ｎ＋ソース領域から電子が注入されると同時
に、わずかではあるがｐチャネル領域からｎ＋ソース領
域に向ってホールが注入される。すなわち、動作するた
びにｐチャネル領域から正電化を持ったホールが流出し
て、浮遊状態になされたｐチャネル領域が負に帯電する
ようになる。ｐチャネルに注入された電子が、ｐチャネ
ル領域でホールと再結合する過程もこの傾向を促進する
。Ｐチャネル領域が負電位に帯電するということは、同
じ正のゲート電圧を加わえても、流れるドレイン電流が
小さくなるということであり、結果的に動作が不安定に
なる。浮遊状態になされたｐチャネル領域の周辺にはｎ
十領域しか存在しないから、不足したホールはこのまま
では補充されない、この欠点を克服するには、第８図に
示すように、ｐチャネル領域とソース領域の間に適当な
値を持つ抵抗５５Ｒを接続することである。ｐＳ チャネル領域からホールが流出して負に帯電した場合に
は、この抵抗Ｒを通してその帯電量を放Ｓ 電してやるわけである。ただし、この抵抗は、ゲートに
急峻な電圧が加わった時にはほとんど意味を持たないよ
うな値に設定する。すなわち、ゲートにくり返し印加さ
れるパルス電圧が、第９図に示されるように、周期で、
立上り時間で　とするγ と、 Ｒ−Ｃ＞　で　（９） ＣＳ　γ となるようにする、さらに、次のパルス電圧が印加され
るまでの間に、゛チャネルの負電圧が概略放電してしま
うためには、 Ｒ・　Ｃｃｓ　≦　τ、　（１０） ＣＳ でなければならない０条件（９）、（１０）を満足する
ように、チャネルとソースの間にポリシリコン抵抗など
を挿入することによりＲを実現でＣＳ きる。あるいは、ｎ＋ソース領域とｐチャネル領域の接
合面のごく一部にｎ＋ソース領域３４とｐチャネル領域
３３の両方に接触する構造で高濃度ｐ＋領領域設ければ
よい、高濃度ｐ＋領領域不純物濃度をＩ　Ｘ　ｌＧ１９
ｃｍ−３以上、望ましくは５　Ｘ　１０１９ｃｍ−３以
上にしておけば、Ｐ領域３３のチャージは、ｎ＋領域３
４と高濃度ｐ十領域間のトンネル電流で放電する。こう
することにより、チャネルからホールが流出することに
よる帯電の不安定は抑えられる。こうした状態になされ
たチャネル領域を実質的に浮遊状態になされていると表
現する。 一方、もう１つの欠点であるが、これまで説明してきた
本発明のＭＯＳ）ランジスタは、零ゲート電圧状態で電
流が流れないノーマリオフ特性を、従来のスケーリング
則で行なわれたと同じように、ソース領域とドレイン領
域の間に反対導電型の中性領域を存在させることによっ
て達成している。したがって、実効チャネル長が短くな
るにつれて、チャネル領域の不純物密度は高くしなけれ
ばならない。したがって、定常状態で流せる電流は、や
はりゲート絶縁膜直下の細いチャネルに沿った電流とい
うことになる。さらに、式（５）で与えられる瞬時的な
チャネルの電圧Ｖが、チャネルの不純物密度が高くなっ
てＣが相対的に大Ｓ きくなると、それにつれて小さくなるという欠点を有す
る。ゲートから見込んだキャパシタンスも、チャネルの
不純物密度が高くなると次第に太きくなる。第９図に示
すような立上り時間τ　のパγ ルス電圧で駆動した時に、キャパシティブに流れる電流
ｉは近似的に となり、Ｃの増加とともに大きくなる。すなわＣＳ ち、ＭＯＳ）ランジスタを駆動するために大きな電流が
必要になるのである。小さい電流で高速に駆動できるト
ランジスタはど、超高速ＬＳＩの世界では優れたトラン
ジスタになるのである。 上記の２つの欠点を同時に克服するには、第５図の本発
明のＳＯＩＭＯＳトランジスタにおいてチャネル領域３
３を不純物がほとんど存在しない高抵抗領域で構成すれ
ばよい、チャネル領域の不純−３ 物密度Ｎ（ｃｍ　）は、不純物の平均距離Ｎ−１／３が
、たとえばチャネル領域の深さＤにくらべて十分長いと
いうように選べばよい。 Ｎ　＜　Ｄ’　（１２） すなわち、Ｄが、ｌ　ＪＬＩＩ　、　０．３　ｇｍ　、
　０．ｉ　ｐ−ｍな２−３ ら、ＮはそれぞれｌＸｌ０　ＣＭ　、　３．７　Ｘｌ０
１３３ ０層　、ｌＸｌ０１５ｃ■−３より小さし）というよう
にである。このように選択すると、チャネル領域には実
質的には不純物が存在しなくなる。 ノーマリオフ特性は、ゲート材料のソース領域に対する
拡散電位を高くすることにより達成される。チャネル領
域３３が、絶縁層３２に接触する界面に沿う電流が問題
となる場合には、基板３１に所定の負電位を与えて、界
面の電位がソースに対して高くなるようにすればよい、
チャネル領域３３が、高抵抗領域で形成されているため
、ゲートから見込んだキャパシタンスがきわめて小さく
、かつ前述したようなホール流出による負の帯電といっ
た問題はまったく現われない、すなわち、小さな電流で
十分高速の駆動が行なえ、しかもゲートに加わった電圧
がきわめて有効にチャネルに加わるから、チャネルの電
位がソース領域からの電子の注入を十分起すように低下
し、瞬時的に大きな電流を流すことができる。きわめて
駆動能力の大きい高速のＭＯＳトランジスタになるわけ
である。 チャネルを高抵抗領域で形成する場合には、絶縁層３２
との界面のリーク電流を抑えなければならないから、ま
ず界面部分からシリコンが優れた結晶性を有するもので
なければならないことはもちろんである。同時に基板側
からある程度の界面電位制御を行なうために、絶縁層３
２は、あまり厚くはしないようにする。たとえば、０．
２〜０．６川鵬といった値にする。 高抵抗チャネル領域を持つ本発明のＳＯＩＭＯＳトラン
ジスタを、０ＭＯ３構成にした例を第１０図に示す、基
板３１をＰ型にして、電極８１を設けている。使われて
いる番号が第５図と同じものは、第５図と同じｎチャネ
ルＳＯＩＭＯＳトランジスタの各領域を示す、５３は高
抵抗チャネル領域、５４はＰ＋　ドレイン領域、５５は
ｐ＋ソース領域、５７はＡＩ　、　ＡｌＳｉ　、　Ａｌ
Ｃｕ等のソース電極、５日はゲート絶縁膜、５９はｎ＋
ポリシリコン領域、８ｏはＭｏＳｉ２、ＷＳｉ２　、　
ＴａＳｉ２　、　ＴｉＳｉ、　Ｐｄ２Ｓｉ　シリサイド
あるいはＮｏ、Ｗ、　Ｔａ、　Ｔｉ等の高融点金属、　
８１は絶縁層３２を介してｐチャネルトランジスタの下
のｐ基板３１中に設けられたｎ＋埋込み領域である。ｎ
＋領域６１は所定の電位が与えられるように表面側の所
定の個所に電極が取られている（図示されていない）。 電極３７は、隣接して設けられたｎ＋ドレイン領域３５
とｐ＋ドレイン領域に直接またがるように設けられてい
る。製造プロセスを考慮すると、領域３５と５４が隣接
する部分に分離用フィールド酸化膜等が存在する場合も
当然存在する。 この例では、ゲート絶縁膜に直接接触するゲート電極材
料は、ソース領域との拡散電位を大きくするためにｎチ
ャネル側はｐ＋ポリシリコン、ｐチャネル側はｎ＋ポリ
シリコンとした。ノーマリオフ特性を十分に実現するた
めには、この方が望ましいが、後にも説明するように、
チャネル深さＤに対してＬｅｆｆをある程度長く取る構
造にすれば、たとえばＬｅｆ、／Ｄ　＞　２というよう
にすれば、こうした２層構造でなくて、ＭＯＳｉ２　＋
　賀Ｓｉ２　。 ＴａＳｉ２　、　ＴｉＳｉ、　Ｐｄ２ＳｉあるいはＮｏ
、Ｗ、　Ｔａ、　Ｔｉ。 ＡＩといったシリサイドあるいは金属の１層構造でも十
分ノーマリオフ特性は実現される。プロセス的にははる
かに簡単になる。 第１Ｏ図に示される本発明のＣＭＯ３は、ゲート入力容
量がきわめて小さい上に、瞬時的には非常に大きな電流
を流せるために、駆動能力が大きくてかつ高速で動作し
、しかも消費電力も小さいという特長を備えている。 シリコン層と絶縁層の界面（以後バックサーフェスと呼
ぶ）のリーク電流を構造的に抑止する例を第１１図に示
す。 第５図の実施例で、あらたにｐ＋領域６２が絶縁層３２
とｎ＋ソース領域３４に直接接触して設けられている。 このように、パックサーフェスの一部に高濃度領域が設
けられれば、リーク電流は相当程度低く抑えることがで
きる。ｐ十領域６２は、ｎ＋ソース領域に直接接触する
ようになされており、両者間に電位差が生じればトンネ
ル電流で電位差が消滅するよう、領域６２の濃度はＩＸ
ＩＯ１８ａｍ　−３程度以上に設定される。したがって
、ｐ十領域からホールが流出して負に帯電するようなこ
とがあっても、トンネル電流が流れてただちに打消され
てしまう、ｐ＋領域８２は実質的に、ソース領域と同電
位に保たれているから、ソースから電子が注入される面
積は実効的に減少する。第１１図の構造は、第５図に対
しても、またチャネル領域３３が高抵抗領域の場合に対
しても、いずれにも有効である。 バックサーフェス側のリーク電流も抑え、かつキャリア
の流れる実効面積を大きくできる実施例を第１２図及び
第１３図に示す。第１２図は、ソース・ドレイン方向に
沿う断面図であり、第１３図はチャネルを横断する方向
の断面図である。ｎチャネルＭＯ３）ランジスタの例に
ついて各領域を説明する。　７１はシリコン基板、７２
は絶縁層、７３は絶縁層、７４はゲート電極（ＩＩ）、
７５はゲート絶縁膜（ＩＩ）、７Ｂは高抵抗チャネル領
域、７７はｎ＋ソース領域、７８はｎ＋ドレイン領域、
７８はゲート絶縁膜（Ｉ）、８０はソース電極、８１は
ドレイン電極、８２はゲート電極（Ｉ）、８３はＰＳＧ
膜、８４はＰＳＧ膜あるいはＳｉ３Ｎ、膜である。高抵
抗チャネル領域の上下にゲート電極（Ｉ）及び（ＩＩ）
が設けられた構造になっている。上下のゲート電極７４
と８２は、第１３図に示されるように接続されている。 第１３図の例では、チャネルの両側で上下のゲート電極
は接続されているが、必ずしも両側とも接続されている
必要はない、右側のゲート電圧が印加される側だけで接
続していてもよい。ゲート電極７４は、ｐ＋ポリシリコ
ン、あるいはポロンドープのシリコンリッチモリブデン
シリサイドあるいはタングステンシリサイド、タンタル
シリサイド、チタンシリサイドなどで構成する。シリコ
ンリッチシリサイドであれば、はとんどシリコンと同様
の酸化が行えるからである。８２は、ｐ＋ポリシリコン
又はその上にＮｏＳｉ２　、ＷＳｉ２　、　ＴｉＳｉ２
、　ＴａＳｉ２　、　Ｐｄ２Ｓｉ等のシリサイドあるい
は阿０．−、　Ｔｉ、　Ｔａ等の高融点金属を重ねたも
のである。あるいは、ＭｏＳｉ２　、ＷＳｉｚ　ｒＴｉ
Ｓｉ２　、　ＴａＳｉ２、Ｐ　ｄ　２　Ｓｒなどのシリ
サイド、Ｎｏ、Ｗ、　Ｔａ、　Ｔｉ等の高融点金属でも
よい、　７２　、７３は同一の絶縁物でもよいし異なっ
ていてもよい。ゲート電極７４を設ける部分を、エツチ
ングで設ける場合などは、７２と７３がたとえば、５ｉ
０２とＳｉ３Ｎ、といったように異なっていた方が、選
択エツチングにより絶縁層７３だけエツチングして、７
２の表面でほとんどぴたりとエツチングを止めることが
できて具合がよい。 たとえば、０Ｈ２Ｆ２や０Ｈ３Ｆガスを用いたりアクテ
ィブイオンエツチングによれば、Ｓｉ３Ｎ、と５ｉ０２
のエツチングレートの選択比は２０以上になり、その選
択性はきわめてよい、　７５．７９のゲート絶縁膜は、
　５ｉ０２　、　Ｓｉ３Ｎ４．　ＳｉＯ，Ｎ、　アロイ
ｌｉ　５ｉｏ２トＴ　ａ　２０５の複合膜等で構成され
る。第１４図で、高抵抗チャネル領域の両端部がテーパ
状に形成された例を示したが、もちろん他の形状、たと
えば垂直に切られた構造でもよい。 次に、構造設計について述べる。高抵抗領域でチャネル
が形成された場合の本発明のＭＯＳトランジスタを、ゲ
ート幅がチャネルの深さにくらべて広いものとして、第
１４図のように２次元問題として模式的にモデル化する
。ソース拳ドレイン間隔をＬｅｆｔとし、チャネル領域
深さを口とする。 左側のｎ＋個城をソース領域、右側のｎ十領域をドレイ
ン領域とする。上下に薄い絶縁膜を介して、ｐ＋ゲート
が設けられているものとする。チャネル領域の左下ずみ
を座標原点とし、ゲート絶縁膜が十分薄いとすれば、チ
ャネルの電位分布をめるための境界条件は、ゲートとソ
ースが同電位に保たれている状態で、 φ（０，ｙ）＝　０ φ（ｘ　、０　）　＝　−’Ｖｂｉ、　（１３）φ（ｘ
　＊　Ｄ　）　＝　−ＶＨ。 φ（Ｌ、Ｂ、！　）　＝　Ｖａ となる。φは電位、Ｖｄはドレイン電圧、ｖｂ、はソー
ス・ゲート間拡散電位であり。 である、簡単のためにソース、ドレイン不純物濃度は等
しいとしている。もし、ソース、ドレイン領域の不純物
濃度に差があれば、 を境界条件とすればよい、　Ｎｓ　、　ＮＧ、　Ｎｏは
それぞれソース領域、ゲート領域、ドレイン領域の不純
物濃度である。同じく簡単のために、上下のｐ＋ゲート
領域の不純物濃度は等しいとしている。境界条件（１３
）のちとに、ラプラスの式７式％（） ） ） ） （１７） ） ） ）） ） ） ） ） ） ）】 となる。ただし、Ｌｎ’　Ｌ、ｆｆ／Ｄ　、ｘｎ＝　ｘ
／　Ｌｅ、。 ｙ＝ｙ／ＩＩである。 ゲート印加電圧が０■のときに、チャネル中に現われる
電位障壁φ８と、その時のＬｎ（Ｌｃｒｉｔ）の値をめ
てみる。ただし、ＭＳ＝Ｎｏ＝ＨＤ＝１×１０２０ｃｍ
　（Ｖ　＝　ｔ、ｔｓｖ　、室ｉｉ）　、　Ｖｄ＝１．
０　Ｖノ条件３ ｉ に対してめることにする。直線目盛にプロットした場合
が第１５図であり、対数目盛にプロットした例が第１６
図である。近似的に次式力を得られる。 Ｌｏｒｉ、＠　０．８７ｅｘｐφＢ（１８）ダイナミッ
クメモリに用いた場合にも、十分な保持時間を得ること
のできるφ８＝Ｑ、Ｑ　Ｖを得るには、 Ｌｃｒｉｔ’、１．２２　（１９） となる、すなわち、実効チャネル長Ｌ８□１１、チャネ
ル深さＤの１．２２倍は必要ということになる。 当然のことながら、オフ状態で所望の電位障壁φ　を得
るための実効チャネル長は、■、が大きくなるほど、ま
たｖ５１が小さくなるほどゲート絶縁膜が厚くなるほど
長くしなければならない。その様子は、式（１７）から
すべて導くことができる一ＶａがＩＶのときの、オフ状
態の電位障壁と実効チャネル長が、第１５図、第１６図
のようにめられたかも、たとえばオフ状態のφ８を０．
６ｖとすれば、Ｌｅｒｒは略々１．２０−ということに
なる。Ｄが、０．０５ｇｍ　、０．１　ｐ、ｍ　、０．
２　ＪＬＩＩ　、０．３　ｇｍ　ということであれば、
Ｌｅｆｆは０．０８１Ｌ鱈、　０．１２７Ｌｍ　。 ０．２す、ｍ　、０．３８ｐ■、ということになり、き
わめて短チャネルまでの微細化が行える。 特願昭５７−１１３７０９　ｒ半導体集積回路」やＪ、
ＮｉＮ１５ｈｉｚａ　、Ｔ、Ｏｈｓ＊ｉ　、Ｈル、Ｃｂ
ｅｎ　＊　“Ａ　ＩＬｓｉ−ｔａｔｉｏｎ　ｏｆ　ｃｂ
ａｎｎｅｌ　ｌｅｎｇｔｈ　ｉｎ　ｄｙｎａｍｉｃ　ｍ
ｅｍｏ−ｒｉｅｓ”、　ＩＥＥＥ　Ｔｒａｎ＋、　Ｅｌ
ｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、Ｖｏｌ、　ＥＤ−２７
，ｐｐ、１８４Ｇ−１８４１１，（１９８０年８月号）
で詳述したように、高抵抗チャネル領域で形成される場
合の本発明のＭＯＳ）ランジスタは、従来型ＭＯ３ＦＥ
Ｔと異なり、ドレイン電圧の影響がチャネル領域内部に
まで深く及ぶ。そのことのために、従来ＭＯ３ＦＥＴに
はない２つの顕著な特長が現われる。１つは、ドレイン
電圧の影響が広い範囲に及ぶわけであるから、同一ドレ
イン電圧に対して、チャネル内部に現われる電界強度が
、従来ＭＯ３ＦＥＴにくらべて十分低くなるということ
である。その結果として、ドレイン耐圧が大きくなる。 一方、ホットエレクトロン効果が減少してホットエレク
トロンのゲート絶縁層への注入によるしきい値電圧変動
の問題が激減する。もう１点は、ドレイン電圧の影響が
チャネル内部に深く及ぶため、ソースから注入されたキ
ャリアはゲート絶縁膜直下の細い通路（第２図参照）だ
けを流れるのではなく、チャネル領域内部に広く分布し
て流れるということである。このことは、キャリアが表
面散乱を受けずバルク伝導として流れるため、キャリア
の走行速度が速くなり、電流値を大きくし、変換コンダ
クタンスを大きくするという利点になる、一方、ソース
から注入されたキャリアの空間電荷の効果がゲート電極
との間だけで打消されず、ドレイン電極との間にも効果
を持つようになる。すなわち、ソースから注入されたキ
ャリアのうちの一部の空間電荷抵抗が、ソース・ドレイ
ン間に入ってくるようになる。しかし、空間電荷抵抗は
、略タチャネル長の２乗に比例している。 前述したような０．０５１Ｌ腸〜０．５終履といった短
チャネルの領域では大きな効果を持たない、チャネル長
が短くなる程、電流が流れ易くなる効果は顕著になる。 高速化の第１の条件は実効的な電流密度をいかに大きく
するかにある。拡散を無視した場合の電流密度Ｊは、 Ｊ−ｑｎマ　（２０） で与えられる。ただし、ｎ＊　ｑ＊　ｖはそれぞれ電子
密度、単位電荷及び電子のドリフト速度である。 電流密度を大きくするには、Ｄマ積を大きくすればよい
、速度Ｖを大きくするかあるいは電子密度ｎを大きくす
るかである。従来の比較的寸法の太きなデバイスでは、
空間電荷抵抗、空間電荷電圧の影響が大きく、ｎを極力
抑えてマを大きくすることが、小さな電圧で大きな電流
密度を得る唯一の方向であった◆ 一様に分布した電子が一定速度マで走行してｌ、１る場
合の空間電荷抵抗Ｒｓｃは で与えられ、一様に分布する空間電荷ｑｎによる空間電
荷電圧ｖＩｃは、 で与えられる。ただし、Ｓ二面積、Ｌｅｆｆ二実効チャ
ネル長、ε　：誘電率である。均一分布の仮定のもとで
はあるが、Ｒ及びＶ　はともにＬｅＲに比例ｓｃ　ｓｃ しており、デバイス微細化が進むと急激に小さくなる量
である。第２表に、単位面積当りの空間電荷抵抗Ｒのデ
バイス寸法Ｌｅｆｆ依存性の具体的なｓｃ 整備と、３種類の密度の電流が流れた時のＲｓｃによる
電圧降下を示す０式（２１）で速度マ８は１×１０７０
層／ｓｅ　ｃとしている。ｔＩＬ腸寸法のデバイスでは
、空間電荷抵抗が大きく到底小さな電圧でＩ×１０’ｃ
ｍ２の電流は流せないｅ　Ｏ，ｉ　ｐ−ｍまで微細化す
第２表 単位面積当りの空間電荷抵抗と それによる電圧降下 ればＩ　Ｘ　１０５Ａ／ｃ−の電流を小さな電圧で得る
ことができる。バイポーラトランジスタ等の場合には、
この空間電荷抵抗が効果を持たないようにベースコレク
タ間の高抵抗領域の不純物密度をある程度大きくしてい
る。しかし、こうするとこの領域を空乏化するために必
要な電圧が生じてくる。 電子が飽和速度で走行する場合の電流密度Ｊと電子密度
ｎの関係を第３表に示す、第３表には同時にその電子密
度と等量の不純物密度領域を空乏化するための電圧Ｖ　
が示されている。Ｖ　は式（％式％ ２２）で与えられる。０．３ル■、　０．Ｉ　ＩＬ■と
いうようにデバイス寸法が小さくなるにつれて、空間第
３表 電流密度と電子密度及び電圧 電荷効果が激減して行く様子が歴然としている。 すなわち、極限微細化デバイスの世界では、大電流密度
実現に、速度を大きくして密度をできるだけ低く抑える
という方向の他に、たとえ速度はやや遅くても電子密度
を十分大きくする道が性能劣化を伴わずに可能である。 ここで、デバイスの微細化限界について簡単に触れてお
く、詳細は、大見忠弘“超高濃度半導体および超高純度
半導体−Ｉｎｔｒｏｄｕｃｕｔｒｙ　Ｔａ１ｋ”、応用
電子物性分科会研究報告、Ｎｏ、　３９１１１−１　（
昭和５８年７月１９日）に述べられている。高速低消費
電力のＶＬＳＩを実現するデバイスは、できるだけ小さ
な電圧で、できるだけ大きな電流密度を流せるものでな
ければならない、まず、ソース領域は、デバイス高性能
化のためには、キャリア密度が高い程望ましい、大量の
キャリアがソース領域から供給されなければ、大きな電
流は流せないからである。すなわち、電気的に活性な不
純物原子が高濃度に添加されているほど望ましい、ソー
ス領域のキャリア密度が低いと、キャリア供給律速型の
、動作になってしまう。 ＧａＡｓのように、有効質量の小さい（状態密度の小さ
い）伝導帯がブリユアン領域の中心に１つ存在している
ような場合には、たとえ不純物原子を大量に添加しても
、室温の熱エネルギーでは、不純物準位から電子を励起
することができなくなってしまう。ｎ　＋ＧａＡ＋の最
大電子濃度は５×１０１８ＣＩ１１−３程度である。電
気的に活性な不純物原子の平均間隔は、約６ＯＡ程度と
いうことになる。一方、Ｓｉでは比較的電子の有効質量
が大きい（状Ｓ密度が高い）マａｌｌｅマが、ブリユア
ン領域に６つ存在していること及び、高濃度になった時
のｂａｎｄ　ｇａｐｎａｒｒｏｗｉｎｇ＋７）効果も手
伝ッテ、５Ｘ　１０２０ｃｍ−３程度の電子密度を有す
るｎ中領域が実現される。電気的に活性な不純物原子の
平均距離は、１２’、６Ａということになるａ　ｎ”　
ｉ　（ｉは高抵抗領域を意味する）あるいはｎ”　ｐ　
、ｎ”　ｎ接合の界面の平担さは、Ｓｉの方がＧａＡｇ
にくらべてはるかに優れていることになる。有限な寸法
に・形成されたｎ中領域を１次元方向に眺めた時に何個
かの不純物原子が存在しなければｎ＋領領域は言えない
わけであるから、ｎ中領域の微細化も、Ｓｉの方がＧａ
Ａｓにくらべて、はるかに行い易く、少なくとも５倍程
度の差が存在する。一方、チャネル長の微細化限界は、
電子を記述する波束（ｗａマｅｐａｃｋｅｔ　）の大き
さから決定される。ソース領域から電子が注入されて、
ドレインまで走行するというように、半導体デバイスは
粒子像（ｐａｒｔｉｃｌｅ　ｐｉｃｔｕｒｅ）が成立す
る範囲でしか動作しない、チャネル長は少なくとも、波
束の大きさの何倍かは必要である。温度Ｔ、電子の有効
質量鵬とした時の波束の大きさの最小偵ΔＸ・　は・ 層１１ Δｘ−”　１／２（２３） 層Ｉｎ　２（■　ＫＴ） で与えられる。やはり、腫が小さくなるとΔ！。 ｔｎ は大きくなる。　ＧａＡｓとＳｉの室温におけるΔ！、
はＩｔｎ 、それぞれ３５Ａ、１５Ａである。　Ｓｉの方が、Ｇａ
Ａｓより短チヤネル構造のデバイスができるわけである
第１２図、１３図に示される本発明のＭＯＳトランジス
タは、ゲート絶縁膜がたとえ１００Ａ以下のきわめて薄
いものになっても、オフ状態における、入力容量がきわ
めて小さいため、小さな電流で速い立上りの駆動が行な
え、しかもゲートに加わる電圧の立上りが速い程、チャ
ネルの電圧がソース領域に対して瞬時的に低くなるなり
方が大きく、大量の電子の注入が行なえ：大きな電流が
流せる。その様子を第１７図に示す、第１７図（ａ）は
ゲートに印加する電圧波形であり、第１７図（ｂ）はド
レイン電圧をｖｄｏに一定に保った時のドレイン電流波
形である”　ｖｔｈはしきい値電圧である”　ｉｄＯは
、ゲート電圧がｖｇ、ドレイン電圧がｖｄＯの時、本発
明のＭＯＳトランジスタを定常的に流れる電流である。 ゲート電圧の立上りが、■、■というように速くなると
、第１７図（ｂ）に示すように定常電流ｉ、。に達する
までの過渡的に流れる瞬時電流が■、■というように大
きくなる、第１７図（ｂ）で、キャパシティブ電流は差
引いてあって、コンダクティブに流れる電流だけが描か
れている。ゲート電圧の立上りが速い程、瞬時的に流れ
る電流は大きくなる。すなわち、駆動能力が大きくなっ
て、高速動作が行える０本発明のチャネルが浮遊状態に
なされたＭＯＳ）ランジスタは、動作が高速になるほど
瞬時的に流せる電流が大きくなり、駆動力が増すという
特長を備えている。 本発明のＭＯＳトランジスタの動作をさらに詳しく説明
するために、第１８図に示すインバータ回路について考
える。Ｑ、、Ｑ２は本発明のＭＯＳトランジスタ、Ｑｌ
ｌ　”　１２は負荷用ディプレッションモードＭＯ３Ｆ
ＥＴである０点線で描かれたキャパシタンスＣは、１段
目のインバータから見込んだ２段目のインバータの入力
容量である（Ｑ２のゲート入力容量、配線容量等すべて
含んでいる）、ｖＩ］Ｄは電源電圧である。１段目のイ
ンバータの入力Ａがローレベルｖしてあれば、Ｑｌはオ
フ状態であり、Ｎｌの電位はハイレベルｖＨ（＝ｖＤＤ
）である。したがって、キャパシターＣはＶｎに充電さ
れている。入力Ａが、ハイレベルに変化すると、Ｑｌは
オン状態に変わる。この時、入力Ａのローレベルからハ
イレベルへの変化が速いと、Ｑｌには、第１７図（ｂ）
のように瞬時的に大きな電流が流れるため、キャパシタ
ーＣに充電されていた電荷（＝ＧＶＨ）はきわめて速く
町を通って放電されるため、Ｑ２のゲートはハイレベル
からローレベルにきわめて速く変化し、Ｑ２はオンから
オフ状態へきわめて高速に変化する。このように、第１
７図で述べたように過渡的に大きな電流が流せる本発明
のＭＯＳトランジスタは、高速動作にきわめて適してい
る。第１８図に示されるようなＥ／口構成インバータで
は、通常負荷トランジスタＱ１１　”　＋２の抵抗九を
オン状態にある駆動用トランジスタＱ１．　Ｑ２の抵抗
値にくらべて略々１桁大きく設計する。したがって、入
力Ａがハイレベルからローレベルに変わった時、Ｑｌは
ただちにオフ状態になるが、次段のインバータの入力容
量Ｃは、負荷トランジスタＱｌを通じて、ローレベルか
らハイレベルに充電されるため、その時定数はＲＬＣと
なり、負荷トランジスタの抵抗と入力容量から決まる時
定数でその動作速度は決まってしまう。 オフから２オンへ、オンからオフへいずれの過程におい
ても１本発明のＭＯＳトランジスタの瞬時大電流が効果
を持つようにするにはＣＭＯＳ構成がすぐれている。第
１９図にその回路構成を示す、ＱＢ、Ｑ、は本発明のｎ
チャネルＭＯＳ）ランジスタ、Ｑ５．　ＱＢは本発明の
ｐチャネルＭＯＳトランジスタである。Ｃは、２段目の
ＣＭＯＳインバータ回路の配線をも含めたゲート入力容
量である。Ａがローレベルｖ　（＝ｏ）にあるときは、
ＱＢ、　ＱＢはオフ状態、Ｑ４．　Ｑ５はオン状態にあ
る。Ｎ３はハイ１／へＬ／ルＶ　（＝Ｖ　）、　Ｎ４は
ｏ　−Ｌ／　ヘルＶＬ（＝ＨＤＤ Ｏ）である、キャパシターＣはハイレベルに充電されて
いる（その時の蓄積電荷量：　ＣｃＶＨ）　、　Ａがロ
ーレベルからハイレベルに変わると、Ｑ５はオフし、Ｑ
Ｂがオンする。入力Ａの電圧変化が速ければ、ＱＢには
瞬時大電流が流れるから、次段のゲート入力容量Ｃに蓄
積されていた電荷Ｃ３ｖＨは、ＱＢを通してきわめて速
く放電し、次段のゲート電圧はただちにローレベルに変
化する。すなわち、Ｑ４はオフし、ＱＢはオン状態に変
わる。次に、入力Ａがハイレベルからローレベルに変わ
ると、ＱＢはただちにオフし、Ｑ５はオンするが、Ｑ５
にも瞬時大電流が流れるから、次段のゲート人力Ｃはロ
ーレベルからハイレベルにただちに充電される。このよ
うに、チャネル領域が浮遊状態になされたＳＯＩＭＯＳ
トランジスタ、すなわち本発明のＭＯＳトランジスタで
構成されたＣＭＯＳインバータは、オフからオンへ、オ
ンからオフへのいずれの過程においても瞬時大電流が効
果を発揮してきわめて速いスイッチングが行える。しか
も、瞬時大電流は、スイッチングが速くなるほど大きく
なるから、高速動作になるほど、その効果は顕著になる
。 第２０図に、本発明のＭＯＳトランジスタを、０ＭＯ３
に構成した場合の断面構造の１例で示す、番号８４まで
は、第１２図、第１３図と同じものである。８５〜９３
までが、０ＭＯ３を構成する本発明のｐチャネルＭＯＳ
トランジスタの各領域に付けられた番号である。８５は
ゲート電極（ｍ）　、　ａｓはゲート絶縁膜（ＩＩＩ）
　、８７は高抵抗チャネル領域、８８はｐ＋　ドレイン
領域、８８はｐ＋ソース領域。 ８０はゲート絶縁＠　（ＩＶ）　、　９１はｐチャネル
ＭＯＳトランジスタのソース電極、９２はゲート電極（
■）である、ゲート電極（ｍ）　、　（ＩＶ）は、ｎ＋
ポリシリコン、ｎ＋ポリシリコンとＮｏＳｉ２　、ＷＳ
ｉ２、丁ａＳｉ２　、　ＴｉＳｉ２　、　Ｐｄ２Ｓｉ等
のシリサイドあるいはＮｏ、　Ｗ、　丁ａ、　Ｔｉ等の
高融点金属の多層構造より形成される。場合によっては
、シリサイド、高融点金属でもよい、いずれにしても、
ｐ＋ソース領域に対して高い拡散電位を示し、オフ状態
の時、高抵抗チャネル領域中に所望の電位障壁が生じる
材料であればよい、電極８１は、ｎチャネルトランジス
タとＰチャネルトランジスタのドレインの領域に接触し
ている。 第１２図、第１３図あるいは第２０図のように、高抵抗
チャネル領域の上下にゲート電極を有するトランジスタ
の場合には、絶縁層７２は比較的厚くされる。たとえば
、０．５〜２ＩＬ■程度といったようにである。ゲート
入力容量をできるだけ小さくするためである。ゲート絶
縁膜？５，７９．８８゜９０は、チャネル長やチャネル
領域厚さにもよるがさくなれば当然ゲート絶縁膜の厚さ
は薄くすることになる。ここで、本発明のＭＯＳ）ラン
ジスタを浮遊チャネルＭＯ５）ランジスタ（Ｆｌｏａｔ
ｉｎｇＣｈａｎｎｅｌ　［０９τｒａｎｓｉｓｔｏｒ）
あるいは瞬時大電流ＭＯＳトランジスタ（Ｔｒａｎｓｉ
ｅｎｔ　Ｈｉｇｈ　ＣｕｒｒｅｎｔＭＯ６Ｔｒａｎｓｉ
ｓｔｏｒ）と呼んでおく。 未発ｔｌＪのｙｔ□ｓトランジスタにより、各種の論理
回路及び各種のメモリ回路が構成できることはいうまで
もない。第２１図（ａ）、（ｂ）に、Ｅ／Ｄ構成構成力
人力ＯＲ回路及びＮＡＮＤ回路を示す、第２２図には、
０ＭＯ５構成の２人力のＮＯＲ回路、ＮＡＮＤ回路を示
す、その他、フリツズフロップ回路、ダイナミックＲＡ
Ｍ、スタティックＲＡＭ等すべての半導体集積回路を構
成できる。 シリコン基板上に設けられた絶縁層上に浮遊チャネルを
有するＭＯＳトランジスタを形成する製法は、絶縁層を
Ｓ　ｉ０２にして、その上にＳ　＋　Ｈａ　。 Ｓｉ２Ｈ６等を原料ガスとするＣＶＩＩによりポリシリ
コンを堆積し、レーザアニール、電子線アニール犀より
単結晶化あるいは非常に結晶粒の大きな多結晶（結晶粒
の大きさは、トランジスタ１個の大きさにくらべて十分
大）にトランジスタを形成していけばよい、レーザアニ
ール等のかわりに、Ｓ　ｒ　０２上のポリシリコンにＳ
ｉ３Ｎ４．　Ｓｉ０２等の絶縁膜を被覆しておいて、カ
ーボンヒータなどによるヒータアニールによってもＳｉ
０２上のポリシリコンあるいはアモルファスシリコンの
単結晶化は行える。 アニールを開始する所のポリシリコンあるいはアモルフ
ァスシリコンを単結晶にしておくと、アニールによる単
結晶化はさらに顕著である。ブリッジングエピタキシー
と呼ばれる技術である。ブリッジングエピタキシーの時
には、始めにＳｉＯ□上に設けられるシリコン薄層は、
多結晶体（ｐｏｌｙ−ｃｒｙｓｔａｌ）であるよりは非
晶質体（ａｍｏｒｐｈｏｇ）であることの方がより適し
ている。８００℃程度の温度のヒータアニールの固相成
長（ｓｏｌｉｄ　ｐｈａｓｅ　ｅｐｉｔａｘｙ）で優れ
た単結晶が得られる。この非晶質シリコン薄層を低温ｃ
ｖｎ　（たとえば５００〜５５０℃程度）で堆積してお
いて、低温ブリッジングエビタキシーで、トランジスタ
を形成する部分の単結晶層を得る方法は、第１２図ある
いは第２０図のように、チャネルの上下にゲートを設け
る構造には特に適している。その１例を第２３図に示す
、基板７１にｎ＋基板を用いた場合につき説明する。ゲ
ート電極７４を埋込んだ絶縁Ｎ７３まで作った後、第２
３図（ａ）に示すように、ゲート電極７４の左側の絶縁
層７２．７３を所定の大きさでリアクティブイオンエツ
チングによりエツチングする。表面清浄化後、まず薄く
アモルファスシリコンをＣｖＤにより堆積する。切り込
んだ絶縁層側壁部に堆積したアモルファスシリコンを６
００℃程度のアニールの固相成長で結晶化する。その後
、１２　＋Ｓｉ■２ＣＩ２＋ＨＣＩ　ガス系を用いた温
度８００〜９００　”Ｃ程度の減圧選択工°ビタキシャ
ル成長で、穴の部分にだけ単結晶シリコン８３を成長さ
せる（第２３図（ｂ））。 単結晶領域８３の成長時には、Ａ　ｓ　ＨａやＰＨ３の
ドーパントガスを同時に流し５８３はｎ十領域にする。 ＳｉＨ，、５ｉ２Ｈ８等を原料ガスとする低温ＣＶＤに
より、アモルファスシリコン層９４を所定の厚さに堆積
する。その後、６００℃前後の温度でのアニールにより
、単結晶領域９３を種にして、アモルファス層９４を単
結晶化する。その後この単結晶Ｓｉ層に本発明のＭＯＳ
）ランジスタをたとえば第１２図のように形成する。ｎ
＋ソース領域７７が、ｎ十領域８３の上に位置するよう
にすれば、ｎ＋ソース領域の電位は、ｎ子基板７１から
与えることができるようになって、ソース配線用電極８
０が不必要となり、特に複雑なランダムロジックをレイ
アウトするような時には、配線が簡単になり大変具合が
よい。 絶縁層は、ＳｉＯ□　、　Ｓｉ３Ｎ、だけでなく、エピ
タキシャル成長の行えるマグネシアスピネル、Ｃａ　Ｆ
　２等でもよい。 等でもよい。 本発明のＭＯＳトランジスタが、ここで述べた実施例に
限らないことはもちろんである。導電型をまったく反対
にしたものでもよいことはいうまでもない、半導体もＳ
ｉに限らない。要するに、ソース領域、ドレイン領域と
隣接する以外のチャネル領域がほとんど絶縁層によって
覆われ、チャネル領域が実質的に浮遊状態にあるように
なされた構造であればよい、基板は、サファイアスピネ
ルあるいは石英等の絶縁物でもよい、特に、チャネル領
域が高抵抗領域により形成されている場合には、ゲート
入力容量がきわめて小さく、わずかな電流で高速度にゲ
ート電圧を制−することができしかもオフからオン状態
になる時に瞬時大電流が流れるため、高速動作に特に適
している。瞬時大電流は高速動作になる程大きくなるた
め、その高速性を一層顕著にする０本発明のＭＯＳトラ
ンジスタが相補型形式（ＣＭＯＳ形式）に構成された場
合には、オフからオン、オンからオフへのいずれのスイ
ッチング過程においても、瞬時大電流の効果が顕著にな
り、消費電力が少なく、きわめて高速の動作が実現され
、将来のＶＬＳ！の分野にきわめて有効である。 ４、図面の簡単な説明 第１図はＭＯ５ＳＩＴの断面構造図である。第２図はゲ
ート絶縁膜下のキャリア密度分布を示すグラフである。 第３図はＭＯＳダイオード半導体用電位分布を示すグラ
フである。第４図は高抵抗キャリアエピＭＯ３）ランジ
スタの動作を説明するための図である。第５図は本発明
の実施例の断面構造図である。第６図は本発明のトラン
ジスタの動作を説明するための回路図である。第７図は
チャネルソース間容量のチャネル・ソーー間順方向バイ
アス依存性を示すグラフである。第８図は本発明のトラ
ンジスタの動作を説明するための回路図である。ＭＳ９
図はゲート印加電圧波形図である。！８１０図、第１１
図、第１２図及び第１３図は本発明の実施例の断面図で
ある。第１４図は本発明のＭＯＳトランジスタを設計す
るためのモデル図である。第１５図及び第１６図は電位
障壁とチャネル長の関係を示すグラフである。第１７図
は本発明のＭＯＳ）ランジスタの動作説明図である。第
１８図は本発明のＭＯＳ）ランジスタを用いたインバー
タ回路図である。第１９図は本発明のＭＯＳ）ランジス
タを用いたＣＭＯＳインバータ回路図である。第２０図
は本発明のＭＯＳトランジスタを用いたＣＭＯＳの断面
図である。第２１図は本発明のＭＯＳトランジスタを用
いたＥ／Ｄ構成論理回路図である。第２２図は本発明の
ＭＯＳトランジスタを用いたＣＭＯＳ論理回路図である
。第２３図は本発明のトランジスタの製造工程説明図で
ある。 手続補正書 ｌ　事件の表示 特願昭５８−１５４０６９号 ２　発明の名称　半導体集積回路 ３　補正をする者 事件との関係　特許出願人 住所　宮城県仙台市米ケ袋２−１−１７−３０１氏名　
大　見　忠　弘 ４　代理人 住所　東京都渋谷区代々木１−５４−６明細書の発明の
詳細な説明の欄 ６　補正の内容 昭和５９年７月２６日付手続補正書第８頁第６行、第１
７頁第１３行、同頁第１４行、同頁第１６行及び第１８
頁第１３行のｒＡＪを「Ａ」と補正する。

Claims (1)

  1. 【特許請求の範囲】 １　同導電型高濃度領域よりなるソース領域及びドレイ
    ン領域の間に高抵抗領域よりなるチャネル領域を備え、
    前記ソース領域及び前記ドレイン領域と隣接する以外の
    前記チャネル領域の全表面が絶縁層によって覆われてお
    り、前記チャネルを覆う絶縁層の少なくとも一部が薄く
    なされており、前記薄くなされた絶縁層に隣接して前記
    ソース領域に対して高い拡散電位を有する導電性材料に
    よりゲート電極を形成した絶縁ゲート型トランジスタを
    駆動用トランジスタとして備えたことを特徴とする半導
    体集積回路。 ２　同導電型高濃度領域よりなるソース領域及びドレイ
    ン領域の間に高抵抗領域よりなるチャネル領域を備え、
    前記ソース領域及び前記ドレイン領域と隣接する以外の
    前記チャネル領域の全表面が絶縁層によって覆われてお
    り、前記チャネルを覆う絶縁層の少なくとも一部が薄く
    なされており、前記薄くなされた絶縁層に隣接して前記
    ソース領域に対して高い拡散電位を有する導電性材料に
    よりゲート電極を形成した、導電型が異なる２つの絶縁
    ゲート型トランジスタのドレイン電極及びゲート電極を
    互いに直結し、前記直結されたゲート電極を入力端子と
    なし、前記直結されたドレイン電極を出力端子となす相
    補型構成の絶縁ゲート型トランジスタを備えたことを特
    徴とする半導体集積回路。
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