JP2001035930A

JP2001035930A - 特性抽出装置、特性評価装置、および、半導体装置

Info

Publication number: JP2001035930A
Application number: JP11204562A
Authority: JP
Inventors: Kenji Yamaguchi; 健司山口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-07-19
Filing date: 1999-07-19
Publication date: 2001-02-09
Also published as: US6735558B1

Abstract

(57)【要約】【課題】移動度と速度飽和効果に関するパラメータ
を、他のＥＴデータとの整合性を持って抽出する。【解決手段】チャネル長のみが異なる２個以上のトラ
ンジスタについて、２個のドレイン・ソース間電圧Vds
の下で、線型領域でのIds-Vgs特性が測定される（Ｓ２
１）。その結果、２個のVdsに対して、Rtot=Vds/Ids対
チャネル長のグラフが得られ、それにより、それぞれの
Vdsに対する実効チャネル長Leffが抽出される（Ｓ２
２）。２個のVdsに対応する二つの実効チャネル長Le1と
Le2との関係をグラフに表し、Le1＝０のときのLe2の値
から、２個のVdsの差ΔVdsを割ることにより、速度飽和
係数U1が得られる（Ｓ２３）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、特性抽出装置、
特性評価装置、および、半導体装置に関する。

【０００２】

【従来の技術】ロジックデバイスの開発の過程では、回
路特性上の最適なマージンを見積もるために、回路シミ
ュレーションが広く用いられている。図３１は、回路シ
ミュレーションの概略を示す説明図である。回路シミュ
レーションを実行するには、回路シミュレータと称され
る装置が用いられる。回路シミュレータには、シミュレ
ーションの対象とされる回路（デバイス）を構成する各
素子の特性に関するデータと、各素子の接続条件に関す
るデータ（「回路接続情報」と称される）とが、入力さ
れる。回路シミュレータは、入力されたデータにもとづ
いて、シミュレーションを実行し、回路の特性に関する
データを出力する。オペレータ（操作者）は、出力され
たデータにもとづいて、最適なマージンを持って回路が
動作するか否かを判定することができ、その判定結果を
デバイスの開発へとフィードバックすることができる。

【０００３】最先端のロジックデバイスの開発では、特
に、世界標準となっている周知のSPICEモデルにもとづ
く回路シミュレーションが用いられるのが通例である。
しかも、素子の特性として代表値だけを採用するのでは
なく、デバイスの製造工程の中で生じる誤差（プロセス
誤差）をも考慮して、最良値から最悪値までの素子の特
性のばらつきをも取り入れたモデリング、すなわち、ワ
ースト(worst)／ベスト(best)モデリングが行われる。S
PICEを用いたワースト／ベストモデリングでは、ＥＴ(E
lectrical Test)データにもとづく方法が、主流となっ
ている。

【０００４】この方法では、素子の特性に関するデータ
として、ＥＴデータと称されるパラメータ群が入力され
る。そして、入力されたＥＴデータが、SPICEモデルに
もとづくシミュレーションを実行するのに必要とされる
SPICEパラメータと称されるパラメータ群へと変換され
た後、回路シミュレーションが実行される。ＥＴデータ
は、SPICEパラメータとの対応付けが可能であるばかり
でなく、物理的意味を有するパラメータであるために、
素子の電気的特性から直接に抽出することができ、しか
も、短時間で抽出が可能であるという利点がある。

【０００５】素子がMOSFET（MOS型電解効果トランジス
タ）である場合には、ＥＴデータとして、閾値電圧Vt
h、チャネルショートニングDL、外部抵抗Rds、チャネル
ナローイングDW、移動度μ、および、飽和速度Vsat（ま
たは、Vsatに代わる速度飽和効果を表現するパラメー
タ）が、抽出される。図３２は、これらのパラメータの
物理的意味を説明するためのMOSFETの断面図である。マ
スクの寸法としてのチャネル長（マスク長）Lmと、電気
的に実効的なチャネル長（実効チャネル長）Leffとの差
として、チャネルショートニングDLが定義される。すな
わち、 DL＝Lm−Leff ・・・・(e1)、である。

【０００６】図示を略するが、同様に、マスクの寸法と
してのチャネル幅（マスク幅）Wmと、電気的に実効的な
チャネル幅（実効チャネル幅）Weffとの差として、チャ
ネルナローイングDWが定義される。すなわち、 DW＝Wm−Weff ・・・・(e2)、である。

【０００７】ソース電極SSとドレイン電極DDの間の全抵
抗は、チャネル領域Chの抵抗（チャネル抵抗）Rchと、
外部抵抗Rdsとの和で与えられる。ソース電極SSおよび
ドレイン電極DDは、いずれも電極配線を含んでいる。外
部抵抗Rdsは、チャネル領域Chの外側の抵抗成分であ
り、一般に、ソース領域Sおよびドレイン領域Dの抵抗
（ソース・ドレイン抵抗）と、電極（電極配線を含む）
の抵抗とを含んでいる。すなわち、全抵抗をRtotとする
と、 Rtot＝Rch＋Rds ・・・・(e３)、である。外部抵抗Rdsは、チャネル長の長い素子では、
チャネル抵抗Rchが大きいため、重要ではない。しか
し、微細化が進んだ素子では、チャネル抵抗Rchが小さ
いために、外部抵抗Rdsが重要となる。特に、電極の抵
抗成分も無視できなくなる。ゲート電極と半導体層との
間には、厚さToxのゲート絶縁膜OXが介在している。

【０００８】

【発明が解決しようとする課題】しかしながら、MOSFET
に関するこれらのパラメータを、互いに整合性のとれた
形態で抽出する方法は、従来知られていなかった。チャ
ネルショートニングDL、および、外部抵抗Rdsについて
は、例えば、特願平10-213019号（以下、文献１）に記
載されるように、精度の良い抽出方法が案出されてお
り、また、チャネルナローイングDWについては、例え
ば、特願平10-239148号（以下、文献２）に記載される
ように、精度良く抽出する方法が案出されている。しか
しながら、移動度μおよび飽和速度Vsatに関しては、他
のパラメータと整合した形態で抽出を行う方法は知られ
ていない。

【０００９】例えば、移動度μに関しては、これを抽出
する代表的な方法として、Moneda法が従来より知られて
いる。Moneda法については、F. H. De La Moneda, H.
N. Kothcha and M. Shatzkes," Measurement of MOSFET
Constants," IEEE Elect. Dev. Lett., EDL-3(1), pp.
10, 1982（以下、文献３）に開示されている。Moneda
法では、移動度μのモデルとして、つぎの式(1)が仮定
される。

【００１０】

【数８】

【００１１】ここで、Vgsはゲート・ソース間電圧Vgsで
あり、μ0はゲート・ソース間電圧Vgsが閾値電圧Vthに
一致したときの移動度μであり、θはパラメータであ
る。

【００１２】このとき、全抵抗Rtotは、つぎの式(2)で
与えられる。

【００１３】

【数９】

【００１４】ここで、パラメータSは、つぎの式(3)で与
えられる。

【００１５】

【数１０】

【００１６】ここで、パラメータCoxは、ゲート絶縁膜O
Xのキャパシタンスである。

【００１７】移動度μの抽出は、式(2)にもとづいて、
以下の手順に沿って行われる。工程１：チャネル長のみ異なる複数のトランジスタ（MO
SFET）の線型領域におけるドレイン・ソース間電流Ids
対ゲート・ソース間電圧Vgs特性（Ids-Vgs特性）を測定
する。工程２：各トランジスタに対して、図３３が示すよう
に、Rtot-1/(Vgs-Vth-Vds/2)特性をプロットし、線型フ
ィッティングを行う。Vdsはドレイン・ソース間電圧で
ある。このとき、直線の傾きは、式(3)のSに相当し、縦
軸切片は、θ・S＋Rds（＝R）となる。工程３：工程１の結果から、図３４が示すように、S-Lm
特性をプロットして、線型フィッティングを行う。この
とき、直線の傾きは、1/(μ0・Cox・Weff）(＝C)とな
る。工程４：Wm≒Weffとし、Cox＝εox／Toxとして、工程３
の結果から、μ0をTox/(C・εox・Wm)で与える。ここ
で、εoxは、キャパシタンスCoxと1/Toxとの間の比例係
数である。なお、Coxには、実測値を与えても良い。工程５：工程１の結果から、図３５が示すように、R-S
特性をプロットして、線型フィッティングを行う。この
とき、直線の傾きはθとなる。

【００１８】以上のように、Moneda法では、移動度μに
関して一次の劣化を仮定し、ゲート・ソース間電圧Vgs
が閾値電圧Vthの近傍にあるときのチャネルショートニ
ングDL、外部抵抗Rds、および、移動度μに関するパラ
メータμ0，θを抽出する。したがって、二次の移動度
劣化係数の抽出、あるいは、Vgs依存性を有する外部抵
抗Rdsの抽出を行うことはできない。

【００１９】速度飽和効果に関する従来周知の抽出法に
ついても、同様のことが云える。飽和効果に関するパラ
メータを抽出する従来の代表的な方法では、つぎの式
(4)が用いられる。

【００２０】

【数１１】

【００２１】ここで、U1は飽和速度係数である。

【００２２】速度飽和効果の抽出は、式(4)にもとづい
て、以下の手順に沿って行われる。工程１：チャネル長のみ異なる複数のトランジスタ（MO
SFET）の線型領域におけるIds-Vgs特性を測定する。工程２：各トランジスタに対して、β0を（Ids-Vds特性
の傾きの最大値）／Vdsとする。工程３：図３６が示すように、１／β0-Leff特性をプロ
ットし、線型フィッティングを行う。このとき、直線の
傾きは、１／（μ0・Cox・Weff）（＝A)である。また、
縦軸切片は、U1・Vds／（μ0・Cox・Weff）（＝B)であ
る。工程４：工程３の結果から、速度飽和係数U1をB/(A・Vd
s)で与える。この従来方法では、速度飽和係数U1は、他のＥＴデータ
と整合性のとれた形態で抽出されるものではなく、外部
抵抗Rdsの影響を受けるので、抽出精度に問題があると
云われている。

【００２３】以上のように、従来の移動度μおよび速度
飽和効果の抽出方法では、パラメータDL，Rds，DW等の
抽出と整合した形態では、抽出が行われず、そのため
に、精度の劣化が避けられないという問題点があった。

【００２４】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、MOSFETのＥＴ
データの抽出を、相互に整合した形式で行い、それによ
って精度の高い特性評価を可能にする特性抽出装置およ
び特性評価装置を得ることを目的としており、さらに、
これらの装置を用いて製造された半導体装置、ならび
に、特性抽出装置および特性評価装置による精度の高い
ＥＴデータの抽出を可能にする半導体装置を、提供する
ことを目的とする。

【００２５】

【課題を解決するための手段】第１の発明の装置は、MO
Sトランジスタの速度飽和効果を表現するパラメータを
抽出する特性抽出装置であって、(a) 前記MOSトランジ
スタの特性の測定データを表現する信号を受信し、当該
信号にもとづいて、２個以上のドレイン・ソース間電圧
に対する前記MOSトランジスタの実効チャネル長を抽出
する実効チャネル長抽出部と、(b) 抽出された前記実効
チャネル長にもとづいて、前記パラメータを算出し、そ
の値を表現する信号を出力するパラメータ算出部と、を
備える。

【００２６】第２の発明の装置では、第１の発明の特性
抽出装置において、前記パラメータ算出部(b) が、(b-
1) 前記実効チャネル長を、前記ドレイン・ソース間電
圧Vdsの関数Le(Vds)とし、別のパラメータLeffを用い
て、つぎの関係：

【００２７】

【数１２】

【００２８】を仮定することにより、前記速度飽和効果
を表現する前記パラメータとして、速度飽和係数U1を算
出するU1算出部、を備える。

【００２９】第３の発明の装置では、第２の発明の特性
抽出装置において、前記U1算出部(b-1) が、(b-1-1) 前
記２個以上のドレイン・ソース間電圧が、２個のドレイ
ン・ソース間電圧Vds1,Vds2であって、これらVds1,Vds2
に対して前記関係を用いて算出される前記関数の値Le(V
ds1)とLe(Vds2)の組を、前記２個以上のMOSトランジス
タの各々ごとに、グラフ上のデータ点として表現する装
置部と、(b-1-2) 前記グラフの上で、前記データ点を集
合を直線で表現する装置部と、(b-1-3) 前記直線上で、
前記Le(Vds1)が約ゼロであるときの前記Le(Vds2)の値か
ら、前記Vds1と前記Vds2の差であるVds2−Vds1を割るこ
とにより、前記速度飽和係数U1を得る装置部と、を備え
る。

【００３０】第４の発明の装置では、第２の発明の特性
抽出装置において、前記U1算出部(b-1) が、(b-1-1) 前
記２個以上のドレイン・ソース間電圧が、２個のドレイ
ン・ソース間電圧Vds1,Vds2であって、これらVds1,Vds2
に対して前記関係を用いて算出される前記関数の値Le(V
ds1)とLe(Vds2)を用いて、比率Le(Vds2)／Le(Vds1)と逆
数１／Le(Vds1)の組を、前記２個以上のMOSトランジス
タの各々ごとに、グラフ上のデータ点として表現する装
置部と、(b-1-2) 前記グラフの上で、前記データ点を集
合を直線で表現する装置部と、(b-1-3) 前記直線の傾き
から、前記Vds1と前記Vds2の差であるVds2−Vds1を割る
ことにより、前記速度飽和係数U1を得る装置部と、を備
える。

【００３１】第５の発明の装置では、第１ないし第４の
いずれかの発明の特性抽出装置において、前記実効チャ
ネル長抽出部(a) が、(a-1) 前記測定データを表現する
信号として、チャネル長のみが異なる２個以上のMOSト
ランジスタの特性の測定データを表現する信号を受信
し、当該信号にもとづいて、前記チャネル長のみが異な
る前記２個以上のMOSトランジスタについて、２個以上
のドレイン・ソース間電圧Vdsの下での、ドレイン・ソ
ース間電流Ids対ゲート・ソース間電圧Vgsに関するデー
タを得る装置部と、(a-2) 前記２個以上のMOSトランジ
スタ、前記２個以上のドレイン・ソース間電圧Vds、お
よび、２個以上のゲートオーバドライブVgtに対して、V
ds／Idsで定義される全抵抗と前記チャネル長との組
を、グラフ上のデータ点として表現する装置部と、(a-
3) ドレイン・ソース間電圧Vds、および、ゲートオーバ
ドライブVgtのいずれもが共通する前記データ点の集合
を、個別に、直線で表現する装置部と、(a-4) 前記２個
以上のドレイン・ソース間電圧Vdsの各々に対して、ゲ
ートオーバドライブVgtが異なる前記直線どうしの交点
から、前記実効チャネル長を算出する装置部と、を備え
る。

【００３２】第６の発明の装置は、第２ないし第４のい
ずれかの発明の特性抽出装置において、(c) チャネル長
のみが異なる２個以上のMOSトランジスタの特性の測定
データを表現する信号を受信し、当該信号にもとづい
て、ゲートオーバドライブVgtの関数としての単位実効
チャネル長当たりのチャネル抵抗ｆ(Vgt)を抽出するｆ
抽出部と、(d) チャネル幅のみが異なる２個以上のMOS
トランジスタの特性の測定データを表現する信号を受信
し、当該信号にもとづいて、前記ゲートオーバドライブ
Vgtの関数としてのチャネルナローイングDW(Vgt)を抽出
するDW抽出部と、(e) ゲート絶縁膜のキャパシタンスCo
x、ドレイン・ソース間電圧Vds、および、チャネル幅Wm
を用いたつぎの関係：

【００３３】

【数１３】

【００３４】および

【００３５】

【数１４】

【００３６】で表される、ゲートオーバドライブVgtの
関数としての移動度μ(Vgt)にフィッティングするよう
に、前記パラメータを決定するμ算出部と、(f) 前記U1
算出部(b-1) で算出された前記速度飽和係数U1と前記μ
算出部(e)で決定された前記パラメータとの関数で与え
られる飽和速度を、前記速度飽和効果を表現するパラメ
ータとして算出し、その値を表現する信号を出力するVs
at算出部と、をさらに備える。

【００３７】第７の発明の装置は、MOSトランジスタの
移動度を表現するパラメータを抽出する特性抽出装置で
あって、(a) チャネル長のみが異なる２個以上のMOSト
ランジスタの特性の測定データを表現する信号を受信
し、当該信号にもとづいて、ゲートオーバドライブVgt
の関数としての単位実効チャネル長当たりのチャネル抵
抗ｆ(Vgt)を抽出するｆ抽出部と、(b) チャネル幅のみ
が異なる２個以上のMOSトランジスタの特性の測定デー
タを表現する信号を受信し、当該信号にもとづいて、前
記ゲートオーバドライブVgtの関数としてのチャネルナ
ローイングDW(Vgt)を抽出するDW抽出部と、(c) ゲート
絶縁膜のキャパシタンスCox、ドレイン・ソース間電圧V
ds、および、チャネル幅Wmを用いたつぎの関係：

【００３８】

【数１５】

【００３９】および

【００４０】

【数１６】

【００４１】で表される、ゲートオーバドライブVgtの
関数としての移動度μ(Vgt)にフィッティングするよう
に、前記パラメータを決定し、その値を表現する信号を
出力するμ算出部と、を備える。

【００４２】第８の発明の装置では、第７の発明の特性
抽出装置、前記ｆ抽出部(a) が、(a-1) 前記チャネル長
のみが異なる前記２個以上のMOSトランジスタについ
て、ドレイン・ソース間電流Ids対ゲート・ソース間電
圧Vgsに関するデータを得る装置部と、(a-2) 前記チャ
ネル長のみが異なる前記２個以上のMOSトランジスタ、
および、２個以上のゲートオーバドライブVgtに対し
て、Vds／Idsで定義される全抵抗と前記チャネル長との
組を、グラフ上のデータ点として表現する装置部と、(a
-3) ゲートオーバドライブVgtが共通する前記データ点
の集合を、個別に、直線で表現する装置部と、(a-4) 前
記２個以上のゲートオーバドライブVgtにそれぞれ対応
する前記直線の傾きから、前記ゲートオーバドライブVg
tの関数としての前記単位実効チャネル長当たりのチャ
ネル抵抗ｆ(Vgt)を算出する装置部と、を備える。

【００４３】第９の発明の装置では、第７または第８の
発明の特性抽出装置、前記DW抽出部(b) が、(b-1) 前記
チャネル幅のみが異なる前記２個以上のMOSトランジス
タについて、ドレイン・ソース間電流Ids対ゲート・ソ
ース間電圧Vgsに関するデータを得る装置部と、(b-2)
前記チャネル幅のみが異なる前記２個以上のMOSトラン
ジスタ、および、２個以上のゲートオーバドライブVgt
に対して、Ids／Vdsで定義されるコンダクタンスまたは
ドレイン・ソース間電流Ids自身と、前記チャネル幅と
の組を、グラフ上のデータ点として表現する装置部と、
(b-3) ゲートオーバドライブVgtが共通する前記データ
点の集合を、個別に、直線で表現する装置部と、(b-4)
前記２個以上のゲートオーバドライブVgtにそれぞれ対
応する前記直線の、チャネル幅を表す座標軸の切片か
ら、前記ゲートオーバドライブVgtの関数としての前記
チャネルナローイングDW(Vgt)を算出する装置部と、を
備える。

【００４４】第１０の発明の装置は、MOSトランジスタ
を有する回路の特性を評価する特性評価装置であって、
(1) 前記MOSトランジスタのＥＴデータを抽出する装置
部であって、(1-1) 第１ないし第６のいずれかの発明の
特性抽出装置と、(1-2) 第７ないし第９のいずれかの発
明の特性抽出装置と、を含むＥＴデータ抽出部と、(2)
前記ＥＴデータ抽出部(1) で抽出された前記ＥＴデータ
に対して、主成分分析を実行することにより、独立変数
を抽出する主成分分析部と、(3) 前記独立変数の少なく
とも一部に対して、統計的ばらつきを付与することによ
り、前記ＥＴデータに統計的ばらつきを付与するモンテ
カルロ計算部と、(4) 前記モンテカルロ計算部(3) で得
られた統計的にばらつく前記ＥＴデータを表現する信号
と、前記回路を構成する素子の間の接続条件に関する情
報である回路接続情報を表現する信号と、を受信して前
記回路に関する回路シミュレーションを実行する回路シ
ミュレータと、を備える。

【００４５】第１１の発明の半導体装置は、第１ないし
第９のいずれかの発明の特性抽出装置、または、第１０
の発明の特性評価装置を用いて製造されている。

【００４６】第１２の発明の半導体装置は、MOSトラン
ジスタを含み、半導体基板に作り込まれた集積回路と、
前記半導体基板に作り込まれ、前記集積回路から分離さ
れた３個以上のMOSトランジスタとを、備え、前記３個
以上のMOSトランジスタは、互いにマスク長としてのチ
ャネル長のみが異なる組と、互いにマスク幅としてのチ
ャネル幅のみが異なる組とを、互いに重複を許して含ん
でいる。そして、前記チャネル長のみが異なる組に対し
て、チャネル長に関する仕上がり長とマスク長との間の
差の、チャネル長が最大の第１トランジスタとチャネル
長が最小の第２トランジスタとの間でのずれΔＬと、前
記第１トランジスタのマスク長LmＬＯと、仕上がり幅と
してチャネル幅の、前記第１トランジスタと前記第２ト
ランジスタとの間でのずれΔＷと、前記第１トランジス
タのマスク幅としてのチャネル幅WmＬＯと、前記第２ト
ランジスタの外部抵抗Rdsiと、前記第１トランジスタと
前記第２トランジスタとの間での外部抵抗のずれΔRds
と、前記第２トランジスタのマスク長としてのチャネル
長Lmiと、実効ゲート長に相対的なチャネルショートニ
ングの抽出誤差の許容値ｒと、に関して、つぎの関係：

【００４７】

【数１７】

【００４８】で与えられる条件が満たされている。さら
に、前記チャネル幅のみが異なる組に対して、チャネル
幅に関する仕上がり幅とマスク幅との間の差の、チャネ
ル幅が最大の第１トランジスタとチャネル幅が最小の第
２トランジスタとの間でのずれΔＷと、前記第１トラン
ジスタのマスク幅WmＷＩと、仕上がり長としてのチャネ
ル長の、前記第１トランジスタと前記第２トランジスタ
との間でのずれΔＬと、前記第１トランジスタのマスク
長としてのチャネル長LmＷＩと、実効ゲート幅に相対的
なチャネルナローイングの抽出誤差の許容値ｒと、に関
して、つぎの関係：

【００４９】

【数１８】

【００５０】で与えられる条件が満たされている。

【００５１】

【発明の実施の形態】1. ＥＴデータの抽出．SPICEモデ
ルでは、MOSFETのDC特性は、すでに述べたＥＴデータを
用いて、つぎの式(5)または式(5a)で記述される。

【００５２】

【数１９】

【００５３】周知のように、SPICEモデルには、低位か
ら高位までの様々な段階のバージョンが準備されてお
り、オペレータ（操作者）が所望する特性評価の精度の
高さに応じて、使い分けを行うことが可能となってい
る。高位のバージョンでは、式(5)または式(5a)に、チ
ャネル領域Chの深さ方向およびチャネル長の方向等の二
次元的な構造にもとづく補正が加えられ、より精度の高
いシミュレーションが行われる。以下に述べる本実施の
形態の方法は、いずれのバージョンにも適合する。

【００５４】速度飽和効果は、式(5)では速度飽和係数U
1を通じて取り入れられ、式(5a)では飽和速度Vsatを通
じて取り入れられている。電圧Vds'は、図３２における
チャネル領域Chを横切る電圧であり、ドレイン・ソース
間電圧Vdsから、外部抵抗Rdsに生じる電圧降下を差し引
いた値に等しい。また、電圧Vgs'は、ゲート・ソース間
電圧Vgsから、ソース抵抗Rds／2に生じる電圧降下を差
し引いた値に等しい。したがって、回路シミュレーショ
ンは、式(5)または式(5a)に加えて、外部抵抗Rdsをも考
慮して遂行される。また、キャパシタンスCoxは、例え
ば、 Cox＝εox／Tox ・・・・(e４)、によって与えられる。したがって、MOSFETのＥＴデータ
として、移動度μ、キャパシタンスCox（または、To
x）、チャネルショートニングDL、チャネルナローイン
グDW、閾値電圧Vth、速度飽和係数U1（または、飽和速
度Vsat）、および、外部抵抗Rdsが抽出されると良い。

【００５５】図１は、本発明の実施の形態のＥＴデータ
の抽出の手順を示すフローチャートである。ＥＴデータ
の抽出は、例えば、閾値電圧Vthの抽出（ステップＳ
１）、チャネルショートニングDLおよび外部抵抗Rdsの
抽出（ステップＳ２）、チャネルナローイングDWの抽出
（ステップＳ３）、移動度μの抽出（ステップＳ４）、
および、速度飽和効果（例えば、飽和速度Vsat）の抽出
（ステップＳ５）の順に実行される。

【００５６】図１の手順では、３個以上のトランジスタ
（MOSFET）の線型領域におけるIds-Vgs特性にもとづい
て、μ、DL、DW、速度飽和効果、および、Rdsの抽出が
行われる。図２が示すように、３個以上のトランジスタ
の中には、チャネル長（例えばマスク長）のみが異なる
２個以上のトランジスタと、チャネル幅（例えばマスク
幅）のみが異なる２個以上のトランジスタとが含まれ
る。図２には、マスク幅Wmが共通し、マスク長Lmが異な
る２個のトランジスタ（符号１，２）と、マスク長Lmが
共通し、マスク幅Wmが異なる２個のトランジスタ（符号
２，３）が例示されている。すなわち、図２は、最少の
トランジスタセットを例示している。なお、図２におい
て、添字"WI"は最大チャネル幅のトランジスタに関する
データを表し、添字"Lo"は最大チャネル長のトランジス
タに関するデータを表している。

【００５７】また、Ids-Vgs特性として、ドレイン・ソ
ース間電圧Vdsが異なる２通りのスイープデータ（Vgsを
スイープしたときに得られるIds-Vgsの関係を示すデー
タ）が用いられる。

【００５８】このように、実施の形態の方法では、移動
度μおよび速度飽和効果を含めて、すべてのＥＴデータ
が、互いに整合した形態で抽出される。このため、精度
の高いＥＴデータの抽出が行われ得る。以下に、図１の
各ステップにおける抽出の方法について説明する。これ
らのステップの中で、ステップＳ１〜Ｓ３に対しては、
従来周知の方法が採用可能である。特に、ステップＳ２
については文献１に記載された方法、ステップＳ３につ
いては文献２に記載された方法が、精度を高める上で特
に有効である。これに対して、ステップＳ４，Ｓ５は、
本実施の形態に特徴的な方法で遂行される。

【００５９】1.1. Vthの抽出．閾値電圧Vthの抽出は、
従来周知の外挿法または低電流法を用いて行われる。外
挿法では、図３のグラフが示すように、一定のドレイン
・ソース間電圧Vdsの下でのIds-Vgs特性が測定される。
ドレイン・ソース間電圧Vdsとして、例えば、Vds=0.05
Ｖなどの低い値が選ばれる。そして、得られた曲線上で
傾きが最大となる部分を直線外挿することにより、横軸
切片として、Vth＋Vds／2、が得られる。これは、式(5)
または式(5a)が示すように、ゲート・ソース間電圧Vgs
が、Vth＋Vds／2、に近いときには、ドレイン・ソース
間電流Idsが、（Vgs−Vth−Vds／2）に比例することに
よって、根拠づけられる。ドレイン・ソース間電圧Vds
は、既知であるから、結果として、閾値電圧Vthが得ら
れる。

【００６０】低電流法においても、一定のドレイン・ソ
ース間電圧Vdsの下でのIds-Vgs特性が測定される。そし
て、図４のグラフが示すように、ある一定値Ａが経験的
に定められ、一定値Ａに対するゲート・ソース間電圧Vg
sの値として、閾値電圧Vthが得られる。低電流法では、
一定値Ａの設定の任意性に由来して精度が劣るため、外
挿法が、より一般的となっている。

【００６１】1.2. DLおよびRdsの抽出．チャネルショー
トニングDLおよび外部抵抗Rdsは、チャネル長のみが異
なる２個以上のトランジスタを用いて、線型領域のIds-
Vgs特性から抽出される。線型領域とは、ドレイン・ソ
ース間電圧Vdsが低い領域に該当する。すなわち、チャ
ネル長のみが異なる２個以上のトランジスタに関して、
低い一定のドレイン・ソース間電圧Vdsの下で、Ids-Vgs
特性が測定される。ドレイン・ソース間電流Idsは、 Rtot＝Vds／Ids ・・・・(e５)、の関係を用いて、全抵抗Rtotへと換算することができ
る。その結果、図５が示すように、Rtot−Lmの関係を、
２個以上のトランジスタに関して、二通り以上のゲート
・ソース間電圧Vgsに対して、グラフに表すことができ
る。

【００６２】図５において、パラメータVgtは、 Vgt＝Vgs−Vth ・・・・(e６)、で定義され、ゲートオーバドライブと称される。図５
は、２個のトランジスタｉ，ｏに対して、VgtおよびVgt
+δVgtの二つの値に対するRtotとLmとの間の関係を示し
ている。同一のVgtに対する異なるトランジスタの測定
点は、理論的には直線（一次関数）上に位置する。そし
て、異なるVgtに対応する複数の直線の交点が、外部抵
抗Rdsの測定値Rds＊、および、チャネルショートニング
DLの測定値DL＊に相当する。このようにして、測定値と
してのRdsおよびDLが抽出される。Lmは既知であるか
ら、抽出されたDLと式(e１)とによって、実効チャネル
長Leffが抽出される。

【００６３】チャネル抵抗Rchは、Vgtの関数としての係
数ｆ(Vgt)を用いて、 Rch＝Leff・ｆ・・・・(e７)、と表される。係数ｆは、単位チャネル長当たりのチャネ
ル抵抗を表現する。したがって、式(e３)から、 Rtot＝Leff・ｆ＋Rds ・・・・(e８)、となる。Rdsも一般にVgtの関数である。式(e１)および
(e８)から、図５の直線の傾きが、係数ｆに相当する。
本発明の実施の形態では、この係数ｆは、後述する移動
度μの抽出で用いられる。

【００６４】0.25μm以下の大きさのトランジスタで
は、抽出される実効チャネル長Leffは、ドレイン電界の
影響により、ドレイン・ソース間電圧Vdsに大きく依存
する。Vdsの影響を排除したVds＝０での実効チャネル長
Leffを得るには、つぎのような方法が有効である。与え
られたVdsの下で抽出された実効チャネル長LeffをLe(Vd
s)とすると、Le(Vds)は、つぎの式(6)で与えられる。

【００６５】

【数２０】

【００６６】したがって、ドレイン・ソース間電圧Vds
を２通り以上の値に設定して、それぞれについて、Le(V
ds)を抽出することにより、図６のグラフが得られる。
式(6)から抽出された値は、図６のグラフの上で、直線
上に並ぶので、最上自乗法等を用いて直線を定めること
により、その縦軸切片として、求めるべき実効チャネル
長Leffが得られる。このようにして、より精度の高い実
効チャネル長Leffが抽出される。式(6)が示すように、
図６の直線の傾きは、速度飽和係数U1に相当する。この
速度飽和係数U1の値は、後述する速度飽和効果の抽出で
用いられる。

【００６７】1.3. DWの抽出．チャネルナローイングDW
は、チャネル幅のみが異なる２個以上のトランジスタを
用いて、線型領域のIds-Vgs特性から抽出される。すな
わち、チャネル幅のみが異なる２個以上のトランジスタ
に関して、一定の低いゲート・ソース間電圧の下で、Id
s-Vgs特性が測定される。ドレイン・ソース間電流Ids
は、 Gm＝Ids／Vds ・・・・(e９)、の関係を用いて、コンダクタンスGmへと換算することが
できる。

【００６８】その結果、図７が示すように、Gm−Wmの関
係（または、Gmを用いずに、Ids-Wmの関係そのもの）
を、２個以上のトランジスタに関して、グラフに表すこ
とができる。同一のVgtに対する異なるトランジスタの
測定点は、理論的には直線（一次関数）上に位置する。
そして、直線の横軸切片がチャネルナローイングDWに相
当する。このようにして、測定値としてのDWが抽出され
る。Wmは既知であるから、抽出されたDWと式(e２)とに
よって、実効チャネル幅Weffが抽出される。

【００６９】抽出されるチャネルナローイングDWは、一
般には、ゲートオーバドライブVgtに依存する関数DW(Vg
t)である。ゲートオーバドライブVgtの影響を排除したV
gt＝０での実効チャネル幅Weffあるいはチャネルナロー
イングDWを得るには、図７が示すように、互いに異なる
２個以上のVgtの値、例えば、Vgt1およびVgt2に対するG
m-Wmの関係を得ると良い。それにより、それぞれの直線
の横軸切片としてDWが抽出される。すなわち、Vgt1に対
するDWとしてDW1が抽出され、Vgt2に対するDWとしてDW2
が抽出される。

【００７０】このようにして抽出されたDWとVgtの間の
関係から、図８のグラフが得られる。DW-Vgtの関係を直
線で近似し、最上自乗法等を用いて直線を定めることに
より、その縦軸切片の値DW＊として、求めるべきチャネ
ルナローイングDWが得られる。得られたDWは、式(e２)
から、実効チャネル幅Weffへと換算することができる。

【００７１】1.4. μの抽出．図９は、本実施の形態に
おける移動度μを抽出する手順を示すフローチャートで
ある。移動度μを抽出するには、まず、ステップＳ１１
において、チャネル長のみが異なる２個以上のトランジ
スタ（例えば、チャネル長の長いトランジスタLoと、チ
ャネル長が短いトランジスタSh）と、チャネル幅のみが
異なる２個以上のトランジスタ（例えば、トランジスタ
Loと、それよりもチャネル幅が短いトランジスタNa）と
について、線型領域でのIds-Vgs特性が測定される。そ
の結果、例えば２個のトランジスタLo,Shに関して、図
５のグラフが得られる。それにより、直線の傾きとし
て、式(e７)で定義される係数ｆが抽出される（ステッ
プＳ１２）。係数ｆは、一般に、ゲートオーバドライブ
Vgtの関数ｆ(Vgt)で表現される。さらに、例えば２個の
トランジスタLo,Naに関して、図７または図８のグラフ
が得られ、それにより、ゲートオーバドライブVgtの関
数としてのチャネルナローイングDW(Vgt)が抽出され
る。それにより、実効チャネル幅Weff(Vgt)が得られる
（ステップＳ１３）。

【００７２】係数ｆから、つぎの式(7)によって係数ｈ
を導入することができる。

【００７３】

【数２１】

【００７４】したがって、抽出された実効チャネル幅We
ffと係数ｆとから、係数ｈが抽出される。係数ｈは、一
般に、ゲートオーバドライブVgtの関数ｈ(Vgt)で表現さ
れる。さらに、式(e７)から、チャネル抵抗Rchは、 Rch＝Leff・f＝h・Leff／Weff ・・・・(e10) で表現される。この式(e10)、および、式(5)（または式
(5a)）から、つぎの式(8)が導かれる。

【００７５】

【数２２】

【００７６】キャパシタンスCoxとして、Moneda法の説
明の中で既に述べた、つぎの式(e11)、 Cox＝εox／Tox ・・・・(e11) にもとづいて、実測値を付与することができる。その結
果、図１０が示すように、式(8)にもとづいて、１／μ
−Vgtの関係をグラフに表すことができる。図１０にお
いて、曲線Ｃ１が、式(8)にもとづく関係を模式的に示
している。

【００７７】SPICEモデルでは、式(5)または式(5a)に含
まれる移動度μとして、例えば、１／μをVgtのべき乗
で記述するモデルを用いることができる。つぎの式(9)
は、１／μを０次から２次のべき乗までの和で表現した
例を示している。この式(9)では、μのVgt依存性は、３
個のパラメータU0,UA,UBで規定される。パラメータU0
は、０次近似でのμの値に対応し、電界εyが低い領域
でのμ、すなわち、低電界移動度に相当する。パラメー
タUA,UBは、それぞれ、１次および２次の移動度劣化係
数と称され、１次近似、および２次近似における補正の
大きさを表現している。

【００７８】

【数２３】

【００７９】図１０が示すように、例えば式(9)を表現
する曲線Ｃ２が、式(8)にもとづく曲線Ｃ１に最も近く
なるように、例えば、最小自乗法を用いることにより、
パラメータU0,UA,UBの値が抽出される。これにより、移
動度μの抽出が完了する（図９のステップＳ１４）。式
(9)において、パラメータUBを強制的にゼロに設定すれ
ば、１次近似でのμが抽出され、さらに、パラメータUA
をもゼロに設定すれば、０次近似でのμが抽出されるこ
ととなる。必要とする特性評価の精度に応じて、オペレ
ータがいずれかの近似を任意に選択することができる。

【００８０】なお、以上の移動度μの抽出において用い
られる係数ｆは、ステップＳ４（図１）の中で抽出され
る代わりに、ステップＳ２の中で、チャネルショートニ
ングDLおよび外部抵抗Rdsと同時に抽出されても良く、
その方が処理効率は高まる。同様に、実効チャネル幅We
ffについても、ステップＳ４の中で改めて抽出される必
要はなく、ステップＳ３で抽出された値をそのまま用い
ても良く、その方が処理効率上、より好ましい。後述す
る特性抽出装置（図２４）は、この望ましい形態に対応
している。

【００８１】1.5. 速度飽和効果の抽出．図１１のグラ
フが示すように、チャネル領域Chにチャネル長の方向に
印加される電界εyが強まるのにともない、キャリアの
速度ｖは増加する。電界εyが比較的弱い領域では、速
度ｖは、電界εyとともに急速に増加するが、電界εyが
ある程度以上に強まると、速度ｖは飽和する傾向を示
す。速度ｖの飽和値が、飽和速度Vsatである。すでに述
べたように、速度飽和の効果は、式(5)では、飽和速度V
satを通じて、式(5a)では、速度飽和係数U1を通じて反
映されている。

【００８２】図１２は、本実施の形態における速度飽和
係数U1を抽出する手順を示すフローチャートである。速
度飽和係数U1を抽出するには、まず、ステップＳ２１に
おいて、チャネル長のみが異なる２個以上のトランジス
タについて、少なくとも２通りのドレイン・ソース間電
圧Vdsの下で、線型領域でのIds-Vgs特性が測定される。
例えば、ドレイン・ソース間電圧Vdsとして、Vds1＝0.0
5Ｖ、および、Vds2＝0.15Ｖが選択される。

【００８３】その結果、２個のVdsに対して、図５のグ
ラフが得られ、それぞれのVdsに対して、実効チャネル
長Leffが抽出される（ステップＳ２２）。２個のVds1,V
ds2の値に対応する実効チャネル長Leffを、それぞれ、L
e1,Le2とすると、式(6)から、つぎの式(10)が導かれ
る。

【００８４】

【数２４】

【００８５】ここで、ΔVdsは、つぎの式： ΔVds＝Vds2−Vds1 ・・・・(e12) 、で定義される。

【００８６】したがって、図１３が示すように、Le2-Le
1の関係をグラフに表すと、縦軸切片が、U1・ΔVdsに相
当する。図１３には、３個のトランジスタに対するデー
タ点が描かれている。したがって、図１３の縦軸切片
を、ΔVds（例えば、ΔVds＝0.1Ｖ）で割ることによ
り、速度飽和係数U1が抽出される（図１２のステップＳ
２３）。なお、Le1≒０に相当するLe2（≒縦軸切片）の
値を、ΔVdsで割ることにより、近似値としての速度飽
和係数U1を抽出してもよい。また、ステップＳ２３に代
えて、図６が示すように、Le(Vds)−Vdsの関係をグラフ
に表し、この関係に最も近似する直線の傾きから直接
に、速度飽和係数U1を抽出することも可能である。

【００８７】式(10)から、つぎの式： Le2／Le1＝１＋U1・ΔVds／Le1 ・・・・(e13) 、が得られる。したがって、Le2-Le1の関係の代わり
に、Le2／Le1と1／Le1の関係をグラフに表し、その傾き
を、例えば、ΔVds＝0.1Ｖで割ることにより、速度飽和
係数U1を得ることも可能である。

【００８８】速度飽和効果を表現するパラメータとし
て、飽和速度Vsatを抽出するには、VsatとU1との間に存
在するつぎの式(11)の関係を用いると良い。

【００８９】

【数２５】

【００９０】すなわち、図１４のフローチャートが示す
ように、まず、図１２に述べた手順に沿って、速度飽和
係数U1を抽出し（ステップＳ３１）、つぎに、先に述べ
た移動度μの抽出の過程を通じて、低電界移動度U0を抽
出し（ステップＳ３２）、さらに、式(11)にもとづい
て、飽和速度Vsatを算出すると良い。

【００９１】低電界移動度U0を用いる代わりに、あるVg
tの値における移動度μ(Vgt)の値を用いても良い。例え
ば、Vgt＝0.5Ｖにおける移動度μの値を用いて、つぎの
式： Vsat＝μ(Vgt＝0.5Ｖ)／(2・U1) ・・・・(e14) 、もとづいて飽和速度Vsatを算出しても良い。

【００９２】なお、以上の速度飽和効果の抽出において
用いられる実効チャネル長Leffは、ステップＳ５（図
１）の中で抽出される代わりに、ステップＳ２の中で、
チャネルショートニングDLおよび外部抵抗Rdsと同時に
抽出されても良く、その方が処理効率は高まる。同様
に、移動度μ（U0）についても、ステップＳ５の中で改
めて抽出される必要はなく、ステップＳ４で抽出された
値をそのまま用いても良く、その方が処理効率上、より
好ましい。後述する特性抽出装置（図２４）は、この望
ましい形態に対応している。

【００９３】2. ＥＴデータの抽出に適したトランジス
タの組．ここでは、ＥＴデータの抽出に用いられる図２
が示したトランジスタの組（TEGと略称される）の寸法
の最適条件について述べる。

【００９４】2.1. LgとLmとの差のばらつきのDL抽出へ
の影響．はじめに、仕上がり長Lgとマスク長Lmとの間の
差が、トランジスタごとに異なることにより生じるDL抽
出の誤差を、許容値未満に抑えるための条件について述
べる。LgとLmとの間の差のばらつきは、ポリシリコン等
で形成されるゲート電極の仕上がりのばらつきに由来し
て生じる。

【００９５】図５が示したように、トランジスタｉ，ｏ
を用いると、チャネルショートニングDLの測定値DL＊
は、つぎの式(12)で与えられる。

【００９６】

【数２６】

【００９７】ここで、Ri'およびRo'は、それぞれ、トラ
ンジスタｉ，ｏの全抵抗RtotのVgsによる微分係数であ
る。

【００９８】いま、マスク長Lmの代わりに仕上がり長Lg
を用いたときの、直線の交点の横軸座標をDL＊＊とする
と、つぎの式(13)が得られる。

【００９９】

【数２７】

【０１００】ここで、Lgoは、Lmoとの差ΔLoを用いて、
つぎの式(14)で与えられ、Lgiは、Lmiとの差ΔLiを用い
て、つぎの式(15)で与えられる。

【０１０１】

【数２８】

【０１０２】

【数２９】

【０１０３】式(12)〜式(15)を用いると、DL＊とDL＊＊
の差は、つぎの式(16)で与えられる。

【０１０４】

【数３０】

【０１０５】ここで、LiおよびLoは、それぞれ、トラン
ジスタi，ｏの実効ゲート長である。また、ΔＬは、つ
ぎの式(17)で与えられる。すなわち、ΔＬは、仕上がり
長Lgとマスク長Lmとの間の差の、トランジスタｉ，ｏの
間でのずれを表している。

【０１０６】

【数３１】

【０１０７】式(15)および式(16)は、Lmi<< Lmoである
場合には、トランジスタｉの実効チャネル長が抽出され
ることを表している。そして、式(16)の右辺の第２項
が、誤差を表している。したがって、Leffに相対的なDL
の抽出誤差の許容値（これを、「相対誤差」と称する）
ｒが与えられると、つぎの式(18)の条件が満たされなく
てはならない。

【０１０８】

【数３２】

【０１０９】Lo≒Lmoとすると、式(18)から、つぎの式
(19)が得られる。

【０１１０】

【数３３】

【０１１１】この式(19)は、トランジスタoのチャネル
長に制限を与える。例えば、ΔL＝0.1μm、ｒ＝0.02の
場合には、精度良くトランジスタiの実効チャネル長を
抽出するためには、つぎの式(20)で与えられる条件を満
たす必要がある。

【０１１２】

【数３４】

【０１１３】2.2. チャネル幅のばらつきのDL抽出への
影響．つぎに、チャネルの仕上がり幅Wgがトランジスタ
ごとに異なることにより生じるDL抽出の誤差を、許容値
未満に抑えるための条件について述べる。チャネル幅Wg
のばらつきは、トランジスタにおけるフィールド分離の
ばらつきによって生じる。

【０１１４】まず、係数ｇを用いることにより、ソース
・ドレイン抵抗を、つぎの式(21)で表す。

【０１１５】

【数３５】

【０１１６】ここで、Riは、トランジスタiの全抵抗Rto
tである。また、トランジスタi，ｏのチャネルの仕上が
り幅Wgの差ΔＷを、つぎの式(22)で与える。

【０１１７】

【数３６】

【０１１８】式(22)を用いると、式(21)は、つぎの式(2
3)で表される。

【０１１９】

【数３７】

【０１２０】係数ｇは近似的にはチャネル幅に依存しな
いことを考慮すると、式(23)は、トランジスタiのチャ
ネル長Liが、あたかも、（１−ΔW／Wo）倍になったこ
とと等価であることを表している。既述した相対誤差ｒ
が与えられると、誤差ΔLiについて、つぎの式(24)が満
たされなくてはならない。

【０１２１】

【数３８】

【０１２２】Wo≒Wmo（トランジスタｏのマスク幅）と
すると、式(24)から、つぎの式(25)が得られる。

【０１２３】

【数３９】

【０１２４】この式(25)は、トランジスタのチャネル幅
に制限を与える。例えば、ΔW＝0.1μm、ｒ＝0.02の場
合には、精度良くトランジスタiの実効チャネル長を抽
出するためには、つぎの式(26)で与えられる条件を満た
す必要がある。

【０１２５】

【数４０】

【０１２６】2.3. RdsのばらつきのDL抽出への影響．つ
ぎに、外部抵抗Rdsがトランジスタごとに異なることに
より生じるDL抽出の誤差を、許容値未満に抑えるための
条件について述べる。外部抵抗Rdsのばらつきは、ソー
ス領域S、ドレイン領域D、ソース電極（電極配線を含
む）SS、および、ドレイン電極（電極配線を含む）DDの
ばらつきによって生じる。

【０１２７】まず、外部抵抗RdsのVgt依存性が無視でき
ると仮定すると、Rdsの誤差ΔRdsは、図１５からわかる
ように、つぎの式(27)で表すことができる。

【０１２８】

【数４１】

【０１２９】ただし、ΔRdsは、つぎの式(28)で与えら
れる。

【０１３０】

【数４２】

【０１３１】既述した相対誤差ｒが与えられると、つぎ
の式(29)で表される条件が満たされなくてはならない。

【０１３２】

【数４３】

【０１３３】式(29)から、つぎの式(30)が得られる。

【０１３４】

【数４４】

【０１３５】この式(30)は、トランジスタoのサイズに
制限を与える。例えば、Lmi＝0.2μm、abs(ΔRds)／Rds
i＝1、ｒ＝0.05の場合には、精度良くトランジスタiの
実効チャネル長を抽出するためには、つぎの式(31)で与
えられる条件を満たす必要がある。なお、記号abs()
は、絶対値を表現する。

【０１３６】

【数４５】

【０１３７】なお、以上の条件は、一般に、マスク長と
してのチャネル長のみが異なる２個以上のMOSトランジ
スタをＥＴデータ抽出の対象とする場合に、トランジス
タoをチャネル長（マスク長）が最大のトランジスタと
し、トランジスタiをチャネル長（マスク長）が最小の
トランジスタへと拡張しても、そのまま成立する。

【０１３８】2.4. DW抽出への影響．チャネルナローイ
ングDWの抽出誤差についても、チャネルショートニング
DLの抽出誤差と同様の議論が成り立つ。したがって、DW
の抽出誤差を許容値未満に抑えるための条件は、Weffに
相対的なDWの抽出誤差の許容値（これも、「相対誤差」
と称する）ｒを用いて、つぎの式(32)および式(33)で表
現される。

【０１３９】

【数４６】

【０１４０】

【数４７】

【０１４１】ここで、WmoおよびLmoは、それぞれ、チャ
ネル幅（マスク幅）が最大のトランジスタのマスク幅お
よびマスク長である。また、ΔＷは、チャネル幅に関す
る仕上がり幅Wgとマスク幅Wmとの間の差の、チャネル幅
（マスク幅）が最大のトランジスタと最小のトランジス
タとの間でのずれである。さらに、ΔＬは、チャネル長
の仕上がり長Lgの、チャネル幅（マスク幅）が最大のト
ランジスタと最小のトランジスタとの間でのずれであ
る。

【０１４２】3. 検証データ．ここでは、上述した方法
にもとづいて抽出されたＥＴデータを用いて、SPICEモ
デルにもとづく回路シミュレーションを実行することに
より得られるMOSFETのDC特性に関するデータを、上述し
た方法の検証データとして提示する。SPICEモデルのバ
ージョンとして、BSIM3V3.1(Y. Cheng et al.," BSIM3v
3 Manual (Final Version)," Dec. 1996)が採用され、S
PICEパラメータU0, Lint, Wint, Tth0,Vsat, Rdswが用
いられた。これらのパラメータは、それぞれ、移動度
μ、チャネルショートニングDL、チャネルナローイング
DW、閾値電圧Vth、飽和速度Vsat、および、外部抵抗Rds
を規定するパラメータである。

【０１４３】移動度μは、ゲート絶縁膜OXの厚さToxが
一定であるとして抽出され、Toxがばらつく効果は、μ
に押し込めるという手法が用いられた。また、移動度μ
に関して、１次および２次の移動度劣化係数UA,UBは補
正項とみなし、低電界移動度U0のみが考慮された。チャ
ネルショートニングDLおよびチャネルナローイングDWに
関しては、形状依存効果は無視され、それぞれ、パラメ
ータLint, Wintへ押し込められた。

【０１４４】閾値電圧Vthに関しては、チャネル長およ
びチャネル幅ともに最大のトランジスタのパラメータVt
h0のみが考慮された。これは、パラメータVth0が、チャ
ネル長およびチャネル幅が無限大のトランジスタの閾値
電圧Vthに対応するからである。速度飽和係数U1は、パ
ラメータVsatに対して、Vsat＝U0／(2・U1)として考慮
された。ソース・ドレイン抵抗のバイアス依存性は補正
項とみなされ、パラメータRdswで考慮された。

【０１４５】この方法は、代表的な半導体チップ（ティ
ピカルチップ）から抽出された代表値（ティピカル値）
としてのパラメータ（ティピカルパラメータ）の中で、
Lint, Wint, Vth0, U0, Rds, Vsatに、各半導体チップ
に対するＥＴデータの抽出値のばらつきを反映させるも
のである。パラメータLint, Wint, Vth0については、各
半導体チップとティピカルチップとの間のＥＴデータの
差が、代表値（ティピカル値）に加算された。パラメー
タU0, Rds, Vsatについては、ティピカル値が、つぎの
式(e15): （各チップのＥＴデータの値） ×（パラメータのティピカル値）／（ティピカルチップのＥＴデータの値）・・・・(e15)、
で与えられる値で置き換えられた。

【０１４６】図１６〜図１９は、回路シミュレーション
を実行して得られたデータを示すグラフであり、最良の
半導体チップ（ベストチップ）とティピカルチップに関
するDC特性を表している。半導体チップは、チャネル幅
Ｗ＝21.6μm、および、チャネル長Ｌ＝0.18μmのNMOSト
ランジスタ（ｎチャネル型MOSFET）を有している。図１
６および図１７は、ベストチップの測定値（白抜き丸
印）とティピカルチップに対するシミュレーションの結
果（曲線）とを示している。

【０１４７】これに対して、図１８および図１９は、ベ
ストチップの測定値（白抜き丸印）と、上記した方法で
ベストチップとティピカルチップのＥＴデータの差を、
パラメータLint, Wint, Vth0, U0, Rds, Vsatに反映さ
せることにより得られたベストチップに対するシミュレ
ーションの結果（曲線）とを示している。図１８および
図１９では、シミュレーションの結果が、ベストチップ
に対する測定結果に、１〜２％の平均誤差をもって、精
度良く一致することを示している。

【０１４８】チャネル長の最も短いNMOSトランジスタ
（ショートトランジスタ）のドレイン・ソース間電流Id
sのばらつきを表現するには、パラメータVsatのばらつ
きを考慮する必要がある。NMOSトランジスタは、PMOSト
ランジスタに比べて駆動能力が高いが、その分、ドレイ
ン電界の影響を受け易いからである。図２０よび図２１
は、Vds＝Vgs＝1.8Ｖで、基板バイアス電圧Vbs＝０であ
るときのNMOSトランジスタのドレイン・ソース間電流Id
sに関して、シミュレーションで得られた値（縦軸）
と、実測値（横軸）との間の関係を示すグラフである。

【０１４９】図２０のシミュレーションでは、パラメー
タDL, DW, Vth0に対してのみ、様々にばらつく値が用い
られ、他のパラメータU0, Rds, Vsatに対しては、ティ
ピカル値のみが与えられている。すなわち、図２０で
は、パラメータDL, DW, Vth0のみでIdsがキャラクタラ
イズ（characterize）され、Vsatのばらつきは考慮され
ていないのに対し、図２１のシミュレーションでは、パ
ラメータDL, DW, Vth0,U0, Rds, Vsatのすべてによって
Idsがキャラクタライズされ、Vsatのばらつきも考慮さ
れている。

【０１５０】ドレイン・ソース間電流Idsのばらつきに
対してVsatが考慮されない前者の場合には、図２０の直
線が示すように、データ点群の傾きは、0.74程度であ
る。これに対して、ドレイン・ソース間電流Idsのばら
つきに対してVsatが考慮された後者の場合には、図２１
の直線が示すように、データ点群の傾きは、約1.1であ
り、1に近い。すなわち、図２０および図２１は、ドレ
イン・ソース間電流Idsのばらつきに対してVSATが考慮
されることによって、シミュレーション結果が実測値に
精度良く一致することを示している。

【０１５１】4. ワースト／ベストモデリング．ここで
は、ＥＴデータにもとづくワースト／ベストモデリング
を行う方法について説明する。図２２は、本発明の実施
の形態のワースト／ベストモデリングとそれにもとづく
回路シミュレーションの手順を示すフローチャートであ
る。はじめに、ステップＳ４１において、ＥＴデータD
L, DW, Vth, Rds, μ, Vsatが抽出される。ＥＴデータ
の抽出は、さまざまに特性がばらつく複数のMOSトラン
ジスタに対して行われる。したがって、ＥＴデータとし
て、複数組の値が得られる。つぎに、ステップＳ４２に
おいて、抽出されたＥＴデータが、それぞれ、パラメー
タLint, Wint, Vth0, Rdsw, U0, Vsatへと対応づけられ
る。

【０１５２】その後、ステップＳ４３では、ドレイン・
ソース間電流Idsを目的変数として、パラメータLint, W
int, Vth0, Rdsw, U0, Vsatへ主成分分析が実行され
る。主成分分析は、相互に依存性のある複数種類の変数
の多数組の値にもとづいて、複数種類の変数に隠れてい
る、より少ない個数の独立変数を導き出すための統計的
手法であり、その手法自体は従来周知である。本実施の
形態の方法では、この主成分分析が、パラメータLint,
Wint, Vth0, Rdsw, U0, Vsatに対して適用され、それら
のパラメータを相互に関連づける独立変数が導き出され
る。

【０１５３】つづくステップＳ４４では、独立変数に対
してモンテカルロ計算が実行される。すなわち、乱数を
用いることにより、独立変数に対して、例えば正規分布
など、現実の素子の特性の分布を反映した形式で、様々
にばらつく値が付与され、それぞれに対して、パラメー
タLint, Wint, Vth0, Rdsw, U0, Vsatが算出される。す
なわち、これらのパラメータに、現実の素子のばらつき
を反映した形式で、様々にばらつく値が付与される。

【０１５４】これにより、ステップＳ４１では、ＥＴデ
ータが限られた個数の素子（MOSトランジスタ）から抽
出されているにも関わらず、ステップＳ４４では、それ
よりもはるかに多い個数の素子に対するパラメータLin
t, Wint, Vth0, Rdsw, U0, Vsatの値が、模擬的に得ら
れる。すなわち、つぎのステップで行われる回路シミュ
レーションの精度を高めることができる。ばらつきを付
与する対象として、すべての独立変数を選択してもよい
が、要求される精度の高さに応じて、一部の独立変数、
例えば、目的変数としてのIdsへの影響が大きい順に順
序づけられた独立変数の中で最初の３変数、すなわち、
第１〜第３主成分を、モンテカルロ計算の対象としても
良い。それにより、計算負荷を軽減することができる。

【０１５５】つぎのステップＳ４５では、ステップＳ４
４で準備された模擬的なパラメータに加えて、回路接続
情報をも参照しつつ、回路シミュレーションが実行され
る。これにより、例えば、回路遅延時間の分布、あるい
は、ドレイン・ソース間電流Idsの分布など、素子のば
らつきを考慮した特性データが得られる。

【０１５６】ゲート絶縁膜OXのキャパシタンスCoxに関
しては、厚さToxは一定として、厚さToxのばらつきの効
果は、低電界移動度U0のばらつきの中に押し込められて
も良いが、逆に、移動度μは一定値として、そのばらつ
きが厚さToxのばらつきに押し込められてもよい。なぜ
なら、厚さToxと低電界移動度U0との間には、強い相関
が存在するからである。図２３は、測定によって得られ
た、キャパシタンスCox（＝εox／Tox）と低電界移動度
U0との間の関係を表すグラフであり、双方の間の相関が
強いことを示している。

【０１５７】5. 特性抽出装置および特性評価装置ここでは、以上に述べた本発明の実施の形態の方法を実
施するのに適した装置の構成例について説明する。

【０１５８】5.1. ＥＴデータ抽出装置．図２４は、本
発明の実施の形態の特性抽出装置の構成を示すブロック
図である。この装置１００は、１．〜２．で述べた方法
に沿って、ＥＴデータを抽出する。測定装置２８は、被
測定物、すなわち、半導体チップ等に搭載されたMOSト
ランジスタの特性を測定する。制御部２７は、キーボー
ドあるいはマウスなどを有する入力部２０を通じて入力
されるオペレータの指示（制御情報）にもとづいて、各
装置部に対して、それらが所定の順序で動作するよう制
御する。測定装置２８も、制御部２７の制御にもとづい
て、所定の手順で測定を行う。

【０１５９】なお、図２４から図２９までのブロック図
において、「矢印」は、データを表現するデータ信号、
あるいは、指示内容を表現する制御信号等の信号の流れ
を表現している。例えば、「I-Vデータ」に付された矢
印は、I-Vデータを表現する信号の流れを表し、「μデ
ータ」に付された矢印は、μデータを表現する信号の流
れを表している。

【０１６０】測定装置２８が得た測定データは、制御部
２７を通じて、Vth抽出部２１、DL・Rds・ｆ抽出部２
２、DW抽出部２３、μ抽出部２４、および、Vsat抽出部
２５へ供給される。Vth抽出部２１は、測定によって得
られたIds-Vgs特性にもとづいて閾値電圧Vthを抽出す
る。DL・Rds・ｆ抽出部２２は、Vth抽出部２１で抽出さ
れた閾値電圧Vth、および、Ids-Vgs特性にもとづいて、
チャネルショートニングDL、外部抵抗Rds、および、係
数ｆを抽出する。DW抽出部２３は、閾値電圧Vth、およ
び、Ids-Vgs特性にもとづいて、チャネルナローイングD
Wを抽出する。

【０１６１】μ抽出部２４は、DL・Rds・ｆ抽出部２２
で抽出された係数ｆ、および、DW抽出部２３で抽出され
たチャネルナローイングDWにもとづいて、移動度μを抽
出する。さらに、Vsat抽出部２５は、DL・Rds・ｆ抽出
部２２で抽出されたチャネルショートニングDL、およ
び、μ抽出部２４で抽出された移動度μにもとづいて、
飽和速度Vsatを抽出する。

【０１６２】抽出されたＥＴデータは、出力部２６を通
じて、外部へ出力される。また、制御部２７は、計算エ
ラーを発見すると、その情報（計算エラー情報）を、出
力部２６を通じて、外部へ出力する。なお、測定装置２
８は、計算を実行する計算部１０１に接続された装置１
００の一部としてではなく、装置１００から独立した別
個の装置として構成されてもよい。すなわち、測定装置
２８は、装置１００の外部装置であってもよい。

【０１６３】5.2. 特性評価装置．図２５は、本発明の
実施の形態の特性評価装置の構成を示すブロック図であ
る。この装置２００は、図２２が示す手順に沿って、ワ
ースト／ベストモデリングおよび回路シミュレーション
を実行する。

【０１６４】制御部３６の一部、入力部３０の一部、Ｅ
Ｔデータ抽出部３１、および、測定装置２８は、図２４
に示した特性抽出装置１００に属する。制御部３６は、
キーボードあるいはマウスなどを有する入力部３０を通
じて入力されるオペレータの指示（制御情報）にもとづ
いて、各装置部に対して、それらが所定の順序で動作す
るよう制御する。測定装置２８も、制御部３６の制御に
もとづいて、所定の手順で測定を行う。

【０１６５】測定装置２８が得た測定データは、制御部
３６を通じて、ＥＴデータ抽出部３１へ供給される。Ｅ
Ｔデータ抽出部３１は、装置１００（図２４）の計算部
１０１に相当しており、ＥＴデータを抽出する。すなわ
ち、ＥＴデータ抽出部３１は、図２２のステップＳ４１
の処理を実行する。主成分分析部３２は、抽出されたＥ
Ｔデータにもとづいて、ステップＳ４２およびＳ４３
（図２２）の処理を実行する。モンテカルロ計算部３３
は、図２２のステップＳ４４の処理を実行する。回路シ
ミュレータ３４は、モンテカルロ計算部３３から送られ
るデータに加えて、制御部３６を通じて入力される回路
接続情報３７をも参照しつつ、回路シミュレーション、
すなわち、ステップＳ４５（図２２）の処理を実行す
る。

【０１６６】回路シミュレーションの結果は、出力部３
５を通じて、外部へ出力される。また、制御部３６は、
計算エラーを発見すると、その情報（計算エラー情報）
を、出力部３５を通じて、外部へ出力する。なお、測定
装置２８は、計算を実行するための計算部２０１に接続
された装置２００の一部としてではなく、装置２００か
ら独立した別個の装置として構成されてもよい。すなわ
ち、測定装置２８は、装置２００の外部装置であっても
よい。

【０１６７】5.3. μ抽出装置．図２６は、本発明の実
施の形態の特性抽出装置の別の例を示すブロック図であ
る。この装置３００は、図９の手順に沿って移動度μを
抽出するμ抽出装置として構成されている。すなわち、
ｆ抽出部４１は、図９のステップＳ１１で準備されたId
s-Vgs特性にもとづいて、ステップＳ１２の処理を実行
する。したがって、ｆ抽出部４１は、図２４のDL・Rds
・ｆ抽出部２２の一部として構成可能である。

【０１６８】DW抽出部４２は、図９のステップＳ１３の
処理を実行する。したがって、DW抽出部４２は、図２４
のDW抽出部２３と同等に構成可能である。μ算出部４３
は、図９のステップＳ１４の処理を実行する。したがっ
て、μ算出部４３は、図２４のμ抽出部２４と同等に構
成可能である。

【０１６９】5.4. 速度飽和効果抽出装置．図２７は、
本発明の実施の形態の特性抽出装置のさらに別の例を示
すブロック図である。この装置４００は、図１２の手順
に沿って速度飽和係数U1を抽出する速度飽和効果抽出装
置として構成されている。すなわち、Leff抽出部５１
は、図１２のステップＳ２１で準備されたIds-Vgs特性
にもとづいて、ステップＳ２２の処理を実行し、実効チ
ャネル長Le1,Le2を抽出する。U1算出部５２は、図１２
のステップＳ２３の処理を実行し、速度飽和係数U1を出
力する。

【０１７０】図２８は、本発明の実施の形態の特性抽出
装置のさらに別の例を示すブロック図である。この装置
５００は、図１４の手順に沿って飽和速度Vsatを抽出す
る速度飽和効果抽出装置として構成されている。すなわ
ち、U1抽出部６１は、図１４のステップＳ３１の処理を
実行し、速度飽和係数U1を出力する。μ抽出部６２は、
図１４のステップＳ３２の処理を実行し、移動度μ（ま
たは、低電界移動度U0）を出力する。Vsat算出部６３
は、図１４のステップＳ３３の処理を実行し、飽和速度
Vsatを出力する。

【０１７１】6. 記録媒体図２４〜図２８に示した計算部１０１，２０１、およ
び、装置３００，４００，５００は、いずれも、図２９
が示すように、コンピュータ７１と、コンピュータ７１
の動作を規定するプログラムが格納された記録媒体７２
とを備えるコンピュータ装置として、等価的に構成する
ことが可能である。記録媒体７２として、例えば、磁気
記録媒体、あるいは、半導体メモリを用いることが可能
である。

【０１７２】記録媒体７２に記録されるプログラムは、
上記５．に述べた手順を記述する。例えば、計算部１０
１が備える記録媒体７２に記録されるプログラムは、上
記１．〜２．に述べた手順を記述しており、計算部２０
１が備える記録媒体７２に記録されるプログラムは、図
２２が示す手順を記述している。また、装置３００，４
００，および５００が備える記録媒体７２に記録される
プログラムは、それぞれ、図９、図１２、および図１４
が示す手順を記述している。

【０１７３】7. 半導体装置（１）．図３０は、本発明
の実施の形態の半導体装置の構成を、概略的に示す素子
配置図である。この半導体装置６００では、単一の半導
体チップ（半導体基板）１０に、集積回路１１が作り込
まれている。それと同時に、集積回路１１に含まれるMO
Sトランジスタ１３と、チャネル長およびチャネル幅を
除いて、設計上同一のMOSトランジスタ１４が、モニタ
用として、集積回路１１から電気的に分離された形態
で、半導体チップ１０に設定されたモニタ素子領域１２
へ作り込まれている。

【０１７４】モニタ用のMOSトランジスタ１４として、
チャネル長のみが異なる少なくとも２個のMOSトランジ
スタと、チャネル幅のみが異なる少なくとも２個のMOS
トランジスタとを含む、３個以上のMOSトランジスタ１
４が準備される。しかも、これらのMOSトランジスタ１
４は、上記２．で述べた条件、すなわち、式(19)、式(2
5)、式(30)、式(32)、および、式(33)を満たすように、
設定されている。

【０１７５】したがって、集積回路１１に含まれるMOS
トランジスタ１３の特性を代表するMOSトランジスタ１
４を、測定装置２８（図２４，図２５）が測定の対象と
することにより、許容値未満の抽出誤差をもって、ＥＴ
データの抽出を行うことが可能となる。モニタ素子領域
１２は、図３０が示すように、好ましくは、集積回路１
１の形成の妨げとならないよう、また、計測が容易とな
るように、半導体チップ１０の外周近傍に配置される。

【０１７６】8. 半導体装置（２）．上記１．〜２．、
４．に述べた実施の形態の方法、または、上記５．に述
べた実施の形態の装置を用いることにより、半導体装置
が備える集積回路（一般に、回路）の特性を評価するこ
とができ、それによって、集積回路の特性を検証し、あ
るいは、不都合があれば、設計または開発へのフィード
バックを行うことも可能である。このように、半導体装
置の設計または開発をも含めた製造過程の中で、本実施
の形態の方法または装置を用いた特性評価を行うことに
よって、半導体装置を、特性の保証された製品へと円滑
に完成することができる。

【０１７７】

【発明の効果】第１の発明の装置では、実効チャネル長
にもとづいて速度飽和効果を表現するパラメータが抽出
されるので、速度飽和効果を表現するパラメータが、Ｅ
Ｔデータを構成する他のパラメータであるチャネルショ
ートニングおよび外部抵抗との整合性のとれた形態で、
精度良く抽出される。

【０１７８】第２の発明の装置では、速度飽和効果を表
現するパラメータとして、速度飽和係数が、チャネルシ
ョートニングおよび外部抵抗との整合性のとれた形態
で、精度良く抽出される。

【０１７９】第３の発明の装置では、グラフ上に関数の
値Leff(Vds1)とLeff(Vds2)の組を表現する直線の切片な
いしその近似値にもとづいて、速度飽和係数が求められ
るので、速度飽和係数が簡単かつ精度良く定められる。

【０１８０】第４の発明の装置では、グラフ上にLeff(V
ds2)／Leff(Vds1)と１／Leff(Vds1)の組を表現する直線
の傾きにもとづいて、速度飽和係数が求められるので、
速度飽和係数が簡単かつ精度良く定められる。

【０１８１】第５の発明の装置では、グラフ上にゲート
オーバドライブの異なる全抵抗対チャネル長を表現する
直線どうしの交点から実効チャネル長が算出されるの
で、実効チャネル長が簡単かつ精度良く定められる。

【０１８２】第６の発明の装置では、速度飽和係数、お
よび、移動度を表現するパラメータにもとづいて、飽和
速度が、速度飽和効果を表現するパラメータとして抽出
されるので、速度飽和効果を表現するパラメータが、チ
ャネルショートニング、外部抵抗、および、チャネルナ
ローイングとの整合がとれた形態で、精度良く定まる。

【０１８３】第７の発明の装置では、単位実効チャネル
長当たりのチャネル抵抗（以下、「パラメータｆ」と略
記する）と、チャネルナローイングとにもとづいて、移
動度を表現するパラメータが決定されるので、移動度を
表現するパラメータが、チャネルショートニング、外部
抵抗、および、チャネルナローイングとの整合がとれた
形態で、精度良く定まる。

【０１８４】第８の発明の装置では、ゲートオーバドラ
イブの異なる全抵抗対チャネル長をグラフ上に表現する
直線の傾きから、パラメータｆが算出されるので、パラ
メータｆが簡単かつ精度良く定められる。

【０１８５】第９の発明の装置では、コンダクタンス
（またはドレイン・ソース間電流）と、前記チャネル幅
との関係を、グラフ上に表現する直線の切片から、チャ
ネルナローイングが算出されるので、チャネルナローイ
ングが簡単かつ精度良く定められる。

【０１８６】第１０の発明の装置では、相互に整合性の
とれたＥＴデータを用いて、統計的ばらつきを考慮した
回路シミュレーションが行われるので、高い精度で、回
路の特性評価を行うことができる。

【０１８７】第１１の発明の半導体装置は、第１ないし
第９の発明の装置を用いて製造されるので、特性の保証
された製品へと、効率よく完成することができる。

【０１８８】第１２の発明の半導体装置では、チャネル
の寸法に関する所定の条件を満たす３個以上のMOSトラ
ンジスタが、集積回路とは別に、同一の半導体基板に作
り込まれているので、集積回路を構成するMOSトランジ
スタに関するＥＴデータを、所定の抽出精度をもって抽
出することが可能である。

【図面の簡単な説明】

【図１】実施の形態のＥＴデータの抽出手順のフロー
チャートである。

【図２】実施の形態の抽出対象とされるトランジスタ
の説明図である。

【図３】実施の形態のVthの抽出方法の説明図であ
る。

【図４】実施の形態のVthの別の抽出方法の説明図で
ある。

【図５】実施の形態のDLとRdsの抽出方法の説明図で
ある。

【図６】実施の形態のDLとRdsの抽出方法の説明図で
ある。

【図７】実施の形態のDWの抽出方法の説明図である。

【図８】実施の形態のDWの抽出方法の説明図である。

【図９】実施の形態のμの抽出方法のフローチャート
である。

【図１０】実施の形態のμの抽出方法の説明図であ
る。

【図１１】飽和速度Vsatの概念を説明するグラフであ
る。

【図１２】実施の形態のVsatの抽出方法のフローチャ
ートである。

【図１３】実施の形態のVsatの抽出方法の説明図であ
る。

【図１４】実施の形態のVsatの別の抽出方法のフロー
チャートである。

【図１５】実施の形態の式(27)を説明するグラフであ
る。

【図１６】実施の形態の抽出方法と比較対照されるグ
ラフである。

【図１７】実施の形態の抽出方法と比較対照されるグ
ラフである。

【図１８】実施の形態の抽出方法の検証結果を示すグ
ラフである。

【図１９】実施の形態の抽出方法の検証結果を示すグ
ラフである。

【図２０】実施の形態の抽出方法と比較対照されるグ
ラフである。

【図２１】実施の形態の抽出方法の検証結果を示すグ
ラフである。

【図２２】実施の形態の特性評価方法のフローチャー
トグラフである。

【図２３】 CoxとU0の間の相関を示すグラフである。

【図２４】実施の形態の特性抽出装置のブロック図で
ある。

【図２５】実施の形態の特性評価装置のブロック図で
ある。

【図２６】実施の形態の別の特性抽出装置のブロック
図である。

【図２７】実施の形態のさらに別の特性抽出装置のブ
ロック図である。

【図２８】実施の形態のさらに別の特性抽出装置のブ
ロック図である。

【図２９】実施の形態の特性抽出／評価装置のブロッ
ク図である。

【図３０】実施の形態の半導体装置の素子配置図であ
る。

【図３１】回路シミュレーションの概略説明図であ
る。

【図３２】 MOSトランジスタのＥＴデータの概念説明
図である。

【図３３】従来のμの抽出方法の説明図である。

【図３４】従来のμの抽出方法の説明図である。

【図３５】従来のμの抽出方法の説明図である。

【図３６】従来のU1の抽出方法の説明図である。

【符号の説明】

Cox キャパシタンス、DW チャネルナローイング、Lg
仕上がり長、ｆ単位実効チャネル長当たりのチャネ
ル抵抗、Ids ドレイン・ソース間電流、Le実効チャネ
ル長、Lm マスク長、ｒ許容値、Rds 外部抵抗、Rto
t 全抵抗、U1 速度飽和係数、Vds ドレイン・ソース
間電圧、Vgs ゲート・ソース間電圧、Vgt ゲートオー
バドライブ、Wm マスク幅、ΔRds ずれ、ΔＬず
れ、ΔＷずれ、μ 移動度、１０半導体基板、１１
集積回路、１３，１４ MOSトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０１Ｒ 31/28 Ｇ０１Ｒ 31/28 ＨＨ０１Ｌ 29/00 Ｖ 29/78 Ｈ０１Ｌ 27/08 １０２Ｂ 21/336 29/78 ３０１ＺＦターム(参考） 2G003 AA02 AB01 AB04 AB08 AC00 AE01 AH01 2G032 AA00 AB04 AC09 AD01 AD02 AE06 AE07 AE08 AE10 AE12 AK11 5F040 DA30 EA00 EA09 5F048 AB10 AC01 BB05

Claims

【特許請求の範囲】

【請求項１】 MOSトランジスタの速度飽和効果を表現
するパラメータを抽出する特性抽出装置であって、 (a) 前記MOSトランジスタの特性の測定データを表現す
る信号を受信し、当該信号にもとづいて、２個以上のド
レイン・ソース間電圧に対する前記MOSトランジスタの
実効チャネル長を抽出する実効チャネル長抽出部と、 (b) 抽出された前記実効チャネル長にもとづいて、前記
パラメータを算出し、その値を表現する信号を出力する
パラメータ算出部と、を備える特性抽出装置。
【請求項２】前記パラメータ算出部(b) が、 (b-1) 前記実効チャネル長を、前記ドレイン・ソース間
電圧Vdsの関数Le(Vds)とし、別のパラメータLeffを用い
て、つぎの関係：【数１】を仮定することにより、前記速度飽和効果を表現する前
記パラメータとして、速度飽和係数U1を算出するU1算出
部、を備える請求項１に記載の特性抽出装置。
【請求項３】前記U1算出部(b-1) が、 (b-1-1) 前記２個以上のドレイン・ソース間電圧が、２
個のドレイン・ソース間電圧Vds1,Vds2であって、これ
らVds1,Vds2に対して前記関係を用いて算出される前記
関数の値Le(Vds1)とLe(Vds2)の組を、前記２個以上のMO
Sトランジスタの各々ごとに、グラフ上のデータ点とし
て表現する装置部と、 (b-1-2) 前記グラフの上で、前記データ点を集合を直線
で表現する装置部と、 (b-1-3) 前記直線上で、前記Le(Vds1)が約ゼロであると
きの前記Le(Vds2)の値から、前記Vds1と前記Vds2の差で
あるVds2−Vds1を割ることにより、前記速度飽和係数U1
を得る装置部と、を備える、請求項２に記載の特性抽出
装置。
【請求項４】前記U1算出部(b-1) が、 (b-1-1) 前記２個以上のドレイン・ソース間電圧が、２
個のドレイン・ソース間電圧Vds1,Vds2であって、これ
らVds1,Vds2に対して前記関係を用いて算出される前記
関数の値Le(Vds1)とLe(Vds2)を用いて、比率Le(Vds2)／
Le(Vds1)と逆数１／Le(Vds1)の組を、前記２個以上のMO
Sトランジスタの各々ごとに、グラフ上のデータ点とし
て表現する装置部と、 (b-1-2) 前記グラフの上で、前記データ点を集合を直線
で表現する装置部と、 (b-1-3) 前記直線の傾きから、前記Vds1と前記Vds2の差
であるVds2−Vds1を割ることにより、前記速度飽和係数
U1を得る装置部と、を備える、請求項２に記載の特性抽
出装置。
【請求項５】前記実効チャネル長抽出部(a) が、 (a-1) 前記測定データを表現する信号として、チャネル
長のみが異なる２個以上のMOSトランジスタの特性の測
定データを表現する信号を受信し、当該信号にもとづい
て、前記チャネル長のみが異なる前記２個以上のMOSト
ランジスタについて、２個以上のドレイン・ソース間電
圧Vdsの下での、ドレイン・ソース間電流Ids対ゲート・
ソース間電圧Vgsに関するデータを得る装置部と、 (a-2) 前記２個以上のMOSトランジスタ、前記２個以上
のドレイン・ソース間電圧Vds、および、２個以上のゲ
ートオーバドライブVgtに対して、Vds／Idsで定義され
る全抵抗と前記チャネル長との組を、グラフ上のデータ
点として表現する装置部と、 (a-3) ドレイン・ソース間電圧Vds、および、ゲートオ
ーバドライブVgtのいずれもが共通する前記データ点の
集合を、個別に、直線で表現する装置部と、 (a-4) 前記２個以上のドレイン・ソース間電圧Vdsの各
々に対して、ゲートオーバドライブVgtが異なる前記直
線どうしの交点から、前記実効チャネル長を算出する装
置部と、を備える、請求項１ないし請求項４のいずれか
に記載の特性抽出装置。
【請求項６】 (c) チャネル長のみが異なる２個以上の
MOSトランジスタの特性の測定データを表現する信号を
受信し、当該信号にもとづいて、ゲートオーバドライブ
Vgtの関数としての単位実効チャネル長当たりのチャネ
ル抵抗ｆ(Vgt)を抽出するｆ抽出部と、 (d) チャネル幅のみが異なる２個以上のMOSトランジス
タの特性の測定データを表現する信号を受信し、当該信
号にもとづいて、前記ゲートオーバドライブVgtの関数
としてのチャネルナローイングDW(Vgt)を抽出するDW抽
出部と、 (e) ゲート絶縁膜のキャパシタンスCox、ドレイン・ソ
ース間電圧Vds、および、チャネル幅Wmを用いたつぎの
関係：【数２】および【数３】で表される、ゲートオーバドライブVgtの関数としての
移動度μ(Vgt)にフィッティングするように、前記パラ
メータを決定するμ算出部と、 (f) 前記U1算出部(b-1) で算出された前記速度飽和係数
U1と前記μ算出部(e)で決定された前記パラメータとの
関数で与えられる飽和速度を、前記速度飽和効果を表現
するパラメータとして算出し、その値を表現する信号を
出力するVsat算出部と、をさらに備える、請求項２ない
し請求項４のいずれかに記載の特性抽出装置。
【請求項７】 MOSトランジスタの移動度を表現するパ
ラメータを抽出する特性抽出装置であって、 (a) チャネル長のみが異なる２個以上のMOSトランジス
タの特性の測定データを表現する信号を受信し、当該信
号にもとづいて、ゲートオーバドライブVgtの関数とし
ての単位実効チャネル長当たりのチャネル抵抗ｆ(Vgt)
を抽出するｆ抽出部と、 (b) チャネル幅のみが異なる２個以上のMOSトランジス
タの特性の測定データを表現する信号を受信し、当該信
号にもとづいて、前記ゲートオーバドライブVgtの関数
としてのチャネルナローイングDW(Vgt)を抽出するDW抽
出部と、 (c) ゲート絶縁膜のキャパシタンスCox、ドレイン・ソ
ース間電圧Vds、および、チャネル幅Wmを用いたつぎの
関係：【数４】および【数５】で表される、ゲートオーバドライブVgtの関数としての
移動度μ(Vgt)にフィッティングするように、前記パラ
メータを決定し、その値を表現する信号を出力するμ算
出部と、を備える特性抽出装置。
【請求項８】前記ｆ抽出部(a) が、 (a-1) 前記チャネル長のみが異なる前記２個以上のMOS
トランジスタについて、ドレイン・ソース間電流Ids対
ゲート・ソース間電圧Vgsに関するデータを得る装置部
と、 (a-2) 前記チャネル長のみが異なる前記２個以上のMOS
トランジスタ、および、２個以上のゲートオーバドライ
ブVgtに対して、Vds／Idsで定義される全抵抗と前記チ
ャネル長との組を、グラフ上のデータ点として表現する
装置部と、 (a-3) ゲートオーバドライブVgtが共通する前記データ
点の集合を、個別に、直線で表現する装置部と、 (a-4) 前記２個以上のゲートオーバドライブVgtにそれ
ぞれ対応する前記直線の傾きから、前記ゲートオーバド
ライブVgtの関数としての前記単位実効チャネル長当た
りのチャネル抵抗ｆ(Vgt)を算出する装置部と、を備え
る、請求項７に記載の特性抽出装置。
【請求項９】前記DW抽出部(b) が、 (b-1) 前記チャネル幅のみが異なる前記２個以上のMOS
トランジスタについて、ドレイン・ソース間電流Ids対
ゲート・ソース間電圧Vgsに関するデータを得る装置部
と、 (b-2) 前記チャネル幅のみが異なる前記２個以上のMOS
トランジスタ、および、２個以上のゲートオーバドライ
ブVgtに対して、Ids／Vdsで定義されるコンダクタンス
またはドレイン・ソース間電流Ids自身と、前記チャネ
ル幅との組を、グラフ上のデータ点として表現する装置
部と、 (b-3) ゲートオーバドライブVgtが共通する前記データ
点の集合を、個別に、直線で表現する装置部と、 (b-4) 前記２個以上のゲートオーバドライブVgtにそれ
ぞれ対応する前記直線の、チャネル幅を表す座標軸の切
片から、前記ゲートオーバドライブVgtの関数としての
前記チャネルナローイングDW(Vgt)を算出する装置部
と、を備える、請求項７または請求項８に記載の特性抽
出装置。
【請求項１０】 MOSトランジスタを有する回路の特性
を評価する特性評価装置であって、 (1) 前記MOSトランジスタのＥＴデータを抽出する装置
部であって、(1-1) 請求項１ないし請求項６のいずれか
に記載の特性抽出装置と、(1-2) 請求項７ないし請求項
９のいずれかに記載の特性抽出装置と、を含むＥＴデー
タ抽出部と、 (2) 前記ＥＴデータ抽出部(1) で抽出された前記ＥＴデ
ータに対して、主成分分析を実行することにより、独立
変数を抽出する主成分分析部と、 (3) 前記独立変数の少なくとも一部に対して、統計的ば
らつきを付与することにより、前記ＥＴデータに統計的
ばらつきを付与するモンテカルロ計算部と、 (4) 前記モンテカルロ計算部(3) で得られた統計的にば
らつく前記ＥＴデータを表現する信号と、前記回路を構
成する素子の間の接続条件に関する情報である回路接続
情報を表現する信号と、を受信して前記回路に関する回
路シミュレーションを実行する回路シミュレータと、を
備える特性評価装置。
【請求項１１】請求項１ないし請求項９のいずれかに
記載の特性抽出装置、または、請求項１０に記載の特性
評価装置を用いて製造された半導体装置。
【請求項１２】 MOSトランジスタを含み、半導体基板
に作り込まれた集積回路と、前記半導体基板に作り込まれ、前記集積回路から分離さ
れた３個以上のMOSトランジスタとを、備え、前記３個以上のMOSトランジスタは、互いにマスク長と
してのチャネル長のみが異なる組と、互いにマスク幅と
してのチャネル幅のみが異なる組とを、互いに重複を許
して含んでおり、前記チャネル長のみが異なる組に対して、チャネル長に関する仕上がり長とマスク長との間の差
の、チャネル長が最大の第１トランジスタとチャネル長
が最小の第２トランジスタとの間でのずれΔＬと、前記第１トランジスタのマスク長LmＬＯと、仕上がり幅としてチャネル幅の、前記第１トランジスタ
と前記第２トランジスタとの間でのずれΔＷと、前記第１トランジスタのマスク幅としてのチャネル幅Wm
ＬＯと、前記第２トランジスタの外部抵抗Rdsiと、前記第１トランジスタと前記第２トランジスタとの間で
の外部抵抗のずれΔRdsと、前記第２トランジスタのマスク長としてのチャネル長Lm
iと、実効ゲート長に相対的なチャネルショートニングの抽出
誤差の許容値ｒと、に関して、つぎの関係：【数６】で与えられる条件が満たされており、前記チャネル幅のみが異なる組に対して、チャネル幅に関する仕上がり幅とマスク幅との間の差
の、チャネル幅が最大の第１トランジスタとチャネル幅
が最小の第２トランジスタとの間でのずれΔＷと、前記第１トランジスタのマスク幅WmＷＩと、仕上がり長としてのチャネル長の、前記第１トランジス
タと前記第２トランジスタとの間でのずれΔＬと、前記第１トランジスタのマスク長としてのチャネル長Lm
ＷＩと、実効ゲート幅に相対的なチャネルナローイングの抽出誤
差の許容値ｒと、に関して、つぎの関係：【数７】で与えられる条件が満たされている、半導体装置。