JP2001338986A - Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体 - Google Patents
Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体Info
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- JP2001338986A JP2001338986A JP2000156376A JP2000156376A JP2001338986A JP 2001338986 A JP2001338986 A JP 2001338986A JP 2000156376 A JP2000156376 A JP 2000156376A JP 2000156376 A JP2000156376 A JP 2000156376A JP 2001338986 A JP2001338986 A JP 2001338986A
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Abstract
(57)【要約】
【課題】半導体装置の回路シミュレーションにおいて、
物理的に重要なデバイスパラメータの１つであるＭＩＳ
ＦＥＴのオーバラップ長ΔＬを正確に求める。 【解決手段】ゲート長Ｌの異なる複数のＭＩＳＦＥＴに
おいて、ゲート−ソース・ドレイン間の容量Ｃｇのゲー
ト電圧Ｖｇ依存性を導出し、上記ＣｇをＶｇで微分しゲ
ート長の異なる２つのＭＩＳＦＥＴ間の上記微分値の差
を分析する。そして、上記微分値の差の分析から複数の
ＭＩＳＦＥＴ共通のゲート−ソース・ドレイン間のフリ
ンジ容量値とゲートオーバラップ容量値の和容量値を導
出する。また、所定のゲート電圧でのゲート−ソース・
ドレイン間の容量のゲート長依存性を導出し、上記容量
のゲート長依存性に基づいて上記和容量値からオーバラ
ップ長ΔＬを算出し、上記フリンジ容量値、ゲートオー
バラップ容量値を求める。
物理的に重要なデバイスパラメータの１つであるＭＩＳ
ＦＥＴのオーバラップ長ΔＬを正確に求める。 【解決手段】ゲート長Ｌの異なる複数のＭＩＳＦＥＴに
おいて、ゲート−ソース・ドレイン間の容量Ｃｇのゲー
ト電圧Ｖｇ依存性を導出し、上記ＣｇをＶｇで微分しゲ
ート長の異なる２つのＭＩＳＦＥＴ間の上記微分値の差
を分析する。そして、上記微分値の差の分析から複数の
ＭＩＳＦＥＴ共通のゲート−ソース・ドレイン間のフリ
ンジ容量値とゲートオーバラップ容量値の和容量値を導
出する。また、所定のゲート電圧でのゲート−ソース・
ドレイン間の容量のゲート長依存性を導出し、上記容量
のゲート長依存性に基づいて上記和容量値からオーバラ
ップ長ΔＬを算出し、上記フリンジ容量値、ゲートオー
バラップ容量値を求める。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ等のＭＩＳＦＥＴの回路シミュレーションを行う際
に、物理的に重要なデバイスパラメータの１つであるオ
ーバラップ長を正確に求めることのできるＭＩＳＦＥＴ
のオーバラップ長の抽出方法、抽出装置及びオーバラッ
プ長抽出プログラムを収納した記録媒体に関する。
タ等のＭＩＳＦＥＴの回路シミュレーションを行う際
に、物理的に重要なデバイスパラメータの１つであるオ
ーバラップ長を正確に求めることのできるＭＩＳＦＥＴ
のオーバラップ長の抽出方法、抽出装置及びオーバラッ
プ長抽出プログラムを収納した記録媒体に関する。
【０００２】
【従来の技術】近年のＤＲＡＭ、不揮発性メモリのメモ
リデバイスあるいはロジックデバイスのような超ＬＳＩ
では、半導体素子の最小寸法は微細化され、０．１μｍ
程度での設計が視野に入ってきている。このような超Ｌ
ＳＩの技術分野において、上記半導体デバイスを新規に
設計開発したり、拡散濃度等の製造プロセスを変えたい
場合に、その都度、実際の半導体集積回路を試作すると
すれば、開発に要する時間が長くなり、開発コストも嵩
むことになる。そこで、従来から、実際の回路を試作し
て設計を進める代わりに、一連のコンピュータ・シミュ
レーションにより設計を進める作業が行われている。
リデバイスあるいはロジックデバイスのような超ＬＳＩ
では、半導体素子の最小寸法は微細化され、０．１μｍ
程度での設計が視野に入ってきている。このような超Ｌ
ＳＩの技術分野において、上記半導体デバイスを新規に
設計開発したり、拡散濃度等の製造プロセスを変えたい
場合に、その都度、実際の半導体集積回路を試作すると
すれば、開発に要する時間が長くなり、開発コストも嵩
むことになる。そこで、従来から、実際の回路を試作し
て設計を進める代わりに、一連のコンピュータ・シミュ
レーションにより設計を進める作業が行われている。
【０００３】この一連のシミュレーションは、不純物濃
度等のプロセスデータを抽出するためのプロセスシミュ
レーションと、半導体素子であるＭＩＳＦＥＴの実効チ
ャネル長等のデバイスパラメータを抽出するためのデバ
イスシミュレーションと、回路シミュレーションとから
成る。ここで、上記回路シミュレーションでは、上記デ
バイスパラメータに基づいて得た正確なＭＩＳＦＥＴの
電気的特性に基づき、スパイス（SPICE;Simulation Pro
gram with Integrated Circuit Emphasis)と称される回
路解析プログラムを起動して、メモリ動作、フリップフ
ロップ動作等が調べられる。
度等のプロセスデータを抽出するためのプロセスシミュ
レーションと、半導体素子であるＭＩＳＦＥＴの実効チ
ャネル長等のデバイスパラメータを抽出するためのデバ
イスシミュレーションと、回路シミュレーションとから
成る。ここで、上記回路シミュレーションでは、上記デ
バイスパラメータに基づいて得た正確なＭＩＳＦＥＴの
電気的特性に基づき、スパイス（SPICE;Simulation Pro
gram with Integrated Circuit Emphasis)と称される回
路解析プログラムを起動して、メモリ動作、フリップフ
ロップ動作等が調べられる。
【０００４】これらのシミュレーションの結果が、実験
結果と高い精度で一致するほど、短い期間で所望の超Ｌ
ＳＩを開発できることになるので、精度の良いシミュレ
ーション技術の開発が強く望まれている。
結果と高い精度で一致するほど、短い期間で所望の超Ｌ
ＳＩを開発できることになるので、精度の良いシミュレ
ーション技術の開発が強く望まれている。
【０００５】この種のコンピュータ・シミュレーション
についてさらに詳述すると、新しく設計された、あるい
は、製造プロセスに変更が加えられた超ＬＳＩについ
て、メモリ動作やフリップフロップ動作等の回路シミュ
レーションを行うにあたっては、回路シミュレーション
に組み込まれたデバイスモデルが、実際のデバイス特性
を再現できるように、予め、上述のプロセスシミュレー
ション及びデバイスシミュレーションを実施して、デバ
イスパラメータの抽出を正確に行っておく必要がある。
についてさらに詳述すると、新しく設計された、あるい
は、製造プロセスに変更が加えられた超ＬＳＩについ
て、メモリ動作やフリップフロップ動作等の回路シミュ
レーションを行うにあたっては、回路シミュレーション
に組み込まれたデバイスモデルが、実際のデバイス特性
を再現できるように、予め、上述のプロセスシミュレー
ション及びデバイスシミュレーションを実施して、デバ
イスパラメータの抽出を正確に行っておく必要がある。
【０００６】このようなデバイスパラメータのうち特に
重要なものとして、ＭＩＳＦＥＴ（例えば、ＭＯＳトラ
ンジスタ）のオーバラップ長ΔＬがある。ここで、オー
バラップ長ΔＬとは、図９に図説するように、ＭＯＳト
ランジスタのゲート電極１０１とソース・ドレイン拡散
層領域１０２，１０３とがオーバラップする領域の長さ
と定義される。ここで、ゲート電極１０１は、ゲート絶
縁膜１０４を介してＭＯＳトランジスタのチャネル領域
及び上記オーバラップ領域上に形成されることになる。
重要なものとして、ＭＩＳＦＥＴ（例えば、ＭＯＳトラ
ンジスタ）のオーバラップ長ΔＬがある。ここで、オー
バラップ長ΔＬとは、図９に図説するように、ＭＯＳト
ランジスタのゲート電極１０１とソース・ドレイン拡散
層領域１０２，１０３とがオーバラップする領域の長さ
と定義される。ここで、ゲート電極１０１は、ゲート絶
縁膜１０４を介してＭＯＳトランジスタのチャネル領域
及び上記オーバラップ領域上に形成されることになる。
【０００７】そして、ＭＯＳトランジスタの実効チャネ
ル長Ｌeff は、図９に示すように、シリコン基板１０５
の表面におけるソース側ｐｎ接合部−ドレイン側ｐｎ接
合部間の距離、換言すれば、ゲート長Ｌからオーバラッ
プ長ΔＬを差し引いた距離を意味するので、オーバラッ
プ長ΔＬが求まれば、実効チャネル長Ｌeff も正確に判
る。
ル長Ｌeff は、図９に示すように、シリコン基板１０５
の表面におけるソース側ｐｎ接合部−ドレイン側ｐｎ接
合部間の距離、換言すれば、ゲート長Ｌからオーバラッ
プ長ΔＬを差し引いた距離を意味するので、オーバラッ
プ長ΔＬが求まれば、実効チャネル長Ｌeff も正確に判
る。
【０００８】従来の技術としては、オーバラップ長ΔＬ
の導出は、例えば特開昭５４−０２６６７号、７−１７
６７４０号公報等に記載されているように、ゲート長Ｌ
の異なる複数のＭＯＳトランジスタについて、式（１）
で表される様々の実効ゲート電圧Ｖgeごとに、ＭＯＳト
ランジスタのドレイン電圧Ｖｄが微小なときの、式
（２）で与えられるチャネル抵抗（ソース電極−ドレイ
ン電極間の抵抗）Ｒを測定することによって行われてい
た（以下、第１の従来例と記す）。
の導出は、例えば特開昭５４−０２６６７号、７−１７
６７４０号公報等に記載されているように、ゲート長Ｌ
の異なる複数のＭＯＳトランジスタについて、式（１）
で表される様々の実効ゲート電圧Ｖgeごとに、ＭＯＳト
ランジスタのドレイン電圧Ｖｄが微小なときの、式
（２）で与えられるチャネル抵抗（ソース電極−ドレイ
ン電極間の抵抗）Ｒを測定することによって行われてい
た（以下、第１の従来例と記す）。
【０００９】すなわち、Ｖge＝Ｖｇ−Ｖth …
（１）、ここで、Ｖｇ：ゲート電圧（ゲート−ソース間
電圧）、Ｖth：しきい値電圧である。
（１）、ここで、Ｖｇ：ゲート電圧（ゲート−ソース間
電圧）、Ｖth：しきい値電圧である。
【００１０】また、Ｒ＝（ΔＩｄ／ΔＶｄ）-1 …
（２）、ここで、Ｖｄ：ドレイン電圧（ドレイン−ソ
ース間電圧）、Ｉｄ：ドレイン電流（ドレイン−ソース
間電流）である。
（２）、ここで、Ｖｄ：ドレイン電圧（ドレイン−ソ
ース間電圧）、Ｉｄ：ドレイン電流（ドレイン−ソース
間電流）である。
【００１１】図１０は、上記第１の従来例でのオーバラ
ップ長ΔＬ抽出を実施する際に得られる、実効ゲート電
圧Ｖgeごとの、チャネル抵抗Ｒのゲート長Ｌ依存性を示
す特性図である。ここで、図１０は、チャネル幅Ｗ（＝
１０μｍ）、ゲート絶縁膜のシリコン酸化膜換算の膜厚
Ｔox（＝１０ｎｍ）のｎＭＯＳトランジスタのデータで
ある。同図において、プロットが測定点、直線群は最小
自乗法による補間演算で求められた、各実効ゲート電圧
Ｖge1〜Ｖge5＝１．０〜３．０Ｖでのデータに対する回
帰直線群である。
ップ長ΔＬ抽出を実施する際に得られる、実効ゲート電
圧Ｖgeごとの、チャネル抵抗Ｒのゲート長Ｌ依存性を示
す特性図である。ここで、図１０は、チャネル幅Ｗ（＝
１０μｍ）、ゲート絶縁膜のシリコン酸化膜換算の膜厚
Ｔox（＝１０ｎｍ）のｎＭＯＳトランジスタのデータで
ある。同図において、プロットが測定点、直線群は最小
自乗法による補間演算で求められた、各実効ゲート電圧
Ｖge1〜Ｖge5＝１．０〜３．０Ｖでのデータに対する回
帰直線群である。
【００１２】この実効ゲート電圧Ｖge1〜Ｖge5に対応す
る複数の回帰直線は、同図に示すように、略一点（ａ，
ｂ）に収斂する。この収斂点における横軸上の座標値ａ
がオーバラップ長ΔＬに相当する。なお、縦軸上の座標
値ｂはソース・ドレイン拡散層の寄生抵抗に相当する。
る複数の回帰直線は、同図に示すように、略一点（ａ，
ｂ）に収斂する。この収斂点における横軸上の座標値ａ
がオーバラップ長ΔＬに相当する。なお、縦軸上の座標
値ｂはソース・ドレイン拡散層の寄生抵抗に相当する。
【００１３】また、最近では、ＭＯＳトランジスタでの
上記オーバラップ長ΔＬを容量値から導出する方法が提
案されている。この方法は、プロシーディング アイ・
イー・イー・イー １９９５ インターナショナル コ
ンファレンス マイクロエレクトロニクス テスト ス
トラクチャー （Proc.IEEE 1995 Int.Conference onMi
croelectronic Test Structure）Vol8,March 1995,p151
-p155 に記載されている（以下、第２の従来例と記
す）。
上記オーバラップ長ΔＬを容量値から導出する方法が提
案されている。この方法は、プロシーディング アイ・
イー・イー・イー １９９５ インターナショナル コ
ンファレンス マイクロエレクトロニクス テスト ス
トラクチャー （Proc.IEEE 1995 Int.Conference onMi
croelectronic Test Structure）Vol8,March 1995,p151
-p155 に記載されている（以下、第２の従来例と記
す）。
【００１４】この技術について、図１１と図１２に基づ
いて説明する。ここで、図１１は、櫛形のゲート電極を
有するＭＯＳトランジスタとＭＯＳキャパシタの断面図
である。そして、図１２は、上記ＭＯＳトランジスタ及
びＭＯＳキャパシタの容量値のゲート電圧依存性を示す
グラフである。
いて説明する。ここで、図１１は、櫛形のゲート電極を
有するＭＯＳトランジスタとＭＯＳキャパシタの断面図
である。そして、図１２は、上記ＭＯＳトランジスタ及
びＭＯＳキャパシタの容量値のゲート電圧依存性を示す
グラフである。
【００１５】図１１に示す２つの測定試料を作製する。
すなわち、図１１（ａ）に示すように、半導体基板１０
６表面にゲート酸化膜を介して、一定のゲート長（Ｌと
する）となる複数のゲート電極１０７を形成し、これら
の複数（Ｎｆとする）のゲート電極１０７間にＭＯＳト
ランジスタのソース・ドレイン領域となる拡散層１０８
を設ける。ここで、チャネル幅は全てのゲート電極に亘
り同一である。
すなわち、図１１（ａ）に示すように、半導体基板１０
６表面にゲート酸化膜を介して、一定のゲート長（Ｌと
する）となる複数のゲート電極１０７を形成し、これら
の複数（Ｎｆとする）のゲート電極１０７間にＭＯＳト
ランジスタのソース・ドレイン領域となる拡散層１０８
を設ける。ここで、チャネル幅は全てのゲート電極に亘
り同一である。
【００１６】また、図１１（ｂ）に示すように、半導体
基板１０６上にゲート酸化膜を介して１つの容量電極１
０９を形成する。ここで、上記ＭＯＳトランジスタのゲ
ート酸化膜とＭＯＳキャパシタのゲート酸化膜は膜厚及
び材料の同一な絶縁膜であり、上記ゲート電極１０７の
全て及び上記容量電極１０９は同一材料で同一の平面積
になるように設計される。
基板１０６上にゲート酸化膜を介して１つの容量電極１
０９を形成する。ここで、上記ＭＯＳトランジスタのゲ
ート酸化膜とＭＯＳキャパシタのゲート酸化膜は膜厚及
び材料の同一な絶縁膜であり、上記ゲート電極１０７の
全て及び上記容量電極１０９は同一材料で同一の平面積
になるように設計される。
【００１７】そして、図１１（ａ）に示すように、拡散
層１０８を全て接地し、上記ゲート電極を全て接続した
Ｈ端子と半導体基板１０６のＬ端子との間に直流電圧
（上記ゲート電圧となる）と交流（１０ｋＨｚ）微少電
圧とを印加し、この間の容量値を計測する。ここで、直
流電圧は可変である。同様に、図１１（ｂ）に示すよう
に、容量電極１０９のＨ端子と半導体基板１０６のＬ端
子との間に直流電圧と交流（１０ｋＨｚ）微少電圧とを
印加し、この間の容量値を計測する。この場合も、上記
直流電圧は種々に変えられる。
層１０８を全て接地し、上記ゲート電極を全て接続した
Ｈ端子と半導体基板１０６のＬ端子との間に直流電圧
（上記ゲート電圧となる）と交流（１０ｋＨｚ）微少電
圧とを印加し、この間の容量値を計測する。ここで、直
流電圧は可変である。同様に、図１１（ｂ）に示すよう
に、容量電極１０９のＨ端子と半導体基板１０６のＬ端
子との間に直流電圧と交流（１０ｋＨｚ）微少電圧とを
印加し、この間の容量値を計測する。この場合も、上記
直流電圧は種々に変えられる。
【００１８】図１２は、上記のＭＯＳトランジスタの容
量値あるいはＭＯＳキャパシタの容量値とゲート電圧
（あるいは容量電圧）の関係を示すグラフである。ここ
で、半導体基板は導電型がＰ型にシリコン基板であり、
ＭＯＳトランジスタでは、図中のＣｇｂに示すような関
係が得られ、ＭＯＳキャパシタでは、図中のＣｐに示す
ような関係が得られる。そして、上記Ｃｐ−Ｃｇｂを求
めると、図中に示すように、ゲート電圧がＶｍのところ
（いわゆるフラットバンドに対応する電圧値）でピーク
値が現れる。このピーク値をＣdiffとすると、オーバラ
ップ長ΔＬは式（３）で求められる。
量値あるいはＭＯＳキャパシタの容量値とゲート電圧
（あるいは容量電圧）の関係を示すグラフである。ここ
で、半導体基板は導電型がＰ型にシリコン基板であり、
ＭＯＳトランジスタでは、図中のＣｇｂに示すような関
係が得られ、ＭＯＳキャパシタでは、図中のＣｐに示す
ような関係が得られる。そして、上記Ｃｐ−Ｃｇｂを求
めると、図中に示すように、ゲート電圧がＶｍのところ
（いわゆるフラットバンドに対応する電圧値）でピーク
値が現れる。このピーク値をＣdiffとすると、オーバラ
ップ長ΔＬは式（３）で求められる。
【００１９】すなわち、ΔＬ＝Ｃdiff・Ｌｐ／（Ｃｐ・
Ｎｆ） … （３）、ここで、Ｌｐ＝（ゲート長
Ｌ）×（ゲート本数Ｎｆ）である。
Ｎｆ） … （３）、ここで、Ｌｐ＝（ゲート長
Ｌ）×（ゲート本数Ｎｆ）である。
【００２０】
【発明が解決しようとする課題】上述したように、近年
の超ＬＳＩの微細化、高密度化に伴い、使用されるＭＯ
Ｓトランジスタの構造は、より短いゲート長となる傾向
にある。
の超ＬＳＩの微細化、高密度化に伴い、使用されるＭＯ
Ｓトランジスタの構造は、より短いゲート長となる傾向
にある。
【００２１】しかし、上記第１の従来例のようなオーバ
ラップ長ΔＬ導出方法では、ゲート長が短くなると、チ
ャネル抵抗Ｒのゲート長Ｌ依存性の直線性が崩れ、上記
回帰直線群が１点に収斂しなくなり、このため、オーバ
ラップ長ΔＬを正確に求めることが困難になる、という
欠点があった。これは、ＭＯＳトランジスタが短チャネ
ル化すると、主として、短チャネル効果の１つである２
次元の効果（電流密度の２次元分布）を、無視すること
ができなくなるためである。
ラップ長ΔＬ導出方法では、ゲート長が短くなると、チ
ャネル抵抗Ｒのゲート長Ｌ依存性の直線性が崩れ、上記
回帰直線群が１点に収斂しなくなり、このため、オーバ
ラップ長ΔＬを正確に求めることが困難になる、という
欠点があった。これは、ＭＯＳトランジスタが短チャネ
ル化すると、主として、短チャネル効果の１つである２
次元の効果（電流密度の２次元分布）を、無視すること
ができなくなるためである。
【００２２】また、上記の第２の従来例の技術をゲート
長が０．２μｍ以下のＭＯＳトランジスタに適用する
と、上述したようなＣｐ−Ｃｇｂのピーク値は現れな
い。現在、この理由は不明である。
長が０．２μｍ以下のＭＯＳトランジスタに適用する
と、上述したようなＣｐ−Ｃｇｂのピーク値は現れな
い。現在、この理由は不明である。
【００２３】更に、第２の従来例では、ＭＯＳトランジ
スタのゲート電極の全面積とＭＯＳキャパシタの容量電
極の面積とを同一にする必要があるが、これらの素子の
作製工程、特に、微細加工工程でのバラツキから上記面
積の誤差が生じる。そして、上記求めるオーバラップ長
ΔＬ誤差が大きくなる。
スタのゲート電極の全面積とＭＯＳキャパシタの容量電
極の面積とを同一にする必要があるが、これらの素子の
作製工程、特に、微細加工工程でのバラツキから上記面
積の誤差が生じる。そして、上記求めるオーバラップ長
ΔＬ誤差が大きくなる。
【００２４】本発明は、上述の事情に鑑みてなされたも
ので、ＭＩＳＦＥＴの回路シミュレーションを行うに当
たり、物理的に重要なデバイスパラメータの１つである
オーバラップ長ΔＬを予め正確に求めることのできるＭ
ＩＳＦＥＴのオーバラップ長の抽出方法、抽出装置及び
抽出プログラムを収納した記憶媒体を提供することを目
的としている。
ので、ＭＩＳＦＥＴの回路シミュレーションを行うに当
たり、物理的に重要なデバイスパラメータの１つである
オーバラップ長ΔＬを予め正確に求めることのできるＭ
ＩＳＦＥＴのオーバラップ長の抽出方法、抽出装置及び
抽出プログラムを収納した記憶媒体を提供することを目
的としている。
【００２５】
【課題を解決するための手段】このために、本発明で
は、半導体基板の表面部又は該表面部のウェル内に形成
されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについ
て、各ＭＩＳＦＥＴをＯＮ状態に保つ所定の電圧を各ゲ
ートに印加して、各ゲート長Ｌに対するゲート−ソース
・ドレイン間の容量Ｃｇを測定し、該測定結果から前記
容量Ｃｇのゲート長依存性を求め、得られた前記容量Ｃ
ｇのゲート長依存性に基づいて、ゲートとソース・ドレ
イン拡散層領域とがオーバラップする長さΔＬを抽出す
る。
は、半導体基板の表面部又は該表面部のウェル内に形成
されたゲート長Ｌの異なる複数のＭＩＳＦＥＴについ
て、各ＭＩＳＦＥＴをＯＮ状態に保つ所定の電圧を各ゲ
ートに印加して、各ゲート長Ｌに対するゲート−ソース
・ドレイン間の容量Ｃｇを測定し、該測定結果から前記
容量Ｃｇのゲート長依存性を求め、得られた前記容量Ｃ
ｇのゲート長依存性に基づいて、ゲートとソース・ドレ
イン拡散層領域とがオーバラップする長さΔＬを抽出す
る。
【００２６】あるいは、前記半導体基板又はウェルを接
地電位にし、前記ゲート−ソース・ドレイン間に所定の
直流バイアス電圧と交流電圧を印加して、少なくとも、
電流計測手段にて前記ゲート−ソース・ドレイン間に流
れる交流電流を計測し、得られた測定結果に基づいて、
前記各ゲート長Ｌに対するゲート−ソース・ドレイン間
の前記容量Ｃｇを算出する。
地電位にし、前記ゲート−ソース・ドレイン間に所定の
直流バイアス電圧と交流電圧を印加して、少なくとも、
電流計測手段にて前記ゲート−ソース・ドレイン間に流
れる交流電流を計測し、得られた測定結果に基づいて、
前記各ゲート長Ｌに対するゲート−ソース・ドレイン間
の前記容量Ｃｇを算出する。
【００２７】あるいは、前記ゲートに直流バイアス電圧
や交流電圧を印加するための電圧源を当該ゲートに接続
し、電流計測手段の一方の端子を前記ソース・ドレイン
に接続し、電圧計測手段の一方の端子を前記ゲートに、
他方の端子を前記ソース・ドレインに接続し、かつ、前
記電流計測手段の他方の端子と、前記半導体基板又はウ
ェルとを接地した状態で、前記電圧計測手段にて前記ゲ
ート−ソース・ドレイン間の電圧値を測定すると共に、
前記電流計測手段にて前記ゲート−ソース・ドレイン間
を流れる交流電流値を測定し、得られた測定結果に基づ
いて、前記各ゲート長Ｌに対するゲート−ソース・ドレ
イン間の前記容量Ｃｇを算出する。
や交流電圧を印加するための電圧源を当該ゲートに接続
し、電流計測手段の一方の端子を前記ソース・ドレイン
に接続し、電圧計測手段の一方の端子を前記ゲートに、
他方の端子を前記ソース・ドレインに接続し、かつ、前
記電流計測手段の他方の端子と、前記半導体基板又はウ
ェルとを接地した状態で、前記電圧計測手段にて前記ゲ
ート−ソース・ドレイン間の電圧値を測定すると共に、
前記電流計測手段にて前記ゲート−ソース・ドレイン間
を流れる交流電流値を測定し、得られた測定結果に基づ
いて、前記各ゲート長Ｌに対するゲート−ソース・ドレ
イン間の前記容量Ｃｇを算出する。
【００２８】あるいは、半導体基板の表面部又は該表面
部のウェル内に形成されたゲート長Ｌの異なる複数のＭ
ＩＳＦＥＴについて、各ＭＩＳＦＥＴをＯＦＦ状態に保
つ所定の電圧を各ゲートに印加して、各ゲート長Ｌに対
するゲート−ソース・ドレイン及び基板間あるいはゲー
ト−ソース・ドレイン及びウェル間の容量Ｃｇｎを測定
し、該測定結果から前記容量Ｃｇｎのゲート長依存性を
探り、得られた前記容量Ｃｇｎのゲート長依存性に基づ
いて、ゲートとソース・ドレイン拡散層領域とがオーバ
ラップする長さΔＬを求める。
部のウェル内に形成されたゲート長Ｌの異なる複数のＭ
ＩＳＦＥＴについて、各ＭＩＳＦＥＴをＯＦＦ状態に保
つ所定の電圧を各ゲートに印加して、各ゲート長Ｌに対
するゲート−ソース・ドレイン及び基板間あるいはゲー
ト−ソース・ドレイン及びウェル間の容量Ｃｇｎを測定
し、該測定結果から前記容量Ｃｇｎのゲート長依存性を
探り、得られた前記容量Ｃｇｎのゲート長依存性に基づ
いて、ゲートとソース・ドレイン拡散層領域とがオーバ
ラップする長さΔＬを求める。
【００２９】あるいは、前記ゲート−ソース・ドレイン
及び基板間あるいはゲート−ソース・ドレイン及びウェ
ル間に所定の直流バイアス電圧と交流電圧とを印加し
て、少なくとも、電流計測手段にて前記ゲート−ソース
・ドレイン及び基板間あるいはゲート−ソース・ドレイ
ン及びウェル間に流れる交流電流を計測し、得られた測
定結果に基づいて、前記各ゲート長Ｌに対するゲート−
ソース・ドレイン及び基板間あるいはゲート−ソース・
ドレイン及びウェル間の容量Ｃｇｎを算出する。
及び基板間あるいはゲート−ソース・ドレイン及びウェ
ル間に所定の直流バイアス電圧と交流電圧とを印加し
て、少なくとも、電流計測手段にて前記ゲート−ソース
・ドレイン及び基板間あるいはゲート−ソース・ドレイ
ン及びウェル間に流れる交流電流を計測し、得られた測
定結果に基づいて、前記各ゲート長Ｌに対するゲート−
ソース・ドレイン及び基板間あるいはゲート−ソース・
ドレイン及びウェル間の容量Ｃｇｎを算出する。
【００３０】あるいは、前記ゲートに直流バイアス電圧
や交流電圧を印加するための電圧源を当該ゲートに接続
し、電流計測手段の一方の端子を前記ソース・ドレイン
及び基板あるいはゲート−ソース・ドレイン及びウェル
間に接続し、電圧計測手段の一方の端子を前記ゲート
に、他方の端子を前記ゲート−ソース・ドレイン及び基
板間あるいはゲート−ソース・ドレイン及びウェル間に
接続し、かつ、前記電流計測手段の他方の端子を接地し
た状態で、前記電圧計測手段にて前記ゲート−ソース・
ドレイン及び基板間あるいはゲート−ソース・ドレイン
及びウェル間の電圧値を測定すると共に、前記電流計測
手段にて前記ゲート−ソース・ドレイン及び基板間ある
いはゲート−ソース・ドレイン及びウェル間を流れる交
流電流値を測定し、得られた測定結果に基づいて、前記
各ゲート長Ｌに対するゲート−ソース・ドレイン及び基
板間あるいはゲート−ソース・ドレイン及びウェル間の
前記容量Ｃｇを算出する。
や交流電圧を印加するための電圧源を当該ゲートに接続
し、電流計測手段の一方の端子を前記ソース・ドレイン
及び基板あるいはゲート−ソース・ドレイン及びウェル
間に接続し、電圧計測手段の一方の端子を前記ゲート
に、他方の端子を前記ゲート−ソース・ドレイン及び基
板間あるいはゲート−ソース・ドレイン及びウェル間に
接続し、かつ、前記電流計測手段の他方の端子を接地し
た状態で、前記電圧計測手段にて前記ゲート−ソース・
ドレイン及び基板間あるいはゲート−ソース・ドレイン
及びウェル間の電圧値を測定すると共に、前記電流計測
手段にて前記ゲート−ソース・ドレイン及び基板間ある
いはゲート−ソース・ドレイン及びウェル間を流れる交
流電流値を測定し、得られた測定結果に基づいて、前記
各ゲート長Ｌに対するゲート−ソース・ドレイン及び基
板間あるいはゲート−ソース・ドレイン及びウェル間の
前記容量Ｃｇを算出する。
【００３１】あるいは、半導体基板の表面部又は該表面
部のウェル内に形成されたゲート長Ｌの異なる複数のＭ
ＩＳＦＥＴについて、前記半導体基板又はウェルを接地
電位にし、前記ゲート−ソース・ドレイン間に可変の直
流バイアス電圧と交流電圧を印加して、少なくとも、電
流計測手段にて前記ゲート−ソース・ドレイン間に前記
可変の直流バイアスに対応して流れる交流電流を計測
し、得られた測定結果に基づいて、前記各ゲート長Ｌに
対してそれぞれゲート−ソース・ドレイン間の容量Ｃｇ
のゲート電圧依存性を導出し、更に、前記ＭＩＳＦＥＴ
のチャネルが形成できるゲート電圧近傍でＣｇのＶｇに
よる微分値をゲート長の異なる２つのＭＩＳＦＥＴでそ
れぞれ求め、前記２つのＭＩＳＦＥＴでの前記微分値の
差分析からゲート−ソースあるいはドレイン間のゲート
オーバラップ容量値とフリンジ容量値との和を算出す
る。
部のウェル内に形成されたゲート長Ｌの異なる複数のＭ
ＩＳＦＥＴについて、前記半導体基板又はウェルを接地
電位にし、前記ゲート−ソース・ドレイン間に可変の直
流バイアス電圧と交流電圧を印加して、少なくとも、電
流計測手段にて前記ゲート−ソース・ドレイン間に前記
可変の直流バイアスに対応して流れる交流電流を計測
し、得られた測定結果に基づいて、前記各ゲート長Ｌに
対してそれぞれゲート−ソース・ドレイン間の容量Ｃｇ
のゲート電圧依存性を導出し、更に、前記ＭＩＳＦＥＴ
のチャネルが形成できるゲート電圧近傍でＣｇのＶｇに
よる微分値をゲート長の異なる２つのＭＩＳＦＥＴでそ
れぞれ求め、前記２つのＭＩＳＦＥＴでの前記微分値の
差分析からゲート−ソースあるいはドレイン間のゲート
オーバラップ容量値とフリンジ容量値との和を算出す
る。
【００３２】あるいは、前記算出した容量Ｃｇあるいは
Ｃｇｎのゲート長依存性に外挿法を適用して、前記ゲー
ト長が零になるときの容量を算出し、得られた前記算出
結果から前記フリンジ容量値と前記ゲートオーバラップ
容量値とを分離して求める。ここで、上記微分値はＣｇ
のＶｇによる１階微分値または２階微分値である。
Ｃｇｎのゲート長依存性に外挿法を適用して、前記ゲー
ト長が零になるときの容量を算出し、得られた前記算出
結果から前記フリンジ容量値と前記ゲートオーバラップ
容量値とを分離して求める。ここで、上記微分値はＣｇ
のＶｇによる１階微分値または２階微分値である。
【００３３】そして、本発明は、ゲート長Ｌの異なる複
数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン
間の容量Ｃｇのゲート電圧Ｖｇ依存性を計測する手段
と、前記ＣｇをＶｇで微分しゲート長の異なる２つのＭ
ＩＳＦＥＴ間の前記微分値の差を分析する手段と、前記
微分値の差の分析から前記複数のＭＩＳＦＥＴ共通の容
量成分となるゲート−ソース・ドレイン間のフリンジ容
量値とゲートオーバラップ容量値の和容量値を導出する
手段とを備える。
数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイン
間の容量Ｃｇのゲート電圧Ｖｇ依存性を計測する手段
と、前記ＣｇをＶｇで微分しゲート長の異なる２つのＭ
ＩＳＦＥＴ間の前記微分値の差を分析する手段と、前記
微分値の差の分析から前記複数のＭＩＳＦＥＴ共通の容
量成分となるゲート−ソース・ドレイン間のフリンジ容
量値とゲートオーバラップ容量値の和容量値を導出する
手段とを備える。
【００３４】あるいは、ゲート長Ｌの異なる複数のＭＩ
ＳＦＥＴにおいて、所定のゲート電圧でのゲート−ソー
ス・ドレイン間の容量のゲート長依存性を計測する手段
と、前記容量のゲート長依存性よりゲート長が零での外
挿容量値を算出する手段と、上記手段より求めた和容量
値と前記容量のゲート長依存性よりオーバラップ長ΔＬ
を算出する手段とを備える。
ＳＦＥＴにおいて、所定のゲート電圧でのゲート−ソー
ス・ドレイン間の容量のゲート長依存性を計測する手段
と、前記容量のゲート長依存性よりゲート長が零での外
挿容量値を算出する手段と、上記手段より求めた和容量
値と前記容量のゲート長依存性よりオーバラップ長ΔＬ
を算出する手段とを備える。
【００３５】あるいは、上記に求められた外挿容量値よ
りゲート−ソース・ドレイン間のフリンジ容量値を算出
する手段と、上記導出された複数のＭＩＳＦＥＴ共通の
容量成分となる和容量値からゲートオーバラップ容量値
を算出する手段とを備えている。
りゲート−ソース・ドレイン間のフリンジ容量値を算出
する手段と、上記導出された複数のＭＩＳＦＥＴ共通の
容量成分となる和容量値からゲートオーバラップ容量値
を算出する手段とを備えている。
【００３６】あるいは、本発明は、ゲート長Ｌの異なる
複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイ
ン間の容量Ｃｇとゲート電圧Ｖｇとの関係を導出する処
理と、前記ＣｇのＶｇでの１階微分値あるいは２階微分
値を算出する処理と、前記ゲート長の異なる２つのＭＩ
ＳＦＥＴ間の微分値の差を分析し前記複数のＭＩＳＦＥ
Ｔ共通の容量成分となるゲート−ソース・ドレイン間の
フリンジ容量値とゲートオーバラップ容量値の和容量値
を算出する処理と、をコンピュータに実行させるプログ
ラムを収納した記録媒体である。
複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイ
ン間の容量Ｃｇとゲート電圧Ｖｇとの関係を導出する処
理と、前記ＣｇのＶｇでの１階微分値あるいは２階微分
値を算出する処理と、前記ゲート長の異なる２つのＭＩ
ＳＦＥＴ間の微分値の差を分析し前記複数のＭＩＳＦＥ
Ｔ共通の容量成分となるゲート−ソース・ドレイン間の
フリンジ容量値とゲートオーバラップ容量値の和容量値
を算出する処理と、をコンピュータに実行させるプログ
ラムを収納した記録媒体である。
【００３７】あるいは、本発明は、ゲート長Ｌの異なる
複数のＭＩＳＦＥＴより求めた所定のゲート電圧でのゲ
ート−ソース・ドレイン間容量のゲート長依存性のデー
タからゲート長が零での外挿容量値を算出する処理と、
上記求められた和容量値と前記容量のゲート長依存性よ
りオーバラップ長ΔＬを算出する処理と、をコンピュー
タに実行させるプログラムを収納した記録媒体である。
複数のＭＩＳＦＥＴより求めた所定のゲート電圧でのゲ
ート−ソース・ドレイン間容量のゲート長依存性のデー
タからゲート長が零での外挿容量値を算出する処理と、
上記求められた和容量値と前記容量のゲート長依存性よ
りオーバラップ長ΔＬを算出する処理と、をコンピュー
タに実行させるプログラムを収納した記録媒体である。
【００３８】あるいは、本発明は、上記求められたゲー
ト長Ｌの異なる複数のＭＩＳＦＥＴ共通の和容量値と上
記求められたゲート長が零での外挿容量値とからフリン
ジ容量値とゲートオーバラップ容量値とを算出する処理
と、をコンピュータに実行させるプログラムを収納した
記録媒体である。
ト長Ｌの異なる複数のＭＩＳＦＥＴ共通の和容量値と上
記求められたゲート長が零での外挿容量値とからフリン
ジ容量値とゲートオーバラップ容量値とを算出する処理
と、をコンピュータに実行させるプログラムを収納した
記録媒体である。
【００３９】本発明の主要部では、ゲート長Ｌの異なる
複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイ
ン間の容量Ｃｇのゲート電圧Ｖｇ依存性を導出し、上記
ＣｇをＶｇで微分しゲート長の異なる２つのＭＩＳＦＥ
Ｔ間の上記微分値の差を分析する。そして、上記微分値
の差の分析から複数のＭＩＳＦＥＴ共通の容量成分とな
るゲート−ソース・ドレイン間のフリンジ容量値とゲー
トオーバラップ容量値の和容量値を導出する。また、ゲ
ート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、所定の
ゲート電圧でのゲート−ソース・ドレイン間の容量のゲ
ート長依存性を導出し、上記容量のゲート長依存性に基
づいて上記和容量値からオーバラップ長ΔＬを算出す
る。また、上記容量のゲート長依存性よりゲート長が零
での外挿容量値を求め、上記ＭＩＳＦＥＴのフリンジ容
量値とゲートオーバラップ容量値とを分離して算出す
る。
複数のＭＩＳＦＥＴにおいて、ゲート−ソース・ドレイ
ン間の容量Ｃｇのゲート電圧Ｖｇ依存性を導出し、上記
ＣｇをＶｇで微分しゲート長の異なる２つのＭＩＳＦＥ
Ｔ間の上記微分値の差を分析する。そして、上記微分値
の差の分析から複数のＭＩＳＦＥＴ共通の容量成分とな
るゲート−ソース・ドレイン間のフリンジ容量値とゲー
トオーバラップ容量値の和容量値を導出する。また、ゲ
ート長Ｌの異なる複数のＭＩＳＦＥＴにおいて、所定の
ゲート電圧でのゲート−ソース・ドレイン間の容量のゲ
ート長依存性を導出し、上記容量のゲート長依存性に基
づいて上記和容量値からオーバラップ長ΔＬを算出す
る。また、上記容量のゲート長依存性よりゲート長が零
での外挿容量値を求め、上記ＭＩＳＦＥＴのフリンジ容
量値とゲートオーバラップ容量値とを分離して算出す
る。
【００４０】本発明では、ゲート長の異なる複数のＭＩ
ＳＦＥＴのゲートとソース・ドレイン間の容量を計測す
るために、ＭＩＳＦＥＴの回路シミュレーションを行う
に当たり、物理的に重要なデバイスパラメータの１つで
あるオーバラップ長ΔＬを極めて正確に求めることがで
きる。
ＳＦＥＴのゲートとソース・ドレイン間の容量を計測す
るために、ＭＩＳＦＥＴの回路シミュレーションを行う
に当たり、物理的に重要なデバイスパラメータの１つで
あるオーバラップ長ΔＬを極めて正確に求めることがで
きる。
【００４１】
【発明の実施の形態】次に、図面を参照して、本発明の
第１の実施の形態について説明する。図１は、本発明の
ＭＩＳＦＥＴのオーバラップ長の抽出装置の電気的構成
を示すブロック図あり、図２は、同抽出装置を構成する
容量計測装置の電気的構成を示す回路図である。
第１の実施の形態について説明する。図１は、本発明の
ＭＩＳＦＥＴのオーバラップ長の抽出装置の電気的構成
を示すブロック図あり、図２は、同抽出装置を構成する
容量計測装置の電気的構成を示す回路図である。
【００４２】本発明の大きな特徴は、ゲート電極の異な
る複数のＭＩＳＦＥＴのゲートとソース・ドレイン間の
容量値を計測し、この容量値のゲート（電極）長依存性
から上記オーバラップ長ΔＬを算出する点にある。ここ
で、上記容量値のゲート電圧依存性に基づいて容量解析
処理し、フリンジ容量およびオーバラップ長ΔＬの抽出
を行う。
る複数のＭＩＳＦＥＴのゲートとソース・ドレイン間の
容量値を計測し、この容量値のゲート（電極）長依存性
から上記オーバラップ長ΔＬを算出する点にある。ここ
で、上記容量値のゲート電圧依存性に基づいて容量解析
処理し、フリンジ容量およびオーバラップ長ΔＬの抽出
を行う。
【００４３】そこで、本発明の方法を具現するために、
この例のオーバラップ長抽出装置は、図１に示すよう
に、被測定素子群１について、上述のゲート−ソース・
ドレイン間容量を計測する容量計測装置２と、キーボー
ドやマウス等の入力装置３と、各種処理プログラムを記
録した記録媒体４と、上述の各種処理プログラムの制御
により動作するＣＰＵ等のデータ処理装置５と、計測デ
ータや演算データ等を一時記憶する記憶装置６と、ディ
スプレイ装置やプリンタ等の出力装置７とから概略構成
されている。
この例のオーバラップ長抽出装置は、図１に示すよう
に、被測定素子群１について、上述のゲート−ソース・
ドレイン間容量を計測する容量計測装置２と、キーボー
ドやマウス等の入力装置３と、各種処理プログラムを記
録した記録媒体４と、上述の各種処理プログラムの制御
により動作するＣＰＵ等のデータ処理装置５と、計測デ
ータや演算データ等を一時記憶する記憶装置６と、ディ
スプレイ装置やプリンタ等の出力装置７とから概略構成
されている。
【００４４】上記容量計測装置２は、図２に示すよう
に、被測定素子群１を取り付けるための素子取付部２１
と、データ処理装置５の制御により、被測定素子群１の
各測定対象素子についてゲート−ソース・ドレイン間の
電流・電圧を計測するための計測部２２とからなってい
る。
に、被測定素子群１を取り付けるための素子取付部２１
と、データ処理装置５の制御により、被測定素子群１の
各測定対象素子についてゲート−ソース・ドレイン間の
電流・電圧を計測するための計測部２２とからなってい
る。
【００４５】素子取付部２１は、ゲート１ｇ、ソース１
ｓ、ドレイン１ｄ、半導体基板１ｂのそれぞれに電気的
に接続される取付端子を有し、これら取付端子は、ウェ
ハ状態の被測定素子群１にプローブを立てる場合は、プ
ローバからなり、被測定素子群１がパッケージに組み込
まれている場合は、パッケージ取付用のソケットからな
る。なお、ゲート１ｇと基板１ｂ間にはゲート絶縁膜１
ｏｘが介在する。
ｓ、ドレイン１ｄ、半導体基板１ｂのそれぞれに電気的
に接続される取付端子を有し、これら取付端子は、ウェ
ハ状態の被測定素子群１にプローブを立てる場合は、プ
ローバからなり、被測定素子群１がパッケージに組み込
まれている場合は、パッケージ取付用のソケットからな
る。なお、ゲート１ｇと基板１ｂ間にはゲート絶縁膜１
ｏｘが介在する。
【００４６】また、計測部２２は、各ゲート１ｇに直流
バイアス電圧を印加するための可変の直流バイアス電圧
源２２１と、この直流バイアス電圧源２２１に直列接続
された交流電圧源２２２と、ゲート１ｇ−ソース１ｓ及
びドレイン１ｄ間の印加電圧を計測するための電圧計２
２３と、ゲート１ｇからソース１ｓ及びドレイン１ｄに
流れる電流を測定するための電流計２２４とを備えてな
っている。
バイアス電圧を印加するための可変の直流バイアス電圧
源２２１と、この直流バイアス電圧源２２１に直列接続
された交流電圧源２２２と、ゲート１ｇ−ソース１ｓ及
びドレイン１ｄ間の印加電圧を計測するための電圧計２
２３と、ゲート１ｇからソース１ｓ及びドレイン１ｄに
流れる電流を測定するための電流計２２４とを備えてな
っている。
【００４７】この例では、直流バイアス電圧源２２１と
交流電圧源２２２とは互いに直列接続され、その一方の
出力端は、素子取付部２１のゲート取付端子に接続さ
れ、他方の出力端は、接地されている。ここで、素子取
付部２１の基板１ｂ取付端子は接地され、ソース取付端
子及びドレイン取付端子は、電流計２２４を介して接地
されている。また、ゲート取付端子とソース・ドレイン
取付端子の間には、電圧計２２３が介挿されている。こ
のように、各測定対象素子は、素子取付部２１を介して
電気的に計測部２２に接続されるようになっている。
交流電圧源２２２とは互いに直列接続され、その一方の
出力端は、素子取付部２１のゲート取付端子に接続さ
れ、他方の出力端は、接地されている。ここで、素子取
付部２１の基板１ｂ取付端子は接地され、ソース取付端
子及びドレイン取付端子は、電流計２２４を介して接地
されている。また、ゲート取付端子とソース・ドレイン
取付端子の間には、電圧計２２３が介挿されている。こ
のように、各測定対象素子は、素子取付部２１を介して
電気的に計測部２２に接続されるようになっている。
【００４８】また、上記記録媒体４には、データ処理装
置５に各種処理機能を実現させるための、容量計測プロ
グラム４ａ、容量曲線算出プログラム４ｂ、容量曲線微
分プログラム４ｃ、パラメータ抽出プログラム４ｄ、及
びオーバラップ長算出プログラム４ｅが記録されてい
る。
置５に各種処理機能を実現させるための、容量計測プロ
グラム４ａ、容量曲線算出プログラム４ｂ、容量曲線微
分プログラム４ｃ、パラメータ抽出プログラム４ｄ、及
びオーバラップ長算出プログラム４ｅが記録されてい
る。
【００４９】容量計測プログラム４ａは、データ処理装
置５に、容量計測装置２を制御して、ゲート長の異なる
複数の測定対象素子を順次切り替えながら、ゲート電圧
Ｖｇを順次変化させて、ゲートバイアス電圧毎に、ゲー
ト−ソース・ドレイン間容量Ｃｇの算出に必要な電流・
電圧計測を行う手順を実行させる。
置５に、容量計測装置２を制御して、ゲート長の異なる
複数の測定対象素子を順次切り替えながら、ゲート電圧
Ｖｇを順次変化させて、ゲートバイアス電圧毎に、ゲー
ト−ソース・ドレイン間容量Ｃｇの算出に必要な電流・
電圧計測を行う手順を実行させる。
【００５０】容量曲線算出プログラム４ｂは、データ処
理装置５に、容量計測装置２の計測結果に基づいて、各
測定対象素子に対して、上記ゲート−ソース・ドレイン
間容量Ｃｇのゲート電圧Ｖｇ依存性を求め、Ｃｇ−Ｖｇ
曲線を導出する。
理装置５に、容量計測装置２の計測結果に基づいて、各
測定対象素子に対して、上記ゲート−ソース・ドレイン
間容量Ｃｇのゲート電圧Ｖｇ依存性を求め、Ｃｇ−Ｖｇ
曲線を導出する。
【００５１】そして、容量曲線微分プログラム４ｃは、
各測定対象素子において、チャネルの形成され始める領
域のゲートバイアス電圧での上記Ｃｇの微分値を算出
し、上記測定対象素子間での上記微分値の差分を算出す
る処理をデータ処理装置５に実行させる。
各測定対象素子において、チャネルの形成され始める領
域のゲートバイアス電圧での上記Ｃｇの微分値を算出
し、上記測定対象素子間での上記微分値の差分を算出す
る処理をデータ処理装置５に実行させる。
【００５２】パラメータ抽出プログラム４ｄは、各測定
対象素子において、チャネル領域が完全に形成されるゲ
ートバイアス電圧でのＣｇのゲート長（Ｌ）依存性を求
め、パラメータ抽出のできる処理を行う。
対象素子において、チャネル領域が完全に形成されるゲ
ートバイアス電圧でのＣｇのゲート長（Ｌ）依存性を求
め、パラメータ抽出のできる処理を行う。
【００５３】そして、オーバラップ長算出プログラム４
ｅは、容量曲線微分プログラム４ｃの実行から得られる
ゲートオーバラップ容量値とパラメータ抽出プログラム
４ｄの実行から得られるフリンジ容量値から、データ処
理装置５に、オーバラップ長ΔＬ算出実行させる。ここ
で、フリンジ容量とは、図２のゲート１ｇとソース１ｓ
あるいはドレイン１ｄ間での容量であってゲート１ｇ側
部に生じる容量のことである。詳細については、図６の
ところで説明する。
ｅは、容量曲線微分プログラム４ｃの実行から得られる
ゲートオーバラップ容量値とパラメータ抽出プログラム
４ｄの実行から得られるフリンジ容量値から、データ処
理装置５に、オーバラップ長ΔＬ算出実行させる。ここ
で、フリンジ容量とは、図２のゲート１ｇとソース１ｓ
あるいはドレイン１ｄ間での容量であってゲート１ｇ側
部に生じる容量のことである。詳細については、図６の
ところで説明する。
【００５４】なお、記録媒体４は、磁気ディスク、磁気
テープ等の磁気的メモリ、ＲＯＭやＲＡＭ等の半導体メ
モリ、ＣＤ−ＲＯＭ等の光磁気メモリ、光学的メモリそ
の他の記録媒体であっても良い。
テープ等の磁気的メモリ、ＲＯＭやＲＡＭ等の半導体メ
モリ、ＣＤ−ＲＯＭ等の光磁気メモリ、光学的メモリそ
の他の記録媒体であっても良い。
【００５５】次に、図３のフローチャート等を参照し
て、本発明の特徴となるオーバラップ長ΔＬ抽出の手順
を説明する。
て、本発明の特徴となるオーバラップ長ΔＬ抽出の手順
を説明する。
【００５６】まず、デバイスパラメータの抽出を行う対
象の素子と同一プロセスによって製造されたゲート長Ｌ
１，Ｌ２，Ｌ３，…の異なる複数のｎＭＯＳトランジス
タ（チャネル幅Ｗ(＝１０μｍ)、ゲート酸化膜厚Ｔox
(＝３ｎｍ)）からなる被測定素子群１を用意し、予め、
これを容量計測装置２の素子取付部２１に取り付けてお
く。この取付は、図２に示すように、各測定対象ｎチャ
ネル素子のゲート１ｇ、ソース１ｓ、ドレイン１ｄ、半
導体基板１ｂを素子取付部２１の対応取付端子に接続す
るという形で行われる。
象の素子と同一プロセスによって製造されたゲート長Ｌ
１，Ｌ２，Ｌ３，…の異なる複数のｎＭＯＳトランジス
タ（チャネル幅Ｗ(＝１０μｍ)、ゲート酸化膜厚Ｔox
(＝３ｎｍ)）からなる被測定素子群１を用意し、予め、
これを容量計測装置２の素子取付部２１に取り付けてお
く。この取付は、図２に示すように、各測定対象ｎチャ
ネル素子のゲート１ｇ、ソース１ｓ、ドレイン１ｄ、半
導体基板１ｂを素子取付部２１の対応取付端子に接続す
るという形で行われる。
【００５７】こうして、ゲート１ｇに直流バイアス電圧
源２２１と交流電圧源２２２とが接続され、ソース取付
端子及びドレイン取付端子は、電流計２２４を介して接
地される。なお、ゲート取付端子とソース取付端子及び
ドレイン取付端子の間には、電圧計２２３が介挿されて
いるので、ゲート−ソース・ドレイン間の印加電圧が測
定可能な状態となる。
源２２１と交流電圧源２２２とが接続され、ソース取付
端子及びドレイン取付端子は、電流計２２４を介して接
地される。なお、ゲート取付端子とソース取付端子及び
ドレイン取付端子の間には、電圧計２２３が介挿されて
いるので、ゲート−ソース・ドレイン間の印加電圧が測
定可能な状態となる。
【００５８】この状態で、入力装置３から測定開始の指
示が与えられると、容量計測制御プログラム４ａが記録
媒体４からデータ処理装置５に読み込まれ、データ処理
装置５の動作を制御する。データ処理装置５は、容量計
測プログラム４ａの制御によりＭＩＳＦＥＴの容量計測
処理（ステップＳＰ１）を実行する。
示が与えられると、容量計測制御プログラム４ａが記録
媒体４からデータ処理装置５に読み込まれ、データ処理
装置５の動作を制御する。データ処理装置５は、容量計
測プログラム４ａの制御によりＭＩＳＦＥＴの容量計測
処理（ステップＳＰ１）を実行する。
【００５９】ステップＳＰ１においては、データ処理装
置５は、可変の直流バイアス電圧源２２１によりゲート
電圧ＶｇをＭＯＳトランジスタのゲート１ｇに印加し、
更に交流電圧源２２２により１０ｋＨｚ〜１００ｋＨｚ
の振幅１００ｍＶの交流電圧を加えて、電流計２２４で
交流電流値を測定し容量値に換算する。このようにし
て、所定のゲート電圧Ｖｇでのゲート−ソース・ドレイ
ン間容量（Ｃｇ）を計測する。そして、上記直流バイア
ス電圧源２２１を一定の刻みで順次変化させ、それに対
するＣｇを測定する。そして、この容量測定は、複数の
測定対象ｎチャネル素子を順次切り替えながら行う。こ
の切り替えは、計測部２２内に備えられた図示せぬスイ
ッチを切り替えるか、又は素子取付部２１としてプロー
バを使用する場合には、素子取付部２１のプローブを立
てる位置を移動することで行う。これら切り替えは、デ
ータ処理装置により制御される。なお、上記Ｃｇの算出
に当たって、パッド容量や配線容量を無視できない場合
には、予めパッド容量や配線容量を実測しておき、次
に、算出されたＣｇからパッド容量や配線容量の実測値
を減算する。
置５は、可変の直流バイアス電圧源２２１によりゲート
電圧ＶｇをＭＯＳトランジスタのゲート１ｇに印加し、
更に交流電圧源２２２により１０ｋＨｚ〜１００ｋＨｚ
の振幅１００ｍＶの交流電圧を加えて、電流計２２４で
交流電流値を測定し容量値に換算する。このようにし
て、所定のゲート電圧Ｖｇでのゲート−ソース・ドレイ
ン間容量（Ｃｇ）を計測する。そして、上記直流バイア
ス電圧源２２１を一定の刻みで順次変化させ、それに対
するＣｇを測定する。そして、この容量測定は、複数の
測定対象ｎチャネル素子を順次切り替えながら行う。こ
の切り替えは、計測部２２内に備えられた図示せぬスイ
ッチを切り替えるか、又は素子取付部２１としてプロー
バを使用する場合には、素子取付部２１のプローブを立
てる位置を移動することで行う。これら切り替えは、デ
ータ処理装置により制御される。なお、上記Ｃｇの算出
に当たって、パッド容量や配線容量を無視できない場合
には、予めパッド容量や配線容量を実測しておき、次
に、算出されたＣｇからパッド容量や配線容量の実測値
を減算する。
【００６０】次に、ステップＳＰ２において、上記容量
計測処理で得られた容量値からＣｇのＶｇ依存性を算出
する。このようにして容量（Ｃｇ）−ゲート電圧（Ｖ
ｇ）曲線を導出する。この曲線の一例を図４に示す。図
４では、横軸（Ｘ軸）にゲート電圧Ｖｇを縦軸（Ｙ軸）
に上記容量Ｃｇを示す。そして、ゲート長Ｌ１とＬ２の
２種類のＭＯＳトランジスタのＣｇ−Ｖｇ曲線が示され
ている。
計測処理で得られた容量値からＣｇのＶｇ依存性を算出
する。このようにして容量（Ｃｇ）−ゲート電圧（Ｖ
ｇ）曲線を導出する。この曲線の一例を図４に示す。図
４では、横軸（Ｘ軸）にゲート電圧Ｖｇを縦軸（Ｙ軸）
に上記容量Ｃｇを示す。そして、ゲート長Ｌ１とＬ２の
２種類のＭＯＳトランジスタのＣｇ−Ｖｇ曲線が示され
ている。
【００６１】図４に示すように、ゲート電圧Ｖｇが増大
すると、Ｃｇは特徴的なパターンで増加する。これにつ
いて以下に簡単に説明する。ゲート電圧ＶｇがｎＭＯＳ
トランジスタのしきい値（ディープ・インバージョンの
状態である）以下であると、ＭＯＳトランジスタはＯＦ
Ｆ状態であり、ＭＯＳトランジスタのチャネル領域の電
荷は、上記交流電圧に対して応答しない。このためにＣ
ｇは小さな値である。ゲート電圧Ｖｇが増大ししきい値
を超えてくるとチャネル領域が形成されＣｇが増加す
る。そして、ゲート絶縁膜下の基板表面が完全に反転し
充分な電子キャリア層が形成されると、Ｃｇ値は飽和す
るようになる。この飽和する領域での所定のＶｇすなわ
ち図４に示すＶ１での各ＭＯＳトランジスタのＣｇ値を
ＣＬ１、ＣＬ２…とする。
すると、Ｃｇは特徴的なパターンで増加する。これにつ
いて以下に簡単に説明する。ゲート電圧ＶｇがｎＭＯＳ
トランジスタのしきい値（ディープ・インバージョンの
状態である）以下であると、ＭＯＳトランジスタはＯＦ
Ｆ状態であり、ＭＯＳトランジスタのチャネル領域の電
荷は、上記交流電圧に対して応答しない。このためにＣ
ｇは小さな値である。ゲート電圧Ｖｇが増大ししきい値
を超えてくるとチャネル領域が形成されＣｇが増加す
る。そして、ゲート絶縁膜下の基板表面が完全に反転し
充分な電子キャリア層が形成されると、Ｃｇ値は飽和す
るようになる。この飽和する領域での所定のＶｇすなわ
ち図４に示すＶ１での各ＭＯＳトランジスタのＣｇ値を
ＣＬ１、ＣＬ２…とする。
【００６２】ステップＳＰ２での処理が完了すると、今
度は、ステップＳＰ３で、上記Ｃｇ−Ｖｇ曲線のＶｇで
の１階の微分処理を実行する。この微分処理は、後述す
るがＭＯＳトランジスタのしきい値電圧以下の領域で行
うことになる。このような領域は、図４に示すＶｇ＝Ｖ
ｘの領域であり、ゲート長の異なるＭＯＳトランジスタ
間でＣｇに差が生じ始める領域となる（図４中のＣｘに
対応している）。
度は、ステップＳＰ３で、上記Ｃｇ−Ｖｇ曲線のＶｇで
の１階の微分処理を実行する。この微分処理は、後述す
るがＭＯＳトランジスタのしきい値電圧以下の領域で行
うことになる。このような領域は、図４に示すＶｇ＝Ｖ
ｘの領域であり、ゲート長の異なるＭＯＳトランジスタ
間でＣｇに差が生じ始める領域となる（図４中のＣｘに
対応している）。
【００６３】次に、ステップＳＰ４で、異なる被測定対
象素子（ｎＭＯＳトランジスタ）間で上記微分値の差分
Δ（δＣｇ／ δＶｇ）を求め、Δ（δＣｇ／ δＶｇ）
のゲート電圧Ｖｇ依存性を導出する。これの一例につい
て図５に示す。図５に示すように、差分Δ（δＣｇ／
δＶｇ）は上記Ｖｇ＝Ｖｘで急峻に立ち上がる。そし
て、しきい値Ｖｔｈまでほぼ直線的に増加し、Ｖｔｈ以
上になると直線的に減少するようになる。本発明者の実
験では、このＶｘ値は相対比較する被測定対象素子には
よらない。
象素子（ｎＭＯＳトランジスタ）間で上記微分値の差分
Δ（δＣｇ／ δＶｇ）を求め、Δ（δＣｇ／ δＶｇ）
のゲート電圧Ｖｇ依存性を導出する。これの一例につい
て図５に示す。図５に示すように、差分Δ（δＣｇ／
δＶｇ）は上記Ｖｇ＝Ｖｘで急峻に立ち上がる。そし
て、しきい値Ｖｔｈまでほぼ直線的に増加し、Ｖｔｈ以
上になると直線的に減少するようになる。本発明者の実
験では、このＶｘ値は相対比較する被測定対象素子には
よらない。
【００６４】次に、ステップＳＰ５で、図４で説明した
ＣＬ１、ＣＬ２…を各ゲート長Ｌに対して算出し、上記
飽和する領域での所定のＶｇ＝Ｖ１でのＣｇとゲート長
Ｌとの関係を求める。この関係は、図６に示すように、
直線関係となる。この理由は次のようである。すなわ
ち、ゲート電圧Ｖｇ＝Ｖ１領域では、被測定対象素子で
あるＭＯＳトランジスタのチャネル領域は完全に反転し
電子キャリア層が形成される。このために、容量値Ｃｇ
とゲート長Ｌとの間には正確に上記の関係が成立するよ
うになる。
ＣＬ１、ＣＬ２…を各ゲート長Ｌに対して算出し、上記
飽和する領域での所定のＶｇ＝Ｖ１でのＣｇとゲート長
Ｌとの関係を求める。この関係は、図６に示すように、
直線関係となる。この理由は次のようである。すなわ
ち、ゲート電圧Ｖｇ＝Ｖ１領域では、被測定対象素子で
あるＭＯＳトランジスタのチャネル領域は完全に反転し
電子キャリア層が形成される。このために、容量値Ｃｇ
とゲート長Ｌとの間には正確に上記の関係が成立するよ
うになる。
【００６５】次に、ステップＳＰ６で、上記の容量値Ｃ
ｇとゲート長の関係からパラメータ抽出処理を行う。そ
して、フリンジ容量と共にオーバラップ長ΔＬを算出す
ることになる。
ｇとゲート長の関係からパラメータ抽出処理を行う。そ
して、フリンジ容量と共にオーバラップ長ΔＬを算出す
ることになる。
【００６６】これについて、図６に基づいて説明する。
図６において、上記Ｃｇ値とゲート長Ｌとの直線関係に
おいて、ゲート長Ｌ＝０におけるＹ軸切片のＣｇ外挿値
は２Ｃｆとなる。ここで、Ｃｆは、上述したゲートとソ
ース、ゲートとドレイン間に生じるゲート側壁を介する
フリンジ容量値である。そして、図５で算出したＶｇ＝
Ｖｘでの容量値をＣｘとすると、式（４）が成り立つ。
図６において、上記Ｃｇ値とゲート長Ｌとの直線関係に
おいて、ゲート長Ｌ＝０におけるＹ軸切片のＣｇ外挿値
は２Ｃｆとなる。ここで、Ｃｆは、上述したゲートとソ
ース、ゲートとドレイン間に生じるゲート側壁を介する
フリンジ容量値である。そして、図５で算出したＶｇ＝
Ｖｘでの容量値をＣｘとすると、式（４）が成り立つ。
【００６７】すなわち、Ｃｘ＝２Ｃｆ＋２Ｃｏｖ
… （４）、ここで、Ｃｆはフリンジ容量、Ｃｏｖはソ
ースあるいはドレインとゲート間のゲート絶縁膜を介す
るゲートオーバラップ容量である。
… （４）、ここで、Ｃｆはフリンジ容量、Ｃｏｖはソ
ースあるいはドレインとゲート間のゲート絶縁膜を介す
るゲートオーバラップ容量である。
【００６８】このように、Ｃｘ値は、ゲート−ソース及
びドレイン間のフリンジ容量値、ゲート絶縁膜を介した
ゲート−ソース及びドレイン間のゲートオーバラップ容
量値の和容量値となる。
びドレイン間のフリンジ容量値、ゲート絶縁膜を介した
ゲート−ソース及びドレイン間のゲートオーバラップ容
量値の和容量値となる。
【００６９】そして、上記ＣｇとＶｇの関係を示す直線
からＣｏｘに対応するゲート長Ｌが求めるオーバラップ
長ΔＬとなる。
からＣｏｘに対応するゲート長Ｌが求めるオーバラップ
長ΔＬとなる。
【００７０】このように、本発明の構成によれば、測定
対象ｎチャネル素子のソース拡散領域１ｓ及びドレイン
拡散層領域１ｄを、電流計２２４を介して接地して、ゲ
ート−ソース・ドレイン間の容量計測を行うので、短チ
ャネルになると顕著になるゲートオーバラップ容量やフ
リンジ容量の効果（短チャネル効果、２次元効果）を正
確に求めることができる。そして、微細なＭＯＳトラン
ジスタにおいても正確なオーバラップ長ΔＬを求めるこ
とができる。
対象ｎチャネル素子のソース拡散領域１ｓ及びドレイン
拡散層領域１ｄを、電流計２２４を介して接地して、ゲ
ート−ソース・ドレイン間の容量計測を行うので、短チ
ャネルになると顕著になるゲートオーバラップ容量やフ
リンジ容量の効果（短チャネル効果、２次元効果）を正
確に求めることができる。そして、微細なＭＯＳトラン
ジスタにおいても正確なオーバラップ長ΔＬを求めるこ
とができる。
【００７１】本発明では、図４で示したＶｘ値及びそれ
に対応するＣｘ値を算出する精度が非常に高い。これ
は、図５で説明したＣｇのＶｇでの１階微分値が急峻に
変化するようになるためである。このようにして、本発
明では、オーバラップ長ΔＬの算出誤差は５％以下にな
ることを確認した。
に対応するＣｘ値を算出する精度が非常に高い。これ
は、図５で説明したＣｇのＶｇでの１階微分値が急峻に
変化するようになるためである。このようにして、本発
明では、オーバラップ長ΔＬの算出誤差は５％以下にな
ることを確認した。
【００７２】次に、図面を参照して、本発明の第２の実
施の形態について説明する。この実施の形態は、基本的
には第１の実施の形態と同じであるが、第１の実施の形
態で説明した飽和する領域での所定のＶｇでのＣｇの抽
出が異なる。ステップＳＰ１〜ステップＳＰ４の処理ま
では第１の実施の形態と同一である。本実施の形態では
ステップＳＰ５で第１の実施の形態と異なる。
施の形態について説明する。この実施の形態は、基本的
には第１の実施の形態と同じであるが、第１の実施の形
態で説明した飽和する領域での所定のＶｇでのＣｇの抽
出が異なる。ステップＳＰ１〜ステップＳＰ４の処理ま
では第１の実施の形態と同一である。本実施の形態では
ステップＳＰ５で第１の実施の形態と異なる。
【００７３】ステップＳＰ２でのＣｇ−Ｖｇ曲線導出に
おいて、図４に示したようにゲート電圧Ｖｇが増大する
とき、Ｃｇが逆に少し低減することが生じる。これは、
ゲート電極を構成するポリシリコン層のゲート絶縁膜側
に空乏層が生じるためである。このようなゲート電極の
空乏化の問題は、ＭＯＳトランジスタが微細化しゲート
絶縁膜厚が薄くなると顕在化する。この第２の実施の形
態は、被測定対象素子であるＭＯＳトランジスタが微細
化する場合に対応する方法を示す。
おいて、図４に示したようにゲート電圧Ｖｇが増大する
とき、Ｃｇが逆に少し低減することが生じる。これは、
ゲート電極を構成するポリシリコン層のゲート絶縁膜側
に空乏層が生じるためである。このようなゲート電極の
空乏化の問題は、ＭＯＳトランジスタが微細化しゲート
絶縁膜厚が薄くなると顕在化する。この第２の実施の形
態は、被測定対象素子であるＭＯＳトランジスタが微細
化する場合に対応する方法を示す。
【００７４】上述したＣｇ−Ｖｇ曲線導出において、上
記Ｃｇが逆に少し低減する場合には、図２に示した端子
接続を次のように変える。すなわち、図７に示すように
ｎＭＯＳトランジスタのソース１ｓとドレイン１ｄと半
導体基板１ｂを短絡する。そして、可変の直流バイアス
電圧源２２１と交流電圧源２２２とは互いに直列接続さ
れ、その一方の出力端は、素子取付部２１のゲート取付
端子に接続され、他方の出力端は、上記短絡したソース
１ｓとドレイン１ｄと半導体基板１ｂに接続され、電流
計２２４を介して接地される。そして、ゲート取付端子
とソース・ドレイン・基板取付端子の間には、電圧計２
２３が介挿される。各測定対象素子は、素子取付部２１
を介して電気的に計測部２２に接続される。
記Ｃｇが逆に少し低減する場合には、図２に示した端子
接続を次のように変える。すなわち、図７に示すように
ｎＭＯＳトランジスタのソース１ｓとドレイン１ｄと半
導体基板１ｂを短絡する。そして、可変の直流バイアス
電圧源２２１と交流電圧源２２２とは互いに直列接続さ
れ、その一方の出力端は、素子取付部２１のゲート取付
端子に接続され、他方の出力端は、上記短絡したソース
１ｓとドレイン１ｄと半導体基板１ｂに接続され、電流
計２２４を介して接地される。そして、ゲート取付端子
とソース・ドレイン・基板取付端子の間には、電圧計２
２３が介挿される。各測定対象素子は、素子取付部２１
を介して電気的に計測部２２に接続される。
【００７５】上記のような接続にして、データ処理装置
５は、可変の直流バイアス電圧源２２１によりゲート電
圧ＶｇをＭＯＳトランジスタのゲート１ｇに印加し、更
に交流電圧源２２２により１０ｋＨｚ〜１００ｋＨｚの
振幅１００ｍＶの交流電圧を加えて、電流計２２４で交
流電流値を測定し容量値に換算する。
５は、可変の直流バイアス電圧源２２１によりゲート電
圧ＶｇをＭＯＳトランジスタのゲート１ｇに印加し、更
に交流電圧源２２２により１０ｋＨｚ〜１００ｋＨｚの
振幅１００ｍＶの交流電圧を加えて、電流計２２４で交
流電流値を測定し容量値に換算する。
【００７６】このようにして、所定のゲート電圧Ｖｇで
のゲート−ソース・ドレイン・基板間容量Ｃｇｎを計測
する。そして、上記直流バイアス電圧源２２１を一定の
刻みで順次変化させ、それに対するＣｇｎを測定する。
この容量測定は、複数の測定対象ｎチャネル素子を順次
切り替えながら行う。この場合も、上記Ｃｇｎの算出に
当たって、パッド容量や配線容量を無視できない場合に
は、予めパッド容量や配線容量を実測しておき、次に、
算出されたＣｇからパッド容量や配線容量の実測値を減
算する。
のゲート−ソース・ドレイン・基板間容量Ｃｇｎを計測
する。そして、上記直流バイアス電圧源２２１を一定の
刻みで順次変化させ、それに対するＣｇｎを測定する。
この容量測定は、複数の測定対象ｎチャネル素子を順次
切り替えながら行う。この場合も、上記Ｃｇｎの算出に
当たって、パッド容量や配線容量を無視できない場合に
は、予めパッド容量や配線容量を実測しておき、次に、
算出されたＣｇからパッド容量や配線容量の実測値を減
算する。
【００７７】次に、上記容量計測処理で得られた容量値
から上記ＣｇｎのＶｇ依存性を算出する。このようにし
て容量（Ｃｇｎ）−ゲート電圧（Ｖｇ）曲線を導出す
る。この曲線の一例を図８に示す。図８では、横軸（Ｘ
軸）にゲート電圧Ｖｇを縦軸（Ｙ軸）に上記容量Ｃｇｎ
を示す。そして、ゲート長Ｌ１とＬ２の２種類のｎＭＯ
ＳトランジスタのＣｇｎ−Ｖｇ曲線が示されている。
から上記ＣｇｎのＶｇ依存性を算出する。このようにし
て容量（Ｃｇｎ）−ゲート電圧（Ｖｇ）曲線を導出す
る。この曲線の一例を図８に示す。図８では、横軸（Ｘ
軸）にゲート電圧Ｖｇを縦軸（Ｙ軸）に上記容量Ｃｇｎ
を示す。そして、ゲート長Ｌ１とＬ２の２種類のｎＭＯ
ＳトランジスタのＣｇｎ−Ｖｇ曲線が示されている。
【００７８】図８に示すように、図４の場合と異なり、
ゲート電圧Ｖｇが負の場合に、例えばＶｇ＝Ｖ２ではＣ
ｇｎ値は完全に飽和するようになる。これは、ゲート絶
縁膜下のソース・ドレイン領域及びチャネル部（蓄積状
態）の基板表面の電荷が上記交流電圧に追随するからで
ある。更にゲート電圧ＶｇがＭＯＳトランジスタのしき
い値が向かって増加すると、基板表面に空乏層ができ容
量Ｃｇｎが減少する。そして、しきい値を超えるとそれ
から再度増加に転じる。そして、ゲート電圧Ｖｇ値が大
きくなり、ゲート絶縁膜下の基板表面が完全に反転し充
分な電子キャリア層が形成されると、Ｃｇｎ値は飽和
し、そして、上述したゲート電極の空乏化により減少す
る。
ゲート電圧Ｖｇが負の場合に、例えばＶｇ＝Ｖ２ではＣ
ｇｎ値は完全に飽和するようになる。これは、ゲート絶
縁膜下のソース・ドレイン領域及びチャネル部（蓄積状
態）の基板表面の電荷が上記交流電圧に追随するからで
ある。更にゲート電圧ＶｇがＭＯＳトランジスタのしき
い値が向かって増加すると、基板表面に空乏層ができ容
量Ｃｇｎが減少する。そして、しきい値を超えるとそれ
から再度増加に転じる。そして、ゲート電圧Ｖｇ値が大
きくなり、ゲート絶縁膜下の基板表面が完全に反転し充
分な電子キャリア層が形成されると、Ｃｇｎ値は飽和
し、そして、上述したゲート電極の空乏化により減少す
る。
【００７９】この実施の形態では、上述したＶｇ＝Ｖ２
での各ＭＯＳトランジスタのＣｇｎ値をＣＬ１、ＣＬ２
…とする。そして、図６で説明したようなＣｇｎとゲー
ト長Ｌの関係を求める。
での各ＭＯＳトランジスタのＣｇｎ値をＣＬ１、ＣＬ２
…とする。そして、図６で説明したようなＣｇｎとゲー
ト長Ｌの関係を求める。
【００８０】後の手順は第１の実施の形態で説明した通
りであり、上記ＣｇｎとＶｇの関係を示す直線からフリ
ンジ容量及びオーバラップ長ΔＬを算出する。
りであり、上記ＣｇｎとＶｇの関係を示す直線からフリ
ンジ容量及びオーバラップ長ΔＬを算出する。
【００８１】この実施の形態では、上述したように、Ｍ
ＯＳトランジスタのようなＭＩＳＦＥＴが微細化する場
合でも容易に正確なオーバラップ長ΔＬを抽出すること
ができる。
ＯＳトランジスタのようなＭＩＳＦＥＴが微細化する場
合でも容易に正確なオーバラップ長ΔＬを抽出すること
ができる。
【００８２】本発明のオーバラップ長ΔＬの抽出で１つ
の重要な手順である、図５で説明したＶｘは、ゲート長
の異なるＭＯＳトランジスタ間で、ＣｇのＶｇによる２
階微分の差分を求めて算出してもよい。
の重要な手順である、図５で説明したＶｘは、ゲート長
の異なるＭＯＳトランジスタ間で、ＣｇのＶｇによる２
階微分の差分を求めて算出してもよい。
【００８３】上記の実施の形態では、Ｖｘの算出では、
ＣｇをＶｇで微分処理してから求めている。本発明は、
これに限定することはない。異なる複数のＭＩＳＦＥＴ
間ののＣｇ値の差からＶｘを求めてもよいことにも言及
しておく。但し、この場合には、Ｃｇの測定精度を向上
させる必要がある。
ＣｇをＶｇで微分処理してから求めている。本発明は、
これに限定することはない。異なる複数のＭＩＳＦＥＴ
間ののＣｇ値の差からＶｘを求めてもよいことにも言及
しておく。但し、この場合には、Ｃｇの測定精度を向上
させる必要がある。
【００８４】また、上記ＭＩＳＦＥＴのゲート−ソース
・ドレイン間の容量Ｃｇ計測では、交流電圧源の交流周
波数が１００ｋＨｚ以上になると、Ｃｇの交流周波数依
存性がみられるようになる。この周波数依存性からでも
上記Ｃｘを算出することができる。この周波数依存性
は、ｎチャネルＭＯＳトランジスタよりｐチャネルＭＯ
Ｓトランジスタで顕著である。
・ドレイン間の容量Ｃｇ計測では、交流電圧源の交流周
波数が１００ｋＨｚ以上になると、Ｃｇの交流周波数依
存性がみられるようになる。この周波数依存性からでも
上記Ｃｘを算出することができる。この周波数依存性
は、ｎチャネルＭＯＳトランジスタよりｐチャネルＭＯ
Ｓトランジスタで顕著である。
【００８５】以上、この発明の実施の形態を図面により
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。
【００８６】例えば、測定対象素子は、ｎチャネルＭＯ
Ｓトランジスタに限らず、ｐチャネルＭＯＳトランジス
タでも良い。また、ＭＩＳＦＥＴである限り、ＭＯＳ構
造に限らず、例えばＭＯＮＯＳ構造のＦＥＴでも良い。
また、ＬＤＤ（Lightly Doped Drain）構造のＭＯＳＦ
ＥＴでも良い。
Ｓトランジスタに限らず、ｐチャネルＭＯＳトランジス
タでも良い。また、ＭＩＳＦＥＴである限り、ＭＯＳ構
造に限らず、例えばＭＯＮＯＳ構造のＦＥＴでも良い。
また、ＬＤＤ（Lightly Doped Drain）構造のＭＯＳＦ
ＥＴでも良い。
【００８７】上記の実施の形態では、ＭＩＳＦＥＴが半
導体基板上に形成される場合について説明しているが、
ＭＩＳＦＥＴがウェル層内に形成される場合でも、本発
明は同様に適用できることに言及しておく。この場合で
は、上記の実施の形態で半導体基板をウェル層に置き換
えればよい。
導体基板上に形成される場合について説明しているが、
ＭＩＳＦＥＴがウェル層内に形成される場合でも、本発
明は同様に適用できることに言及しておく。この場合で
は、上記の実施の形態で半導体基板をウェル層に置き換
えればよい。
【００８８】なお、本発明は、上記の実施の形態に限定
されず、本発明の技術思想の範囲内において、実施の形
態が適宜変更され得るものである。
されず、本発明の技術思想の範囲内において、実施の形
態が適宜変更され得るものである。
【００８９】
【発明の効果】以上説明したように、本発明では、ゲー
ト長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−
ソース・ドレイン間の容量Ｃｇのゲート電圧Ｖｇ依存性
を導出し、上記ＣｇをＶｇで微分しゲート長の異なる２
つのＭＩＳＦＥＴ間の上記微分値の差を分析する。そし
て、上記微分値の差の分析から複数のＭＩＳＦＥＴ共通
の容量成分となるゲート−ソース・ドレイン間のフリン
ジ容量値とゲートオーバラップ容量値の和容量値を導出
する。また、ゲート長Ｌの異なる複数のＭＩＳＦＥＴに
おいて、所定のゲート電圧でのゲート−ソース・ドレイ
ン間の容量のゲート長依存性を導出し、上記容量のゲー
ト長依存性に基づいて上記和容量値からオーバラップ長
ΔＬを算出する。また、上記容量のゲート長依存性より
ゲート長が零での外挿容量値を求め、上記ＭＩＳＦＥＴ
のフリンジ容量値とゲートオーバラップ容量値とを分離
して算出する。
ト長Ｌの異なる複数のＭＩＳＦＥＴにおいて、ゲート−
ソース・ドレイン間の容量Ｃｇのゲート電圧Ｖｇ依存性
を導出し、上記ＣｇをＶｇで微分しゲート長の異なる２
つのＭＩＳＦＥＴ間の上記微分値の差を分析する。そし
て、上記微分値の差の分析から複数のＭＩＳＦＥＴ共通
の容量成分となるゲート−ソース・ドレイン間のフリン
ジ容量値とゲートオーバラップ容量値の和容量値を導出
する。また、ゲート長Ｌの異なる複数のＭＩＳＦＥＴに
おいて、所定のゲート電圧でのゲート−ソース・ドレイ
ン間の容量のゲート長依存性を導出し、上記容量のゲー
ト長依存性に基づいて上記和容量値からオーバラップ長
ΔＬを算出する。また、上記容量のゲート長依存性より
ゲート長が零での外挿容量値を求め、上記ＭＩＳＦＥＴ
のフリンジ容量値とゲートオーバラップ容量値とを分離
して算出する。
【００９０】このために、短チャネルになると顕著にな
るゲートオーバラップ容量値およびフリンジ容量値を正
確に算出することができる。その上に正確な容量値Ｃｇ
に基づいて算出されるオーバラップ長ΔＬも一段と確度
の高いものとなる。
るゲートオーバラップ容量値およびフリンジ容量値を正
確に算出することができる。その上に正確な容量値Ｃｇ
に基づいて算出されるオーバラップ長ΔＬも一段と確度
の高いものとなる。
【００９１】そして、このようなオーバラップ長ΔＬを
用いて実効チャネル長Ｌeff を算出するのであるから、
得られる実効チャネル長Ｌeff も正確である。したがっ
て、実際のデバイス特性を一段と忠実に再現できるＭＯ
ＳＦＥＴのデバイスモデルを実現できる。
用いて実効チャネル長Ｌeff を算出するのであるから、
得られる実効チャネル長Ｌeff も正確である。したがっ
て、実際のデバイス特性を一段と忠実に再現できるＭＯ
ＳＦＥＴのデバイスモデルを実現できる。
【００９２】このようにして、本発明は、微細化、高集
積化あるいは多機能化する半導体装置の実現を容易と
し、高性能の半導体装置の実現を促進するようになる。
積化あるいは多機能化する半導体装置の実現を容易と
し、高性能の半導体装置の実現を促進するようになる。
【図１】本発明の実施の形態を説明するＭＩＳＦＥＴの
オーバラップ長測定装置の電気的構成を示すブロック図
である。
オーバラップ長測定装置の電気的構成を示すブロック図
である。
【図２】同オーバラップ長測定装置を構成する容量計測
装置の電気的構成を示す回路図である。
装置の電気的構成を示す回路図である。
【図３】本発明の特徴となるオーバラップ長抽出の手順
を示すフローチャートである。
を示すフローチャートである。
【図４】本発明に使用するゲート容量（Ｃｇ）−ゲート
電圧（Ｖｇ）曲線の一例のグラフである。
電圧（Ｖｇ）曲線の一例のグラフである。
【図５】上記Ｃｇ−Ｖｇ曲線でＣｇをＶｇで１階微分し
た場合のグラフである。
た場合のグラフである。
【図６】オーバラップ長ΔＬを算出するためのＣｇ−ゲ
ート長Ｌの関係を示すグラフである。
ート長Ｌの関係を示すグラフである。
【図７】本発明の第２の実施の形態で用いる容量計測装
置の電気的構成を示す回路図である。
置の電気的構成を示す回路図である。
【図８】本発明の第２の実施の形態で使用するゲート容
量（Ｃｇｎ）−ゲート電圧（Ｖｇ）曲線の一例のグラフ
である。
量（Ｃｇｎ）−ゲート電圧（Ｖｇ）曲線の一例のグラフ
である。
【図９】物理的に重要なデバイスパラメータの１つであ
るオーバラップ長ΔＬを説明するための説明図である。
るオーバラップ長ΔＬを説明するための説明図である。
【図１０】第１の従来例のオーバラップ長ΔＬ導出方法
を説明するための図で、実効ゲート電圧Ｖgeごとの、チ
ャネル抵抗Ｒのゲート長Ｌ依存性を示す特性図である。
を説明するための図で、実効ゲート電圧Ｖgeごとの、チ
ャネル抵抗Ｒのゲート長Ｌ依存性を示す特性図である。
【図１１】第２の従来例のオーバラップ長ΔＬ導出方法
を説明するための図で、ＭＯＳトランジスタとＭＯＳキ
ャパシタの断面図である。
を説明するための図で、ＭＯＳトランジスタとＭＯＳキ
ャパシタの断面図である。
【図１２】第２の従来例のオーバラップ長ΔＬ導出方法
を説明するための図で、容量値−ゲート（容量）電圧曲
線の一例のグラフである。
を説明するための図で、容量値−ゲート（容量）電圧曲
線の一例のグラフである。
１ 被測定素子群 １ｇ ゲート １ox ゲート絶縁膜 １ｓ ソース（拡散層領域） １ｄ ドレイン（拡散層領域） １ｂ 基板（半導体基板） ２ 容量計測装置 ２１ 素子取付部 ２２ 計測部 ２２１ 直流バイアス電圧源 ２２２ 交流電圧源 ２２３ 電圧計（電圧計測手段） ２２４ 電流計（電流計測手段） ３ 入力装置（容量入力手段） ４ 記録媒体 ４ａ 容量計測プログラム ４ｂ 容量曲線算出プログラム ４ｃ 容量曲線微分プログラム ４ｄ パラメータ抽出プログラム ４ｅ オーバラップ長算出プログラム
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/00 Ｈ０１Ｌ 21/82 Ｔ 29/78 29/78 ３０１Ｚ 21/336 Ｆターム(参考） 2G003 AA02 AB01 AC00 AE02 AH01 AH05 2G032 AA07 AB20 AC08 AD01 AL00 5F040 DA30 DC01 5F048 AA08 AB10 AC01 5F064 BB02 BB12 CC09 HH01 HH05 HH10 HH11 HH13 HH14
Claims (15)
- 【請求項１】 半導体基板の表面部又は該表面部のウェ
ル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥ
Ｔについて、 各ＭＩＳＦＥＴをＯＮ状態に保つ所定の電圧を各ゲート
に印加して、各ゲート長Ｌに対するゲート−ソース・ド
レイン間の容量Ｃｇを測定し、該測定結果から前記容量
Ｃｇのゲート長依存性を求め、 得られた前記容量Ｃｇのゲート長依存性に基づいて、ゲ
ートとソース・ドレイン拡散層領域とがオーバラップす
る長さΔＬを抽出することを特徴とするＭＩＳＦＥＴの
オーバラップ抽出方法。 - 【請求項２】 前記半導体基板又はウェルを接地電位に
し、前記ゲート−ソース・ドレイン間に所定の直流バイ
アス電圧と交流電圧を印加して、 少なくとも、電流計測手段にて前記ゲート−ソース・ド
レイン間に流れる交流電流を計測し、 得られた測定結果に基づいて、前記各ゲート長Ｌに対す
るゲート−ソース・ドレイン間の前記容量Ｃｇを算出す
ることを特徴とする請求項１記載のＭＩＳＦＥＴのオー
バラップ抽出方法。 - 【請求項３】 前記ゲートに直流バイアス電圧や交流電
圧を印加するための電圧源を当該ゲートに接続し、電流
計測手段の一方の端子を前記ソース・ドレインに接続
し、 電圧計測手段の一方の端子を前記ゲートに、他方の端子
を前記ソース・ドレインに接続し、かつ、前記電流計測
手段の他方の端子と、前記半導体基板又はウェルとを接
地した状態で、 前記電圧計測手段にて前記ゲート−ソース・ドレイン間
の電圧値を測定すると共に、前記電流計測手段にて前記
ゲート−ソース・ドレイン間を流れる交流電流値を測定
し、 得られた測定結果に基づいて、前記各ゲート長Ｌに対す
るゲート−ソース・ドレイン間の前記容量Ｃｇを算出す
ることを特徴とする請求項２記載のＭＩＳＦＥＴのオー
バラップ抽出方法。 - 【請求項４】 半導体基板の表面部又は該表面部のウェ
ル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥ
Ｔについて、 各ＭＩＳＦＥＴをＯＦＦ状態に保つ所定の電圧を各ゲー
トに印加して、各ゲート長Ｌに対するゲート−ソース・
ドレイン及び基板間あるいはゲート−ソース・ドレイン
及びウェル間の容量Ｃｇｎを測定し、該測定結果から前
記容量Ｃｇｎのゲート長依存性を探り、 得られた前記容量Ｃｇｎのゲート長依存性に基づいて、
ゲートとソース・ドレイン拡散層領域とがオーバラップ
する長さΔＬを求めることを特徴とするＭＩＳＦＥＴの
オーバラップ抽出方法。 - 【請求項５】 前記ゲート−ソース・ドレイン及び基板
間あるいはゲート−ソース・ドレイン及びウェル間に所
定の直流バイアス電圧と交流電圧とを印加して、 少なくとも、電流計測手段にて前記ゲート−ソース・ド
レイン及び基板間あるいはゲート−ソース・ドレイン及
びウェル間に流れる交流電流を計測し、 得られた測定結果に基づいて、前記各ゲート長Ｌに対す
るゲート−ソース・ドレイン及び基板間あるいはゲート
−ソース・ドレイン及びウェル間の容量Ｃｇｎを算出す
ることを特徴とする請求項４記載のＭＩＳＦＥＴのオー
バラップ抽出方法。 - 【請求項６】 前記ゲートに直流バイアス電圧や交流電
圧を印加するための電圧源を当該ゲートに接続し、電流
計測手段の一方の端子を前記ソース・ドレイン及び基板
あるいはゲート−ソース・ドレイン及びウェル間に接続
し、 電圧計測手段の一方の端子を前記ゲートに、他方の端子
を前記ゲート−ソース・ドレイン及び基板間あるいはゲ
ート−ソース・ドレイン及びウェル間に接続し、かつ、
前記電流計測手段の他方の端子を接地した状態で、 前記電圧計測手段にて前記ゲート−ソース・ドレイン及
び基板間あるいはゲート−ソース・ドレイン及びウェル
間の電圧値を測定すると共に、前記電流計測手段にて前
記ゲート−ソース・ドレイン及び基板間あるいはゲート
−ソース・ドレイン及びウェル間を流れる交流電流値を
測定し、 得られた測定結果に基づいて、前記各ゲート長Ｌに対す
るゲート−ソース・ドレイン及び基板間あるいはゲート
−ソース・ドレイン及びウェル間の前記容量Ｃｇを算出
することを特徴とする請求項５記載のＭＩＳＦＥＴのオ
ーバラップ抽出方法。 - 【請求項７】 半導体基板の表面部又は該表面部のウェ
ル内に形成されたゲート長Ｌの異なる複数のＭＩＳＦＥ
Ｔについて、前記半導体基板又はウェルを接地電位に
し、前記ゲート−ソース・ドレイン間に可変の直流バイ
アス電圧と交流電圧を印加して、少なくとも、電流計測
手段にて前記ゲート−ソース・ドレイン間に前記可変の
直流バイアスに対応して流れる交流電流を計測し、得ら
れた測定結果に基づいて、前記各ゲート長Ｌに対してそ
れぞれゲート−ソース・ドレイン間の容量Ｃｇのゲート
電圧依存性を導出し、 更に、前記ＭＩＳＦＥＴのチャネルが形成できるゲート
電圧近傍でＣｇのＶｇによる微分値をゲート長の異なる
２つのＭＩＳＦＥＴでそれぞれ求め、 前記２つのＭＩＳＦＥＴでの前記微分値の差分析からゲ
ート−ソースあるいはドレイン間のゲートオーバラップ
容量値とフリンジ容量値との和を算出することを特徴と
するＭＩＳＦＥＴのオーバラップ抽出方法。 - 【請求項８】 前記請求項１乃至請求項６のうちの１つ
の方法で算出した容量ＣｇあるいはＣｇｎのゲート長依
存性に外挿法を適用して、前記ゲート長が零になるとき
の容量を算出し、 得られた前記算出結果から前記フリンジ容量値と前記ゲ
ートオーバラップ容量値とを分離して求めることを特徴
とする請求項７記載のＭＩＳＦＥＴのオーバラップ抽出
方法。 - 【請求項９】 前記微分値はＣｇのＶｇによる１階微分
値あるいは２階微分値であることを特徴とする請求項７
または請求項８記載のＭＩＳＦＥＴのオーバラップ長抽
出方法。 - 【請求項１０】 ゲート長Ｌの異なる複数のＭＩＳＦＥ
Ｔにおいて、ゲート−ソース・ドレイン間の容量Ｃｇの
ゲート電圧Ｖｇ依存性を計測する手段と、前記ＣｇをＶ
ｇで微分しゲート長の異なる２つのＭＩＳＦＥＴ間の前
記微分値の差を分析する手段と、前記微分値の差の分析
から前記複数のＭＩＳＦＥＴ共通の容量成分となるゲー
ト−ソース・ドレイン間のフリンジ容量値とゲートオー
バラップ容量値の和容量値を導出する手段と、を備えた
ことを特徴とするＭＩＳＦＥＴオーバラップ長測定装
置。 - 【請求項１１】 ゲート長Ｌの異なる複数のＭＩＳＦＥ
Ｔにおいて、所定のゲート電圧でのゲート−ソース・ド
レイン間の容量のゲート長依存性を計測する手段と、前
記容量のゲート長依存性よりゲート長が零での外挿容量
値を算出する手段と、請求項１０より求めた和容量値と
前記容量のゲート長依存性よりオーバラップ長ΔＬを算
出する手段と、を備えたことを特徴とするＭＩＳＦＥＴ
オーバラップ長測定装置。 - 【請求項１２】 請求項１１により求めた外挿容量値よ
りゲート−ソース・ドレイン間のフリンジ容量値を算出
する手段と、請求項１０より導出した複数のＭＩＳＦＥ
Ｔ共通の容量成分となる和容量値からゲートオーバラッ
プ容量値を算出する手段とを備えたことを特徴とするＭ
ＩＳＦＥＴオーバラップ長測定装置。 - 【請求項１３】 ゲート長Ｌの異なる複数のＭＩＳＦＥ
Ｔにおいて、ゲート−ソース・ドレイン間の容量Ｃｇと
ゲート電圧Ｖｇとの関係を導出する処理と、前記Ｃｇの
Ｖｇでの１階微分値あるいは２階微分値を算出する処理
と、前記ゲート長の異なる２つのＭＩＳＦＥＴ間の微分
値の差を分析し前記複数のＭＩＳＦＥＴ共通の容量成分
となるゲート−ソース・ドレイン間のフリンジ容量値と
ゲートオーバラップ容量値の和容量値を算出する処理
と、をコンピュータに実行させるためのＭＩＳＦＥＴの
オーバラップ長の抽出プログラムを収納した記録媒体 - 【請求項１４】 ゲート長Ｌの異なる複数のＭＩＳＦＥ
Ｔより求めた所定のゲート電圧でのゲート−ソース・ド
レイン間容量のゲート長依存性のデータからゲート長が
零での外挿容量値を算出する処理と、請求項１３より求
めた和容量値と前記容量のゲート長依存性よりオーバラ
ップ長ΔＬを算出する処理と、をコンピュータに実行さ
せるためのＭＩＳＦＥＴのオーバラップ長の抽出プログ
ラムを収納した記録媒体 - 【請求項１５】 請求項１３より求めたゲート長Ｌの異
なる複数のＭＩＳＦＥＴ共通のゲート−ソース・ドレイ
ン間のフリンジ容量値とゲートオーバラップ容量値の和
容量値と請求項１４で求めたゲート長が零での外挿容量
値とからフリンジ容量値とゲートオーバラップ容量値と
を算出する処理と、をコンピュータに実行させるための
ＭＩＳＦＥＴのオーバラップ長の抽出プログラムを収納
した記録媒体
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|---|---|---|---|
| JP2000156376A JP4748552B2 (ja) | 2000-05-26 | 2000-05-26 | Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体 |
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Publications (2)
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|---|---|
| JP2001338986A true JP2001338986A (ja) | 2001-12-07 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405090B2 (en) | 2006-01-12 | 2008-07-29 | Samsung Electronics Co., Ltd. | Method of measuring an effective channel length and an overlap length in a metal-oxide semiconductor field effect transistor |
| JP2015079852A (ja) * | 2013-10-17 | 2015-04-23 | 富士通セミコンダクター株式会社 | 半導体装置及びその検査方法 |
| WO2023279857A1 (zh) * | 2021-07-06 | 2023-01-12 | 长鑫存储技术有限公司 | 半导体结构的测量方法及测量系统 |
| CN116047257A (zh) * | 2023-03-24 | 2023-05-02 | 长鑫存储技术有限公司 | 测试方法、测试装置及电子设备 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7456429B2 (ja) | 2021-10-08 | 2024-03-27 | Ｊｆｅスチール株式会社 | プレス部品の製造方法、プレス部品、及びブランク材の製造方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296315A (ja) * | 1990-04-13 | 1991-12-27 | Fuji Elelctrochem Co Ltd | 高周波フィルタ |
| JPH11108985A (ja) * | 1997-09-30 | 1999-04-23 | Nec Corp | Ｍｏｓｆｅｔオーバーラップ長測定方法 |
| JPH11154696A (ja) * | 1997-11-20 | 1999-06-08 | Nec Corp | Ｍｏｓｆｅｔ容量測定方法 |
| JP2000049338A (ja) * | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスタの特性評価方法、絶縁ゲート型トランジスタの製造方法、絶縁ゲート型トランジスタの特性評価装置、および特性評価プログラムを記録してあるコンピュータ読み取り可能な記録媒体 |
| JP2000216258A (ja) * | 1999-01-22 | 2000-08-04 | Nec Corp | Ｍｏｓｆｅｔのオ―バ―ラップ長・オ―バ―ラップ容量測定方法、測定装置および記録媒体 |
| JP2001035930A (ja) * | 1999-07-19 | 2001-02-09 | Mitsubishi Electric Corp | 特性抽出装置、特性評価装置、および、半導体装置 |
| JP2001057425A (ja) * | 1999-08-18 | 2001-02-27 | Mitsubishi Electric Corp | Ｍｉｓトランジスタの実効的チャネル長抽出方法、その拡散層抵抗抽出方法、及びその製造プロセス評価方法 |
| JP2001119017A (ja) * | 1999-10-15 | 2001-04-27 | Nec Corp | モデルパラメータ抽出方法およびその方式 |
| JP2001313323A (ja) * | 2000-05-01 | 2001-11-09 | Mitsubishi Electric Corp | 半導体装置の特性評価装置、特性評価方法、および特性評価パターン |
-
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296315A (ja) * | 1990-04-13 | 1991-12-27 | Fuji Elelctrochem Co Ltd | 高周波フィルタ |
| JPH11108985A (ja) * | 1997-09-30 | 1999-04-23 | Nec Corp | Ｍｏｓｆｅｔオーバーラップ長測定方法 |
| JPH11154696A (ja) * | 1997-11-20 | 1999-06-08 | Nec Corp | Ｍｏｓｆｅｔ容量測定方法 |
| JP2000049338A (ja) * | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスタの特性評価方法、絶縁ゲート型トランジスタの製造方法、絶縁ゲート型トランジスタの特性評価装置、および特性評価プログラムを記録してあるコンピュータ読み取り可能な記録媒体 |
| JP2000216258A (ja) * | 1999-01-22 | 2000-08-04 | Nec Corp | Ｍｏｓｆｅｔのオ―バ―ラップ長・オ―バ―ラップ容量測定方法、測定装置および記録媒体 |
| JP2001035930A (ja) * | 1999-07-19 | 2001-02-09 | Mitsubishi Electric Corp | 特性抽出装置、特性評価装置、および、半導体装置 |
| JP2001057425A (ja) * | 1999-08-18 | 2001-02-27 | Mitsubishi Electric Corp | Ｍｉｓトランジスタの実効的チャネル長抽出方法、その拡散層抵抗抽出方法、及びその製造プロセス評価方法 |
| JP2001119017A (ja) * | 1999-10-15 | 2001-04-27 | Nec Corp | モデルパラメータ抽出方法およびその方式 |
| JP2001313323A (ja) * | 2000-05-01 | 2001-11-09 | Mitsubishi Electric Corp | 半導体装置の特性評価装置、特性評価方法、および特性評価パターン |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405090B2 (en) | 2006-01-12 | 2008-07-29 | Samsung Electronics Co., Ltd. | Method of measuring an effective channel length and an overlap length in a metal-oxide semiconductor field effect transistor |
| JP2015079852A (ja) * | 2013-10-17 | 2015-04-23 | 富士通セミコンダクター株式会社 | 半導体装置及びその検査方法 |
| WO2023279857A1 (zh) * | 2021-07-06 | 2023-01-12 | 长鑫存储技术有限公司 | 半导体结构的测量方法及测量系统 |
| CN116047257A (zh) * | 2023-03-24 | 2023-05-02 | 长鑫存储技术有限公司 | 测试方法、测试装置及电子设备 |
| CN116047257B (zh) * | 2023-03-24 | 2023-08-18 | 长鑫存储技术有限公司 | 测试方法、测试装置及电子设备 |
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