CN116047257A - 测试方法、测试装置及电子设备 - Google Patents

测试方法、测试装置及电子设备 Download PDF

Info

Publication number
CN116047257A
CN116047257A CN202310294702.4A CN202310294702A CN116047257A CN 116047257 A CN116047257 A CN 116047257A CN 202310294702 A CN202310294702 A CN 202310294702A CN 116047257 A CN116047257 A CN 116047257A
Authority
CN
China
Prior art keywords
voltage
scanning
current
substrate
adjacent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310294702.4A
Other languages
English (en)
Other versions
CN116047257B (zh
Inventor
杨杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202310294702.4A priority Critical patent/CN116047257B/zh
Publication of CN116047257A publication Critical patent/CN116047257A/zh
Application granted granted Critical
Publication of CN116047257B publication Critical patent/CN116047257B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本申请提供一种测试方法、测试装置及电子设备，对器件进行电位扫描，测试对器件施加交流电压时器件的衬底电流，获取衬底电流中的交流电流，相邻交流电流之间的差值绝对值首次处于第一阈值时，根据相邻交流电流对应的直流电压确定器件的平带电压。本申请的方案，较为准确的获取器件的平带电压，避免栅氧化层的非理想特征影响器件的平带电压。

Description

测试方法、测试装置及电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种测试方法、测试装置及电子设备。
背景技术
金属氧化物半导体在外加电压的作用下产生空间电荷区，在空间电荷区内，从半导体表面到内部，电势逐渐减弱，则半导体表面相对于体内产生电势差，空间电荷区两端的电势差称为表面势VS。当外加电压使得空间电荷区的电荷QS=0时，半导体的表面势VS=0，该外加电压为金属氧化物半导体的平带电压VFB。
如何较为准确的获取平带电压VFB是较为重要的问题。
发明内容
本申请提供一种测试方法、测试装置及电子设备，以准确获取平带电压。
第一方面，本申请提供一种测试方法，所述方法包括：
对器件进行电位扫描，测试对所述器件施加交流电压时所述器件的衬底电流，获取所述衬底电流中的交流电流；
相邻交流电流之间的差值绝对值首次处于第一阈值时，根据所述相邻交流电流对应的直流电压确定所述器件的平带电压。
在一些实施例中，所述根据所述相邻交流电流对应的直流电压确定所述器件的平带电压，具体包括：
将所述相邻交流电流对应的相邻直流电压中较小的直流电压作为所述器件的平带电压；
或，将所述相邻交流电流对应的相邻直流电压中较大的直流电压作为所述器件的平带电压；
或，将所述相邻交流电流对应的相邻直流电压的平均电压作为所述器件的平带电压。
在一些实施例中，所述对器件进行电位扫描，具体包括：
确定扫描起始电压并根据测试精度确定扫描步长，所述扫描起始电压控制所述器件处于积累区；
根据所述扫描起始电压和所述扫描步长计算多个扫描电压，利用所述多个扫描电压对所述器件进行扫描，以对所述器件从积累区向耗尽区进行扫描。
在一些实施例中，所述对器件进行电位扫描，具体包括：
确定扫描起始电压并根据测试精度确定扫描步长，所述扫描起始电压控制所述器件处于耗尽区；
根据所述扫描起始电压和所述扫描步长计算多个扫描电压，利用所述多个扫描电压对所述器件进行扫描，以对所述器件从耗尽区向积累区进行扫描。
在一些实施例中，所述对器件进行电位扫描之前，所述方法还包括：
将所述器件的源极、漏极和衬底短接。
在一些实施例中，所述对器件进行电位扫描，具体包括：
将所述器件的栅极作为第一极，将短接后的源极、漏极和衬底作为第二极；
在所述第一极和所述第二极之间施加直流电压和交流电压，以对所述器件进行电位扫描。
在一些实施例中，所述获取所述衬底电流中的交流电流，具体包括：
将所述衬底电流拆分为实部和虚部，所述虚部对应的电流为所述交流电流。
在一些实施例中，所述对器件进行电位扫描，具体包括：
根据测试速度确定预设时间，在每个扫描电压下保持所述预设时间，以对所述器件进行电位扫描。
第二方面，本申请提供一种测试装置，所述装置包括：
测试单元，用于对器件进行电位扫描，测试对所述器件施加交流电压时所述器件的衬底电流，获取所述衬底电流中的交流电流；
获取单元，用于相邻交流电流之间的差值绝对值首次处于第一阈值时，根据所述相邻交流电流对应的直流电压确定所述器件的平带电压。
第三方面，本申请提供一种电子设备，包括：存储器和处理器；
存储器用于存储指令；处理器用于调用存储器中的指令执行第一方面及第一方面任一种可能的设计中的测试方法。
第四方面，本申请提供一种计算机可读存储介质，计算机可读存储介质中存储有计算机指令，当电子设备的至少一个处理器执行该计算机指令时，电子设备执行第一方面及第一方面任一种可能的设计中的测试方法。
本申请提供的测试方法、测试装置及电子设备，对器件进行电位扫描，测试对器件施加交流电压时器件的衬底电流，获取衬底电流中的交流电流，由于器件处于积累状态和耗尽状态时，具有不同的电容，使得器件处于积累状态和耗尽状态时具有不同的交流电流，因此相邻交流电流之间的差值绝对值首次处于第一阈值时，能够根据相邻交流电流对应的直流电压较为准确的确定器件的平带电压，避免栅氧化层的非理想特征影响器件的平带电压。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的测试方法的流程示意图；
图2为本申请实施例提供的器件进行电位扫描的示意图；
图3为本申请实施例提供的器件在外加负电压时的示意图；
图4为本申请实施例提供的器件在外加正电压时的示意图；
图5为本申请实施例提供的器件在外加正电压时的等效电路图；
图6为本申请实施例提供的一种直流电压-交流电流示意图；
图7为本申请实施例提供的另一种直流电压-交流电流示意图；
图8为本申请实施例提供的电荷-表面势示意图；
图9为本申请实施例提供的测试装置的结构示意图；
图10为本申请实施例提供的电子设备的硬件结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。
金属氧化物半导体（Metal Oxide Semiconductor，MOS）结构是一片氧化层夹在金属层和半导体层之间，其实际上是一个电容，因此在金属层和半导体层之间加电压后，金属层与半导体层相对的两个面上要被充电，二者所带电荷符号相反，电荷分布情况也不相同。在金属层中，自由电子密度很高，电荷基本上分布在一个原子层的厚度范围内，而在半导体层中，由于自由载流子密度低得多，电荷必须分布在一定厚度的表面层内，带电的表面层为空间电荷区。在空间电荷区内，从半导体表面（半导体层与氧化层之间的界面）到内部，电势逐渐减弱，则半导体表面相对于体内产生电势差，空间电荷区两端的电势差称为表面势VS。当外加电压使得空间电荷区的电荷QS=0时，半导体的表面势VS=0，该外加电压为MOS电容（金属氧化物半导体）的平带电压VFB，对应的MOS电容值为平带电容CFB。
例如，可以先计算平带电容CFB，而后，根据C-V曲线找到与平带电容CFB对应的平带电压VFB。例如根据公式（1）计算平带电容CFB；
（1）
其中，COX表示氧化层电容，εOX表示氧化层的介电常数，dOX表示氧化层厚度，κ表示玻尔兹曼常数，T表示绝对温度，q表示自由载流子的电荷数，NA表示受主浓度，εS表示半导体层的介电常数。
但是，实际的金属氧化物半导体的氧化层存在界面态以及固定/可动离子电荷等非理想电荷，在计算平带电容CFB时未考虑非理想电荷的影响，影响平带电容CFB的准确性，从而影响平带电压VFB的准确性。
为此，本申请提供一种测试方法，对器件进行电位扫描，测试对器件施加交流电压时器件的衬底电流，获取衬底电流中的交流电流，由于器件处于积累状态时，其电容为栅氧化层电容，器件处于耗尽状态时，其电容为栅氧化层电容和耗尽层电容串联，即器件处于积累状态和耗尽状态时电容不同，则阻抗不同，导致器件处于积累状态和耗尽状态时，交流电流不同，因而可以获取衬底电流中的交流电流，在相邻交流电流之间的差值绝对值首次处于第一阈值时，根据相邻交流电流对应的直流电压确定器件的平带电压。无需计算平带电容，避免栅氧化层非理想特性对平带电压测量的影响，并且无需扫描C-V全谱，提高测试效率。
图1为本申请实施例提供的测试方法的流程示意图。如图1所示，本申请实施例提供的测试方法包括：
S101、对器件进行电位扫描，测试对器件施加交流电压时，器件的衬底电流，获取衬底电流中的交流电流。
本申请实施例中，器件为半导体器件，例如可以为金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor Field Effect Transistor，MOSFET）。器件包括衬底，衬底为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI（Silicon On Insulator，绝缘体上硅）衬底或GOI（Germanium On Insulato，绝缘体上硅）等。衬底上依次堆叠有栅氧化层和栅极，栅氧化层可以为高k氧化物，例如氧化铪（HfO2）、氧化锆（ZrO2）、氮氧化铪（HfON）等。栅极为金属层，金属材料例如可以为钨（W）、钼（Mo）等。
对器件进行电位扫描可以理解为对器件施加直流电压VGS的基础上叠加交流电压ΔVGS，直流电压VGS用于控制器件处于积累区或耗尽区，交流电压ΔVGS用于作为响应信号。如图2所示，对器件施加直流电压VGS可以理解为在栅极103和衬底101之间施加直流电压VGS，例如，相对于衬底101，栅极103施加负电压，或者，相对于衬底101，栅极103施加正电压。
以衬底为P型半导体为例，如图3所示，相对于衬底101，栅极103施加负电压时，衬底101中的大量空穴被吸引至衬底表面（衬底101与栅氧化层102之间的界面），由于栅氧化层102的阻挡作用，使得衬底101中的空穴堆积于衬底表面，栅极103-栅氧化层102-衬底101组成的金属氧化物半导体处于积累状态（Accumulation），金属氧化物半导体的电容相当于栅氧化层平板电容COX，电容值不随外加偏置电压的变化而变化，此时阻抗Z1=ΔVGS/ΔISUB=jwCOX。如图4所示，相比于衬底101，栅极103施加正电压时，衬底101中的空穴远离衬底表面，衬底表面出现空穴耗尽（Depletion），形成耗尽层，耗尽层即空间电荷区，空间电荷区为电子和空穴结合后形成的区域，不带电，从而形成耗尽层电容CS，耗尽层电容CS和栅氧化层电容COX串联，则金属氧化物半导体的电容相当于栅氧化层电容COX和耗尽层电容CS串联，此时阻抗Z2=ΔVGS/ΔISUB=1/jwCOX+1/jwCS。
以衬底为N型半导体为例，如图4所示，相对于衬底101，栅极103施加正电压时，衬底101中的大量电子被吸收至衬底表面，使得衬底101中的电子堆积于衬底表面，栅极103-栅氧化层102-衬底101组成的金属氧化物半导体处于积累状态，金属氧化物半导体的电容相当于栅氧化层平板电容COX，此时阻抗Z1=ΔVGS/ΔISUB=jwCOX。如图3所示，相比于衬底101，栅极103施加负电压时，衬底101中的电子远离衬底表面，衬底表面出现电子耗尽，形成耗尽层电容CS，栅氧化层电容COX与耗尽层电容CS串联，则金属氧化物半导体的电容相当于栅氧化层电容COX和耗尽层电容CS串联，此时阻抗Z2=ΔVGS/ΔISUB=1/jwCOX+1/jwCS。
因此，金属氧化物半导体处于积累状态的电容大于金属氧化物半导体处于耗尽状态时的电容，则金属氧化物半导体处于积累状态时的阻抗小于金属氧化物半导体处于耗尽状态时的阻抗。
需要说明的是，对于由界面态等栅氧化层非理想特性引起的附加电容，也可以纳入到耗尽层电容CS。例如，由界面陷阱电荷引起的附加电容，界面陷阱电荷是界面态快速的同硅的导带或价带交换电荷和空穴产生的，界面态主要来源于过剩的三价硅、断裂的Si-H价键、过剩的氧或杂质、缺陷等，位于栅氧化层和衬底之间的界面上，是少数载流子的产生中心和复合中心，可快速的同硅的导带或价带交换电荷和空穴。当考虑界面态电容CIT时，栅极-栅氧化层-衬底组成的金属氧化物半导体的等效电路如图5所示，包括栅氧化层电容COX、耗尽层电容CS和界面态电容CIT，耗尽层电容CS的第一端与界面态电容CIT的第一端连接，耗尽层电容CS的第二端与界面态电容CIT的第二端连接，栅氧化层电容COX的第二端与耗尽层电容CS的第一端以及界面态电容CIT的第一端连接。可以理解，即便耗尽层电容CS和界面态电容CIT并联后的总电容小于耗尽层电容CS和界面态电容CIT，但是耗尽层电容CS和界面态电容CIT并联后与栅氧化层电容COX串联，因此在考虑界面态电容CIT时，金属氧化物半导体处于积累状态时的电容仍然大于金属氧化物处于耗尽状态时的电容，金属氧化物半导体处于积累状态时的阻抗小于金属氧化物处于耗尽状态时的阻抗。
在一些实施例中，可以先确定扫描起始电压使得器件处于积累区，并根据测试精度确定扫描步长，扫描步长是相邻扫描电压之间的电压差，从而能够根据扫描起始电压和扫描步长确定每步扫描电压，从而能够根据每步扫描电压对器件进行扫描，以对器件从积累区向耗尽区进行扫描，扫描步长例如可以为100mV，可以根据测试精度进一步减小扫描步长。例如，扫描起始电压为负电压，可以对器件施加一个负电压或多个依次递增的负电压（绝对值依次递减的负电压）以及一个正电压或多个依次递增的正电压。并测试对器件施加交流电压ΔVGS时，每个正电压和每个负电压对应的器件的衬底电流，并从衬底电流中提取交流电流ΔISUB。由于对器件施加直流电压VGS和交流电压ΔVGS时，器件的衬底电流包括直流电流和交流电流ΔISUB，本示例中，可以将衬底电流拆分为实部和虚部，实部对应直流电流，虚部对应交流电流ΔISUB，从而获取每个直流电压VGS对应的交流电流ΔISUB。
以P型半导体为例，相比于衬底，对栅极施加负电压时，金属氧化物半导体处于积累状态，由于金属氧化物半导体处于积累状态时，金属氧化物半导体的电容相当于栅氧化层平板电容COX，电容值不随外加偏置电压的变化而变化，阻抗Z1=ΔVGS/ΔISUB=jwCOX为定值，由于交流电压ΔVGS是固定的，因此，对器件依次施加多个依次递增的负电压时，交流电流ΔISUB不随负电压的变化而变化，即多个交流电流ΔISUB基本一致，如图6所示。相比于衬底，对栅极施加正电压时，金属氧化物半导体处于耗尽状态，金属氧化物半导体处于耗尽状态时，金属氧化物半导体的电容相当于耗尽层电容CS和栅氧化层电容COX串联，阻抗Z2=ΔVGS/ΔISUB=1/jwCOX+1/jwCS，耗尽层宽度随外加正电压增大而增大，则耗尽层电容CS随外加正电压增大而减小，阻抗随外加正电压增大而则增大，导致交流电流ΔISUB随外加正电压的增大而减小，如图6所示。
以N型半导体为例，相比于衬底，对栅极施加负电压时，金属氧化物半导体处于耗尽状态，阻抗Z2=ΔVGS/ΔISUB=1/jwCOX+1/jwCS，耗尽层宽度随外加负电压增大（绝对值减小）而减小，则耗尽层电容CS随外加负电压增大而增大，阻抗随外加负电压增大而减小，导致交流电流ΔISUB随外加负电压增大而增大，如图7所示。相比于衬底，对栅极施加正电压时，金属氧化物半导体处于积累状态，阻抗为定值，因此，对器件依次施加多个依次递增的正电压时，交流电流ΔISUB基本一致，如图7所示。
在另一些实施例中，可以先确定扫描起始电压使得器件处于积累区，并根据测试精度确定扫描步长，从而能够根据扫描起始电压和扫描步长确定每步扫描电压，从而能够根据每步扫描电压对器件进行扫描，以对器件从耗尽区向积累区进行扫描。例如，扫描起始电压为正电压，从而可以对器件依次施加一个正电压或多个依次递减的正电压，以及一个负电压或多个依次递减的负电压（绝对值依次递增的负电压）。并测试对器件施加交流电压ΔVGS时，每个正电压和每个负电压对应的器件的衬底电流，并从衬底电流中提取交流电流ΔISUB。
以P型半导体为例，相比于衬底，对栅极施加正电压时，金属氧化物半导体处于耗尽状态，金属氧化物半导体处于耗尽状态时，阻抗Z2=ΔVGS/ΔISUB=1/jwCOX+1/jwCS，由于耗尽层宽度随外加正电压减小而减小，则耗尽层电容CS随外加正电压减小而增大，阻抗随外加正电压减小而减小，导致交流电流ΔISUB随外加正电压的减小而增大，如图6所示。相比于衬底，对栅极施加负电压时，金属氧化物半导体处于积累状态，由于金属氧化物半导体处于积累状态时，金属氧化物半导体的阻抗Z1=ΔVGS/ΔISUB=jwCOX为定值，因此，对器件依次施加多个依次递减的负电压时，交流电流ΔISUB基本一致，如图6所示。
以N型半导体为例，相比于衬底，对栅极施加正电压时，金属氧化物半导体处于积累状态，阻抗为定值，因此，对器件依次施加多个依次递减的正电压时，交流电流ΔISUB基本一致，如图7所示。相比于衬底，对栅极施加负电压时，金属氧化物半导体处于耗尽状态，阻抗Z2=ΔVGS/ΔISUB=1/jwCOX+1/jwCS，耗尽层宽度随外加负电压减小（绝对值增大）而增大，则耗尽层电容CS随外加负电压减小而减小，阻抗随外加负电压减小而则增大，导致交流电流ΔISUB随外加负电压减小而减小，因此，对器件依次施加多个依次递减的负电压时，交流电流ΔISUB依次减小，如图7所示。
需要说明的是，以P型半导体为例，如果在金属与半导体之间加一脉冲阶跃或高频正弦波形成的正电压时，由于空间电荷层内的少子载流子的产生速率赶不上电压的变化，反型层来不及建立，只有靠耗尽层延伸向半导体内深处而产生大量受主负电荷以满足电中性条件。因此，这时耗尽层的宽度很大，可远强于强反型的最大耗尽层宽度，且其宽度随电压幅度的增大而增大，影响对平带电压的判断。本示例中，通过源-漏-衬底短接，避免出现深耗尽。具体的，将器件的栅极作为第一极，将短接后的源极-漏极-衬底作为第二极，在第一极和第二极之间施加直流电压和交流电压，以对器件进行电位扫扫描，例如对第一极依次施加N个第一电压，对第二极依次施加N个第二电压，以对器件依次施加N个直流电压，N为大于0的正整数。可以理解，衬底中形成有源漏区，例如对于NMOS，其是在P型衬底上通过选择掺杂形成N型的掺杂区，作为NMOS的源漏区；对于PMOS，其是在N型衬底上通过选择掺杂形成P型的掺杂区，作为PMOS的源漏区。
需要说明，在器件施加每个直流电压VGS时，需要在该直流电压VGS下保持预设时间，以建立该直流电压VGS下的稳态，由于在反型之前不会出现深耗尽，可以在积累区向耗尽区扫描或耗尽区向积累区扫描时进行快扫，从而可以根据测试速度确定每个直流电压VGS下保持的预设时间，并在每个直流电压VGS下保持该预设时间，直流电压VGS即上述的扫描电压，可以理解，在对器件进行电位扫描时需要在直流电压VGS和交流电压ΔVGS共同作用下，并且由于稳态是相对的，对测试速度有要求时可以降低保持的预设时间，预设时间例如可以为100s。
S102、相邻交流电流之间的差值绝对值首次大于第一阈值时，根据相邻交流电流对应的直流电压确定器件的平带电压。
如图8所示，平带状态位于积累状态和耗尽状态之间，且平带状态具有唯一的平带电压，因此根据处于积累状态的直流电压和耗尽状态的直流电压确定平带电压VFB。
由上述描述可知，器件处于积累区的电容大于器件处于耗尽区的电容，则器件处于积累区的阻抗小于器件处于耗尽区的阻抗。因此，在交流电压ΔVGS作用下，器件处于积累区的交流电流大于器件处于耗尽区的交流电流，因此当从积累区向耗尽区扫描时，交流电流ΔISUB随直流电压VGS增大而减小时对应的直流电压作为平带电压VFB，当耗尽区向积累区扫描时，可以将交流电流ΔISUB随直流电压VGS减小而不变时对应的直流电压作为平带电压VFB。
本示例中，对于P型半导体，对器件施加多个依次递增的负电压时，每个负电压对应的交流电流基本一致，对器件依次施加多个依次递增的正电压时，每个正电压对应的交流电流依次减小，如图6所示。因此，直流电压VGS对应的交流电流ΔISUB首次减小时，此时的直流电压即为平带电压VFB，具体的，可以根据相邻交流电流首次由大到小且二者之间的差值绝对值首次处于第一阈值时，根据相邻交流电流对应的相邻直流电压确定器件的平带电压VFB。此示例中的第一阈值可以为大于0的数值。
对器件依次施加多个依次递减的正电压时，多个正电压对应的交流电流依次增大，对器件依次施加多个依次递减的负电压时，多个负电压对应的交流电流基本一致，如图6所示。因此，直流电压VGS对应的交流电流ΔISUB首次不变时，此时的直流电压即为平带电压VFB，具体的，可以根据相邻交流电流之间的差值绝对值首次处于阈值内时，根据相邻交流电流对应的相邻直流电压确定器件的平带电压VFB。此示例中的第一阈值可以等于0。
本示例中，对于N型半导体，对器件依次施加多个依次递增的负电压时，多个负电压对应的交流电流依次增大，对器件依次施加多个依次递增的正电压时，多个正电压对应的交流电流基本一致，如图7所示。因此，直流电压VGS对应的交流电流ΔISUB首次增加时，此时的直流电压即为平带电压VFB，具体的，可以根据相邻交流电流首次由小到大且二者之间的差值绝对值首次处于第一阈值时，根据相邻交流电流对应的相邻直流电压确定器件的平带电压VFB。此示例中的第一阈值可以为大于0的数值。
对器件依次施加多个依次递减的正电压时，多个正电压对应的交流电流基本一致，对器件依次施加多个依次递减的负电压时，多个负电压对应的交流电流依次减小，如图7所示。因此，直流电压VGS对应的交流电流ΔISUB首次不变时，此时的直流电压即为平带电压VFB，具体的，可以根据相邻交流电流之间的差值绝对值首次处于阈值内时，根据相邻交流电流对应的相邻直流电压确定器件的平带电压VFB。此示例中的第一阈值可以等于0。
本示例中，还可以绘制交流电流和直流电压的曲线图，如图6和图7所示，并根据曲线图获取每个直流电压对应的斜率，曲线图中斜率首次小于第二阈值时，斜率对应的直流电压作为器件的平带电压VFB。例如，如图6所示的曲线图，当斜率首次小于第二阈值时，斜率对应的直流电压作为器件的平带电压VFB，第二阈值例如可以为0。
在一些实施例中，可以将相邻交流电流对应的直流电压中较小的直流电压作为平带电压VFB，也可以将相邻交流电流对应的直流电压中较大的直流电压作为平带电压VFB，也可以将相邻交流电流对应的直流电压的平均值作为平带电压VFB。
本申请提供的测试方法，对器件进行电位扫描，测试对器件施加交流电压时器件的衬底电流，获取衬底电流中的交流电流，而后在相邻直流电压对应的交流电流之间的差值绝对值首次处于第一阈值时，根据相邻直流电压确定器件的平带电压，从而准确获取器件的平带电压。
图9示出了本申请一实施例提供的一种测试装置的结构示意图，如图9所示，本实施例的测试装置10用于实现上述任一方法实施例中对应于电子设备的操作，本实施例的测试装置10包括：
测试单元11，用于对器件进行电位扫描，测试对器件施加交流电压时器件的衬底电流，获取衬底电流中的交流电流；
获取单元12，用于相邻交流电流之间的差值绝对值首次处于第一阈值时，根据相邻交流电流对应的直流电压确定器件的平带电压。
可选的，获取单元12可以将相邻交流电流对应的相邻直流电压中较小的直流电压作为器件的平带电压，或，将相邻交流电流对应的相邻直流电压中较大的直流电压作为器件的平带电压，或，将相邻交流电流对应的相邻直流电压的平均电压作为器件的平带电压。
可选的，测试单元11可以确定扫描起始电压并根据测试精度确定扫描步长，扫描起始电压控制所述器件处于积累区，而后根据扫描起始电压和扫描步长计算多个扫描电压，利用多个扫描电压对器件进行扫描，以对器件从积累区向耗尽区进行扫描。
可选的，测试单元11可以确定扫描起始电压并根据测试精度确定扫描步长，扫描起始电压控制器件处于耗尽区，而后根据扫描起始电压和扫描步长计算多个扫描电压，利用多个扫描电压对所述器件进行扫描，以对器件从耗尽区向积累区进行扫描。
本申请实施例提供的测试装置10，可执行上述方法实施例，其具体实现原理和技术效果，可参见上述方法实施例，本实施例此处不再赘述。
图10示出了本申请实施例提供的一种电子设备的硬件结构示意图。如图10所示，该电子设备20，用于实现上述任一方法实施例中对应于电子设备的操作，本实施例的电子设备20可以包括：存储器21，处理器22和通信接口23。
存储器21，用于存储计算机指令。该存储器21可能包含高速随机存取存储器（Random Access Memory，RAM），也可能还包括非易失性存储（Non-Volatile Memory，NVM），例如至少一个磁盘存储器，还可以为U盘、移动硬盘、只读存储器、磁盘或光盘等。
处理器22，用于执行存储器存储的计算机指令，以实现上述实施例中的测试方法。具体可以参见前述方法实施例中的相关描述。该处理器22可以是中央处理单元（CentralProcessing Unit，CPU），还可以是其他通用处理器、数字信号处理器（Digital SignalProcessor，DSP）、专用集成电路（Application Specific Integrated Circuit，ASIC）等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合发明所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
可选地，存储器21既可以是独立的，也可以跟处理器22集成在一起。
通信接口23，可以与处理器22连接。处理器22可以控制通信接口23来实现信号的接收和发送的功能。
本实施例提供的电子设备可用于执行上述的测试方法，其实现方式和技术效果类似，本实施例此处不再赘述。
本申请还提供一种计算机可读存储介质，计算机可读存储介质中存储有计算机指令，计算机指令被处理器执行时用于实现上述的各种实施方式提供的方法。
本申请还提供一种计算机程序产品，该计算机程序产品包括计算机指令，该计算机指令存储在计算机可读存储介质中。设备的至少一个处理器可以从计算机可读存储介质中读取该计算机指令，至少一个处理器执行该计算机指令使得设备实施上述的各种实施方式提供的方法。
本申请实施例还提供一种芯片，该芯片包括存储器和处理器，所述存储器用于存储计算机指令，所述处理器用于从所述存储器中调用并运行所述计算机指令，使得安装有所述芯片的设备执行如上各种可能的实施方式中所述的方法。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制。尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种测试方法，其特征在于，所述方法包括：
对器件进行电位扫描，测试对所述器件施加交流电压时所述器件的衬底电流，获取所述衬底电流中的交流电流；
相邻交流电流之间的差值绝对值首次处于第一阈值时，根据所述相邻交流电流对应的直流电压确定所述器件的平带电压。
2.根据权利要求1所述的方法，其特征在于，所述根据所述相邻交流电流对应的直流电压确定所述器件的平带电压，具体包括：
将所述相邻交流电流对应的相邻直流电压中较小的直流电压作为所述器件的平带电压；
或，将所述相邻交流电流对应的相邻直流电压中较大的直流电压作为所述器件的平带电压；
或，将所述相邻交流电流对应的相邻直流电压的平均电压作为所述器件的平带电压。
3.根据权利要求1所述的方法，其特征在于，所述对器件进行电位扫描，具体包括：
确定扫描起始电压并根据测试精度确定扫描步长，所述扫描起始电压控制所述器件处于积累区；
根据所述扫描起始电压和所述扫描步长计算多个扫描电压，利用所述多个扫描电压对所述器件进行扫描，以对所述器件从积累区向耗尽区进行扫描。
4.根据权利要求1所述的方法，其特征在于，所述对器件进行电位扫描，具体包括：
确定扫描起始电压并根据测试精度确定扫描步长，所述扫描起始电压控制所述器件处于耗尽区；
根据所述扫描起始电压和所述扫描步长计算多个扫描电压，利用所述多个扫描电压对所述器件进行扫描，以对所述器件从耗尽区向积累区进行扫描。
5.根据权利要求1-4中任意一项所述的方法，其特征在于，所述对器件进行电位扫描之前，所述方法还包括：
将所述器件的源极、漏极和衬底短接。
6.根据权利要求5所述的方法，其特征在于，所述对器件进行电位扫描，具体包括：
将所述器件的栅极作为第一极，将短接后的源极、漏极和衬底作为第二极；
在所述第一极和所述第二极之间施加直流电压和交流电压，以对所述器件进行电位扫描。
7.根据权利要求1-4中任意一项所述的方法，其特征在于，所述获取所述衬底电流中的交流电流，具体包括：
将所述衬底电流拆分为实部和虚部，所述虚部对应的电流为所述交流电流。
8.根据权利要求1-4中任意一项所述的方法，其特征在于，所述对器件进行电位扫描，具体包括：
根据测试速度确定预设时间，在每个扫描电压下保持所述预设时间，以对所述器件进行电位扫描。
9.一种测试装置，其特征在于，所述装置包括：
测试单元，用于对器件进行电位扫描，测试对所述器件施加交流电压时所述器件的衬底电流，获取所述衬底电流中的交流电流；
获取单元，用于相邻交流电流之间的差值绝对值首次处于第一阈值时，根据所述相邻交流电流对应的直流电压确定所述器件的平带电压。
10.一种电子设备，其特征在于，包括：处理器，以及与所述处理器通信连接的存储器；
所述存储器存储计算机执行指令；
所述处理器执行所述存储器存储的计算机执行指令，以实现如权利要求1-8中任一项所述的方法。
CN202310294702.4A 2023-03-24 2023-03-24 测试方法、测试装置及电子设备 Active CN116047257B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310294702.4A CN116047257B (zh) 2023-03-24 2023-03-24 测试方法、测试装置及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310294702.4A CN116047257B (zh) 2023-03-24 2023-03-24 测试方法、测试装置及电子设备

Publications (2)

Publication Number Publication Date
CN116047257A true CN116047257A (zh) 2023-05-02
CN116047257B CN116047257B (zh) 2023-08-18

Family

ID=86120374

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310294702.4A Active CN116047257B (zh) 2023-03-24 2023-03-24 测试方法、测试装置及电子设备

Country Status (1)

Country Link
CN (1) CN116047257B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216258A (ja) * 1999-01-22 2000-08-04 Nec Corp Ｍｏｓｆｅｔのオ―バ―ラップ長・オ―バ―ラップ容量測定方法、測定装置および記録媒体
JP2001338986A (ja) * 2000-05-26 2001-12-07 Nec Corp Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体
CN102692543A (zh) * 2012-06-01 2012-09-26 西安邮电大学 一种基于栅控漏极产生电流提取mosfet平带电压和阈值电压的方法
CN102866303A (zh) * 2011-07-05 2013-01-09 中国科学院微电子研究所 纳米器件沟道超薄栅介质电容测试方法
EP3399323A1 (fr) * 2017-05-02 2018-11-07 Commissariat à l'Energie Atomique et aux Energies Alternatives Procede de caracterisation electrique de transistor mos sur soi
EP3407076A1 (fr) * 2017-05-23 2018-11-28 Commissariat à l'Energie Atomique et aux Energies Alternatives Procede de caracterisation electrique de transistor mos sur soi
CN115629237A (zh) * 2022-11-02 2023-01-20 长鑫存储技术有限公司 测试方法、测试电路、控制器和半导体存储器
CN115825568A (zh) * 2022-11-02 2023-03-21 长鑫存储技术有限公司 测试方法、测试电路、控制器和半导体存储器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216258A (ja) * 1999-01-22 2000-08-04 Nec Corp Ｍｏｓｆｅｔのオ―バ―ラップ長・オ―バ―ラップ容量測定方法、測定装置および記録媒体
JP2001338986A (ja) * 2000-05-26 2001-12-07 Nec Corp Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体
CN102866303A (zh) * 2011-07-05 2013-01-09 中国科学院微电子研究所 纳米器件沟道超薄栅介质电容测试方法
CN102692543A (zh) * 2012-06-01 2012-09-26 西安邮电大学 一种基于栅控漏极产生电流提取mosfet平带电压和阈值电压的方法
EP3399323A1 (fr) * 2017-05-02 2018-11-07 Commissariat à l'Energie Atomique et aux Energies Alternatives Procede de caracterisation electrique de transistor mos sur soi
EP3407076A1 (fr) * 2017-05-23 2018-11-28 Commissariat à l'Energie Atomique et aux Energies Alternatives Procede de caracterisation electrique de transistor mos sur soi
CN115629237A (zh) * 2022-11-02 2023-01-20 长鑫存储技术有限公司 测试方法、测试电路、控制器和半导体存储器
CN115825568A (zh) * 2022-11-02 2023-03-21 长鑫存储技术有限公司 测试方法、测试电路、控制器和半导体存储器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
李雄军等: "CdTe/ZnS 复合钝化层对长波碲镉汞器件性能的影响研究", 《红外与激光工程》, vol. 45, no. 9, pages 2 - 7 *

Also Published As

Publication number Publication date
CN116047257B (zh) 2023-08-18

Similar Documents

Publication Publication Date Title
US20130013245A1 (en) Method for obtaining distribution of charges along channel in mos transistor
Dos Santos et al. Low-frequency noise assessment in advanced UTBOX SOI nMOSFETs with different gate dielectrics
Cheng et al. Characterization of Edge Fringing Effect on the $ C $–$ V $ Responses From Depletion to Deep Depletion of MOS (p) Capacitors With Ultrathin Oxide and High-$\kappa $ Dielectric
JP4504264B2 (ja) 半導体素子評価装置および半導体素子評価方法
CN116047257B (zh) 测试方法、测试装置及电子设备
Mensch et al. Interface state density of single vertical nanowire MOS capacitors
Maity et al. Analysis of interface charge densities for high-k dielectric materials based metal oxide semiconductor devices
Kilchytska et al. Accurate effective mobility extraction by split CV technique in SOI MOSFETs: Suppression of the influence of floating-body effects
Volkos et al. The impact of negative-bias-temperature-instability on the carrier generation lifetime of metal-oxynitride-silicon capacitors
Strenger et al. Correlation of interface characteristics to electron mobility in channel-implanted 4H-SiC MOSFETs
O'Sullivan et al. Gate stack engineering to enhance high-κ/metal gate reliability for DRAM I/O applications
Nxumalo et al. Phosphorus deactivation by hydrogen on hot carrier stressed high-voltage N-channel field effect transistor CMOS device demonstrated by scanning capacitance microscopy imaging
WO2023130584A1 (zh) 电容测试结构及其形成方法
CN116243132B (zh) 检测方法、装置及设备
Rejaiba et al. Series and parallel resistance effects on the C–V and G–V characteristics of Al/SiO _ 2 Al/SiO 2/Si structure
JP6172102B2 (ja) Ｓｏｉ基板の評価方法
US20060187699A1 (en) Semiconductor devcie with isolation layer
Thakur et al. Effects of Interface Charge (Q it) and Interface Trap Density (D it) on A1 2 O 3, ZrO 2 and HfO 2 based Nano Regime Multi-Gate Devices
Thakur et al. Analysis of interface trap charges and densities using capacitance-voltage (CV) and conductance voltage (GV) methods in steep retrograded Al2O3, ZrO2 and HfO2 based gate all around FinFETs
Chindalore et al. An experimental study of the effect of quantization on the effective electrical oxide thickness in MOS electron and hole accumulation layers in heavily doped Si
US6071749A (en) Process for forming a semiconductor device with controlled relative thicknesses of the active region and gate electrode
Tataridou Low Frequency Noise in advanced MOSFET technologies: From experimental observations to new extraction and modeling methods
Ootsuka An engineering method to extract equivalent oxide thickness and its extension to channel mobility evaluation
Yang et al. Tunneling current induced frequency dispersion in the CV behavior of ultra-thin oxide MOS capacitors
Martin et al. Charge Pumping Analysis of Monolithically Fabricated 4H-SiC CMOS Structures

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant