CN115629237A - 测试方法、测试电路、控制器和半导体存储器 - Google Patents

Abstract

本申请提供一种测试方法、测试电路、控制器和半导体存储器，在预设温度下对栅极施加正偏置电压，控制栅氧化层中的可动离子电荷聚集在衬底和栅氧化层之间的界面，则栅氧化层中的过剩电荷可以全部作为界面陷阱处理。在预设温度下对栅极施加扰动信号，预设温度下使得半导体趋近于本征态，耗尽层电容趋近于无限大，使得金属氧化物半导体的电容特性仅表现为栅氧化层电容。在对栅极施加扰动信号时测量晶体管的外电路电流，扰动信号用于控制栅氧化层的位移电流等效于晶体管的外电路电流，根据晶体管的外电路电流以及扰动信号计算栅氧化层的电容，从而规避非理想电荷对栅氧化层电容的影响，对栅氧化层电容进行准确测试。

Description

测试方法、测试电路、控制器和半导体存储器

技术领域

本申请涉及半导体技术领域，尤其涉及一种测试方法、测试电路、控制器和半导体存储器。

背景技术

栅氧化层电容Coxide是重要的器件参数。目前，对于栅氧化层电容的测试主要是基于多子积累区不存在耗尽层电容C_S，金属氧化物半导体(Metal InsulatorSemiconductor，MIS)的电容特性近似为栅氧化层电容Coxide。

但是，实际的金属氧化物半导体的栅氧化层存在界面态以及固定/可动离子电荷等非理想电荷，影响对栅氧化层电容的测试结果。

发明内容

本申请提供一种测试方法、测试电路、控制器和半导体存储器，规避非理想电荷对栅氧化层的影响，对栅氧化层电容进行准确测试。

第一方面，本申请提供一种测试方法，包括：所述方法包括：

在预设温度下对晶体管的栅极施加正偏置电压，控制所述晶体管的栅氧化层中的可动离子电荷聚集在所述晶体管的衬底和栅氧化层之间的界面；

在所述预设温度下对所述栅极施加扰动信号，测试所述晶体管的外电路电流，所述扰动信号用于控制所述栅氧化层的位移电流等效于所述晶体管的外电路电流；

根据所述晶体管的外电路电流以及所述扰动信号计算所述栅氧化层的电容。

可选的，所述扰动信号的频率大于或等于预设频率。

可选的，所述扰动信号为扰动电压；

根据所述晶体管的外电路电流以及所述扰动信号计算所述栅氧化层的电容，具体包括：

根据所述晶体管的外电路电流以及所述扰动电压的角频率计算所述栅氧化层的电容。

可选的，所述在所述预设温度下对晶体管的栅极施加正偏置电压，具体包括：

获取所述可动离子电荷运动的温度以及所述衬底在目标掺杂浓度下的半导体本征态温度；

选择所述可动离子电荷运动的温度与所述半导体本征态温度中最高的温度作为所述预设温度；

在所述预设温度下对晶体管的栅极施加正偏置电压。

可选的，所述在预设温度下对晶体管的栅极施加正偏置电压，具体包括：

在预设温度下对晶体管的栅极施加预设时间的正偏置电压。

可选的，所述在所述预设温度下对所述栅极施加扰动信号，具体包括：

在所述预设温度下对所述栅极施加预设偏置电压的基础上，对所述栅极施加扰动电压。

可选的，所述预设偏置电压小于所述正偏置电压。

可选的，所述扰动信号的频率等于施加所述扰动信号的设备的最高频率。

可选的，所述正偏置电压小于所述晶体管的击穿电压。

第二方面，本申请提供一种测试电路，所述测试电路包括：

电容模块、等效电阻和测试模块；

所述电容模块等效于在预设温度下对晶体管的栅极施加正偏置电压时，所述晶体管的栅极、栅氧化层以及衬底形成的金属氧化物半导体的电容；

所述等效电阻等效于所述栅氧化层的电阻；

所述测试模块用于测试所述电容模块和所述等效电阻的电流，并根据测试得到的电流以及扰动信号计算所述栅氧化层的电容，所述扰动信号用于控制所述栅氧化层的位移电流等效于所述测试模块测试得到的电流。

可选的，所述电容模块包括第一等效电容、第二等效电容、第三等效电容；

所述第一等效电容的第一端与所述第二等效电容的第一端连接，所述第一等效电容的第二端与所述第二等效电容的第二端连接，作为所述电容模块的第二端，所述第三等效电容的第二端与所述第一等效电容的第一端以及所述第二等效电容的第一端连接，所述第三电容的第一端作为所述电容模块的第一端；

所述第一等效电容等效于在预设温度下对晶体管的栅极施加正偏置电压时，所述晶体管的耗尽层电容；

所述第二等效电容等效于所述晶体管的表面态电容；

所述第三等效电容等效于所述晶体管在预设温度下对所述栅极施加正偏置电压后，在所述预设温度下对所述栅极施加扰动信号时的栅氧化层电容，所述扰动信号的频率大于或等于预设值。

可选的，所述等效电阻的第一端与所述第三等效电容的第一端连接，所述等效电阻的第二端与所述第一等效电容的第二端以及所述第二等效电容的第二端连接；

所述测试模块的第一端与所述第三等效电容的第一端连接，所述测试模块的第二端与所述第一等效电容的第二端以及所述第二等效电容的第二端连接。

可选的，所述扰动信号为扰动电压；

所述测试模块用于测试所述电容模块的电流，并根据所述电容模块的电流以及所述扰动电压的角频率计算所述第三等效电容。

第三方面，本申请提供一种控制器，用于实现上述的测试方法。

第四方面，本申请提供一种半导体存储器，包括上述的测试电路。

本申请提供的测试方法，在预设温度下对晶体管的栅极施加正偏置电压，控制晶体管的栅氧化层中的可动离子电荷聚集在晶体管的衬底和栅氧化层之间的界面，则栅氧化层中的过剩电荷可以全部作为界面陷阱处理。而后，保持该预设温度，在预设温度下对栅极施加扰动信号，由于预设温度下使得半导体趋近于本征态，则耗尽层电容趋近于无限大，导致耗尽层电容短路，使得金属氧化物半导体的电容特性仅表现为栅氧化层电容。并且在对栅极施加扰动信号时测量晶体管的外电路电流，扰动信号用于控制栅氧化层的位移电流等效于晶体管的外电路电流，因而可以根据晶体管的外电路电流以及扰动信号计算栅氧化层的电容，从而能够规避非理想电荷对栅氧化层电容的影响，以对栅氧化层电容进行准确测试。

附图说明

为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种理想金属氧化物半导体结构在外加偏置负电压时的能带图；

图2为一种理想金属氧化物半导体结构在外加偏置正电压时的能带图；

图3为一种理想金属氧化物半导体结构在外加偏置正电压时的等效电路图；

图4为本申请实施例提供的一种测试方法的流程图；

图5为本申请实施例提供的一种晶体管的结构示意图；

图6为本申请实施例提供的一种晶体管在外加正偏置电压时的等效电路图；

图7为本申请实施例提供的一种晶体管的外电路的等效电路图；

图8为本申请实施例提供的一种测试电路的电路图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由上面的权利要求书指出。

金属氧化物半导体(Metal Insulator Semiconduction)结构是一片绝缘层夹在金属层和半导体层之间。

图1为理想金属氧化物半导体结构在外加负偏置电压时的能带图。参考图1所示，金属氧化物半导体结构中的半导体为p型半导体，当外加偏置电压Vg为负电压时，半导体层中的大量空穴被吸引至半导体表面，由于绝缘层的阻挡作用，使得半导体层中的空穴堆积于半导体层表面，此时金属氧化物半导体处于积累状态(Accumulation)，金属氧化物半导体的电容相当于绝缘层平板电容Cox，电容值不随外加偏置电压的变化而变化。

图2为理想金属氧化物半导体结构在外加正偏置电压时的能带图。参考图2所示，当外加偏置电压Vg为正电压时，半导体中的空穴远离半导体表面，半导体表面出现空穴耗尽。图3为理想金属氧化物半导体结构在外加正偏置电压时的等效电路图，如图3所示，绝缘层与空间电荷区电容串联，空间电荷区电容即耗尽层电容，则理想金属氧化物半导体的电容特性为绝缘层电容和耗尽层电容串联。

因此，对于金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor,MOSFET)而言，其栅极、绝缘层和衬底组成金属氧化物半导体结构。金属氧化物半导体场效应晶体管的电容由氧化层电容和耗尽层电容串联组成，栅氧化层电容为固定电容值，和栅氧化层电容极板的厚度以及面积有关，耗尽层电容为可变电容，与金属氧化物半导体晶体管的工作状态有关。

当外加偏置电压为负电压时，源漏之间的N沟道还未形成，使得P型衬底的空穴在栅氧化层下方积累，此时金属氧化物半导体场效应晶体管的电容为栅氧化层电容。当外加偏置电压为正电压时，栅氧化层下面的P型衬底的空穴被排斥，形成耗尽层，耗尽层即空间电荷区，空间电荷区由电子和空穴结合后形成的区域，空间电荷区不带电，为绝缘体，从而形成耗尽层电容，耗尽层电容和栅氧化层电容串联。

栅氧化层电容Coxide是重要的器件参数。目前，对于栅氧化层电容Coxide的测试主要是基于多子积累区不存在耗尽层电容C_S，金属氧化物半导体(Metal InsulatorSemiconductor，MIS)的电容特性近似为栅氧化层电容Coxide。

但是，这需要在很大电位范围内扫描找到多子积累区，而且实际的金属氧化物半导体的栅氧化层存在界面态以及固定/可动离子电荷等非理想电荷，影响对栅氧化层电容Coxide的测试结果。

为此，本申请提供一种测试方法，在预设温度下对晶体管的栅极施加正偏置电压，晶体管的栅氧化层中的可动离子电荷在正偏置电压的作用下向晶体管的衬底和栅氧化层之间的界面移动，并聚集在晶体管的衬底和栅氧化层之间的界面，则栅氧化层中的过剩电荷可以全部作为界面陷阱处理。由于预设温度下使得半导体趋近于本征态，则耗尽层电容趋近于无限大，导致耗尽层电容短路，使得金属氧化物半导体的电容特性仅表现为栅氧化层电容。而后，保持该预设温度，在预设温度下对栅极施加扰动信号，并且在对栅极施加扰动信号时测量晶体管的外电路电流，扰动信号用于控制栅氧化层的位移电流等效于晶体管的外电路电流，因而可以根据晶体管的外电路电流以及扰动信号计算栅氧化层的电容，从而能够规避非理想电荷对栅氧化层电容的影响，以对栅氧化层电容进行准确测试。并且可以基于积累区、耗尽区和反型区进行测试，无需在很大电位范围内寻找多子积累区，提高测试效率。

图4为本申请实施例提供的一种测试方法的流程图。参考图4所示，本申请实施例提供的测试方法包括：

S101、在预设温度下对晶体管的栅极施加正偏置电压，控制晶体管的栅氧化层中的可动离子电荷聚集在晶体管的衬底和栅氧化层之间的界面。

可动离子电荷存在于栅氧化层中，主要是Na、K等碱金属离子，带正电荷，其在一定温度和偏压下可以在栅氧化层中迁移。

参考图5所示，晶体管包括依次堆叠的衬底103、栅氧化层102和栅极101，在对晶体管的栅极101施加正偏置电压时，晶体管的栅氧化层102中的可动离子电荷在正偏置电压的作用下向晶体管的衬底103和栅氧化层102之间的界面迁移，并聚集在衬底103和栅氧化层102之间的界面，此时栅氧化层102中的过剩电荷可以全部当作界面陷阱处理。需要说明的是，可动离子电荷主要来源是工艺过程中的玷污。

界面陷阱电荷是界面态快速的同硅的导带或价带交换电荷和空穴产生的，界面态主要来源于过剩的三价硅、断裂的Si-H价键、过剩的氧或杂志、缺陷等，位于栅氧化层102和衬底103之间的界面上，是少数载流子的产生中心和复合中心，可快速的同硅的导带或价带交换电荷和空穴。

参考图6所示，可动离子电荷聚集在晶体管的衬底和栅氧化层之间的界面时，栅极-栅氧化层-衬底组成的金属氧化物半导体的等效电路包括栅氧化层电容Coxide、耗尽层电容Cs和界面态电容Cit。耗尽层电容Cs的第一端与界面态电容Cit的第一端连接，耗尽层电容Cs的第二端与界面态电容Cit的第二端连接，栅氧化层电容Coxide的第二端与耗尽层电容Cs的第一端以及界面态电容Cit的第一端连接。

由于半导体在高温下趋于本征态，使得耗尽层电容Cs趋于无限大，则耗尽层电容Cs的容抗趋于0，导致耗尽层电容Cs短路，由于界面态电容Cit与耗尽层电容Cs并联，则金属氧化物半导体的电容特性仅表现为栅氧化层电容Coxide。

在一些实施例中，可以获取可动离子电荷运动的温度，即促使可动离子电荷运动的最低温度，促使可动离子电荷运动的最低温度例如为100℃。还可以获取晶体管的衬底在目标掺杂浓度下的半导体本征态温度，目标掺杂浓度即晶体管的衬底当前的掺杂浓度。而后，将可动离子电荷运动的温度与衬底在目标掺杂浓度下的半导体本征态温度进行比较，选择可动离子电荷的温度与半导体本征态温度中最高的温度作为预设温度，从而确保可动离子电荷中的各个离子电荷运动至栅氧化层和衬底之间的界面，同时耗尽层电容Cs趋于无限大。

在一些实施例中，可以在预设温度下对晶体管的栅极施加预设时间的正偏置电压，使得可动离子电荷尽可能完全聚集在晶体管的衬底和栅氧化层之间的界面，进一步保证栅氧化层中的过剩电荷可以全部作为界面陷阱处理。正偏置电压例如小于晶体管的击穿电压，击穿电压是指在栅极接地的情况下，流过漏源极电流为一个特定值时的漏源电压，其是晶体管击穿前能连续加在漏源极的最高瞬间的电压值。击穿电压是衡量晶体管耐压程度的关键参数，其越大代表晶体管的耐压性能越好。预设时间例如可以为8～15min，例如10min。

S102、在预设温度下对栅极施加扰动信号，测试晶体管的外电路电流，扰动信号用于控制晶体管的位移电流等效于晶体管的外电路。

在预设温度下对晶体管的栅极施加正偏置电压后，继续保持该预设温度，在预设温度下对晶体管的栅极施加扰动信号，由于在预设温度下，由晶体管的栅极、栅氧化层和衬底组成的金属氧化物半导体的电容特性仅表现为栅氧化层电容Coxide，则测量晶体管的外电路电流即为测量栅氧化层电容Coxide的电流。

在预设温度下对栅极施加扰动信号时，测量的晶体管的外电路电流等于栅氧化层的位移电流和漏电流，即ΔI_ex＝ΔJ_E+ΔJ_C。参考图7所示，图7为晶体管的外电路的等效电路图，栅氧化层电容Coxide的第一端与栅氧化层电阻Roxide的第一端连接，栅氧化层电容Coxide的第二端与栅氧化层电阻Roxide的第二端连接。栅氧化层电阻Roxide用于指示栅氧化层形成的位能障壁(potential barrier)，则栅氧化层漏电流ΔJ_E为越过栅氧化层形成的位能障壁产生的漏电流。

并且由于在预设温度下对栅极施加扰动信号，扰动信号的频率越高，漏电流ΔJ_E越小，因此扰动信号的频率可以大于或等于预设频率，能够控制栅氧化层的漏电流ΔJ_E趋近于0。由于电容的充放电需要时间，扰动信号的频率较高时，位移电流ΔJ_C来不及为栅氧化层电容充电，栅氧化层的漏电流ΔJ_E趋近于0，扰动信号的频率较低时，位移电流ΔJ_C为栅氧化层电容充电，栅氧化层发生隧穿产生栅氧化层漏电流ΔJ_E。因而，栅氧化层的位移电流ΔJ_C等效于晶体管的外电路电流ΔI_ex，即ΔI_ex＝ΔJ_C。扰动信号的频率例如可以等于施加扰动信号的设备的最高频率，以使得栅氧化层的漏电流ΔJ_E尽可能小。

在一些实施例中，扰动信号可以为扰动电压，可以在预设温度下对栅极施加预设偏置电压的基础上，对栅极施加扰动电压，对栅极施加预设偏置电压使得整个金属氧化物半导体处于稳态，可以理解为，预设偏置电压使得栅氧化层中的可动离子电荷依然聚集在栅氧化层和衬底之间的界面。扰动电压用于使得栅氧化层的漏电流ΔJ_E尽可能小。扰动电压例如可以为10mV～30mV，例如20mV。预设温度可以为任意偏置电压，由于预设温度下耗尽层电容趋于无线大，耗尽层电容的变化不会影响金属氧化物半导体等效电路的简化结果，因而在任意偏置电压下可以保证整个金属氧化物半导体处于稳态。例如，预设偏置电压小于正偏置电压，降低对栅极施加的电压，提高晶体管的寿命。

S103、根据晶体管的外电路电流以及扰动信号计算栅氧化层的电容。

由于栅氧化层电容Coxide为固定电容值，和栅氧化层电容极板的厚度以及面积有关。则栅氧化层电容Coxide为栅氧化层所带电量与栅氧化层间的电压的比值，即Coxide＝dQ/dU。由于dQ/dU＝(dQ/dt)×(dt/dU)，则Coxide＝dQ/dU＝(dQ/dt)×(dt/dU)，又由于dQ/dt＝ΔJ_C，dt/dU＝1/w，ΔI_ex＝ΔJ_C，则Coxide＝dQ/dU＝(dQ/dt)×(dt/dU)＝ΔI_ex×1/w。其中，w扰动信号的角频率。因此，可以根据晶体管的外电路电流以及扰动信号的角频率计算栅氧化层的电容Coxide，此处的扰动信号为扰动电压。

以上对本申请提供的测试方法进行了详细描述，通过在预设温度下对晶体管的栅极施加正偏置电压，使得晶体管的栅氧化层中的可动离子电荷聚集在晶体管的衬底和栅氧化层之间的界面，使得可动离子电荷可以作为界面陷阱处理，并且由于预设温度较高，使得耗尽层电容趋于无限大，导致耗尽层电容短路，则晶体管中的栅极-栅氧化层以及衬底组成的金属氧化物半导体的电容特性仅表现为栅氧化层电容。而后，在该预设温度下对栅极施加扰动信号，扰动信号的频率尽可能大，使得晶体管的漏电流尽可能小，则栅氧化层的位移电流等效于晶体管的外电路电流，则在测试得到晶体管的外电路电流后，可以计算栅氧化层的电容，从而能够规避非理想电荷对栅氧化层电容的影响，对栅氧化层电容进行准确测试。

图8为本申请实施例提供的一种测试电路的电路图，参考图8所示，本申请实施例还提供一种测试电路，测试电路包括电容模块10、等效电阻R和测试模块20；

电容模块10的第一端和等效电阻R的第一端连接，电容模块10的第二端和等效电阻R的第二端连接，测试模块20的第一端与电容模块10的第一端以及等效电阻R的第一端连接，测试模块20的第二端与电容模块10的第二端以及等效电阻R的第二端连接；

电容模块10等效于在预设温度下对晶体管的栅极施加正偏置电压时，晶体管的栅极、栅氧化层以及衬底组成的金属氧化物半导体的电容；

等效电阻R等效于栅氧化层的电阻；

测试模块20用于测试电容模块10和等效电阻R的电流，并根据测试得到的电流以及扰动信号计算栅氧化层的电容Coxide，扰动信号用于控制栅氧化层的位移电流等效于测试模块20测试得到的电流。

在对晶体管的栅极施加正偏置电压时，晶体管的栅氧化层中的可动离子电荷在正偏置电压的作用下向晶体管的衬底和栅氧化层之间的界面迁移，并聚集在衬底和栅氧化层之间的界面，此时栅氧化层中的过剩电荷可以全部当作界面陷阱处理。可动离子电荷聚集在晶体管的衬底和栅氧化层之间的界面时，栅极-栅氧化层-衬底组成的金属氧化物半导体的等效电路包括栅氧化层电容Coxide、耗尽层电容Cs和界面态电容Cit。耗尽层电容Cs的第一端与界面态电容Cit的第一端连接，耗尽层电容Cs的第二端与界面态电容Cit的第二端连接，栅氧化层电容Coxide的第二端与耗尽层电容Cs的第一端以及界面态电容Cit的第一端连接。

由于半导体在高温下趋于本征态，使得耗尽层电容Cs趋于无限大，则耗尽层电容Cs的容抗趋于0，导致耗尽层电容Cs短路，由于界面态电容Cit与耗尽层电容Cs并联，则金属氧化物半导体的电容特性仅表现为栅氧化层电容Coxide。

因此，在预设温度下对晶体管的栅极施加正偏置电压时，晶体管的栅极-栅氧化层以及衬底组成的金属氧化物半导体的电容即为栅氧化层电容Coxide，则电容模块10等效于栅氧化层电容Coxide。

由于对栅极施加的扰动信号的频率用于控制栅氧化层的漏电流尽可能小，趋近于0，则流过等效于晶体管的栅氧化层电阻的等效电阻R的电流趋近于0。

因此，测试模块20测试的电容模块10和等效电阻R的电流即为栅氧化层电容Coxide的位移电流。而后可以根据测试模块20测试的电容模块10和等效电阻R的电流以及扰动信号计算栅氧化层电容Coxide。

在一些实施例中，电容模块10包括：第一等效电容C1、第二等效电容C2和第三等效电容C3；第一等效电容C1的第一端与第二等效电容C2的第一端连接，第一等效电容C1的第二端与第二等效电容C2的第二端连接，第三等效电容C3的第二端与第一等效电容C1的第一端以及第二等效电容C2的第一端连接。第一等效电容C1等效于在预设温度下对晶体管的栅极施加正偏置电压时，晶体管的耗尽层电容Cs；第二等效电容C2等效于晶体管的表面态电容Cit；第三等效电容C3等效于晶体管在预设温度下对栅极施加正偏置电压后，在预设温度下对栅极施加扰动信号时的栅氧化层电容Coxide，扰动信号的频率大于或等于预设值。

由于预设温度下使得半导体趋近于本征态，则耗尽层电容Cs趋近于无限大，因此在预设温度下对晶体管的栅极施加正偏置电压时，晶体管的耗尽层电容Cs趋于无限大。并且由于第一等效电容C1等效于在预设温度下对晶体管的栅极施加正偏置电压时，晶体管的耗尽层电容Cs，则第一等效电容C1趋于无限大，第一等效电容C1的容抗趋近于0。

而且在预设温度下对晶体管的栅极施加正偏置电压时，晶体管的栅氧化层中的可动离子电荷在正偏置电压的作用下向晶体管的衬底和栅氧化层之间的界面移动，并聚集在晶体管的衬底和栅氧化层之间的界面，则栅氧化层中的过剩电荷可以全部作为界面陷阱处理。第二等效电容C2等效于晶体管的表面态电容Cit，由于第一等效电容C1和第二等效电容C2并联，且第一等效电容C1的容抗趋近于0，则第一等效电容C1和第二等效电容C2并联形成的并联电路的电流趋近于0。

由于第三等效电容C3与第一等效电容C1和第二等效电容C2形成的并联电路连接，第一等效电容C1和第二等效电容C2并联形成的并联电路的容抗趋近于0，因此电容模块10的电流等效于第三等效电容C3的电流。

等效电阻R的第一端与第三等效电容C3的第一端连接，等效电阻R的第二端与第一等效电容C1的第二端以及第二等效电容C2的第二端连接；等效电阻R等效于晶体管的栅氧化层电阻。因此测试模块20可以用于测试电容模块10和等效电阻R的电流，并根据电容模块10和等效电阻R的电流以及扰动信号计算第三等效电容C3，以获得栅氧化层电容Coxide。

在一些实施例中，扰动信号为扰动电压，由于栅氧化层电容Coxide为固定电容值，和栅氧化层电容极板的厚度以及面积有关。则栅氧化层电容Coxide为栅氧化层所带电量与栅氧化层间的电压的比值，Coxide＝dQ/dU＝(dQ/dt)×(dt/dU)＝ΔI_ex×1/w。其中，w扰动信号的角频率。因此，可以根据测试模块20测试的电容模块10和等效电阻R的电流以及扰动电压的角频率计算栅氧化层的电容Coxide。

以上对本申请实施例提供的测试电路进行了详细描述，测试电路包括电容模块、等效电阻和测试模块，电容模块等效于在预设温度下对晶体管的栅极施加正偏置电压时，晶体管的栅极、栅氧化层以及衬底形成的金属氧化物半导体的电容，等效电阻等效于栅氧化层的电阻。由于在预设温度下对晶体管的栅极施加正偏置电压时，金属氧化物半导体的电容特性仅表现为栅氧化层电容。则电容模块等效于栅氧化层电容。又由于对栅极施加的扰动信号使得栅氧化层的漏电流趋近于0，则等效电阻的电流趋近于0，因此测试模块测得的电流即为栅氧化层的位移电流，从而能够根据测试模块测得的电流和扰动信号计算第三等效电容，即获得栅氧化层电容。

本申请实施例还提供一种控制器，用于实现上述的测试方法。控制器在预设温度下对晶体管的栅极施加正偏置电压，控制晶体管的栅氧化层中的可动离子电荷聚集在晶体管的衬底和栅氧化层之间的界面，在预设温度下对栅极施加扰动信号，测试晶体管的外电路电流，扰动信号用于控制栅氧化层的位移电流等效于晶体管的外电路电流，而后根据所述晶体管的外电路电流以及所述扰动信号计算所述栅氧化层的电容。

本申请实施例还提供一种半导体存储器，包括上述的测试电路。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制。尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种测试方法，其特征在于，所述方法包括：

在预设温度下对晶体管的栅极施加正偏置电压，控制所述晶体管的栅氧化层中的可动离子电荷聚集在所述晶体管的衬底和栅氧化层之间的界面；

在所述预设温度下对所述栅极施加扰动信号，测试所述晶体管的外电路电流，所述扰动信号用于控制所述栅氧化层的位移电流等效于所述晶体管的外电路电流；

根据所述晶体管的外电路电流以及所述扰动信号计算所述栅氧化层的电容。

2.根据权利要求1所述的方法，其特征在于，所述扰动信号的频率大于或等于预设频率。

3.根据权利要求1所述的方法，其特征在于，所述扰动信号为扰动电压；

根据所述晶体管的外电路电流以及所述扰动信号计算所述栅氧化层的电容，具体包括：

根据所述晶体管的外电路电流以及所述扰动电压的角频率计算所述栅氧化层的电容。

4.根据权利要求1所述的方法，其特征在于，所述在所述预设温度下对晶体管的栅极施加正偏置电压，具体包括：

获取所述可动离子电荷运动的温度以及所述衬底在目标掺杂浓度下的半导体本征态温度；

选择所述可动离子电荷运动的温度与所述半导体本征态温度中最高的温度作为所述预设温度；

在所述预设温度下对晶体管的栅极施加正偏置电压。

5.根据权利要求1所述的方法，其特征在于，所述在预设温度下对晶体管的栅极施加正偏置电压，具体包括：

在预设温度下对晶体管的栅极施加预设时间的正偏置电压。

6.根据权利要求1所述的方法，其特征在于，所述在所述预设温度下对所述栅极施加扰动信号，具体包括：

在所述预设温度下对所述栅极施加预设偏置电压的基础上，对所述栅极施加扰动电压。

7.根据权利要求6所述的方法，其特征在于，所述预设偏置电压小于所述正偏置电压。

8.根据权利要求1-7中任意一项所述的方法，其特征在于，所述扰动信号的频率等于施加所述扰动信号的设备的最高频率。

9.根据权利要求1-7中任意一项所述的方法，其特征在于，所述正偏置电压小于所述晶体管的击穿电压。

10.一种测试电路，其特征在于，所述测试电路包括：

电容模块、等效电阻和测试模块；

所述电容模块的第一端和所述等效电阻的第一端连接，所述电容模块的第二端和所述等效电阻的第二端连接，所述测试模块的第一端与所述电容模块的第一端以及所述等效电阻的第一端连接，所述测试模块的第二端与所述电容模块的第二端以及所述等效电阻的第二端连接；

所述电容模块等效于在预设温度下对晶体管的栅极施加正偏置电压时，所述晶体管的栅极、栅氧化层以及衬底形成的金属氧化物半导体的电容；

所述等效电阻等效于所述栅氧化层的电阻；

所述测试模块用于测试所述电容模块和所述等效电阻的电流，并根据测试得到的电流以及扰动信号计算所述栅氧化层的电容，所述扰动信号用于控制所述栅氧化层的位移电流等效于所述测试模块测试得到的电流。

11.根据权利要求10所述的测试电路，其特征在于，所述电容模块包括第一等效电容、第二等效电容、第三等效电容；

所述第一等效电容的第一端与所述第二等效电容的第一端连接，所述第一等效电容的第二端与所述第二等效电容的第二端连接，作为所述电容模块的第二端，所述第三等效电容的第二端与所述第一等效电容的第一端以及所述第二等效电容的第一端连接，所述第三等效电容的第一端作为所述电容模块的第一端；

所述第一等效电容等效于在预设温度下对晶体管的栅极施加正偏置电压时，所述晶体管的耗尽层电容；

所述第二等效电容等效于所述晶体管的表面态电容；

所述第三等效电容等效于所述晶体管在预设温度下对所述栅极施加正偏置电压后，在所述预设温度下对所述栅极施加扰动信号时的栅氧化层电容，所述扰动信号的频率大于或等于预设值。

12.根据权利要求11所述的测试电路，其特征在于，所述等效电阻的第一端与所述第三等效电容的第一端连接，所述等效电阻的第二端与所述第一等效电容的第二端以及所述第二等效电容的第二端连接；

所述测试模块的第一端与所述第三等效电容的第一端连接，所述测试模块的第二端与所述第一等效电容的第二端以及所述第二等效电容的第二端连接。

13.根据权利要求12所述的测试电路，其特征在于，所述扰动信号为扰动电压；

所述测试模块用于测试所述电容模块的电流，并根据所述电容模块的电流以及所述扰动电压的角频率计算所述第三等效电容。

14.一种控制器，其特征在于，用于实现如权利要求1至9中任意一项所述的测试方法。

15.一种半导体存储器，其特征在于，包括：权利要求11-13中任意一项所述的测试电路。

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