CN100452438C - 浮动栅晶体管 - Google Patents
浮动栅晶体管 Download PDFInfo
- Publication number
- CN100452438C CN100452438C CNB200380102278XA CN200380102278A CN100452438C CN 100452438 C CN100452438 C CN 100452438C CN B200380102278X A CNB200380102278X A CN B200380102278XA CN 200380102278 A CN200380102278 A CN 200380102278A CN 100452438 C CN100452438 C CN 100452438C
- Authority
- CN
- China
- Prior art keywords
- floating gate
- voltage
- mos transistor
- transistor
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000007667 floating Methods 0.000 title claims abstract description 146
- 238000000034 method Methods 0.000 claims description 17
- 230000008859 change Effects 0.000 claims description 8
- 230000001105 regulatory effect Effects 0.000 claims description 3
- 238000009826 distribution Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 238000009413 insulation Methods 0.000 description 7
- 230000007246 mechanism Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 210000003477 cochlea Anatomy 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001537 neural effect Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/48—Analogue computers for specific processes, systems or devices, e.g. simulators
- G06G7/60—Analogue computers for specific processes, systems or devices, e.g. simulators for living beings, e.g. their nervous systems ; for problems in the medical field
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
本发明公开了一种浮动栅MOS晶体管，该晶体管包括一或多个控制栅、有源沟道和至少一个位于控制栅和有源沟道之间的浮动栅。分别连接浮动栅至第一和第二控制电压源的第一和第二非线性电阻器，电阻器形成设置浮动栅的工作电压的电压分配网络。
Description
技术领域
本发明涉及浮动栅(floating gate)晶体管，特别是涉及浮动栅金属氧化物半导体晶体管。
背景技术
浮动栅金属氧化物半导体(MOS)晶体管包括第一栅极和第二控制栅(control gate)，第一栅极位于晶体管沟道正上方的绝缘氧化物层上，第二控制栅位于第一栅极上方的绝缘氧化物层上。第一栅极是电绝缘的，所以称为“浮动栅”，并且沉积在浮动栅上的所有电荷被无限制地保留。浮动栅设备通常在数字集成电路(IC)设计中作为FLASH EPROM的存储元件。一般来说，利用薄膜技术制造浮动栅MOS晶体管，在晶体管和其它元件之间具有较高的集成度。
在最近十年间，浮动栅设备也用在模拟IC设计中，以实现电路和小型系统。由于浮动栅上的电荷(或电压)可被控制，所以浮动栅设备产生了多方面的实用的电路应用，包括：
■模拟存储器：浮动栅设备可用作“模拟PROM”，尤其是诸如神经网络之类的需要非易失性模拟存储的应用。
■调节：任何存储在浮动栅上的电荷将影响晶体管的阈电压。因此，通过谨慎地控制存储在浮动栅上的电荷，可有效地调节晶体管以确保其阈电压都相等。另一个例子是自动调零浮动栅放大器(AFGA)，其中可以通过调节浮动栅结构来设置在放大器输入的工作点。
■电平移动：浮动栅也是一个电平移动器。无论浮动栅上存储何种电荷，都将使施加在控制栅上的电压增加。例如，这种电平移动可用于低功率/低电压电路的阈电压移动。晶体管的功能阈电压将根据预设的电压偏置作相应改变。
■计算：浮动栅晶体管非常适合用作低功率模拟集成电路设计中的计算元件。如果将上(控制)栅极分成多个区域按比例划分的小栅极，浮动栅设备可有效地对施加在每个上栅极上的电压进行加权相加操作。通过按比例划分上栅极的区域(例如电容器大小)，根据电容器的大小给电压加权。这种结构在图1中示出。图1a示出了一个迭式(stacked)浮动栅设备，其中上控制栅(一个或多个)直接位于晶体管沟道区域的正上方。然而，不推荐采用这种迭式浮动栅结构，因为制造上栅极的操作步骤可以造成浮动栅和衬底的改变，从而影响晶体管的阈电压。在图1b中示出了优选的结构，其中浮动栅从沟道横向延伸出，上栅极位于该延伸区域的上方。
在2001年1月的IEEE电路和系统学报第二卷的“浮动栅电路和系统专刊”中收录了浮动栅设备在数字和模拟应用领域的综述。
虽然浮动栅结构有明显的优势，但由于在实现模拟浮动栅电路时会产生很多实际问题，所以其在模拟电路中的应用还未充分发挥出来。特别是，编程并控制浮动栅上的电荷绝非易事，并且通常涉及Fowler-Nordheim隧道效应和热载流子注入的结合。这些工艺通常需要应用大电压以使具有足够能量的电子穿过绝缘二氧化硅到达浮动栅，和/或从浮动栅穿回来，因此将改变栅极上的净电荷。虽然此工艺与编程和擦除数字ROM所使用的方法相同，但是重复编程将造成二氧化硅降解，损坏晶体管。长此以往，将导致电路在稳定性上出问题，并需要经常调整或更换。而且，应用高电压进行调整本身就非理想之举。
浮动栅设备的另一个问题在于无法确定长期的电荷存储容量。存储在浮动栅上的电荷将随着时间缓慢流失。随着工艺尺寸的压缩和氧化物厚度的变小，这个问题只会更加突出。数字存储中的任何轻微电荷流失不算什么问题，但是在存储模拟值时这就成为严重问题。这种长期电荷存储的不确定性是导致浮动栅设备在模拟IC中的商业应用受阻的原因。
近期，已经提出了一种机制来克服上述浮动栅在模拟电路设计中的问题，即难以操作浮动栅上存储的电荷的问题，该机制发表在IEEE电路和系统2001年世界年会(ISCAS)的预备会议论文集中，分别为Tadashi Shibata的“多输入浮动栅MOS晶体管作为构造计算电路的功能设备”以及JaimeRamirez-Angulo的“电压模式浮动栅电路”。该机制为浮动栅特意引入了一个小的泄漏通道(虽然在该结构中栅极不再是真正意义上的“浮动”栅极，为了方便起见，仍沿用该术语)。通过使用常规CMOS电阻器获得的高电阻值来提供这个泄漏通道。然而，这需要一个异常大的硅区域，所以不可能实现。因此，Shibata和Ramirez-Angulo提出，给正向电源线添加一个上拉反向偏置二极管，以提供泄漏通道，钳制浮动栅的电势，如图2所示。反向偏置二极管有效地作为一个超大电阻器，将浮动栅上的电压拉向施加在二极管另一端的电压(在本例中，为电源电压)。只要施加了栅极电压，浮动栅上的电压将与施加于上栅极的电压相对应，偏离正向电源线上的电压。
然而，这种简单的机制有其严重的局限性。具有足够幅度的输入信号扰动将正向偏置上拉二极管，造成严重的设备性能失真。将信号波动限制在一个二极管偏置的范围之内可以减轻上述效应，但是无法完全消除正向传导的问题。
发明内容
本发明的目的是克服上述缺陷。
根据本发明第一个方面，提供了一种浮动栅晶体管，该晶体管包括：
一或多个控制栅；
有源沟道；
至少一个位于该控制栅和有源沟道之间的浮动栅；
分别连接浮动栅至第一和第二控制电压源的第一和第二非线性电阻器，该电阻器形成设置浮动栅的工作电压的电压分配网络。
此处，按照惯例使用术语“浮动栅”，并表示栅极具有浮动栅的功能。该栅极并非真正意义上的浮动栅，因为其通过非线性电阻器连接至电压源。
假设非线性电阻器的值足够大，从浮动栅至电压源的漏电流相对较小。浮动栅的作用与真正的浮动栅相同，施加在控制电极上的电压造成短期波动。
在本发明的一个优选实施例中，所述非线性电阻器由二极管提供，或由作为二极管的晶体管提供，施加在第一和第二控制电压源上的电压被限定，以使二极管在工作中反向偏置。然而，应该理解，可采用其它方式提供电阻器。
根据本发明的第二方面，提供了一种电子设备，该电子设备包含一或多个根据本发明第一方面的浮动栅MOS晶体管。
在本发明的某一实施例中，电子设备包括改变施加在第一和第二控制电压源中的一个或全部两个电压源上的电压的装置。这使得浮动栅的工作电压调节至理想值。
根据本发明的第三方面，提供了一种操作本发明第一方面的浮动栅MOS晶体管的方法，该方法包括：分别在第一和第二控制电压源上施加第一和第二固定电压。通过选择合适的第一电压和第二固定电压，将浮动栅的工作电压设置为理想值。
根据本发明的第四方面，提供了一种操作本发明第一方面的浮动栅MOS晶体管的方法，该方法包括：分别在第一和第二控制电压源上施加第一和第二电压，第一和第二电压中至少一个电压可变，这样，通过调节第一和第二电压中的一个或两个电压，设置浮动栅的工作电压至理想值。
使用反向偏置二极管，在浮动栅和控制电压源之间提供高阻抗连接，这具有潜在缺陷，因为这样有可能延长浮动栅充电至理想工作电压的时间，比如说，在加电时延长浮动栅充电至理想工作电压的时间。
本发明的进一步的目的在于克服该缺陷，并使得浮动栅在相对较短的时间内充电至工作电压。
根据本发明的第五个方面，提供了一种浮动栅MOS晶体管，该晶体管包括：
一或多个控制栅；
有源沟道；
至少一个位于控制栅和有源沟道之间的浮动栅；
至少一个连接浮动栅和电压源的电阻器，该电阻器由栅极和源极互相连接的第一MOS晶体管提供，该第一MOS晶体管源极与对应的电压源连接，并且该第一MOS晶体管漏极与浮动栅连接。
优选地，该第一MOS晶体管的栅极通过电阻器连接至该第一MOS晶体管的源极。该电阻器可由一段长度较短的多晶硅提供。
根据本发明的第六个方面，提供了一种浮动栅MOS晶体管，该晶体管包括：一或多个控制栅；
有源沟道；
至少一个位于控制栅和有源沟道之间的浮动栅；
围绕浮动栅的绝缘区域；和
至少部分围绕所述绝缘区域的导体，该导体在工作中连接至工作电压，
所述导体和所述浮动栅均触及所述绝缘区域的接触面层，从而使得电荷可以通过由所述接触面层提供的泄漏通道在所述导体和所述浮动栅之间流动。
绝缘区域允许电荷从浮动栅泄漏出较小的范围。然而，假如泄漏充分，浮动栅将充电至工作电压。通过在浮动栅上形成接点，将加强穿过绝缘层的泄漏至足够的程度，由于形成该金属连接至浮动栅的制造步骤可损坏内氧化物(绝缘)层，因此提供一个电荷转移机制。
在本发明的一个实施例中，在浮动栅上形成金属接点，所述金属接点触及所述绝缘区域的接触面层，从而使得在金属接点和所述导体之间延伸电荷泄漏通道。优选地，浮动栅在有源沟道上方横向延伸，并且所述金属接点在浮动栅上远离有源沟道一端形成。更优选地，所述导体围绕绝缘区域，所述绝缘区域围绕所述金属接点和浮动栅附近的区域。
附图说明
为了更好地理解本发明以及如何实现本发明，下面参考附图做出说明，在附图中：
图1A示出了迭式浮动栅MOS晶体管的截面示意图；
图1B示出了上栅极偏离沟道的浮动栅MOS结构的截面示意图；
图2示出了浮动栅晶体管的一种等效电路，包括用于设置浮动栅的工作电压的现有技术的机制；
图3示出了浮动栅晶体管的一种等效电路，包括用于设置浮动栅的工作电压的改进的机制；
图4示出了一种MOS晶体管结构，在图2和图3的晶体管中提供电阻；
图5示出了一种已知的浮动栅MOS晶体管结构；
图6a示出了浮动栅晶体管结构的俯视图，通过形成与浮动栅的金属连接来实现特意的泄漏通道；
图6b示出了图6a中浮动栅晶体管结构的截面图；
图7示出了图6的浮动栅晶体管的一种等效电路；
图8示出了一种采用浮动栅晶体管构建的相加反相器的等效电路；和
图9示出了一种包含图8的相加反相器的四次幂结构的等效电路。
具体实施方式
在上文已经参考图1和图2说明了现有技术的浮动栅MOS晶体管。虽然图2所示结构是图1所示结构的一种改进，但是这种结构仍然存在局限性，因为它对可以施加在控制栅上的电压造成了限制，所以该结构并不是理想的结构。
图3所示为对图2所示结构的一种改进方案，其中利用到两个与浮动栅连接的反向偏置二极管(PN结)。这两个二极管可直接连接在电源线VCC和VSS上，这两个电源线因此在该两个电源线之间的某个位置设置工作点。二极管用作非线性电阻。通过控制二极管的相对尺寸，其中一个二极管可作为“支配”二极管，因此确定工作点将要接近的电源线。已知期望的输入电压波动，可相应设置分压器电压。如果将施加在此结构上的电压扰动控制在期望的范围之内，就不会前向偏置二极管。因此，与单一上拉二极管相比，反向二极管电压分压器结构将确保无失真操作。
更普遍的解决方案是使用两个分离的调节电压，该调节电压与反向偏置二极管的另外端连接，而不是与连接到电源线的这些点连接。通过这些调节电压来确定浮动栅电压，从而有效地设置晶体管的工作电压。该技术是常用技术，既可应用于模拟电路，又可应用于数字电路，并可由任何标准CMOS工艺实现。当然，其缺陷在于增加额外的连接和调节电压。一种折中方案是仅采用一个额外的调节电压，并将二极管的另外端连接到一个电源线上。
泄漏的浮动栅方法的特征在于需要非常高的电阻值来最小化泄漏的量、并确保设备在常规操作中仍用作浮动栅结构。不利之处在于使用该机制的设备在加电时接通时间较长。因为浮动栅电容必须通过非常高的电阻充电，所以加电时间可达分钟级。这对于很多应用来说是不实际的。
如图4所示，一种推荐的解决方案是使用栅极和源极短接的MOS晶体管来实现反向偏置二极管(泄漏电阻器)。在常规操作中，晶体管关闭，流经晶体管的电流仅为漏极扩散的漏电流(即理想的二极管泄漏)。然而，如果在给MOS加电时栅极电势比源极电势上升得慢，那么在给MOS晶体管加电时，将使浮动栅“自举”至理想工作电压。因为栅极电容比源极电容高，这种情况可能更易出现，所以栅极电势将自动落后于源极电势。然而，为了确保这种“自举”效应得以产生，通过一定长度的多晶硅将自举MOS栅极连接至正向电源线，有效地实现与栅极串联的小电阻器，从而进一步延迟栅极上升的时间。应该理解，这种栅极短接的MOS结构既可用在图3所示的新颖结构中，又可用在图2所示的现有技术结构和其它浮动栅MOS结构中。
在上述讨论的电路中，可使用反向偏置二极管(和用作二极管的MOS晶体管)实现非常高的电阻结构，以确保浮动栅的泄漏非常轻微。虽然反向偏置二极管在相对较小的硅区域提供大电阻，仍旧不能表现出理想的电阻性能(例如，由于漏电流的存在)。
已经知道，为了获得良好的绝缘性能，浮动栅必须是一片多晶硅。如果在浮动栅的上部沉积了金属接点，所需的工艺步骤将造成氧化物接触面改变，从而产生少量的电荷迁移。与浮动栅最近的接点将收集上述电荷，并因此使浮动栅具有一个直接的泄漏通道。随着时间推移，浮动栅上的电压将因此下降至邻近接点的电势。
此处推荐的解决方案是通过制造与浮动栅的连接来利用这种效应(通常被认为是有害的效应)，因此“损坏”周围的氧化物，并引入电子的迁移通道。然后，浮动栅被第二接点包围，第二接点收集沿电子迁移通道流动的所有浮动栅的泄漏电荷。有效地，形成了与浮动栅的欧姆连接，其电阻是氧化物接触面层的非常高的电阻。周围接点与电压电源连接，设置在理想的工作电压上。
根据工艺技术和制造方法的不同，制造常规浮动栅设备的工艺步骤会有变化。下面概述形成浮动栅的主要工艺步骤，该简化的步骤如下：
1、沉积厚的场氧化层，并蚀刻该氧化层以确定源极、漏极和沟道区域。在整个设备的上方沉积薄栅极氧化层，然后将该氧化层从源极和漏极区域蚀刻掉。源极和漏极区域为扩散区域(分别用于NMOS/PMOS设备的N型或P型注入)。
2、在薄栅极区域(自校准栅极)顶部沉积多晶硅，以形成浮动栅。
3、沉积场氧化层和栅极氧化层，使浮动栅绝缘。
4、在第二薄栅极氧化层上沉积第二栅极(控制栅)所用的多晶硅。然后在整个浮动栅设备上方沉积场氧化层，通过蚀刻开窗，以使其与源极、漏极和控制栅连接。
图5示出了这种诸如NMOS浮动栅设备的基本设备结构，应该注意，图中的尺寸未按比例绘制。图5示出了沿沟道所见的晶体管截面图。
如果在制造过程中产生金属接点，制造步骤将如下改变：
1、沉积厚的场氧化层，并蚀刻该氧化层以确定源极、漏极和沟道区域。在整个设备的上方沉积薄栅极氧化层，然后将该氧化层从源极和漏极区域蚀刻掉。源极和漏极区域为扩散区域(分别用于NMOS/PMOS设备的N型或P型注入)。
2、如前所述沉积浮置的多晶硅栅极，但是延伸该栅极区域，以允许产生金属接点的附加区域。
3、沉积场氧化层和薄氧化层，并通过蚀刻形成开窗，该窗为浮动栅的金属接点所用。沉积金属接点，并再覆盖一个厚氧化层。当在现有层的顶部沉积二氧化硅层时，形成固体绝缘体，但在层间有一个微小的故意形成的“裂缝”。蚀刻工艺沿接触面留下杂质，因此沿此中间的二氧化物层产生少量的电荷迁移。
图6示出了此结构的合适的布置，图6a示出了俯视图，图6b示出了截面图。应该注意，图6b的截面与沟道垂直(也就是说，沟道内的电流流入纸所在的平面内)。在浮动栅上设置一个“孤立”的金属接点。在浮动栅周围设置一个扩散的(激活的)接点。因为扩散接点很深，在各个方向向下延伸至衬底，所以该第二个接点将收集大部分栅极泄漏电荷。如图6所示，无法完全包围浮动栅的接点。然而，在所示的布置中，几乎80％的边缘受到控制。为了降低电阻值，在与浮动栅尽可能近的位置设置周围接点，否则即使对于浮动栅来说，电阻值也还是太大。
将此结构应用于漏式浮动栅电路将使电路更简化，因为仅需要与浮动栅进行单一电阻连接，如图7所示。
上述这种结构既可用于模拟电路，也可用于数字电路。在数字电路中的一个重要应用在于调节晶体管的阈电压。假设所有设备具有漏式栅极结构，设备的阈电压将被调至接近0V，使得更低的供电电压成为可能。0.5V至1V的供电电压已经表示在标准的高阈电压CMOS中，其具有更复杂的基于UV的浮动栅调节技术。可设计出很多不同类型的栅极，并期望使用这些设备的空间损失很小。通常减少设备数量，同时迭式晶体管可替换为具有双控栅极的单一晶体管。
在传统的数字逻辑中，多输入逻辑栅极通常由垂直堆迭多个N和P型晶体管形成。因此，根据为这些迭式设备提供足够电压净空的需要，限制最小电源电压。然而，通过使用多输入浮动栅晶体管，我们可以将堆迭减少为仅有两个迭式晶体管，一个NMOS以及一个在NMOS之上的PMOS。可通过利用浮动栅晶体管的多输入功能来实现多输入逻辑栅极的功能。这使得使用非常低的电源电压成为可能。
在模拟电路中，以多种方式利用漏式栅极结构。简化了电路偏置，并且通过双电容实现的容性连接使外部操作电压成为可能。另一个浮动栅类结构的特性是较佳的电压相加特性。这种相加结构可用于混合信号。与在数字电路中一样，阈电压迁移的能力在低电源、低电压的模拟电路中也有用。可恢复朝向电源线的净空(headroom)，这使得电路的线到线(rail-to-rail)的操作得以实现。
图8示出了用于相加反相器的一种等效电路，该相加反相器是采用浮动栅晶体管构建的。双输入的相加反相器电路的功能与标准单输入反相器基本相同，不同之处仅在于它具有加法特性，由输入电压之和计算反向阈电压。通过改变浮动栅晶体管的偏置电压可以调节反相器的跨导。如果我们将输出节点与输入中的一个相连接，并且耦合电容的大小相同，那么电路可作为模拟反相器，或增益为1的模拟反向放大器。
图9示出了一种包含三个相同的相加反相器和两个滤波电容的四次幂结构的等效电路，每个相加反相器如图8所示。该结构代表了一个标准的二次幂结构，不同之处仅在于节点电压与输入电压反相，并且输出电压与节点电压反相。当输出电压反馈回输入反相器时，信号必须是反相的。通过模拟反相器耦合来实现该功能。
在此说明的技术的应用实例之一是在助听器领域的应用。通过级联几个二次幂并分别调节每级的截止频率和Q指数，可以仿效出人类耳蜗的功能。
本领域普通技术人员应该理解，在不偏离本发明的范围的前提下，可对上述实施例进行多种变换。
Claims (8)
1、一种浮动栅MOS晶体管，该晶体管包括：
一或多个控制栅；
有源沟道；
至少一个位于该控制栅和有源沟道之间的浮动栅；
分别连接浮动栅至第一和第二控制电压源的第一和第二非线性电阻器，所述电阻器形成设置浮动栅的工作电压的电压分配网络。
2、根据权利要求1所述的晶体管，其中所述非线性电阻器分别由二极管提供，或由用作二极管的晶体管提供，施加在第一和第二控制电压源上的电压被限定，以使二极管在工作中反向偏置。
3、根据权利要求1所述的晶体管，其中所述非线性电阻器中至少之一由栅极和源极互相连接的第一MOS晶体管提供，该第一MOS晶体管源极与对应的电压源连接，并且该第一MOS晶体管漏极与浮动栅连接。
4、根据权利要求3所述的晶体管，该第一MOS晶体管的栅极通过电阻器与该第一MOS晶体管的源极连接。
5、一种电子设备，该电子设备包含一或多个根据权利要求1或2所述的浮动栅MOS晶体管。
6、根据权利要求5所述的电子设备，其中该电子设备包括用以改变施加在第一和第二控制电压源中的一个或两个电压源上的电压的装置，从而可以调节浮动栅的工作电压至合适的值。
7、一种操作根据权利要求1或2所述浮动栅MOS晶体管的方法，该方法包括：分别在第一和第二控制电压源上施加第一和第二固定电压，从而通过合适地选择第一和第二固定电压，设置浮动栅至理想的操作电压。
8、一种操作根据权利要求1或2所述浮动栅MOS晶体管的方法，该方法包括：分别在第一和第二控制电压源上施加第一和第二电压，第一和第二电压中至少一个电压可变，从而通过调节第一和第二电压中的一个或两个，可以设置浮动栅的工作电压至理想值。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB0225175A GB2395065B (en) | 2002-10-30 | 2002-10-30 | Floating gate transistors |
| GB0225175.9 | 2002-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1708861A CN1708861A (zh) | 2005-12-14 |
| CN100452438C true CN100452438C (zh) | 2009-01-14 |
Family
ID=9946804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200380102278XA Expired - Fee Related CN100452438C (zh) | 2002-10-30 | 2003-10-28 | 浮动栅晶体管 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7193264B2 (zh) |
| CN (1) | CN100452438C (zh) |
| AU (1) | AU2003286194A1 (zh) |
| DE (1) | DE10393631T5 (zh) |
| GB (2) | GB2395065B (zh) |
| WO (1) | WO2004040658A1 (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7429888B2 (en) * | 2004-01-05 | 2008-09-30 | Intersil Americas, Inc. | Temperature compensation for floating gate circuits |
| JP4519713B2 (ja) | 2004-06-17 | 2010-08-04 | 株式会社東芝 | 整流回路とこれを用いた無線通信装置 |
| EP1981402B1 (en) * | 2006-02-06 | 2016-08-10 | The Board Of Trustees Of The Leland Stanford Junior University | Non-invasive cardiac monitor |
| EP2101456A1 (en) * | 2008-03-11 | 2009-09-16 | Seiko Epson Corporation | Linear combiner |
| TWI379087B (en) * | 2008-12-30 | 2012-12-11 | Princeton Technology Corp | Method for measuring transconductance parameter |
| AU2011252998B2 (en) | 2010-05-12 | 2015-08-27 | Irhythm Technologies, Inc. | Device features and design elements for long-term adhesion |
| KR101774480B1 (ko) | 2011-08-16 | 2017-09-04 | 에레즈 할라미 | 전계 효과 트랜지스터의 비접촉 제어를 위한 방법 및 장치 그리고 두 개의 전자 장치들을 상호연결하는 방법 |
| JP5779162B2 (ja) | 2012-09-28 | 2015-09-16 | 株式会社東芝 | 整流回路とこれを用いた無線通信装置 |
| KR102145450B1 (ko) | 2013-01-24 | 2020-08-18 | 아이리듬 테크놀로지스, 아이엔씨 | 생리학적 모니터링 기기 |
| EP2983593B1 (en) | 2013-04-08 | 2021-11-10 | Irhythm Technologies, Inc. | Skin abrader |
| CN106463419B (zh) | 2014-04-30 | 2019-05-14 | 惠普发展公司有限责任合伙企业 | 集成电路 |
| US9760533B2 (en) | 2014-08-14 | 2017-09-12 | The Regents On The University Of Michigan | Floating-gate transistor array for performing weighted sum computation |
| CN107205679B (zh) | 2014-10-31 | 2021-03-09 | 意锐瑟科技公司 | 无线生理监测装置和系统 |
| WO2019005148A1 (en) * | 2017-06-30 | 2019-01-03 | Intel Corporation | FLOATING GRID TRANSISTOR |
| CA3171482C (en) | 2020-02-12 | 2024-03-26 | Irhythm Technologies, Inc | Non-invasive cardiac monitor and methods of using recorded cardiac data to infer a physiological characteristic of a patient |
| US11350864B2 (en) | 2020-08-06 | 2022-06-07 | Irhythm Technologies, Inc. | Adhesive physiological monitoring device |
| US11246523B1 (en) | 2020-08-06 | 2022-02-15 | Irhythm Technologies, Inc. | Wearable device with conductive traces and insulator |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4538287A (en) * | 1979-06-04 | 1985-08-27 | Texas Instruments Incorporated | Floating gate amplifier using conductive coupling for charge coupled devices |
| US5336937A (en) * | 1992-08-28 | 1994-08-09 | State University Of New York | Programmable analog synapse and neural networks incorporating same |
| JPH11261382A (ja) * | 1998-03-11 | 1999-09-24 | Ricoh Co Ltd | 半導体発振回路 |
| WO2002045175A1 (fr) * | 2000-11-29 | 2002-06-06 | Sony Corporation | Mémoire non-volatile et procédé de fabrication |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2813838B2 (ja) * | 1990-09-10 | 1998-10-22 | 日本電信電話株式会社 | アナログメモリ素子および制御回路 |
| JP3611041B2 (ja) * | 1994-02-14 | 2005-01-19 | 直 柴田 | 半導体演算回路 |
| JP2937805B2 (ja) * | 1995-05-19 | 1999-08-23 | モトローラ株式会社 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 |
| US5912843A (en) * | 1996-03-18 | 1999-06-15 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell, method of manufacturing and operation thereof |
| US6069381A (en) * | 1997-09-15 | 2000-05-30 | International Business Machines Corporation | Ferroelectric memory transistor with resistively coupled floating gate |
| US6509606B1 (en) * | 1998-04-01 | 2003-01-21 | National Semiconductor Corporation | Single poly EPROM cell having smaller size and improved data retention compatible with advanced CMOS process |
| JP2000298995A (ja) * | 1999-04-13 | 2000-10-24 | Sony Corp | アナログ連想メモリ及びアナログ演算素子 |
| US6515889B1 (en) * | 2000-08-31 | 2003-02-04 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory |
| US6621115B2 (en) * | 2001-11-06 | 2003-09-16 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate |
-
2002
- 2002-10-30 GB GB0225175A patent/GB2395065B/en not_active Expired - Fee Related
-
2003
- 2003-10-28 WO PCT/EP2003/050764 patent/WO2004040658A1/en not_active Application Discontinuation
- 2003-10-28 GB GB0507144A patent/GB2409768B/en not_active Expired - Fee Related
- 2003-10-28 US US10/532,679 patent/US7193264B2/en not_active Expired - Fee Related
- 2003-10-28 DE DE10393631T patent/DE10393631T5/de not_active Ceased
- 2003-10-28 CN CNB200380102278XA patent/CN100452438C/zh not_active Expired - Fee Related
- 2003-10-28 AU AU2003286194A patent/AU2003286194A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4538287A (en) * | 1979-06-04 | 1985-08-27 | Texas Instruments Incorporated | Floating gate amplifier using conductive coupling for charge coupled devices |
| US5336937A (en) * | 1992-08-28 | 1994-08-09 | State University Of New York | Programmable analog synapse and neural networks incorporating same |
| JPH11261382A (ja) * | 1998-03-11 | 1999-09-24 | Ricoh Co Ltd | 半導体発振回路 |
| WO2002045175A1 (fr) * | 2000-11-29 | 2002-06-06 | Sony Corporation | Mémoire non-volatile et procédé de fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| GB0225175D0 (en) | 2002-12-11 |
| GB2395065B (en) | 2005-01-19 |
| DE10393631T5 (de) | 2005-11-03 |
| CN1708861A (zh) | 2005-12-14 |
| AU2003286194A1 (en) | 2004-05-25 |
| GB0507144D0 (en) | 2005-05-18 |
| US20060086969A1 (en) | 2006-04-27 |
| WO2004040658A1 (en) | 2004-05-13 |
| US7193264B2 (en) | 2007-03-20 |
| GB2395065A (en) | 2004-05-12 |
| GB2409768B (en) | 2006-06-21 |
| GB2409768A (en) | 2005-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100452438C (zh) | 浮动栅晶体管 | |
| CN100424885C (zh) | 逻辑开关及利用其的电路 | |
| US4499387A (en) | Integrated circuit formed on a semiconductor substrate with a variable capacitor circuit | |
| US7683433B2 (en) | Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors | |
| Diorio et al. | A single-transistor silicon synapse | |
| US4228527A (en) | Electrically reprogrammable non volatile memory | |
| US4290077A (en) | High voltage MOSFET with inter-device isolation structure | |
| US5777361A (en) | Single gate nonvolatile memory cell and method for accessing the same | |
| US20020125935A1 (en) | Semiconductor booster circuit having cascaded MOS transistors | |
| CN104241284A (zh) | 双模晶体管装置及其操作方法 | |
| JP3916695B2 (ja) | 単一ポリシリコン・ゲートを有する不揮発性メモリ・セル | |
| US4642673A (en) | Floating gate type EEPROM with a substrate region used for the control gate | |
| US4084108A (en) | Integrated circuit device | |
| US9368506B2 (en) | Integrated circuits and methods for operating integrated circuits with non-volatile memory | |
| US4924119A (en) | Electrically programmable erasable inverter device with deprogramming limitation | |
| JPH06132538A (ja) | ダイナミック絶縁回路を設けた半導体電子デバイス | |
| US4654825A (en) | E2 prom memory cell | |
| US5436479A (en) | Electrically programmable integrated memory with only one transistor | |
| US4132903A (en) | CCD output circuit using thin film transistor | |
| US4231055A (en) | Complementary MOS transistors without an isolation region | |
| US4486893A (en) | Capacitive supplement multiplier apparatus | |
| US5132759A (en) | Solid-state imaging device in which reverse bias voltage is automatically set | |
| CN110310678A (zh) | 一种智能芯片 | |
| CN110322908B (zh) | 双分离栅存储器单元的编程电压产生电路 | |
| CN106783868A (zh) | 基于cmos工艺的单次可编程只读存储器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090114 Termination date: 20141028 |
|
| EXPY | Termination of patent right or utility model |