CN104241284A - 双模晶体管装置及其操作方法 - Google Patents

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Abstract

本发明公开了一种双模晶体管装置及其操作方法，该双模晶体管装置包括半导体基材。装置的半导体基材包括通道区、邻近于通道区的第一侧的P型终端区(作为源极或漏极)，以及邻近于通道区的第二侧的N型终端区(作为源极或漏极)。栅极绝缘材料设置在半导体基材的表面之上及通道区上。栅极设置在栅极绝缘材料之上及通道区上。第一辅助栅极位于栅极的第一侧，且跨于邻接P型终端区的一部分通道区上。第二辅助栅极位于栅极的第二侧，且跨于邻接N型终端区的一部分通道区上。背栅极可选择性的包含在通道区之下。施加偏压的辅助栅极可用以选择单一装置中的N型通道或P型通道模式。

Description

双模晶体管装置及其操作方法
技术领域
本发明是有关于一种晶体管结构、存储器结构及其操作方法。 
背景技术
在集成电路的设计中，需要使用能够快速在开关状态(on/off state)间转换，且具有低漏电流的晶体管。在互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)中，已知会影响转换时间及漏电流的一种参数为次临界斜率(subthreshold slope)，通常以漏极电流每增加10倍时对应的栅极电压表示(mV/decade)，其单位中的“decade”表示漏极电流增加10倍。一般相信CMOS的次临界斜率在室温时无法优于60mv/decade。 
在CMOS的设计中，晶体管可设计为N型通道模式(当通道开启时，电子为电荷载子)以及P型通道模式(当通道开启时，空穴为电荷载子)。N型通道模式与P型通道模式是由晶体管的结构决定。如此限制了集成电路布局，以及利用晶体管的实施电路的弹性。 
因此，有需要提供一种晶体管结构，能够克服现有技术设计的缺点。 
在高密度存储器中，漏电流及转换时间亦为重要参数。同样地，在基于类金属氧化物半导体晶体管结构的电荷捕捉存储单元(charge trapping memory cell)中，也有需要在存储单元通道中提供两种类型的电荷载子，以完成编程或擦除操作。 
现有技术的闪存技术的其他限制是关于区块擦除(block erase)操作的需求。由于对区块擦除的依赖，操作的复杂性以及在闪存随机地址中写入数据的需求时间皆增加。 
因此，有需要提供能够支持更高效率操作，及具低漏电流的存储器结构。 
发明内容
本发明的实施例叙述一种双模晶体管结构，能够响应控制讯号运作P型通道模式及N型通道模式。此外，双模晶体管结构能以陡峭的次临界斜率操作，具有快转换时间与低漏电流。 
提供一种包括半导体基材的装置，其中半导体基材可为半导体层带(strip)，藉绝缘材料与基板隔离，例如是绝缘层上硅(silicon-on-insulator，SOI)结构。装置的半导体基材包含通道区、邻近于通道区的第一侧的P型终端区(作为源极或漏极)，以及邻近于通道区的第二侧的N型终端区(作为源极或漏极)。栅极绝缘材料设置在半导体基材的表面之上及通道区上。栅极设置在栅极绝缘材料之上及通道区上。此外，辅助栅极结构设置在栅极绝缘材料之上。辅助栅极结构包含第一辅助栅极及第二辅助栅极。第一辅助栅极位于栅极的第一侧，且跨于邻接P型终端区的一部分通道区上。第二辅助栅极位于栅极的第二侧，且跨于邻接N型终端区的一部分通道区上。背栅极可选择性的包含在通道区之下。 
一实施例中，半导体基材在通道区中包含多个鳍片，鳍片可终止设置有P型终端区及N型终端区的接垫。 
可提供控制电路，用以施加偏压条件(bias condition)控制装置的操作。偏压条件可包括施加在辅助栅极上，用以选择P型通道模式及N型通道模式的电压。在P型通道模式时，负电压施加在辅助栅极上，于辅助栅极之下感应生成多个空穴，维持P型通道模式。在N型通道模式时，正电压施加在辅助栅极上，于辅助栅极之下感应生成多个电子，维持N型通道模式。 
多个双模晶体管结构可在集成电路中作为多个电路，并选择性的控制P型通道及N型通道模式。在一些电路中，双模晶体管结构可在P型通道及N型通道模式间动态切换，维持电路的任务函数。 
附图说明
图1绘示具有双模通道的晶体管结构。 
图2绘示偏压为N型通道模式时，图1的晶体管结构。 
图3绘示偏压为P型通道模式时，图1的晶体管结构。 
图4为一实施例中，具有双模通道的晶体管结构的俯视图。 
图4A为具有双模通道的晶体管结构沿着图4的A-A线切开的剖面图。 
图4B为具有双模通道的晶体管结构沿着图4的B-B线切开的剖面图。 
图5为一实施例中，包括多个鳍片且具有双模通道的晶体管结构的俯视图。 
图5A为图5的具有双模通道的晶体管结构沿着A-A线切开的剖面图。 
图6为一实施例中，用以于装置中仿真操作，且具有双模通道的晶体管结构的剖面图。 
图7为图6的晶体管结构以P型通道模式及N型通道模式操作时，取对数的漏极电流与栅极电压的关系图。 
图8为图6的晶体管结构以P型通道模式及N型通道模式操作时，线性的漏极电流与栅极电压的关系图。 
图9绘示一双模、3D垂直栅极的NAND存储器结构。 
图10绘示一实施例中用于双模、3D垂直栅极的NAND存储器结构的译码器结构。 
图11绘示一实施例中，用于双模操作，偏压为N型通道模式的NAND串。 
图12绘示一实施例中，用于双模操作，偏压为P型通道模式的NAND串 
图13绘示偏压施加感应源极侧，用于读取操作的双模、3D垂直栅极的NAND存储器结构。 
图14绘示图13的存储器结构以源极线电压为函数时，读取电流与栅极电压的关系图。 
图15绘示图13的存储器结构的源极电流与源极电压的关系图，显示源极端PN结的特性。 
图16绘示图13的存储器结构的NAND串以P型通道模式及N型通道模式操作时，漏极电流与栅极电压的关系图。 
图17绘示图13的存储器结构的接地选择线及串选择线栅极以N型通道模式操作时，漏极电流与栅极电压的关系图。 
图18绘示图13的存储器结构的接地选择线及串选择线栅极以P型通道模式操作时，漏极电流与栅极电压的关系图。 
图19至图22绘示类似图13的存储器结构中的存储单元内的第一个字线WL0，以及最后的字线WL63以N型通道模式及P型通道模式读取时，漏极电流与栅极电压的关系图。 
图23绘示一双模、3D存储器结构的电路的示意图。 
图24绘示一能够用于双模存储器结构的编程操作的时间图。 
图25为阈值电压与时间的关系图，比较使用正栅极电压Fowler-Nordheim隧穿的编程操作的双模结构，以及依靠栅极感应漏极漏电流的N型通道结构。 
图26为增量阶跃脉冲编程(incremental step pulse programming，ISPP)操作下，阈值电压与时间的关系图，其绘示类似于图24的操作的编程表现。 
图27为一能够用于双模存储器结构的擦除操作的时间图。 
图28为阈值电压与时间的关系图，比较使用正栅极电压Fowler-Nordheim隧穿的擦除操作的双模结构，以及现有技术的N型通道结构。 
图29为阈值电压与擦除时间的关系图，绘示类似于图27的操作的擦除表现。 
图30为集成电路的简单方块图，其包含利用双模结构的闪存。 
图31为集成电路的简单方块图，其包含具有多个双模晶体管结构的电路系统。 
【符号说明】 
10：半导体基材 
11：绝缘材料 
12：栅极结构 
13：通道区 
14、15：终端区 
16、16A、16B：辅助栅极 
17：绝缘材料 
18：背栅极元件 
19：栅极绝缘材料 
22、24、25、26：接点 
33-1-33-6：鳍片 
41：绝缘层 
42：栅极 
43：鳍式通道区 
44、45：掺杂区 
46A、46B：辅助栅极 
49：栅极绝缘材料 
100-103、160-1-160-4：层带 
112-115：导线 
112A-115A： 
124、125：终端区 
130：接地选择开关 
131：串选择开关 
149：介电电荷存储结构 
150、151：存储单元 
161-1-161-4：接垫 
165、165-1-165-4：垂直栓塞 
166：GSL线 
167：SSL线 
170：层间连接器 
171：金属位线 
180、182：栓塞 
181：连接器 
183：源极线 
200：半导体片 
201A、201B：介电电荷捕捉层 
205、209：通道区 
205N、205P：终端区 
210、211：空穴 
252：介电电荷捕捉结构 
253：存储单元 
259：接垫 
260-1-260-4：层带 
262、263：栓塞 
271：GSL线 
272、273：字线274：SSL线 
301-304：PN二极管 
311：GSL开关 
312：SSL开关 
314-n：存储单元 
510：存储器阵列 
511：行译码器 
512：接地选择线 
513：级/列译码器 
514：源极线 
515、517：总线 
516：页缓冲器 
518：区块 
519：状态机 
523：数据输入线路 
524：其他电路 
525、600：集成电路 
601：阵列 
602：辅助栅极驱动器 
603：输入电路系统 
604：输出电路 
608、610、611、612、613：线 
具体实施方式
以下将以图1至图31对本发明的实施例做详细说明。 
图1绘示具有双模通道的晶体管结构，沿着通道长度尺寸的剖面图。晶体管结构包括半导体基材10，半导体基材10包含通道区13、具有P型掺杂的第一终端区14，以及具有N型掺杂的第二终端区15。通道区13内的半导体基材可不掺杂，或具有符合特定装置应用的通道掺杂状态(doping profile)。在一些应用中，通道区13较佳的可设置成全空乏(fully depleted)操作，例如使其宽度低于最大乏层宽(depletion width)。半导体基材10设置于绝缘材料11上。此结构可包括绝缘层上硅(silicon-on-insulator，SOI)基板。 
栅极结构12跨(overlay)于半导体基材10的通道区13之上。第一辅助栅极16A设置在栅极12的第一侧，且跨于通道区13的第一部份上，通道区13的第一部份邻接P型的第一终端区14。第二辅助栅极16B设置在栅极12的第二侧，且跨于通道区13的第二部份上，通道区13的第二部份邻接N型的第二终端区15。 
在一些实施例中，第一辅助栅极16A及第二辅助栅极16B中的一个或两个也可跨于一部分的对应的第一终端区14及第二终端区15之上。第一辅助栅极16A与栅极12之间的间隔，以及第二辅助栅极16B与栅极12之间的间隔需要小于通道区13的长度。 
在绘示的实施例中，导电性背栅极元件18设置在绝缘材料11内部，且可与栅极12、辅助栅极16A，16B组合控制通道区13的操作。举例来说，背栅极元件18的偏压可控制晶体管结构在P型通道及N型通道两个模式中的阈值电压(threshold voltage)。在其他实施例中，可忽略背栅极元件18。 
如同标号VAG1，VG，VAG2及VBG所示，可利用偏压电路独立施加讯号于栅极12、辅助栅极16A，16B以及背栅极元件18上。一些实施例中，辅助栅极16A，16B可为部份的单辅助栅极结构，在所有操作模式中实质上接收相通的偏压。在其他实施例中，辅助栅极16A及16B可分离，且分开的耦接于偏压电路，以管理装置的操作特性。 
图2绘示施加偏压于辅助栅极16A，16B以感应N型通道模式时，图1的晶体管结构。为使双模结构呈N型通道模式，于辅助栅极16A，16B上的偏压为正。因此能够吸引N型的载子或电子进入位于辅助栅极16A， 16B之下的晶体管结构的通道区13，如区域13A及13B标记的「-」符号所示。 
图3绘示施加偏压于辅助栅极16A，16B以感应P型通道模式时，图1的晶体管结构。为使双模结构呈P型通道模式，于辅助栅极16A，16B上的偏压为负。因此能够吸引P型的载子或空穴进入位于辅助栅极16A，16B之下的晶体管结构的通道区13，如区域13A及13B标记的「+」符号所示。 
图1所示的双模晶体管结构具有优秀的开关特性，且在两模式内的结漏电流极小。此外，有可能以非常陡峭的次临界斜率驱动装置，例如在室温下可低于60mV/decade。 
通过控制辅助栅极16A，16B的偏压，双模晶体管结构可在N型通道模式及P型通道模式间切换。切换可以动态方式完成，某种意义上模式转换可在配置装置及操作电路时导入。于操作电路及配置装置期间的N型通道及P型通道切换可被认作动态通道模式切换。此外，可利用易失性或非易失性的配置码(configuration code)、熔丝、反熔丝(anti-fuses)等以静态设定模式。 
多个双模晶体管结构可配置在电路中，执行例如与门(AND gate)、与非门(NAND gate)、或门(OR gate)、或非门(NOR gate)、互斥或门(exclusive-OR gate)或反互斥或门(exclusive-NOR gate)逻辑功能。双模晶体管结构的阵列可耦接集成电路上的可编程内连接结构，并可配置N型通道或P型通道模式的独立结构或整组结构。 
图4绘示一实施例中，具有双模通道的晶体管结构的俯视图。本实施例中，半导体基材包括通道区(被栅极12及辅助栅极16A/16B遮盖)、P型第一终端区14(P+)以及N型第二终端区(N+)。接点24，25分别位于P型及N型终端区14，15。栅极12为T型，在较宽的部份具有接点22。辅助栅极结构16，16A，16B为U型，在辅助栅即结构的连接部份16具有接点26。薄型绝缘分隔件(未绘示于图4中)设置在栅极12及辅助栅极结构16，16A，16B之间。 
图4A为具有双模通道的晶体管结构沿着图4的A-A线切开的剖面图。图4A中与图1对应的元件具有相似的标号。本例中，位于辅助栅极16A 之下的区域19A内，以及位于辅助栅极16B之下的区域19B内的栅极绝缘材料19的厚度较位于栅极12之下的栅极绝缘材料19厚。此外，例如是氧化硅的分隔绝缘材料17设置在辅助栅极16A与栅极12之间，以及辅助栅极16B与栅极12之间。辅助栅极可利用自我对准的多晶硅分隔件图案化，可产生如图4A所绘示的圆角边缘。或者，辅助栅极可利用光刻方式图案化，或其他的图案化技术，只要符合实施的设计。此外，栅极与辅助栅极可为多晶硅之外的导电材料，包含金属、其他掺杂的半导体及多层结构等，只要符合特定的实施例。 
如图4A所示，结构中通道长度的尺寸约等于栅极12的长度LG及辅助栅极16A，16B的长度LAG1，LAG2的总和。 
图4B绘示具有双模通道的晶体管结构沿着图4的B-B线切开的剖面图。图4B中与图4A对应的元件具有相似的标号。结构中通道宽度的尺寸大约为半导体基材内通道区13的宽度WG。 
图5绘示具有双模通道的晶体管结构的俯视图，其半导体基材的通道区内包括多个鳍片33-1-33-6。图5中与图4对应的元件具有相同的标号。如图5的实施例所示，半导体基材包括P型第一终端区14及N型第二终端区15。本实施例中，半导体基材内的多个鳍片33-1-33-6在第一终端区及第二终端区15之间延伸。 
图5A为沿图5的结构A-A线的剖面图。如图所示，在栅极结构12跨于多个鳍片33-1-33-6的鳍式半导体基材。背栅极元件18为非必须的。 
一种制造双模晶体管装置的方法，包括形成半导体基材，半导体基材包含通道区、邻近于该通道区的第一侧的P型终端区，以及邻近于该通道区的第二侧的N型终端区；形成栅极绝缘材料于半导体基材的表面之上及通道区上；形成栅极于栅极绝缘材料之上及通道区上；形成第一辅助栅极及第二辅助栅极于栅极绝缘材料之上，第一辅助栅极位于栅极的第一侧，且跨于邻接该P型终端区的一部分通道区上；第二辅助栅极位于栅极的第二侧，且跨于邻接N型终端区的一部分通道区上。 
在一些实施例中，所述方法包括形成半导体基材于基板上及绝缘层上，其中半导体基材通过绝缘层与基板隔离。此外，该方法可以包括形成背栅极下伏(underlying)于通道区且位于绝缘层内。 
该方法还可以包括形成第一辅助栅极电性连接到第二辅助栅极。 
该方法可以包括于半导体基材的通道区内图案化多个鳍片。 
此外，该方法可包括提供电路耦接晶体管结构中的辅助栅极，且在N型通道模式时对一部份的晶体管结构的第一辅助栅极及第二辅助栅极施加正电压，在P型通道模式时对另一部分的晶体管结构的第一辅助栅极及第二辅助栅极施加负电压。 
图6为用于描述仿真结构的双模晶体管结构。在仿真结构中，基板包括绝缘层41，做为模拟之用约为30nm厚。半导体基材包括鳍式通道区43，其包含约10nm宽的硅与约20nm的鳍片高度。重掺杂的P型第一终端区域44和较轻度掺杂的P型区域44A设置在通道区43的一侧。重掺杂N型第二终端区域45和较轻度掺杂的N型区域45A设置在通道区43的另一侧。较重掺杂区44，45具有用于模拟的50nm高度。较轻掺杂区44A，45A具有20nm高度。较轻掺杂区44A，45A的长度各约30nm。相同的，较重掺杂区44，45的长度约30nm。 
栅极绝缘材料49设置在栅极42和通道区43之间。此外，栅极绝缘材料49设置在辅助栅极46A，46B和通道区43之间。 
在仿真中，通道区域具有1E15/cm3的P型掺杂浓度。较轻掺杂的N-或P-区44A，45A各有约1E20/cm3的掺杂浓度。较重掺杂的N+或P+区域44，45具有大约5E20/cm3的掺杂浓度。 
栅极长度LG设定为32nm。辅助栅极长度LAG1和LAG2设定为50nm。栅极和辅助栅极之间的分隔件的长度设定为5nm。做为模拟，栅极绝缘材料49的有效氧化物厚度为1nm。作为模拟，选用具有4.6eV中间能隙功函数的栅极。 
图7为漏极电流(对数刻度)与栅极电压(线性刻度)的关系图，绘示P型通道模式(虚线)和n型通道模式(实线)的模拟结果。图8是漏电流(线性刻度)与栅极电压(线性刻度)的关系图，亦绘示了模拟结果。在仿真过程中，N型通道读取的偏压条件包含在P型终端上约+1.2V的漏极电压，在N型终端上约0V的源极电压，和+2V的辅助栅极电压。P型通道读取的偏压条件包含在P型终端上约0V的漏极电压，在N型终端上约-1.2V的源极电压，和-2V的辅助栅极电压。这些图表显示在N型和P 型通道读取操作时的超低漏电流。可以看出，在栅极电压接近0V时的两种模式中，次临界斜率小于60mV/decade。因此，该结构可以用于低功耗逻辑应用以及其他典型的CMOS应用。 
因此，双模晶体管结构提供优异的开/关特性，小的漏电流，以及超级陡峭的次临界斜率。此外，模拟绘示每个双模鳍式场效晶体管(finFET)可以提供接近20μA的驱动电流。假设一个鳍片间距可以低于20nm，可以在1微米宽度的布局区域中提供超过50个鳍片。此结构能使双模结构中每微米的驱动电流大于1mA，能与最先进的CMOS晶体管结构比较。 
另一方面，超陡峭次临界斜率和非常小的漏电流可以提供优越的效能特性。辅助栅极偏压在具有相对低的载子浓度的通道区中感应出虚拟源极/漏极端，因此，比传统的N+和P+扩散结有更小的漏电流。 
因此，提供具有超陡峭次临界斜率且能产生显着驱动电流的装置。 
可通过栅流体(thyristor)解释双模晶体管结构的运作。以N型通道读取模式为例，在辅助栅极大于0V下，双模晶体管结构可包括5个关于载子浓度的区域，依序为由第一终端区提供的P+区域、第一辅助栅极感应的N-区域、位于栅极结构之下，具有与栅极电压相关的载子浓度的P-区域、第二辅助栅极感应的N-区域，以及由第二终端区提供的N+区域。因此，构成一个P+/N-/P-/N-/N+的动态栅流体式结构。在通道区域内的P型载子浓度(P-)由栅极电压控制。如果栅极电压太小或为负，P型载子浓度可相对高，使得栅流体式结构难以开启。然而若栅极电压增加时，通道区的P型载子浓度降低，或几乎变为N型载子浓度。在这种情况下，栅流体模式可以提供一个正向回馈以放大电流。此模式对栅极电压和漏极电压高度敏感。回馈可藉波兹曼分布的因子KT/q中断，从而如模拟所证明，提供超陡次临界斜率可能性。 
如上所述，双模晶体管结构可利用辅助栅极到的P+/P-/N-/P-/N+动态栅流体式结构以动态改变，为P型通道模式而保留这些栅流体式操作特性。 
因此，揭露一种双模晶体管结构。该晶体管结构包括具有一双侧辅助栅极的栅极，其通过一薄侧壁分隔绝缘材料隔开。辅助栅极偏压可于两侧共同施加，或两侧可分别施加偏压以更弹性操作。在辅助栅极之外，提供 漏极/源极端的扩散结。一面是相对重掺杂的P型终端区，而另一侧是相对重掺杂的N型终端区。在操作中，当辅助栅极大于0V，所选择的栅极控制装置N型通道的行为。当辅助栅极小于0V，所选择的栅极控制装置P型通道的行为。两种模式都提供具小漏电流的非常好开/关特性，以及超级陡峭的次临界斜率。 
双模晶体管结构使具有可配置的N型通道和P型通道操作模式的新类型集成电路结构成为可能。 
图9绘示利用类双模晶体管结构在三维存储器装置的实施例。在本例中，三维存储器装置包括多个脊型叠层，多个层带100，101，102，103形式的半导体材料通过绝缘材料(为绘示字线之间的结构而移除)分隔。半导体材料层带100-103各包括在P型终端区(125)的一端与N型终端区(124)的另一端之间的多栅极通道区。多个导线112，113，114，115排列成穿过层带叠层。区域126中的导线112，113，114，115之间无结，且可以与在层带100，101，102，103中的导线之下的区域具有相同或类似的掺杂分布。介电电荷存储结构149设置在叠层的侧壁上，以及在层带100-103和导线112-115的交叉点。本例中，位于字线和P型终端区的第一导线112配置为栅极选择线GSL。本例中，位于字线和N型终端区的最后一个导线115配置为串选择线SSL。两者之间绘示的导电线113，114配置为字线。在一代表性实施例中，可有例如64个字线与单一双模，多栅极层带交叉。 
在图式中，硅化物或其他辅助导电材料的层112A，113A，114A形成在导线的上表面。导线还包括形成侧栅极结构的双模串叠层之间的垂直延伸。 
电荷存储结构149至少设置在存储单元形成的交叉点。电荷存储层结构可以包括多层介电电荷存储结构，比如SONOS状结构。可使用的一种电荷存储结构为能隙工程的SONOS或“BE-SONOS”。BE-SONOS的电荷存储结构可以包括一多层穿隧层，例如为约1-2nm厚的氧化硅层，约2-3nm厚的氮化硅层，和约2-3nm厚的氧化硅层。BE-SONOS结构包括用以在多层穿隧层储存电荷的介电层，例如约5-7nm厚的氮化硅层。另外，BE-SONOS结构包括用于阻止电荷储存层上电荷泄漏的介电阻挡层，例如约5-8nm厚的氧化硅层。其他材料可以用作很好的BE-SONOS叠层。 
因此，这种结构中，存储单元(150，151)形成在导线113，114的垂直 延伸部分和多栅极层带100-103侧表面之间，三维阵列中的交叉点。串选择开关131和接地选择开关130形成在导线115和112的垂直延伸之间的交叉点。 
该结构可以配置成每个双模多栅极层带的漏极侧具有N+型结(终端区124)，而源极侧具有P+型结(终端区125)。在阵列之内，层带的通道区为无掺杂或轻掺杂，且无结。 
沿该结构中各层带100-103的存储单元可为双模，多栅极NAND串。 
P型通道和N型通道模式的通道操作可以通过施加到未选择字线(类似于图1结构中的辅助栅极)中通过栅极电压的极性进行控制，而所选择字线(类似于在图1结构中的栅极)是根据所选择的操作控制，例如读取，编程或擦除。 
一种可利用于图9的双模多栅极层带的阵列架构绘示于图10。在图10所示的例子具有四个叠层，每个叠层包括4个半导体层带160-1，160-2，160-3，160-4。各叠层层带终止于在层带SSL端的垂直位线栓塞(162)。垂直位线栓塞(162)可以包括用于对应的叠层内双模层带的重掺杂N型终端。在其他实例中，重掺杂N型终端可以包含或延伸至SSL线167和垂直位线栓塞162之间的层带末端。垂直位线栓塞162藉层间连接器170连接到第一金属层ML1内对应的金属位线(171)。一实施例中，在存储单元给定区块中可有128个位线BL0-BL127，耦接于对应的128个层带叠层。 
每个层带层，包括各叠层中的一个层带，终止于相应的多个水平源极线接垫161-1，161-2，161-3，161-4中的一个。源极线接垫161-1，161-2，161-3，161-4可以包括重掺杂的P型终端，用以在对应层的多个双模层带。在其他例子中，重掺杂P型终端可以包括或延伸到GSL线166和接垫(161-1)之间的层带末端。源极线垫161-1，161-2，161-3，161-4可配置为终止对应层内的一组16个或32个层带。在一些实施例中，每个源极线的接垫161-1，161-2，161-3，161-4可以终止一给定区块中的所有层带。 
源极线接垫161-1，161-2，161-3，161-4水平地延伸到一阶梯结构，其中每个接垫161-1，161-2，161-3，161-4耦接到一个对应的垂直栓塞165-1，165-2，165-3，165-4，垂直栓塞穿过接垫上的通孔上至栓塞(180)，直至第一金属层ML1内的连接器(181)。源极线连接器(181)延伸至金属内栓塞(182)， 以及第二金属层ML2内的源极线(183)SL(1)，SL(2)，SL(3)，SL(4)。 
如图9所示，多个导线跨于层带叠层上，形成GSL线166，多条字线165和SSL线167。 
根据该阵列结构，通过使用位线译码器译码层带叠层(Y维度平面)，通过使用源极线译码器译码层带层(Z维度平面)，通过使用字线译码器译码存储单元切片(X维度平面)，以及通过使用SSL及GSL译码器译码存储单元区块来选择个别存储单元。 
其他可被修改以提供所述的双模通道区的三维垂直栅极(3DVG)架构在标题为″Memory Architecture Of3D Array With Alternating MemoryString Orientation And String Select Structures″的美国专利8,503,213(2013/8/6领证)有详细说明，发明人为Shih-Hung Chen及Hang-Ting Lue。该文献有如被充分说明于此纳入参考。 
在其它实施例中，水平层带可以在垂直通道NAND串结构之间的垂直双模结构中配置为字线。参照标题为″Memory Device，ManufacturingMethod And Operating Method Of The Same″，共同拥有的美国专利8,363,476(2011/1/19申请，2013/1/29领证)，发明人为Hang-Ting Lue及Shi-Hung Chen。该文献于有如被充分说明此处纳入参考。 
图11及图12为双模层带的俯视图，配置为NAND串，如同图9及图10中存储器结构内的层带。在图11中，偏压条件为N型通道模式的源极侧读取。在图12中，偏压条件为P型通道模式的源极侧读取。 
参照图11，半导体片200包括通道区205，其设置在P+终端205P和一个N+端205N之间。介电电荷捕捉层201A设置在层带200的一侧上，以及介电电荷捕捉层201B设置在层带200的另一侧。GSL开关由邻接P+终端205P的GSL双栅极结构形成。SSL开关是通过邻接N+终端205N的SSL双栅极结构形成P+终端205P及N+终端205N可分别与GSL和SSL的双栅极结构重叠，或如图所示对齐以作为特定实施例。重叠量可影响双极性操作的特性，以及装置的电流量。 
多个字线构成双面栅极结构G0-G63，包括在图示之例中形成栅极结构Gn的受选择字线。对于N型通道的读取操作如图11所示，GSL线，未选择的栅极结构与SSL线施加大于0V的读通电压偏压。未选择各在线 正电压的结果，电子被吸引到被选择的字线Gn两侧的区域207，208内的通道区层带，而受选择字线Gn下方的通道区域205维持被受选择字线的偏压所控制，且其阈值电压通过介电电荷储存结构内电荷陷阱的偏压所控制。 
在读取操作中，源极侧的P+终端205P接收约+2V的正电压，足够对P+终端以及通道区中诱发电子的区域207之间的PN结造成正向偏压。漏极侧N+终端205N的偏压约为0V，以支持电子流进入成层带的通道区。在一些实施例中，漏极侧的N+终端205N偏压约为0.3，V或微正压，以协助抑制未选择的层带的漏电流。 
图12的结构与图11相同，并使用相同的标号。然而，图12所示的偏压排列感应P型通道读取模式。源极侧和位线侧为P型通道读取模式的偏压与N型通道读取模式相同。然而，通过电压、GSL与SSL的电压为负，以在受选择字线下通道区209的两侧感应多个空穴210，211。 
在图12中可以看出，字线具有宽度为W1时，GSL线具有宽度W2且SSL线具有宽度W3。有需求使GSL线的宽度W2及SSL线的宽度W3显着大于字线的宽度W1。例如，宽度W2和W3应比少数载子扩散长度还长，而字线的宽度不须等宽。在一实施例中，宽度W2和W3可为约0.35μ，而字线宽度为20-50纳米的量级。 
图11的结构可在没有存储器结构之下操作。因此，该结构是一种电路，电路包括半导体层带，半导体层带包含通道区、邻近于该通道区的第一侧的P型终端区，以及邻近于该通道区的第二侧的N型终端区；多个栅极，沿着该半导体层带串联排列，并位于该通道区内；第一参考线及第二参考线，该第一参考线耦接于该半导体层带的第一端，该第二参考线耦接于该半导体层带的一第二端。电路系统可耦接该第一参考线及该第二参考线，用以对该通道区选择性地施加偏压。 
图13绘示一阵列，其包括多个配置为NAND串的双模层带，用于描述在读取操作期间的电流路径。因此，该结构包括多个双模层带260-1，260-2，260-3，260-4的叠层。每个叠层的层带在对应的N+垂直位线栓塞262，263的一端终止。每一层中的层带在对应的P+水平源极线接垫(259)终止。介电电荷捕捉结构252跨于层带叠层上。其结果是，存储单元(253)形成在 字线272，273的交叉点。GSL线271和SSL线274用于控制所述NAND串的操作。 
对于如图所示的读取操作，未被选择的源极线偏压约为0V。受选择的源极线偏压约为正2V。受选择位线偏压约0V或约0.3V。未选择位线偏压约为正2V。因此，层带260-1被选择为读取操作。目标层带内的存储单元253可通过字线272选取。所选择源极线接垫的PN结藉源极线约+2V及漏极侧约为0V(或0.3V)的偏置，为正向偏压。在终止相同垂直位线栓塞262的叠层内未选择层带的电流，被未选择源极线0V或0.3V的偏压阻挡，这样可以防止正向偏压或维持PN结的轻微反向偏压。在终止受选择源极线的层内的未选择层带内的电流，被正2V的未选择位线阻挡，阻止了电流流过源极线端的PN结。 
因此，使用源极侧感应以充分利用耦接于源极侧的PN结。如果施加足够的源极偏压(大于1.5V)以保持PN结的正向偏压时，由于此结相反方向上非常低的漏电流，往未选择源极线的杂散电流路径可通过PN结消除。略微正的位线偏压(如0.3V)可施加在选定的位线，通过引起轻微的反向偏压于未选择源极线的PN结中，可减少杂散电流。 
图14表示在源极侧读取期间，源极线电压在约0.1V到2.5V之间时，读出电流与栅极电压的关系图。适合的感应电流水平在图中标记为约100微安培。因此，源极线电压大于约1.5V便足以使源极侧读取达到适合的感应电流。 
源极线接垫层带接口上的PN结可使用多晶硅二极管实现。图15绘示多晶硅二极管的特性。可以看出，对低于约-8V的负源极电压，漏电流小于1皮安培(picoAmp)。结崩溃约在-10V处发生。结构的开启电压约在0.8V。通过NAND串的饱和电流约在1.5V正向偏压产生，且具有相对线性的斜率。因而，表现PN结的优异开/关特性。此外，在负8V偏压下的反向漏电流很小，支持成功的编程和读取操作。 
图16绘示在类似图13的结构的中央字线内被选择的存储单元中，测量漏极电流与栅极电压的实验数据的关系图。 
N型通道模式的读取特性以实线显示，使用约正6V的通道电压感应。P型通道模式的读取特性以虚线显示，使用约负6V的通道电压感应。两 种模式都表现出非常小的漏电流和合适的驱动电流。 
图17中为正6V的N型通道模式读取的效能曲线图，GSL开关(靠近P+源极)以虚线所示，SSL开关(靠近N+漏极)以实线所示。此图显示，在N型通道读取中，SSL开关具有非常小的漏电流，而GSL开关是完全双极性，并且不能在该操作模式下关闭。 
图18中为负6V的P型通道模式读取的效能曲线图，GSL开关(靠近P+源极)以虚线所示，SSL开关(靠近N+漏极)以实线所示。对于P型通道读取，GSL装置具有非常小的漏电流，而SSL装置为完全双极性。 
图19至图22绘示在阵列边缘的存储单元的开关行为。图19绘示在N型通道读取期间，字线WL0上存储单元的性能。图20绘示在N型通道读取期间，字线WL63上存储单元的性能。图21绘示在P型通道读取期间，字线WL0上存储单元的性能，而图22绘示在P型通道读取期间，字线WL63上存储单元的性能。这表示在实验结构中，边缘的字线正常作用。如此表明，少数载子的扩散长度比SSL及GSL开关的通道长度小的多，以防止在边缘字线的双极性行为。 
图23为电路的示意图，显示图13结构的4个NAND串。在图中，一水平源极线SL1和一水平源极线SL4通过PN二极管301，302，303，304分别连接到一对NAND串中的各个层。此外，垂直位线BL1和BL2各自连接NAND串叠层。PN二极管对应如图13所示的串源极侧的PN结。参照耦合到源极线SL4和位线BL2的代表串，每个串包括一个GSL开关311、存储单元314-0的，...314-n，...314-31的串(对32单元的串的实施例)以及SSL开关312。 
图23为编程及擦除操作的叙述，其中一个目标单元标记为A。为使编程及和擦除干扰的条件被理解，在此讨论邻近单元B-E。目标单元A耦接于字线WLn，且具有垂直延伸部259A和259B。因此，与目标单元A相同，单元B，C，D耦合到相同字线，且在编程期间接受字线的编程脉冲，以及在擦除期间接受字线擦除脉冲。单元B位在相同的字线和相同的源极在线。邻近单元E与单元A位在相同NAND串上，但位在不同的字线。 
如图所示，在对目标单元A的一编程脉冲中，被选择的位线BL1接收约0V的偏压，并且未选择位线BL2看见一禁止电压。同样地，选取的 源线SL1接受约0V偏压，未选取的源极线SL4接受一禁止偏压。选取字线WLn接收编程脉冲，同时未选取字线接收通道电压。 
图24为根据本实施例，执行三个相位的编程操作的时间图。 
在相位T1，在SSL开关和未选取位线的电压转变到约3.3V(Vcc)。选取位线、未选取字线、选取字线、GSL开关和未选取的源极线保持在约0V。这使电流流经耦接选取位线的串，同时阻止电流流经耦接到未选取位线的串。短时间后，选取字线和未选取字线上的字线电压转变为通道电压，例如正9V，导致单元B，E的隔离通道的升压(boosting)。在相位T1结束时，SSL开关和未选取位线将返回到约0V，同时字线电压保持在通道电压。一例中，相位T1可持续约5微秒。 
在相位T2中，GSL信号和未选取源极线的信号被提高到大约正8V的高电压，而字线的电压保持在约9V的通道电压。如此导致未选取源极线偏置以增加抑制，而单元B的升压通道电位不会由于PN二极管漏出。这些偏置电压在T2相位结束时仍保持稳定。一例中，T2相位可持续约5微秒。 
在相位T3，选取字线的电压被升压到大约20V的编程电位(编程脉冲)。单元A在相位T3被编程。相位T1期间，形成电子反通道以提供编程操作的载子源。在相位T3结束时，电压可返回到0V水平。一例中，T3相位可持续约10微秒。 
单元E未于选取位线之上，并在此配置中接收通道电压。通道电压水平应低于单元编程所需。例如，在此偏压安排中通道电压可为9V，而编程电压约为20V。因此，在单元A的编程操作中，单元E遭受的干扰可以忽略不计。 
在图24中所示的编程操作可用递增阶跃脉冲序列执行，其中序列中每个步骤的编程电压被提高，以在目标单元的阈值电压引起递增位移。 
图25表示在一施加于P型通道三维NAND编程操作中，阈值电压与时间的关系，P型通道三维NAND依赖于栅极感应漏极泄漏(gate induced drain leakage，GIDL)以辅助+FN隧穿编程(正FN编程)，以及如图13所示的双模结构。可以看出，编程立刻以双模结构开始，并且可以更快地完成。这可能是由于P型通道三维NAND中，栅极感应漏极泄漏产生的电 子需要一个相对较长时间周期的结果。 
图26绘示递增阶跃脉冲编程(incremental step pulsed programming)以递增脉冲方式施加在类似于图24编程操作的结果。图中显示在N型通道模式的阈值电压，并表明目标单元可与适合的边缘编程，而阈值增加成功地抑制了未选取单元。 
图27显示-FN擦除选取单元的时间图，其包含三个区间T1，T2和T3。 
在相位T1的开始，GSL开关和未选取位线的电压转变至约-3.3V(负Vcc)。选取位线、位选取字线、选取字线、GSL开关和未选取源极线保持在约0V。这使电流流经耦接到选取源极线的串，同时阻止电流流经耦接到未选取源极线的串。短时间后，选取字线和未选取字线上的字线电压转变为通道电压，例如-8V，导致单元B，D的隔离通道的升压(boosting)。在相位T1结束时，GSL开关和未选取源极线将返回到约0V，同时字线电压保持在通道电压。一例中，相位T1可持续约5微秒。 
在相位T2中，SSL信号和未选取位线的信号被转变到约-7V，而字线的电压保持在约-8V的通道电压。如此导致未选取位线偏置以降低抑制，而单元B的升压通道电位不会由于PN二极管漏出。这些偏置电压在T2相位结束时仍保持稳定。一例中，T2相位可持续约5微秒。 
在相位T3，选取字线的电压转变到约-18V的擦除电位(擦除脉冲)。单元A在相位T3被编程。相位T1期间，形成空穴反通道以提供擦除操作的载子源。在相位T3结束时，电压可返回到0V水平。一例中，T3相位可持续约10微秒。 
擦除波形与编程波形概念类似。然而，极性反转，且SSL和GSL、位线和源极线之间的角色互换。 
图28表示在一施加于P型通道三维NAND擦除操作中，阈值电压与时间的关系，P型通道三维NAND依赖于栅极感应漏极泄漏(gate induced drain leakage，GIDL)以辅助-FN隧穿擦除(负FN擦除)，以及如图13所示的双模结构。可以看出，擦除立刻以双模结构开始，并且可以更快地完成。这可能是由于N型通道三维NAND中，栅极感应漏极泄漏产生的空穴需要相对较长时间周期的结果。 
图29绘示阈值电压与擦除时间的关系，表明禁止擦除的效能。如图 所示，选取单元可成功地擦除，而未选取单元的阈值压降被成功抑制。 
图30为集成电路525的简化方块图，其包含一个双模，NAND闪存阵列510，可以如本文所述进行操作。在一些实施例中，阵列510是一个三维存储器，并且包括多个水平单元。行译码器511耦接存储器阵列510中的多个字线、串选择线和接地选择线(512)。区块513的级/列译码器耦接至一组页缓冲器516，在该示例中通过总线517，并经由全局位线和源极线514。地址被供应至总线515、级/列译码器(区块513)和行译码器(区块511)。数据经由集成电路上其他电路系统524的数据输入线路523(例如包含输入/输出端口)供应，例如一般用途的处理器、特殊用途的应用电路，或结合模块以提供阵列510所支持的系统单芯片(system-on-a-chip)功能。数据从集成电路525上的输入/输出端口供应，或是透过其他位于集成电路525上的内部/外部数据源来供应。 
控制器，在本实施例为状态机519，提供信号来控制偏压配置供应电压产生，或通过电压供应在区块518，进行本文所述的各种操作，包括双模操作，以及读取和写入阵列中的数据。这些操作包括如上所述的擦除、编程和读取。控制器可以用本领域已知的专用逻辑电路实现。在其他实施例中，控制器包括一般用途处理器，而一般用途处理器可以施行于同样的集成电路并执行计算机程序以控制装置的操作。在另外的实施例中，控制器的执行可以利用特殊用途逻辑电路以及一般用途处理器的组合。集成电路的电路系统被配置为在选取的半导体层带内单一选定的单元执行擦除及编程操作。因此，无论是「位擦除」和「位编程」皆用于所描述的例子。 
图31为上述部署双模晶体管装置的集成电路600的简单方块图。在集成电路600中，具有如图4和图5中所示的双模晶体管装置阵列601。输入信号可以在输入电路系统603上传递到集成电路600的线610。输入电路系统603可在线611上传递信号到阵列601中的双模晶体管装置。举例来说，线路611上的这些信号可以连接到双模晶体管结构的栅极。此外，该装置可以包括辅助栅极驱动器602，其在线608上传输讯号到双模晶体管装置的阵列601，其中单元的模式被设置为N型通道模式或P型通道模式。来自双模晶体管装置阵列601的输出信号在线612上接收，并施加到输出电路604。输出信号可以被传递远离线613上的集成电路。 
在双模晶体管装置上的辅助栅极也可被线611上的输入信号控制，以及被其他双模晶体管装置的输出控制。 
一种操作类似于图31所示电路的方法(图31的电路包括多个晶体管结构，包含设置在栅极相反侧的第一和第二辅助栅极)，包括供应正电压给一部份晶体管结构中的第一辅助栅极及第二辅助栅极，以及供应负电压给另一部分晶体管结构中的第一辅助栅极及第二辅助栅极。此外，该方法可包括操作一部份的晶体管结构作为N型通道晶体管，以及操作另一部分的晶体管结构作为P型通道晶体管。在一些实施例中，该方法可以包括施加一背栅极偏压给至少一个晶体管结构。 
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。 

Claims (21)

1.一种装置，包括：
一半导体基材，包含一通道区、邻近于该通道区的第一侧的一P型终端区，以及邻近于该通道区的第二侧的一N型终端区；
一栅极绝缘材料，位于该半导体基材的表面之上及该通道区上；
一栅极，位于该栅极绝缘材料之上及该通道区上；
一第一辅助栅极，位于该栅极绝缘材料之上，该第一辅助栅极位于该栅极的第一侧，且跨(overlying)于邻接该P型终端区的一部分该通道区上；以及
一第二辅助栅极，位于该栅极绝缘材料之上，该第二辅助栅极位于该栅极的第二侧，且跨(overlying)于邻接该N型终端区的一部分该通道区上。
2.根据权利要求1所述的装置，包括位于一基板上的一绝缘层，其中该半导体基材经由该绝缘层设置在该基板上，并与该基板隔离。
3.根据权利要求2所述的装置，包括位于该绝缘层内的一导体，该绝缘层位于该半导体基材之下，该导体作为一背栅极且下伏于(underlying)该通道区。
4.根据权利要求1所述的装置，其中该第一辅助栅极与该第二辅助栅极电性连接。
5.根据权利要求1所述的装置，其中该半导体基材于该通道区内包括多个鳍片。
6.一种装置，包括：
多个晶体管结构，这些晶体管结构分别包括：
一半导体基材，包含一通道区、邻近于该通道区的第一侧的一P型终端区，以及邻近于该通道区的第二侧的一N型终端区；
一栅极绝缘材料，位于该半导体基材的表面之上及该通道区上；
一栅极，位于该栅极绝缘材料之上及该通道区上；
一第一辅助栅极，位于该栅极绝缘材料之上，该第一辅助栅极位于该栅极的第一侧，且跨于邻接该P型终端区的一部分该通道区上；及
一第二辅助栅极，位于该栅极绝缘材料之上，该第二辅助栅极位于该栅极的第二侧，且跨于邻接该N型终端区的一部分该通道区上；以及
一电路系统，耦接这些晶体管结构中的辅助栅极，该电路系统在N型通道模式时对一部份的这些晶体管结构的该第一辅助栅极及该第二辅助栅极施加正电压，且在P型通道模式时对另一部分的这些晶体管结构的该第一辅助栅极及该第二辅助栅极施加负电压。
7.根据权利要求6所述的装置，包括位于一基板上的一绝缘层，其中这些半导体基材经由该绝缘层设置在该基板上，并与该基板隔离。
8.根据权利要求7所述的装置，包括位于该绝缘层内的多个导体，该绝缘层位于这些半导体基材之下，这些导体作为背栅极且下伏于该通道区。
9.根据权利要求8所述的装置，包括耦接于这些导体的一电路，该电路对这些导体施加电压，以控制这些晶体管结构的阈值电压。
10.根据权利要求6所述的装置，其中在至少一个这些晶体管结构中，该第一辅助栅极与该第二辅助栅极电性连接。
11.根据权利要求6所述的装置，其中这些晶体管结构中的一第一晶体管结构与一第二晶体管结构电性连接，耦接辅助栅极的该电路对该第一晶体管结构中的该第一辅助栅极及该第二辅助栅极施加正电压，且对该第二晶体管结构中的该第一辅助栅极及该第二辅助栅极施加负电压。
12.一种操作一电路的方法，该电路包括多个晶体管结构，这些晶体管结构分别包括设置在一栅极相反侧的一第一辅助栅极及一第二辅助栅极，该方法包括：
供应正电压给一部份这些晶体管结构中的该第一辅助栅极及该第二辅助栅极；以及
供应负电压给另一部分这些晶体管结构中的该第一辅助栅极及该第二辅助栅极。
13.根据权利要求12所述的方法，包括：
操作一部份的这些晶体管结构作为N型通道晶体管；以及
操作另一部分的这些晶体管结构作为P型通道晶体管。
14.根据权利要求12所述的方法，包括：
施加一背栅极偏压给至少一个这些晶体管结构。
15.一种制造双模晶体管装置的方法，包括：
形成一半导体基材，该半导体基材包含一通道区、邻近于该通道区的第一侧的一P型终端区，以及邻近于该通道区的第二侧的一N型终端区；
形成一栅极绝缘材料于该半导体基材的表面之上及该通道区上；
形成一栅极于该栅极绝缘材料之上及该通道区上；
形成一第一辅助栅极及一第二辅助栅极于该栅极绝缘材料之上，该第一辅助栅极位于该栅极的第一侧，且跨于邻接该P型终端区的一部分该通道区上；该第二辅助栅极位于该栅极的第二侧，且跨于邻接该N型终端区的一部分该通道区上。
16.根据权利要求15所述的方法，包括形成该半导体基材于一基板上及一绝缘层上，其中该半导体基材通过该绝缘层与该基板隔离。
17.根据权利要求16所述的方法，包括形成一背栅极下伏于该通道区且位于该绝缘层内。
18.根据权利要求15所述的方法，包括形成该第一辅助栅极与该第二辅助栅极电性连接。
19.根据权利要求15所述的方法，包括于该半导体基材的该通道区内图案化多个鳍片。
20.根据权利要求15所述的方法，包括提供一电路，该电路耦接辅助栅极，且在N型通道模式时对一部份的该第一辅助栅极及该第二辅助栅极施加正电压，在P型通道模式时对另一部分的该第一辅助栅极及该第二辅助栅极施加负电压。
21.一种电路，包括：
一半导体层带，包含一通道区、邻近于该通道区的第一侧的一P型终端区，以及邻近于该通道区的第二侧的一N型终端区；
多个栅极，沿着该半导体层带串联排列，并位于该通道区内；
一第一参考线及一第二参考线，该第一参考线耦接于该半导体层带的一第一端，该第一参考线耦接于该半导体层带的一第一端，该第二参考线耦接于该半导体层带的一第二端；以及
一电路系统，耦接该第一参考线及该第二参考线，用以对该通道区选择性地施加偏压，以切换N型通道模式或P型通道模式。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039451A (zh) * 2015-12-31 2017-08-11 爱思开海力士有限公司 数据储存装置及其驱动方法
CN107342320A (zh) * 2017-07-18 2017-11-10 清华大学 无结型隧穿场效应晶体管及制备方法
CN107527947A (zh) * 2016-06-20 2017-12-29 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制作方法、电子装置
CN114203806A (zh) * 2020-08-28 2022-03-18 旺宏电子股份有限公司 存储器结构

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620217B2 (en) 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
KR101526555B1 (ko) * 2014-08-22 2015-06-09 서울대학교산학협력단 재구성 가능한 전자 소자 및 이의 동작 방법
KR102329267B1 (ko) * 2014-09-29 2021-11-22 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
US9576971B2 (en) 2014-12-09 2017-02-21 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
US9355727B1 (en) * 2014-12-09 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory structure having a back gate electrode
TWI559508B (zh) * 2014-12-15 2016-11-21 旺宏電子股份有限公司 三維堆疊半導體結構及其製造方法
TWI578445B (zh) * 2015-03-06 2017-04-11 旺宏電子股份有限公司 記憶體結構及其製造方法
US9607702B2 (en) 2015-03-25 2017-03-28 Macronix International Co., Ltd. Sub-block page erase in 3D p-channel flash memory
CN104796634B (zh) * 2015-04-20 2018-02-16 中国航天科技集团公司第九研究院第七七一研究所 一种用于超大面阵cmos图像传感器的像元偏置电路及控制方法
TWI580087B (zh) * 2015-04-28 2017-04-21 旺宏電子股份有限公司 記憶裝置及其製造方法
WO2016200971A1 (en) * 2015-06-08 2016-12-15 Synopsys, Inc. Substrates and transistors with 2d material channels on 3d geometries
US10262748B1 (en) * 2017-12-11 2019-04-16 Macronix International Co., Ltd. Non-volatile memory and program method thereof
WO2019125469A1 (en) * 2017-12-21 2019-06-27 Intel Corporation Dual transistor gate workfunctions and related apparatuses, systems, and methods
US10388760B1 (en) 2018-02-16 2019-08-20 International Business Machines Corporation Sub-thermal switching slope vertical field effect transistor with dual-gate feedback loop mechanism
US10748903B2 (en) 2018-04-19 2020-08-18 Tc Lab, Inc. Multi-layer random access memory and methods of manufacture
JP2020047324A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の制御方法
US20200235107A1 (en) * 2019-01-17 2020-07-23 Qualcomm Incorporated Antifuse memory cells
TW202118009A (zh) * 2019-07-05 2021-05-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
DE102020123746B4 (de) * 2020-05-29 2023-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dreidimensionale nichtflüchtige Speichervorrichtung und Verfahren zu deren Herstellung
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11437369B2 (en) * 2020-10-02 2022-09-06 Samsung Electronics Co., Ltd Array of multi-stack nanosheet structures
US20220359749A1 (en) * 2021-05-10 2022-11-10 Electronics And Telecommunications Research Institute Semiconductor and method of manufacturing the same
KR102481855B1 (ko) * 2021-07-07 2022-12-27 고려대학교 산학협력단 피드백 전계효과 전자소자를 이용한 로직 인 메모리 인버터

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0444712A1 (en) * 1990-03-02 1991-09-04 Nippon Telegraph And Telephone Corporation Multigate thin film transistor
JPH06151851A (ja) * 1992-10-29 1994-05-31 Masatoshi Utaka 薄膜トランジスタの構造
JPH06196689A (ja) * 1992-12-25 1994-07-15 Fujitsu Ltd 絶縁ゲート電界効果半導体装置およびその製造方法
US5835172A (en) * 1996-08-24 1998-11-10 Lg Electronics, Inc. Thin film transistor liquid crystal display with main gate electrode contacting subsidiary gate electrodes and method of fabricating
JP2006253650A (ja) * 2005-02-09 2006-09-21 Sharp Corp 不揮発性半導体記憶装置
US20070232000A1 (en) * 2005-04-21 2007-10-04 Macronix International Co., Ltd. Fabricating method of a non-volatile memory
CN101355102A (zh) * 2007-07-25 2009-01-28 台湾积体电路制造股份有限公司 一种半导体装置及形成该半导体装置的方法
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
US20110171792A1 (en) * 2010-01-08 2011-07-14 International Business Machines Corporation Back-gated fully depleted soi transistor

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2866888B2 (ja) * 1990-04-27 1999-03-08 日本電信電話株式会社 薄膜トランジスタ
JPH05167097A (ja) * 1991-12-12 1993-07-02 Nippon Telegr & Teleph Corp <Ntt> 受光素子
JPH05326892A (ja) * 1992-05-20 1993-12-10 Rohm Co Ltd 半導体記憶装置およびその駆動法
US5918125A (en) 1996-09-19 1999-06-29 Macronix International Co., Ltd. Process for manufacturing a dual floating gate oxide flash memory cell
US7238569B2 (en) * 2005-04-25 2007-07-03 Spansion Llc Formation method of an array source line in NAND flash memory
JP2006332424A (ja) * 2005-05-27 2006-12-07 Toshiba Corp 半導体記憶装置
US7492015B2 (en) * 2005-11-10 2009-02-17 International Business Machines Corporation Complementary carbon nanotube triple gate technology
FR2894386B1 (fr) 2005-12-06 2008-02-29 Commissariat Energie Atomique Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor
US7737500B2 (en) 2006-04-26 2010-06-15 International Business Machines Corporation CMOS diodes with dual gate conductors, and methods for forming the same
US7538409B2 (en) * 2006-06-07 2009-05-26 International Business Machines Corporation Semiconductor devices
US7619933B2 (en) * 2007-10-05 2009-11-17 Micron Technology, Inc. Reducing effects of program disturb in a memory device
US7751245B2 (en) * 2007-10-10 2010-07-06 Micron Technology, Inc. Programming sequence in NAND memory
US8278683B2 (en) * 2008-08-06 2012-10-02 Texas Instruments Incorporated Lateral insulated gate bipolar transistor
JP5491741B2 (ja) * 2009-01-30 2014-05-14 株式会社東芝 半導体記憶装置
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
WO2010147032A1 (ja) * 2009-06-18 2010-12-23 シャープ株式会社 半導体装置
JP2011066165A (ja) * 2009-09-16 2011-03-31 Sharp Corp 半導体装置及びその製造方法
US8233324B2 (en) * 2010-03-25 2012-07-31 Sandisk Il Ltd. Simultaneous multi-state read or verify in non-volatile storage
KR20110135753A (ko) * 2010-06-11 2011-12-19 삼성전자주식회사 비휘발성 메모리 장치
US8659944B2 (en) 2010-09-01 2014-02-25 Macronix International Co., Ltd. Memory architecture of 3D array with diode in memory string
KR101284709B1 (ko) * 2010-09-20 2013-07-16 엘지디스플레이 주식회사 액정 표시장치와 이의 제조방법
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
CN102169901B (zh) 2011-03-01 2012-10-10 清华大学 具有异质栅极功函数的隧穿场效应晶体管及其形成方法
US20120228691A1 (en) * 2011-03-08 2012-09-13 Mohan Dunga Pn floating gate non-volatile storage element
US20120327714A1 (en) * 2011-06-23 2012-12-27 Macronix International Co., Ltd. Memory Architecture of 3D Array With Diode in Memory String
DE112012003083B4 (de) 2011-07-22 2016-09-22 Globalfoundries Inc. Tunnel-Feldeffekttransistor, Verfahren zur Herstellung und Verwendung

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0444712A1 (en) * 1990-03-02 1991-09-04 Nippon Telegraph And Telephone Corporation Multigate thin film transistor
JPH06151851A (ja) * 1992-10-29 1994-05-31 Masatoshi Utaka 薄膜トランジスタの構造
JPH06196689A (ja) * 1992-12-25 1994-07-15 Fujitsu Ltd 絶縁ゲート電界効果半導体装置およびその製造方法
US5835172A (en) * 1996-08-24 1998-11-10 Lg Electronics, Inc. Thin film transistor liquid crystal display with main gate electrode contacting subsidiary gate electrodes and method of fabricating
JP2006253650A (ja) * 2005-02-09 2006-09-21 Sharp Corp 不揮発性半導体記憶装置
US20070232000A1 (en) * 2005-04-21 2007-10-04 Macronix International Co., Ltd. Fabricating method of a non-volatile memory
CN101355102A (zh) * 2007-07-25 2009-01-28 台湾积体电路制造股份有限公司 一种半导体装置及形成该半导体装置的方法
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
US20110171792A1 (en) * 2010-01-08 2011-07-14 International Business Machines Corporation Back-gated fully depleted soi transistor

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039451A (zh) * 2015-12-31 2017-08-11 爱思开海力士有限公司 数据储存装置及其驱动方法
CN107527947A (zh) * 2016-06-20 2017-12-29 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制作方法、电子装置
CN107342320A (zh) * 2017-07-18 2017-11-10 清华大学 无结型隧穿场效应晶体管及制备方法
CN107342320B (zh) * 2017-07-18 2021-02-02 清华大学 无结型隧穿场效应晶体管及制备方法
CN114203806A (zh) * 2020-08-28 2022-03-18 旺宏电子股份有限公司 存储器结构
CN114203806B (zh) * 2020-08-28 2024-09-06 旺宏电子股份有限公司 存储器结构

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CN104241284B (zh) 2017-05-17
US9461175B2 (en) 2016-10-04
EP2811527A3 (en) 2015-02-25
JP2014239202A (ja) 2014-12-18
EP2811527A2 (en) 2014-12-10
JP6302265B2 (ja) 2018-03-28
US20140361369A1 (en) 2014-12-11
US20140362644A1 (en) 2014-12-11
TW201448229A (zh) 2014-12-16
US9287406B2 (en) 2016-03-15

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