CN100521214C - 非易失性存储器 - Google Patents
非易失性存储器 Download PDFInfo
- Publication number
- CN100521214C CN100521214C CNB2004100370927A CN200410037092A CN100521214C CN 100521214 C CN100521214 C CN 100521214C CN B2004100370927 A CNB2004100370927 A CN B2004100370927A CN 200410037092 A CN200410037092 A CN 200410037092A CN 100521214 C CN100521214 C CN 100521214C
- Authority
- CN
- China
- Prior art keywords
- doped region
- semiconductor substrate
- grid
- ion doped
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 claims abstract description 97
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000000725 suspension Substances 0.000 claims description 20
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical group 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 18
- 239000003990 capacitor Substances 0.000 abstract 2
- 239000013078 crystal Substances 0.000 abstract 2
- 238000012163 sequencing technique Methods 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 238000009826 distribution Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
Images
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种非易失性存储器，该非易失性存储器的存储单元为单栅极，其在一半导体衬底上内嵌一晶体管及一电容结构，晶体管包含一第一导电栅极堆叠在一介电层表面，且二侧形成有离子掺杂区以作为源极及漏极，电容结构则包含一离子掺杂区及其上堆叠的介电层、第二导电栅极，且电容与晶体管的导电栅极相电连接而形成存储单元的单浮接栅极；其中半导体衬底为P型或N型。另外，对于该单栅极存储单元，提出逆向偏压的编程写入以及相关的擦除及读取等操作方式。
Description
技术领域
本发明涉及一种非易失性存储器(Non-Volatile Memory)，特别是关于一种超低编程电流及高同质性擦除架构的闪存(FlashMemory)构造。
背景技术
互补式金属氧化半导体(Complementary Metal OxideSemiconductor，CMOS)制程技术已成为特殊应用集成电路(application specific integrated circuit，ASIC)的常用制造方法。在电脑资讯产品发达的今天，电子式可清除编程只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)由于具备有电性编写和擦除资料的非易失性存储器功能且在电源关掉后资料不会消失，所以被广泛使用于电子产品上。
非易失性存储单元是可编程的，其用以储存电荷以改变存储单元晶体管的栅电压。因此，在习知非易失性存储单元的结构中，除了晶体管的栅极层外，另需额外增加一导电层来储存电荷，从而形成双栅极(double-layer)结构，在制程上则比一般CMOS制程多出薄膜沉积、蚀刻及曝光显影等步骤，使得成本增加、制程复杂、元件良率下降、工时提高。
为此，利用传统CMOS制程又发展出单栅极(single-gate)EEPROM装置，然而，其又具有可靠度、编程过程中未选择存储单元的干扰以及过度擦除等问题。如图1所示，为习知EEPROM的存储单元构造，其在一P型半导体衬底10中形成有作为源极12与漏极14的N型掺杂区域，并在两者间的衬底内形成一沟道，在该衬底的表面上依序形成有氧化层(Silicon Dioxide)16、捕捉层(例如：氮化硅)18、氧化层20，以及一控制栅极22设在所述氧化层20的表面。此存储单元在进行编程擦除写入时，必须提供一足够大的电压给漏极14和源极12，借助此高压差所形成的沟道，以完成上述的动作。因此，习知的单栅极EEPROM无法轻易降低整个操作电流，使操作电流偏高，且因其存储单元陈列结构需求越来越密集，沟道长度将随缩短，进而造成各存储单元间的操作互相影响。再者，较高的操作电流必须具备复杂的周边线路设计，上述以高压的操作方法将使周边线路的复杂度增高。
发明内容
本发明的主要目的在于提供一种非易失性存储器，其使用单一浮接栅极结构，且在编程时，对源极施加一真正有用电压或对晶体管衬底施加一背向偏压，以产生较宽耗尽的源极-衬底接面，进而改善电流流向浮接栅极的效率，以大幅隆低编程单栅极EEPROM元件的电流需求。
本发明的另一目的在于提供一种非易失性存储器，其可达到低操作电流、高可靠度，且使整体记忆芯片的体积小型化。
为实现上述目的，本发明的技术解决方案是：一种非易失性存储器，包括：一半导体衬底；一晶体管结构，位于该半导体衬底的表面，该晶体管包含一第一介电层位于该半导体衬底表面上、一导电栅极叠设于该第一介电层上方、以及数个第一离子掺杂区位于该半导体衬底内，分别作为其源极及漏极；以及一电容结构，位于该半导体衬底的表面，该电容结构包含一第二离子掺杂区于该半导体衬底内、一第二介电层位于该第二掺杂区表面上，以及一第二导电栅极叠设于该第二介电层上方，其中，该第一及第二导电栅极为隔离且为电连接，作为单浮接栅极；该半导体衬底内且位于该第一离子掺杂区下设有一第三离子掺杂区，且该第三离子掺杂区与该第二离子掺杂区掺杂同型的离子。
该晶体管结构为金属氧化物半导体场效晶体管(MOSFET)。
该半导体衬底为P型半导体衬底及N型半导体衬底其中之一。
该半导体衬底为P型半导体衬底，则该第一离子掺杂区及第二离子掺杂区为N型掺杂区。
该半导体衬底为N型半导体衬底，则该第一离子掺杂区及该第二离子掺杂区为P型掺杂区。
该半导体衬底内且位于该第一离子掺杂区下设有一第三离子掺杂区，且该第三离子掺杂区与该第二离子掺杂区掺杂同型的离子。
该半导体衬底为N型半导体衬底，则该第二离子掺杂区及该第三离子掺杂区为P型掺杂区。
该半导体衬底为P型半导体衬底，则该第二离子掺杂区及该第三离子掺杂区为N型掺杂区。
采用上述方案后，根据本发明，一单栅极EEPROM晶胞包括一金属氧化半导体场效晶体管(Metal-Oxide-Semiconductor FET，MOSFET)及一电容结构，其中MOSFET包含一导电栅极堆叠在一介电薄膜表面，介电薄膜位于一半导体衬底上，且有二高度导电的离子掺杂区位于二侧来形成源极及漏极；电容结构如同晶体管亦形成一像三明治的顶板-介电层-顶板结构，电容结构的顶板及MOSFET的栅极隔离且被电连接，且电容结构的顶板及MOSFET的栅极形成EEPROM存储单元的单浮接栅极。其中半导体衬底为P型，离子掺杂区为N型阱；另外，半导体衬底亦可为N型，离子掺杂区为P型阱。
在本发明中，在编程时，是对EEPROM存储单元施加一真正有用(non-trivial)电压于单栅极MOSFET的源极，该真正有用源极电压可对位于源极及衬底间的接面(junction)产生一逆向偏压，而源极及漏极间的电位降将允许沟道载子从源极移动至漏极。该源极-衬底间的逆向偏压更进一步扩展至耗尽的接面区(Depleted junctionregion)，因而在沟道表面附近产生更高浓度的载子密度；在沟道表面附近的高载子密度便提高栅极电流效应，从而使编程所需的总电流降低。因此，可靠度、编程干扰及编程速度将可得到极大改善；相较于习知未使用源极电压的技术，栅极电流效率的改善可高达几百倍。
附图说明
图1为习知EEPROM的存储单元构造；
图2为本发明单栅极EEPROM存储单元第一实施例的结构剖视图；
图3a为图1实施例设有四个端点的结构示意图；
图3b为图3a结构的等效电路；
图4为图2实施例的擦除架构示意图；
图5为本发明单栅极EEPROM存储单元第二实施例的结构剖视图；
图6为图5实施例的擦除架构示意图；
图7为本发明单栅极EEPROM存储单元第三实施例的剖视图；
图8为图7实施例的擦除架构示意图；
图9为本发明单栅极EEPROM存储单元第四实施例的结构剖视图；
图10为图9实施例的擦除架构示意图；
图11为本发明的NOR快闪EEPROM单栅存储单元陈列的示意图。
图中：
10 P型半导体衬底 12 源极
14 漏极 16 氧化层
18 捕捉层 20 氧化层
22 控制栅极
30 单栅极EEPROM存储单元
32 NMOS晶体管 320 第一介电层
322 第一导电栅极 324 源极
324’漏极 326 沟道
34 N阱电容 340 N阱
342 第二介电层 344 第二导电栅极
36 P型硅衬底 38 隔离材料
40 单浮接栅极 42 PMOS晶体管
420 N阱结构
44 P阱电容 46 N型硅衬底
具体实施方式
如图2所示，其为本发明单栅极EEPROM存储单元第一个实施例的结构剖视图，一单栅极EEPROM存储单元30包括一NMOS晶体管(NMOSFET)32[MOSFET即为金属氧化半导体场效晶体管(Metal-Oxide-Semiconductor FET)]及一N阱(N-well)电容34，并容于一P型硅衬底36中；NMOS晶体管32包含第一介电层320位于P型硅衬底36表面上、一第一导电栅极322叠设于该第一介电层320上方、以及二N+离子掺杂区位于P型硅衬底36内，分别作为其源极324及漏极324’，在源极324和漏极324’间形成一沟道326；N阱电容34包含一离子掺杂区位于P型硅衬底36内，为其N阱340，一第二介电层342位于N阱340表面上，以及一第二导电栅极344叠设于第二介电层342上方，从而形成顶板-介电层-底板的电容结构。NMOS晶体管32的导电栅极322和N阱电容34的顶部导电栅极344被电连接且以一隔离材料38隔离，形成一单浮接栅极(floatinggate)40的结构。
此单栅极EEPROM存储单元30设有四个端点结构如图3a所示，该四个端点分别为源极、漏极、控制栅极以及衬底连接结构，在衬底、源极、漏极、第一离子掺杂区上分别施加一衬底电压Vsubstrate、源极线电压Vsource、漏极线电压Vdrain、控制栅极电压Vcontrol；图3b为其等效电路。此单栅极EEPROM存储单元30的超低电流编程条件如下：
(1)真正有用(Non-trivial)源极电压编程：
a、该衬底电压Vsubstrate为接地(＝0)；以及
b、Vsource>Vsubstrate＝0(使源极-基板接面产生逆向偏压)，且其<Vdrain(漏极电流生成)。
故，Vcontrol>Vdrain>Vsource>Vsubstrate＝0(打开NMOSFET且产生栅极电流)。
或(2)衬底背向偏压(back-bias)编程：
a、该衬底电压Vsubstrate为非零但接近零状态；以及
b、Vsource>Vsubstrate(使源极-基板接面产生逆向偏压)，且其<Vdrain(漏极电流生成)。
故，Vcontrol>Vdrain>Vsource>Vsubstrate(打开NMOSFET且产生栅极电流)。图2实施例的擦除架构如图4所示，显示高同质性(homogeneity)的擦除架构，该控制栅极电压Vcontrol应足够大以使F-N穿隧电流从控制栅衬底透过浮接栅极而流向晶体管衬底；该源极及漏极电压Vsource、Vdrain被施加到高于衬底Vsubstrate，但远小于控制栅电压Vcontrol。
如图5所示，为本发明单栅极EEPROM存储单元第二实施例的结构剖视图，其包括一PMOS晶体管(PMOSFET)42及一N阱(N-well)电容34，且内嵌于一P型硅衬底36中；与第一实施例相较，PMOS晶体管42的结构除了在P型硅衬底36中多了一N阱结构420外，其余结构相同，故不再赘述；同样地，PMOS晶体管42的栅极322和N阱电容34的顶部栅极344被电连接且以一隔离材料38隔离，从而形成一单浮接栅接40的结构。
对于图5的单栅极EEPROM存储单元30进行超低电流编程的条件如下：
(1)真正有用(Non-trivial)源极电压编程：
a、该衬底电压Vsubstrate为接地(＝0)；以及
b、Vsource<Vwell(使源极-晶体管N阱的接面产生逆向偏压)，且其>Vdrain(漏极电流生成)。
故，Vcontrol<Vdrain<Vsource<Vwell(打开PMOSFET且产生栅极电流)，且Vcontrol>Vsubstrate(使控制栅极/衬底的N/P接面产生逆向偏压)。
或(2)衬底背向偏压(back-bias)编程：
a、该衬底电压Vsubstrate为非零但接近零状态；以及
b、Vsource<Vwell(使源极-晶体管N阱的接面产生逆向偏压)，且其>Vdrain(漏极电流生成)。
故，Vcontrol<Vdrain<Vsource<Vwell(打开PMOSFET且产生栅极电流)，且Vcontrol>Vsubstrate(使控制栅极/衬底的N/P接面产生逆向偏压)。
图6为图5的高同质性(homogeneity)擦除架构视示意图，阱电压Vwell必需远大于衬底电压Vsubstrate，以防止PMOSFET的N阱至P型硅衬底间产生接面顺向偏压；该控制栅极电压Vcontrol至阱电压Vwell应足够大以使F-N穿隧电流从控制栅衬底透过浮接栅极而流向晶体管衬底；该源极及漏极电压Vsource、Vdrain被施加至小于晶体管衬底电压Vsubstrate，以使逆向偏压的P+/N-量子阱接面规则化电场分布，进而使电荷在浮接栅极中被擦除。
图7为单栅极EEPROM存储单元第三实施例的结构剖视图，其包括一PMOS晶体管42及一P阱(P-well)电容44并位于一N型硅衬底46中；PMOS晶体管42的栅极322和P阱电容44的顶部栅极344被电连接且以一隔离材料38隔离，从而形成一浮接栅极40的结构。
对于图7的单栅极EEPROM存储单元30进行超低电流编程的条件如下：
(1)真正有用(Non-trivial)源极电压编程：
a、该衬底电压Vsubstrate为接地(＝0)；以及
b、Vsource<Vsubstrate＝0(使源极-基板接面产生逆向偏压)，且其>Vdrain(漏极电流生成)。
故，Vcontrol<Vdrain<Vsource<Vsubstrate＝0(打开PMOSFET且产生栅极电流)。
或(2)衬底背向偏压(back-bias)编程：
a、该衬底电压Vsubstrate为非零但接近零状态；以及
b、Vsource<Vsubstrate(使源极-基板接面产生逆向偏压)，且其>Vdrain(漏极电流生成)。
故，Vcontrol<Vdrain<Vsource<Vsubstrate(打开PMOSFET且产生栅极电流)。
图8为图7的高同质性(homogeneity)擦除架构示意图，控制栅极电压Vcontrol必需足够小于衬底电压Vsubstrate，以使F-N穿隧电流从晶体管衬底透过浮接栅极而流向控制栅衬底；该源极及漏极电压Vsource、Vdrain被施加到一负电压，但远不及控制栅负电压Vcontrol。
图9为单栅极EEPROM存储单元第四实施例的结构剖视图，其包括一NMOS晶体管32及一P阱(P-well)电容44且容于一N型硅衬底46中，NMOS晶体管32的栅极322和P阱电容44的顶部栅极344被电连接且以一隔离材料38隔离，从而形成一浮接栅极(floatinggate)的结构。
对于图9的单栅极EEPROM存储单元30进行超低电流编程的条件如下：
(1)真正有用(Non-trivial)源极电压编程：
a、该衬底电压Vsubstrate为接地(＝0)；以及
b、Vsource>Vwell(使源极-晶体管P阱的接面产生逆向偏压)，且其<Vdrain(漏极电流生成)。
故，Vcontrol>Vdrain>Vsource>Vwell(打开NMOSFET且产生栅极电流)，且Vcontrol<Vsubstrate(使控制栅极/衬底的N/P接面产生逆向偏压)。
或(2)衬底背向偏压(back-bias)编程：
a、该衬底电压Vsubstrate为非零但接近零状态；以及
b、Vsource>Vwell(使源极-晶体管P阱的接面产生逆向偏压)，且其>Vdrain(漏极电流生成)。
故，Vcontrol>Vdrain>Vsource>Vwell(打开PMOSFET且产生栅极电流)，且Vcontrol<Vsubstrate(使控制栅极/衬底的N/P接面产生逆向偏压)。
图10为图9的高同质性(homogeneity)擦除架构示意图，阱电压Vwell必需远小于衬底电压Vsubstrate，以防止NMOS晶体管32的P阱至N型硅衬底46间产生接面顺向偏压；该控制栅极电压Vcontrol至阱电压Vwell应足够负，以使F-N穿隧电流从晶体管衬底透过浮接栅极而流向控制栅衬底；该源极及漏极电压Vsource、Vdrain被施加到高于晶体管衬底电压Vsubstrate，以使逆向偏压的N+/P-量子阱接面规则化电场分布，进而使电荷在浮接栅极中被擦除。
上述图2的结构是在一P型硅晶圆上制造而得，该隔离材料38由标准隔离模组制程来完成；在形成基本的隔离材料38之后，N阱340及NMOS晶体管32的沟道326是借助离子布植来形成；在成长二导电栅极322、344的介电层之后，接着沉积形成多晶硅，且以微影蚀刻进行图案化将多晶硅形成单浮接栅极40；接着进行离子布植以形成NMOS晶体管32的源极324、漏极324’和控制栅极等电极。在金属化之后，便完成许多EEPROM存储单元的制作。
使用相同制程，图5所示的存储单元借助在N阱离子植入以及源极-栅极植入区进行不同图案化来制成；另外，图7及图9所示的存储单元是在N形硅晶圆上以相同制程且在阱离子植入区及源极-栅极植入区进行不同图案化来完成，在本发明中，上述制程是指一般CMOS的制造流程。
在本发明中，在编程时，是对EEPROM存储单元施加一真正有用(non-trivial)电压于单栅极MOSFET的源极，该真正有用源极电压可对位于源极及衬底间的接面(junction)产生一逆向偏压，而源极及漏极间的电位降将允许沟道载子从源极移动至漏极。该源极-衬底间的逆向偏压更进一步扩展至耗尽的接面区(Depleted junctionregion)，因而在沟道表面附近产生更高浓度的载子密度；在沟道表面附近的高载子密度便提高栅极电流效应，从而使编程所需的总电流降低。因此，可靠度、编程干扰及编程速度将可得到极大改善；相较于习知未使用源极电压的技术，栅极电流效率的改善可高达几百倍。
因此，本发明的编程方法大幅降低编程单栅极EEPROM元件的电流需求。在擦除单栅极EEPROM元件时，储存在浮接栅(floation gate)的电荷被释放至衬底，而MOSFET晶体管的源极及漏极电压相对于晶体管衬底提高至一较高电压，以使电场分布规则化，进而降低过擦除问题。另外，施加背向偏压至半导体衬底是可产生较宽的耗尽的源极-衬底接面，以改善电流流向浮置栅的效率，此操作方式可大幅降低编程单栅极EEPROM元件时的电流需求。又，就擦除单栅极EEPROM元件而言，F-N隧穿电流的流向是从电容装置的衬底透过浮置栅至晶体管衬底的，而MOSFET晶体管的源极及漏极电压相对于晶体管衬底提高至一较高电压，从而使电场分布规则化，进而降低过擦除问题。
图11是为NOR型快闪EEPROM单栅极存储单元陈列的电路示意图，其存储单元的结构如图3a及图3b所示，字元线(word line)连接相同列存储单元的各控制栅极，此连接关系借由金属线将N阱控制栅极连接来完成，以减少N阱阻抗。
在编程过程中，可选择的字元线被施加电压至一高的正电压，此时，与感测电路切断的位元线(bit line)被施加电压至Vdd或一正电压但为一非零且远低于Vdd的电压，以分别为高逻辑及低逻辑产生超低电流编程。
在擦除时，一区块的数个字元线被选择到一高电压，且晶体管的源极及漏极则被施加电压到一微正电压，以达到编程的同质性(homogeneity)。
在读出操作的过程中，记忆陈列与高电压电路切断，列的读出借助施加电压至Vdd以选择字元线来达到。由于没有以更高的栅值来打开(turning on)晶胞晶体管，故当位于晶胞晶体管上的为位元线被充电时，其他位元线不会被充电。
因此，本发明提出一种可通过单硅浮接栅极及标准CMOC制程来制造的电子式可清除编程只读存储器(EEPROM)，其使电容结构及晶体管的导电栅极形成单一的浮接栅极，不仅体积小，且通过施加真正有用(non-trivial)电压于源极或一背向偏压(back-bias)于晶体管衬底的编程方式，以及升高源极-漏极电压以使F-N遂穿电流规则化的擦除方式，从而达到超低编程电流及高同质性擦除的功效，使可靠度、编程干扰及编程速度获得极大改善。
以上所述通过实施例说明本发明的特点，其目的在使熟习该技术者能了解本发明的内容并据以实施，而非限定本发明的专利范围，故，凡其他未脱离本发明所提示的精神所完成的等效修饰或修改，仍应包含在以下所述的权利要求范围中。
Claims (7)
1、一种非易失性存储器，该存储器包括：
一半导体衬底；
一晶体管结构，位于该半导体衬底的表面，该晶体管包含一第一介电层位于该半导体衬底表面上、一导电栅极叠设于该第一介电层上方、以及数个第一离子掺杂区位于该半导体衬底内，分别作为其源极及漏极；以及
一电容结构，位于该半导体衬底的表面，该电容结构包含一第二离子掺杂区于该半导体衬底内、一第二介电层位于该第二掺杂区表面上，以及一第二导电栅极叠设于该第二介电层上方，其特征在于：其中，该第一及第二导电栅极为隔离且为电连接，作为单浮接栅极；
该半导体衬底内且位于该第一离子掺杂区下设有一第三离子掺杂区，且该第三离子掺杂区与该第二离子掺杂区掺杂同型的离子。
2、如权利要求1所述的非易失性存储器，其特征在于：该晶体管结构为金属氧化物半导体场效晶体管(MOSFET)。
3、如权利要求1所述的非易失性存储器，其特征在于：该半导体衬底为P型半导体衬底及N型半导体衬底其中之一。
4、如权利要求3所述的非易失性存储器，其特征在于：该半导体衬底为P型半导体衬底，则该第一离子掺杂区及第二离子掺杂区为N型掺杂区。
5、如权利要求3所述的非易失性存储器，其特征在于：该半导体衬底为N型半导体衬底，则该第一离子掺杂区及该第二离子掺杂区为P型掺杂区。
6、如权利要求1所述的非易失性存储器，其特征在于：该半导体衬底为N型半导体衬底，则该第二离子掺杂区及该第三离子掺杂区为P型掺杂区。
7、如权利要求1所述的非易失性存储器，其特征在于：该半导体衬底为P型半导体衬底，则该第二离子掺杂区及该第三离子掺杂区为N型掺杂区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100370927A CN100521214C (zh) | 2004-06-01 | 2004-06-01 | 非易失性存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100370927A CN100521214C (zh) | 2004-06-01 | 2004-06-01 | 非易失性存储器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1705131A CN1705131A (zh) | 2005-12-07 |
| CN100521214C true CN100521214C (zh) | 2009-07-29 |
Family
ID=35577506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100370927A Expired - Fee Related CN100521214C (zh) | 2004-06-01 | 2004-06-01 | 非易失性存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100521214C (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100505271C (zh) * | 2006-04-03 | 2009-06-24 | 亿而得微电子股份有限公司 | 单栅极的非挥发性内存及其操作方法 |
| CN103178069A (zh) * | 2013-04-02 | 2013-06-26 | 无锡来燕微电子有限公司 | 一种低成本的单一多晶架构的非挥发性记忆体及其制备方法 |
| CN105321948A (zh) * | 2014-06-18 | 2016-02-10 | 亿而得微电子股份有限公司 | 一种单闸源极共线的非挥发性内存及其操作方法 |
| CN105990176B (zh) * | 2015-02-16 | 2019-01-04 | 上海和辉光电有限公司 | 一种利用耦合效应去除刻蚀对半导体材料阻值影响的方法 |
-
2004
- 2004-06-01 CN CNB2004100370927A patent/CN100521214C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1705131A (zh) | 2005-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7099192B2 (en) | Nonvolatile flash memory and method of operating the same | |
| EP0295935B1 (en) | Electrically erasable programmable read only memory | |
| US4924278A (en) | EEPROM using a merged source and control gate | |
| JP2951605B2 (ja) | Ｐｍｏｓ単一ポリ非揮発性メモリ構成体 | |
| US7515479B2 (en) | Nonvolatile semiconductor storage device and method for writing therein | |
| JP4784940B2 (ja) | 単層ポリシリコン不揮発性メモリーセルの動作方法 | |
| US20030235082A1 (en) | Single-poly EEPROM | |
| KR20040068552A (ko) | 반도체 디바이스 | |
| JP2005501403A (ja) | 不揮発性半導体メモリならびにその作動方法 | |
| JPH09213094A (ja) | 半導体記憶装置および半導体記憶装置の情報読出方法 | |
| CN101512776B (zh) | 可缩放电可擦除可编程存储器 | |
| JP4073525B2 (ja) | 不揮発性半導体記憶装置 | |
| US20100039868A1 (en) | Low voltage, low power single poly EEPROM | |
| CN103681682A (zh) | 双晶体管非易失性存储器单元及相关的编程和读取方法 | |
| US6774428B1 (en) | Flash memory structure and operating method thereof | |
| US7869279B1 (en) | EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors | |
| WO2000045438A1 (en) | Two transistor eeprom cell using p-well for tunneling across a channel | |
| CN100521214C (zh) | 非易失性存储器 | |
| JP2005317921A (ja) | 不揮発性メモリ及びその操作方法 | |
| JPH06244386A (ja) | 不揮発性半導体記憶装置 | |
| US6990020B2 (en) | Non-volatile memory cell techniques | |
| KR100745030B1 (ko) | 플래시 메모리 소자, 이의 제조 방법 및 이의 구동 방법 | |
| CN107026170B (zh) | 单闸极多次写入非挥发性内存的操作方法 | |
| WO2000033384A1 (en) | Eeprom cell with tunneling across entire separated channels | |
| CN101118906A (zh) | 低干扰性的单闸极非易失性存储器及其操作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090729 Termination date: 20200601 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |