TWI394266B - 互補金氧半導體可抹除程式化唯讀記憶體及電子式可抹除程式化唯讀記憶體裝置及可程式化互補金氧半導體反相器 - Google Patents

互補金氧半導體可抹除程式化唯讀記憶體及電子式可抹除程式化唯讀記憶體裝置及可程式化互補金氧半導體反相器 Download PDF

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Description

互補金氧半導體可抹除程式化唯讀記憶體及電子式可抹除程式化唯讀記憶體裝置及可程式化互補金氧半導體反相器
本發明係關於尤其適合於嵌入式應用之互補金氧矽(CMOS)電子式可程式化唯讀記憶體(EPROM)及CMOS EEPROM(電子式可抹除程式化唯讀記憶體)裝置。
在許多應用中(特定言之，在晶片上系統(SoC)應用中)，設計者希望在微處理器或特殊應用積體電路(ASIC)晶片上具有特定數目之嵌入式非揮發性記憶體裝置。用於滿足此需要之較佳方法為提供幾乎不需要或不需要針對基本邏輯技術之額外處理成本之嵌入式非揮發性記憶體。通常，對此等嵌入式非揮發性記憶體之額外要求為高密度(亦即，小的單元尺寸)、低功率及高速。
在一般的CMOS邏輯處理中，通常使用浮動閘電極中之電荷儲存來製造非揮發性記憶體裝置。一般而言，將來自矽之熱電子注入至浮動閘電極中比藉由富勒-諾爾德哈姆(Fowler-Nordheim)穿隧將來自矽之電子注入至浮動閘電極中花費之電壓低。因此，對於高速及低電壓操作，通常使用熱電子注入。
包括控制閘極之浮動閘極場效電晶體(FET)為眾所熟知的。浮動閘電極不同於控制閘電極在於：其不具有至任何外部組件之直接電連接且在所有側面上由隔離物環繞。在包括控制閘極之典型浮動閘極FET中，控制閘極定位於浮動閘極之上。控制閘電極之存在使得FET裝置能夠充當規則的FET，而浮動閘電極收集並儲存注入的電子或電洞。浮動閘電極提供用於改變將電荷自FET之源極區域傳遞至FET之汲極區域所需的臨限電壓之方法。控制閘電極之存在添加了對至FET之浮動閘極區域中及離開FET之浮動閘極區域的電荷之注入之控制，從而使得FET裝置能夠視如下文所闡述之其他因素而充當電子式可程式化或可重新程式化記憶體裝置。
源極側注入快閃單元或分裂閘極快閃單元通常用作嵌入式快閃記憶體。在分裂閘極單元中，浮動閘極僅上覆於通道之一部分且控制閘電極上覆於浮動閘電極與通道之剩餘部分兩者。換言之，在源極與汲極之間存在串聯的兩個電晶體。一相對風行之快閃單元使用氧化多晶矽來在多晶矽中產生尖點(sharp point)以便增強電場。此又允許較低電壓下之抹除且提供在浮動閘電極與控制閘電極之間的較厚介電層。通常使用矽之區域化氧化(LOCOS)製程來製造此等單元以在浮動閘電極之多晶矽上形成絕緣體帽蓋。LOCOS製程在浮動閘電極上產生尖點，從而導致鳥喙式(bird's beak)結構。
然而，現存之快閃記憶體單元展示出兩個主要缺點，其為所需的高程式化電壓及歸因於浮動閘電極之存在的非平面單元構形。
在浮動閘極裝置中，藉由熱電子注入或藉由電子穿隧(Fowler-Nordheim或F-N穿隧)將電子注入至浮動閘電極中。在熱電子注入之狀況下，眾所熟知：藉由使用p-通道FET裝置來使用突崩熱電子注入比藉由使用n-通道FET裝置來使用通道熱電子注入有效得多。Hsu等人之名為"A High-Speed Low-Power P-Channel Flash EEPROM Using Silicon-Rich Oxide as Tunneling Dielectric,"(1992年國際固態裝置及材料會議(1992 Int. Conf. Solid-State Devices and Materials)，擴展摘要，第140-142頁(1992))之論文包括了需要使用作為記憶體元件之p-通道浮動閘極FET與作為程式化機制之突崩熱電子注入兩者的實驗證據。
對於嵌入式應用，需要使用與記憶體元件串聯連接之存取或選擇電晶體以形成非揮發性記憶體單元。雖然添加選擇電晶體添加了記憶體單元之面積，但選擇電晶體之使用避免了不具有存取電晶體之真實單一裝置記憶體單元的許多操作問題。舉例而言，此種存取電晶體保證不存在過度抹除問題，且避免干擾未選定之單元。
對於選擇電晶體，需要使用n-通道FET而非p-通道FET，因為n-通道FET通常歸因於較高電子遷移率而具有為p-通道FET之效能之兩倍的效能。換言之，需要具有CMOS非揮發性記憶體裝置，其中n-通道FET用作存取電晶體且浮動閘極p-通道FET用作記憶體元件。
Chaudhry之名為"Fabrication of an EEPROM Device with SiGe Source/Drain Regions"之美國專利第7,091,075 B2號展示了使用nFET及pFET的非揮發性記憶體裝置，但該非揮發性記憶體裝置係使用塊體CMOS裝置而非SOI CMOS進行建構。pFET用作選擇裝置，而nFET閘電極為浮動的且用作記憶體裝置。本發明教示使用閘電極浮動之pFET作為記憶體裝置而使用nFET作為選擇裝置。此種裝置之問題第一在於pFET選擇裝置僅具有約為nFET選擇裝置之效能之一半的效能，且第二在於用作記憶體裝置之浮動閘極nFET與用作記憶體裝置之浮動閘極pFET相比具有高得多的功率耗散。
Logie之名為"EEPROM Device having an Isolation-Bounded Tunnel Capacitor and Fabrication Process"之美國專利第6,841,447號描述了使用塊體CMOS裝置而非由nFET與pFET兩者組成之SOI CMOS進行建構的記憶體元件，其中pFET之浮動閘電極與nFET之浮動閘電極電連接在一起。又，連接的浮動閘電極"之上"存在控制閘電極。此種裝置之問題在於由nFET與pFET組成之所得記憶體元件顯著大於僅使用浮動閘極pFET作為記憶體元件之本發明。與Logie之記憶體元件形成對比，根據本發明，僅使用閘電極浮動之pFET作為記憶體元件。
Brahmbhatt之名為"Logic Cell Array Using CMOS EPROM Cells Having Reduced Chip Surface Area"之美國專利第5,016,217號描述了電子式可程式化唯讀記憶體(EPROM)記憶體單元，其包括串聯連接的具有共同浮動閘電極及共同控制閘電極之互補金氧矽(CMOS)電晶體對。使用第三n型浮動閘極FET來程式化記憶體單元。第三電晶體之浮動閘極及控制閘極分別連接至CMOS電晶體對之共同浮動閘極及控制閘極。可藉由將CMOS對之p-通道電晶體之源極連接至共同控制閘極而提供三態記憶體單元。描述一EPROM單元，其在單元中包括均具有浮動閘極之pFET及nFET。彼等浮動閘極全部電連接在一起。每一FET具有浮動閘極上方之控制閘極。根據本發明，nFET不具有浮動閘極，而pFET具有浮動閘極但不具有控制閘極。此種裝置之問題在於非常大之面積被覆蓋所有三個電晶體之浮動閘極記憶體元件所佔據。此外，Brahmbhatt之記憶體單元係使用塊體CMOS裝置進行建構，塊體CMOS裝置具有一額外問題在於：pFET係使用n-井進行建構且nFET係使用p-井進行建構。因為井區域大於實際pFET及nFET裝置本身，所以被佔據以建構Brahmbhatt記憶體裝置之所得面積顯著大於根據本發明而建構之記憶體裝置的面積。
Acovic等人之名為"EEPROM Having Coplanar On-Insulator FET and Control Gate"之美國專利第5,886,376號描述了電子式可抹除程式化唯讀記憶體(EEPROM)，其包括在第一絕緣層上分隔開之FET與控制閘極。第二絕緣層形成於FET及控制閘極上且第二絕緣層上之共同浮動閘極在FET及控制閘極之通道上，浮動閘極因此亦形成FET之閘電極。可以記憶體陣列之形式互連EEPROM裝置且可在彼此之上堆疊複數個記憶體陣列。與此形成對比，本發明克服使用非標準絕緣體上矽(SOI)CMOS製程來製造具有高區域密度之EEPROM陣列的問題。
Chorr之名為"Architecture,Circuitry and Method for Configuring Volatile and/or Non-Volatile Memory for Programmable Logic Applications"之美國專利第6,215,689 B1號描述了記憶體裝置，陳述為如下："提供用於使用組態於與高速、揮發性可程式化邏輯積體電路分開之積體電路上之備用非揮發性記憶體單元來操作該可程式化邏輯積體電路的架構、電路及方法。可使用類似於用於形成(例如)EEPROM裝置或更具體言之快閃EEPROM裝置之製造步驟的製造步驟來在積體電路上形成較低密度非揮發性記憶體單元。可程式化邏輯積體電路包括與高速、低密度可組態之基於CMOS之邏輯整合的高密度、揮發性記憶體單元。藉由對兩個單獨且不同之單體基板使用兩種單獨的處理技術且在單一單體基板上使單獨之積體電路互連，可將非揮發性之優點與高速可程式化電路組合。可以各種方式將自可程式化邏輯裝置延伸之插腳安裝至印刷電路板上之相應接受器。該架構、電路及方法藉此呈現一封裝裝置，其固有地具有與單一積體電路相同之特徵，但實際上為具有非揮發性之益處以及可程式化邏輯裝置或複雜可程式化邏輯裝置內之較高速、較高密度揮發性邏輯區塊之益處的兩個積體電路。"根據本發明，記憶體元件與CMOS邏輯處理完全相容，且記憶體元件與邏輯元件兩者在同一矽晶片上製造。在Chorr之記憶體裝置中，記憶體元件與邏輯元件藉由不同處理流程而在不同矽晶片上製造，其問題在於：該裝置缺乏在單一晶片上整合所有所要的邏輯電路及記憶體功能之所要的屬性。
Rahim之"Integrated Non-Volatile and CMOS Memories Having Substantially the Same Thickness Gates and Methods of Forming the Same"之美國專利第6207991 B1號描述了在單一晶粒或晶片上形成非揮發性記憶體(例如，EEPROM裝置)及塊體CMOS裝置(例如，RAM)而非SOI CMOS之方法，及藉由該方法形成之結構。在一實施例中，儲存電晶體之控制閘極以及隔離電晶體之隔離閘極可在同一製造過程步驟期間形成，且因此可由相同閘極多晶矽材料形成且可具有類似厚度。Rahim專利中之記憶體裝置為nFET裝置。此種nFET記憶體裝置之問題在於：程式化浮動閘極nFET需要比程式化浮動閘極pFET多的功率耗散。在本發明中，記憶體裝置為pFET裝置。
Krishnan等人之名為"Body-Tied-To-Body SOI CMOS Inverter Circuit"之美國專利第6,498,371號描述了SOI CMOS反相器電路，其中n-FET及p-FET中之每一者之汲極電耦接以藉由與形成於SOI層繫結中之本體區域組合的矽化物層形成反相器電路之輸出。然而，同時，本體區域保持電浮動以便維持SOI之益處。
為了減小塊體CMOS實施中之單元面積，通常使用p-FET而非n-FET用於存取電晶體。此等所有p-FET塊體CMOS實施描述於Yang之名為"Single Poly Embedded EPROM"之美國專利第6,678,190號與Hsu之名為"Single-Poly EPROM"之美國專利第6,711,064號兩者中。Yang之美國專利第6,678,190號描述了包含兩個串聯連接之P型金氧半導體(MOS)電晶體之可抹除程式化唯讀記憶體，其中在布局結構中省略了控制閘極，因為在程式化模式期間不必要向浮動閘極施加偏壓。Hsu之美國專利第6,711,064號描述了單多晶矽EEPROM，其包括串聯連接至第二PMOS電晶體之第一PMOS電晶體。第一及第二PMOS電晶體均形成於P型基板之N-井上。第一PMOS電晶體包括浮動閘極、第一P+ 摻雜汲極區域及第一P+ 摻雜源極區域。第二PMOS電晶體包括閘極及第二P+ 摻雜源極區域。第一PMOS電晶體之第一P+ 摻雜源極區域充當第二PMOS電晶體之汲極。為了抹除單多晶矽EEPROM，在P型基板中提供延伸至浮動閘極之抹除閘極。此種裝置之問題在於：pFET存取電晶體僅具有約為nFET存取電晶體之效能之一半的效能。
Cai等人之名為"EEPROM Device with Substrate Hot-Electron Injector for Low-Power Programming"之共同讓渡的美國專利第7,244,976號描述了適合於大規模整合之低程式化功率、高速EEPROM裝置。該裝置包含本體、源極及汲極，加上其具有用於將程式化電流注入至本體中之構件。來自本體之熱載流子以非常高之效率進入浮動閘極中。建構於絕緣體上，具有底部共同板及頂側本體之裝置的汲極電流由本體偏壓控制。該裝置適合於SOI及薄膜技術。
圖1A為包含SOI nFET 11及SOI pFET 13之先前技術CMOS反相器10之橫截面的示意圖。圖1B為圖1A之裝置之電氣示意圖。反相器10形成於較佳由矽構成之基板12上，其中內埋式氧化物(BOX)層14形成於基板12之頂面上。左側隔離氧化物區域15L形成於反相器10左側之BOX層14上；且右側隔離氧化物區域15R形成於反相器10右側之BOX層14上。由摻雜區域16、17、18、19、20及21構成之SOI層形成於左側隔離氧化物區域15L與右側隔離氧化物區域15R之間的BOX層14上。nFET 11由形成於鄰近左側隔離氧化物區域15L之BOX層14之頂面上的n+摻雜源極區域16、p摻雜通道區域17及n+汲極區域18構成。pFET 13由形成於n+汲極區域18與右側隔離氧化物區域15R之間的BOX層14之頂面上之p+摻雜汲極區域19、n摻雜通道區域20及p+源極區域21構成。
nFET 11包括形成於nFET 11之p摻雜通道區域17上之薄閘極介電質(二氧化矽或其他電絕緣材料)之層23及第一閘電極G1，該第一閘電極G1導電、定位於薄閘極介電層23上方。
pFET 13包括形成於pFET 13之n摻雜通道區域20上之第二薄閘極介電質(二氧化矽或其他電絕緣材料)之層25及第二閘電極G2，該第二閘電極G2亦導電、定位於第二閘極介電層25上方。第一閘極介電層23與第二閘極介電層25具有薄的(如上所述)且較佳大體上相等之厚度。
第一矽化接觸點22(S)形成於nFET 11之源極區域16之頂面上。形成於nFET 11之汲極區域18與pFET之汲極區域19兩者之組合頂面上的第二矽化接觸點24使汲極區域18及19一同短路。第三矽化接觸點26(S)形成於pFET 13之源極區域21之頂面上。第一矽化接觸區域22(S)及第二矽化接觸區域24與第一閘電極G1分隔開，且第二矽化接觸區域24及第三矽化接觸區域26(S)與第二閘電極G2分隔開。
參看圖1A與圖1B兩者，第一矽化接觸點22將等於零伏特之參考電位Vss (亦即，接地電壓)連接至nFET 11之源極區域16。第一閘電極G1藉由線28A而連接至輸入端子VIN 且連接至線28B(線28B連接至第二閘電極G2)，以便將第一閘電極G1電連接至第二閘電極G2，其中第一閘電極G1與第二閘電極G2兩者均處於輸入電位VIN 。第二矽化接觸點24連接至輸出端子VOUT 。第三矽化接觸點26(S)連接至電源端子Vdd 。參看圖1C，使反相器10之輸入電壓與輸出電壓相關以使得當VIN 處於邏輯狀態"0"中或具有大體上等於零之值時，VOUT 處於邏輯狀態"1"中或具有大體上等於Vdd 之值，且當VIN 處於邏輯狀態"1"中或具有大體上等於Vdd 之值時，VOUT 處於邏輯狀態"0"中或具有大體上等於零之值。如熟習此項技術者將充分理解的，在下文表I中指示此等關係。
圖1D為包含形成於N-井39上之塊體pFET 31及另一塊體pFET 33而無任何n-FET裝置的先前技術MOS FET EPROM裝置30之橫截面的示意圖。N-井39居中於左側隔離氧化物區域35L之右邊緣與右側隔離氧化物區域35R之左邊緣之間。鄰近左側隔離氧化物區域35L而形成之pFET 31由p+摻雜源極區域32(S)、n摻雜通道區域CH1及共用p+摻雜區域37之左半側構成。pFET 33由形成於pFET 31與右側隔離氧化物區域35R之間的共用p+摻雜區域37之右半側、n摻雜通道區域CH2及p+汲極區域36構成。共用p+區域37為pFET裝置33之源極。對於pFET，具有較高電壓之區域為源極且具有較低電壓之區域為汲極，對於nFET，具有較高電壓之區域為汲極且具有較低電壓之區域為源極。對於如圖1D中的串聯之兩個pFET，將最高電壓(Vdd)施加至區域32(S)或pFET 31之源極，且區域37為pFET裝置31之汲極以及pFET裝置33之源極。p+汲極區域36為pFET裝置33之汲極。
如在圖1A中，pFET 31包括形成於pFET 31之第一通道區域CH1上之薄閘極介電質(閘極氧化物)之層23及第三閘電極G3，該第三閘電極G3導電、定位於薄閘極介電層23上方。
pFET 33包括形成於pFET 33之n摻雜通道區域CH2上之第一厚閘極介電質(例如，氧化矽)之層25F及第一浮動閘電極FG1，該第一浮動閘電極FG1亦導電、定位於第一厚閘極介電層25F上方。閘極介電層23與第一厚閘極介電層25F具有大體上不同之厚度，其中第一厚閘極介電層25F大體上比閘極介電層23厚，因為厚閘極介電質必須足夠厚以防止儲存於浮動閘極FG1上之電荷的漏泄，如由以下參考文獻所陳述。Iwase等人之名為"Driver Circuit for Semiconductor Storage Device and Portable Electronic Apparatus"之美國專利第6,992,926號陳述了"為了防止保持電荷之漏泄，隔離浮動閘極與通道區域或井區域之絕緣膜之厚度不可減小至約7nm或7nm以下"。此外，Prinz等人所著之名為"Nonvolatile memories for 90nm SoC and beyond"之文章陳述如下："為了維持用於安全關鍵應用之高可靠性，若不使用錯誤校正，則環繞浮動閘極之絕緣體必須厚於100埃。此係歸因於以下事實：絕緣體中之單點缺陷足以產生全部浮動閘極電荷可藉以漏出之漏泄路徑。"(EE-Times，http://www.eetimes.com/story/OEG20030317S0057 (2003))
本發明之目標為提供由作為存取電晶體之n-FET通道FET及作為記憶體元件之浮動閘極p-FET通道FET組成的非揮發性記憶體裝置，以克服使用p-FET通道FET作為存取電晶體且使用浮動閘極p-FET通道pFET作為記憶體元件之非揮發性記憶體裝置(諸如，圖1D中所展示之先前技術)中之緩慢存取電晶體速度的問題。
不同於Bertin等人之美國專利第5,781,031號，本發明教示由作為存取電晶體之nFET及作為記憶體元件之浮動閘極pFET組成之非揮發性記憶體裝置的供應。
與具有非常大之面積被覆蓋三個電晶體之浮動閘極記憶體元件所佔據之問題的Brahmbhatt之美國專利第5,016,217號相比較，本發明僅使用一浮動閘極pFET作為記憶體元件。
本發明使用浮動閘極pFET作為記憶體裝置，而nFET用作選擇裝置，此克服了上文所陳述的Chaudhry之美國專利第7,091,075號之問題(亦即，第一，pFET選擇裝置僅具有約為nFET選擇裝置之效能之一半的效能且第二，作為記憶體裝置之浮動閘極nFET與用作記憶體裝置之浮動閘極pFET相比較具有高得多的功率耗散)。
雖然本發明之CMOS EPROM及EEPROM裝置可體現為塊體CMOS裝置，但該等裝置在SOI CMOS實施例中具有比塊體CMOS中高之密度。此外，本發明之CMOS非揮發性記憶體裝置EPROM及EEPROM裝置可用於組態可程式化CMOS邏輯電路。因為本發明之CMOS非揮發性記憶體裝置類似於CMOS反相器而起作用，所以其可經組態以形成可程式化的CMOS邏輯電路。在可程式化CMOS邏輯電路中，若記憶體元件未經程式化，則邏輯電路以與規則邏輯電路相同之方式工作。然而，藉由程式化邏輯電路中之非揮發性記憶體裝置，可獨立於施加至邏輯電路之輸入信號而將邏輯電路之輸出設定於邏輯高狀態或邏輯低狀態。
根據本發明，提供CMOS非揮發性記憶體裝置，其包括不具有抹除裝置之EPROM(電子式可程式化唯讀記憶體)裝置、具有抹除裝置之EEPROM(電子式可抹除程式化唯讀記憶體)裝置，及可程式化或可抹除程式化之反相器。本發明之CMOS非揮發性記憶體裝置可使用標準CMOS邏輯處理來建構，其限制條件在於：浮動閘極記憶體FET具有可忽略的閘極漏泄電流。浮動閘極pFET包含厚氧化物電晶體，其具有優點在於其抵抗引起儲存於裝置中之資料之損失的穿過其之不合需要的穿隧放電。
根據本發明，CMOS裝置包含基板，在該基板上形成具有第一源極區域、第一通道區域及第一汲極區域之半導體nFET裝置。薄閘極介電層形成於第一通道區域上方且第一閘電極形成於該薄閘極介電層上方。半導體pFET裝置與nFET裝置並列地形成於基板上且包括第二源極區域、第二通道區域及第二汲極區域。厚閘極介電層形成於第二通道區域上方且浮動閘電極形成於該厚閘極介電層上方。厚閘極介電層大體上厚於薄閘極介電層以便抵抗電荷穿過其之不合需要的穿隧。共同汲極節點連接至第一汲極區域與第二汲極區域兩者，其中在記憶體裝置之狀況下不存在至共同汲極節點之外部連接且在反相器之狀況下存在至共同汲極節點之外部連接。提供至第一源極區域及至第二源極區域及至第一閘電極之外部電路連接。較佳地，基板包括形成於矽塊上之絕緣體上矽(SOI)層；且基板包括pFET之N-井及nFET之P-井。該裝置可包含EPROM、EEPROM記憶體、可程式化反相器或可抹除程式化反相器；其中基板包括形成於矽塊上之絕緣體上矽(SOI)層；其中基板包括pFET之N-井及nFET之P-井；且/或包括與半導體pFET並列形成的具有薄閘極介電層之額外pFET裝置。
根據本發明之另一態樣，CMOS記憶體裝置包含形成於基板中及基板上之半導體nFET裝置及pFET裝置。nFET裝置包括形成於基板中之第一源極區域、第一通道區域及第一汲極區域。薄閘極介電層形成於第一通道區域上方且第一閘電極形成於薄閘極介電層上方。形成於基板中及基板上之半導體pFET裝置與nFET裝置並列且包括形成於基板中之第二源極區域、第二通道區域及第二汲極區域。厚閘極介電層形成於第二通道區域上方且浮動閘電極形成於厚閘極介電層上方，其中厚閘極介電層大體上厚於薄閘極介電層以便抵抗電荷穿過其之不合需要的穿隧。共同汲極節點連接至第一汲極區域與第二汲極區域兩者，其中不存在至共同汲極節點之外部連接。提供至第一源極區域及至第二源極區域及至第一閘電極之外部電路連接。較佳地，裝置包含EPROM記憶體或EEPROM記憶體。
根據本發明之又一態樣，CMOS可程式化反相器包含基板連同形成於基板中及基板上之半導體nFET裝置及與nFET裝置並列地形成於基板中及基板上之半導體pFET裝置。nFET裝置包括形成於基板中之第一源極區域、第一通道區域及第一汲極區域。薄閘極介電層形成於第一通道區域上方且第一閘電極形成於該薄閘極介電層上方。半導體pFET裝置包括形成於基板中之第二源極區域、第二通道區域及第二汲極區域。厚閘極介電層形成於第二通道區域上方且浮動閘電極形成於厚閘極介電層上方，其中厚閘極介電層大體上厚於薄閘極介電層以便抵抗電荷穿過其之不合需要的穿隧。共同汲極節點連接至第一汲極區域與第二汲極區域兩者，且提供至第一源極區域及至第二源極區域及至第一閘電極及至共同汲極節點之外部電路連接，其中共同汲極節點包含反相器之輸出。較佳地，基板選自由以下各物組成之群：絕緣體上矽(SOI)及pFET之N-井及nFET之P-井；且/或具有薄閘極介電層之額外pFET裝置與半導體pFET並列地形成。較佳地，CMOS可程式化反相器包含可抹除程式化反相器。
以下詳細描述參看諸圖式借助於實例來描述本發明之較佳實施例連同優點及特徵。
第一實施例：EPROM
圖2A為根據本發明之非揮發性EPROM單元100的橫截面示意圖，該非揮發性EPROM單元100為圖1A之反相器10之修改，其包括形成於BOX基板上之SOI層上之存取nFET 11'及浮動閘極儲存pFET 13'。存取nFET 11'包括連接至WL0字線28A之閘電極G1及連接至SL0選擇線22SL之源極接觸點22(S)。儲存pFET 13'具有浮動閘電極FG2及連接至BL1位元線26BL之源極接觸點26(S)。將存取nFET 11'之汲極區域連接至浮動閘極儲存pFET 13'之汲極區域的共同、浮動汲極接觸點24'(D)不連接至任何外部線。
對於圖2A之CMOS組態，將最低電壓施加至源極接觸點22(S)，源極接觸點22(S)為存取nFET裝置11'之源極。源極接觸點26(S)將具有最高電壓，其為pFET裝置13'之源極。
圖2B為圖2A之EPROM單元100的電路示意圖。
圖2C展示包括圖2A之EPROM單元100之3-x-3 EPROM陣列200，其中存取nFET 11'與儲存pFET 13'連接於EPROM陣列中。EPROM陣列200包括三條字線WL0、WL1、WL2、三條位元線BL0、BL1、BL2，及兩條選擇線SL0、SL1。存取nFET 11'之閘電極G1連接至WL0字線28A；且存取nFET 11'之源極接觸點22(S)連接至SL0選擇線22SL。儲存pFET 13'之源極接觸點26(S)連接至BL1位元線26BL；且儲存pFET 13'之浮動閘電極FG2浮動(亦即，不連接至任何外部線)。
參看圖2A、圖2B及圖2C，存取nFET 11'之汲極區域18與儲存pFET 13'之汲極區域19藉由共同、浮動汲極接觸點24'(D)而互連，該共同、浮動汲極接觸點24'(D)包含亦為浮動之節點(因為如上所述，其亦不連接至任何外部線)。
參看圖2A，如在圖1A中，CMOS EPROM單元100形成於較佳由矽構成之基板12上，其中內埋式氧化物(BOX)層14形成於基板12之頂面上。左側隔離氧化物區域15L形成於裝置100之左邊緣上之BOX層14上；且右側隔離氧化物區域15R形成於裝置100之右邊緣上之BOX層14上。SOI層由形成於左側隔離氧化物區域15L與右側隔離氧化物區域15R之間的BOX層14上之若干個摻雜區域16、17、18、19、20及21構成。存取nFET 11'由直接形成於鄰近左側隔離氧化物區域15L之BOX層14之頂面上的n+摻雜源極區域16、p摻雜通道區域17及n+摻雜汲極區域18構成。pFET 13'由亦直接形成於定位於nFET 11'之n+汲極區域18與右側隔離氧化物區域15R之間的BOX層14之頂面上之p+摻雜汲極區域19、n摻雜通道區域20及p+摻雜源極區域21構成。
存取nFET 11'包括形成於p摻雜通道區域17上之薄閘極介電層23及閘電極G1，該閘電極G1導電、定位於薄閘極介電層23上方。可由氧化矽(閘極氧化物)或其他習知閘極介電材料構成之薄閘極介電層23為薄的(如所習知的)，因為FET裝置之速度藉由具有薄閘極介電層而增強。
儲存pFET 13'包括形成於n摻雜通道區域20上之厚閘極介電層25F，及定位於厚閘極介電層25F上方之導電、浮動閘電極FG2。大體上比薄閘極介電層23厚之厚閘極介電層25F可由氧化矽(閘極氧化物)或其他合適閘極介電材料構成，如熟習此項技術者將充分理解的。對於當代製造的最先進CMOS裝置，存取nFET 11'之薄閘極氧化物層23可薄達約1nm厚。厚閘極介電質25F必須遠厚於薄閘極氧化物層23以防止不合需要的穿隧使儲存於浮動閘電極FG2中之電荷放電，其具有約8nm至約10nm之厚度，此與薄的1nm厚之閘極氧化物層23形成對比，亦即，厚幾乎一數量級。
存取nFET 11'之閘電極G1連接至WL0字線28A。儲存pFET 13'之源極接觸點26(S)連接至BL1位元線26BL。存取nFET 11'之源極接觸點22(S)連接至SL0選擇線22SL。然而，浮動閘電極FG2不進行外部連接。
參看圖2A及圖2C，藉由來自記憶體陣列200之SL0選擇線22SL、WL0字線28A、BL1位元線26BL之信號操作連接於記憶體陣列200(圖2C中所示)中的存取nFET 11'及儲存pFET 13'。在操作中，包含形成於矽基板12上之CMOS裝置之EPROM單元100不同於圖1A之反相器10在於：SL選擇線22SL、WL0字線28A及BL1位元線26BL與連接至圖1A之反相器10之線起相當不同的作用。圖2A之記憶體單元100具有第一矽化接觸區域22(S)且因此具有由記憶體陣列200之SL0選擇線22SL連接的存取nFET 11'之源極以接收選擇電壓VSL 。單元100之存取nFET之閘電極G1連接至記憶體陣列之WL0字線28A。pFET 13'之源極連接至記憶體陣列200之BL1位元線26BL，且儲存pFET 13'之浮動閘電極FG2保持為浮動的。表示存取nFET 11'之汲極與儲存pFET 13'之汲極兩者的電短路節點24'(D)同樣保持為浮動的。
更詳細地參看圖2A中所展示之特徵，CMOS EPROM單元100包含存取nFET 11'及儲存pFET 13'。單元100形成於較佳由矽構成之基板12上，其中內埋式氧化物(BOX)層14形成於基板12之頂面上。左側隔離氧化物區域15L形成於裝置100之左邊緣上的BOX層14上；且右側隔離氧化物區域15R形成於裝置100之右邊緣上之BOX層14上。如參看圖1A所描述的，BOX層14之頂面上為左側隔離氧化物區域15L及右側隔離氧化物區域15R，在其之間存在由摻雜區域16、17、18、19、20及21構成之SOI層。SOI層形成於左側隔離氧化物區域15L之右邊緣與右側隔離氧化物區域15R之左邊緣之間的BOX層14上。存取nFET 11'由形成於BOX層14之頂面上的與左側隔離氧化物區域15L之右邊緣並列之n+摻雜源極區域16、p摻雜通道區域17(在n+摻雜源極區域16之右側)及n+汲極區域18(鄰近p摻雜通道區域17)構成。形成於BOX層14之頂面上的儲存pFET 13'定位於n+汲極區域18與右側隔離氧化物區域15R之間；且儲存pFET 13'由與n+汲極區域18並列的p+摻雜汲極區域19、n摻雜通道區域20(在p+汲極區域19之右側)及p+源極區域21(鄰近n摻雜通道區域20且接近右側隔離氧化物區域15R之左邊緣)構成。
如在圖1A中，存取nFET 11'形成於薄閘極介電層23之頂面上，該存取nFET 11'包括形成於存取nFET 11'之p摻雜通道區域17上之薄閘極介電質(閘極氧化物)之層23及導電第一閘電極G1。
儲存pFET 13'包括形成於儲存pFET 13'之n摻雜通道區域20上的比圖1A之閘極介電層25厚之浮動閘極介電質(氧化矽)之層25F。厚閘極介電層25F必須厚於薄閘極介電層23以防止儲存於浮動閘電極FG2上之電荷由於電荷穿過其之不合需要的穿隧而漏泄。定位於厚閘極介電層25F上方之浮動閘電極FG2亦導電。形成於存取nFET 11'之源極區域16之頂面上的第一矽化接觸點22藉由源極線22SL而連接至圖2C之記憶體陣列之選擇線SL0。第二矽化接觸點24'(D)形成於存取nFET 11'之汲極區域18與儲存pFET 13'之汲極區域19兩者的組合頂面上。第二矽化接觸點24'(D)使浮動汲極區域18與19一同短路。形成於儲存pFET 13'之源極區域21之頂面上的第三矽化接觸點26連接至記憶體陣列200之BL1位元線26BL。第一矽化接觸區域22及第二矽化接觸區域24'與閘電極G1分隔開，且第二矽化接觸區域24'及第三矽化接觸區域26與浮動閘電極FG2分隔開。
參看圖2A及圖2B，第一矽化接觸點22將電位VSL0 連接至存取nFET 11'之源極區域16。閘電極G1藉由線28A而連接至字線WL0。如上所述，不存在至浮動閘電極FG2之連接，因此不同於圖1A之反相器10，閘電極G1不電連接至浮動閘電極FG2。如上所述，第二矽化接觸點24'(D)為浮動的，亦即，不連接至任何輸出端子(不同於圖1A)。不同於圖1A，第三矽化接觸點26連接至位元線BL。
為了程式化記憶體單元，將大程式化電壓Vpp=VBL1 施加至位元線26BL且藉由字線WL上之正字線電壓VWL0 接通存取nFET 11'。選擇線22SL連接至地或0V，使得Vpp降落於儲存pFET 13'之源極區域21與汲極區域19之間。大程式化電壓使得突崩衝擊離子化在儲存pFET 13'之汲極端附近發生，從而使得次級熱電子被注入至浮動閘電極FG2中。當藉由彼等次級熱電子至浮動閘電極FG2中之注入而產生熱電子流時，儲存pFET 13'開始接通。
當儲存pFET接通時，首先熱電子流隨著儲存pFET 13'之通道區域20中之電流增大而增大，且接著一旦浮動閘極FG2被充電至儲存pFET 13'之臨限電壓以上約0.4V之等效值，熱電子流即開始減小。使得熱電子流在達到峰值之後減小之另一因素為以下事實：隨著儲存pFET 13'愈來愈多地接通，存取nFET 11'之源極至汲極電壓變大且因此儲存pFET 13'之源極至汲極電壓(Vds)變小，因此減小儲存pFET 13'中之突崩衝擊離子化之程度。
圖3為以安培表示之閘極電流與閘極電壓之間的關係之曲線圖，其展示在用於65-nm產生CMOS裝置之汲極至源極電壓(Vds)之固定值下量測的用於典型浮動閘極儲存pFET 13'之源極至汲極電流及熱電子注入電流。
圖2A、圖2B及圖2C之記憶體單元100可藉由將(例如)電源電壓Vdd施加至BL1位元線26BL與WL0字線28A兩者來讀取。作為EPROM或一次程式化記憶體裝置，在記憶體裝置100經程式化之前，浮動閘極FG2中不存在電子儲存。另一方面，若記憶體單元100中之儲存pFET 13'為未程式化的(亦即，處於斷開狀態中)，則存在在位元線26BL中流動之可忽略的電流。當記憶體單元100處於未程式化狀態中時，儲存pFET 13'之臨限電壓愈高，線26BL上之位元線電流愈小。另一方面，若記憶體單元100已被程式化，則存在儲存於浮動閘電極FG2上之顯著數量之電子。彼等儲存的電子使儲存pFET 13'接通，藉此使得電流在位元線26BL中流動。當記憶體單元100經程式化時，儲存於浮動閘電極FG2上之電子之數量愈大，記憶體單元100之位元線26BL中之位元線電流愈大。
第二實施例：SOI EEPROM
圖4A展示包含根據本發明之CMOS非揮發性EEPROM單元400A的實施例，CMOS非揮發性EEPROM單元400A為圖2A之EPROM單元100之修改，其包括抹除裝置40且將第三隔離氧化物區域15C併入於BOX層14之頂面上，該第三隔離氧化物區域15C定位於儲存pFET 13'之p+摻雜源極區域之右側。第三隔離氧化物區域15C與抹除裝置40並列，抹除裝置40具有藉由電導線44電連接至浮動閘電極FG2之抹除閘電極EG。
抹除裝置40可僅為具有厚度大體上與pFET 13'之厚閘極介電質25F相等之第二厚閘極介電層27的FET之一半。抹除裝置40包括形成於BOX層14之頂面上之SOI層中的p摻雜區域41P及n+摻雜區域42。p摻雜區域41P與第三隔離氧化物區域15C之右邊緣並列。n+摻雜區域42定位於p摻雜區域41P之右側且在另一側與右側隔離氧化物區域15R之左邊緣並列。第二厚閘極介電層27形成於p摻雜區域41P及n+摻雜區域42之一部分的上方，其中抹除閘電極EG形成於第二厚閘極介電層27之頂面上，抹除閘電極EG重疊閘極邊緣界定的n型擴散區域42。抹除閘極矽化接觸點43形成於n+摻雜區域42之一部分上且與抹除閘電極EG分隔開。總之，在圖4A中，抹除裝置40包括形成於SOI層中之p摻雜區域41P、n+摻雜區域42、形成於p摻雜區域41P及n+摻雜區域42上方之第二厚閘極介電層27，亦即，抹除閘電極EG形成於第二厚閘極介電層27上。如圖4A中所示，抹除閘電極EG下方之區域41P可為p型，正如在n-通道FET中。
可藉由將大正電壓施加至抹除線43ERL以使得浮動閘電極中之電子穿隧出至抹除線電極來抹除記憶體裝置。因為記憶體單元400A中存在存取電晶體11'，所以不關注過度抹除。
在EEPROM單元400A中，抹除閘電極EG亦浮動，因為抹除閘電極EG與浮動閘電極FG2兩者均不連接至外部端子。雖然單元400A在其他方面於結構上與圖2A之單元100相同，但存取nFET存取電晶體11'可為規則的高效能邏輯電晶體。SOI CMOS單元400A具有勝於塊體CMOS版本之顯著密度優點。
圖4B展示包括圖4A之EEPROM單元400A之3-x-3 EEPROM陣列4001，其中存取nFET 11'與儲存nFET 13'連接於EEPROM陣列4001中。EEPROM陣列4001包括三條字線WL0、WL1、WL2、三條位元線BL0、BL1、BL2，及兩條選擇線SL0、SL1。存取nFET 11'之閘電極G1連接至WL0字線28A；且存取nFET 11'之源極接觸點22(S)連接至SL0選擇線22SL。儲存pFET 13'之源極接觸點26(S)連接至BL1位元線26BL；且儲存pFET 13'之浮動閘電極FG2浮動(亦即，不連接至任何外部線)。參看圖2A、圖2B及圖2C，存取nFET 11'之汲極區域18與儲存pFET 13'之汲極區域19藉由共同、浮動汲極接觸點24'(D)而互連，該共同、浮動汲極接觸點24'(D)包含亦為浮動之節點(因為如上所述，其亦不連接至任何外部線)。
第三實施例：SOI EEPROM
圖4C展示根據本發明之CMOS非揮發性EEPROM單元400B，其為圖4A之EEPROM單元400A之修改。在圖4C中，圖4A之在抹除閘電極EG下方之p-摻雜區域41P已被n-摻雜區域41N替代以增加抹除閘極EG與n型區域41N及n+摻雜區域42之重疊。
第四實施例：SOI EEPROM
圖4D展示根據本發明之CMOS非揮發性EEPROM單元400C，其為圖4A之EEPROM單元400A之修改，其中圖4A之浮動閘電極FG2在p-摻雜區域41P上方向右遠遠地延伸以服務於抹除裝置40之抹除閘極功能。亦即，浮動閘電極FG2直接連接至裝置40之抹除閘電極EG且與抹除閘電極EG成一體。應注意，浮動閘電極FG2並不直接於p+摻雜區域21上方運作，因為p+摻雜區域21通常係藉由自動對準浮動閘極FG2之邊緣的離子植入而引入。
第五實施例：SOI EEPROM
圖4E展示根據本發明之CMOS非揮發性EEPROM單元400D，其為圖4C之EEPROM單元400B之修改。在圖4E中，圖4C之浮動閘電極FG2在抹除裝置40之n摻雜區域41N及n+區域42之一部分上方向右遠遠地延伸。
在以下表II中展示用於在低於100nm之CMOS技術中操作此種EEPROM記憶體單元之典型電壓，其中Vdd作為CMOS電源，其通常為大致1.0V。
第六實施例：塊體EPROM
圖5A為根據本發明之在塊體CMOS實施例中實施的具有存取nFET 31'及儲存pFET 33'之塊體CMOS EPROM單元500之橫截面的示意圖。單元500包括左側隔離氧化物區域35L、中央隔離氧化物區域35C及右側隔離氧化物區域35R。P-井定位於左側隔離氧化物區域35L與中央隔離氧化物區域35C之間。N-井定位於中央隔離氧化物區域35C與右側隔離氧化物區域35R之間。
形成於P-井中之nFET 31'包括鄰近左側隔離氧化物區域35L與P-井中之n-FET通道區域並列而形成之n+摻雜源極區域32'及接近n-FET通道區域且鄰近中央隔離氧化物區域35C而形成之n+摻雜汲極區域58，其中薄閘極介電層23形成於n-FET通道區域上方，且閘電極G5形成於薄閘極介電層23上方。
形成於N-井中之儲存pFET 33'包括鄰近中央隔離氧化物區域35C與N-井中之p-FET通道區域並列而形成之p+摻雜汲極區域59，及接近p-FET通道區域且鄰近右側隔離氧化物區域35R而形成之p+摻雜源極區域36，其中厚閘極介電層25F形成於p-FET通道區域上方，且浮動閘電極FG3形成於厚閘極介電層25F上方。
nFET 31'之n+源極區域32'藉由線22SL而連接至選擇電壓VSL ，選擇nFET 31'之閘極G5藉由字線28A而連接至電壓VWL ，且p+源極區域36藉由線26BL而連接至位元線電壓VBL ，且線34使汲極58與59互連。儲存閘極FG3、線34以及汲極58及59為浮動的。
圖5B為圖5A之裝置的電路示意圖。
第七實施例：塊體EEPROM
圖6為根據本發明之塊體CMOS EEPROM單元600之橫截面的示意圖，塊體CMOS EEPROM單元600為圖5A之修改，修改之處在於：已將抹除裝置40'添加至存取nFET 31'及儲存pFET 33'，其中具有類似標誌之類似元件具有類似功能及識別碼。EEPROM單元600包括類似於圖4A之抹除裝置40之抹除裝置40'，其包括形成於厚閘極介電層27上之抹除閘電極EG，厚閘極介電層27形成於右側P-井上且重疊n+摻雜區域42'。
更詳細地，EEPROM單元600包括左側隔離氧化物區域35L、在左側隔離氧化物區域35L右側之中央隔離氧化物區域35C、與其並列之右側隔離氧化物區域35R及更右側之額外隔離區域35E。左側P-井定位於左側隔離氧化物區域35L與中央隔離氧化物區域35C之間。中央N-井定位於中央隔離氧化物區域35C與右側隔離氧化物區域35R之間。抹除裝置40'之右側P-井定位於右側隔離氧化物區域35R與更右側之額外隔離氧化物區域35E之間。
EEPROM 600之抹除裝置40'包含包括右側P-井(其具有形成於P-井中之p摻雜通道區域及n+摻雜區域42')、用於抹除閘極EG之厚閘極介電層27(其形成於p-摻雜區域及n+摻雜區域42'之一部分上)之n-FET的一半。抹除閘電極EG形成於厚閘極介電層27上。厚閘極介電層27之厚度大體上與儲存pFET 33'之厚閘極介電質25F相等。
n+摻雜區域42'在第二P-井之頂面中之右側上與額外隔離氧化物區域35E之左側緣並列而定位。厚閘極介電層27處於P-井之頂面上且僅輕微伸過n+摻雜區域42'之一部分。抹除閘電極EG形成於厚閘極介電層27之頂面上，其中抹除閘電極EG重疊閘極邊緣界定的n型擴散區域42'。抹除閘極接觸點43形成於n+摻雜區域42'中及n+摻雜區域42'之頂面上且與抹除閘電極EG分隔開。
在圖6中，由於隔離p-井與n-井所需的左側隔離氧化物區域35L、中央隔離氧化物區域35C及右側隔離氧化物區域35R及額外隔離氧化物區域35E之大面積等，單元面積顯著較大。為了減小塊體CMOS實施中之單元面積，設計者通常使用p-FET而非n-FET用於存取電晶體。此種所有p-FET塊體CMOS之實施描述於先前技術Yang之名為"Single Poly Embedded EPROM"之美國專利第6,678,190號及Hsu之名為"Single-Poly EPROM"之美國專利第6,711,064號中。然而，使用nFET電晶體與pFET存取電晶體相比較導致較快的記憶體裝置操作，因為nFET約為pFET兩倍之快。
本發明之CMOS非揮發性記憶體裝置如同CMOS反相器而起作用。因此，該等CMOS非揮發性記憶體裝置可易於經調適以充當可程式化CMOS邏輯電路。因為反相器為用於邏輯電路之基本建構區塊，所以接下來描述CMOS非揮發性記憶體裝置之充當可程式化CMOS反相器之調適。
在圖2B及圖5B中(其為本發明之EPROM裝置之電路表示)，汲極節點24'(D)為浮動的且並不用作電信號。然而，如圖7A中所展示，若將汲極節點24'上之汲極節點電壓視為輸出電壓VOUT ，且將存取裝置閘極電壓視為輸入電壓，則吾人具有下文所描述之可程式化CMOS反相器。
第八實施例：SOI可程式化CMOS浮動閘極反相器
圖7A展示可程式化CMOS反相器700之SOI實施例的示意性橫截面圖。圖7B為圖7A之反相器700的電路示意圖。圖7C為圖7A之反相器700在"0"狀態中之電壓迹線。圖7D為圖7A之反相器700在"1"狀態中之電壓迹線。圖7E為可程式化反相器701之電路示意圖，可程式化反相器701為圖7A之反相器700之修改，其可經重新程式化。
圖7F展示圖7A之反相器之可重新程式化修改的垂直FET實施例701'。
圖7G展示圖7A之反相器之可重新程式化修改的FinFET實施例701"。下文包括垂直FET及FinFET及其其他實施例的論述。
圖7A之可程式化CMOS反相器700之實體結構與圖2A之所提議CMOS EPROM單元100相同，可程式化CMOS反相器700包括串聯的可程式化浮動閘電極儲存pFET 13'及規則的存取nFET 11'。接觸點122(S)連接至線122，線122將等於零伏特之參考電壓Vss (亦即，接地電壓)施加至nFET 11'之源極區域16。nFET 11'之閘電極G7藉由線128而連接至輸入端子VIN 。第二矽化接觸點24'將pFET 13'之p+摻雜汲極區域19及nFET 11'之n+摻雜汲極區域18連接至輸出電位端子VOUT 。第三矽化接觸點126(S)將pFET 13'之p+源極區域21連接至電源端子Vdd 。浮動閘極FG7不連接至外部線(類似於圖2A之浮動閘極FG2)。可使用與配合圖2A之EPROM 100所使用之方案相同的方案來程式化可程式化CMOS反相器700。在'0'狀態中(或在程式化之前)，無電子儲存於浮動閘電極FG7中且儲存pFET 13'處於斷開狀態中並具有高電阻。在'1'狀態中(在程式化之後)，電子儲存於浮動閘電極FG7中且儲存pFET 13'接通並具有低電阻。對於邏輯應用，電路等效於具有可程式化電阻器負載之nFET開關。在'0'狀態中，可程式化CMOS反相器700之電路僅類似於普通反相器而運轉。當輸入電壓VIN 自0V切換至Vdd時，輸出自Vdd切換至0V。在'1'狀態中，若儲存pFET 13'之電阻充分地低於存取nFET 11'之電阻，則當輸入自0V切換至Vdd時，接觸點24'上之輸出電壓VOUT 將保持為接近Vdd。必要時，可添加額外反相級以完全恢復輸出電壓位準。
可程式化反相器701包括添加至可程式化反相器之可經抹除的抹除閘極EG以使得反相器701為電子式可抹除程式化反相器。
第九實施例：塊體可程式化CMOS浮動閘極反相器
圖8A展示可程式化CMOS反相器800之塊體實施例的實體結構，可程式化CMOS反相器800為圖5A之EPROM裝置500之修改。在圖8A中，可程式化CMOS反相器800連接至電壓且以與圖7A及圖7B之可程式化反相器700相同之方式進行操作。圖8B為圖8A之反相器800的電路示意圖。圖8C為圖8A之反相器800在"0"狀態中之電壓迹線。圖8D為圖8A之反相器800在"1"狀態中之電壓迹線。圖8E為可程式化反相器801之電氣示意圖，可程式化反相器801為圖8A之反相器800之修改，修改之處在於：可程式化反相器801具有抹除閘極且因此為電子式可抹除的且可經重新程式化。
更詳細地，反相器800包括左側隔離氧化物區域35L、左側隔離氧化物區域35L右側之中央隔離氧化物區域35C、與其並列的處於反相器800之右邊緣上之右側隔離氧化物區域35R。左側P-井定位於左側隔離氧化物區域35L與中央隔離氧化物區域35C之間。右側N-井定位於中央隔離氧化物區域35C與右側隔離氧化物區域35R之間。
形成於P-井中之存取nFET 31'包括鄰近左側隔離氧化物區域35L與P-井中之n-FET通道區域並列而形成之n+摻雜源極區域32'及接近n-FET通道區域鄰近中央隔離氧化物區域35C而形成之n+摻雜汲極區域58，其中薄閘極介電層23形成於n-FET通道區域上方，且閘電極G9形成於薄閘極介電層23上方。形成於N-井中之儲存pFET 33'包括鄰近中央隔離氧化物區域35C與N-井中之p-FET通道區域並列而形成之p+摻雜汲極區域59，及接近p-FET通道區域鄰近右側隔離氧化物區域35R而形成之p+摻雜源極區域36，其中厚閘極介電層25F形成於p-FET通道上方，且浮動閘電極FG9形成於厚閘極介電層25F上方。
nFET 31'之源極32'藉由線22SL而連接至等於零伏特之參考電壓Vss (亦即，接地電壓)，nFET 31'之閘極G9藉由線28A而連接至電壓VIN ，n+汲極58與p+汲極59兩者均藉由互連線34連接至輸出端子VOUT ，且p+源極區域36連接至電源電壓Vdd 。儲存閘極FG9及線34為浮動的。
若浮動閘電極儲存pFET 33'未經程式化，亦即，當浮動閘電極FG9不儲存電子時，浮動閘極記憶體元件處於'0'狀態中且浮動閘極儲存pFET 33'為弱傳導的。當輸入為低時，藉由弱傳導之儲存pFET 33'將輸出拉高；當輸入為高時，nFET將輸出拉低。此展示於圖8C中。
在浮動閘極pFET FG9經程式化之情況下，亦即，當浮動閘電極儲存電子時，浮動閘極記憶體元件處於'1'狀態中且浮動閘極pFET為強傳導的。當輸入為低時，藉由強傳導之pFET將輸出拉高；當輸入為高時，藉由強傳導之pFET使輸出保持為高。此展示於圖8D中。
圖8E之可程式化反相器801包括添加至可程式化反相器可經抹除之抹除閘極EG以使得反相器801為可程式化、電子式可抹除的，且可經重新程式化。
下文給出基於來自65nm CMOS技術之實驗資料的詳細設計實例。
圖9展示依據突崩電子注入時間的pFET之所量測浮動閘電極電壓移位(相對於源極電壓)。在跨越源極與汲極3V之電壓之情況下，浮動閘電極電壓歸因於所注入電子之儲存而自0V改變為-1.65V。此電壓足夠低以接通具有-0.4V之臨限電壓之pFET。
假定3V之程式化電壓，可將程式化狀態中之pFET電阻估計為如下：
R=1/W(Rsd+L‧Rch)　(1)
其中W為通道寬度且L為通道長度，Rsd為寄生源極/汲汲串聯電阻且Rch為通道薄層電阻。可自程式化狀態中之浮動閘電極電壓估計通道薄片電阻Rch：
Rch=(L/W)‧1/(μCox|Vg-Vt|)　(2)
其中μ為電洞遷移率，Cox為閘極氧化物電容且Vg及Vt分別為浮動閘電極電壓及pFET臨限電壓。
65nm技術中用於厚氧化物pFET之典型數字為：L=0.1μm，Cox=12fF/μm2 ，Rsd=400歐姆且μ=100cm2 /Vsec。
在程式化狀態中，|Vg-Vt|=1.65V-0.4V=1.25V。所得Rch為~7000歐姆/平方且R為1100歐姆(對於1μm寬之pFET)。
對於具有1μm寬nFET之CMOS可程式化開關，可自下文描述之圖10中之分析確定適當pFET寬度。
圖10展示用於估計CMOS可程式化開關之輸出電壓位準的圖形方法，包括在Vgs=Vdd=1V下量測的薄氧化物nFET輸出特徵。此對應於Vdd之輸入電壓。兩條負載線疊加。nFET輸出特徵與pFET負載線之交點給出輸出電壓位準。具有淺斜度之負載線對應於程式化之前的具有高電阻之pFET。具有陡斜度之負載線對應於具有220歐姆之電阻之程式化pFET。選擇負載線以給出0.8V之輸出位準，以允許邏輯'高'狀態之足夠裕度。因此，適當pFET寬度為1100歐姆-微米/220歐姆=5微米。
上述分析展示所提議電路中之為5:1的pFET與nFET之寬度比提供可程式化邏輯開關之功能。
第十及第十一實施例：具有與浮動閘極pFET並聯之規則pFET之可程式化CMOS浮動閘極反相器。
圖11A展示可程式化CMOS反相器1100之電氣示意性電路圖。圖11B為圖11A之反相器1100在"0"狀態中之電壓迹線。圖11C為圖11A之反相器1100在"1"狀態中之電壓迹線。圖11D為可程式化反相器1101之電氣示意圖，可程式化反相器1101為圖11A之反相器1100之修改，其可經重新程式化，如熟習此項技術者將鑒於上述對類似結構之描述而將充分理解的。
圖12A展示可程式化CMOS反相器1200之電氣示意性電路圖。圖12B為圖12A之反相器1200在"0"狀態中之電壓迹線。圖12C為圖12A之反相器1200在"1"狀態中之電壓迹線。圖12D為可程式化反相器1201之電氣示意圖，可程式化反相器1201為圖12A之反相器1200之修改，其可經重新程式化，如熟習此項技術者將鑒於上述對類似結構之描述而將充分理解的。
可藉由將pFET添加至可程式化CMOS反相器以使得規則pFET與浮動閘極pFET 13'如圖11A及圖12A之電路示意圖中所示並聯連接來增強圖7A之可程式化CMOS反相器的雜訊裕度。規則pFET 13R之設計與圖1A中所展示的規則CMOS反相器之pFET 13相同。圖11A及圖12A中之圖式之類似元件具有與圖7A中所展示之元件相同的功能。
當浮動閘極pFET經程式化為處於傳導狀態("1"狀態)中時，圖7A、圖11A及圖12A中之可程式化反相器700、1100及1200具有相同特徵。當浮動閘極pFET處於非傳導狀態("0"狀態)中時，圖11A中之反相器1100及圖12A中之反相器1200具有比圖7A中之反相器700低之雜訊。
在圖7A中，在浮動閘極pFET 13'未經程式化之情況下，亦即，當浮動閘電極FG7不儲存電子時，浮動閘極記憶體元件處於'0'狀態中且浮動閘極pFET 13'為弱傳導的。當輸入為低時，藉由弱傳導之pFET 13'將線24'上之輸出拉高；但若浮動閘極pFET 13'不傳導或太微弱地傳導，則其將不能夠自始至終地將輸出拉至Vdd。因此，線24'上之輸出信號VOUT 中可存在高雜訊。
如圖11A及圖12A中所示，可藉由添加與浮動閘極pFET 13'並聯之規則pFET 13R而完全避免上文所描述的輸出高雜訊問題。當輸入為低時，所添加規則pFET藉由輸入電壓而接通且將輸出拉至Vdd。
在圖11A中，浮動閘極pFET之源極與所添加規則pFET之源極兩者連接至相同電源電壓Vdd。
在圖12A中，浮動閘極pFET 13'與所添加規則pFET 13R分別連接至單獨的電源電壓Vdd2及Vdd1。此給出程式化浮動閘極pFET 13'中之較大靈活性。舉例而言，可在程式化期間增加Vdd2以加速程式化過程。在完成程式化之後，可使Vdd2返回至較低值以用於正常電路操作。
圖13A展示EPROM單元1300之垂直FET實施例且圖13B展示EPROM單元1300之存取裝置nFET 11'及浮動閘極pFET 13'之電路圖。在上文中，已在最常用之平面FET結構的方面參看圖2、圖4、圖5、圖6及圖7描述了本發明。在使用中存在其他FET裝置結構。舉例而言，如圖13A中所說明，非揮發性EPROM單元1300包括一對垂直FET結構(提供nVFET 11'及pVFET 13')，其中裝置電流自源極22(S)及26(S)垂直地流至藉由線24'(D)而互連之各別汲極D。對於一般熟習此項技術者而言，顯而易見的是：可藉由任何FET裝置結構或裝置結構之任何組合來實施本發明。
圖14A為包括一對FinFET結構nFinFET 11'及pFinFET 13'之非揮發性EPROM單元1400的平面圖。FinFET 11'及13'之裝置本體包含分別藉由類似鰭片之非常薄之半導體片形成的鰭片11F及13F，該等鰭片具有兩個(亦即，雙)裝置傳導通道(鰭片之垂直表面中之每一者上一者)。圖14B展示EPROM單元1400沿著圖14A中之線A-A'所取的垂直剖面。圖14C為圖14A及圖14B中所示之EPROM單元1400的電路圖，其展示均為FinFET之存取裝置nFET 11'及浮動閘極pFET 13'，
圖15展示EPROM單元，其中存取FET為nFinFET且浮動閘極pFET為垂直pVFET。
圖16展示EPROM單元，其中存取FET為垂直nVFET且浮動閘極pFET為pFinFET。
圖17展示EPROM單元，其中存取FET為諸如圖2、圖4、圖5、圖6及圖7中所展示之nFET之平面nFET，且浮動閘極pFET為垂直pVFET。
圖18展示EPROM單元，其中存取FET為諸如圖2、圖4、圖5、圖6及圖7中所展示之nFET之平面nFET，且浮動閘極pFET為pFinFET。
圖19展示EPROM單元，其中存取FET為垂直nVFET且浮動閘極pFET為平面pFET。
圖20展示EPROM單元，其中存取FET為nFinFET且浮動閘極pFET為平面pFET。
圖21展示可重新程式化反相器，其中反相器之nFET為nFinFET且浮動閘極pFET為垂直pVFET。
圖22展示可重新程式化反相器，其中nFET為垂直nVFET且浮動閘極pFET為pFinFET。
圖23展示可重新程式化反相器，其中nFET為平面nFET且浮動閘極pFET為垂直pVFET。
圖24展示可重新程式化反相器，其中nFET為平面nFET且浮動閘極pFET為pFinFET。
圖25展示可重新程式化反相器，其中nFET為垂直nVFET且浮動閘極pFET為平面pFET。
圖26展示可重新程式化反相器，其中nFET為nFinFET且浮動閘極pFET為平面pFET。
相同種類之組合可經提供用於本發明之所有其他實施例，此將由熟習此項技術者充分理解。
上述描述僅揭示本發明之例示性實施例。一般熟習此項技術者將易於瞭解上文所揭示之設備及方法的處於本發明之範疇內之修改。雖然在以上特定例示性實施例之方面描述了本發明，但熟習此項技術者將認識到可藉由附加申請專利範圍之精神及範疇內之修改來實踐本發明，亦即，可在不脫離本發明之精神及範疇的情況下在形式及細節上進行改變。因此，雖然結合本發明之例示性實施例來揭示本發明，但應理解，可進行改變以提供可處於本發明之精神及範疇內之其他實施例且所有此等改變在本發明之範圍內且本發明涵蓋藉由以下申請專利範圍界定之標的物。
10．．．CMOS反相器
11．．．SOI nFET
11'．．．存取nFET/存取nFET裝置/存取電晶體/nFinFET/nVFET/存取裝置nFET
11F．．．鰭片
12．．．基板/矽基板
13．．．SOI pFET
13'．．．浮動閘極儲存pFET/pFET裝置/pFinFET/pVFET/浮動閘極pFET
13F．．．鰭片
13R．．．規則pFET
14．．．內埋式氧化物(BOX)層
15C．．．第三隔離氧化物區域
15L．．．左側隔離氧化物區域
15R．．．右側隔離氧化物區域
16．．．n+摻雜源極區域/摻雜區域
17．．．p摻雜通道區域/摻雜區域
18．．．n+汲極區域/n+摻雜汲極區域/摻雜區域
19．．．p+摻雜汲極區域/摻雜區域
20．．．n摻雜通道區域/摻雜區域
21．．．p+源極區域/p+摻雜源極區域/摻雜區域
22(S)．．．第一矽化接觸點/第一矽化接觸區域/源極接觸點/源極
22SL．．．SL0選擇線
23．．．薄閘極介電層/第一閘極介電層/薄閘極氧化物層
24．．．第二矽化接觸點/第二矽化接觸區域
24'(D)．．．共同、浮動汲極接觸點/電短路節點/第二矽化接觸點/線/汲極節點
25．．．第二閘極介電層
25F．．．　第一厚閘極介電層/浮動閘極介電質(氧化矽)之層/厚閘極介電質
26BL．．．BL1位元線
26(S)．．．第三矽化接觸點/第三矽化接觸區域/源極接觸點/源極
27．．．第二厚閘極介電層
28A．．．線/WL0字線
28B．．．線
30．．．MOS FET EPROM裝置
31．．．塊體pFET
31'．．．存取nFET
32(S)．．．p+摻雜源極區域
32'．．．n+摻雜源極區域/源極
33．．．塊體pFET
33'．．．儲存pFET/浮動閘極儲存pFET
34．．．線/互連線
35C．．．中央隔離氧化物區域
35E．．．額外隔離區域/額外隔離氧化物區域
35L．．．左側隔離氧化物區域
35R．．．右側隔離氧化物區域
36．．．p+汲極區域/p+摻雜源極區域
37．．．共用p+摻雜區域
39．．．N-井
40．．．抹除裝置
40'．．．抹除裝置
41N．．．n-摻雜區域/n型區域
41P．．．p摻雜區域
42．．．n+摻雜區域/n型擴散區域
42'．．．n+摻雜區域/n型擴散區域
43．．．抹除閘極矽化接觸點/抹除閘極接觸點
43ERL．．．抹除線
44．．．電導線
58．．．n+摻雜汲極區域/n+汲極
59．．．p+摻雜汲極區域/p+汲極
100．．．非揮發性EPROM單元/裝置/記憶體單元
122．．．線
122(S)．．．接觸點
126(S)．．．第三矽化接觸點
128．．．線
200．．．EPROM陣列
400A．．．CMOS非揮發性EEPROM單元/記憶體單元
400B．．．CMOS非揮發性EEPROM單元
400C．．．CMOS非揮發性EEPROM單元
400D．．．CMOS非揮發性EEPROM單元
500．．．塊體CMOSEPROM單元/EPROM裝置
600．．．塊體CMOSEEPROM單元
700．．．可程式化CMOS反相器
701．．．可程式化反相器
701'．．．反相器之可重新程式化修改的垂直FET實施例
701"．．．反相器之可重新程式化修改的FinFET實施例
800．．．可程式化CMOS反相器
801．．．可程式化反相器
1100．．．可程式化CMOS反相器
1101．．．可程式化反相器
1200．．．可程式化CMOS反相器
1201．．．可程式化反相器
1300．．．EPROM單元/非揮發性EPROM單元
1400．．．非揮發性EPROM單元
4001．．．3-X-3EEPROM陣列
BL0．．．位元線
BL1．．．位元線
BL2．．．位元線
CH1．．．n摻雜通道區域/第一通道區域
CH2．．．n摻雜通道區域
D．．．汲極
EG．．．抹除閘電極
FG1．．．第一浮動閘電極
FG2．．．浮動閘電極
FG3．．．浮動閘電極
FG7．．．浮動閘極/浮動閘電極
FG9．．．浮動閘電極/儲存閘極/浮動閘極pFET
G1．．．第一閘電極
G2．．．第二閘電極
G3．．．第三閘電極
G5．．．閘電極/閘極
G7．．．閘電極
G9．．．閘電極/閘極
SL0．．．選擇線
SL1．．．選擇線
VBL ．．．位元線電壓
Vdd ．．．電源端子/電源電壓
Vdd1．．．電源電壓
Vdd2．．．電源電壓
VIN ．．．輸入端子/輸入電位
VOUT ．．．輸出端子/輸出電位端子/輸出信號
VSL ．．．選擇電壓
VSL0 ．．．電位
Vss ．．．參考電壓/參考電位
VWL ．．．電壓
VWL0 ．．．正字線電壓
WL0．．．字線
WL1．．．字線
WL2．．．字線
圖1A為包含形成於BOX基板上之SOI層上之SOI nFET及SOI pFET的先前技術CMOS反相器之橫截面的示意圖。
圖1B為圖1A之裝置的電路示意圖。
圖1C展示圖1B之反相器電路的輸入信號與輸出信號之間的關係。
圖1D展示包含pFET存取裝置及浮動閘極儲存pFET裝置之先前技術EPROM裝置之橫截面的示意圖。
圖2A展示根據本發明之非揮發性EPROM單元的橫截面示意圖，該非揮發性EPROM單元為圖1A之反相器之修改，其包括形成於BOX基板上之SOI層上的存取nFET及浮動閘極儲存pFET。圖2B為圖2A之EPROM單元的電路示意圖。圖2C展示包括圖2A之EPROM單元之3-x-3 EPROM陣列，其中EPROM單元之存取nFET與儲存pFET連接於陣列中。
圖3為以安培表示之閘極電流與閘極電壓之間的關係之曲線圖，其展示在用於65-nm產生CMOS裝置之汲極至源極電壓(Vds)之固定值下量測的用於典型浮動閘極儲存pFET之源極至汲極電流及熱電子注入電流。
圖4A展示包含根據本發明之CMOS非揮發性EEPROM單元的實施例，該CMOS非揮發性EEPROM單元為圖2A之EPROM單元之修改，其將第三隔離氧化物區域併入於BOX層之頂面上，其包括抹除裝置。
圖4B展示包括圖4A之EEPROM單元之3-x-3 EPROM陣列，其中EEPROM單元之存取nFET與儲存pFET連接於陣列中。
圖4C展示根據本發明之CMOS非揮發性EEPROM單元，其為圖4A之EEPROM單元之修改，其中圖4A之在抹除閘電極下方之p-摻雜區域已被n-摻雜區域替代以增加抹除閘極與抹除裝置之n型區域及n+摻雜區域之重疊。
圖4D展示根據本發明之CMOS非揮發性EEPROM單元，其為圖4A之EEPROM單元之修改，其中浮動閘電極在p-摻雜區域上方向右遠遠地延伸以服務於單元之抹除裝置之抹除閘極功能。
圖4E展示根據本發明之CMOS非揮發性EEPROM單元，其為圖4C之EEPROM單元之修改，其中圖4C之浮動閘電極在抹除閘極之n摻雜區域及n+區域之一部分上方向右遠遠地延伸。
圖5A為根據本發明之在塊體CMOS實施例中實施的具有存取nFET及儲存pFET之CMOSEPROM單元之橫截面的示意圖。圖5B為圖5A之裝置的電路示意圖。
圖6為根據本發明之塊體CMOS EEPROM單元之橫截面的示意圖，該塊體CMOS EEPROM單元為圖5A之CMOS EPROM之修改，其將抹除裝置添加至圖5A之CMOS EPROM的存取nFET及儲存pFET。
圖7A展示根據本發明之可程式化CMOS反相器之SOI實施例的示意性橫截面圖。圖7B為圖7A之反相器的電路示意圖。圖7C為圖7A之反相器在"0"狀態中之電壓迹線。圖7D為圖7A之反相器在"1"狀態中之電壓迹線。圖7E為可抹除程式化反相器之電路示意圖，該可抹除程式化反相器為圖7A之反相器之可重新程式化修改。
圖7F展示圖7A之反相器之可重新程式化修改的垂直FET實施例。
圖7G展示圖7A之反相器之可重新程式化修改的FinFET實施例。
圖8A展示根據本發明之可程式化CMOS反相器之塊體實施例的實體結構，該可程式化CMOS反相器為圖5A之EPROM裝置之修改。圖8B為圖8A之反相器的電路示意圖。圖8C為圖8A之反相器在"0"狀態中之電壓迹線。圖8D為圖8A之反相器在"1"狀態中之電壓迹線。圖8E為可抹除程式化反相器之電氣示意圖，該可抹除程式化反相器為圖8A之反相器之可重新程式化修改。
圖9展示依據突崩電子注入時間的pFET之所量測浮動閘電極電壓移位(相對於源極電壓)。
圖10展示用於估計CMOS可程式化開關之輸出電壓位準的圖形方法，包括在Vgs=Vdd=1V下量測的薄氧化物nFET輸出特徵。
圖11A展示根據本發明之可程式化CMOS反相器的示意性電路圖。圖11B為圖11A之反相器在"0"狀態中之電壓迹線。圖11C為圖11A之反相器在"1"狀態中之電壓迹線。圖11D為可程式化反相器之電路示意圖，該可程式化反相器為圖11A之反相器之可重新程式化修改，其可經重新程式化。
圖12A展示可程式化CMOS反相器的電路示意圖。圖12B為圖12A之反相器在"0"狀態中之電壓迹線。圖12C為圖12A之反相器在"1"狀態中之電壓迹線。圖12D為可程式化反相器之電氣示意圖，該可程式化反相器為圖12A之反相器之可重新程式化修改，其可經重新程式化。
圖13A展示包括一對垂直FET結構之非揮發性EPROM單元。圖13B為均為垂直FET的存取裝置及浮動閘極裝置之電路圖。
圖14A為包括一對FinFET裝置之非揮發性EPROM單元的平面圖。圖14B展示圖14A之EPROM單元沿著圖14A中之線A-A'所取的垂直剖面。圖14C為圖14A及圖14B之EPROM單元的電路圖，其展示存取裝置nFET及浮動閘極pFET。
圖15展示EPROM單元，其中存取FET為nFinFET且浮動閘極pFET為垂直pVFET。
圖16展示EPROM單元，其中存取FET為垂直nVFET且浮動閘極FET為pFinFET。
圖17展示EPROM單元，其中存取FET為諸如圖2、圖4、圖5、圖6及圖7中所展示之nFET之平面nFET，且浮動閘極FET為垂直pVFET。
圖18展示EPROM單元，其中存取FET為諸如圖2、圖4、圖5、圖6及圖7中所展示之nFET之平面nFET，且浮動閘極FET為pFinFET。
圖19展示EPROM單元，其中存取FET為垂直nVFET且浮動閘極FET為平面pFET。
圖20展示EPROM單元，其中存取FET為nFinFET且浮動閘極FET為平面pFET。
圖21展示可重新程式化反相器，其中nFET為nFinFET且浮動閘極pFET為垂直pVFET。
圖22展示可重新程式化反相器，其中nFET為垂直nVFET且浮動閘極pFET為pFinFET。
圖23展示可重新程式化反相器，其中nFET為平面nFET且浮動閘極pFET為垂直pVFET。
圖24展示可重新程式化反相器，其中nFET為平面nFET且浮動閘極pFET為pFinFET。
圖25展示可重新程式化反相器，其中nFET為垂直nVFET且浮動閘極pFET為平面pFET。
圖26展示可重新程式化反相器，其中nFET為nFinFET且浮動閘極pFET為平面pFET。
11'．．．存取nFET/存取nFET裝置/存取電晶體/nFinFET/nVFET/存取裝置nFET
12．．．基板/矽基板
13'．．．浮動閘極儲存pFET/pFET裝置/pFinFET/pVFET/浮動閘極pFET
14．．．內埋式氧化物(BOX)層
15L．．．左側隔離氧化物區域
15R．．．右側隔離氧化物區域
16．．．n+摻雜源極區域/摻雜區域
17．．．p摻雜通道區域/摻雜區域
18．．．n+汲極區域/n+摻雜汲極區域/摻雜區域
19．．．p+摻雜汲極區域/摻雜區域
20．．．n摻雜通道區域/摻雜區域
21．．．p+源極區域/p+摻雜源極區域/摻雜區域
22(S)．．．第一矽化接觸點/第一矽化接觸區域/源極接觸點/源極
22SL．．．SL0選擇線
23．．．薄閘極介電層/第一閘極介電層/薄閘極氧化物層
24'(D)．．．共同、浮動汲極接觸點/電短路節點/第二矽化接觸點/線/汲極節點
25F．．．第一厚閘極介電層/浮動閘極介電質(氧化矽)之層/厚閘極介電質
26(S)．．．第三矽化接觸點/第三矽化接觸區域/源極接觸點/源極
26．．．BL BL1位元線
28A．．．線/WL0字線
100．．．非揮發性EPROM單元/裝置/記憶體單元
FG2．．．浮動閘電極
G1．．．第一閘電極
VSL0 ．．．電位
VWL0 ．．．正字線電壓

Claims (25)

  1. 一種CMOS裝置，其包含：一基板；一形成於該基板中及/或該基板上之半導體nFET，其包括一第一源極區域、一第一通道區域及一第一汲極區域；一形成於該第一通道區域上方之薄閘極介電層及一形成於該薄閘極介電層上方之第一閘電極；一半導體pFET裝置，其與該nFET裝置並列地形成於該基板中及/或該基板上且包括一第二源極區域、一第二通道區域及一第二汲極區域；一形成於該第二通道區域上方之厚閘極介電層及一形成於該厚閘極介電層上方之浮動閘電極，其中該厚閘極介電層大體上厚於該薄閘極介電層以便抵抗電荷穿過其之不合需要的穿隧；一連接至該第一汲極區域與該第二汲極區域兩者之共同汲極節點，在一記憶體裝置之狀況下，其不具有至該共同汲極節點之外部連接，但在一反相器之狀況下，其存在至該共同汲極節點之一外部連接；及至該第一源極區域及至該第二源極區域及至該第一閘電極之外部電路連接。
  2. 如請求項1之CMOS裝置，其中該基板包括一形成於矽塊塊上之絕緣體上矽(SOI)層。
  3. 如請求項1之CMOS裝置，其中該基板包括該pFET之一N-井及該nFET之一P-井。
  4. 如請求項1之CMOS裝置，其中該裝置包含一EPROM記憶體。
  5. 如請求項4之CMOS裝置，其中該基板包括一形成於矽塊上之絕緣體上矽(SOI)層。
  6. 如請求項4之CMOS裝置，其中該基板包括該pFET之一N-井及該nFET之一P-井。
  7. 如請求項1之CMOS裝置，其中該裝置包含一EEPROM記憶體。
  8. 如請求項7之CMOS裝置，其中該基板包括一形成於矽塊上之絕緣體上矽(SOI)層。
  9. 如請求項7之CMOS裝置，其中該基板包括該pFET之一N-井及該nFET之一P-井。
  10. 如請求項1之CMOS裝置，其中該裝置包含一可程式化反相器。
  11. 如請求項10之CMOS裝置，其中該基板包括一形成於矽塊上之絕緣體上矽(SOI)層。
  12. 如請求項10之CMOS裝置，其中該基板包括該pFET之一N-井及該nFET之一P-井。
  13. 如請求項10之CMOS裝置，其包括一額外pFET裝置，該額外pFET裝置具有一與該半導體pFET並聯形成之薄閘極介電層。
  14. 如請求項1之CMOS裝置，其中該半導體pFET裝置及該半導體nFET裝置中之至少一者包含一垂直FET。
  15. 如請求項1之CMOS裝置，其中該半導體pFET裝置及該半導體nFET裝置中之至少一者包含一FinFET。
  16. 一種CMOS記憶體裝置，其包含：一基板；一形成於該基板中及/或該基板上之半導體nFET裝置，其包括一第一源極區域、一第一通道區域及一第一汲極區域；一形成於該第一通道區域上方之薄閘極介電層及一形成於該薄閘極介電層上方之第一閘電極；一半導體pFET裝置，其與該nFET裝置並列地形成於該基板中及/或該基板上且包括一第二源極區域、一第二通道區域及一第二汲極區域；一形成於該第二通道區域上方之厚閘極介電層及一形成於該厚閘極介電層上方之浮動閘電極，其中該厚閘極介電層大體上厚於該薄閘極介電層以便抵抗電荷穿過其之不合需要的穿隧；一連接至不具有至該共同汲極節點之外部連接之該第一汲極區域與該第二汲極區域兩者之共同汲極節點；及至該第一源極區域及至該第二源極區域及至該第一閘電極之外部電路連接。
  17. 如請求項16之CMOS記憶體裝置，其中該裝置包含一EPROM記憶體。
  18. 如請求項16之CMOS記憶體裝置，其中該裝置包含一EEPROM記憶體。
  19. 如請求項16之CMOS記憶體裝置，其中該半導體pFET裝置及該半導體nFET裝置中之至少一者包含一垂直FET。
  20. 如請求項16之CMOS記憶體裝置，其中該半導體pFET裝置及該半導體nFET裝置中之至少一者包含一FinFET。
  21. 一種CMOS可程式化反相器，其包含：一基板；一形成於該基板中及/或該基板上之半導體nFET裝置，其包括一第一源極區域、一第一通道區域及一第一汲極區域；一形成於該第一通道區域上方之薄閘極介電層及一形成於該薄閘極介電層上方之第一閘電極；一半導體pFET裝置，其與該nFET裝置並列地形成於該基板中及/或該基板上且包括一第二源極區域、一第二通道區域及一第二汲極區域；一形成於該第二通道區域上方之厚閘極介電層及一形成於該厚閘極介電層上方之浮動閘電極，其中該厚閘極介電層大體上厚於該薄閘極介電層以便抵抗電荷穿過其之不合需要的穿隧；一連接至該第一汲極區域與該第二汲極區域兩者之共同汲極節點；及至該第一源極區域及至該第二源極區域及至該第一閘電極及至該共同汲極節點之外部電路連接，其中該共同汲極節點包含該反相器之一輸出。
  22. 如請求項21之CMOS可程式化反相器，其中該基板係選自由以下各物組成之群：一絕緣體上矽(SOI)及該pFET之一N-井及該nFET之一P-井。
  23. 如請求項21之CMOS可程式化反相器，其包括一額外pFET裝置，該額外pFET裝置具有一與該半導體pFET並聯形成之薄閘極介電層。
  24. 如請求項22之CMOS可程式化反相器，其包括一額外pFET裝置，該額外pFET裝置具有一與該半導體pFET並聯形成之薄閘極介電層。
  25. 如請求項21之CMOS可程式化反相器，其中該半導體pFET裝置及該半導體nFET裝置中之至少一者包含一垂直FET或一FinFET。
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