以下、本発明の実施の形態を図面に基づいて詳細に説明する。
なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態においては、MOS・FET(Metal Oxide Semiconductor Field Effect Transistor)をして電界効果トランジスタの総称とし、これをMOSと略し、pチャネル型のMOS・FETをpMOSと略し、nチャネル型のMOS・FETをnMOSと略す。
(実施の形態1)
本実施の形態1においては、例えば512メガビットの記憶容量を有するフラッシュメモリ(EEPROM)に本発明を適用した場合について説明する。ただし、本発明は512Mのものに限定されるものではなく種々適用可能であり、例えば512メガビットよりも小さい256メガビットのもの、あるいは、512メガビット以上のものにも適用可能である。
図1には、そのフラッシュメモリ(EEPROM)の一実施の形態のブロック図が示されている。まず、同図をもとに、本実施の形態1のフラッシュメモリ(EEPROM)の構成および動作の概要について説明する。
図1に示すように、本実施の形態1のフラッシュメモリ(EEPROM)は、メモリセルアレイMARYをその基本構成要素として備え、さらに、その直接周辺回路となるXアドレスデコーダXD、センスアンプデータラッチSADL、Yゲート回路YG並びにYアドレスデコーダYDを備える。
メモリアレイMARYは、半導体基板(ここでは半導体チップと称する平面四角形状の半導体の小薄板)の主面の大半を占めて配置されており、後述するように、図の水平方向に平行して配置される所定数のワード線と、これに対して垂直な方向に平行して配置される所定数のビット線と、これらのワード線およびビット線の実質的な交点に格子配列される多数の2層ゲート構造型メモリセルとを有している。このメモリセルは、同一列に配置されるm+1個を単位としてセルユニットにグループ分割され、そのセルユニットは、n+1個を単位としてメモリセルブロックを構成する。さらに、この実施の形態1のフラッシュメモリ(EEPROM)は、いわゆる階層ビット線方式を採り、メモリアレイMARYのビット線は、各セルユニットを構成するm+1個のメモリセルのドレインが共通結合されてなるサブビット線と、同一列に配置されたp+1本のサブビット線がドレイン側の選択MOSを介して選択的に接続されるメインビット線とからなる。
メモリセルアレイMARYの各セルユニットを構成するm+1のメモリセルのソースは、対応するローカルソース線にそれぞれ共通接合され、これらのローカルソース線は、対応するソース型の選択MOSを介して共通ソース線に結合される。また、メモリアレイMARYの同一行に配置されるn+1個のメモリセルのコントロールゲートは、対応するワード線にそれぞれ共通結合され、ドレイン側の選択MOSおよびソース側の選択MOSのゲートは、ワード線と平行して配置されるp+1本のドレイン側ブロック選択信号線またはソース側ブロック選択信号線の対応するビットにそれぞれ共通結合される。
本実施の形態1において、メモリアレイMARYの各セルユニットは、さらにサブビット線およびローカルソース線間、すなわち、m+1個のメモリセルの共通結合されたドレインおよびソース間にそれぞれ設けられるnチャネル型の短絡(ショート)MOSを含む。これらの短絡MOSのゲートは、同一行のn+1個を単位として対応する短絡MOS用ブロック選択信号線に共通結合される。なお、メモリアレイMARYの具体的構成および動作ならびに各セルユニットに設けられる短絡MOSの作用およびデバイス構造等については、後ほど詳細に説明する。
メモリアレイMARYのドレイン側ブロック選択信号線、ソース側ブロック選択信号線ならびに短絡MOS用ブロック選択信号線を含むワード線は、その左方においてXアドレスデコーダXDに結合され、選択的に所定の選択または非選択レベルとされる。XアドレスデコーダXDには、XアドレスバッファXBから所定ビットの内部Xアドレス信号が供給される。また、メモリ制御回路MCから内部制御信号XDGが供給され、内部電圧発生回路VGから各種内部電圧が供給される。XアドレスバッファXBには、データ入出力端子IO0〜IO7からデータ入出力回路IOおよびマルチプレクサMXを介してXアドレス信号が供給され、メモリ制御回路MCから内部制御信号XL1,XL2が供給される。
本実施の形態1において、Xアドレス信号は、特に限定されないが、8を超えるビット数とされ、データ入出力端子IO0〜IO7から2回のサイクルに分けて時分割供給される。このうち、1回目のサイクルで入力されるXアドレス信号の下位ビットは、内部制御信号XL1に従ってXアドレスバッファXBの下位ビットに取り込まれ、2回目のサイクルで入力される上位ビットは、内部制御信号XL2に従ってXアドレス信号XBの上位ビットに取り込まれる。XアドレスバッファXBは、これらのXアドレス信号を基に非反転および反転信号からなる内部Xアドレス信号を形成し、XアドレスデコーダXDに供給する。
XアドレスデコーダXDは、XアドレスバッファXBから供給される内部Xアドレス信号をデコードして、メモリアレイMARYの対応するワード線を選択的に所定の選択レベルとするとともに、指定メモリセルブロックを選択的に活性化するための上記ドレイン側ブロック選択信号線、ソース側ブロック選択信号ならびに短絡MOS用ブロック選択信号線を所定の有効レベルとする。
次に、メモリアレイMARYを構成するメインビット線は、その下方においてセンスアンプデータラッチSADLの対応する単位回路に結合される。センスアンプデータラッチSADLは、メモリアレイMARYの各メインビット線に対応して設けられるn+1個の単位回路を備え、各単位回路は、読み出し回路となる単位センスアンプと、読み出しまたは書き込みデータを保持し、書き込み回路ともなる単位データラッチとをそれぞれ含む。センスアンプデータラッチSADLの各単位回路の一方の入出力端子は、メモリアレイMARYの対応するメインビット線に結合され、その他方の入出力端子は、Yゲート回路YGを介して8個、すなわち、1バイト分ずつ選択的にマルチプレクサMXに結合される。
ここで、マルチプレクサMXは、その左側に設けられる第1の入出力端子と、その右側に設けられる第2および第3の出力端子ならびに第4の入出力端子とを備える。このうち、右側に設けられる第4の入出力端子は、Yゲート回路YGを介して上記センスアンプデータラッチSADLの指定された8個の単位回路の他方の入出力端子に選択的に接続され、左側に設けられる第1の入出力端子は、データ入出力回路IOの右側の入出力端子に結合される。また、その第2の出力端子は、コマンドレジスタCRの入力端子に結合され、その第3の出力端子は、前記XアドレスバッファXBの入力端子に結合される。データ入出力回路IOの左側の入出力端子は、データ入出力端子IO0〜IO7に結合される。
センスアンプデータラッチSADLの各単位回路の単位センスアンプには、メモリ制御回路MCから図示されない内部制御信号SAが共通に供給され、単位データラッチには、メモリ制御回路MCから図示されない内部制御信号TRが供給される。また、コマンドレジスタCRには、メモリ制御回路MCから内部制御信号CLが供給され、Yゲート回路YGには、YアドレスデコーダYDから図示されない所定ビットのビット線選択信号が供給される。YアドレスデコーダYDには、YアドレスカウンタYCから所定ビットの内部Yアドレス信号が供給され、メモリ制御回路MCから内部制御信号YDGが供給される。
センスアンプデータラッチSADLの各単位センスアンプは、フラッシュメモリが読み出しモードとされるとき、内部制御信号SAに従って選択的に動作状態となり、メモリアレイMARYの選択ワード線に結合されるn+1個のメモリセルから対応するメインビット線を介して出力される読み出し信号をそれぞれ増幅し、その論理レベルを判定して、対応する単位データラッチに伝達する。これらの読み出しデータは、Yゲート回路YGを介して1バイト、すなわち、8ビットずつ順次選択され、マルチプレクサMXからデータ入出力回路IOならびにデータ入出力端子IO0〜IO7を介して外部のアクセス装置に出力される。
一方、センスアンプデータラッチSADLの各単位データラッチは、フラッシュメモリ(EEPROM)が書き込みモードとされるとき、外部のアクセス装置からデータ入出力端子IO0〜IO7,データ入出力回路IO、マルチプレクサMXならびにYゲート回路YGを介して1バイト、すなわち、8ビットずつシリアルに入力される書き込みデータを順次取り込み、保持するとともに、n+1ビット分の書き込みデータの取り込みが終了した時点で、これらの書き込みデータを所定の書き込み信号に変換した後、各メインビット線を介してメモリアレイMARYの選択ワード線に結合されるn+1個の選択メモリセルに一斉に書き込む。
なお、本実施の形態1のフラッシュメモリ(EEPROM)においては、例えばFNトンネル現象を利用することでデータの書き込み動作が行われるが、この書き込み動作時、メモリアレイMARYの各メインビット線に供給される書き込み電圧は、書き込みデータの対応するビットが論理“1”とされるとき、言い換えるならば選択メモリセルに対する実質的な書き込みを行うべきとき、例えば接地電位VSS、すなわち、0Vのような第1の書き込み電圧とされる。また、書き込みデータの対応するビットが論理“0”とされるとき、すなわち、選択メモリセルに対する実質的な書き込みを行ってはいけないときには、例えば+6Vのような第2の書き込み電圧とされる。なお、フラッシュメモリ(EEPROM)の書き込み動作については、後ほど具体的に説明する。
YアドレスカウンタYCは、図示されない内部クロック信号に従って歩進動作を行い、所定ビットの内部Yアドレス信号を形成して、YアドレスカウンタYCから供給される内部Yアドレス信号をデコードすることにより、Yゲート回路YGに対するビット線選択信号の対応するビット線を順次択一的にハイレベルとする。さらに、Yゲート回路YGは、ビット線選択信号の択一的なハイレベルを受けてセンスアンプデータラッチSADLの対応する8個の単位回路を順次選択し、マルチプレクサMXおよびデータ入出力回路IOとの間を選択的に接続状態とする。
データ入出力回路IOは、外部のアクセス装置からデータ入出力端子IO0〜IO7を介して入力されるXアドレス信号、書き込みデータならびにコマンドデータをマルチプレクサMXに伝達するとともに、Yゲート回路YGからマルチプレクサMXを介して伝達される読み出しデータを、データ入出力端子IO0〜IO7を介して外部のアクセス装置に出力する。また、マルチプレクサMXは、データ入出力回路IOから伝達されるXアドレス信号、書き込みデータならびにコマンドデータを、対応するXアドレスバッファXB、Yゲート回路YGあるいはコマンドレジスタCRに伝達するとともに、センスアンプデータラッチSADLの指定された8個の単位回路からYゲート回路YGを介して出力される8ビットの読み出しデータをデータ入出力回路IOに伝達する。
コマンドレジスタCRは、データ入出力端子IO0〜IO7からデータ入出力回路IOならびにマルチプレクサMXを介して入力される8ビットのコマンドデータを内部制御信号CLに従って取り込み、保持するとともに、メモリ制御回路MCに伝達する。また、メモリ制御回路MCは、例えばマイクロプログラム方式のステイトマシンからなり、外部のアクセス装置から起動制御信号として供給されるシリアルクロック信号SC、チップイネーブル信号CEB(ここで、それが有効とされるとき選択的にロウレベルとされる、いわゆる反転信号等については、その名称の末尾にBを付して表す。以下、同様)、ライトイネーブル信号WEB、出力イネーブル信号OEB、リセット制御信号RESBならびにコマンドデータイネーブル信号CDEBと、コマンドレジストCRから供給されるコマンドデータとをもとに上記各種の内部制御信号を選択的に形成し、フラッシュメモリ(EEPROM)の各部に供給する。また、レディービジー信号R/BBを選択的に形成して、フラッシュメモリ(EEPROM)の使用状況を外部のアクセス装置に知らせる。
内部電圧発生回路HVDは、外部端子(ボンディングパッドBPVCC)を介して供給される高電位側の電源電圧VCCと、外部端子(ボンディングパッドBPVSS)を介して供給される低電位側の接地電位VSSとをもとに、ワード線や前記ドレイン側のブロック選択信号、ソース側のブロック選択信号ならびに短絡MOS用ブロック選択新合繊等の選択または非選択レベルとなる各種の内部電圧を選択的に生成し、XアドレスデコーダXD等に供給する。
次に、図1のフラッシュメモリ(EEPROM)に含まれるメモリアレイMARYの一実施の形態の部分的な回路図を図2に示す。同図をもとに、本実施の形態1のメモリアレイMARYの具体的構成について説明する。なお、図2において、MOSのチャネル(バックゲート)部に矢印が付されるMOSはpMOSであって、矢印の付されていないものはnMOSと区別して示される。
図2に示すように、本実施の形態1のフラッシュメモリ(EEPROM)のメモリアレイMARYは、p+1個のメモリセルブロックMCB0〜MCBp(図2には、メモリセルブロックMCB0,MCB1と、メモリセルブロックMCB2ならびにこれらのメモリセルブロックに関連する部分のみが例示される。以下、同様)を含み、これらのメモリセルブロックのそれぞれは、図の水平方向に平行して配置されるm+1本のワード線W00〜W0mないしWp0〜Wpmと、図の垂直方向に平行して配置されるn+1本のメインビット線MB0〜MBn(MB)とを含む。これらのワード線およびメインビット線の実質的な交点には、(m+1)×(n+1)個の2層ゲート構造型のメモリセルMCがそれぞれ格子配置される。
メモリアレイMARYは、特に限定されないが、例えばAND型アレイ構成とされ、メモリセルブロックMCB0〜MCBpを構成するメモリセルMCは、同一列に配置されるm+1個を単位としてn+1個のセルユニットCU00〜CU0nないしCUp0〜CUpnにそれぞれグループ分割される。これらのセルユニットを構成するm+1個のメモリセルMCのドレインは、対応するサブビット線SB00〜SB0nないしSBp0〜SBpnにそれぞれ共通結合され、そのソースは、対応するローカルソース線SS00〜SS0nないしSSp0〜SSpnにそれぞれ共通結合される。また、各セルユニットのサブビット線SB00〜SB0nないしSBp0〜SBpnは、そのゲートが対応するドレイン側のブロック選択信号線MD0〜MDpに結合されたnチャネル型のドレイン側選択MOSN1を介して対応するメインビット線MB0〜MBnに結合され、ローカルソース線SS00〜SS0nないしSSp0〜SSpnは、そのゲートが対応するソース側のブロック選択信号線MS0〜MSpに結合されたnチャネル型のソース側選択MOSN3を介して共通ソース線SLに結合される。
本実施の形態において、メモリセルブロックMCB0〜MCBpの各セルユニットは、さらに、対応するm+1個のメモリセルMCの共通結合されたドレイン、すなわち、サブビット線SB00〜SB0nないしSSp0〜SSpnと、対応するm+1個のメモリセルMCの共通結合されたソース、すなわち、ローカルソース線SS00〜SS0nないしSSp0〜SSpnとの間にそれぞれ設けられるnチャネル型の短絡MOSN2をそれぞれ含む。各メモリセルブロックに含まれるn+1個の短絡MOSN2のゲートは、対応する短絡MOS用のブロック選択信号SC0〜SCpにそれぞれ共通結合される。
次に、図1のフラッシュメモリ(EEPROM)の書き込みモード時における一実施の形態の信号波形図を図3に示す。同図をもとに、本実施の形態のフラッシュメモリ(EEPROM)の書き込みモード時における具体的動作およびその特徴について説明する。
なお、ここでは、主として書き込み動作を中心に説明する。また、図3においては、メモリセルブロックMCB0のセルユニットCU00を構成し、ワード線W00に結合されるメモリセルMCが、書き込み対象となる選択メモリセルの代表例とされる。したがって、この選択メモリセルが結合されるメインビット線MB0およびサブビット線SB00が、選択メインビット線および選択サブビット線の代表例として示され、隣接するメインビット線MB1およびサブビット線SB01が、書き込み対象とされない選択メモリセルが結合される非選択メインビット線および非選択サブビット線の代表例として示される。さらに、ワード線W00が、選択ワード線の代表例として示され、同じメモリセルブロックMCB0を構成するワード線W01が非選択ワード線の代表例として示される。加えて、メモリセルブロックMCB0を構成する短絡MOSN2のゲートが結合される短絡MOS用のブロック選択信号線MS0が、短絡MOS用のブロック選択信号線MS0〜MSpの代表例として示され、そのソース側の選択MOSN3のゲートが結合されるソース側のブロック選択信号線MS0が、ソース側のブロック選択信号線MS0〜MSpの代表例として示される。以下、これを例に具体的に説明する。
図3において、フラッシュメモリ(EEPROM)が非選択状態とされるとき、メモリアレイMARYのドレイン側のブロック選択信号線MD0〜MDp、短絡MOS用のブロック選択信号線SC0〜SCp、ワード線W00〜W0mないしWp0〜Wpmならびにソース側のブロック選択信号線MS0〜MSpは、ともに接地電位VSS、すなわち、0Vのような非選択レベルとされる。したがって、メモリアレイMARYの全てのセルユニットのドレイン側の選択MOSN1、短絡MOSN2ならびにソース側の選択MOSN3は、ともにオフ状態となり、メモリセルMCもオフ状態となってそれまでの保持データを保持し続ける。
なお、メモリアレイMARYの各セルユニットを構成するメモリセルMCのしきい値電圧は、それが消去状態にあり論理“0”のデータを保持するとき、例えば+3Vより低い値とされ、それが書き込み状態にあり論理“1”のデータを保持するときには、例えば+3Vを超える比較的高い値とされる。
フラッシュメモリが書き込みモードで選択状態とされると、フラッシュメモリでは、まずタイミングT1において、センスアンプデータラッチSADLから選択メインビット線MB0に対して、例えば0Vのような比較的絶対値の小さな第1の書き込み電圧が供給され、非選択メインビット線MB1には、例えば+6Vのような比較的絶対値の大きな第2の書き込み電圧が供給される。これらの書き込み電圧は、各セルユニットのドレイン側選択MOSN1がオフ状態にあるため、まだサブビット線SB00及びSB01には伝達されない。
次に、タイミングT2において、メモリセルブロックMCB0に対応する短絡MOS用のブロック選択信号線SC0が択一的に+6Vのような選択レベルとされるとともに、選択ワード線W00が+4Vのような中間的な選択レベルとされ、非選択ワード線W01は+2Vのような非選択レベルとされる。
これにより、メモリアレイMARYのメモリセルブロックMCB0では、短絡MOS用のブロック選択信号線SC0の選択レベルを受けて、各セルユニットの短絡MOSN2が一斉にオン状態となり、各セルユニットを構成するm+1個のメモリセルMCの共通結合されたドレイン、すなわち、サブビット線SB00〜SB0nと、その共通結合されたソース、すなわち、ローカルソース線SS00〜SS0nとの間が短絡状態とされる。なお、選択ワード線W00が+16Vのような完全な選択レベルとされるのに先立って+4Vのような中間的な選択レベルとされるのは、ワード線の急峻な電位変化を抑え、ホットキャリアの発生を抑制することを目的としている。また、非選択ワード線W01に対する+2Vの印加は、非選択メモリセルのチャネル・フローティングゲート間電圧を小さくして、誤書き込み及び誤消去の発生を抑制することを目的としている。
一方、タイミングT3では、メモリセルブロックMCB0に対応するドレイン側のブロック選択信号線MD0が択一的に+10Vのような選択レベルとされ、これを受けてメモリセルブロックMCB0のセルユニットCU00〜CU0nを構成するドレイン側の選択MOSN1が一斉にオン状態となる。このため、セルユニットCU00の選択サブビット線SB00には、対応するメインビット線MB0の0Vが伝達され、セルユニットCU01の非選択サブビット線SB01には、対応するメインビット線MB1の+6Vがドレイン側の選択MOSN1のしきい値電圧の影響を受けることなくそのまま伝達される。
非選択サブビット線SB01に+6Vの書き込み電圧が伝達されるとき、短絡MOSN2の無いフラッシュメモリでは、ソース側のブロック選択信号線MS0のロウレベルを受けてソース側の選択MOSN3がオフ状態となり、ローカルソース線SS01はフローティング状態とされる。このため、当初0Vの非選択レベルにあったローカルソース線SS01の電位は、サブビット線SB01の+6Vへの電位変化を受けて、対応するメモリセルMCを介して充電され、これらのメモリセルMCには一時的なチャージ電流が流される。この結果、メモリセルMCのドレイン近傍でホットエレクトロンが発生し、誤書き込みが生じる。
しかし、本実施の形態1のフラッシュメモリ(EEPROM)では、上記のように、メモリセルブロックMCB0のセルユニットCU00〜CU0nを構成するm+1個のメモリセルMCの共通結合されたドレイン、すなわち、サブビット線SB00〜SB0nと、共通結合されたソース、すなわち、ローカルソース線SS00〜SS0nとの間に短絡MOSN2がそれぞれ設けられ、これらの短絡MOSN2がタイミングT2で、すなわち、ドレイン側の選択MOSN1がオン状態とされる直前にオン状態とされる。したがって、非選択サブビット線SB01に+6Vの書き込み電圧が印加された時点では、書き込み対象とされない選択メモリセルのドレイン及びソース間は短絡状態にあるため、これらの選択メモリセルを介するチャージ電流は流されず、ホットキャリアによる誤書き込みは発生しない。
次に、タイミングT4において、選択ワード線W00が+16Vのような比較的絶対値の大きな、すなわち、完全な選択レベルとされる。メモリセルブロックMCB0では、セルユニットCU00〜CU0nのワード線W00に結合されるm+1個のメモリセルMCが選択され、そのドレインつまりサブビット線SB00〜SB0nに印加された書き込み電圧電位、つまりは書き込みデータの対応するビットの論理値に応じて選択的に実質的な書き込みが行われる。
すなわち、例えばワード線W00とメインビット線MB0、すなわち、サブビット線SB00との交点に配置され書き込み対象となる選択メモリセルMCでは、そのコントロールゲート及びドレイン間にワード線W00の選択レベルの絶対値に相当する16Vが印加され、そのソースがフローティング状態とされることで、FNトンネル現象が発生し、そのチャネルからフローティングゲートに対してトンネル電流による電子の注入が行われる。このため、選択メモリセルMCのしきい値電圧が上昇し、例えば+3Vを超える比較的高い値に変化する。
一方、例えばワード線W00と非選択メインビット線MB1、すなわち、非選択サブビット線SB01との交点に配置され書き込み対象とされない選択メモリセルMCでは、そのコントロールゲート及びメモリチャネル間に、ワード線W00の選択レベル+16Vと書き込み電圧+6Vとの差分に相当する10Vが印加されるが、その絶対値が小さいことからFNトンネル現象は発生しない。このため、選択メモリセルMCのフローティングゲートには電子の注入が行われず、そのしきい値電圧は変化せずに、例えば+3Vより低い値のままとされる。
選択メモリセルMCに対する書き込みが終了すると、フラッシュメモリでは、タイミングT5において、ドレイン側のブロック選択信号線MD0が0Vの非選択レベルに戻されるとともに、ワード線W00が+4Vのような中間的な選択レベルに戻される。メモリセルブロックMCB0では、ドレイン側ブロック選択信号線MD0が非選択レベルに戻されたのを受けてドレイン側の選択MOSN1がオフ状態となり、サブビット線SB00〜SB0nは、0V又は+6Vの書き込み電圧を残したままフローティング状態とされる。また、ワード線W00の中間レベルへの電位変化を受けて、選択メモリセルMCに対する実質的な書き込み動作は終了するが、選択ワード線W00が0Vの完全非選択レベルとされる前に+4Vのような中間的な選択レベルに戻されるのは、ワード線の急峻な電位変化を抑え、ホットキャリアの発生を抑制することを目的としている。
次に、タイミングT6において、選択ワード線W00が+4Vから0Vのような完全な非選択レベルに戻されるとともに、メモリセルブロックMCB0に対応するソース側のブロック選択信号線MS0が択一的に+6Vのような選択レベルとされる。また、やや遅れたタイミングT7では、短絡MOS用のブロック選択信号線SC0が0Vのような非選択レベルに戻されるとともに、ソース側のブロック選択信号線MS0が0Vのような非選択レベルに戻される。
メモリセルブロックMCB0では、ワード線W00の非選択レベルを受けて対応するn+1個のメモリセルMCがオフ状態となる。また、ソース側のブロック選択信号MS0の択一的な選択レベルを受けて、メモリセルブロックMCB0を構成するn+1個のソース側の選択MOSN3が一斉にオン状態となり、+6Vとされたサブビット線SB00〜SB0nならびにローカルソース線SS00〜SS0nの電位は、共通ソース線SLを介して0Vにディスチャージされる。
さらに、やや遅れてメインビット線MB0〜MBnが一斉に0Vとされ、これをもって1回目の書き込みが終了する。以下、確認のためのベリファイ動作を実施しながら、書き込み対象となる選択メモリセルMCのしきい値電圧が例えば+3Vより充分に低い値となるまで、同様な書き込み動作が繰り返される。
なお、短絡MOSN2の無いフラッシュメモリ(EEPROM)では、ドレイン側の選択MOSN1がオフ状態とされ、ソース側の選択MOSN3がオン状態とされることで、+6Vのままフローティング状態に変化したサブビット線SB00〜SB0nから0Vに変化したソース線SS00〜SS0nに対してディスチャージ電流が流れ、ホットキャリアが発生して、書き込み直前と同様な誤書き込みが生じるおそれがある。しかし、本実施の形態1の場合、ディスチャージ電流が流される間を含めて短絡MOSN2がオン状態とされるため、ホットキャリアは発生せず、誤書き込みを防止することができるものとされる。
以上のように、本実施の形態1のフラッシュメモリ(EEPROM)では、メモリアレイMARYのメモリセルブロックMCB0〜MCBpの各セルユニットを構成するm+1個のメモリセルMCと並列形態に、nチャネル型の短絡MOSN2がそれぞれ設けられ、これらの短絡MOSN2は、書き込み動作が行われる間、すなわち、メインビット線MB0〜MBnに書き込みデータに対応した0V又は+6Vの書き込み電圧が供給された直後から、ソース側の選択MOSを介するサブビット線SB00〜SB0nならびにローカルソース線SS00〜SS0nのディスチャージが終了するまでの間、オン状態とされる。
これにより、書き込み動作時の当初、ローカルソース線SS00〜SS0nがフローティング状態とされる間に、サブビット線SB00〜SB0nが選択的に+6Vとされることに伴うホットキャリアの発生を抑制することができるとともに、書き込み終了後、サブビット線SB00〜SB0nがフローティング状態とされる間に、ローカルソース線SS00〜SS0nが0Vとされることに伴うホットキャリアの発生をも抑制することができる。この結果、書き込み所要時間に影響を与えることなく、書き込み対象とされない選択メモリセルへの誤書き込みを防止することができ、これによってその製品としての性能劣化を招くことなくフラッシュメモリ(EEPROM)の信頼性を高めることができるものである。
また図4、図5および図6は、本実施の形態1のフラッシュメモリ(EEPROM)における入出力回路の一例を示している。各図においてボンディングパッドBPは、上記半導体チップ上において、半導体チップの外部の回路と、内部回路(すなわち、フラッシュメモリ(EEPROM))とを電気的に接続するための外部端子である。
図4および図5には、入力回路が例示されており、その主要部が、例えばCMOS(Complementary MOS)型のインバータ回路INVで構成されている場合が示されている。図4においては、そのインバータ回路INVが、電源電圧VCC用の配線と接地電位VSS用の配線との間に電気的に接続されたpMOSQINVpおよびnMOSQINVnによって構成されている。そのインバータ回路INVの入力には、保護用の抵抗Ripおよび保護用のnMOSQipnを介してボンディングパッドBPが電気的に接続されている。保護用の抵抗RipおよびnMOSQipnは、インバータ回路INVや上記内部回路に、静電気放電等に起因する高電圧が印加されないようにするための保護素子である。保護用のnMOSQipnは、インバータ回路INVの入力と接地電位VSS用の配線との間にダイオード接続されている。また、そのインバータ回路INVの出力には、上記内部回路の所定の回路が電気的に接続されている。
また、図5においては、インバータ回路INVの入力に、上記保護用のnMOSQipnの他に、保護用のpMOSQippが電気的に接続されている。この保護用のpMOSQippは、上記保護素子であり、インバータ回路INVの入力と電源電圧VCC用の配線との間にダイオード接続されている。また、pMOSQINVpとnMOSQINVnとの間にスイッチ用のnMOSQINVSが組み込まれている。このスイッチ用のnMOSQINVSは、インバータ回路INVのオン・オフ動作の切換時に電源電圧VCC用の配線と接地電位VSS用の配線との間にリーク電流が流れるのを抑え、消費電力の低下を図る機能を有している。これ以外は、図4の入力回路と基本的に同じである。
なお、半導体チップの外部から伝送された信号等は、ボンディングパッドBPを通じて図4および図5等で示した入力回路に伝送され、そこで、内部回路に合った信号状態に加工された後、内部回路に伝送されるようになっている。
また、図6は、入出力双方向回路を例示している。図6のボンディングパッドBPの右側は、入力回路の一部を示している。図6には、その入力回路の全体を図示していないが、例えば図5と同じ入力回路が組まれている。一方、図6のボンディングパッドBPの左側は、出力回路を示している。この出力回路は、出力用のpMOSQout、保護用のnMOSQopn1、入力電位安定用のnMOSQon1,Qon2、保護用のnMOSQopn2および抵抗Ro1,Ro2を有している。保護用のnMOSQopn1は、ホットキャリヤ等によるチャージを吸収することにより、内部回路を保護する機能を有している。本実施の形態1においては、後述するように、この保護用のnMOSQopn1がフラッシュメモリ(EEPROM)のメモリセルとほぼ同じ構造となっている。すなわち、本来、耐圧(ドレインエッジの耐圧)が低いために高い静電破壊耐性が得られるメモリセルと同じ構造で保護素子を形成することにより、保護性能の高い保護用のnMOSQopn1を得ることが可能となっている。
次に、本実施の形態1のフラッシュメモリ(EEPROM)の素子配置および素子構造を図7〜図12によって説明する。図7は、上記メモリアレイMARYの要部平面図、図8は図7と同じ平面領域であって図7よりも上層のレイアウト層の要部平面図、図9は図7のA−A線(ワード線W上をその延在方向に沿って切断した線)の断面図、図10は図7のB−B線(メモリセルのチャネル部分をワード線に対して交差する方向(Y方向)に沿って切断した線)の断面図、図11は図7のC−C線(メモリセルのソース部分をY方向に沿って(すなわち、ローカルソース線の延在方向に沿うように)切断した線)の断面図、図12は図7のD−D線(メモリセルのドレイン部分をY方向に沿って(すなわち、ビット線の延在方向に沿うように)切断した線)の断面図である。なお、ここでは、図9〜図12の断面図を中心に説明するが、平面的な構成の説明箇所については図7および図8を随時参照されたい。
上記半導体チップを構成する半導体基板1は、例えばp型のシリコン単結晶からなり、この半導体基板1にはpウエルPWmが形成されている。このpウエルPWmは、例えばホウ素(B)が導入されてなり、ここには上記メモリセルMCの他、上記短絡MOSN2や選択MOSN1,N3等の周辺回路用の素子も形成されている。このpウエルPWmは、その下層に形成された埋め込みnウエルNWmと、pウエルPWmの側部側に形成されたnウエルとに取り囲まれており、半導体基板1から電気的に分離されている。その埋め込みnウエルNWmおよびnウエルは、例えばリン(P)またはヒ素(As)が半導体基板1に導入されて形成されてなり、半導体基板1上の他の素子からのノイズが半導体基板1を通じてpウエルPWm(すなわち、メモリセルMC)に侵入するのを抑制または防止したり、pウエルPWmの電位を半導体基板1とは独立して所定の値に設定したりする機能を備えている。
また、半導体基板1の主面には、例えば溝型の分離部(トレンチアイソレーション)SGIが形成されている。この分離部SGIは、ワード線Wの延在方向(X方向)に沿って配置された複数のメモリセルMC間を電気的に分離するように、Y方向に沿って掘られた平面帯状の溝内に絶縁膜が埋め込まれて形成されている。分離部SGIの絶縁膜は、例えばシリコン酸化膜等からなり、その上面は半導体基板1の主面とほぼ一致するように平坦にされている。なお、Y方向に沿って配置された複数のメモリセルMC間を電気的に分離するために、そのメモリセルMCの隣接間における半導体基板1にも溝型の分離部を形成しても良いし、また、そのメモリセルMCの隣接間における半導体基板1に、例えばホウ素を導入することでp型の半導体領域を形成しても良い。
各メモリセルMCは、半導体基板1に形成された一対のn型半導体領域2S,2Dと、半導体基板1の主面(活性領域)上に形成された絶縁膜(第1の絶縁膜)3aと、その上に形成された浮遊ゲート電極(第1のゲート電極)形成用の導体膜4と、その上に形成された層間膜(第2の絶縁膜)5と、その上に形成された制御ゲート電極(第2のゲート電極)形成用の導体膜6とを有している。
メモリセルMCのn型半導体領域2Sは、ソース領域を形成する領域であり、上記ローカルソース線SSの一部で形成されている。また、n型半導体領域2Dは、ドレイン領域を形成する領域であり、上記サブビット線SBの一部で形成されている。ローカルソース線SSおよびサブビット線SBは、上記Y方向に沿って配置された複数個のメモリセルMCを平面的に挟むようにY方向に沿って互いに平行に平面帯状に延びて形成され、その挟まれた複数個のメモリセルMCの共有の領域となっている。本実施の形態1においては、このn型半導体領域2S(ローカルソース線SS)およびn型半導体領域2D(サブビット線SB)は、例えばヒ素(As)が半導体基板1に、例えば1014/cm3程度以上導入されることで形成されている。これにより、半導体領域2S,2Dの浅い接合を実現でき、かつ、短チャネル効果等の発生を抑制または防止しつつ不純物濃度を増やすことができるので、微細化、信頼性の確保および抵抗(シート抵抗)の低下を実現することが可能となっている。なお、ローカルソース線SSは選択MOSN3を介して金属膜等で形成された共通ソース線SL(図2参照)と電気的に接続され、サブビット線SBは選択MOSN1を介して金属膜等で形成されたメインビット線MBと電気的に接続されている。
メモリセルMCを構成する絶縁膜3aは、例えば厚さ9〜10nm程度の酸化シリコン等からなり、情報の形成に寄与する電子を半導体基板1から浮遊ゲート電極用の導体膜4に注入したり、その導体膜4に保持された電子を半導体基板1に放出させたりする際の電子の通過領域(トンネル絶縁膜)となっている。
浮遊ゲート電極用の導体膜4は、二層の導体膜4a,4bが下層から順に積み重ねられて構成されている。導体膜4a,4bは、例えばいずれも不純物が導入された低抵抗の多結晶シリコンからなり、その厚さは、導体膜4aが、例えば70nm程度、導体膜4bが、例えば40nm程度である。ただし、導体膜4は、上記X方向に沿った断面(図9)に示すように、断面T字状に形成されており、上層側の導体膜4bの幅が、その下層の導体膜4aの幅よりも広くなっている。これにより、メモリセルMCのチャネル長を小さくしたまま、制御ゲート電極用の導体膜6に対する浮遊ゲート電極用の導体膜4の対向面積を増大させることができ、それらゲート電極間に形成される容量を増大させることができる。したがって、微細なメモリセルMCのまま、メモリセルMCの動作効率を向上させることが可能となっている。なお、本発明自体は浮遊ゲート電極の断面形状がI字状のものにも適用可能である。また、浮遊ゲート電極用の導体膜4の導体膜4bと半導体基板1との間には、例えば酸化シリコン等からなる絶縁膜7が介在されており、一対のn型半導体領域2S,2Dと導体膜4bとの間の絶縁が図られている。
メモリセルMCの導体膜4bの表面は、上記層間膜5によって覆われており、これにより、浮遊ゲート電極用の導体膜4は、制御ゲート電極用の導体膜6と絶縁されている。上記層間膜5は、例えば酸化シリコン膜上に窒化シリコン膜を介して酸化シリコン膜を積み重ねてなり、その厚さは、例えば15nm程度である。制御ゲート電極用の導体膜6は、情報の読み出し、書き込みおよび消去を行うための電極であり、ワード線Wの一部で構成されている。ワード線Wは、上記X方向に延在する平面帯状のパターンで形成され、上記Y方向に沿って最小加工ピッチ(例えば0.30μm程度)となるように平行に複数本並んで配置されている。この制御ゲート電極用の導体膜6(ワード線W)は、例えば二層の導体膜6a,6bが下層から順に積み重ねられて形成されている。下層の導体膜6aは、例えば厚さ100nm程度の低抵抗な多結晶シリコンからなる。その上層の導体膜6bは、例えば厚さ80nm程度のタングステンシリサイド(WSix)からなり、下層の導体膜6aに電気的に接続された状態で積み重ねられている。この導体膜6bを設けたことによりワード線Wの電気抵抗を下げることができるので、フラッシュメモリ(EEPROM)の動作速度を向上させることが可能となっている。ただし、導体膜6の構造は、これに限定されるものではなく種々変更可能であり、例えば低抵抗多結晶シリコン上に窒化タングステン等のようなバリア導体膜を介してタングステン等のような金属膜を積み重ねてなる構造としても良い。この場合、ワード線Wの電気的を大幅に下げることができるので、フラッシュメモリ(EEPROM)の動作速度をさらに向上させることが可能となる。なお、ワード線W上には、例えば酸化シリコンからなるキャップ絶縁膜8が形成されている。
ところで、本実施の形態1においては、短絡MOSN2や選択MOSN1,N3(図2等も参照)等のような周辺回路用の素子の構造が、上記メモリセルMCの構造とほぼ同じような構造となっている。特に、短絡MOSN2のゲート電極9および選択MOSN1,N3のゲート電極10が、浮遊ゲート電極用の導体膜4上に層間膜5を介して制御ゲート電極用の導体膜6を積み重ねる構造を有している。すなわち、次の通りである。
短絡MOSN2は、例えばnMOSからなり、半導体基板1に形成された一対の半導体領域2S,2Dと、半導体基板1の主面上に形成された絶縁膜3aと、その上に形成されたゲート電極9とを有している。短絡MOSN2の一対のn型半導体領域2S,2Dは、上記メモリセルMCの一対のn型半導体領域2S,2Dのそれぞれと一体的になっている。短絡MOSN2の絶縁膜3aは、ゲート絶縁膜を形成する部分であり、上記メモリセルMCの絶縁膜3aと同じ構造(厚さおよび材料)となっている。さらに、短絡MOSN2のゲート電極9は、上記メモリセルMCの2層の導体膜4,6が層間膜5を介して積み重ねられて構成されている。ただし、短絡MOSN2のゲート電極9を構成する導体膜4,6は、それらの間の層間膜5に穿孔されたコンタクトホールSCを通じて電気的に接続されている。これにより、ゲート電極9の抵抗を大幅に下げることが可能となっている。このコンタクトホールSCのレイアウトについては後ほど詳細に説明する。なお、短絡MOSN2のゲート電極9を構成する導体膜6は、メモリセルMCの導体膜6よりも幅広に形成されている。
また、選択MOSN1は、例えばnMOSからなり、半導体基板1に形成されたソース・ドレイン用の一対のn型半導体領域11(2D),11と、半導体基板1の主面上に形成された絶縁膜3bと、その上に形成されたゲート電極10とを有している。選択MOSN1の一対のn型半導体領域11は、例えばリンが導入されてなり、上記メモリセルMCの一対のn型半導体領域2S,2Dとは別の不純物の導入工程によって形成されている。ただし、一方のn型半導体領域11は、n型半導体領域2Dと重なっている。この一対の半導体領域11(2D),11の形成工程および構造については後ほど詳細に説明する。また、選択MOSN1の絶縁膜3bは、ゲート絶縁膜を形成する部分である。この絶縁膜3bは、上記絶縁膜3aと同じ材料からなるが、その厚さが絶縁膜3aよりも厚く、例えば25nm程度である。この絶縁膜3bの形成方法についても後ほど詳細に説明する。さらに、選択MOSN1においても、そのゲート電極10は、上記メモリセルMCの2層の導体膜4,6が積み重ねられてなるが、短絡MOSN2と同様に、その導体膜4,6は、それらの間の層間膜5に穿孔されたコンタクトホールSCを通じて電気的に接続されている。また、選択MOSN1のゲート電極10を構成する導体膜6は、メモリセルMCの導体膜6よりも幅広に形成されている。なお、選択MOSN3の構造は選択MOSN1と同じなので説明を省略する。
このように、メモリアレイMARY内に形成された短絡MOSN2および選択MOSN1,N2のゲート電極9,10の構造を、導体膜4上に層間膜5を介して導体膜6を積み重ねる構造としたことにより、メモリアレイMARY内の平坦性を向上させることが可能となる。もちろん、メモリアレイMARY以外の周辺回路のMOSの構造をメモリセルMCと同様とすることで半導体チップ面内の平坦性を向上させることも可能である。ここで、図13は、ワード線Wをパターニングする際のメモリアレイMARYの要部断面図を示している。導体膜6上には反射防止膜BAを介してワード線Wおよびゲート電極9,10形成用のフォトレジストパターンPRが形成されている。この場合、平坦性を保つことができるので、メモリアレイ(図13の半導体領域2Dの左側)および周辺回路領域(図13のn型半導体領域2Dの右側)の両方において反射防止膜BAをほぼ等しい厚さで塗布することが可能となる。これにより、ワード線Wの隣接ピッチをさらに狭くすることが可能となる。一方、図14は、半導体基板50上において、メモリアレイ内に形成された短絡MOSや選択MOSのゲート電極が一層構造の場合を比較のために示している。この場合、メモリセルの形成領域と短絡MOSおよび選択MOSの形成領域との境界に段差51が生じている。このため、ワード線およびゲート電極を形成するための導体膜52にも段差が生じている。したがって短絡MOSおよび選択MOSの形成領域の方の導体膜52上の反射防止膜53の厚さが、メモリセルの形成領域の反射防止膜53よりも厚くなっている。この状態で、フォトレジストパターン54をマスクとして導体膜52をエッチング法によってパターニングすると、短絡MOSおよび選択MOSの形成領域側の反射防止膜53が厚いのでゲート電極をパターニングする間に、ワード線側のフォトレジストパターン54が細くなり、ワード線Wが大幅に細くなってしまう。このため、ワード線の幅をその細くなる分を予測して予め広くしておかなければならないので、ワード線の隣接ピッチも広くなる結果、メモリアレイの面積が増大する課題が生じる。
このような浮遊ゲート電極用の導体膜4、制御ゲート電極用の導体膜6、ゲート電極9,10およびキャップ絶縁膜8の側面には、例えば酸化シリコンからなる絶縁膜12aが被着されている。特に、上記Y方向に互いに隣接するワード線Wの間は、その絶縁膜12aによって埋め込まれた状態となっている。このような絶縁膜12a上および導体膜6上には、例えば酸化シリコンからなる絶縁膜12bが堆積されている。この絶縁膜12b上には、例えばタングステン等からなる第1層配線L1が形成されている。所定の第1層配線L1は、絶縁膜12bに穿孔されたコンタクトホールCON1を通じて選択MOSN1のn型半導体領域11と電気的に接続されている。さらに、絶縁膜12b上には、例えば酸化シリコンからなる絶縁膜12cが堆積されており、これにより第1層配線L1の表面が被覆されている。その絶縁膜12c上には、第2層配線L2が形成されている。第2層配線L2は、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順に積層してなり、絶縁膜12cに穿孔されたスルーホールTH1を通じて第1層配線L1と電気的に接続されている。この第2層配線L2の表面は、例えば酸化シリコンからなる絶縁膜12dによって被覆されている。
次に、周辺回路を構成するMOSにおける上記コンタクトホールSCのレイアウトの一例を図15〜図19によって説明する。なお、図15〜図19において(b)は各々の図の(a)のA−A線の断面図である。
本実施の形態1においては、周辺回路を構成するMOSに対するコンタクトホールSCのレイアウトが、そのMOSのゲート長に従って基本的に2種類ある。図15および図16は、その周辺回路を構成する2種類のMOSQA,QBの一例を模式的に示している。なお、本発明は、pMOSおよびnMOSのいずれにも適用できるので、ここでは説明を簡単にするためにMOSQA,QBのチャネルの導電型を特に指定していない。また、MOSQAのソース・ドレイン用の一対の半導体領域を符号SA,DAで代表して示し、MOSQAのゲート電極を符号GAで代表して示す。また、MOSQBのソース・ドレイン用の一対の半導体領域を符号SB,DBで代表して示し、MOSQBのゲート電極を符号GBで代表して示す。また、各MOSQA,QBにおいて符号LA,LBは活性領域(アクティブエリア)を示し、その外側は分離領域を示している。
まず、図15に示すMOSQAは、ゲート長(図15(a)の左右横方向寸法)およびゲート幅(図15(a)の上下縦方向寸法)が相対的に長いMOSを代表して示している。このMOSQAは、例えば電源回路、昇圧回路、ワード線ドライバ回路およびデコーダ回路等を構成する素子として使用される。例えば上記入力回路のnMOSQipn,QINVn,QINVSおよびpMOSQipp、出力回路のpMOSQOout、短絡MOSN2、選択MOSN1,N3は、このMOSQAの構造とすることが好ましい。
なお、図15(b)には、高電圧系回路を構成するMOSQAの場合、ゲート電極GAに高電圧(例えば18V程度)が印加されることからゲート絶縁膜に高い耐圧が必要とされるので、上記相対的に厚い絶縁膜3bがMOSQAのゲート絶縁膜として使用されている場合が例示されている。
この種のMOSQAにおいては、大きな駆動能力を必要としないものの、ゲート幅を長くする必要性がある。このため、ゲート電極GAの端部から端部までの距離が長くなる結果、その抵抗も高くなる。この抵抗が高くなると、貫通電流が増大することと等価となり、フラッシュメモリ(EEPROM)の消費電力が増大する課題がある。本実施の形態1では、周辺回路用のMOSのゲート電極を、メモリセルMCの浮遊ゲート電極用の導体膜4と制御ゲート電極用の導体膜6とを積み重ね、これらをコンタクトホールSCを通じて電気的に接続することで構成しているが、ただ単純に、あるいは、全ての周辺回路用のMOSに対して同じ規則でコンタクトホールSCを配置してしまうと、このような課題が生じる。一方、コンタクトホールSCを配置せずにこの課題を解決しようとすると、ゲート電極GAの抵抗低減のために、ゲート電極GAやコンタクトホールCON1の配置が困難となる課題が生じる。
そこで、本実施の形態1においては、この種のMOSQAに対して、図15に例示するように、上記コンタクトホールSCを、ゲート電極GAの上面において活性領域LAと平面的に重なる領域にその延在方向に沿って所定の間隔毎に複数個配置した。すなわち、活性領域LA上のゲート電極GAの複数箇所において導体膜6と導体膜4とをコンタクトホールSCを通じて電気的に接続した。また、ここでは、コンタクトホールSCが、ゲート電極GAの両端の上面において分離領域と平面的に重なる幅広部分にも複数個配置した。すなわち、その幅広部分においても複数箇所で導体膜6と導体膜4とをコンタクトホールSCを通じて電気的に接続した。このようにコンタクトホールSCを配置する(主としてゲート電極GAの活性領域LAと平面的に重なる領域にコンタクトホールSCを配置する)ことにより、ゲート電極GAの抵抗を大幅に下げることが可能となる。このため、ゲート電極GAの抵抗増大に起因する貫通電流の発生を抑制または防止することができるので、フラッシュメモリ(EEPROM)の消費電力の増大を抑制または防止することが可能となる。また、コンタクトホールCON1,SCの配置を容易にすることができ、コンタクトホールCON1,SCを含めたMOSQAのレイアウトを容易にすることが可能となる。すなわち、回路設計からデバイス設計への移行を容易にすることが可能となる。
このコンタクトホールSCの直径は、コンタクトホールCON1の直径と等しくても良いが、メモリセルのサイズに律則されないので、抵抗の低減や作り易さの観点からコンタクトホールCON1の直径よりも大径にすることができる。特に限定されないが、コンタクトホールSCの直径は、例えば0.3μm程度である。また、コンタクトホールCON1の直径は、例えば0.24μm〜0.26μm程度である。また、特に限定されないが、上記以外の各部の寸法を例示すると次の通りである。すなわち、ゲート電極GAのゲート長は、例えば0.9μm〜1μm程度である。また、ゲート幅は、例えば5μm〜20μm程度である。
なお、図15(a)には、ゲート電極GAの両端において分離領域と平面的に重なる幅広部分に、2個のコンタクトホールSCが、電流の流れる方向に対して交差する方向に沿って並んで配置されている場合が例示されている。また、第1層配線とゲート電極GAとを接続すべく、そのゲート電極GAの幅広部分に開口されるコンタクトホールCON1は、ゲート電極GAの占有面積の縮小や抵抗の低下のために、その幅広部分に配置されたコンタクトホールSCに近接してまたは平面的に重なって配置されている。また、MOSQAの半導体領域SA,DAには、活性領域LA上のゲート電極GAに配置されたコンタクトホールSCに平面的に対応するようにコンタクトホールCON1が配置されている。また、図15(b)には、ソース・ドレイン用の半導体領域SA,DAが、チャネルに近接する側に相対的に不純物濃度の低い領域を設け、それ以外に相対的に不純物濃度の高い領域を設けて構成される、いわゆるLDD(Lightly Doped Drain)構造の場合が例示されている。
次に、図16に示すMOSQBは、ゲート長(図16(a)の左右横方向寸法)およびゲート幅(図16(a)の上下縦方向寸法)が相対的に短いMOSを代表して示している。このMOSQBは、例えば論理回路、制御回路または出力回路等のような比較的動作速度の速い回路を構成する素子として使用される。図16(b)には、駆動能力を上げて動作速度を向上させる観点から、上記相対的に薄い絶縁膜3aがMOSQBのゲート絶縁膜として使用されている場合が例示されている。
この種のMOSQBにおいては、大きな駆動能力を必要とするが、ゲート幅も短くて済む。ゲート幅自体は、狭チャネル効果(逆短チャネル効果)が生じない程度まで短くできるものがほとんどである。したがって、ゲート電極GBの抵抗の増大について、上記MOSQAのゲート電極GAほど考慮する必要性がない。一方、ゲート電極GBは、一般的にゲート長が短いので、上記のゲート電極GA上のコンタクトホールSCの配置のルールでそのまま適用することはできない。
そこで、本実施の形態1においては、この種のMOSQBに対して、図16に例示するように、上記コンタクトホールSCを、ゲート電極GBの上面において、活性領域LBと平面的に重なる領域には配置せず、分離領域と平面的に重なる幅広部分に配置した。すなわち、分離領域上のゲート電極GBの複数箇所において導体膜6と導体膜4とをコンタクトホールSCを通じて電気的に接続した。このようにコンタクトホールSCを配置することにより、ゲート電極GBの抵抗を充分に下げることが可能となる。このため、ゲート電極GBの抵抗増大に起因する貫通電流の発生を抑制または防止することができるので、フラッシュメモリ(EEPROM)の消費電力の増大を抑制または防止することが可能となる。また、コンタクトホールCON1,SCを含めたMOSQBのレイアウトも容易にすることができ、回路設計からデバイス設計への移行を容易にすることが可能となる。
このMOSQBでのコンタクトホールSCは、ゲート電極GBの両端において分離領域と平面的に重なる幅広部分に、電流の流れる方向に対して交差する方向に沿って2個並んで配置されている場合が例示されている。また、このMOSQBでのコンタクトホールSC,CON1の直径については、上記MOSQAでのそれと同じである。また、特に限定されないが、それ以外の各部の寸法を例示すると次の通りである。すなわち、ゲート電極GBのゲート長は、例えば0.4μm〜0.5μm程度である。また、ゲート幅は、例えば2μm〜10μm程度である。
なお、図16(a)においてもは、ゲート電極GBの幅広部分に開口されるコンタクトホールCON1は、抵抗を下げるために、その幅広部分に配置されたコンタクトホールSCに近接してまたは平面的に重なって配置されている。また、図16(b)には、ソース・ドレイン用の半導体領域SSB,DBは、上記半導体領域SA,DAと同様に、LDD構造の場合が例示されている。
図17は、上記MOSQAの変形例を示している。ここでは、コンタクトホールSCがゲート電極GAのほぼ全体に渡りその延在方向に沿って連続的に延びて形成されている。これにより、導体膜4と導体膜6との接触面積を増やすことができるので、ゲート電極GAの抵抗をさらに低下させることが可能となる。また、コンタクトホールSCの面積が大きいので、孔の形成を容易にすることが可能となる。なお、ここでは、コンタクトホールCON1が、分離領域上のゲート電極GAの幅広部分においてコンタクトホールSCの一部に平面的に重なるように2個並んで配置されている場合が例示されている。また、コンタクトホールSCが活性領域LAのみに重なるように平面的に延在させても良い。
図18は、上記MOSQAの他の変形例を示している。ここでは、ゲート電極GAの平面形状および寸法と、コンタクトホールSCの平面形状および寸法が全く同じであり、コンタクトホールSCは、ゲート電極GAのレイアウトに一致するように平面的に重なって配置されている。この結果、図18(b)に示すように、ゲート電極GAの導体膜4と導体膜6とは、各々の平面全体において直接接触した状態で重なっている。これにより、導体膜4と導体膜6との接触面積をさらに増やすことができるので、ゲート電極GAの抵抗を大幅に低下させることが可能となる。この構造は、MOSQAのみで実現することもできるし、MOSQA,QBの両方で実現することもできる。このような構造の形成方法については、実施の形態2で説明する。
図19は、上記MOSQAのさらに他の変形例を示している。ここでは、平面レイアウトは、図15(a)と同じであるが、断面的には、図19(b)に示すように、コンタクトホールSCが、導体膜6の導体膜6aと層間膜5とを貫通するように穿孔されており、導体膜6aの上層の導体膜6bがコンタクトホールSCを通じて導体膜4と電気的に接続される構造となっている。すなわち、ここでは、層間膜5上に導体膜6aを堆積した後に、フォトレジストパターンをエッチングマスクとしたドライエッチング法によってコンタクトホールSCが形成される。これにより、コンタクトホールSCの形成に際して、コンタクトホールSC形成用のフォトレジストパターンが、層間膜5に直接接触されないので、メモリセルMCの記憶に寄与する層間膜5の汚染を大幅に低減することができる。このため、その汚染に起因する不良の発生や信頼性の劣化を低減できるので、フラッシュメモリ(EEPROM)の歩留まりおよび信頼性を向上させることが可能となる。
次に、本実施の形態1における上記出力回路の保護用のnMOSQopn1の構造例を図20に示す。上記したように本実施の形態1においては、保護用のNMOSQopn1の構造が、フラッシュメモリ(EEPROM)のメモリセルMCとほぼ同じ構造となっている。すなわち、本来、耐圧(ドレインエッジの耐圧)が低いために高い静電破壊耐性が得られるメモリセルと同じ構造で保護素子を形成することにより、保護性能の高い保護用のnMOSQopn1を得ることが可能となっている。すなわち、例えば次の通りである。
半導体基板1には、pウエルPWoが形成され、その領域内に、上記保護用のnMOSQopn1が形成されている。保護用のnMOSQopn1は、ソース・ドレイン用の一対のn型半導体領域13と、絶縁膜3aと、ゲート電極14とを有している。なお、ここでは、1つの活性領域LOに2個のゲート電極14が平面的に重なり、中央の半導体領域13が左右のnMOSQopn1にとって共有の領域となっている構造が例示されている。
保護用のnMOSQopn1の一対のn型半導体領域13は、例えばヒ素が導入されてなり、上記メモリセルMCの一対のn型半導体領域2S,2Dと同じ不純物導入工程時に形成されている。したがって、n型半導体領域13の不純物プロファイルは、メモリセルMCのn型半導体領域2S,2Dと同じである。
また、pウエルPWoは、メモリセルMCのpウエルPWmと同じ不純物導入工程時に形成されており、pウエルPWmの不純物プロファイルと同じになっている。このpウエルPWoの上部にはp+型の半導体領域15が形成されている。このp+型半導体領域15は、ゲート電極14の延在方向に沿って平行に平面帯状に延在して形成されている。第1層配線L1とp+型半導体領域15を接続するコンタクトホールCON1も、その延在方向に沿って複数個並んで配置されている。pウエルPWoへの電位は、そのp+型半導体領域15を通じて行われる。
ゲート電極14は、基本的にメモリセルMCと同様に、浮遊ゲート電極形成用の導体膜4上に層間膜5を介して制御ゲート電極形成用の導体膜6を積み重ねてなり、導体膜4はメモリセルMCと同様に断面T字状に形成されている。ただし、保護用のnMOSQopn1においては、ゲート電極14の導体膜4と導体膜6とがコンタクトホールSCを通じて電気的に接続されている。図20(a)には、そのコンタクトホールSCがゲート電極14の両端において分離領域と平面的に重なる幅広部分に配置されている場合が例示されているが、上記図15、図17〜図19に示したようにしても良い。また、上層の第1層配線L1とゲート電極14とを電気的に接続するコンタクトホールCON1は、コンタクトホールSCと平面的に一致して重なるように配置されている。これにより、ゲート電極14の占有面積の縮小と抵抗の低下とを図ることが可能となる。なお、ゲート電極14の導体膜4の一部と半導体基板1との間には、メモリセルMCと同様に絶縁膜7が介在されている。また、ゲート電極14の上面上には、キャップ絶縁膜8が形成され、側面には絶縁膜12aが形成されている。なお、第1層配線L1とn型半導体領域13とを電気的に接続するコンタクトホールCON1は、ゲート電極14の延在方向に沿って複数個並んで配置されている。
次に、本実施の形態1のフラッシュメモリ(EEPROM)の一部に組み込まれた容量素子の構造例を図21および図22に示す。なお、図22は、図21のA−A線の断面図である。
容量素子Cは、半導体基板1のpウエルPWc上に、絶縁膜3a(または絶縁膜3b)を介して上部電極17を設けることで構成されている。半導体基板1には、2つの活性領域LC,LCがその間に溝型の分離部SGIを介して配置されている。この活性領域LC内のpウエルPWcは、上記容量素子Cの下部電極を構成する。活性領域LCを2つに分割しているのは、例えば下部電極(pウエルPWc)の抵抗の低下と、後述の上部電極17に対するコンタクトホールCON1bの配置を考慮したためである。このpウエルPWcの上部において上部電極17の下端部近傍には、p−型半導体領域18aおよびp+型半導体領域18bが形成されている。p−型半導体領域18aおよびp+型半導体領域18bには、例えばホウ素が導入されている。p+型半導体領域18bは、p−型半導体領域18aよりも絶縁膜12aの幅分だけ上部電極17の下端部から離間した位置に形成されている。このp+型半導体領域18bは、絶縁膜12bに穿孔されたコンタクトホールCON1aを通じて第1層配線L1と電気的に接続されている。なお、コンタクトホールCON1aは、上部電極17の長辺に沿って複数個並んで配置されている。
容量素子Cの絶縁膜3a(または絶縁膜3b)は、容量素子Cの容量絶縁膜を形成している。本実施の形態1においては、この容量素子CもメモリセルMCと似た構造となっている。すなわち、その上部電極17が、メモリセルMCの浮遊ゲート電極用の導体膜4と、その上に層間膜5を介して積み重ねられたメモリセルMCの制御ゲート電極用の導体膜6とが層間膜5に穿孔されたコンタクトホールSCを通じて電気的に接続されることで構成されている。このコンタクトホールSCは、上部電極17の長手方向に所定の間隔毎に配置される列線上に、上部電極17の幅方向に沿って複数個並んで配置されている。そして、コンタクトホールSCは、下部電極を構成する半導体基板1の活性領域LC上および互いに隣接する活性領域LCの間の溝型の分離部(分離領域)SGI上の両方に配置されている。
この上部電極17は、絶縁膜12bに穿孔されたコンタクトホールCON1bを通じて第1層配線L1と電気的に接続されている。このコンタクトホールCON1bは、活性領域LC上には配置されず、互いに隣接する活性領域LCの間の溝型の分離部(分離領域)SGI上にのみ配置されている。これは、例えば次の理由からである。すなわち、このコンタクトホールCON1bは、上記コンタクトホールCON1aと同工程時に穿孔されるが、そのコンタクトホールCON1aがコンタクトホールCON1bよりも深いので、そのコンタクトホールCON1aを穿孔している間にコンタクトホールCON1bの掘り過ぎが生じることも考えられるので、その掘りすぎが生じても容量素子Cが不良とならないようにするために、コンタクトホールCON1bを溝型の分離部(分離領域)SGI上に配置している。なお、ここでは説明を分かりやすくするために、上記コンタクトホールCON1を、コンタクトホールCON1a,CON1bに分けて説明しているが、これらコンタクトホールCON1a,1bは実質的にコンタクトホールCON1と同じものである。
このような容量素子Cは、例えば昇圧回路(チャージポンプ回路)や遅延回路等に使用される。容量素子Cを昇圧回路に用いた場合は、例えば3.3Vから18Vの高電圧を形成するので、容量絶縁膜として相対的に厚い絶縁膜3bを用いる方が好ましい。一方、容量素子Cをロジック回路等で使用される遅延回路に用いた場合は、低電圧で良いので、容量絶縁膜として相対的に薄い絶縁膜3aを用いることができる。
なお、コンタクトホールSCは、活性領域LCと平面的に重なる位置のみに設けても良いし、分離部SGIと平面的に重なる位置のみに設けても良い。
次に、本実施の形態1におけるフラッシュメモリ(EEPROM)の製造方法の一例を説明する。
図23〜図25は、本実施の形態1のフラッシュメモリ(EEPROM)の製造工程中の図を示している。図23は、上記図7に相当する箇所の要部平面図である。図24は、フラッシュメモリ(EEPROM)のメモリアレイおよび周辺回路領域を含む要部断面図であり、ここでのメモリアレイは図7のA−A線断面に相当する。図25は、図7のB−B線断面に相当する。なお、Vpp系NMOSおよびPMOSは、駆動電圧が、例えば8V程度の相対的に高電圧系の周辺回路用のMOSである。また、Vcc系NMOSおよびPMOSは、駆動電圧が、例えば1.8V〜3.3V程度の相対的に低電圧系の周辺回路用のMOSである(以下に続く図において同じ)。
まず、図23〜図25に示すように、半導体基板(この段階では半導体ウエハと称する平面略円形状の半導体の薄板)1の主面に、例えば溝型の分離部SGIおよびこれに取り囲まれるように配置された活性領域Lm等を形成する。すなわち、半導体基板1の所定箇所に分離溝を形成した後、半導体基板1の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内にのみ残されるように絶縁膜をCMP(Chemical Mechanical Polish)法等によって研磨することで、分離部SGIを形成する。
続いて、半導体基板1の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みnウエルNWm、pウエルPWm、pウエルPWp1,PWp2およびnウエルNWp1,NWp2を形成する。
次いで、図26は、続く製造工程における図24と同じ箇所の要部断面図であり、図27は、続く製造工程における図25と同じ箇所の要部断面図である。ここでは、図26および図27に示すように、厚さの異なる2種類の絶縁膜3a,3bを形成する。例えば次のようにする。
まず、半導体基板1の主面上に、例えば厚さ20nm程度の厚い絶縁膜を熱酸化法等によって形成する。続いて、その厚い絶縁膜上にメモリアレイおよび低電圧系MOS領域(Vcc系PMOSおよびVcc系NMOSで例示)が露出され、それ以外が覆われるようなフォトレジストパターンを形成した後、それをエッチングマスクとしてそこから露出する厚い絶縁膜をウエットエッチング法等によってエッチング除去する。その後、そのフォトレジストパターンを除去した後、メモリアレイにトンネル酸化膜を形成すべく半導体基板1に対して再び熱酸化処理等を施す。これにより、メモリアレイ(短絡MOS領域を含む)および低電圧系MOS領域に、例えば厚さが9nm程度の相対的に薄いゲート絶縁膜3aを形成し、高電圧系MOS領域(Vpp系PMOSおよびVpp系NMOSで例示)および選択MOS領域には、例えば厚さが25nm程度の相対的に厚い絶縁膜3bを形成する。
次いで、図28は、続く製造工程の図23と同じ箇所の要部平面図であり、図29は、続く製造工程における図24と同じ箇所の要部断面図であり、図30は、続く製造工程における図25と同じ箇所の要部断面図である。
まず、半導体基板1の主面上に、例えば厚さ70nm程度の低抵抗な多結晶シリコンからなる導体膜4aおよび窒化シリコン等からなる絶縁膜19を下層から順にCVD法等によって堆積した後、その絶縁膜19および導体膜4aをフォトリソグラフィ技術およびドライエッチング技術によって加工することにより、メモリアレイに浮遊ゲート電極(第1のゲート電極)を形成する導体膜4aをパターニングする。この際、周辺回路領域(高電圧系MOS領域、低電圧系MOS領域および選択MOS領域等)は、全体的に導体膜4aおよび絶縁膜19によって覆われている。続いて、半導体基板1に、メモリセルのソース、ドレイン用の不純物(例えばヒ素)をイオン注入法等によって導入することにより、一対のn型半導体領域2S,2D(ローカルソース線SSおよびサブビット線SB)を形成する。この際、高電圧系MOS領域、低電圧系MOS領域および選択MOS領域等は、導体膜4aで覆われている。これにより、短絡MOSのゲート長を導体膜4aのみで決めることが可能となっている。
次いで、図31は、続く製造工程における図24と同じ箇所の要部断面図であり、図32は、続く製造工程における図25と同じ箇所の要部断面図である。ここでは、まず、半導体基板1の主面上に、例えば酸化シリコンからなる絶縁膜7をCVD法等によって堆積した後、その絶縁膜7が半導体基板1の主面上の窪み内に残されるように、その絶縁膜7をCMP法により研磨し、さらに、ドライエッチング法等によってエッチングする。これにより、半導体基板1の主面上を平坦にする。また、この上に堆積する後述の浮遊ゲート電極用の導体膜がメモリセルのソース・ドレイン用のn型半導体領域2S,2Dに接触しないようにする。この際、絶縁膜19も除去されるが、下層を保護するように機能する。
次いで、図33は、続く製造工程における図23と同じ箇所の要部平面図であり、図34は、続く製造工程における図24と同じ箇所の要部断面図であり、図35は、続く製造工程における図25と同じ箇所の要部断面図である。
まず、半導体基板1の主面上に、例えば厚さ40nm程度の低抵抗な多結晶シリコンからなる導体膜4bを堆積した後、その上に、フォトリソグラフィ技術によってフォトレジストパターンPR1を形成し、そのフォトレジストパターンをエッチングマスクとして、そこから露出する導体膜4bをドライエッチング法等によって除去することにより、導体膜4a,4bからなる浮遊ゲート電極を形成する。上記フォトレジストパターンPR1を形成するためのフォトリソグラフィ(露光処理)においては、互いに隣接する導体膜4bのスペースを縮小すべく、例えば位相シフトマスク(ハーフトーンマスク)を使用している。これは、メモリアレイにおいて、互いに隣接する導体膜4bのスペースSを可能な限り狭くすることで導体膜4bの面積を増大させて浮遊ゲート電極と制御ゲート電極(第2のゲート電極)とのカップリング比の向上を図り、メモリセルの微細が進められても所望の書き換え特性を満足させるためである。なお、この際、高電圧系MOS領域、低電圧系MOS領域、短絡MOS領域および選択MOS領域等は全体的に導体膜4bによって覆われている。
次いで、図36は、続く製造工程の図23と同じ箇所の要部平面図であり、図37は、続く製造工程における図24と同じ箇所の要部断面図であり、図38は、続く製造工程における図25と同じ箇所の要部断面図である。
ここでは、まず、半導体基板1上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にCVD法等によって堆積することにより、例えば厚さが15nm程度の層間膜(第2の絶縁膜)5を形成した後、その上に、上記コンタクトホールSCを形成するためのフォトレジストパターンPR2をフォトリソグラフィ技術によって形成する。続いて、そのフォトレジストパターンPR2をエッチングマスクとして、そこから露出する層間膜5をドライエッチング法等によって除去することにより、層間膜5にコンタクトホールSCを形成する。なお、図36においては、上の行のコンタクトホールSCは選択MOSのゲート電極形成領域上に配置され、下の行のコンタクトホールSCは、短絡MOSのゲート電極形成領域上に配置されている。また、図37においては、高電圧系MOS領域および低電圧系MOS領域にコンタクトホールSCが示されていないが、図37の断面に示されない他の位置において、それらのMOSのゲート電極形成領域上に導体膜4bの一部が露出するコンタクトホールSCが形成されている。
次いで、図39は、続く製造工程の図23と同じ箇所の要部平面図であり、図40は、続く製造工程における図24と同じ箇所の要部断面図であり、図41は、続く製造工程における図25と同じ箇所の要部断面図である。
ここでは、まず、半導体基板1上に、例えば低抵抗な多結晶シリコンからなる導体膜6a、タングステンシリサイド等からなる導体膜6bおよび酸化シリコン等からなるキャップ絶縁膜8を下層から順にCVD法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングする。これにより、メモリアレイにおいては制御ゲート電極(ワード線W)を形成し、それ以外の領域、高電圧系MOS領域、低電圧系MOS領域、短絡MOS領域および選択MOS領域等においては各MOSのゲート電極の一部を形成する。このエッチング処理に際しては、層間膜6をエッチングストッパとして機能させている。本実施の形態1においては、メモリアレイと周辺回路領域との間に段差がないので、ワード線Wを狭ピッチで加工できる。
次いで、図42は、続く製造工程における図24と同じ箇所の要部断面図であり、図43は、続く製造工程における図25と同じ箇所の要部断面図である。ここでは、まず、キャップ絶縁膜8、導体膜6をエッチングマスクとして、その下層の層間膜5、導体膜4b,4aをドライエッチング法等によってエッチング除去する。
これにより、メモリアレイにおいては、メモリセルMCの制御ゲート電極および浮遊ゲート電極を完成させる。すなわち、浮遊ゲート電極形成用の導体膜4上に層間膜5を介して制御ゲート電極形成用の導体膜6を積み重ねなる2層ゲート電極構造を完成させる。メモリセルMCの浮遊ゲート電極と制御ゲート電極とは完全に絶縁されている。
また、周辺回路領域(低電圧系MOS領域、高電圧系MOS領域、短絡MOS領域および選択MOS領域)においては、各MOSのゲート電極20n,20p,21n,21p,9,10を完成させる。各ゲート電極20n,20p,21n,21p,9,10においては、導体膜4と導体膜6とがコンタクトホールSCを通じて電気的に接続されている。
次いで、図44は、続く製造工程における図24と同じ箇所の要部断面図であり、図45は、続く製造工程における図25と同じ箇所の要部断面図である。ここでは、それぞれのMOSの相対的に不純物濃度の低い半導体領域22na,22pa,23na,23pa,11naをそれぞれ別々に形成する。半導体領域11na,22na,23naには、例えばヒ素が導入され、半導体領域22pa,23paには、例えばホウ素が導入されている。続いて、半導体基板1の主面上に、例えば酸化シリコンからなる絶縁膜をCVD法等によって堆積した後、これを異方性のドライエッチング法等によってエッチバックすることにより、ゲート電極20n,20p,21n,21p,9,10の側面に絶縁膜12aを形成する。なお、互いに隣接するワード線W間は、この絶縁膜12aによって埋め込まれる。
次いで、図46は、続く製造工程における図24と同じ箇所の要部断面図であり、図47は、続く製造工程における図25と同じ箇所の要部断面図である。ここでは、それぞれのMOSの相対的に不純物濃度の高い半導体領域22nb,22pb,23nb,23pb,11nbをそれぞれ別々に形成する。半導体領域11nb,22nb,23nbには、例えばヒ素が導入され、半導体領域22pb,23pbには、例えばホウ素が導入されている。これにより、低電圧系のnMOSQLnおよびpMOSQLp、高電圧系のnMOSQHnおよびpMOSQHp、選択MOSN1,N3のソース・ドレイン用の一対のn型半導体領域11,22n,23nおよび一対のp型半導体領域22p,23pを形成する。
次いで、図48は、続く製造工程の図23と同じ箇所の要部平面図であり、図49は、続く製造工程における図24と同じ箇所の要部断面図であり、図50は、続く製造工程における図25と同じ箇所の要部断面図である。ここでは、半導体基板1上に、例えば酸化シリコンからなる絶縁膜12bをCVD法等によって堆積した後、その絶縁膜12bに、半導体基板1の一部(各MOSのソース・ドレイン領域)、ワード線Wの一部および所定のMOSのゲート電極の一部が露出するようなコンタクトホールCON1をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板1上に、例えばタングステン等のような金属膜をスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第1層配線L1(共通ソース線を含む)を形成する。第1層配線L1は、コンタクトホールCON1を通じて各MOSのソース・ドレイン用の一対の半導体領域、ゲート電極およびワード線Wと適宜電気的に接続されている。
次いで、図51は、続く製造工程の図23と同じ箇所の要部平面図であり、図52は、続く製造工程における図24と同じ箇所の要部断面図であり、図53は、続く製造工程における図25と同じ箇所の要部断面図である。ここでは、半導体基板1上に、例えば酸化シリコンからなる絶縁膜12cをCVD法等によって堆積した後、その絶縁膜12cに第1層配線L1の一部が露出するようなスルーホールTH1をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板1上に、例えばタングステン等のような金属膜をスパッタリング法やCVD法等によって堆積した後、これをスルーホールTH1内のみに残るようにCMP法等によって研磨することにより、スルーホールTH1内にプラグ24を形成する。その後、半導体基板1上に、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順にスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第2層配線L2(メインビット線を含む)を形成する。第2層配線L2はプラグ24を通じて第1層配線L1と電気的に接続されている。
次いで、図54は、続く製造工程における図24と同じ箇所の要部断面図であり、図55は、続く製造工程における図25と同じ箇所の要部断面図である。ここでは、半導体基板1上に、例えば酸化シリコンからなる絶縁膜12dをCVD法等によって堆積した後、その絶縁膜12dに第2層配線L2の一部が露出するようなスルーホールTH2を上記スルーホールTH1と同様に穿孔する。続いて、上記プラグ24と同様にして、そのスルーホールTH2内にタングステン等からなるプラグ25を形成した後、半導体基板1上に、第2層配線L2と同様に、例えば窒化チタン、アルミニウムおよび窒化チタンの積層膜からなる第3層配線L3を形成する。第3層配線L3はプラグ25を通じて第2層配線L2と電気的に接続されている。その後、半導体基板1上に、表面保護膜を形成した後、その一部に第3層配線L3の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリ(EEPROM)を製造する。
本実施の形態1の代表的な効果を記載すると、例えば次の通りである。
(1).フラッシュメモリ(EEPROM)の周辺回路のMOSのゲート電極構造をメモリセルMCのゲート電極構造と同じにしたことにより、メモリセルMCのワード線形成時に周辺回路の領域とメモリセルMCの領域との境界部に段差が形成されないようにすることが可能となる。
(2).上記(1)により、ワード線Wの隣接スペースを縮小することができるので、メモリアレイの面積を縮小することができ、半導体チップのサイズの縮小を推進することが可能となる。
(3).周辺回路のMOSのゲート電極構造をメモリセルMCのゲート電極構造と同じにし、そのうちのゲート長の長いMOS(例えば高電圧系のMOS)に対しては、導体膜4,6を接続するコンタクトホールSCをゲート電極平面内において活性領域上に当たる位置にも配置することにより、そのMOSのゲート電極の抵抗を下げることが可能となる。
(4).上記(3)により、フラッシュメモリ(EEPROM)の消費電力を下げることが可能となる。
(5).半導体基板1上に配置されるMOSの種類に応じて導体膜4,6を接続するコンタクトホールSCの配置を変えることにより、MOSの各パターン(例えばコンタクトホールCON1)のレイアウトを容易にすることが可能となる。
(6).半導体基板1上に配置されるMOSの種類に応じて導体膜4,6を接続するコンタクトホールSCの配置を変えることにより、回路上の不具合を生じることなくデバイス設計が可能となり、回路設計からデバイス設計への移行を容易にすることが可能となる。
(7).半導体基板1に形成される容量素子をメモリセルMCのゲート電極構造で構成した場合に、第1層配線L1とp+型半導体領域18bとを接続するコンタクトホールCON1を分離領域上に配置することにより、容量素子の不良の発生率を低減することが可能となる。
(8).上記(7)により、フラッシュメモリ(EEOROM)の歩留まりおよび信頼性を向上させることが可能となる。
(実施の形態2)
本実施の形態2は、前記実施の形態1で説明した図18の構造を形成する場合の製造方法を説明するものである。
本実施の形態2を説明する図56および図57は、前記実施の形態1において図23〜図35で説明した製造工程を経た後の半導体基板1の要部断面図を示している。なお、図35に続く工程における図24と同じ箇所の要部断面図であり、図55は、図35に続く工程における図25と同じ箇所の要部断面図である。
ここでは、まず、上記したように半導体基板1上に層間膜5を形成した後、その上に、フォトレジストパターンPR3を形成する。このフォトレジストパターンPR3は、メモリセルの形成領域については全て被覆するが、短絡MOSのゲート電極形成領域については一部(コンタクトホールSCの形成領域)を除いて被覆するように形成されている。そして、フォトレジストパターンPR3は、それ以外の周辺回路領域が露出されるように形成されている。続いて、そのフォトレジストパターンPR3をエッチングマスクとして、そこから露出する層間膜5をエッチング除去する。これにより、短絡MOSの領域においては、コンタクトホールSCを形成し、それ以外の周辺回路領域においては導体膜4bの表面を全体的に露出させる。その後、フォトレジストパターンPR3を除去する。
次いで、図58は、続く製造工程における図24と同じ箇所の要部断面図であり、図59は、続く製造工程における図25と同じ箇所の要部断面図である。ここでは、まず、半導体基板1上に上記導体膜6およびキャップ絶縁膜8を下層から順にCVD法等によって堆積した後、キャップ絶縁膜8上に、ゲート電極およびワード線形成用のフォトレジストパターンを形成する。続いて、そのフォトレジストパターンを用いてキャップ絶縁膜8をパターニングした後、そのフォトレジストパターンを除去する。その後、残されたキャップ絶縁膜8をエッチングマスクとして、導体膜6,4をパターニングすることにより、メモリセルMCの2層ゲート電極および各周辺回路用のMOSのゲート電極9,10,20n,20p,21n,21pを形成する。本実施の形態2においては、ゲート電極10,20n,20p,21n,21pにおいて導体膜4と導体膜6がゲート電極パターンの全面において直接接触した状態で電気的に接続されている。このため、ゲート電極10、20n,20p,21n,21pの抵抗をさらに低下させることが可能となる。なお、このエッチング処理においては、例えば酸化シリコンからなるキャップ絶縁膜8および絶縁膜3a,3bをエッチングストッパとして機能させている。
次いで、図60は、続く製造工程における図24と同じ箇所の要部断面図であり、図61は、続く製造工程における図25と同じ箇所の要部断面図である。ここでは、半導体基板1上に、ワード線Wの隣接間が露出し、それ以外が覆われるようなフォトレジストパターンPR4をフォトリソグラフィ技術によって形成した後、これをマスクとして、例えばホウ素を半導体基板1にイオン注入することにより、半導体基板1において互いに隣接するワード線Wにパンチスルーストッパを形成する。これ以降は、前記実施の形態1の図44以降の図を用いて説明したのと同じなので説明を省略する。
(実施の形態3)
本実施の形態3は、前記実施の形態1で説明した図20の保護用のMOSを形成する場合の製造方法を説明するものである。
まず、図62に示すように、前記実施の形態1と同様に、半導体基板1の主面に、溝型の分離部SGIおよび活性領域Lm(図23等参照)等を形成した後、半導体基板1の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みnウエルNWm,pウエルPWm,pウエルPWp2,PWoおよびnウエルNWp2を形成する。なお、図62は、図24と同一製造工程時の半導体基板1の要部断面を示し、保護用のMOS形成領域(Vcc系MSDMOS)を除いて、前記図24と同一箇所を示している。また、本実施の形態3で用いる図62以降の図は図62と同じ箇所における各製造工程中の断面図である。また、図62の製造工程時の図7のB−B線に相当する断面図は前記図25と同じである。
続いて、図63に示すように、前記実施の形態1と同様に、半導体基板1の主面上に相対的に薄い絶縁膜3aと相対的に厚い絶縁膜3bを形成する。保護用のMOS形成領域には、薄い絶縁膜3aを形成する。なお、図63の製造工程時の図7のB−B線に相当する断面図は前記図27と同じである。
その後、図64に示すように、前記実施の形態1と同様に、半導体基板1の主面上に、導体膜4aおよび絶縁膜19のパターンを形成する。ここでは、保護用のMOS形成領域においては導体膜4aをゲート電極形状にパターニングし、その保護用のMOSのソース・ドレイン領域が露出されるようにする。それ以外は、前記実施の形態1と同じように導体膜4aをパターニングする。その後、半導体基板1のメモリセルのソース・ドレイン領域および保護用のMOSのソース・ドレイン領域に、メモリセルのソース、ドレイン用の不純物(例えばヒ素)をイオン注入法等によって導入することにより、メモリセルのソース・ドレイン用の一対のn型半導体領域2S,2D(ローカルソース線SSおよびサブビット線SB)および保護用のMOSのソース・ドレイン用の一対のn型半導体領域13,13を形成する。すなわち、本実施の形態3においては、保護用のMOSのソース・ドレイン用のn型半導体領域13,13を、メモリセルのソース・ドレイン用の一対のn型半導体領域2S,2Dの形成工程時に同じ不純物で形成する。すなわち、保護用のMOSのソース・ドレイン用のn型半導体領域13のヒ素の不純物濃度プロファイルは、メモリセルのソース・ドレイン用のn型半導体領域2S,2Dのそれと同じである。それ以外は前記実施の形態1と同じである。なお、図64の製造工程時の図7のB−B線に相当する断面図は前記図30と同じである。
次いで、図65に示すように、前記実施の形態1と同様に、半導体基板1の主面上の窪みに絶縁膜7を形成する。なお、図65の製造工程時の図7のB−B線に相当する断面図は前記図32と同じである。
続いて、図66に示すように、前記実施の形態1と同様に、半導体基板1上に、導体膜4bを堆積した後、その導体膜4bをフォトレジストパターンPR1パターニングすることにより、導体膜4a,4bからなる浮遊ゲート電極を形成する。この際、高電圧系MOS領域、保護用のMOS領域、短絡MOS領域および選択MOS領域等は全体的に導体膜4bによって覆われている。なお、図66の製造工程時の図7のB−B線に相当する断面図は前記図35と同じである。
その後、図67に示すように、前記実施の形態1と同様に、半導体基板1上に層間膜5を形成した後、その上に形成された前記フォトレジストパターンPR2をエッチングマスクとして、そこから露出する層間膜5をドライエッチング法等によって除去することにより、層間膜5にコンタクトホールSCを形成する。図67においては、高電圧系MOS領域および保護用のMOS領域にコンタクトホールSCが示されていないが、図67の断面に示されない他の位置において、それらのMOSのゲート電極形成領域上に導体膜4bの一部が露出するコンタクトホールSCが形成されている。なお、図67の製造工程時の図7のB−B線に相当する断面図は前記図38と同じである。
次いで、図68に示すように、前記実施の形態1と同様に、半導体基板1上に、導体膜6a,6bおよびキャップ絶縁膜8を下層から順にCVD法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングする。これにより、メモリアレイにおいては制御ゲート電極(ワード線W)を形成し、それ以外の領域、高電圧系MOS領域、保護用のMOS領域、短絡MOS領域および選択MOS領域等においては各MOSのゲート電極の一部を形成する。本実施の形態3においても、メモリアレイと周辺回路領域との間に段差がないので、ワード線Wを狭ピッチで加工できる。なお、図68の製造工程時の図7のB−B線に相当する断面図は前記図41と同じである。
続いて、図69に示すように、前記実施の形態1と同様に、キャップ絶縁膜8、導体膜6をエッチングマスクとして、その下層の層間膜5、導体膜4b,4aをドライエッチング法等によってエッチング除去する。これにより、メモリアレイにおいては、メモリセルMCの制御ゲート電極および浮遊ゲート電極を完成させる。また、周辺回路領域(高電圧系MOS領域、保護用のMOS領域、短絡MOS領域および選択MOS領域)においては、各MOSのゲート電極21n,21p,14,9,10を完成させる。各ゲート電極21n,21p,14,9,10においては、導体膜4と導体膜6とがコンタクトホールSCを通じて電気的に接続されている。このようにして、保護用のnMOSQopn1を形成する。なお、図69の製造工程時の図7のB−B線に相当する断面図は前記図43と同じである。
その後、図70に示すように、前記実施の形態1と同様に、それぞれのMOSの相対的に不純物濃度の低い半導体領域23na,23pa,11na(図45参照)をそれぞれ別々のフォトレジストパターンをマスクとした不純物導入工程で形成した後、ゲート電極14,21n,21p,9,10の側面に絶縁膜12aを形成する。互いに隣接するワード線W間は、この絶縁膜12aによって埋め込まれる。なお、図70の製造工程時の図7のB−B線に相当する断面図は前記図45と同じである。
次いで、図71に示すように、前記実施の形態1と同様に、それぞれのMOSの相対的に不純物濃度の高い半導体領域23nb,23pb,11nbをそれぞれ別々のフォトレジストパターンをマスクとした不純物導入工程で形成する。これにより、高電圧系のnMOSQHnおよびpMOSQHp、選択MOSN1,N3のソース・ドレイン用の一対のn型半導体領域11,23nおよび一対のp型半導体領域23pを形成する。なお、図71の製造工程時の図7のB−B線に相当する断面図は前記図47と同じである。
続いて、図72に示すように、前記実施の形態1と同様に、半導体基板1上に堆積した絶縁膜12b(保護用のMOS領域においては絶縁膜12bおよび絶縁膜7)に、半導体基板1の一部(各MOSのソース・ドレイン領域)、ワード線Wの一部および所定のMOSのゲート電極の一部が露出するようなコンタクトホールCON1をフォトリソグラフィ技術およびドライエッチング技術によって穿孔した後、絶縁膜12b上に第1層配線L1(共通ソース線を含む)を形成する。第1層配線L1は、コンタクトホールCON1を通じて各MOSのソース・ドレイン用の一対の半導体領域、ゲート電極およびワード線Wと適宜電気的に接続されている。なお、図72の製造工程時の図7のB−B線に相当する断面図は前記図50と同じである。
その後、図73に示すように、前記実施の形態1と同様にして、プラグ24、第2層配線L2、プラグ25および第3層配線L3等を形成する。図73の製造工程時の図7のB−B線に相当する断面図は前記図55と同じである。このようにして、フラッシュメモリ(EEPROM)を製造する。
本実施の形態3においては、前記実施の形態1で説明したように、保護用のMOSQop1の静電破壊耐性を向上させることが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態1〜3に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態1〜3のメモリセルのソース・ドレイン領域の上面部にシリサイド層を形成しても良い。これにより、配線とソース・ドレイン領域との接触抵抗を低減できるので、メモリの動作速度を向上させることが可能となる。
また、メモリセルのチャネルに不純物を導入する際に、そのための不純物をソース側から斜めにイオン注入することにより、ドレイン側をオフセットにする。これにより、ドレインディスターブマージンを拡大させることが可能となる。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリ(EEPROM)単体に適用した場合について説明したが、それに限定されるものではなく、例えばフラッシュメモリ(EEPROM)と論理回路とを同一半導体基板に設けている混載型の半導体集積回路装置にも適用できる。