JPH06125090A - 半導体装置 - Google Patents

半導体装置

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JPH06125090A
JPH06125090A JP4276096A JP27609692A JPH06125090A JP H06125090 A JPH06125090 A JP H06125090A JP 4276096 A JP4276096 A JP 4276096A JP 27609692 A JP27609692 A JP 27609692A JP H06125090 A JPH06125090 A JP H06125090A
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JP
Japan
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gate
floating gate
control gate
semiconductor device
control
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JP4276096A
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English (en)
Inventor
Shoichi Kimura
正一 木村
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

(57)【要約】 【構成】駆動回路用トランジスタのゲート電極が、互い
に接続されたフローティングゲートとコントロールゲー
トと同一の層で形成されていて、ゲート電極のコンタク
トホールの下で互いに接続させる。または素子分離領域
上で互いに接続させる。または市松模様に除去されたフ
ローティングゲート及びコントロールゲート間絶縁膜を
介して互いに接続させる。 【効果】駆動回路用トランジスタとメモリセルと同時に
エッチングできかつエッチング面積が広くなり、エッチ
ング装置がエッチングの終了を感知しやすくなる。接続
穴を形成するための特別な面積は必要としない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に記憶素子及び記憶素子の駆動回路素子に関する。
【０００２】
【従来の技術】従来の半導体装置は、図５にある様であ
った。フローティングゲート５０１とコントロールゲー
ト５０２とを有するＭＯＳ型トランジスタ構造をなし、
前記フローティングゲート５０１への電荷の注入状態の
如何によって、前記コントロールゲート５０２の前記Ｍ
ＯＳ型トランジスタの特性の制御しきい値電圧が変化す
る半導体装置をメモリセルとした場合、メモリセルの駆
動回路用トランジスタのゲート電極５０３は、前記フロ
ーティングゲート５０１または前記コントロールゲート
５０２のどちらか一方の層で形成されていた。
【０００３】以上が従来技術の半導体装置である。
【０００４】
【発明が解決しようとする課題】しかし、前述の従来の
技術では、前記メモリセルのゲート電極５０２、５０１
と前記メモリセルの駆動回路用トランジスタのゲート電
極５０３では膜厚が異なるため、別々にゲート電極をフ
ォト及びエッチングをしなければならなかった。
【０００５】また、前記メモリセルのゲート電極５０
１、５０２は通常ドライエッチング装置が用いられる
が、前記メモリセルのゲート電極５０１、５０２のエッ
チング面積が小さいので前記フローティングゲート５０
１のエッチングの際、エッチング装置がエッチングの終
了を感知するのが難しく、過剰にエッチングされ、しい
てはメモリセルの絶縁膜５０６や半導体基板５０５をも
エッチングしてしまう。
【０００６】また、前記コントロールゲート５０２と前
記メモリセルの駆動回路用トランジスタのゲート電極５
０３を同一の膜で形成する場合、前記同一の膜を形成す
る前に前記メモリセルの駆動回路用トランジスタ領域の
前記フローティングゲート５０１をエッチングしなけれ
ばならない。そのエッチングにより半導体基板５０５の
転位や欠陥を生じさせてしまう。
【０００７】そこで本発明はこの様な問題点を解決する
ものでその目的とするところは、メモリセルのゲート電
極とメモリセルの駆動回路用トランジスタのゲート電極
を同時にエッチングでき、エッチング装置がそのエッチ
ングの終了を正確に感知することができ、半導体基板に
転位や欠陥を生じさせない、フローティングゲートとコ
ントロールゲートとを有するＭＯＳ型トランジスタ構造
をなし、フローティングゲートへの電荷の注入状態の如
何によって、コントロールゲートのＭＯＳ型トランジス
タの特性の制御しきい値電圧が変化する半導体装置を提
供するところにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
フローティングゲートとコントロールゲートとを有する
ＭＯＳ型トランジスタ構造をなし、前記フローティング
ゲートへの電荷の注入状態の如何によって、前記コント
ロールゲートの前記ＭＯＳ型トランジスタの特性の制御
しきい値電圧が変化する半導体装置において、前記ＭＯ
Ｓ型トランジスタの駆動回路用トランジスタのゲート電
極は、前記ゲート電極のコンタクトホールの下で前記フ
ローティングゲートと前記コントロールゲートを互いに
接続し、かつ前記フローティングゲートと前記コントロ
ールゲートと同一の層で形成されていることを特徴とす
る。
【０００９】またフローティングゲートとコントロール
ゲートとを有するＭＯＳ型トランジスタ構造をなし、前
記フローティングゲートへの電荷の注入状態の如何によ
って、前記コントロールゲートの前記ＭＯＳ型トランジ
スタの特性の制御しきい値電圧が変化する半導体装置に
おいて、前記ＭＯＳ型トランジスタの駆動回路用トラン
ジスタのゲート電極は、前記フローティングゲートと前
記コントロールゲートとで形成されており、かつ素子分
離領域上のみ絶縁膜を除去して、前記フローティングゲ
ートと前記コントロールゲートとが接続されていること
を特徴とする。
【００１０】またフローティングゲートとコントロール
ゲートとを有するＭＯＳ型トランジスタ構造をなし、前
記フローティングゲートへの電荷の注入状態の如何によ
って、前記コントロールゲートの前記ＭＯＳ型トランジ
スタの特性の制御しきい値電圧が変化する半導体装置に
おいて、前記ＭＯＳ型トランジスタの駆動回路用トラン
ジスタのゲート電極は、前記フローティングゲートと前
記コントロールゲートとで形成されており、かつ市松模
様に絶縁膜を除去して、前記フローティングゲートと前
記コントロールゲートとが接続されていることを特徴と
する。
【００１１】フローティングゲートとコントロールゲー
トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
ローティングゲートへの電荷の注入状態の如何によっ
て、前記コントロールゲートの前記ＭＯＳ型トランジス
タの特性の制御しきい値電圧が変化する半導体装置にお
いて、前記ＭＯＳ型トランジスタの駆動回路用トランジ
スタのゲート電極は、前記フローティングゲートと前記
コントロールゲートとで形成されており、かつ前記ＭＯ
Ｓ型トランジスタの駆動回路用トランジスタ領域上の絶
縁膜を除去して、前記フローティングゲートと前記コン
トロールゲートとが接続されていることを特徴とする。
【００１２】
【実施例】図１は、本発明の第１の実施例における半導
体装置の主要平面図である。図２は、図１におけるＡ−
Ｂ間の断面図である。図３は、図１におけるＣ−Ｄ間の
断面図である。図４（ａ）から図４（ｄ）は、本発明の
第１の実施例における半導体装置の製造方法の工程毎の
主要断面図である。図１及び図３の左側はメモリセルを
示し、右側は駆動回路用トランジスタを示している。図
２及び図４は、駆動回路用トランジスタを示している。
なお、実施例の全図において、同一の機能を有するもの
には、同一の符号を付け、その繰り返しの説明は省略す
る。以下、図４（ａ）から図４（ｄ）に従い、順に説明
していく。
【００１３】まず図４（ａ）の如く、半導体基板１０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し熱酸化法により前記半導体基
板１０１上に第１絶縁膜１０３を形成する。たとえば、
１０００度の酸素濃度３０％の乾燥雰囲気中で２０ｎｍ
酸化する。これが駆動回路用トランジスタのゲート酸化
膜になる。またメモリセルのゲート絶縁膜１０４として
ＥＰＲＯＭの場合は３０ｎｍから５０ｎｍ、ＥＥＰＲＯ
Ｍの場合は１０ｎｍぐらいメモリセル領域を酸化膜して
おく。
【００１４】次に図４（ｂ）の如く、前記フィールド絶
縁膜１０２及び前記第１絶縁膜１０３及び前記メモリセ
ルのゲート絶縁膜１０４上にＣＶＤ法により第１多結晶
シリコン膜１０５を２００ｎｍ程度形成する。通常モノ
シランガスを６２０度前後で熱分解させ、前記第１多結
晶シリコン１０５を堆積させる。そしてこの前記第１多
結晶シリコン膜１０５を低抵抗化するためにたとえば５
族の元素（たとえば燐元素や砒素など導電性不純物）を
イオン打ち込み法を用いて、１×１０15から１×１０16
ａｔｏｍｓ・ｃｍ-2程度注入する。
【００１５】そしてフォト及びエッチング法によりメモ
リセル領域の前記第１多結晶シリコン膜１０５の不要な
部分を取り除く。そして熱酸化法により前記第１多結晶
シリコン１０５上に第２絶縁膜１０６を形成する。これ
がフローティングゲート及びコントロールゲート間絶縁
膜となる。たとえば、１０００度の酸素濃度３０％の乾
燥雰囲気中で２０ｎｍ酸化する。
【００１６】次に図４（ｃ）の如く、駆動回路用トラン
ジスタのゲート電極の配線用コンタクトホールになる部
分の下の前記第２絶縁膜をフォト及びエッチング法によ
り一部取り除きコンタクトホール１０８を形成する。
【００１７】次に図４（ｄ）の如く、第２多結晶シリコ
ン膜１０７を前記第２絶縁膜１０６上にＣＶＤ法により
３００ｎｍ程度形成する。そして導体化する為にイオン
注入法を用い燐もしくは砒素等の不純物を前記第２多結
晶シリコン膜１０７に注入する。たとえば５族の元素
（たとえば燐元素や砒素など導電性不純物）をイオン打
ち込み法を用いて、１×１０15から１×１０16ａｔｏｍ
ｓ・ｃｍ-2程度注入する。
【００１８】次に図３の如く、フォト及びエッチング法
により前記第１多結晶シリコン１０５及び前記第２絶縁
膜１０６及び前記第２多結晶シリコン１０７の不要な部
分を除去する。これを駆動回路用トランジスタのゲート
電極とする。最後にイオン打ち込み法により、燐や砒素
などの不純物を注入しソース及びドレインを形成する。
【００１９】以上の製造工程が本発明の第１の実施例の
半導体装置の製造方法である。
【００２０】この様に、前記第１の実施例の様に、駆動
回路用トランジスタのゲート電極が、互いに接続された
前記フローティングゲートと前記コントロールゲートと
同一の層で形成されていることにより、前記メモリセル
のゲート電極と前記メモリセルの駆動回路用トランジス
タのゲート電極とで膜厚がほぼ同じになるため、同時に
フォト及びエッチングすることが可能となる。
【００２１】また、前記メモリセルのゲート電極は通常
ドライエッチング装置が用いられるが、前記メモリセル
のゲート電極のエッチングと駆動回路用トランジスタの
ゲート電極のエッチングと同時にエッチングするので面
積が広くなり前記フローティングゲートのエッチングの
際、エッチング装置がエッチングの終了を感知しやすく
なる。
【００２２】また、前記フローティングゲートと前記コ
ントロールゲート間の絶縁膜の面積が広くなり、前記コ
ントロールゲートのエッチングの際、エッチング装置が
エッチングの終了を感知しやすくなる。
【００２３】また前記ＭＯＳ型トランジスタの駆動回路
用トランジスタのゲート電極は、前記ゲート電極のコン
タクトホールの下で前記フローティングゲートと前記コ
ントロールゲートを互いに接続しているので、接続穴を
形成するための特別な面積は必要としない。
【００２４】図６は、本発明の第２の実施例における半
導体装置の主要断面図である。図６は、駆動回路用トラ
ンジスタを示している。本発明の第２の実施例における
半導体装置の製造方法を工程順に説明していく。
【００２５】まず前記第１の実施例の図４（ｂ）の工程
までは同様の工程で製造していく。
【００２６】つぎに、平面図である図７の如く、素子分
離上の前記第１多結晶シリコン１０５上の第２絶縁膜１
０６を、フォト及びエッチング法により取り除く。フォ
トレジストマスクの合わせずれなどにより素子分離上以
外の前記第１多結晶シリコン１０５上の第２絶縁膜１０
６をエッチングしないように、前記フォトレジストマス
クは素子分離上にも多少乗り上げさせておく。次に、前
記第１の実施例の図４（ｄ）の工程をおこなう。
【００２７】次に図６の如く、フォト及びエッチング法
により前記第１多結晶シリコン１０５及び前記第２絶縁
膜１０６及び前記第２多結晶シリコン１０７の不要な部
分を除去する。これを駆動回路用トランジスタのゲート
電極とする。最後にイオン打ち込み法により、燐や砒素
などの不純物を注入しソース及びドレインを形成する。
【００２８】以上の製造工程が本発明の第２の実施例の
半導体装置の製造方法である。
【００２９】この様に、前記第２の実施例の様に、駆動
回路用トランジスタのゲート電極を、互いに素子分離領
域上で前記フローティングゲートと前記コントロールゲ
ートを接続し、前記フローティングゲートと前記コント
ロールゲートと同一層で形成することにより、前記メモ
リセルのゲート電極と前記メモリセルの駆動回路用トラ
ンジスタのゲート電極とで膜厚がほぼ同じになるため、
同時にフォト及びエッチングすることが可能となる。
【００３０】また、前記メモリセルのゲート電極は通常
ドライエッチング装置が用いられるが、前記メモリセル
のゲート電極のエッチングと駆動回路用トランジスタの
ゲート電極のエッチングと同時にエッチングするので面
積が広くなり前記フローティングゲートのエッチングの
際、エッチング装置がエッチングの終了を感知しやすく
なる。
【００３１】また、前記フローティングゲートと前記コ
ントロールゲート間の絶縁膜の面積が広くなり、前記コ
ントロールゲートのエッチングの際、エッチング装置が
エッチングの終了を感知しやすくなる。また、前記ＭＯ
Ｓ型トランジスタの駆動回路用トランジスタのゲート電
極は、素子分離領域上のみ除去された前記フローティン
グゲート及び前記コントロールゲート間絶縁膜を介し
て、互いに前記フローティングゲートと前記コントロー
ルゲートを接続されているので、接続穴を形成するため
の特別な面積は必要としないし、接続穴の位置にとらわ
れずに、駆動回路用トランジスタのゲート電極を配置す
ることが可能となる。なぜならば駆動回路用トランジス
タのゲート電極端の一方は、必ず素子分離領域上に乗り
上げているので必ず前記フローティングゲートと前記コ
ントロールゲートが接続されるからである。
【００３２】また、素子分離領域上で前記フローティン
グゲートと前記コントロールゲートを互いに接続してい
るので、配線を接続するためのコンタクトホールのエッ
チングの際、ゲート絶縁膜に応力などがかからない。
【００３３】図８は、本発明の第３の実施例における半
導体装置の主要断面図である。図８は、駆動回路用トラ
ンジスタを示している。本発明の第３の実施例における
半導体装置の製造方法を工程順に説明していく。
【００３４】まず前記第１の実施例の図４（ｂ）までは
同様の工程で製造していく。
【００３５】つぎに、平面図である図９の如く、前記第
１多結晶シリコン１０５上の第２絶縁膜１０６を、フォ
ト及びエッチング法により市松模様に取り除く。この市
松模様の一辺は、フォトレジストマスクで可能な最小線
幅にするのが望ましい。
【００３６】次に、前記第１の実施例の図４（ｄ）の工
程をおこなう。
【００３７】次に図８の如く、フォト及びエッチング法
により前記第１多結晶シリコン１０５及び前記第２絶縁
膜１０６及び前記第２多結晶シリコン１０７の不要な部
分を除去する。これを駆動回路用トランジスタのゲート
電極とする。最後にイオン打ち込み法により、燐や砒素
などの不純物を注入しソース及びドレインを形成する。
【００３８】以上の製造工程が本発明の第３の実施例の
半導体装置の製造方法である。
【００３９】この様に、前記第３の実施例の様に、駆動
回路用トランジスタのゲート電極を、互いに市松模様に
除去された前記フローティングゲート及び前記コントロ
ールゲート間絶縁膜を介して、互いに前記フローティン
グゲートと前記コントロールゲートを接続された、前記
フローティングゲートと前記コントロールゲートとで形
成されていることにより、前記メモリセルのゲート電極
と前記メモリセルの駆動回路用トランジスタのゲート電
極とで膜厚がほぼ同じになるため、同時にフォト及びエ
ッチングすることが可能となる。
【００４０】また、前記メモリセルのゲート電極は通常
ドライエッチング装置が用いられるが、前記メモリセル
のゲート電極のエッチングと駆動回路用トランジスタの
ゲート電極のエッチングと同時にエッチングするので面
積が広くなり前記フローティングゲートのエッチングの
際、エッチング装置がエッチングの終了を感知しやすく
なる。
【００４１】また、前記フローティングゲートと前記コ
ントロールゲート間の絶縁膜の面積が広くなり、前記コ
ントロールゲートのエッチングの際、エッチング装置が
エッチングの終了を感知しやすくなる。
【００４２】また前記ＭＯＳ型トランジスタの駆動回路
用トランジスタのゲート電極は、市松模様に除去された
前記フローティングゲート及び前記コントロールゲート
間絶縁膜を介して、互いに前記フローティングゲートと
前記コントロールゲートを接続しているので、接続穴を
形成するための特別な面積は必要としないし、接続穴の
位置にとらわれずに、駆動回路用トランジスタのゲート
電極を配置することが可能となる。なぜならば駆動回路
用トランジスタのゲート電極端の一部は、必ず市松模様
に除去された部分で必ず前記フローティングゲートと前
記コントロールゲートが接続されるからである。
【００４３】図１０は、本発明の第４の実施例における
半導体装置の主要断面図である。図１０は、駆動回路用
トランジスタを示している。本発明の第４の実施例にお
ける半導体装置の製造方法を工程順に説明していく。
【００４４】まず前記第１の実施例の図４（ｂ）の工程
までは同様の工程で製造していく。
【００４５】つぎに、駆動回路用トランジスタ領域の前
記第１多結晶シリコン１０５上の第２絶縁膜１０６を、
フォト及びエッチング法により取り除く。
【００４６】次に、前記第１の実施例の図４（ｄ）の工
程をおこなう。
【００４７】次に図１０の如く、フォト及びエッチング
法により前記第１多結晶シリコン１０５及び前記第２絶
縁膜１０６及び前記第２多結晶シリコン１０７の不要な
部分を除去する。これを駆動回路用トランジスタのゲー
ト電極とする。最後にイオン打ち込み法により、燐や砒
素などの不純物を注入しソース及びドレインを形成す
る。
【００４８】以上の製造工程が本発明の第４の実施例の
半導体装置の製造方法である。
【００４９】この様に、前記第４の実施例の様に、駆動
回路用トランジスタのゲート電極を、互いに駆動回路用
トランジスタ領域上で前記フローティングゲートと前記
コントロールゲートを接続し、前記フローティングゲー
トと前記コントロールゲートと同一層で形成することに
より、前記メモリセルのゲート電極と前記メモリセルの
駆動回路用トランジスタのゲート電極とで膜厚がほぼ同
じになるため、同時にフォト及びエッチングすることが
可能となる。
【００５０】また、前記メモリセルのゲート電極は通常
ドライエッチング装置が用いられるが、前記メモリセル
のゲート電極のエッチングと駆動回路用トランジスタの
ゲート電極のエッチングと同時にエッチングするので面
積が広くなり前記フローティングゲートのエッチングの
際、エッチング装置がエッチングの終了を感知しやすく
なる。
【００５１】また、前記フローティングゲートと前記コ
ントロールゲート間の絶縁膜の面積が広くなり、前記コ
ントロールゲートのエッチングの際、エッチング装置が
エッチングの終了を感知しやすくなる。また、前記ＭＯ
Ｓ型トランジスタの駆動回路用トランジスタのゲート電
極は、駆動回路用トランジスタ領域上の全面除去された
前記フローティングゲート及び前記コントロールゲート
間絶縁膜を介して、互いに前記フローティングゲートと
前記コントロールゲートを接続されているので、接続穴
を形成するための特別な面積は必要としないし、接続穴
の位置にとらわれずに、駆動回路用トランジスタのゲー
ト電極を配置することが可能となる。
【００５２】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば前記フローティングゲートや前記コントロールゲート
は金属膜でも同様の効果を得ることができる。また例え
ば、前記第２絶縁膜１０７にＯＮＯ膜（Ｓｉ０2／Ｓｉ
Ｎ／Ｓｉ０2）もしくはＮＯ膜（ＳｉＮ／Ｓｉ０2）を用
いた場合でも有効である。
【００５３】
【発明の効果】本発明によれば、駆動回路用トランジス
タのゲート電極が、互いに接続された前記フローティン
グゲートと前記コントロールゲートと同一の層で形成さ
れていることにより、同時にフォト及びエッチングする
ことが可能となる。
【００５４】また、同時にエッチングするので面積が広
くなり前記フローティングゲートのエッチングの際、エ
ッチング装置がエッチングの終了を感知しやすくなる。
【００５５】また、前記フローティングゲートと前記コ
ントロールゲート間の絶縁膜の面積が広くなり、前記コ
ントロールゲートのエッチングの際、エッチング装置が
エッチングの終了を感知しやすくなる。
【００５６】また前記ＭＯＳ型トランジスタの駆動回路
用トランジスタのゲート電極は、前記ゲート電極のコン
タクトホールの下で前記フローティングゲートと前記コ
ントロールゲートを互いに接続しているので、接続穴を
形成するための特別な面積は必要としない。素子分離領
域上で前記フローティングゲートと前記コントロールゲ
ートを互いに接続た場合、接続穴を形成するための特別
な面積は必要としないし、接続穴の位置にとらわれず
に、駆動回路用トランジスタのゲート電極を配置するこ
とが可能となる。市松模様に除去された前記フローティ
ングゲート及び前記コントロールゲート間絶縁膜を介し
て、互いに前記フローティングゲートと前記コントロー
ルゲートを接続しているので、接続穴を形成するための
特別な面積を必要としない。駆動回路用トランジスタ領
域上で前記フローティングゲートと前記コントロールゲ
ートを互いに接続た場合、接続穴を形成するための特別
な面積は必要としないし、接続穴の位置にとらわれず
に、駆動回路用トランジスタのゲート電極を配置するこ
とが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施例を示す主要
平面図である。
【図２】本発明の半導体装置の第１の実施例を示す図１
のＡ−Ｂ間の断面図である。
【図３】本発明の半導体装置の一実施例を示す図１のＣ
−Ｄ間の断面図である。
【図４】本発明の半導体装置の製造方法の第１の実施例
を工程順に説明するための主要断面図である。
【図５】従来の半導体装置の一例を示す主要断面図であ
る。
【図６】本発明の半導体装置の第２の実施例を示す主要
断面図である。
【図７】本発明の半導体装置の第２の実施例を示す主要
平面図である。
【図８】本発明の半導体装置の第３の実施例を示す主要
断面図である。
【図９】本発明の半導体装置の第３の実施例を示す主要
平面図である。
【図１０】本発明の半導体装置の第４の実施例を示す主
要断面図である。
【符号の説明】
１０１ 半導体基板 １０２ フィールド絶縁膜 １０３ 第１絶縁膜 １０４ メモリセルのゲート絶縁膜 １０５ 第１多結晶シリコン膜 １０６ 第２絶縁膜 １０７ 第２多結晶シリコン膜 １０８ コンタクトホール ５０１ フローティングゲート ５０２ コントロールゲート ５０３ 駆動回路用トランジスタのゲート電極 ５０４ フィールド絶縁膜 ５０５ 半導体基板 ５０６ メモリセルのゲート絶縁膜 ５０７ 駆動回路用トランジスタのゲート絶縁膜

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】フローティングゲートとコントロールゲー
    トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
    ローティングゲートへの電荷の注入状態の如何によっ
    て、前記コントロールゲートの前記ＭＯＳ型トランジス
    タの特性の制御しきい値電圧が変化する半導体装置にお
    いて、 前記ＭＯＳ型トランジスタの駆動回路用トランジスタの
    ゲート電極は、前記ゲート電極のコンタクトホールの下
    で前記フローティングゲートと前記コントロールゲート
    を互いに接続し、かつ前記フローティングゲートと前記
    コントロールゲートと同一の層で形成されていることを
    特徴とする半導体装置。
  2. 【請求項２】フローティングゲートとコントロールゲー
    トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
    ローティングゲートへの電荷の注入状態の如何によっ
    て、前記コントロールゲートの前記ＭＯＳ型トランジス
    タの特性の制御しきい値電圧が変化する半導体装置にお
    いて、 前記ＭＯＳ型トランジスタの駆動回路用トランジスタの
    ゲート電極は、前記フローティングゲートと前記コント
    ロールゲートとで形成されており、かつ素子分離領域上
    のみ絶縁膜を除去して、前記フローティングゲートと前
    記コントロールゲートとが接続されていることを特徴と
    する半導体装置。
  3. 【請求項３】フローティングゲートとコントロールゲー
    トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
    ローティングゲートへの電荷の注入状態の如何によっ
    て、前記コントロールゲートの前記ＭＯＳ型トランジス
    タの特性の制御しきい値電圧が変化する半導体装置にお
    いて、前記ＭＯＳ型トランジスタの駆動回路用トランジ
    スタのゲート電極は、前記フローティングゲートと前記
    コントロールゲートとで形成されており、かつ市松模様
    に絶縁膜を除去して、前記フローティングゲートと前記
    コントロールゲートとが接続されていることを特徴とす
    る半導体装置。
  4. 【請求項４】フローティングゲートとコントロールゲー
    トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
    ローティングゲートへの電荷の注入状態の如何によっ
    て、前記コントロールゲートの前記ＭＯＳ型トランジス
    タの特性の制御しきい値電圧が変化する半導体装置にお
    いて、前記ＭＯＳ型トランジスタの駆動回路用トランジ
    スタのゲート電極は、前記フローティングゲートと前記
    コントロールゲートとで形成されており、かつ前記ＭＯ
    Ｓ型トランジスタの駆動回路用トランジスタ領域上の絶
    縁膜を除去して、前記フローティングゲートと前記コン
    トロールゲートとが接続されていることを特徴とする半
    導体装置。
  5. 【請求項５】請求項１または請求項２または請求項３ま
    たは請求項４記載の前記フローティングゲートは多結晶
    シリコンであることを特徴とする半導体装置。
  6. 【請求項６】請求項１または請求項２または請求項３ま
    たは請求項４記載の前記フローティングゲート及び前記
    コントロールゲート間絶縁膜は、シリコン酸化膜である
    ことを特徴とする半導体装置。
  7. 【請求項７】請求項１または請求項２または請求項３ま
    たは請求項４記載の前記フローティングゲート及び前記
    コントロールゲート間絶縁膜は、ＯＮＯ膜（シリコン酸
    化膜、シリコン窒化膜、シリコン酸化膜）であることを
    特徴とする半導体装置。
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