KR0137554B1 - 모스 트랜지스터의 제조방법 - Google Patents

Abstract

실리콘기판(30)과 에스오아이층(33)이 기판격리절연막(31)으로 분리된 형태의 웨이퍼에 모스트랜지스터를 제조한다.

사진식각작업을 통하여 소자의 활성영역(33)을 정의하고 활성층 위에 게이트산화막(34), 게이트 폴리실리콘(35) 및 식각보호막(36)을 차례로 증착한 후 게이트 영역을 정의하며, N 형 혹은 P 형 모스트랜지스터의 소오스 및 드레인 전극을 위한 불순물을 주입하고 측면절연막(39)을 증착하고, 이방성건식식각을 통해 평면상의 절연막을 모두 제거하면서 게이트 폴리실리콘의 측면절연막(40)을 형성한다.

이 측면절연막(40)은 소오스 및 드레인 영역을 재정의하는 일정의 마스크로 활용되며, 금속선(47)을 증착하는 과정에서 자동으로 소오스(45) 및 드레인(46)의 콘택이 형성된다.

Description

모스 트랜지스터의 제조방법(Fabrication Method of Metal Oxide Semiconduct or Transistor)

제 1a 도는 종래의 벌크(bulk) 모스 트랜지스터의 평면도.

제 1b 도는 종래의 벌크 모스 트래지스터의 단면도.

제 2 도는 종래의 벌크모스 트랜지스터 레이아웃(layout)을 에스오아이 모스 트랜지스터에 적용한 경우의 소자단면도.

제 3a 도 및 제 3b 도는 본 발명에 따른 측면 콘택 구조를 갖는 에스오아이 모스 트랜지스터의 평면도 및 단면도.

제 4a 도 내지 제 4g 도는 본 발명의 일 실시예에 따른 측면 콘택형 에스오아이 모스 트랜지스터의 제조과정을 나타내는 단면도.

제 5 도는 LOCOS(LOCal Oxidation of Silicon)방법에 의해 격리된 에스오아이 모스 트랜지스터에 본 발명의 구조를 적용한 다른 실시예.

제 6 도는 본 발명의 또 다른 실시예에 따라 측면 및 평면 콘택이 혼재하는 에스오아이 모스 트랜지스터의 단면도.

*도면의 주요부분에 대한 부호의 설명#

1,30 : 실리콘 기판4,35 : 게이트 실리콘

9,21 : 활성영역6,14,17,26,45 : 소오스

7,15,18,27,46 : 드레인3,24 : 게이트 산화막

22,40,41 : 측면절연막8,47 : 금속선

2,48 : 소자격리 산화막19,31 : 기판격리 절연막

20,28,32,33 : 에스오아이기판29,36,44 : 식각보호막

5,39 : 절연막10 : 종래의 평면콘택

42,43 : 측면콘택49,50 : 평면콘택

본 발명은 SOI(Silicon On Insulator)모스 트랜지스터(MOS transistor)의 제조방법에 관한 것으로, 특히 측면 콘택 구조를 갖는 에스오아이 모스 트랜지스터의 제조방법에 관한 것이다.

종래의 모스 트랜지스터의 평면도를 살펴보면, 제 1a 도에서 볼 수 있듯이, 소오스(14) 및 드레인(15)이 차지하는 영역이 매우큼을 알 수 있다.

이것은 콘택(10) 및 게이트 폴리실리콘(4)과의 간격(11), 콘택크기(13), 그리고 콘택 및 활성영역간의 간격(12) 각각이 최소한의 선폭(2 lambda)을 유지해야 하기 때문이다.

결과적으로 소스크기(14) 및 드레인크기(15)는 각각 최소한 6 람다(lambda) 이상을 확보해야 한다.

일반적으로 게이트 폴리실리콘의 선폭이 최소선폭임을 고려할 때, 이들 소스 및 드레인 콘택에서 유발되는 영역은 전체 모스트랜지스터크기(16)의 약 86%를 차지한다.

제 1b 도는 종래 모스 트랜지스터의 단면도로서, 소스(6) 및 드레인(7) 영역이 전체 트랜지스터 면적의 대부분을 차지하고 있음을 볼 수 있다.

제 2 도는 저전압, 고속의 통신용 IC에 그 응용이 기대되는 에스오아이 모스 트랜지스터의 구조도이다.

기존의 벌크(bulk) 트랜지스터와는 달리 실리콘기판이 기판 격리 절연막(19)으로 분리된 특징을 가지고 있다.

기판격리 절연막(19)위에 존재하는 에스오아이기판(20)에 소자를 구성하며 종래의 CMOS공정을 그대로 활용할 수 있기 때문에 차세대 반도체소자로서 그 가능성이 크게 주목받고 있다.

이와 같은 공정이식의 편이성으로 인하여 에스오아이 CMOS도 벌트 CMOS의 평면구조(layout)와 유사한 구조를 채택하여 설계하여 왔다.

그러나, 제 1 도를 통하여 앞에서 기술한 바와 같이, 평면구조에서는 소오스 및 드레인영역이 차지하는 면적이 매우 크며 이들 영역을 줄이는데는 최소설계규칙(minium design rule)에 의한 제약으로 한계가 있다.

한편, 에스오아이의 경우, 기판격리 절연막으로 실리콘기판과 에스오아이기판이 분리되어 있기 때문에 이같은 에스오아 기판의 독특한 특징을 이용하면 벌크 CMOS와는 달리 이들 영역의 면적축소를 위한 새로운 구조의 제안이 가능하다.

본 발명의 목적은 에스오아이기판의 특징을 이용하여 평면상에 존재하는 소오스 및 드레인영역을 제거함으로써 기존의 트랜지스터와 비교하여 크기가 크게 축소된 소자를 구현하고 에스오아이 모스 회로의 초고집적화를 용이하게 하는 것이다.

본 발명의 다른 목적은 자기정렬 방법에 의해 자동적으로 콘택영역이 확보되는 소자구조를 제안함으로써 콘택영역 정의를 위한 일련의 사진 식각작업단계를 제거할 수 있게 하며 이와 함께 콘택영역 정의와 관련한 제반공정의 단순화에 있다.

본 발명의 또 다른 목적은 금속선의 격리를 위한 절연막 형성과정을 제거함으로써 공정의 단순화와 함께 금속선 증착시 문제가 되고 있는 표면평탄도를 향상시켜 주는데 있다.

이와 같은 목적들을 달성하기 위한 본 발명의 방법은 에스오아이기파의 에스오아이층에 사진식각작업을 통해 소자의 활성층을 정의하는 제 1 공정과; 상기 활성층 위에 게이트 산화막, 게이트 플리실리콘막 및 식각보호막을 차례로 증착한 뒤, 게이트영역을 정의하는 제 2 공정과; 노출된 상기 활성층 소오스 및 드레인전극을 위한 불순물을 주입하고, 절연막을 소정의 두께로 증착하는 제 3 공정과; 상기 절연막을 건식식각하여 평면상의 절연막은 모두 제거하고 게이트 폴리실리콘의 측면부근에 측면절연막을 형성하고 그리고 금속선을 증착하는 제 4 공정을 포함한다.

본 발명의 방법에 있어서, 상기 절연막의 두께는 게이트 높이, 측면콘택층의 여유도 등을 고려하여 조정될 수 있다.

본 발명의 방법에 있어서, 상기 제 4 공정은 상기 식각보호막 및 상기 측면절연막을 마스크로 사용하여 건식식각하는 것에 의해 노출된 상기 소오스 및 드레인 부분을 제거하는 공정을 부가적으로 포함할 수 있다.

본 발명의 방법에 있어서, 상기 제 1 공정은 상기 활성층의 정의에 앞서 상기 에스오아이 기판의 절연막 위에 소자격리막을 형성하는 공정을 포함할 수 있다.

이제부터는 첨부된 도면들을 참조하면서 본 발명의 바람직한 실시예에 대해 상세히 설명하겠다.

제 3a 도 및 제 3b 도는 본 발명의 바람직한 일 실시예에 따른 에스오아이 모스 트랜지스터의 평면도 및 단면도이다.

제 3도(a)의 평면도에서 볼 수 있듯이 제 1도(a)와 비교할 때, 트랜지스터의 면적이 크게 감소한 것을 알 수 있다.

기존 트랜지스터와는 달리 본 발명에 의한 소오스 활성영역(23) 및 드레인 활성영역(24)은 평면상의 레이아웃에서는 콘택이 형성되지 않기 때문에 활성영역 전체(21)는 게이트 폴리실리콘과의 정렬에 필요한 필요한 최소여유(1 람다)만 유지하면 된다.

이 경우 종래의 트랜지스터 구조와 비교할 때 면적이 약 60%정도 감소될 수 있다.

제 3 도(b)에서 볼 수 있듯이 소오스전극(26) 및 드레인전극(27)은 측면절연막(22)하부에 매몰되어 있기 때문에 트랜지스터의 크기(25)는 게이프 폴리실리콘(4)에 측면산화막(22)이 추가된 것에 불과하다.

제 4a 도 내지 제 4g 도는 본 실시예에 따른 측면 콘택형 에스오아이 모스 트랜지스터의 제조방법을 공정순서대로 나타낸 단면도이다.

제 4a 도는 에스오아이 기판의 단면도이다.

에스오아이 기판은 실리콘기판(30)과 에스오아층(32)이 기판격리 절연막(31)으로 분리된 구조를 갖는다.

에스오아이 기판의 제조방법으로는, 높은 에너지 산소이온을 실리콘 기판에 주입시켜 열처리하는 SIMOX(Seperation by IMplanted OXygen)방법과, 기판격리 절연막을 이용하여 두장의 실리콘기판을 접합시키고 한쪽 실리콘기판을 얇게하여 사용하는 SDB(Silicon Direct Bonding)방법과, 기판격리 절연막위에 폴리실리콘 혹은 비결정 실리콘(amorphous silicon)을 증착시키고 열처리기법에 의해 단결정 실리콘화시키는 ZMR(Zone Melting Recrystallization) 방법 등이 있다.

이들 제조방법에 따라 에스오아이층(32) 및 기판격리 절연막(31)의 두께가 다양하지만 본 발명은 이들 기판제조방법에 관계없이 모든 에스오아이 기판에 적용할 수 있다.

제 4b 도는 사진식각작업을 통해 소자의 활성영역(33)을 정의한 단면도이다.

실리콘기판(30)은 소자가 구성되는 활성영역(33)을 지지하거나 전압의 간접전달(벌커 트랜지스터의 경우 활성층으로 전압이 직접적으로 전달됨)할 뿐, 기판격리 절연막으로 인해 활성영역과 분리되어 있다.

다음, 제 4c 도를 참조하여, 활성층 위에 게이트 산화막(34), 게이트 폴리실리콘막(35)을 차례로 증착한 뒤, 게이트영역을 정의한다.

이때, 식각보호막(36)은 앞으로 진행될 측면산화막(sidewall spacer)형성을 위한 건식식각작업(dry etching)에서 게이트 폴리실리콘(35)이 함께 식각되지 않도록 막아주는 역할을 한다.

일련의 사진식각 작업을 완료한 후 N형 혹은 P형 모스 트랜지스터의 소오스 및 드레인전극을 위한 불순물을 주입한다.

이어, 제 4d 도에 도시된 바와 같이, 측면절연막 형성을 위한 절연막(39)을 증착한다.

이때, 절연막(39)의 두께는 통상 약 1000∼3000 Å정도의 두께로 증착하나, 게이트 높이(즉, 게이트 폴리실리콘(35)과 식각보호막(36)을 합한 두께), 측면콘택층의 여유도 등을 고려하여 그 두께를 조정할 수 있다.

제 4e 도 및 제 4f 도는 자기정렬방법에 의한 측면콘택 형성과정을 도시한 것이다.

먼저, 건식각과정을 통해 전연막(39)을 식각하면 건식식각의 이방성(anisotropy)에 의해, 제 4e 도에서 볼 수 있듯이, 평면상의 절연막은 모두 제거되고 게이트 폴리실리콘의 측면벽부근에 측면절연막(40)이 잔류하게 된다.

게이트영역의 상단부는 식각보호막(36)으로, 측면은 측면절연막(40)으로 각각 감싸져 있으며, 공정여유를 고려해 활성영역을 조금 확장시켰던 소오스(37) 및 드레인(38) 부분만 노출되어 있음을 볼 수 있다.

이러한 구조물에서 에스오아이 기판을 마스크 없이 건식식각하면 게이트 영역만 보호되고 나머지 영역 즉, 불순물이 도핑된 에스오아이 기판 영역들(37, 38)이 제거된다.

측면절연막(40)은 이 과정에서 소오스 및 드레인영역을 재정의하는 일종의 마스크역할을 하게 된다.

제 4f 도에는 상기의 과정을 통해 형성한 에스오아이 모스 트랜지스터의 새로운 소오스(45) 및 드레인(46)의 구조가 도시되어 있다.

소오스(45) 및 드레인(46)의 측면(42, 43)이 각각 노출되어 있음을 알 수 있다.

식각보호막(44) 및 측면절연막(41)은 제 4 도(e)에서의 절연막들(36, 40)과 비교할 때 약간 감소된 두께를 각각 갖는다.

이는 에스오아이 기판 식각시 이들 두절연막들도 조금은 함께 식각되기 때문이다.

따라서, 식각보호막(36)이나 절연막(39)의 증착두께는 에스오아이 기판과의 식각선택비를 고려한 두께로 설정하여야 한다.

제 4g 도는 금속선(47)을 증착한 후의 완성된 트랜지스터의 단면도이다.

소오스 및 드레인 콘택에 대한 종래의 형태는 제 1b 도와 제 2 도에서 볼 수 있었듯이 소오스 및 드레인 확산영역과 금속선이 수직적으로 배치된 형태이었으나 본 발명에서는 에스오아이 기판이 노출된 영역(42, 43)과 금속선(47)과의 콘택이 측면으로 형성되었음을 볼 수 있다.

이러한 구조적 특징때문에 별도의 콘택마스크를 사용하지 않아도, 금속선(47)을 증착하는 과정에서 자동적으로 소오스(45) 및 드레인(46)의 콘택이 형성되게 되는 것이다.

이울러 금속선(47)과 실리콘기판(30) 사이에 존재하는 기판처리 절연막(31)이 이들 상호간을 전기적으로 분리시켜주기 때문에 종래의 모스 트랜지스터에서의 절연막(5) 증착공정이 생략된다.

이러한 결과로 초고집적 반도체소자 제조시 특히 문제가 되고 있는 소자의 평탄화 정도도 개선시킬 수 있게 된다.

제 5 도는 LOCOS형태의 소자격리형태를 가지는 모스트랜지스터에 본 발명의 구조를 적용한 예이다.

LOCOS는 기존 모스트랜지스터 제조시 가장 많이 사용되는 소자격리기술로, 소자격리막(48)을 형성한 후 제 4 도에서 기술한 일련의 제조 공정을 적용하면 본 발명에 의한 측면콘택을 형성할 수 있다.

제 6 도는 본 발명에 의한 변형의 또 다른 한 예로 제 4 도(e)의 단계에서 금속선(47)을 곧 바로 증착한 소자단면도이다.

이 경우, 톤택을 위한 별도의 사진 식각작업이 없이도 측면콘택(42, 43)과 함께 활성층의 평면부위(49, 50)의 콘택도 동시에 형성될 수 있기 때문에 평면 및 측면콘택이 혼재하는 형태의 모스 트랜지스터를 구현할 수 있다.

Claims (5)

1. 에스오아이기판의 에스오아이층(32)에 사진식각작업을 통해 소자의 활성층(33)을 정의하는 제 1 공정과;

   상기 활성층위에 게이트 산호막(34), 게이트 폴리실리콘막(35) 및 식각보호막(36)을 차례로 증착한 뒤, 게이트영역을 정의하는 제 2 공정과;

   노출된 상기 활성층 소오스 및 드레인전극을 위한 불순물을 주입하고, 절염낙(39)을 소정의 두게로 증착하는 제 3 공정과;

   상기 절연막(39)을 건식식각하여 평면상의 절연막은 모두 제거하고 게이트 폴리실리콘의 측면벽부근에 측면절연막(40)을 형성하고 그리고 금속선(47)을 증착하는 제 4 공정을 포함하는 모스 트랜지스터의 제조방법.
2. 제 1 항에 있어서,

   상기 절연막(39)의 두께는 약 1000∼3000 Å정도인 모스 트랜지스터의 제조방법.
3. 제 1 항에 있어서,

   상기 절연막(39)의 두께는 게이트 높이, 측면콘택층의 여유도 등을 고려하여 조정되는 모스 트랜지스터의 제조방법.
4. 제 1 항 또는 제 3 항 중 어느 한 항에 있어서,

   상기 제 4 공정은 상기 식각보호막(36) 및 상기 측면절연막(40)을 마스크로 사용하여 건식식각하는 것에 의해 노출된 상기 소오스(37) 및 드레인(38) 부분을 제거하는 공정을 부가적으로 포함하는 모스 트랜지스터의 제조방법.
5. 제 4 항에 있어서,

   상기 제 1 공정은 상기 활성층의 정의에 앞서 상기 에스오아이 기판의 절연막(31) 위에 소자격리막(48)을 형성하는 공정을 부가적으로 포함하는 모스 트랜지스터의 제조방법.