JP3607431B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 61
- 239000010703 silicon Substances 0.000 claims description 61
- 238000005530 etching Methods 0.000 claims description 29
- 230000001681 protective effect Effects 0.000 claims description 15
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 80
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 59
- 239000000758 substrate Substances 0.000 description 35
- 238000000034 method Methods 0.000 description 29
- 229910052581 Si3N4 Inorganic materials 0.000 description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 22
- 238000002955 isolation Methods 0.000 description 21
- 239000000463 material Substances 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 6
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 6
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002463 transducing effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ型トランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、コンピューターや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結び付いている。
【０００３】
ＬＳＩ単体の性能向上は、集積度を高めること、つまり、素子の微細化により実現できる。このような導体装置の高集積化、素子の微細化に伴い、近年、素子間分離領域の面積の微細化も必要となってきている。
【０００４】
従来より用いられてきた素子分離方法の一つとしてＬＯＣＯＳ法（選択酸化法）があるが、この方法は、バーズビークと呼ばれる寸法変換差が生じてしまうことと、分離幅の狭いところで分離用酸化膜が薄くなってしまうこと（フィールドシンニング効果）のため、素子分離領域の微細化に向かない。
【０００５】
他の素子分離方法として代表的なものにトレンチ分離法がある。この方法では、通常、半導体層に溝を形成して、この溝に絶縁物を埋め込むことによって素子分離を実現する。
【０００６】
また、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いれば、埋込み酸化膜８２に達するトレンチ溝を形成するだけで、絶縁物を埋め込まずに素子分離を行なうこともできる（メサ型素子分離）。これらトレンチ分離法を用いれば、変換差が小さく、微細化に適した素子分離を実現できる。
【０００７】
図２２に、従来のＳＯＩ基板に形成され、トレンチ分離されたＭＯＳＦＥＴのチャネル幅方向に平行な断面図を示す。
支持基板８１上には埋込み酸化膜８２を介して凸型島状のシリコン層８３が形成されている。この凸型島状のシリコン層８３にＭＯＳゲート構造が形成されている。
【０００８】
ここで、シリコン層８３は、ＳＯＩ層上に酸化膜からなるエッチングマスクを形成した後、上記ＳＯＩ層をＲＩＥ（リアクティブ・イオン・エッチング）により異方性エッチングして形成したものである。
【０００９】
ゲート絶縁膜８６は、上記エッチングマスクやエッチング副生成物を除去した後に形成される。この除去は、通常、ＨＦ（フッ酸）系のウェットエッチングにより行なう。このとき、埋込み酸化膜８２もエッチングされ、シリコン層８３の下部に窪み８７が形成され、シリコン層８３の下部にコーナー部分８５が露出する。また、シリコン層８３の上部にもコーナー部分８５が露出する。
【００１０】
この結果、コーナー部分８５のゲート絶縁膜８４で電界が集中し、ゲート耐圧が劣化したり、サブスレショルド特性の劣化（寄生トランジスタ）等の問題が生じる。
【００１１】
コーナー部８５を酸化して丸めたり、コーナー部８５を絶縁物で覆い隠したりする提案はいくつもなされているが、工程が複雑になる等の問題がある。
また、ゲート電極８４の形成工程で、窪み８７にゲート材料が残留する。このような残留ゲート材料は、素子分離幅が狭くなると配線間ショートの原因となる。
【００１２】
一方、凸型島状のシリコン層のコーナー部や側面部の寄生トランジスタを積極的に使う提案もある（例えば、Ｋ． Ｈｉｅｄａ， ｅｔ ａｌ ”Ｅｆｆｅｃｔｓ ｏｆ Ｎｅｗ Ｔｒｅｎｃｈ−ｉｓｏｌａｔｅｄ Ｔｒａｎｓｉｓｔｏｒ Ｕｓｉｎｇ Ｓｉｄｅ ｗａｌｌ Ｇａｔｅｓ”， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．３６， ｐ．１６１５， （１９５９））。
【００１３】
これは、図２３に示すように、凸部島状のシリコン層９３のコーナー部９９や側面部９８にもＭＯＳゲート構造を形成し、シリコン層９３を完全空乏化することにより、全体として基板バイアス効果の小さいトランジスタを実現するというものである。
【００１４】
なお、ここでのシリコン層９３はＳＯＩ層をエッチングして形成したものではなく、シリコン基板９１にトレンチ溝を掘って形成したものである。このトレンチ溝にはトレンチ分離のために素子分離用絶縁膜９２が埋め込まれている。
【００１５】
しかしながら、この種のＭＯＳＦＥＴには以下のような問題があった。すなわち、側面部９８のトランジスタを大きくしようとしてトレンチ溝を深くすると、シリコン層９３の下部側壁にゲート材料９５が残留する。このような残留したゲート材料９５は、配線間ショートの原因となる。
【００１６】
また、ゲート電極９４となる導電膜のエッチング時間を長くして、シリコン層９３の下部にゲート材料９５が残留するのを防止しようとすると、ソース・ドレイン領域のシリコン層９３上のゲート絶縁膜９６が除去され、ソース・ドレイン領域のシリコン層９３がエッチングされて消滅する恐れがある。
【００１７】
また、コーナー部９９のゲート耐圧確保には、コーナー部９９を酸化して丸める等の工夫がどうしても必要で、工程が複雑になる等の問題が生じる。また、丸めることにより寸法変換差の増大が避けられないという問題もある。
【００１８】
【発明が解決しようとする課題】
上述の如く、凸部島状のシリコン層の側面にＭＯＳゲート構造が形成されたＭＯＳＦＥＴは、ゲート電極の形成工程で、シリコン層の下部に配線間ショートの原因となるゲート材料が残留するという問題があった。これを解決するために、シリコン層の下部にゲート材料が残留しないように長時間エッチングを行なう方法があるが、これにはソース・ドレイン領域のシリコン層がエッチングされ消滅する可能性があるという問題があった。
【００１９】
また露出したコーナー部分にゲート絶縁膜が形成されるため、ゲート耐圧の劣化やサブスレショルド特性の劣化が起こり、素子性能が劣化するという問題があった。これを解決するために、コーナー部のゲート絶縁膜を酸化して丸める方法があるが、これには工程が複雑になる等の問題があった。
【００２０】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、上記ゲート材料の残留問題や、上記素子特性の劣化問題の解決が可能となる半導体層の側面にＭＯＳゲート構造が形成されたＭＯＳＦＥＴを備えた半導体装置およびその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
［概要］
上記目的を達成するために、本発明に係る半導体装置（請求項１）は、絶縁層上に形成された島状の半導体層と、この半導体層の上面に形成された被覆絶縁膜と、前記半導体層の一つの側面から、前記被覆絶縁膜、前記側面に対向する前記半導体層の他の側面に跨がって形成されたゲート電極と、前記ゲート電極と前記各側面との間にそれぞれ設けられゲート絶縁膜と、前記各側面の表面にそれぞれ形成され、前記ゲート電極を介して対向する１対のソース・ドレイン領域とを具備し、前記被覆絶縁膜は前記ゲート絶縁膜とは異なる種類の絶縁膜であるとともに、前記被覆絶縁膜は前記ゲート電極となる導電膜をエッチングする際に、前記半導体層のエッチング保護膜となる絶縁膜からなることを特徴とする。
【００２２】
また、本発明に係る他の半導体装置（請求項２）は、上記半導体装置（請求項１）において、前記被覆絶縁膜が、前記ゲート電極の下部にあり、前記ソース・ドレイン領域が形成された側面で挟まれた領域の前記半導体層の上面に存在しないことを特徴とする。
【００２３】
また、本発明に係る他の半導体装置（請求項３）は、上記半導体装置（請求項１）において、前記被覆絶縁膜が、前記ゲート電極よりもエッチング速度が遅いもの、前記ゲート絶縁膜よりも厚いもの、または前記ゲート電極よりもエッチング速度が遅くかつ前記ゲート絶縁膜よりも厚いものであることを特徴とする。
【００２４】
また、本発明に係る他の半導体装置（請求項４）は、上記半導体装置（請求項１）において、前記ゲート絶縁膜が設けられた部分の前記側面が（１００）面であることを特徴とする。
【００２５】
また、本発明に係る他の半導体装置（請求項５）は、上記半導体装置（請求項１）において、前記半導体層の厚さが、前記対向する二つの側面間の距離よりも大きいこと特徴とする。
【００２６】
本発明に係る半導体装置の製造方法（請求項９）は、下地が絶縁層である半導体層の全面に被覆絶縁膜を形成する工程と、前記被覆絶縁膜と前記半導体層との積層膜を相対する二つの側面を有するように島状にパターニングする工程と、前記各側面にそれぞれゲート絶縁膜を形成する工程と、全面に導電膜を形成した後、前記被覆絶縁膜を前記半導体層のエッチング保護膜に用いて、前記導電膜をエッチングして前記ゲート絶縁膜に隣接してゲート電極を形成する工程と、前記各側面にそれぞれ前記ゲート電極を介して対向する１対のソース・ドレイン領域を形成する工程とを有し、前記被覆絶縁膜が前記ゲート絶縁膜とは異なる種類の絶縁膜であることを特徴とする。
【００２７】
また、本発明に係る他の半導体装置の製造方法（請求項１０）は、上記半導体装置の製造方法（請求項９）において、前記ソース・ドレイン領域が形成された側面間の前記半導体層上の前記被覆絶縁膜を除去して、前記被覆絶縁膜を前記ゲート電極の下部に選択的に残置させることを特徴とする。
【００２８】
本発明においては、被覆絶縁膜はゲート絶縁膜よりも誘電率が小さいことが好ましい。
［作用］
本発明によれば、例えば、半導体層の上面全面に保護絶縁縁膜を設ければ、ゲート電極を形成する際のエッチング工程で、上記半導体層の下部に配線間ショートの原因となるゲート材料が残らない程度の長時間エッチングしても、上記半導体層がエッチングされるのを効果的に防止できる。したがって、本発明によれば、ソース・ドレイン領域の上記半導体層のエッチングを招かずに、上記半導体層の下部のゲート材料を除去できるようになる。
【００２９】
また、この場合、上記半導体層の上部のコーナー部分の露出が減るので、ゲート耐圧の劣化やサブスレショルド特性等の素子特性の劣化を防止できるようになる。
【００３０】
また、本発明（請求項４）によれば、側面が（１００）面なので、ゲート絶縁膜と側面との界面の界面準位密度を十分に小さくできるようになる。
また、本発明では、半導体層の対向する２側面にゲート絶縁膜を介してゲート電極が設けられているため、二つのＭＯＳゲートにより半導体層を挟んだサンドイッチ構造、いわゆるダブルゲートＭＯＳＦＥＴが形成されている。
【００３１】
したがって、本発明（請求項５）のように、半導体層の厚さを、対向する二つの側面間の距離よりも大きくすれば、つまり、半導体層の幅を狭くすれば、半導体層を完全空乏化できるようになるので、トランジスタの性能を向上させることができる。また、二つの側面間の距離を短くすることにより、トランジスタの占有面積を小さくできるようになる。
【００３２】
なお、微細化を進めることで素子領域の占有面積が減少し、ソース・ドレイン領域とこれに接続する電極とのコンタクト抵抗が上昇する傾向がしばしば見受けられるが、本発明の場合、半導体層の高さを大きくしてやることで、コンタクト抵抗の上昇を防止できるようになる。
【００３３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す平面図である。また、図２は図１のＭＯＳＦＥＴのＡ−Ａ′断面図、図３は図１のＭＯＳＦＥＴのＢ−Ｂ′断面図、図４は図１のＭＯＳＦＥＴのＣ−Ｄ−Ｅ−Ｆ領域の断面斜視図である。なお、図１において、２はＳＯＩ基板、３は素子分離領域、５は素子領域を示している。
【００３４】
図５〜図１１は、本実施形態のＭＯＳＦＥＴの製造方法を示す断面図である。これらの各図（ａ）、図（ｂ）はそれぞれ図１のＭＯＳＦＥＴの製造途中におけるＡ−Ａ′断面図、Ｂ−Ｂ′断面図である。
【００３５】
まず、図５に示すように、支持基板９、埋込み酸化膜８およびシリコン層１０からなるＳＯＩ基板を用意する。このＳＯＩ基板はＳＩＭＯＸ法により形成したものである。なお、ＳＯＩ基板は貼り合わせ法により形成しても良い。また、ＳＯＳのように埋込み酸化膜がないＳＯＩ基板を用いても良い。
【００３６】
次に図６に示すように、熱酸化によって厚さ１０ｎｍのバッファ酸化膜１２をシリコン層１０の表面に形成する。
このとき、必要であれば、ＭＯＳＦＥＴのしきい値電圧を調整するためのイオン注入を行なう。
【００３７】
なお、図には一つのＭＯＳＦＥＴしか示してないが、ＣＭＯＳのようにｎ型チャネルＭＯＳＦＥＴ、ｐ型チャネルＭＯＳＦＥＴを同時に形成する場合であれば、上記イオン注入は、ｎ型チャネルＭＯＳＦＥＴ、ｐ型チャネルＭＯＳＦＥＴそれぞれ別々に行なう。
【００３８】
その後、同図に示すように、バッファ酸化膜１２上に保護絶縁膜（エッチングマスク）として例えば厚さ１５０ｎｍのシリコン窒化膜１３を形成する。保護絶縁膜としては後工程で形成するゲート絶縁膜よりも誘電率の低いものであることが好ましい。
【００３９】
次に図７に示すように、ＥＢ描画やフォトリソグラフィによるパターンニングによりシリコン窒化膜１３上にフォトレジストパターン１５を形成した後、このフォトレジストパターン１５をマスクとして、埋込み酸化膜８の表面が露出するまで、シリコン窒化膜１３、バッファ酸化膜１２、シリコン層１０をＲＩＥ法により連続的にエッチングし、シリコン窒化膜１３、バッファ酸化膜１２、シリコン層１０を島状に加工する。
【００４０】
基本的に、これだけの工程で、素子分離工程は終了であり、非常に工程数が少なく容易で、半導体装置の量産に有利である。しかも、変換差のないトレンチ分離なので、微細化に適している。
【００４１】
次に図８に示すように、フォトレジストパターン１５を除去した後、熱酸化によってシリコン層１０の側面に厚さ６ｎｍのゲート絶縁膜１１を形成する。
次に同図に示すように、ゲート電極４となる厚さ１５０ｎｍのポリシリコン膜、厚さ１００ｎｍのタングステンシリサイド膜（またはタングステン膜）をそれぞれＬＰＣＶＤ法とスパッタ法で積層形成する。
【００４２】
上記ポリシリコン膜には成膜後にイオン注入により不純物をドーピングしておく。なお、ポリシリコン膜の代わりにＴｉＮ膜などの金属膜を用いた場合には、前記（同ページで述べた）しきい値電圧調整用のイオン注入は不要である。
【００４３】
この図８の工程では、シリコン窒化膜１３、バッファ酸化膜１２を除去せずに残すので、ゲート絶縁膜１１の形成直前に、シリコン窒化膜１３、バッファ酸化膜１２を除去するためのＣＤＥ（ケミカル・ドライ・エッチング）やＨＦ系溶液によるエッチング処理は行なわれない。
【００４４】
したがって、図２２に示したような窪み８７は形成され難く、シリコン層１０（素子領域）のエッジ部の上下コーナー部分は露出しない。これにより、ゲート絶縁膜１１の耐圧が向上し、サブスレショルド特性のハンプは抑えられる構造になる。
【００４５】
また、シリコンの結晶面方位を調節して、島状のシリコン層１０の側面の少なくとも一部に（１００）面が露出するようにすると、シリコン層１０の側面に界面準位が少ないゲート絶縁膜１１を形成できるようになる。
【００４６】
次に図９に示すように、ＥＢ描画やフォトリソグラフィーによるパターンニングによりフォトレジストパターン（不図示）をマスクとしてとＲＩＥ法により上記ポリシリコン膜およびタングステンシリサイド膜（またはタングステン膜）の積層膜をエッチングして、ゲート電極４を形成する。この後、上記フォトレジストパターンを除去し、ゲート電極４の表面を軽く酸化して薄い（５ｎｍ程度）酸化膜（不図示）を形成する。
【００４７】
ここで、ゲート電極４となる上記積層膜の下には、埋込み酸化膜８または保護絶縁膜（エッチングマスク）のシリコン窒化膜１３が存在する。したがって、シリコン層１０の下部側面にゲート材料が残留しないように、上記積層膜を長時間エッチングしても、ソース・ドレイン領域のシリコン層１０がエッチングされることはない。
【００４８】
また、ゲート材料の残留をさらに完全に防ぐには、トレンチ角度にわずかなテーパー（鉛直面に対して７度以下。深いところでトレンチの幅が狭くなる方向）を与えることが有効である。
【００４９】
次に図１０に示すように、ソース・ドレイン拡散層を形成するために、不純物イオン１４を斜めにイオン注入した後、アニールを行なう。
ここで、ｎ型チャネルＭＯＳＦＥＴの場合であればＡｓ、ｐ型チャネルＭＯＳＦＥＴの場合であればＢＦ２ を１×１０１５／ｃｍ２ 程度のドーズ量でイオン注入する。
【００５０】
次に図１１に示すように、全面に層間絶縁膜７を形成する。この後、通常のＭＯＳＦＥＴの製造工程に従う。すなわち、図１〜図４に示すようにゲート、ソース・ドレインの各領域にコンタクトホール１Ｇ ，１ＳＤを開孔し、ゲート電極４、２つのソース・ドレイン拡散層にそれぞれ接続する引出し配線１６，１７，１８を形成する。
【００５１】
なお、微細化を進めることで素子領域の占有面積が減少しても、シリコン層１０の厚さを大きくすることで（トレンチ溝の深さを大きくすることで）、一方のソース・ドレイン層と引出し配線１７とのコンタクト部分の寄生抵抗および他方のソース・ドレイン層と引出し配線１８とのコンタクト部分の寄生抵抗を低減でき、コンタクト抵抗の上昇を防止できるようになる。
【００５２】
なお、図４におけて引出し配線１７，１８は省略されている。この引出し配線１７，１８は、シリコン層１０の側面でもコンタクトをとることができるので、コンタクト面積が増える。
【００５３】
また、本実施形態では、半導体層１０の対向する２側面にゲート絶縁膜１１を介してゲート電極４が設けられているため、二つのＭＯＳゲートにより半導体層３を挟んだサンドイッチ構造、いわゆるダブルゲートＭＯＳＦＥＴが形成されている。
【００５４】
したがって、半導体層１０の厚さｄを、対向する二つの側面間の距離よりも大きくすれば、つまり、半導体層１０の幅ｗを狭くすれば（例えば４０ｎｍ程度）、半導体層１０を完全空乏化できるようになるので、トランジスタの性能を向上させることができる。また、二つの側面間の距離を短くすることにより、トランジスタの占有面積を小さくできるようになる。
（第２の実施形態）
本実施形態のＭＯＳＦＥＴの特徴は、第１の実施形態のＭＯＳＦＥＴにおいて、ソース・ドレイン拡散層が形成された側面間のシリコン層１０上の保護絶縁膜としてのシリコン窒化膜１３を除去した構成になっていることになる。
【００５５】
このような構成のＭＯＳＦＥＴは、例えば、図９の工程でゲートを加工した後、ソース・ドレイン拡散層が形成される側面間のシリコン層１０上のシリコン窒化膜１３をＲＩＥ（反応性イオンエッチング）により除去し、図１０に示すように、ソース・ドレイン拡散層形成のためのイオン注入を行なう。シリコン窒化膜がないため、半導体層１０にイオン注入しやすい。次いで図１１に示すように全面に層間絶縁膜７を形成する。この後は、第１の実施形態と同様の通常のＭＯＳＦＥＴの製造工程に従う。
（第３の実施形態）
図１２〜図２０は、第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図である。平面図は図１のそれに示すものと同じであり、各図（ａ）、図（ｂ）はそれぞれ図１の平面図のＡ−Ａ′断面図、Ｂ−Ｂ′断面図に相当する。
【００５６】
本実施形態は、ＳＯＩ基板ではなく通常のシリコン基板を用いた例である。すなわち、本実施形態は、本発明に係る実施形態ではないが、本発明と同様な効果が得られる。
【００５７】
まず、図１２に示すように、シリコン基板２１を用意し、次いで熱酸化によって厚さ１０ｎｍのバッファ酸化膜２２をシリコン基板２１の表面に形成する。
このとき、必要であれば、ＭＯＳＦＥＴのしきい値電圧を調整するためのイオン注入を行なう。
【００５８】
なお、図には一つのＭＯＳＦＥＴしか示してないが、ＣＭＯＳのようにｎ型チャネルＭＯＳＦＥＴ、ｐ型チャネルＭＯＳＦＥＴを同時に形成する場合であれば、上記イオン注入は、ｎ型チャネルＭＯＳＦＥＴ、ｐ型チャネルＭＯＳＦＥＴそえぞれ別々に行なう。
【００５９】
その後、同図に示すように、バッファ酸化膜２２上に保護絶縁膜（エッチングマスク）として例えば厚さ１５０ｎｍのシリコン窒化膜２３を形成する。
次に図１３に示すように、ＥＢ描画やフォトリソグラフィによるパターンニングによりシリコン窒化膜２３上にフォトレジストパターン２４を形成した後、このフォトレジストパターン２４をマスクとして、シリコン窒化膜２３、バッファ酸化膜２２、シリコン基板２１をＲＩＥ法により連続的にエッチングし、例えば深さ２５０ｎｍのトレンチ溝を形成し、シリコン窒化膜２３、バッファ酸化膜２２、シリコン基板２１を島状に加工する。
【００６０】
次に図１４に示すように、フォトレジストパターン２４を除去した後、全面に厚さ３５０ｎｍの酸化膜２５を形成した後、図１５に示すように、シリコン窒化膜２３をストッパに用いて、酸化膜２５の表面をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）法により研磨して平坦化する。
【００６１】
次に図１６に示すように、シリコン窒化膜２３がエッチングされず、酸化膜２５が選択的にエッチングされる条件のもとで、全面をＲＩＥ法によりエッチングすることにより、酸化膜２５をトレンチ溝の底部に１２５ｎｍだけ残置させる。
【００６２】
基本的に、以上の工程で、素子分離工程は終了する。絶縁膜埋め込みトレンチ分離なので、変換差が小さく、微細化に適している。
次に図１７に示すように、熱酸化によって島状のシリコン基板２１の側面に厚さ６ｎｍのゲート絶縁膜２６を形成した後、ゲート電極２７となる厚さ１５０ｎｍのポリシリコン膜、厚さ１００ｎｍのタングステンシリサイド膜（またはタングステン膜）をそれぞれＬＰＣＶＤ法とスパッタ法で積層形成する。
【００６３】
上記ポリシリコン膜には成膜後にイオン注入により不純物をドーピングしておく。なお、ポリシリコン膜の代わりにＴｉＮ膜などの金属膜を用いた場合には、前ページで述べたしきい値電圧調整用のイオン注入は不要である。
【００６４】
この図１７の工程では、シリコン窒化膜２３、バッファ酸化膜２２を除去せずに残すので、ゲート絶縁膜２６の形成直前に、シリコン窒化膜２３、バッファ酸化膜２２を除去するためのＣＤＥ（ケミカル・ドライ・エッチング）やＨＦ系溶液によるエッチング処理は行なわれない。
【００６５】
したがって、図２２に示したような窪み８７は形成され難く、島状のシリコン基板２１（素子領域）のエッジ部の上部コーナー部分は露出しない。これにより、ゲート絶縁膜２６の耐圧が向上し、サブスレショルド特性のハンプは抑えられる構造になる。
【００６６】
また、シリコンの結晶面方位を調節して、島状のシリコン基板２１の側面の少なくとも一部に（１００）面が露出するようにすると、シリコン基板２１の側面に界面準位が少ないゲート絶縁膜２６を形成できるようになる。
【００６７】
次に図１８に示すように、ＥＢ描画やフォトリソグラフィーによるパターンニングによりフォトレジストパターン（不図示）をマスクとしてとＲＩＥ法により上記ポリシリコン膜およびタングステンシリサイド膜（またはタングステン膜）の積層膜をエッチングして、ゲート電極２７を形成する。この後、上記フォトレジストパターンを除去し、ゲート電極２７の表面を軽く酸化して薄い（５ｎｍ程度）酸化膜（不図示）を形成する。
【００６８】
ここで、ゲート電極２７となる上記積層膜の下には、酸化膜２５または保護絶縁膜（エッチングマスク）のシリコン窒化膜２３が存在する。したがって、島状のシリコン基板２１の下部側面にゲート材料が残留しないように、上記積層膜を長時間エッチングしても、ソース・ドレイン領域の島状のシリコン基板２１がエッチングされることはない。
【００６９】
また、ゲート材料の残留をさらに完全に防ぐには、トレンチ角度にわずかなテーパー（鉛直面に対して７度以下。深いところでトレンチの幅が狭くなる方向）を与えることが有効である。
【００７０】
次に図１９に示すように、二つのソース・ドレイン拡散層を形成するために、不純物イオン２８を斜めにイオン注入した後、アニールを行なう。
ここで、ｎ型チャネルＭＯＳＦＥＴの場合であればＡｓ、ｐ型チャネルＭＯＳＦＥＴの場合であればＢＦ２ を１×１０１５／ｃｍ２ 程度のドーズ量でイオン注入する。
【００７１】
次に図２０に示すように、全面に層間絶縁膜２９を形成した後、通常のＭＯＳＦＥＴの製造工程に従って、ゲート、ソース、ドレインの各領域にコンタクトホール３０を開孔し、ゲート電極２７、二つのソース・ドレイン拡散層にそれぞれ接続する引出し配線３１，３２，３３を形成する。
【００７２】
なお、微細化を進めることで素子領域の占有面積が減少しても、前述したＳＯＩ基板に形成した場合と同様に島状のシリコン基板２１の厚さを大きくすることで（トレンチ溝の深さを大きくすることで）、ソース・ドレイン層と引出し配線３２，３３とのコンタクト部分の寄生抵抗を低減でき、コンタクト抵抗の上昇を防止できるようになる。これは島状シリコンの側面でもコンタクトを取れるようになるからである。
【００７３】
また、本実施形態では、島状のシリコン基板２１の対向する２側面にゲート絶縁膜２６を介してゲート電極２７が設けられているため、二つのＭＯＳゲートにより島状のシリコン基板２１を挟んだサンドイッチ構造、いわゆるダブルゲートＭＯＳＦＥＴが形成されている。
【００７４】
したがって、島状のシリコン基板２１の厚さｄを、対向する二つの側面間の距離よりも大きくすれば、つまり、島状のシリコン基板２１の幅ｗを例えば４０ｎｍ程度に狭くすれば、島状のシリコン基板２１を完全空乏化できるようになるので、トランジスタの性能を向上させることができる。また、二つの側面間の距離を短くすることにより、トランジスタの占有面積を小さくできるようになる。
【００７５】
なお、本発明は上述した実施形態に限定されるものではない。例えば、微細化を進めて島状のシリコン層やシリコン基板（素子領域）の幅が狭くなり、ソース・ドレインのコンタクトホールの位置合わせが困難になった場合には、図２１に示すように、ソース・ドレインのコンタクトホール１ＳＤの直径Ｄ１を素子領域の幅Ｄ２よりも大きくすれば、コンタクトホール１ＳＤの位置合わせずれによるコンタクト抵抗の上昇を防止できるようになる。
【００７６】
また、上記実施形態では、保護絶縁膜としてシリコン窒化膜を用いたが他の絶縁膜を用いても良い。要は、保護絶縁膜として、ゲート電極よりもエッチング速度が遅いもの、ゲート絶縁膜よりも厚いもの、またはゲート電極よりもエッチング速度が遅くかつゲート絶縁膜よりも厚いものを用いることにより、ゲート電極となる導電膜を長時間エッチングする際にソース・ドレイン領域上のシリコン層がエッチングされ消滅されないようにすれば良い。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００７７】
【発明の効果】
以上詳述したように本発明によれば、半導体層の側面にＭＯＳゲート構造が形成されたＭＯＳＦＥＴを備えた半導体装置において、ゲート材料の残留問題や、素子特性の劣化問題を解決できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す平面図
【図２】図１のＭＯＳＦＥＴのＡ−Ａ′断面図
【図３】図１のＭＯＳＦＥＴのＢ−Ｂ′断面図
【図４】図１のＭＯＳＦＥＴのＣ−Ｄ−Ｅ−Ｆ領域の断面斜視図
【図５】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図６】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図７】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図８】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図９】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図１０】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図１１】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図１２】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１３】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１４】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１５】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１６】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１７】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１８】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１９】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図２０】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図２１】コンタクトホールの位置合わせずれを防止する方法を説明するための平面図
【図２２】従来のＭＯＳＦＥＴを示す断面図
【図２３】従来のＭＯＳＦＥＴを示す断面斜視図
【符号の説明】
１Ｇ ，１ＳＤ…コンタクトホール
２…ＳＯＩ基板
３…素子分離領域
４…ゲート電極
５…素子領域
７…層間絶縁膜
８…埋込み酸化膜
９…支持基板
１０…シリコン層
１１…ゲート絶縁膜
１２…バッファ酸化膜
１３…シリコン窒化膜（保護絶縁膜）
１４…不純物イオン
１５…フォトレジストパターン
１６…引出し配線
１７…引出し配線
１８…引出し配線
２１…シリコン基板
２２…バッファ酸化膜
２３…シリコン窒化膜（保護絶縁膜）
２４…フォトレジストパターン
２５…酸化膜
２６…ゲート絶縁膜
２７…ゲート電極
２８…不純物イオン
２９…層間絶縁膜
３０Ｇ ，３０ＳＤ…コンタクトホール
３１…引出し配線
３２…引出し配線
３３…引出し配線
【発明の属する技術分野】
本発明は、ＭＯＳ型トランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、コンピューターや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結び付いている。
【０００３】
ＬＳＩ単体の性能向上は、集積度を高めること、つまり、素子の微細化により実現できる。このような導体装置の高集積化、素子の微細化に伴い、近年、素子間分離領域の面積の微細化も必要となってきている。
【０００４】
従来より用いられてきた素子分離方法の一つとしてＬＯＣＯＳ法（選択酸化法）があるが、この方法は、バーズビークと呼ばれる寸法変換差が生じてしまうことと、分離幅の狭いところで分離用酸化膜が薄くなってしまうこと（フィールドシンニング効果）のため、素子分離領域の微細化に向かない。
【０００５】
他の素子分離方法として代表的なものにトレンチ分離法がある。この方法では、通常、半導体層に溝を形成して、この溝に絶縁物を埋め込むことによって素子分離を実現する。
【０００６】
また、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いれば、埋込み酸化膜８２に達するトレンチ溝を形成するだけで、絶縁物を埋め込まずに素子分離を行なうこともできる（メサ型素子分離）。これらトレンチ分離法を用いれば、変換差が小さく、微細化に適した素子分離を実現できる。
【０００７】
図２２に、従来のＳＯＩ基板に形成され、トレンチ分離されたＭＯＳＦＥＴのチャネル幅方向に平行な断面図を示す。
支持基板８１上には埋込み酸化膜８２を介して凸型島状のシリコン層８３が形成されている。この凸型島状のシリコン層８３にＭＯＳゲート構造が形成されている。
【０００８】
ここで、シリコン層８３は、ＳＯＩ層上に酸化膜からなるエッチングマスクを形成した後、上記ＳＯＩ層をＲＩＥ（リアクティブ・イオン・エッチング）により異方性エッチングして形成したものである。
【０００９】
ゲート絶縁膜８６は、上記エッチングマスクやエッチング副生成物を除去した後に形成される。この除去は、通常、ＨＦ（フッ酸）系のウェットエッチングにより行なう。このとき、埋込み酸化膜８２もエッチングされ、シリコン層８３の下部に窪み８７が形成され、シリコン層８３の下部にコーナー部分８５が露出する。また、シリコン層８３の上部にもコーナー部分８５が露出する。
【００１０】
この結果、コーナー部分８５のゲート絶縁膜８４で電界が集中し、ゲート耐圧が劣化したり、サブスレショルド特性の劣化（寄生トランジスタ）等の問題が生じる。
【００１１】
コーナー部８５を酸化して丸めたり、コーナー部８５を絶縁物で覆い隠したりする提案はいくつもなされているが、工程が複雑になる等の問題がある。
また、ゲート電極８４の形成工程で、窪み８７にゲート材料が残留する。このような残留ゲート材料は、素子分離幅が狭くなると配線間ショートの原因となる。
【００１２】
一方、凸型島状のシリコン層のコーナー部や側面部の寄生トランジスタを積極的に使う提案もある（例えば、Ｋ． Ｈｉｅｄａ， ｅｔ ａｌ ”Ｅｆｆｅｃｔｓ ｏｆ Ｎｅｗ Ｔｒｅｎｃｈ−ｉｓｏｌａｔｅｄ Ｔｒａｎｓｉｓｔｏｒ Ｕｓｉｎｇ Ｓｉｄｅ ｗａｌｌ Ｇａｔｅｓ”， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．３６， ｐ．１６１５， （１９５９））。
【００１３】
これは、図２３に示すように、凸部島状のシリコン層９３のコーナー部９９や側面部９８にもＭＯＳゲート構造を形成し、シリコン層９３を完全空乏化することにより、全体として基板バイアス効果の小さいトランジスタを実現するというものである。
【００１４】
なお、ここでのシリコン層９３はＳＯＩ層をエッチングして形成したものではなく、シリコン基板９１にトレンチ溝を掘って形成したものである。このトレンチ溝にはトレンチ分離のために素子分離用絶縁膜９２が埋め込まれている。
【００１５】
しかしながら、この種のＭＯＳＦＥＴには以下のような問題があった。すなわち、側面部９８のトランジスタを大きくしようとしてトレンチ溝を深くすると、シリコン層９３の下部側壁にゲート材料９５が残留する。このような残留したゲート材料９５は、配線間ショートの原因となる。
【００１６】
また、ゲート電極９４となる導電膜のエッチング時間を長くして、シリコン層９３の下部にゲート材料９５が残留するのを防止しようとすると、ソース・ドレイン領域のシリコン層９３上のゲート絶縁膜９６が除去され、ソース・ドレイン領域のシリコン層９３がエッチングされて消滅する恐れがある。
【００１７】
また、コーナー部９９のゲート耐圧確保には、コーナー部９９を酸化して丸める等の工夫がどうしても必要で、工程が複雑になる等の問題が生じる。また、丸めることにより寸法変換差の増大が避けられないという問題もある。
【００１８】
【発明が解決しようとする課題】
上述の如く、凸部島状のシリコン層の側面にＭＯＳゲート構造が形成されたＭＯＳＦＥＴは、ゲート電極の形成工程で、シリコン層の下部に配線間ショートの原因となるゲート材料が残留するという問題があった。これを解決するために、シリコン層の下部にゲート材料が残留しないように長時間エッチングを行なう方法があるが、これにはソース・ドレイン領域のシリコン層がエッチングされ消滅する可能性があるという問題があった。
【００１９】
また露出したコーナー部分にゲート絶縁膜が形成されるため、ゲート耐圧の劣化やサブスレショルド特性の劣化が起こり、素子性能が劣化するという問題があった。これを解決するために、コーナー部のゲート絶縁膜を酸化して丸める方法があるが、これには工程が複雑になる等の問題があった。
【００２０】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、上記ゲート材料の残留問題や、上記素子特性の劣化問題の解決が可能となる半導体層の側面にＭＯＳゲート構造が形成されたＭＯＳＦＥＴを備えた半導体装置およびその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
［概要］
上記目的を達成するために、本発明に係る半導体装置（請求項１）は、絶縁層上に形成された島状の半導体層と、この半導体層の上面に形成された被覆絶縁膜と、前記半導体層の一つの側面から、前記被覆絶縁膜、前記側面に対向する前記半導体層の他の側面に跨がって形成されたゲート電極と、前記ゲート電極と前記各側面との間にそれぞれ設けられゲート絶縁膜と、前記各側面の表面にそれぞれ形成され、前記ゲート電極を介して対向する１対のソース・ドレイン領域とを具備し、前記被覆絶縁膜は前記ゲート絶縁膜とは異なる種類の絶縁膜であるとともに、前記被覆絶縁膜は前記ゲート電極となる導電膜をエッチングする際に、前記半導体層のエッチング保護膜となる絶縁膜からなることを特徴とする。
【００２２】
また、本発明に係る他の半導体装置（請求項２）は、上記半導体装置（請求項１）において、前記被覆絶縁膜が、前記ゲート電極の下部にあり、前記ソース・ドレイン領域が形成された側面で挟まれた領域の前記半導体層の上面に存在しないことを特徴とする。
【００２３】
また、本発明に係る他の半導体装置（請求項３）は、上記半導体装置（請求項１）において、前記被覆絶縁膜が、前記ゲート電極よりもエッチング速度が遅いもの、前記ゲート絶縁膜よりも厚いもの、または前記ゲート電極よりもエッチング速度が遅くかつ前記ゲート絶縁膜よりも厚いものであることを特徴とする。
【００２４】
また、本発明に係る他の半導体装置（請求項４）は、上記半導体装置（請求項１）において、前記ゲート絶縁膜が設けられた部分の前記側面が（１００）面であることを特徴とする。
【００２５】
また、本発明に係る他の半導体装置（請求項５）は、上記半導体装置（請求項１）において、前記半導体層の厚さが、前記対向する二つの側面間の距離よりも大きいこと特徴とする。
【００２６】
本発明に係る半導体装置の製造方法（請求項９）は、下地が絶縁層である半導体層の全面に被覆絶縁膜を形成する工程と、前記被覆絶縁膜と前記半導体層との積層膜を相対する二つの側面を有するように島状にパターニングする工程と、前記各側面にそれぞれゲート絶縁膜を形成する工程と、全面に導電膜を形成した後、前記被覆絶縁膜を前記半導体層のエッチング保護膜に用いて、前記導電膜をエッチングして前記ゲート絶縁膜に隣接してゲート電極を形成する工程と、前記各側面にそれぞれ前記ゲート電極を介して対向する１対のソース・ドレイン領域を形成する工程とを有し、前記被覆絶縁膜が前記ゲート絶縁膜とは異なる種類の絶縁膜であることを特徴とする。
【００２７】
また、本発明に係る他の半導体装置の製造方法（請求項１０）は、上記半導体装置の製造方法（請求項９）において、前記ソース・ドレイン領域が形成された側面間の前記半導体層上の前記被覆絶縁膜を除去して、前記被覆絶縁膜を前記ゲート電極の下部に選択的に残置させることを特徴とする。
【００２８】
本発明においては、被覆絶縁膜はゲート絶縁膜よりも誘電率が小さいことが好ましい。
［作用］
本発明によれば、例えば、半導体層の上面全面に保護絶縁縁膜を設ければ、ゲート電極を形成する際のエッチング工程で、上記半導体層の下部に配線間ショートの原因となるゲート材料が残らない程度の長時間エッチングしても、上記半導体層がエッチングされるのを効果的に防止できる。したがって、本発明によれば、ソース・ドレイン領域の上記半導体層のエッチングを招かずに、上記半導体層の下部のゲート材料を除去できるようになる。
【００２９】
また、この場合、上記半導体層の上部のコーナー部分の露出が減るので、ゲート耐圧の劣化やサブスレショルド特性等の素子特性の劣化を防止できるようになる。
【００３０】
また、本発明（請求項４）によれば、側面が（１００）面なので、ゲート絶縁膜と側面との界面の界面準位密度を十分に小さくできるようになる。
また、本発明では、半導体層の対向する２側面にゲート絶縁膜を介してゲート電極が設けられているため、二つのＭＯＳゲートにより半導体層を挟んだサンドイッチ構造、いわゆるダブルゲートＭＯＳＦＥＴが形成されている。
【００３１】
したがって、本発明（請求項５）のように、半導体層の厚さを、対向する二つの側面間の距離よりも大きくすれば、つまり、半導体層の幅を狭くすれば、半導体層を完全空乏化できるようになるので、トランジスタの性能を向上させることができる。また、二つの側面間の距離を短くすることにより、トランジスタの占有面積を小さくできるようになる。
【００３２】
なお、微細化を進めることで素子領域の占有面積が減少し、ソース・ドレイン領域とこれに接続する電極とのコンタクト抵抗が上昇する傾向がしばしば見受けられるが、本発明の場合、半導体層の高さを大きくしてやることで、コンタクト抵抗の上昇を防止できるようになる。
【００３３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す平面図である。また、図２は図１のＭＯＳＦＥＴのＡ−Ａ′断面図、図３は図１のＭＯＳＦＥＴのＢ−Ｂ′断面図、図４は図１のＭＯＳＦＥＴのＣ−Ｄ−Ｅ−Ｆ領域の断面斜視図である。なお、図１において、２はＳＯＩ基板、３は素子分離領域、５は素子領域を示している。
【００３４】
図５〜図１１は、本実施形態のＭＯＳＦＥＴの製造方法を示す断面図である。これらの各図（ａ）、図（ｂ）はそれぞれ図１のＭＯＳＦＥＴの製造途中におけるＡ−Ａ′断面図、Ｂ−Ｂ′断面図である。
【００３５】
まず、図５に示すように、支持基板９、埋込み酸化膜８およびシリコン層１０からなるＳＯＩ基板を用意する。このＳＯＩ基板はＳＩＭＯＸ法により形成したものである。なお、ＳＯＩ基板は貼り合わせ法により形成しても良い。また、ＳＯＳのように埋込み酸化膜がないＳＯＩ基板を用いても良い。
【００３６】
次に図６に示すように、熱酸化によって厚さ１０ｎｍのバッファ酸化膜１２をシリコン層１０の表面に形成する。
このとき、必要であれば、ＭＯＳＦＥＴのしきい値電圧を調整するためのイオン注入を行なう。
【００３７】
なお、図には一つのＭＯＳＦＥＴしか示してないが、ＣＭＯＳのようにｎ型チャネルＭＯＳＦＥＴ、ｐ型チャネルＭＯＳＦＥＴを同時に形成する場合であれば、上記イオン注入は、ｎ型チャネルＭＯＳＦＥＴ、ｐ型チャネルＭＯＳＦＥＴそれぞれ別々に行なう。
【００３８】
その後、同図に示すように、バッファ酸化膜１２上に保護絶縁膜（エッチングマスク）として例えば厚さ１５０ｎｍのシリコン窒化膜１３を形成する。保護絶縁膜としては後工程で形成するゲート絶縁膜よりも誘電率の低いものであることが好ましい。
【００３９】
次に図７に示すように、ＥＢ描画やフォトリソグラフィによるパターンニングによりシリコン窒化膜１３上にフォトレジストパターン１５を形成した後、このフォトレジストパターン１５をマスクとして、埋込み酸化膜８の表面が露出するまで、シリコン窒化膜１３、バッファ酸化膜１２、シリコン層１０をＲＩＥ法により連続的にエッチングし、シリコン窒化膜１３、バッファ酸化膜１２、シリコン層１０を島状に加工する。
【００４０】
基本的に、これだけの工程で、素子分離工程は終了であり、非常に工程数が少なく容易で、半導体装置の量産に有利である。しかも、変換差のないトレンチ分離なので、微細化に適している。
【００４１】
次に図８に示すように、フォトレジストパターン１５を除去した後、熱酸化によってシリコン層１０の側面に厚さ６ｎｍのゲート絶縁膜１１を形成する。
次に同図に示すように、ゲート電極４となる厚さ１５０ｎｍのポリシリコン膜、厚さ１００ｎｍのタングステンシリサイド膜（またはタングステン膜）をそれぞれＬＰＣＶＤ法とスパッタ法で積層形成する。
【００４２】
上記ポリシリコン膜には成膜後にイオン注入により不純物をドーピングしておく。なお、ポリシリコン膜の代わりにＴｉＮ膜などの金属膜を用いた場合には、前記（同ページで述べた）しきい値電圧調整用のイオン注入は不要である。
【００４３】
この図８の工程では、シリコン窒化膜１３、バッファ酸化膜１２を除去せずに残すので、ゲート絶縁膜１１の形成直前に、シリコン窒化膜１３、バッファ酸化膜１２を除去するためのＣＤＥ（ケミカル・ドライ・エッチング）やＨＦ系溶液によるエッチング処理は行なわれない。
【００４４】
したがって、図２２に示したような窪み８７は形成され難く、シリコン層１０（素子領域）のエッジ部の上下コーナー部分は露出しない。これにより、ゲート絶縁膜１１の耐圧が向上し、サブスレショルド特性のハンプは抑えられる構造になる。
【００４５】
また、シリコンの結晶面方位を調節して、島状のシリコン層１０の側面の少なくとも一部に（１００）面が露出するようにすると、シリコン層１０の側面に界面準位が少ないゲート絶縁膜１１を形成できるようになる。
【００４６】
次に図９に示すように、ＥＢ描画やフォトリソグラフィーによるパターンニングによりフォトレジストパターン（不図示）をマスクとしてとＲＩＥ法により上記ポリシリコン膜およびタングステンシリサイド膜（またはタングステン膜）の積層膜をエッチングして、ゲート電極４を形成する。この後、上記フォトレジストパターンを除去し、ゲート電極４の表面を軽く酸化して薄い（５ｎｍ程度）酸化膜（不図示）を形成する。
【００４７】
ここで、ゲート電極４となる上記積層膜の下には、埋込み酸化膜８または保護絶縁膜（エッチングマスク）のシリコン窒化膜１３が存在する。したがって、シリコン層１０の下部側面にゲート材料が残留しないように、上記積層膜を長時間エッチングしても、ソース・ドレイン領域のシリコン層１０がエッチングされることはない。
【００４８】
また、ゲート材料の残留をさらに完全に防ぐには、トレンチ角度にわずかなテーパー（鉛直面に対して７度以下。深いところでトレンチの幅が狭くなる方向）を与えることが有効である。
【００４９】
次に図１０に示すように、ソース・ドレイン拡散層を形成するために、不純物イオン１４を斜めにイオン注入した後、アニールを行なう。
ここで、ｎ型チャネルＭＯＳＦＥＴの場合であればＡｓ、ｐ型チャネルＭＯＳＦＥＴの場合であればＢＦ２ を１×１０１５／ｃｍ２ 程度のドーズ量でイオン注入する。
【００５０】
次に図１１に示すように、全面に層間絶縁膜７を形成する。この後、通常のＭＯＳＦＥＴの製造工程に従う。すなわち、図１〜図４に示すようにゲート、ソース・ドレインの各領域にコンタクトホール１Ｇ ，１ＳＤを開孔し、ゲート電極４、２つのソース・ドレイン拡散層にそれぞれ接続する引出し配線１６，１７，１８を形成する。
【００５１】
なお、微細化を進めることで素子領域の占有面積が減少しても、シリコン層１０の厚さを大きくすることで（トレンチ溝の深さを大きくすることで）、一方のソース・ドレイン層と引出し配線１７とのコンタクト部分の寄生抵抗および他方のソース・ドレイン層と引出し配線１８とのコンタクト部分の寄生抵抗を低減でき、コンタクト抵抗の上昇を防止できるようになる。
【００５２】
なお、図４におけて引出し配線１７，１８は省略されている。この引出し配線１７，１８は、シリコン層１０の側面でもコンタクトをとることができるので、コンタクト面積が増える。
【００５３】
また、本実施形態では、半導体層１０の対向する２側面にゲート絶縁膜１１を介してゲート電極４が設けられているため、二つのＭＯＳゲートにより半導体層３を挟んだサンドイッチ構造、いわゆるダブルゲートＭＯＳＦＥＴが形成されている。
【００５４】
したがって、半導体層１０の厚さｄを、対向する二つの側面間の距離よりも大きくすれば、つまり、半導体層１０の幅ｗを狭くすれば（例えば４０ｎｍ程度）、半導体層１０を完全空乏化できるようになるので、トランジスタの性能を向上させることができる。また、二つの側面間の距離を短くすることにより、トランジスタの占有面積を小さくできるようになる。
（第２の実施形態）
本実施形態のＭＯＳＦＥＴの特徴は、第１の実施形態のＭＯＳＦＥＴにおいて、ソース・ドレイン拡散層が形成された側面間のシリコン層１０上の保護絶縁膜としてのシリコン窒化膜１３を除去した構成になっていることになる。
【００５５】
このような構成のＭＯＳＦＥＴは、例えば、図９の工程でゲートを加工した後、ソース・ドレイン拡散層が形成される側面間のシリコン層１０上のシリコン窒化膜１３をＲＩＥ（反応性イオンエッチング）により除去し、図１０に示すように、ソース・ドレイン拡散層形成のためのイオン注入を行なう。シリコン窒化膜がないため、半導体層１０にイオン注入しやすい。次いで図１１に示すように全面に層間絶縁膜７を形成する。この後は、第１の実施形態と同様の通常のＭＯＳＦＥＴの製造工程に従う。
（第３の実施形態）
図１２〜図２０は、第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図である。平面図は図１のそれに示すものと同じであり、各図（ａ）、図（ｂ）はそれぞれ図１の平面図のＡ−Ａ′断面図、Ｂ−Ｂ′断面図に相当する。
【００５６】
本実施形態は、ＳＯＩ基板ではなく通常のシリコン基板を用いた例である。すなわち、本実施形態は、本発明に係る実施形態ではないが、本発明と同様な効果が得られる。
【００５７】
まず、図１２に示すように、シリコン基板２１を用意し、次いで熱酸化によって厚さ１０ｎｍのバッファ酸化膜２２をシリコン基板２１の表面に形成する。
このとき、必要であれば、ＭＯＳＦＥＴのしきい値電圧を調整するためのイオン注入を行なう。
【００５８】
なお、図には一つのＭＯＳＦＥＴしか示してないが、ＣＭＯＳのようにｎ型チャネルＭＯＳＦＥＴ、ｐ型チャネルＭＯＳＦＥＴを同時に形成する場合であれば、上記イオン注入は、ｎ型チャネルＭＯＳＦＥＴ、ｐ型チャネルＭＯＳＦＥＴそえぞれ別々に行なう。
【００５９】
その後、同図に示すように、バッファ酸化膜２２上に保護絶縁膜（エッチングマスク）として例えば厚さ１５０ｎｍのシリコン窒化膜２３を形成する。
次に図１３に示すように、ＥＢ描画やフォトリソグラフィによるパターンニングによりシリコン窒化膜２３上にフォトレジストパターン２４を形成した後、このフォトレジストパターン２４をマスクとして、シリコン窒化膜２３、バッファ酸化膜２２、シリコン基板２１をＲＩＥ法により連続的にエッチングし、例えば深さ２５０ｎｍのトレンチ溝を形成し、シリコン窒化膜２３、バッファ酸化膜２２、シリコン基板２１を島状に加工する。
【００６０】
次に図１４に示すように、フォトレジストパターン２４を除去した後、全面に厚さ３５０ｎｍの酸化膜２５を形成した後、図１５に示すように、シリコン窒化膜２３をストッパに用いて、酸化膜２５の表面をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）法により研磨して平坦化する。
【００６１】
次に図１６に示すように、シリコン窒化膜２３がエッチングされず、酸化膜２５が選択的にエッチングされる条件のもとで、全面をＲＩＥ法によりエッチングすることにより、酸化膜２５をトレンチ溝の底部に１２５ｎｍだけ残置させる。
【００６２】
基本的に、以上の工程で、素子分離工程は終了する。絶縁膜埋め込みトレンチ分離なので、変換差が小さく、微細化に適している。
次に図１７に示すように、熱酸化によって島状のシリコン基板２１の側面に厚さ６ｎｍのゲート絶縁膜２６を形成した後、ゲート電極２７となる厚さ１５０ｎｍのポリシリコン膜、厚さ１００ｎｍのタングステンシリサイド膜（またはタングステン膜）をそれぞれＬＰＣＶＤ法とスパッタ法で積層形成する。
【００６３】
上記ポリシリコン膜には成膜後にイオン注入により不純物をドーピングしておく。なお、ポリシリコン膜の代わりにＴｉＮ膜などの金属膜を用いた場合には、前ページで述べたしきい値電圧調整用のイオン注入は不要である。
【００６４】
この図１７の工程では、シリコン窒化膜２３、バッファ酸化膜２２を除去せずに残すので、ゲート絶縁膜２６の形成直前に、シリコン窒化膜２３、バッファ酸化膜２２を除去するためのＣＤＥ（ケミカル・ドライ・エッチング）やＨＦ系溶液によるエッチング処理は行なわれない。
【００６５】
したがって、図２２に示したような窪み８７は形成され難く、島状のシリコン基板２１（素子領域）のエッジ部の上部コーナー部分は露出しない。これにより、ゲート絶縁膜２６の耐圧が向上し、サブスレショルド特性のハンプは抑えられる構造になる。
【００６６】
また、シリコンの結晶面方位を調節して、島状のシリコン基板２１の側面の少なくとも一部に（１００）面が露出するようにすると、シリコン基板２１の側面に界面準位が少ないゲート絶縁膜２６を形成できるようになる。
【００６７】
次に図１８に示すように、ＥＢ描画やフォトリソグラフィーによるパターンニングによりフォトレジストパターン（不図示）をマスクとしてとＲＩＥ法により上記ポリシリコン膜およびタングステンシリサイド膜（またはタングステン膜）の積層膜をエッチングして、ゲート電極２７を形成する。この後、上記フォトレジストパターンを除去し、ゲート電極２７の表面を軽く酸化して薄い（５ｎｍ程度）酸化膜（不図示）を形成する。
【００６８】
ここで、ゲート電極２７となる上記積層膜の下には、酸化膜２５または保護絶縁膜（エッチングマスク）のシリコン窒化膜２３が存在する。したがって、島状のシリコン基板２１の下部側面にゲート材料が残留しないように、上記積層膜を長時間エッチングしても、ソース・ドレイン領域の島状のシリコン基板２１がエッチングされることはない。
【００６９】
また、ゲート材料の残留をさらに完全に防ぐには、トレンチ角度にわずかなテーパー（鉛直面に対して７度以下。深いところでトレンチの幅が狭くなる方向）を与えることが有効である。
【００７０】
次に図１９に示すように、二つのソース・ドレイン拡散層を形成するために、不純物イオン２８を斜めにイオン注入した後、アニールを行なう。
ここで、ｎ型チャネルＭＯＳＦＥＴの場合であればＡｓ、ｐ型チャネルＭＯＳＦＥＴの場合であればＢＦ２ を１×１０１５／ｃｍ２ 程度のドーズ量でイオン注入する。
【００７１】
次に図２０に示すように、全面に層間絶縁膜２９を形成した後、通常のＭＯＳＦＥＴの製造工程に従って、ゲート、ソース、ドレインの各領域にコンタクトホール３０を開孔し、ゲート電極２７、二つのソース・ドレイン拡散層にそれぞれ接続する引出し配線３１，３２，３３を形成する。
【００７２】
なお、微細化を進めることで素子領域の占有面積が減少しても、前述したＳＯＩ基板に形成した場合と同様に島状のシリコン基板２１の厚さを大きくすることで（トレンチ溝の深さを大きくすることで）、ソース・ドレイン層と引出し配線３２，３３とのコンタクト部分の寄生抵抗を低減でき、コンタクト抵抗の上昇を防止できるようになる。これは島状シリコンの側面でもコンタクトを取れるようになるからである。
【００７３】
また、本実施形態では、島状のシリコン基板２１の対向する２側面にゲート絶縁膜２６を介してゲート電極２７が設けられているため、二つのＭＯＳゲートにより島状のシリコン基板２１を挟んだサンドイッチ構造、いわゆるダブルゲートＭＯＳＦＥＴが形成されている。
【００７４】
したがって、島状のシリコン基板２１の厚さｄを、対向する二つの側面間の距離よりも大きくすれば、つまり、島状のシリコン基板２１の幅ｗを例えば４０ｎｍ程度に狭くすれば、島状のシリコン基板２１を完全空乏化できるようになるので、トランジスタの性能を向上させることができる。また、二つの側面間の距離を短くすることにより、トランジスタの占有面積を小さくできるようになる。
【００７５】
なお、本発明は上述した実施形態に限定されるものではない。例えば、微細化を進めて島状のシリコン層やシリコン基板（素子領域）の幅が狭くなり、ソース・ドレインのコンタクトホールの位置合わせが困難になった場合には、図２１に示すように、ソース・ドレインのコンタクトホール１ＳＤの直径Ｄ１を素子領域の幅Ｄ２よりも大きくすれば、コンタクトホール１ＳＤの位置合わせずれによるコンタクト抵抗の上昇を防止できるようになる。
【００７６】
また、上記実施形態では、保護絶縁膜としてシリコン窒化膜を用いたが他の絶縁膜を用いても良い。要は、保護絶縁膜として、ゲート電極よりもエッチング速度が遅いもの、ゲート絶縁膜よりも厚いもの、またはゲート電極よりもエッチング速度が遅くかつゲート絶縁膜よりも厚いものを用いることにより、ゲート電極となる導電膜を長時間エッチングする際にソース・ドレイン領域上のシリコン層がエッチングされ消滅されないようにすれば良い。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００７７】
【発明の効果】
以上詳述したように本発明によれば、半導体層の側面にＭＯＳゲート構造が形成されたＭＯＳＦＥＴを備えた半導体装置において、ゲート材料の残留問題や、素子特性の劣化問題を解決できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す平面図
【図２】図１のＭＯＳＦＥＴのＡ−Ａ′断面図
【図３】図１のＭＯＳＦＥＴのＢ−Ｂ′断面図
【図４】図１のＭＯＳＦＥＴのＣ−Ｄ−Ｅ−Ｆ領域の断面斜視図
【図５】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図６】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図７】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図８】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図９】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図１０】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図１１】本発明の第１の実施形態に係わるＭＯＳＦＥＴを示す断面図
【図１２】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１３】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１４】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１５】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１６】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１７】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１８】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図１９】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図２０】本発明の第３の実施形態に係わるＭＯＳＦＥＴの製造方法を示す断面図
【図２１】コンタクトホールの位置合わせずれを防止する方法を説明するための平面図
【図２２】従来のＭＯＳＦＥＴを示す断面図
【図２３】従来のＭＯＳＦＥＴを示す断面斜視図
【符号の説明】
１Ｇ ，１ＳＤ…コンタクトホール
２…ＳＯＩ基板
３…素子分離領域
４…ゲート電極
５…素子領域
７…層間絶縁膜
８…埋込み酸化膜
９…支持基板
１０…シリコン層
１１…ゲート絶縁膜
１２…バッファ酸化膜
１３…シリコン窒化膜（保護絶縁膜）
１４…不純物イオン
１５…フォトレジストパターン
１６…引出し配線
１７…引出し配線
１８…引出し配線
２１…シリコン基板
２２…バッファ酸化膜
２３…シリコン窒化膜（保護絶縁膜）
２４…フォトレジストパターン
２５…酸化膜
２６…ゲート絶縁膜
２７…ゲート電極
２８…不純物イオン
２９…層間絶縁膜
３０Ｇ ，３０ＳＤ…コンタクトホール
３１…引出し配線
３２…引出し配線
３３…引出し配線
Claims (11)
- 絶縁層上に形成された島状の半導体層と、
この半導体層の上面に形成された被覆絶縁膜と、
前記半導体層の一つの側面から、前記被覆絶縁膜、前記側面に対向する前記半導体層の他の側面に跨がって形成されたゲート電極と、
前記ゲート電極と前記各側面との間にそれぞれ設けられゲート絶縁膜と、
前記各側面の表面にそれぞれ形成され、前記ゲート電極を介して対向する１対のソース・ドレイン領域とを具備し、
前記被覆絶縁膜は前記ゲート絶縁膜とは異なる種類の絶縁膜であるとともに、前記被覆絶縁膜は前記ゲート電極となる導電膜をエッチングする際に、前記半導体層のエッチング保護膜となる絶縁膜からなることを特徴とする半導体装置。 - 前記被覆絶縁膜は、前記ゲート電極の下部にあり、前記ソース・ドレイン領域が形成された側面で挟まれた領域の前記半導体層の上面に存在しないことを特徴とする請求項１に記載の半導体装置。
- 前記被覆絶縁膜は、前記ゲート電極よりもエッチング速度が遅いもの、前記ゲート絶縁膜よりも厚いもの、または前記ゲート電極よりもエッチング速度が遅くかつ前記ゲート絶縁膜よりも厚いものであることを特徴とする請求項１に記載の半導体装置。
- 前記ゲート絶縁膜が設けられた部分の前記側面は（１００）面であることを特徴とする請求項１に記載の半導体装置。
- 前記半導体層の厚さは、前記対向する二つの側面間の距離よりも大きいことを特徴とする請求項１に記載の半導体装置。
- 前記被覆絶縁膜はシリコンおよび窒素を含む膜、前記ゲート絶縁膜はシリコンおよび酸素を含む膜であることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
- 前記半導体層は下に向かって広がっていることを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
- 前記ソース・ドレイン領域に対するコンタクトホールの直径が、前記半導体層の幅よりも大きいことを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
- 前記被覆絶縁膜は、シリコン酸化膜よりも、ＨＦを含む薬液によってエッチングされにくい膜であることを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
- 下地が絶縁層である半導体層の全面に被覆絶縁膜を形成する工程と、
前記被覆絶縁膜と前記半導体層との積層膜を相対する二つの側面を有するように島状にパターニングする工程と、
前記各側面にそれぞれゲート絶縁膜を形成する工程と、
全面に導電膜を形成した後、前記被覆絶縁膜を前記半導体層のエッチング保護膜に用いて、前記導電膜をエッチングして前記ゲート絶縁膜に隣接してゲート電極を形成する工程と、
前記各側面にそれぞれ前記ゲート電極を介して対向する１対のソース・ドレイン領域を形成する工程とを有し、
前記被覆絶縁膜は前記ゲート絶縁膜とは異なる種類の絶縁膜であることを特徴とする半導体装置の製造方法。 - 前記ソース・ドレイン領域が形成された側面間の前記半導体層上の前記被覆絶縁膜を除去して、前記被覆絶縁膜を前記ゲート電極の下部に選択的に残置させることを特徴とする請求項１０に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24628996A JP3607431B2 (ja) | 1996-09-18 | 1996-09-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24628996A JP3607431B2 (ja) | 1996-09-18 | 1996-09-18 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093093A JPH1093093A (ja) | 1998-04-10 |
| JP3607431B2 true JP3607431B2 (ja) | 2005-01-05 |
Family
ID=17146340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24628996A Expired - Fee Related JP3607431B2 (ja) | 1996-09-18 | 1996-09-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3607431B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4044276B2 (ja) | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6630388B2 (en) | 2001-03-13 | 2003-10-07 | National Institute Of Advanced Industrial Science And Technology | Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same |
| US6635923B2 (en) * | 2001-05-24 | 2003-10-21 | International Business Machines Corporation | Damascene double-gate MOSFET with vertical channel regions |
| KR100458288B1 (ko) * | 2002-01-30 | 2004-11-26 | 한국과학기술원 | 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법 |
| US6635909B2 (en) * | 2002-03-19 | 2003-10-21 | International Business Machines Corporation | Strained fin FETs structure and method |
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| US7612416B2 (en) | 2003-10-09 | 2009-11-03 | Nec Corporation | Semiconductor device having a conductive portion below an interlayer insulating film and method for producing the same |
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| WO2009144874A1 (en) * | 2008-05-29 | 2009-12-03 | Panasonic Corporation | Finfet with impurity blocking portion on an upper surface of fin |
| JP5172893B2 (ja) * | 2010-04-23 | 2013-03-27 | 株式会社東芝 | トランジスタの製造方法 |
| KR102287398B1 (ko) | 2015-01-14 | 2021-08-06 | 삼성전자주식회사 | 반도체 장치 |
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1996
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| Publication number | Publication date |
|---|---|
| JPH1093093A (ja) | 1998-04-10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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