JP5170958B2 - 電界効果型トランジスタおよびその製造方法 - Google Patents

電界効果型トランジスタおよびその製造方法 Download PDF

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Description

本発明は、電界効果型トランジスタおよびその製造方法に関するものである。
[構造]
電界効果型トランジスタの性能向上を目的に、突起した半導体領域の両側面にゲート電極を設け、半導体領域の両側面にチャネルを形成することを特徴とするFinFETと呼ばれる電界効果型トランジスタが提案されている。その典型的構造を図81、図82に示す。図81は平面図、図82(a)は図81のA−A’断面における断面図、図82(b)は図81のB−B’断面における断面図である。支持基板1上に埋め込み絶縁膜2が設けられ、その上部に半導体層3が設けられる。半導体層3の側面にはゲート絶縁膜4を介してゲート電極5が設けられる(図82(a))。半導体層3のうち、ゲート電極に覆われない部分は高濃度の第一導電型の不純物が導入され、ソース/ドレイン領域6をなす。ゲート電極5に覆われた半導体層3はチャネル形成領域7をなし、ゲート電極に適当な電圧を印加することにより、その表面に第一導電型のキャリアが誘起されてチャネルが形成される。チャネル形成領域には一般には低濃度の第二導電型不純物が導入されるか、あるいは導入されない。
なお、図81のA−A’断面は、半導体層がゲートに覆われた位置において、二つのソース/ドレイン領域を結ぶ方向(以下この方向をチャネル長方向と記す)に垂直な面における断面を示し、図81のB−B’断面はチャネル長方向の断面を示す。
FinFETにおいて、半導体層3の上部に設けられた絶縁膜の厚さと半導体層3の側面に設けられた絶縁膜の厚さの差が小さい場合、トランジスタがオン状態になると、チャネル形成領域7をなす半導体層3の両側面と半導体層の上面にチャネルが形成される。この構造はトライゲート構造と呼ばれる。トライゲート構造のトランジスタでは、半導体層3の上部に設けられた絶縁膜の厚さと半導体層3の側面に設けられた絶縁膜の厚さの関係が、典型的には一方の膜厚が他方の膜厚の1〜5倍であり、より典型的には一方の膜厚が他方の膜厚の1〜2倍であり、最も理想的には両者の膜厚がほぼ等しい。図82(a)及び図82(b)はトライゲート構造のトランジスタの典型的な構造である。
また、半導体層3の上部にゲート絶縁膜よりも充分厚いキャップ絶縁層8が設けられる場合、典型的にはキャップ絶縁層8の厚さがゲート絶縁膜の厚さの5倍以上、より典型的には10倍以上の場合、半導体層3の上部にはほとんどチャネルが形成されず、トランジスタがオンした状態では、半導体層3の両側面に形成されるチャネルが主に電気伝導を担う。この構造はダブルゲート構造と呼ばれる。図83(a)及び図83(b)はダブルゲート構造のトランジスタの典型的な断面形状を示す。それぞれ図81のA−A’断面、及び図81のB−B’断面において描いたものである。
また、半導体層3の上部コーナー部34(図82(a)及び図83(a)に、上部コーナー部34の一方を破線で囲んで示す。)における電界の集中によるトランジスタ特性への悪影響を防ぐ目的から、半導体層3の上部コーナー部を丸めた構造も提案されている(特開2002−118255号公報:特許文献1の図28及び関連記載)。これを図85に示す。このような構造は、例えば半導体層の上部コーナーを熱酸化することによって形成する。なお、図85は図82(a)と同じ位置における断面図を示す。
なお、ダブルゲート構造とトライゲート構造との相違についての説明で用いた、キャップ絶縁層8の厚さと、ゲート絶縁膜4の厚さとの比は、両者が同一の誘電率を持つ場合を基準としている。両者の誘電率が異なる場合は、それぞれの膜厚をそれぞれの誘電率で割り、得られたそれぞれの商に両者共通の定数(例えばSiO2膜の誘電率)をかけた積を換算膜厚として、上記比較を行えば良い。
一方、特開2002−270850号公報(特許文献2)には、位置不整合による寄生容量の増大や寄生抵抗の変動に起因する動作性能の低下を抑えることを目的とし、ソース/ドレイン領域及びチャネル領域を持つ島状半導体結晶層と、そのチャネル領域部の対向する両側面部にそれぞれゲート絶縁膜を介して設けられたゲート電極を有する電界効果トランジスタが開示されている。そして、その一実施形態として短チャネル効果をより一層抑制することを目的としてチャネル領域部分(両ゲート電極に挟まれた部分)の島状半導体結晶層の幅を薄くした構成が記載され、結果として、その島状層上部の絶縁膜が当該島状層側面に対して突起した形状となっている(特許文献2の図19及び関連記載)。しかしながら、この電界効果トランジスタにおいて、ゲート電極はその島状層の両側に分離・絶縁して設けられている。
[従来技術の課題]
nチャネルトランジスタを例に、従来のFinFETにおける課題を説明する。ここではnチャネルトランジスタについて説明するが、pチャネルトランジスタにおいては、極性を逆にすれば(例えば、nチャネルトランジスタにおける電位上昇を、pチャネルトランジスタにおいては電位低下と読みかえる。また、nチャネルトランジスタにおけるしきい値電圧の低下を、pチャネルトランジスタにおいてはしきい値電圧の上昇と読みかえる。)同様の議論が成り立つ。
(第一の課題)
図81のA−A’断面において、半導体層3の上端部の電位分布をシミュレーションした結果を図84(a)、図84(b)に示す。図84(a)はトライゲート構造の場合であり、図82(a)の断面に対応するもの、図84(b)はダブルゲート構造の場合であり、図83(a)の断面に対応するものである。図中の等高線は真性半導体シリコンを基準にした等電位線であり、半導体層の中央から外側に向って、−0.4V、−0.2V、0.0V、0.2V、0.4Vである。チャネル領域の不純物濃度は8×1018cm-3、ゲート電圧はゼロボルト、ゲート酸化膜厚は2nmである。なお、電位は真性半導体シリコンを基準にしているため、ゼロバイアスされているn+型シリコンの電位は0.56Vであり、ゼロバイアスされているゲートの電位は0.56Vである。なお、本明細書中に示す各素子構造についてのシミュレーション結果は、特筆しないかぎり上記と同一の条件で実施したものである。
ダブルゲート構造、トライゲート構造のいずれにおいても、半導体層の上部コーナー部において等電位線が湾曲している。これは上部コーナー部では、ゲート電極から不純物イオンに向う電界が集中するために、半導体層の他の部分よりも電位が上昇していることを示している。上部コーナー部の電位が上昇すると、上部コーナー部にしきい値電圧が低い寄生トランジスタが形成される。寄生トランジスタが形成されると、図86のようにサブスレッショルド電流が増加し、オフ電流が増加するという問題が生じる。
このような電界集中は、ゲート電極から不純物イオンに向う電界が原因であるので、チャネル領域の不純物濃度が高い場合、典型的には5×1017cm-3以上の場合に顕著になる。
またこのような電界集中は、半導体層の側面に位置するゲートからの電界、半導体層上方のゲート電極からの電界、半導体層の上端よりも上方へ延在したゲート電極側面からの電界が、半導体層上部コーナー部に集中することによって発生する(図92(a)、図92(b))。なお、図92(a)、図92(b)はそれぞれ図82(a)、図83(a)の断面において半導体層の上部に相当する位置における断面図である。なお、矢印(記号46)は電界集中をひき起こすゲート電界を示す。
したがって、半導体層上部コーナー部における電位上昇を抑制し、寄生トランジスタの影響を縮小する技術が望まれる。
(第二の課題)
また、図85に示すように、半導体層3の上部コーナー部34を熱酸化等の丸め工程を実施することによって丸みを帯びた形状に加工し、コーナー部の電界を緩和し、寄生トランジスタを抑制する方法が知られている。
しかしこの場合、丸めたコーナー部9では、本来チャネルが形成される半導体側面または半導体上面のいずれとも面方位が異なる結晶面が露出する。一方、熱酸化により形成されるゲート絶縁膜の厚さ、キャリア移動度及び界面準位密度は面方位に依存する。しきい値電圧やドレイン電流などトランジスタの基本的な特性は、ゲート絶縁膜の厚さ、キャリア移動度及び界面準位密度に強く依存するので、丸めたコーナー部9では半導体側面および半導体上面とは異なる特性を持った新たな寄生トランジスタが出現し、FinFETの特性が変化してしまう。特に、第一の課題で述べた寄生トランジスタを強く抑制しようとしてコーナー部の曲率半径を大きくすると、第二の課題はより顕著になる。
したがって、コーナー部を丸めなくとも、あるいはコーナー部を丸めたとしてもコーナー部の曲率半径が小さい状態において、コーナー部の電位上昇を抑制し、寄生トランジスタを抑制できる技術が望まれる。
本発明の目的は、FinFETの基体平面から突起した半導体層のコーナー部において寄生トランジスタが形成されることを防止して、素子特性が改善されたFinFETを提供することにある。
本発明によれば、下記の電界効果型トランジスタ及びその製造方法を提供することができる。
(1)基体平面から上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層上に設けられ前記ゲート電極下に位置するキャップ絶縁層と、前記半導体層の前記ゲート電極に覆われない領域に形成されたソース/ドレイン領域とを有し、
前記キャップ絶縁層は、前記基体平面に平行方向であって一対のソース/ドレイン領域を結ぶチャネル長方向に垂直な方向へ、前記ゲート絶縁膜の表面から張り出した張り出し部を有することを特徴とする電界効果型トランジスタ。
(2)前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が5nm以上である発明1の電界効果型トランジスタ。
(3)前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が5nm以上、20nm以下である発明1の電界効果型トランジスタ。
(4)前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が当該ゲート絶縁膜の厚さの2.5倍以上である発明1、2又は3の電界効果型トランジスタ。
(5)前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が当該ゲート絶縁膜の厚さの2.5倍以上、10倍以下である発明1、2又は3の電界効果型トランジスタ。
(6)前記張り出し部は、前記半導体層の基体平面に平行且つチャネル長方向に垂直な方向の幅が最も広い位置におけるゲート絶縁膜表面に対して張り出している発明1〜5のいずれかの電界効果型トランジスタ。
(7)発明1〜6のいずれかの電界効果型トランジスタの製造方法であって、
半導体層上にキャップ絶縁層を形成し、前記半導体層および前記キャップ絶縁層をパターニングして基体平面から上方に突起した半導体層とその上にパターニングされたキャップ絶縁層を形成する工程と、
前記キャップ絶縁層下の半導体層の側面が当該キャップ絶縁層の端部よりも内側に後退するように、前記半導体層の側面をエッチングして当該半導体層を細らせる工程と、
前記半導体層の側面にゲート絶縁膜を形成する工程とを有する電界効果型トランジスタの製造方法。
(8)ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
前記半導体層に不純物を導入してソース/ドレイン領域を形成する工程をさらに有する発明7の電界効果型トランジスタの製造方法。
(9)基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記ゲート電極に覆われない領域に形成されたソース/ドレイン領域とを有し、
さらに、前記半導体層の上部でゲート電極の上端よりも低い位置に、SiO2よりも誘電率が低い低誘電率領域を有することを特徴とする電界効果型トランジスタ。
(10)前記半導体層の上部に接して、SiO2よりも誘電率が低い低誘電率領域を有する発明9の電界効果型トランジスタ。
(11)前記半導体層の上部に接して、SiO2またはSiO2よりも誘電率が高い保護絶縁膜が設けられ、この保護絶縁膜の上にSiO2よりも誘電率が低い低誘電率領域を有する発明9の電界効果型トランジスタ。
(12)前記低誘電率領域が空洞よりなる発明9〜11のいずれかの電界効果型トランジスタ。
(13)前記半導体層の下部にSiO2よりも誘電率が低い低誘電率領域を有する発明9〜12のいずれかの電界効果型トランジスタ。
(14)前記半導体層の下部に、SiO2よりも誘電率が低い低誘電率領域を有し、前記ゲート電極の下部には、SiO2よりも誘電率が低い低誘電率領域を有しない発明9〜12のいずれかの電界効果型トランジスタ。
(15)前記半導体層の下部に設けられる前記低誘電率領域が空洞よりなる発明13又は14の電界効果型トランジスタ。
(16)前記半導体層は、第1の絶縁層上に、この第1の絶縁層とは異なる材料からなる第2の絶縁層を介して設けられ、
前記ゲート電極は、第1の絶縁層上に第2の絶縁層を介さずに直接第1の絶縁層に接する部分を有する発明9〜12のいずれかの電界効果型トランジスタ。
(17)第2の絶縁層がSiO2よりも誘電率が低い材料からなる発明16の電界効果型トランジスタ。
(18)第2の絶縁層が空洞よりなる発明16の電界効果型トランジスタ。
(19)前記キャップ絶縁層の少なくとも一部がSiO2よりも誘電率が低い低誘電率材料よりなる発明1〜6のいずれかの電界効果型トランジスタ。
(20)前記キャップ絶縁層の少なくとも一部に空洞を有する発明1〜6のいずれかの電界効果型トランジスタ。
(21)前記半導体層と前記空洞の間に、SiO2またはSiO2よりも誘電率が高い保護絶縁膜を有する発明20の電界効果型トランジスタ。
(22)前記半導体層の下部に、SiO2よりも誘電率が低い低誘電率領域を有する発明1〜6のいずれかの電界効果型トランジスタ。
(23)前記半導体層の下部に、SiO2よりも誘電率が低い低誘電率領域を有し、前記ゲート電極の下部には、SiO2よりも誘電率が低い低誘電率領域を有しない発明1〜6のいずれかの電界効果型トランジスタ。
(24)前記低誘電率領域が空洞よりなる発明22又は23の電界効果型トランジスタ。
(25)発明9の電界効果型トランジスタの製造方法であって、
半導体層上にSiO2よりも誘電率が低い材料を堆積して低誘電率膜を形成する工程と、
前記半導体層および前記低誘電率膜をパターニングして、基体平面から突起した半導体層とその上にパターニングされた前記低誘電率膜からなる低誘電率領域を形成する工程とを有する電界効果型トランジスタの製造方法。
(26)前記の突起した半導体層の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
前記半導体層に不純物を導入してソース/ドレイン領域を形成する工程をさらに有する発明25の電界効果型トランジスタの製造方法。
(27)発明9の電界効果型トランジスタの製造方法であって、
半導体層上にダミー層を形成する工程と、
前記半導体層および前記ダミー層をパターニングして、基体平面から突起した半導体層とその上にパターニングされたダミー層を形成する工程と、
前記ダミー層を除去して前記半導体層上部に前記低誘電率領域として空洞を形成する工程とを有する電界効果型トランジスタの製造方法。
(28)前記の突起した半導体層の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
前記半導体層に不純物を導入してソース/ドレイン領域を形成する工程をさらに有し、
ゲート電極の形成後に前記ダミー層を除去することにより前記空洞よりなる低誘電率領域を形成することを特徴とする発明27の電界効果型トランジスタの製造方法。
(29)前記空洞をSiO2よりも誘電率が低い材料で埋め戻す工程をさらに有する発明27又は28の電界効果型トランジスタの製造方法。
(30)前記空洞を多孔質の材料で埋め戻す工程をさらに有する発明27又は28の電界効果型トランジスタの製造方法。
(31)基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、
前記半導体層の前記ゲート電極に覆われない領域に形成されたソース/ドレイン領域とを有し、
前記半導体層の上部の側面には、ゲート電極との間に、前記ゲート絶縁膜よりも厚い端部絶縁体領域を有することを特徴とする電界効果型トランジスタ。
(32)基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層の前記ゲート電極に覆われない領域に形成されたソース/ドレイン領域とを有し、
前記半導体層は、一対のソース/ドレイン領域を結ぶチャネル長方向と垂直な面内における基体平面に平行方向の半導体層の幅Wがその下方部分の幅より小さい半導体層上部領域と、この半導体層上部領域の下方に位置し、当該半導体層の幅Wが前記半導体層上部領域の幅より大きい半導体層下部領域とを有し、
前記半導体層上部領域は、当該半導体層の側面が前記半導体層下部領域における半導体層の側面よりも後退し、この後退した側面と前記ゲート電極の間に、前記ゲート絶縁膜より厚い端部絶縁体領域を有することを特徴とする電界効果型トランジスタ。
(33)前記半導体層上部の幅Wが一定である発明32の電界効果型トランジスタ。
(34)前記半導体層上部の幅Wが連続的に変化し、これに応じて前記端部絶縁体領域の厚みも連続的に変化している発明32の電界効果型トランジスタ。
(35)前記半導体層上部の幅Wは、当該半導体層の上端へ向かうに従って一定の勾配をもって徐々に小さくなり、これに応じて前記端部絶縁体領域の厚みが当該半導体層の上端へ向かうに従って徐々に大きくなる発明32の電界効果型トランジスタ。
(36)前記半導体層上部の幅Wは、当該半導体層の上端へ向かうに従って、当該半導体層の側面が曲率をもつように徐々に小さくなり、これに応じて前記端部絶縁体領域の厚みが当該半導体層の上端に向かうに従って徐々に大きくなる発明32の電界効果型トランジスタ。
(37)前記半導体層の幅Wが、当該半導体層の下端部から上端部にかけて一定である発明31の電界効果型トランジスタ。
(38)基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層の前記ゲート電極に覆われない領域に形成されたソース/ドレイン領域とを有し、
前記半導体層は、一対のソース/ドレイン領域を結ぶチャネル長方向と垂直な面内における基体平面に平行方向の半導体層の幅Wがその下方部分の幅より小さい半導体層上部領域と、この半導体層上部領域の下方に位置し、当該半導体層の幅Wが前記半導体層上部領域の幅より大きい半導体層下部領域とを有し、
前記半導体層上部領域は、前記半導体層下部領域に接続する部分に当該半導体層の幅Wが連続的に変化する遷移領域を有し、この遷移領域端部から当該半導体層の上端にかけて幅Wが一定であり、
当該半導体層上部領域と前記ゲート電極の間には、前記ゲート絶縁膜より厚い端部絶縁体領域を有することを特徴とする電界効果型トランジスタ。
(39)前記半導体層の上部にゲート絶縁膜よりも厚いキャップ絶縁層が設けられている発明31〜38のいずれかの電界効果型トランジスタ。
(40)前記端部絶縁体領域が前記キャップ絶縁層とは異なる材料からなる発明39の電界効果型トランジスタ。
(41)前記端部絶縁体領域がSiO2により構成される発明31〜39のいずれかの電界効果型トランジスタ。
(42)前記端部絶縁体領域の少なくとも一部がSiO2よりも誘電率が低い材料により構成される発明31〜39のいずれかの電界効果型トランジスタ。
(43)前記端部絶縁体領域の少なくとも一部が多孔質の材料により構成される発明31〜39のいずれかの電界効果型トランジスタ。
(44)前記端部絶縁体領域の少なくとも一部が空洞により構成される発明31〜39のいずれかの電界効果型トランジスタ。
(45)発明32の電界効果型トランジスタの製造方法であって、
半導体層上に第1絶縁膜を堆積し、この第1絶縁膜および前記半導体層の上部を所定の幅にパターニングする工程と、
第2絶縁膜の堆積とエッチバックを行い、パターニングされた第1絶縁膜の側面及び半導体層の側面に、第2絶縁膜からなる端部絶縁体領域を形成する工程と、
この端部絶縁体領域およびパターニングされた第1絶縁膜をマスクに前記半導体層をエッチングする工程と、
前記のエッチングにより露出した半導体層の側面にゲート絶縁膜を形成する工程とを有する電界効果型トランジスタの製造方法。
(46)ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
前記半導体層に不純物を導入してソース/ドレイン領域を形成する工程をさらに有する発明45の電界効果型トランジスタの製造方法。
(47)発明32の電界効果型トランジスタの製造方法であって、
半導体層上にキャップ絶縁層を堆積し、このキャップ絶縁層および前記半導体層の上部を所定の幅にパターニングする工程と、
ダミー層の堆積とエッチバックを行い、パターニングされたキャップ絶縁層の側面及び半導体層の側面に、前記ダミー層からなるコーナーダミー層を形成する工程と、
このコーナーダミー層およびパターニングされた前記キャップ絶縁層をマスクに前記半導体層をエッチングする工程と、
前記のエッチングにより露出した半導体層の側面にゲート絶縁膜を形成する工程と、
前記コーナーダミー層を除去して空洞よりなる端部絶縁体領域を形成する工程とを有する電界効果型トランジスタの製造方法。
(48)発明32の電界効果型トランジスタの製造方法であって、
半導体層上にキャップ絶縁層を堆積し、このキャップ絶縁層および前記半導体層の上部を所定の幅にパターニングする工程と、
第1ダミー層の堆積とエッチバックを行い、パターニングされたキャップ絶縁層の側面及び半導体層の側面に、第1ダミー層からなる第1コーナーダミー層を形成する工程と、
第2ダミー層の堆積とエッチバックを行い、第1コーナダミー層の側面に、第2ダミー層からなる第2コーナーダミー層を形成する工程と、
第1及び第2コーナーダミー層並びにパターニングされた前記キャップ絶縁層をマスクに前記半導体層をエッチングする工程と、
前記のエッチングにより露出した半導体層の側面にゲート絶縁膜を形成する工程と、
第1コーナーダミー層を除去して空洞よりなる端部絶縁体領域を形成する工程とを有する電界効果型トランジスタの製造方法。
(49)ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
前記半導体層に不純物を導入してソース/ドレイン領域を形成する工程をさらに有し、
ゲート電極の形成後に前記空洞よりなる端部絶縁体領域を形成することを特徴とする発明47又は48の電界効果型トランジスタの製造方法。
(50)前記コーナーダミー層を除去して空洞を形成した後、この空洞にSiO2よりも誘電率が低い低誘電率材料を埋め戻し、この低誘電率材料よりなる端部絶縁体領域を形成する工程をさらに有する発明47又は48の電界効果型トランジスタの製造方法。
(51)発明35の電界効果型トランジスタの製造方法であって、
半導体層上に第1絶縁膜を形成し、この第1絶縁膜をパターニングする工程と、
パターニングされた第1絶縁膜をマスクに、前記半導体層の上部を、その幅Wが上端に向かうに従って徐々に小さくなるテーパー形状を有するようにエッチングする工程と、
第2絶縁膜の堆積とエッチバックを行い、パターニングされた第1絶縁膜の側面および半導体層のテーパー形状の側面に、第2絶縁膜からなる端部絶縁体領域を形成する工程と、
この端部絶縁体領域およびパターニングされた第1絶縁膜をマスクに前記半導体層をエッチングする工程と、
前記のエッチングにより露出した半導体層の側面にゲート絶縁膜を形成する工程とを有する電界効果型トランジスタの製造方法。
(52)前記のパターニングされた第1絶縁膜及びその側面部分の第2絶縁膜を除去して前記半導体層の上面を露出する工程をさらに有し、
前記のゲート酸化膜の形成工程においては、前記半導体層の側面に加えて、露出した上面にもゲート酸化膜を形成する発明51の電界効果型トランジスタの製造方法。
(53)ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
前記半導体層に不純物を導入してソース/ドレイン領域を形成する工程をさらに有する発明51の電界効果型トランジスタの製造方法。
(54)発明36の電界効果型トランジスタの製造方法であって、
半導体層上に酸化剤透過性のキャップ絶縁層を形成する工程と、
前記キャップ絶縁層および前記半導体層をパターニングして、基体平面から突起した半導体層とその上にパターニングされたキャップ絶縁層を形成する工程と、
前記半導体層と前記キャップ絶縁層との界面において、当該半導体層の側面が当該キャップ絶縁層の端部よりも内側に後退するように酸化剤雰囲気中で当該半導体層を酸化して、当該半導体層上部の幅Wが当該半導体層上端に向かうに従って徐々に小さくなる半導体層上部領域と、これに応じて厚みが徐々に大きくなる端部絶縁領域を形成する工程とを有する電界効果型トランジスタの製造方法。
(55)前記半導体層の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
前記半導体層に不純物を導入してソース/ドレイン領域を形成する工程をさらに有する発明54の電界効果型トランジスタの製造方法。
(56)前記キャップ絶縁層を除去して前記半導体層の上面を露出する工程と、
前記半導体層の上面および側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
前記半導体層に不純物を導入してソース/ドレイン領域を形成する工程をさらに有する発明54の電界効果型トランジスタの製造方法。
(57)基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層の前記ゲート電極に覆われない領域に形成されたソース/ドレイン領域とを有し、
前記半導体層の上部の側面には、ゲート電極との間に、前記ゲート絶縁膜よりも厚い第1の端部絶縁体領域を有し、
前記半導体層の下部の側面には、ゲート電極との間に、前記ゲート絶縁膜よりも厚い第2の端部絶縁体領域を有することを特徴とする電界効果型トランジスタ。
(58)基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、
前記半導体層の前記ゲート電極に覆われない領域に形成されたソース/ドレイン領域とを有し、
前記半導体層は、一対のソース/ドレイン領域を結ぶチャネル長方向と垂直な面内における基体平面に平行方向の半導体層の幅Wがその下方部分の幅より小さい半導体層上部領域と、この半導体層上部領域の下方に位置し、当該半導体層の幅Wが前記半導体層上部領域の幅より大きい半導体層主要部領域と、この半導体層主要部領域の下方に位置し、当該半導体層の幅Wが前記半導体層主要部領域の幅より小さい半導体層下部領域を有し、
前記半導体層上部領域は、当該半導体層の側面が前記半導体層主要部領域における半導体層の側面よりも後退し、この後退した側面と前記ゲート電極の間に、前記ゲート絶縁膜より厚い第1端部絶縁体領域を有し、
前記半導体層下部領域は、当該半導体層の側面が前記半導体層主要部領域における半導体層の側面よりも後退し、この後退した側面と前記ゲート電極の間に、前記ゲート絶縁膜より厚い第2端部絶縁体領域を有することを特徴とする電界効果型トランジスタ。
(59)前記半導体層の上部にゲート絶縁膜よりも厚いキャップ絶縁層が設けられている発明57又は58の電界効果型トランジスタ。
(60)発明58の電界効果型トランジスタの製造方法であって、
酸化剤透過性の第1絶縁膜上に半導体層が設けられた基板を用意する工程と、
前記半導体層上に酸化剤透過性の第2絶縁膜を形成する工程と、
前記第2絶縁膜および前記半導体層をパターニングして、基体平面から突起した半導体層とその上にパターニングされた第2絶縁膜を形成する工程と、
前記半導体層と第2絶縁膜との界面および前記半導体層と第1絶縁膜との界面において、当該半導体層の側面が内側に後退するように酸化剤雰囲気中で当該半導体層を酸化して、
当該半導体層上部の幅Wが当該半導体層上端に向かうに従って徐々に小さくなる半導体層上部領域と、これに応じて厚みが徐々に大きくなる第1端部絶縁領域と、
当該半導体層下部の幅Wが当該半導体層下端に向かうに従って徐々に小さくなる半導体層下部領域と、これに応じて厚みが徐々に大きくなる第2端部絶縁領域を形成する工程を有する電界効果型トランジスタの製造方法。
(61)前記第2絶縁膜を除去して前記半導体層の上面を露出する工程と、
前記半導体層の上面および側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
前記半導体層に不純物を導入してソース/ドレイン領域を形成する工程をさらに有する発明60の電界効果型トランジスタの製造方法。
(62)前記の突起した半導体の下には支持基板を有し、当該半導体層はこの支持基板と一体に接続している発明1〜6、9〜24、31〜44のいずれかの電界効果型トランジスタ。
(63)前記の突起した半導体の下には支持基板を有し、当該半導体層はこの支持基板上に埋め込み絶縁膜を介して設けられている発明1〜6、9〜24、31〜44、57〜59のいずれかの電界効果型トランジスタ。
(64)前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が2nm以上である発明1の電界効果型トランジスタ。
(65)前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が20nm以下である発明1の電界効果型トランジスタ。
(66)前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が当該ゲート絶縁膜の厚さの10倍以下である発明1、2又は3の電界効果型トランジスタ。
(67)基体平面から上方に突起した半導体層と、この半導体層の両側面上に設けられたゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記ゲート電極に覆われない領域に形成されたソース/ドレイン領域とを有し、
前記半導体層は、第1の絶縁層上に、この第1の絶縁層とは異なる材料からなる第2の絶縁層を介して設けられ、
前記ゲート電極は、第1の絶縁層上に第2の絶縁層を介さずに直接第1の絶縁層に接する部分を有する電界効果型トランジスタ。
なお、本発明においては、ゲート電極は、製造の容易さ、或いはトライゲート構造を形成できる等の点から、半導体層を跨ぐようにその上部から相対する両側面上に延在する形状をもつことが好ましい。
なお、本発明において「基体表面」とは基板に平行(水平)な任意の平面を意味する。
本発明によれば、半導体層の側面にチャネルが形成される電界効果型トランジスタにおいて、半導体層上部コーナーにおける電位上昇を低下させ、寄生トランジスタの影響を縮小することができる。
本発明によれば、コーナー部を丸めなくとも、コーナー部の電位上昇を抑制し、寄生トランジスタを抑制できる。あるいは、本発明によれば、コーナー部の電位上昇を抑制するのに必要なコーナー部の丸め量を少なくすることができる。
本発明によれば、キャップ絶縁層あるいは埋め込み絶縁膜を介してドレイン領域からの電界がチャネル部に侵入し、短チャネルトランジスタの特性を劣化させることを防ぐことができる。
本発明によれば、上記各効果を得られるトランジスタを製造する方法を提供することができる。
第一の実施形態を説明する断面図 第一の実施形態を説明する断面図 第一の実施形態を説明する断面図及び平面図 第一の実施形態を説明する断面図及び平面図 第一の実施形態を説明する断面図及び平面図 第一の実施形態を説明する断面図 第一の実施形態を説明する断面図 第一の実施形態を説明する平面図 第一の実施形態の構造及び効果の説明図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図及び平面図 第二の実施形態を説明する断面図及び平面図 第二の実施形態を説明する断面図 第二の実施形態を説明する平面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図及び平面図 第二の実施形態を説明する断面図及び平面図 第二の実施形態を説明する断面図及び平面図 第二の実施形態を説明する断面図 第二の実施形態を説明する平面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図及び平面図 第二の実施形態を説明する断面図及び平面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図 第二の実施形態を説明する断面図 第二の実施形態を説明する平面図 第二の実施形態を説明する断面図 第二の実施形態の効果を説明する平面図 第二の実施形態の効果の説明図 第三の実施形態を説明する断面図及び平面図 第三の実施形態を説明する断面図 第三の実施形態を説明する断面図 第三の実施形態を説明する断面図 第三の実施形態を説明する断面図 第三の実施形態を説明する断面図 第三の実施形態を説明する断面図 第三の実施形態を説明する断面図及び平面図 第三の実施形態を説明する断面図及び平面図 第三の実施形態を説明する断面図及び平面図 第三の実施形態を説明する断面図及び平面図 第三の実施形態を説明する断面図 第三の実施形態を説明する断面図 第三の実施形態の効果の説明図 第二の実施形態及び第三の実施形態の効果の説明図 第三の実施形態を説明する断面図 第四の実施形態を説明する断面図 第四の実施形態を説明する断面図 第四の実施形態を説明する断面図 第四の実施形態を説明する断面図 第四の実施形態を説明する断面図 第四の実施形態を説明する断面図及び平面図 第四の実施形態を説明する断面図及び平面図 第四の実施形態を説明する断面図及び平面図 第四の実施形態を説明する断面図 第四の実施形態を説明する平面図 第四の実施形態を説明する断面図 第五の実施形態を説明する断面図 第五の実施形態を説明する断面図 第五の実施形態を説明する断面図 好ましくない形態の断面図 第六の形態を説明する断面図 第六の実施形態を説明する断面図 第六の実施形態を説明する断面図 第六の実施形態を説明する断面図 発明の他の実施形態を説明する平面図 発明の他の実施形態を説明する平面図 発明の他の実施形態を説明する平面図 発明の他の実施形態を説明する平面図 発明の他の実施形態を説明する平面図 発明の実施形態を説明する平面図 従来の技術を説明する平面図 従来の技術を説明する断面図 従来の技術を説明する断面図 従来の技術における課題の説明図 従来の技術を説明する断面図 従来の技術における課題の説明図 発明の他の実施形態を説明する断面図 発明の他の実施形態を説明する断面図 発明の他の実施形態を説明する断面図 発明の他の実施形態を説明する断面図 発明の他の実施形態を説明する断面図 従来の技術の問題点を説明する断面図 従来の技術の問題点を説明する断面図 発明の他の実施形態を説明する断面図 発明の他の実施形態を説明する断面図 発明の他の実施形態を説明する断面図 発明の他の実施形態を説明する断面図 発明の他の実施形態を説明する断面図 発明の他の実施形態を説明する断面図 第一の実施形態の効果の説明図
(第一の実施形態)
[構造]
基板から上方に突起した半導体層3上にキャップ絶縁層8が設けられ、半導体層3とキャップ絶縁層8を覆ってゲート電極5が形成されるダブルゲート構造のFinFETにおいて、キャップ絶縁層8を水平方向(半導体層3が基板から突起する方向に対して垂直な面内で、チャネル長方向に垂直な方向。図1の断面においてはキャップ絶縁層8と半導体層3が接触する面の延長方向。)に、ゲート電極5に向かって突起させ、キャップ絶縁層8にゲート絶縁膜4の表面から張り出した張り出し部を持たせる。その例を図1に示す。記号Wextはキャップ絶縁層8がゲート絶縁膜4の表面から前記の水平方向に突起した幅、すなわち張出し幅を示す。なお、「チャネル長方向」とは、一対のソース/ドレイン領域を結ぶ方向をいう。
半導体層の側面にはゲート絶縁膜4を介してゲート電極5が設けられる。ゲート電極5は適当な寸法にパターニングされており、ゲート電極に覆われない位置の半導体層には第一導電型の不純物が高濃度に導入されたソース/ドレイン領域6が形成される。ゲート電極5に覆われた半導体層であるチャネル形成領域7には、ゲート電極5に適当な電圧を印加することにより第一導電型のキャリアよりなるチャネルが形成される。ゲート電極5、ソース/ドレイン領域6にはコンタクト領域を介して配線が接続される。
なお、図1(a)は図1(b)のA−A’断面における断面図であり、従来例を示す図81のA−A’断面に相当する位置における断面図である。なお、図1(b)の平面図においては本来ソース/ドレイン領域6がキャップ絶縁層8に覆われており、ソース/ドレイン領域6は見えないが、構造を解かりやすくするためにソース/ドレイン領域6の位置を透視的に示している。
なお、本明細書においてはソース/ドレイン領域の導電型を第一導電型、ソース/ドレイン領域とは異なる導電型を第二導電型と呼ぶ。
[製造方法]
(第一の実施形態の第一の製造方法)
製造方法の一例を図2から図8を参照して説明する。なお、図3(a)、図4(a)、図5(a)、図7(a)はそれぞれ平面図である図3(c)、図4(c)、図5(c)、図8におけるA−A’断面の断面図であり、図3(b)、図4(b)、図5(b)、図7(b)はそれぞれ平面図である図3(c)、図4(c)、図5(c)、図8におけるB−B’断面の断面図である。また、図6(a)及び図6(b)は図5(c)のD−D’断面における形状を示す断面図である。また、本実施形態を説明する各図面のA−A’断面の位置は従来例を示す図81のA−A’断面の位置に、本実施形態を説明する各図面のB−B’断面の位置は従来例を示す図81のB−B’断面の位置にそれぞれ相当する。
第一の実施形態の電界効果型トランジスタを製造するためには、半導体層3上にキャップ絶縁層8を形成したのち(図2)、半導体層3とキャップ絶縁層8を適当な形状にパターニングし(図3)、半導体層3の側面がキャップ絶縁層8の端部よりも内側に後退するように、半導体層3の側面をエッチングし、半導体層3を細らせる(図4)。そして半導体層側面にゲート絶縁膜4を形成し、ゲート電極材料を堆積したのち、ゲート電極材料をRIE(リアクティブ・イオン・エッチング)等によりパターニングすることによってゲート電極5を形成し、半導体層3のうちゲート電極5に覆われていない領域に高濃度の第一導電型不純物を導入してソース/ドレイン領域6を形成する(図5)。その後層間絶縁膜16を堆積して、通常の方法によりコンタクト17及び配線18を形成する(図7、図8)。なお、ゲート電極をRIE等のエッチング工程により加工して形成する際、エッチング工程の少なくとも後半において、等方性の強いエッチングを行い、突起したキャップ絶縁層8の下部に残留する余剰なゲート電極材料26(図6(a))を除去する工程を加えることが望ましい。
このような製造方法を採用することにより、第一の実施形態の素子構造を形成することが可能となる。
(第一の実施形態の第二の製造方法)
製造方法の一例について、図2から図8を参照してより具体的に説明する。
シリコンよりなる支持基板1、その上にSiO2等の絶縁体よりなる埋め込み絶縁層2、さらにその上に単結晶シリコンよりなる半導体層3が積層したSOI基板上に、キャップ絶縁層8を堆積する。キャップ絶縁層8は例えばCVD法により堆積したSiO2膜とする。これにより図2の形態が得られる。
次に、通常のリソグラフィ工程及びRIE等の通常のエッチング工程により、キャップ絶縁層8及び半導体層3をパターニングし適当な形状に加工し、素子領域を形成する。この段階で得られる形状を図3に示す。なお、キャップ絶縁層8及び半導体層3は、ともにフォトレジストをマスクにエッチングすることによりパターニングしても良く、あるいはフォトレジストをマスクにキャップ絶縁層8だけをエッチングし、続いてキャップ絶縁層8をマスクに半導体層3をエッチングすることによってパターニングしても良い。
次に、等方性の強いエッチングを実施することによって、半導体層3の側面をエッチングし、半導体層3の側面が、キャップ絶縁層8の側面よりも後退した形状に加工する。この結果、図4の形状が得られる。等方性の強いエッチングは、例えばCl2、HCl、CF4またはHBrの何れかのエッチングガス、あるいはこれらを混合したエッチングガスを用いて、バイアス電圧を低めに設定したRIEを行うことによって実施する。あるいは例えばCF4などのガスを用いた等方性のプラズマエッチング装置によって行う。
次に半導体層3の側面にゲート絶縁膜4を設けたのち、ポリシリコンを堆積し、これを通常のリソグラフィ工程及びRIE工程によりエッチングすることによりパターニングしてゲート電極を形成し、続いて、ゲート電極をマスクに高濃度のイオン注入を行い、熱処理を行うことにより、ゲート電極に覆われない位置の半導体層3にソース/ドレイン領域6を設け、図5の形状を得る。ゲート電極を形成するためにポリシリコンをエッチングしてゲート電極を形成する際、図5(c)のD−D’断面において図6(a)のようにキャップ絶縁層8の下部にポリシリコン26が残留することを防ぐためには、ポリシリコンをエッチングする際に、通常のRIEを実施したのち、ポリシリコンに対する等方的なエッチングを加えれば、図5(c)のD−D’断面において図6(b)のようにキャップ絶縁層の下部にポリシリコンが残留しない形状が得られる。なお、ゲート絶縁膜は、例えば半導体層3を熱酸化することによって設ける。また、ソース/ドレイン領域は垂直方向のイオン注入、斜めイオン注入あるいはプラズマドーピング等の不純物導入工程によって不純物を導入することにより形成する。
続いて、全体に絶縁膜を堆積してこれをエッチバックすることにより、ゲート側壁14を設ける。ゲート側壁14をなす絶縁膜は、例えばSiO2単層膜、Si34単層膜、SiO2及びSi34からなる多層膜などの絶縁膜を用いる。また、ゲート側壁14をなす絶縁膜はCVD法等の製膜技術によって形成する。続いてソース/ドレイン領域6の上部、及びゲート電極5の上部に金属を堆積し、熱処理することにより、ソース/ドレイン領域6の上部及びゲート電極5の上部にシリサイド層15を形成する。続いて、層間絶縁膜16を堆積し、これを平坦化したのち、ソース/ドレイン領域6上部、及びゲート電極5の上部にコンタクトホールを開口し、金属を埋め込むことによりコンタクト17を形成し、金属よりなる配線18をコンタクト17に接続し、図7及び図8の形状を得る。但し、図7(a)は図8のA−A’断面の形状、図7(b)は図8のB−B’断面の形状を示す。なお、コンタクト領域への金属の埋め込みと配線となる金属の堆積は同時に行っても良い。なお、コンタクト17は配線18の下部に位置するが、図8においてはその位置を透視的に示した。
このような製造方法を採用することにより、第一の実施形態の素子構造を形成することが可能となる。
[効果]
図9(a)のC−C’断面において、電位分布をシミュレーションした結果を図9(b)に示す。図9(b)の縦軸は電位、横軸は位置であり、半導体層上端からの深さを示す。このシミュレーションにおいては半導体層中の不純物濃度を4×1018cm-3とした。また、電位の基準をソース電位とし、ソース電極の電位をゼロVとしている。図9(b)の左端は半導体層の表面に相当する。図中ダブルゲート構造と示した破線は図83の構造についての計算結果、図中トライゲート構造と示した破線は図82の構造についての計算結果である。
図1の構造について、Wextを2nm、10nm、30nmとした場合の計算結果を実線で示す。Wextが2nm、10nm、30nmのいずれの場合も通常ダブルゲート構造に比べて電位の上昇が緩和されている。
横軸にWext、縦軸に半導体層上部コーナー部における最大の電位をとり、シミュレーション結果をプロットしたものを図100に示す。なお、図100(a)と図100(b)のデータは同じであり、図100(a)はWextの下限に関する説明を、図100(b)はWextの上限に関する説明をそれぞれ示したものである。但し、図100においては半導体層中の不純物濃度は4×1018cm-3であり、ゲート電圧は0V(図100では、この時のゲート電位を0.56Vととっている)、Wfinは30nm、ゲート絶縁膜厚は2nmである。
図1及び図100から、Wextが小さい領域では、Wextの増加とともに上部コーナー部の電位が低下しており、電位上昇を抑制する効果が増している。しかし、Wextが大きくなると、Wextを増しても電位はあまり変化しなくなる。
図100から、最大の効果の半分の効果が得られるのはWextが2nm以上の場合であり、またWextが5nmまでの範囲では電位が大きく変化しており、Wextが10nmまではある程度の傾きをもって電位が変化している。本実施形態の電界効果型トランジスタでは、上部コーナー部の電位を低下させられるだけの大きさにWextが設定されることが望ましいので、ある程度の(具体的には半分の)発明の効果を得るにはWextは2nm以上が好ましく、発明の効果を大きく得るためにはWextは5nm以上が好ましく、また最大の効果を得るには10nm以上が好ましいといえる。
一方、Wextが10nmを越えると電位の変化はゆるやかになり、15nm以上では電位の変化が飽和傾向を示す。電位の変化が飽和する領域でWextを増しても、製造プロセスへの負担が増すだけで、電位を低減できないので、Wextは15nm以下が好ましいと言える。また、プロセス上の原因によるWextのバラツキを考えて、15nmに対して5nmの余裕を見るならば、Wextは20nm以下が好ましい。
また、Wextが大きすぎると、ゲート電極の加工が難しくなるという観点から考えると、Wextは20nm以下が好ましく、15nm以下がより好ましいと考えられる。
なお、計算においては、ゲート絶縁膜の厚さを2nmとしたので、ある程度の発明の効果を得るのためにはWextはゲート絶縁膜厚の1倍以上が好ましく、発明の効果を大きく得るためにはWextはゲート絶縁膜厚の2.5倍以上が好ましく、最大の効果を得るには5倍以上が好ましいと言える。また、同じく、Wextはゲート絶縁膜厚の10倍以下が好ましく、また、プロセスのバラツキを無視して純粋に効果の観点から判断するなら、Wextはゲート絶縁膜厚の7.5倍以下がより好ましいと考えられる。
(第二の実施形態)
[構造]
第二の実施形態について、従来例を示す図面である図81のA−A’断面に相当する位置における断面図である、図10から図16及び図26を参照して説明する。
第二の実施形態においては基板から上方に突起した半導体層3の上部または下部の一方、または基板から上方に突起した半導体層3の上部及び下部の両方にSiO2よりも誘電率が低い領域である低誘電率領域10が設けられる。半導体層の側面にはゲート絶縁膜4を介してゲート電極5が設けられる。ゲート電極5は適当な寸法にパターニングされており、ゲート電極に覆われない位置の半導体層には第一導電型の不純物が高濃度に導入されたソース/ドレイン領域6が形成される。ゲート電極5に覆われた半導体層であるチャネル形成領域7には、ゲート電極5に適当な電圧を印加することにより第一導電型のキャリアよりなるチャネルが形成される。ゲート電極5、ソース/ドレイン領域6にはコンタクト領域を介して配線が接続される。
半導体層3の上部に設けられた低誘電率領域10、半導体層3の下部に設けられた低誘電率領域10は、それぞれ半導体層の上部コーナー部34、下部コーナー部35に形成される寄生トランジスタを抑制する作用がある。
以下、第二の実施形態の構造について、図10から図16及び図26を参照してより詳しく説明する。
(低誘電率領域、空洞について)
通常のFinFETにおいて、半導体層3の上部に形成されるキャップ絶縁層8の全体または一部をSiO2よりも誘電率が低い領域である低誘電率領域10により構成する。(図10(a))。また、半導体層3の上下両方に低誘電率領域10を設ける(図10(b)、図11(a))。あるいは、半導体層3の下部だけに低誘電率領域を設ける(図11(b)、図11(c)、記号36はSiO2よりなるキャップ絶縁層)。また、これら低誘電率領域10を空洞12によって形成する。低誘電率領域10を構成する低誘電率材料はSiO2の比誘電率3.9よりも低い比誘電率を持つ。低誘電率材料の比誘電率は3.0以下であることがより望ましい。
低誘電率領域10は、その一部または全部がゲート電極の上端よりも低い位置に設けられる(図94)。特に、ゲート電極5が半導体層3を跨ぐときには、低誘電率領域10はゲート電極の下部に設けられる(図10)。これらの形態により、半導体層の上方に延在したゲート電極の側面から半導体層へ向う電界(図93、図92(b)に示した電界46の一部)、あるいはゲート電極の下面から半導体層へ向う電界(図92(b)に示した電界46の一部)の影響を緩和し、寄生トランジスタの影響を低減するという効果が得られる。
半導体層3下部に低誘電率領域が設けられる場合、半導体層3が存在しない領域においてゲート電極5の下部にも低誘電率領域が設けられても良い(図11)。この構造には、ゲート電極5の下部と支持基板間の容量を低減できるという長所がある。また、半導体層3が存在しない領域では、ゲート電極5の下部に低誘電率領域が設けられない構造(図10(b))であっても良い。この構造には、半導体層3内部における電位分布が上下対称となるので、素子設計が容易になるという長所がある。また、この構造には、SiO2膜に比べて一般に機械的に脆弱である低誘電率材料が、製造工程中に表面に露出する面積を低減できるという長所もある。
また、半導体層の上部にSiO2よりも誘電率が低い材料よりなる領域を設けるだけでなく、ゲート電極5の側面に設けられる側壁であるゲート側壁(例えば図20、図26、図28、図35の記号14の部分)の一部または全部がSiO2よりも誘電率が低い材料で形成されても良い。
(保護絶縁膜について)
また、半導体層3と低誘電率領域10の間に半導体層を熱酸化することなどにより形成された薄い保護絶縁膜13が形成されても良い。保護絶縁膜13は低誘電領域と半導体層との界面における界面準位などの欠陥を低減する効果がある。保護絶縁膜13はSiO2と同じか、あるいはSiO2よりも高い誘電率を持って良い。また保護絶縁膜13はSiO2よりも低い誘電率を持って良い。保護絶縁膜の厚さには特に制限はないが、保護絶縁膜の厚さが低誘電率領域の厚さ(但し、厚さとは基板平面に垂直方向の幅をいい、例えば図13の断面においては上下方向の幅を言う。)より薄ければ、寄生トランジスタを抑制するという効果に対して望ましい。また、保護絶縁膜の厚さがゲート絶縁膜の3倍以下であれば、寄生トランジスタを抑制するという効果に対してさらに望ましい。低誘電率領域10が空洞12である場合に、半導体層3と低誘電率領域10の間に保護絶縁膜13を介在させた場合の構造を図13に示す。図13(a)は低誘電率領域が半導体層の上部に設けられる場合、図13(b)は低誘電率領域が半導体層の上部と下部に設けられる場合である。また、保護絶縁膜13は空洞と接するゲート電極の表面に形成されても良い(図26)。
また、半導体層3と、半導体層下部の低誘電率領域との間に、保護絶縁膜13を設けても良い。半導体層下部に設けられた保護絶縁膜13を埋め込み保護絶縁膜39として図12に示す。埋め込み保護絶縁膜39を設ける目的は、半導体上部に設ける保護絶縁膜13を設ける目的と同じであり、低誘電率領域と半導体層との界面における界面準位などの欠陥を低減することである。また、埋め込み保護絶縁膜39はSiO2と同じか、あるいはSiO2よりも高い誘電率を持って良く、SiO2よりも低い誘電率を持って良い点も半導体層上部に設ける保護絶縁膜13と同様である。
(第一の実施形態と第二の実施形態の併用)
第二の実施形態は、第一の実施形態と組み合わせて実施しても良い。
例えば、第一の実施形態において半導体層上のキャップ絶縁層8の全体または一部を低誘電率材料または空洞よりなる領域である低誘電率領域10により構成しても良い。これは、第一の実施形態の効果に第二の実施形態の効果をさらに加えることにより、半導体層の上部コーナー部における寄生トランジスタをより強く抑制する作用がある。
また、第一の実施形態において、半導体層下部の絶縁体の一部または全部を低誘電率材料または空洞よりなる低誘電率領域により構成しても良い。すなわち、半導体層上部に対して第一の実施形態を、半導体層下部に対して第二の実施形態の各種構成を適用しても良い。これは半導体層上部コーナー部における寄生トランジスタを第一の実施形態によって、半導体層の下部コーナー部35における寄生トランジスタを第二の実施形態によって抑制するものである。
その例を図15及び図16に示す。これらはすべて図1(a)と同一断面における断図面である。図15(a)は図1の構造においてキャップ絶縁層を低誘電率領域10で構成した場合、図15(b)は図1の構造においてキャップ絶縁層8を空洞12よりなる低誘電率領域10と、保護絶縁膜13よりなる構造によって構成した場合である。保護絶縁膜13は半導体層3と空洞12との界面を保護するために設けられている。図16(a)は図1の構造において半導体層3の下部に低誘電率領域10を設けた場合、図16(b)は図1の構造において半導体層3の下部に空洞12よりなる低誘電率領域10を設け、空洞12と半導体層3の界面及び空洞12とゲート電極5の界面に保護絶縁膜13を設けた場合である。
なお、第一の実施形態と、第二の実施形態は、図15、図16に示したものとは異なる形態において組み合わせても良い。
[製造方法]
(第二の実施形態の第一の製造方法)
製半導体層3の上部に低誘電率領域10を設ける場合の製造方法について、図17から図21を参照して説明する。なお、図18(a)、図19(a)、図20(a)はそれぞれ平面図である図21におけるA−A’断面の断面図であり、図18(b)、図19(b)、図20(b)はそれぞれ平面図である図21におけるB−B’断面の断面図である。
製造方法の一例を説明する。第二の実施形態の電界効果型トランジスタを製造するためには、半導体層3上にキャップ絶縁層8として低誘電率領域10となるSiO2よりも誘電率が低い材料よりなる低誘電率膜30を堆積し(図17)、半導体層3と低誘電率膜10を適当な形状にパターニングする(図18)。半導体側面にゲート絶縁膜4を形成し、ゲート電極材料を堆積したのち、ゲート電極材料をRIE等によりパターニングすることにより、ゲート電極5を形成し、半導体層3のうちゲート電極5に覆われていない領域に高濃度の第一導電型不純物を導入してソース/ドレイン領域6を形成する(図19)。その後層間絶縁膜を堆積して、通常の方法によりコンタクト17及び配線18を形成する(図20、図21)。
このような製造方法を採用することにより、第二の実施形態の素子構造を形成することが可能となる。
(第二の実施形態の第二の製造方法)
半導体層3の上部に低誘電率領域10を設ける場合の製造方法について、図17から図21を参照して、より詳しく説明する。
シリコンよりなる支持基板1、その上にSiO2よりなる埋め込み絶縁層2、さらにその上に単結晶シリコンよりなる半導体層3が積層したSOI基板上に、前記低誘電率領域10として、SiO2よりも誘電率が低い材料よりなる低誘電率絶縁膜30を堆積する。
低誘電率絶縁膜30は例えばCVD法により堆積したSiOF膜とする。これにより図17の形態が得られる。
次に、通常のリソグラフィ工程及びRIE等の通常のエッチング工程により、低誘電率膜30及び半導体層3をパターニングして図18の形状を得る。なお、低誘電率膜30及び半導体層3は、ともにフォトレジストをマスクにエッチングすることによりパターニングしても良く、あるいはフォトレジストをマスクに低誘電率膜30だけをエッチングし、続いて低誘電率膜30をマスクに半導体層3をエッチングすることによってパターニングしても良い。
次に半導体層3の側面にゲート絶縁膜4を設けたのち、ポリシリコンを堆積し、これを通常のリソグラフィ工程及びRIE工程によりエッチングすることによりパターニングしてゲート電極を形成し、続いて、ゲート電極をマスクに高濃度のイオン注入を行い、熱処理を行うことにより、ゲート電極に覆われない位置の半導体層3にソース/ドレイン領域6を設け、図19の形状を得る。
続いて、全体に絶縁膜を堆積してこれをエッチバックすることにより、ゲート側壁14を設ける。ゲート側壁14をなす絶縁膜は、例えばSiO2またはSi34多層膜、SiO2及びSi34からなる多層膜などからなる。また、ゲート側壁14をなす絶縁膜はCVD法等の製膜技術によって形成する。続いてソース/ドレイン領域6の上部、及びゲート電極5の上部に金属を堆積し、熱処理することにより、ソース/ドレイン領域6の上部及びゲート電極5の上部にシリサイド層15を形成する。続いて、層間絶縁膜16を堆積し、これを平坦化したのち、ソース/ドレイン領域6上部、及びゲート電極5の上部にコンタクトホールを開口し、金属を埋め込むことによりコンタクト17を形成し、金属よりなる配線18をコンタクト17に接続し、図20及び図21の形状を得る。なお、コンタクト領域への金属の埋め込みと配線となる金属の堆積は同時に行っても良い。なお、コンタクト17は配線18の下部に位置するが、図21においてはその位置を示した。なお、低誘電率膜30は低誘電率領域10を成すものである。
このような製造方法を採用することにより、第二の実施形態の素子構造を形成することが可能となる。
(第二の実施形態の第三の製造方法)
半導体層3の下部に低誘電率領域10を設ける場合は、第二の実施形態の第一の製造方法または第二の実施形態の第二の製造方法において以下の変更を加える。埋め込み絶縁層の全てまたは一部を低誘電率膜30によって形成する。また、キャップ絶縁層8は低誘電率膜であってもよく、低誘電率膜でなくても良い。またキャップ絶縁層8を形成せず、半導体側面と上面にゲート絶縁膜を形成し、ゲート電極材料を堆積したのち、ゲート電極材料をRIE等によりパターニングすることにより図11(b)のようなトライゲート構造を形成しても良い。また、半導体層3と低誘電率膜10を適当な形状にパターニングする際に、半導体層3下部の低誘電率膜の一部または全部を半導体層3に覆われない領域においてエッチングすることにより、図10(b)のような形状を形成しても良い。図10(b)は埋め込み絶縁膜のうち上部の領域が低誘電率膜により形成されるSOI基板を用いるとともに、半導体層3下部の低誘電率膜を半導体層3に覆われない領域においてエッチングして得られる形状である。
このような製造方法を採用することにより、第二の実施形態の素子構造を形成することが可能となる。
(第二の実施形態の第四の製造方法)
半導体層3の上部に空洞12よりなる低誘電率領域10を設ける製造方法、及び半導体層3の上部に一旦空洞12を設けたのち、空洞12をSiO2よりも誘電率が低い低誘電率材料によって埋め戻すことにより半導体層3の上部に低誘電率領域10を設ける製造方法について図14、及び図22から図28を参照して説明する。
なお、図23(a)、図24(a)、図25(a)、図26(a)、図28(a)はそれぞれ平面図である図23(c)、図24(c)、図25(c)、図27におけるA−A’断面の断面図であり、図23(b)、図24(b)、図25(b)、図26(b)、図28(b)はそれぞれ平面図である図23(c)、図24(c)、図25(c)、図27におけるB−B’断面の断面図である。
半導体層3上にダミー層11を堆積し(図22)、半導体層3とダミー層11を適当な形状にパターニングし(図23)、半導体側面にゲート絶縁膜を形成し、ゲート電極材料を堆積したのち、ゲート電極材料をRIE等によりパターニングすることにより、半導体層3、ゲート絶縁膜4、ダミー層11を覆うようにゲート電極5を形成し、半導体層3のうちゲート電極5に覆われていない領域に高濃度の第一導電型不純物を導入してソース/ドレイン領域6を形成する(図24、図14(a))。続いてダミー層11をエッチングにより除去することによりゲート電極5に覆われた半導体層3上の領域に空洞12を形成する(図25、図14(b))。その後層間絶縁膜を堆積して、通常の方法によりコンタクト及び配線を形成する(図26、図27)。
また、ゲート電極5に覆われた半導体層3上の空洞12に低誘電率材料を埋め戻して、低誘電率領域10を形成しても良い。
ダミー層11には例えばCVDにより堆積したSi34膜を用いる、また空洞を形成するためにはダミー層11のSi34膜をリン酸を用いたウエットエッチング等のエッチング工程により除去する。
このような製造方法を採用することにより、第二の実施形態の素子構造を形成することが可能となる。
(第二の実施形態の第五の製造方法)
半導体層3の上部に空洞12よりなる低誘電率領域10を設ける製造方法、および半導体層3の上部に設けた空洞12に低誘電率材料を埋め戻して半導体層3の上部に低誘電率領域10を設ける製造方法について、図22から図27を参照して、より詳しく説明する。
シリコンよりなる支持基板1、その上にSiO2よりなる埋め込み絶縁層2、さらにその上に単結晶シリコンよりなる半導体層3が積層したSOI基板上に、ダミー層11を堆積する。ダミー層11は例えばCVD法により堆積したSi34膜とする。これにより図22の形態が得られる。なお、ダミー層11と半導体層3の間にダミー層11とは異なる絶縁膜よりなるパッド絶縁膜、たとえば熱酸化によって形成したSiO2膜よりなるパッド絶縁膜を形成しておいても良い。
次に、通常のリソグラフィ工程及びRIE等の通常のエッチング工程により、ダミー層11及び半導体層3をパターニングして図23の形状を得る。なお、ダミー層11及び半導体層3は、ともにフォトレジストをマスクにエッチングすることによりパターニングしても良く、あるいはフォトレジストをマスクにダミー層11だけをエッチングし、続いてダミー層11をマスクに半導体層3をエッチングすることによって半導体層3をパターニングしても良い。また、ダミー層11と半導体層3の間にパッド絶縁膜が設けられる場合には、パッド絶縁膜も同時にパターニングする。
次に半導体層3の側面にゲート絶縁膜4を設けたのち、ポリシリコンを堆積し、これを通常のリソグラフィ工程及びRIE工程によりエッチングすることによりパターニングしてゲート電極を形成する。続いて、ゲート電極をマスクに高濃度のイオン注入を行い、熱処理を行うことにより、ゲート電極に覆われない位置の半導体層3にソース/ドレイン領域6を設け、図24の形状を得る。なお、ゲート絶縁膜は、例えば半導体層3を熱酸化することによって設ける。また、ソース/ドレイン領域は垂直方向のイオン注入、斜めイオン注入、プラズマドーピング等の不純物導入工程によって不純物を導入することにより形成する。
続いて、ダミー層11を選択的にエッチングして除去することにより、ダミー層11を空洞12に置きかえる。この時、ゲート電極下部のダミー層11は図24(b)に矢印で示したように、エッチング液またはエッチングガスが横方向に侵入することによって除去される。ダミー層11がSi34膜である場合には、エッチング液としてリン酸を用いれば良い。また、空洞12に隣接する半導体層3及びゲート電極5の表面を保護すること、または空洞に隣接する界面に界面準位が発生することを防ぐ目的から、半導体層3の空洞12に隣接する界面またはゲート電極5の空洞12に隣接する界面に保護絶縁膜を設けても良い。半導体層3の空洞12に隣接する界面またはゲート電極5の空洞12に隣接する界面を熱酸化して、保護絶縁膜13を設けた場合の構造を図25に示す。なお、図25(c)において、保護絶縁膜13は省略して描いている(全体が保護絶縁膜13に覆われるので、保護絶縁膜13を描くと構造が不明確になるため)。
続いて、全体に絶縁膜を堆積してこれをエッチバックすることにより、ゲート側壁14を設ける。ゲート側壁14をなす絶縁膜は、例えばSiO2またはSi34多層膜、SiO2及びSi34からなる多層膜などからなる。また、ゲート側壁14をなす絶縁膜はCVD法等の製膜技術によって形成する。続いてソース/ドレイン領域6の上部、及びゲート電極5の上部に金属を堆積し、熱処理することにより、ソース/ドレイン領域6の上部及びゲート電極5の上部にシリサイド層15を形成する。続いて、層間絶縁膜16を堆積し、これを平坦化したのち、ソース/ドレイン領域6上部、及びゲート電極5の上部にコンタクトホールを開口し、金属を埋め込むことによりコンタクト17を形成し、金属よりなる配線18をコンタクト17に接続し、図26及び図27の形状を得る。但し、図26(a)は図27のA−A’断面の形状、図26(b)は図27のB−B’断面の形状を示す。なお、コンタクト領域への金属の埋め込みと配線となる金属の堆積は同時に行っても良い。なお、コンタクト17は配線18の下部に位置するが、図27においてはその位置を示した。
また、本製造方法において、空洞を低誘電率材料で埋め戻しても良い。ここで空洞に埋める低誘電率材料は、SiOF等の連続膜であっても良く、また多孔質の材料であっても良い。ダミー層11を除去して空洞を形成したのち、あるいは空洞及び空洞内の保護絶縁膜を形成したのち、CVD法あるいはスピンコート法などで空洞中に低誘電率材料を埋め込み、低誘電率材料をエッチバックすれば、低誘電率材料はゲート電極に覆われた部分だけに残る。この構造を図28に示す。
また、ソース/ドレイン領域に注入した不純物を活性化する熱処理など、高温の熱処理工程を終えた後で、空洞を低誘電率材料で埋め戻す工程を実施するか、あるいはこれら高温の熱処理工程を終えた後で、空洞の形成及び空洞を低誘電率材料で埋め戻す工程を実施すると、高温の熱処理が低誘電率材料に化学的または物理的変化を与えることを防ぐことができる。
このような製造方法を採用することにより、第二の実施形態の素子構造を形成することが可能となる。
(第二の実施形態の第六の製造方法)
半導体層3の下部に空洞12よりなる低誘電率領域10を設ける製造方法、及び半導体層3の下部に設けた空洞12に低誘電率材料を埋め戻して、半導体層3の下部に低誘電率領域10を設ける製造方法について、図29から図37を参照して説明する。
図30(a)、図31(a)、図34は、それぞれ平面図である図30(c)、図31(c)、図36のA−A’断面における断面図、図30(b)、図31(b)、図35は、それぞれ平面図である図30(c)、図31(c)、図36のB−B’断面における断面図である。また図32(a)、図33(a)は図30(a)の断面において工程が進んだ状態での断面図、図32(b)、図33(b)、図37は図30(b)の断面において工程が進んだ状態での断面図である。
埋め込み絶縁層上にもダミー層11を設けて半導体層3の下部にダミー層11(20)を設けた基板を用意する(図29)。そして、半導体層3を適当な形状にパターニングする際、半導体層の下部のダミー層についても同時にエッチングを施す(図30、図31)。その後、ゲート電極材料を成膜し、そのゲート電極材料膜をRIE等によりパターニングすることによりゲート電極5を形成し、半導体層3のうちゲート電極5に覆われていない領域に高濃度の第一導電型不純物を導入してソース/ドレイン領域6を形成する(図32)。続いてダミー層11をエッチングにより除去することにより半導体層3の下部の領域に空洞12を形成する(図33)。その後層間絶縁膜を堆積して、通常の方法によりコンタクト及び配線を形成する(図34、図35、図36)。
ここで、半導体層の下部にダミー層を設け、半導体層の下部のダミー層を除去すれば半導体の下部に空洞を持った構造が得られる。また、半導体層3の上下にダミー層を設け、半導体層の上下のダミー層を除去すれば半導体の上下に空洞を持つ構造が得られる。
なお、半導体層の下部に空洞を設ける際に、半導体層が基板から剥離することを防ぐためには、ソース/ドレイン領域など、半導体層の下部に空洞を設ける必要が無い領域において、ダミー層の側面をダミー層除去工程においてエッチングされない材料(例えばダミー層の除去にリン酸を用いる場合はSiO2)で覆うと良い。
また、半導体層3の下部に設けられたダミー層をSiO2より誘電率が低い低誘電率材料により埋め戻して、半導体層3の下部に低誘電率領域10を形成しても良い。
このような製造方法を採用することにより、第二の実施形態の素子構造を形成することが可能となる。
(第二の実施形態の第七の製造方法)
半導体層3の上部及び下部に空洞12よりなる低誘電率領域10を形成する製造方法の例を、図29から図37を参照して、より具体的に説明する。
半導体層の下部に空洞または低誘電率領域を設ける場合は、図22から図28を参照して説明した製造方法において、図29に示すように半導体層3の上下にダミー層11を設ける、図30に示すようにパターニングした半導体層3の側面に支持絶縁膜21を設ける、図31に示すように一旦支持絶縁膜21に覆われた半導体層3の側面をチャネル形成領域において露出させるために半導体層3に対して2回目のエッチングを実施する、という変更を加えれば良い。
図30(a)、図31(a)、図34は、それぞれ平面図である図30(c)、図31(c)、図36のA−A’断面における断面図、図30(b)、図31(b)、図34(b)は、それぞれ平面図である図30(c)、図31(c)、図36のB−B’断面における断面図である。また図32(a)、図33(a)は図30(a)の断面において工程が進んだ状態での断面図、図32(b)、図33(b)、図37は図30(b)の断面において工程が進んだ状態での断面図である。
シリコンよりなる支持基板1、その上にSiO2よりなる埋め込み絶縁層2、その上に下部ダミー層20、さらにその上に単結晶シリコンよりなる半導体層3が積層したSOI基板上に、上部ダミー層19を堆積する。上部ダミー層19及び下部ダミー層20は例えばSi34膜とする。これにより図29の形態が得られる。なお、単にダミー層11をいう場合は、上部ダミー層19及び下部ダミー層20の双方を指すものとする。
次に、通常のリソグラフィ工程及びRIE等の通常のエッチング工程により、上部ダミー層19、半導体層3及び下部ダミー層20をパターニングする。次に全体に支持絶縁膜21を堆積し、これをエッチバックし、図30の形状を得る。次にチャネルが形成される領域において半導体層3の側面を露出するように、チャネルが形成される領域周辺において、上部ダミー層19、半導体層3、下部ダミー層20の積層構造を、支持絶縁膜21に隣接する部分においてエッチングして除去する。この工程により得られる形状を図31に示す。
以下、図24から図27を参照して説明した工程と同じ工程を実施してトランジスタを完成させる。なお、図32は図24に、図33は図25に、図34、図35、図36はそれぞれ図26(a)、図26(b)、図27に対応し、それぞれに対応する図面の形状を形成する工程が実施されることにより形成される形状を示す。
各工程における特徴を説明すると、半導体層3の側面にゲート絶縁膜を形成したのち、ゲート電極材料を堆積し、ゲート電極材料を加工してゲート電極を形成し、ソース/ドレイン領域6に不純物を導入する工程では、半導体層の上部に上部ダミー層19、下部に下部ダミー層20が形成されている(図32)。また、ダミー層を除去して空洞12形成する工程により、空洞12は半導体層の上下に形成される。また、空洞内に保護絶縁膜13を設ける場合は保護絶縁膜13は半導体層の上下に形成される(図33、図34、図35、図37)。なお、図34、図35、図36、図37は、シリサイド層、層間絶縁膜、コンタクト及び配線の形成を終えた状態を示す。また、半導体層3の下部においては空洞部は半導体層全体にわたって形成されても良く(図33、図35)、またゲート電極下部の一部の領域だけにおいて、半導体層3の下部に空洞が形成されても良い(図37)。製造方法としては、下部ダミー層をすべて除去しても良く、また、下部ダミー層はゲート電極の下部に位置する一部の領域だけで除去しても良い。
また、支持絶縁膜21を設ける目的は、半導体層の下部の下部ダミー層20が除去されて空洞が形成された状態で、半導体層を支持することである。従って、ゲート電極下部の一部の領域だけにおいて半導体層3の下部に空洞が形成される場合(図37)や、ゲート電極5と埋め込み絶縁膜2の接触面における接続によって半導体層を支持するために充分な機械的強度が得られる場合は、支持絶縁膜21を省略しても良い。
このような製造方法を採用することにより、第二の実施形態の素子構造を形成することが可能となる。
[効果]
本実施形態においては、半導体層上部に位置する一部の部分、あるいは半導体層下部に位置する一部の部分、あるいは半導体層上部及び下部に位置する部分が、SiO2よりも誘電率の低い材料よりなる領域である低誘電率領域によって置きかえられる。低誘電率領域はゲート電極と半導体層との電界を緩和する作用があるので、半導体層上部に位置する一部の部分を低誘電率領域によって置きかえると、半導体層上部コーナー部34(図82、図83)における電位上昇が抑制され、寄生トランジスタの発生が抑制されて、トランジスタの特性が向上する。また、寄生トランジスタは下部コーナー部35(図82、図83)においても発生するが、半導体層下部に位置する一部の部分を低誘電率領域によって置きかえると、半導体層下部コーナー部における電位上昇が抑制され、寄生トランジスタの発生が抑制され、トランジスタの特性が向上する。
より具体的な例としてFinFETの半導体層の上部を空洞とした場合の電位分布を図39に示す。
図84(a)及び図84(b)に比べると、コーナー部での等電位線の湾曲が著しく低減されており、コーナー部での電位上昇が抑制されている。これはコーナー部の寄生トランジスタが抑制されていることを示す。
図9(b)と同様に半導体層側面における電位分布をプロットしたものを図54に示す。なお、図54(a)は図83のダブルゲート構造、図54(b)は図82のトライゲート構造、図54(c)は図10(a)の構造で、半導体層3の上部に空洞が設けられた場合である。図中の数字は半導体層上端での電位上昇量であり、図10(a)の構造では63.4mVである。この値は通常ダブルゲート構造の場合(186mV)、通常トライゲート構造の場合(358mV)に比べて小さく、本実施形態による寄生トランジスタ抑制効果は顕著である。
なお、FinFETにおける寄生トランジスタの発生は、半導体層の上部コーナーにおいて、下部コーナーに比べて顕著であるので、低誘電率領域を半導体層の上部に設けること(図10(a)、図10(b)、図11(a)、図12、図13)が特に望ましい。また、寄生トランジスタは下部コーナーにおいても発生するので、低誘電率領域を半導体層の上部及び下部の両方に設けることがさらに望ましい(図10(b)、図11(a)、図13(b))。
また、キャップ絶縁層を低誘電率領域により形成するか、あるいはキャップ絶縁層の一部を低誘電率材料により形成すると、ドレインからキャップ絶縁層を通ってチャネルに至る電界を抑制する作用も得られる。また、埋め込み絶縁膜を低誘電率領域で置きかえるか、あるいは埋め込み絶縁膜の一部を低誘電率材料で置きかえると、ドレインから埋め込み絶縁膜を通ってチャネルに至る電界を抑制する作用も得られる。
ドレインからキャップ絶縁層あるいは埋め込み絶縁膜を通してチャネルに至る電界はDIBL(ドレイン誘起障壁低下、ドレイン・インデュースド・バリア・ロアリング)と呼ばれるしきい電圧変動を始め短チャネルトランジスタにおける様々な特性劣化の原因となるので、本実施形態はDIBLによるしきい値変動を抑制するなど、短チャネルトランジスタの特性を改善するという作用も持つ。
また、キャップ絶縁層8をSiO2よりも誘電率が低い材料で形成することに加えて、ゲート側壁14もSiO2よりも誘電率が低い材料で形成すると、DIBLによるしきい値変動の抑制など、短チャネルトランジスタの特性を改善するという作用をより強めることができる。
またFinFETの下部に空洞を設ける場合、FinFETにおける寄生トランジスタの抑制という効果以外に、空洞上に設けられるトランジスタの性能向上効果として次のような効果が得られる。通常のプレーナ型の電界効果型トランジスタにおいて、半導体層の下に空洞を設けることにより、寄生容量の低減、短チャネル効果の抑制を狙った構造が従来提案されているが、本発明の構造では、縦型のチャネルに隣接したゲート電極が空洞下部の埋め込み絶縁層に達するという特徴を有する。このため、チャネル領域で発生した熱がゲート電極を経由して支持基板側に逃げやすいという長所を持つ。また、チャネルが半導体側面にあるため、チャネル幅が大きい場合でも、空洞でない領域とゲート電極が接触する領域同士の間隔を小さくでき、空洞でない領域とゲート電極が接触する領域の密度を上げられるので、チャネル領域で発生した熱がゲート電極を経由して基板側へ放出することが容易となる。図38(a)はプレーナ型の従来構造の場合、図38(b)及び図38(c)が本発明の構造の場合である。なお、図38(c)は図75のように複数の半導体層が配列する場合である。なお、図38(b)は図36のA−A’断面に相当する位置での断面図、図38(b)は図75のA−A’断面に相当する位置での断面図、図38(a)はプレーナ型トランジスタのゲート電極に覆われたチャネル領域の、チャネル幅方向の断面である。なお、図38中の矢印(記号33)は、熱の流れを表わし、記号32はフィールド絶縁膜を表す。
(第三の実施形態、第四の実施形態及び第五の実施形態に共通する特徴)
[構造]
第三の実施形態、第四の実施形態及び第五の実施形態に共通する特徴を図41、図55、図56、図57、図59、図60、図66、図67、図68、図69を参照して説明する。図41、図55、図56、図57、図59、図60、図66、図67、図68及び図69は、従来構造を説明する図81のA−A’断面に相当する位置における断面図であり、従来構造を説明する図82(a)及び図83(a)が示す断面に相当する断面における断面図である。
第三の実施形態、第四の実施形態及び第五の実施形態のFinFETの半導体層3は基板面から突起した形態をもち、半導体層3の両側面にはゲート絶縁膜4を介してゲート電極が設けられる。
半導体層には、半導体層主要部領域43と、半導体層主要部領域43の上部または下部の少なくとも一方に設けられる半導体層端部領域44が含まれる。
半導体層主要部領域43とは、二つのソース/ドレイン領域を結ぶ方向と垂直な面内における半導体層の幅Wfinが半導体層端部領域44より大きい領域である。
半導体層端部領域44とは、二つのソース/ドレイン領域を結ぶ方向と垂直な面内における半導体層の幅Wfinが半導体層主要部領域43の幅より小さい領域、または二つのソース/ドレイン領域を結ぶ方向と垂直な面内における半導体層の幅Wfinが半導体層主要部領域43から離れるに従って半導体層主要部領域43の幅より小さく遷移する領域の二つの領域のうち一方の領域または両方の領域から構成され、半導体層3とゲート電極5の間に端部絶縁体領域27が設けられる領域である。
端部絶縁体27とは、半導体層3とゲート電極5の間に設けられ、絶縁体の最大の幅Weiがゲート絶縁膜4の厚さよりも大きい絶縁体である。
ゲート電極5は適当な寸法にパターニングされており、ゲート電極に覆われない位置の半導体層には第一導電型の不純物が高濃度に導入されたソース/ドレイン領域6が形成される。ゲート電極5に覆われた半導体層であるチャネル形成領域7には、ゲート電極5に適当な電圧を印加することにより第一導電型のキャリアよりなるチャネルが形成される。ゲート電極5、ソース/ドレイン領域6にはコンタクト領域を介して配線が接続される。
第三の実施形態、第四の実施形態及び第五の実施形態は半導体層3の上部界面がチャネルとしてほとんど寄与しない構造であるダブルゲート構造のトランジスタに適用されても良く(図41)、半導体層3の上部界面にチャネルが形成される構造であるトライゲート構造(図42(a))のトランジスタに適用されても良い。なお、図42(a)のように半導体層端部領域44、半導体層主要部領域43の記号を図面中に省略している場合は、半導体層3のうち側面が端部絶縁体領域27に接している部分が半導体層端部領域44、半導体層3のうち側面が端部絶縁体領域27に接しておらず、ゲート絶縁膜に接している部分が半導体層主要部領域43である。
端部絶縁体領域27はSiO2などの通常の絶縁体でもよく、また低誘電率材料でも良く、また空洞でも良い。端部絶縁体領域27として空洞が設けられた場合を図42(b)に示す。端部絶縁体領域の全部または一部にSiO2よりも誘電率が低い材料、あるいは空洞を用いると、電界集中を緩和する効果が大きくなるのでより好ましい。
また、端部絶縁体領域27とキャップ絶縁層は同一の材料であっても良く、異なる材料であっても良い。また、端部絶縁体領域27とキャップ絶縁層が同一の材料である場合、両者が一体に形成されても良い。端部絶縁体領域27とキャップ絶縁層が一体に形成された例を図42(c)に示す。
また、端部絶縁体領域27が半導体層3上のキャップ絶縁体8と異なる材料であるか、あるいは同じ材料であっても一体に形成されない場合、端部絶縁体領域27が半導体層3上のキャップ絶縁体8の一部領域に侵入する構造であっても良い。また、端部絶縁体領域27が半導体層3上のゲート絶縁膜4と異なる材料であるか、あるいは同じ材料であっても一体に形成されない場合、端部絶縁体領域27が半導体層3上のゲート絶縁体4の一部領域に侵入する構造であっても良い。端部絶縁体領域27が半導体層3上のキャップ絶縁体8の一部に侵入する構造を図43(a)に示す。
また、トライゲート構造のトランジスタにおいて、ゲート絶縁膜4は半導体層3と端部絶縁体領域27を覆うように形成されても良い。これは例えば端部絶縁体領域を形成した後に、ゲート絶縁膜をCVD法などの膜堆積技術によって形成する場合に得られる構造である。その例を図43(b)に示す。
なお、図42(a)、図42(b)及び図42(c)、図43(a)及び図43(b)は従来構造を説明する図81のA−A’断面に相当する位置における断面図であり、従来構造を説明する図82(a)及び図83(a)が示す断面に相当する断面における断面図である。
なお、半導体層主要部領域43には、加工精度による要因(エッチングの精度)により、特に半導体層主要部領域43中の上端または下端などの一部の領域でその幅が変化する領域があっても良い。また、半導体領域29において、加工精度などの要因により半導体層の幅Wfinがある程度の限度内(例えばプラスマイナス20%以内、より好ましくは10%以内)において変化しても良い。
なお、各図面に記載したとおり、端部絶縁体27とゲート電極5との界面、ゲート絶縁膜4とゲート電極5の界面が同一面内(断面図においては同一直線状)にあることが、ゲート電極を加工する上で最も好ましい。
しかし、端部絶縁体27とゲート電極5との界面が、ゲート絶縁膜4とゲート電極5の界面が同一面内になくとも本発明の効果は得られる。
[効果]
第三の実施形態、第四の実施形態及び第五の実施形態においては、半導体層端部領域において、半導体層とゲート電極の間に、ゲート絶縁膜よりも厚い絶縁体である端部絶縁体領域27が設けられるので、端部絶縁体領域27によって半導体層のコーナー部(端部絶縁体領域27が半導体層の上部に設けられた場合は上部コーナー部、端部絶縁体領域27が半導体層の下部に設けられた場合は下部コーナー部)における電位上昇を抑制し、寄生トランジスタを抑制するので、第一の課題を解決してトランジスタの特性が向上する。
また、コーナー部において半導体層の上面の面方位、半導体層の側面の面方位のいずれとも大きく異なる面方位が形成されないか、あるいは形成されてもその面は端部絶縁体に覆われるので、半導体層の上面の面方位、半導体層の側面の面方位のいずれとも大きく異なる面方位を持った新たな寄生トランジスタが形成されることがなく、第二の課題が発生しないので良好なトランジスタの特性が得られる。
なお、端部絶縁体領域27によって半導体層3のコーナー部の寄生トランジスタを抑制する効果は、半導体層3上にキャップ絶縁層8を持つダブルゲート構造に適用した場合のほうが、厚い絶縁膜による電界緩和効果がより大きくなるので、トライゲート構造に適用した場合に比べて大きい。但し、トライゲート構造の場合は、半導体層の上部にもチャネルが形成されるので、ドレイン電流が大きいという点でダブルゲート構造よりも優れる。
(第三の実施形態)
[構造]
第三の実施形態による電界効果型トランジスタは、第三の実施形態、第四の実施形態及び第五の実施形態に共通する特徴に加えて、半導体層端部領域44の一部分(好ましくは半導体層端部領域44の高さの50%以上)、または半導体層端部領域44の全部において半導体層の幅Wtopがほぼ一定(好ましくは半導体幅の変動量がプラスマイナス20%以下、より好ましくは半導体幅の変動量がプラスマイナス10%以下)であるという特徴を有する。
半導体層主要部領域43の上部に半導体層端部領域44が設けられ、半導体層主要部領域43が半導体層下部領域29をなし、半導体層端部領域44が半導体層上部領域28をなす場合を例に、第三の実施形態による電界効果型トランジスタの構造を図40及び図41に示す。なお、図40(a)は平面図である図40(c)のA−A’断面における断面図、図40(b)は平面図である図40(c)のB−B’断面における断面図、図41は図40(a)を拡大して描いた断面図である。
第三の実施形態によるFinFETの半導体層は、二つのソース/ドレイン領域を結ぶ方向と垂直な面内における半導体層の幅が小さい領域である半導体層上部領域28と、半導体層上部領域28の下部に位置し、二つのソース/ドレイン領域を結ぶ方向と垂直な面内における半導体層の幅が大きい領域である半導体層下部領域29よりなり、半導体層上部領域28では半導体層の側面が半導体層下部領域29における半導体層の側面よりも後退した形態を持つ。図41において、記号Wtopは二つのソース/ドレイン領域を結ぶ方向と垂直な面内における半導体層上部領域28の幅、記号Wfinは二つのソース/ドレイン領域を結ぶ方向と垂直な面内における半導体層下部領域29の幅を示す。
半導体層上部領域28とゲート電極5の間には、端部絶縁体領域27が設けられる。半導体層上部領域29とゲート電極5の間には、ゲート絶縁膜4が設けられる。そして端部絶縁体領域27の幅Weiはゲート絶縁膜の厚さよりも大きい。
ゲート電極5は適当な寸法にパターニングされており、ゲート電極に覆われない位置の半導体層には第一導電型の不純物が高濃度に導入されたソース/ドレイン領域6が形成される。ゲート電極5に覆われた半導体層であるチャネル形成領域7には、ゲート電極5に適当な電圧を印加することにより第一導電型のキャリアよりなるチャネルが形成される。ゲート電極5、ソース/ドレイン領域6にはコンタクト領域を介して配線が接続される。
また、半導体層上部領域28と半導体層下部領域29の接続部は、できるだけ急峻であることが第二の課題を解決する上で最も望ましい。すなわち、半導体層上部領域28と半導体層下部領域29のそれぞれの幅が、両者の接続部において不連続に変化することが最も望ましい。
なお、半導体層上部領域28、半導体下部領域29には、加工の精度などの要因により、それぞれのうち一部の領域でそれぞれの幅がそれぞれWtop、Wfinと異なる領域があっても良い。例えば、半導体層上部領域28の上端または下端、半導体下部領域29の上端または下端において半導体層の幅が変化する領域があっても良い。
半導体層上部領域28のうち、半導体層下部領域29に接する領域に遷移領域40をもっても良い。この例を図55に示す。遷移領域40における遷移領域の最小勾配41は45度以下であることが望ましく、25度以下であることが特に望ましい。なお、図55は図41と同一断面における断面図を示す。なお、遷移領域の最小勾配41とは遷移領域40における半導体層界面が基板面となす角度が最小になる位置において、遷移領域40における半導体層界面が基板面となす角度をいう。
また、半導体層上部領域28のうち半導体層の幅が一定の領域、または半導体下部領域29において、加工精度などの要因により半導体層の幅がある程度の限度内(例えば、Wtopのプラスマイナス20%以内、Wfinのプラスマイナス20%以内、より好ましくはWtopのプラスマイナス10%以内、Wfinのプラスマイナス10%以内)において変化しても良い。
また、第三の実施形態がトライゲートトランジスタに適用された場合の形態を図42(a)に示す。第三の実施形態において端部絶縁体領域27として空洞が設けられた場合を図42(b)に示す。端部絶縁体領域27とキャップ絶縁層が一体に形成された例を図42(c)に示す。端部絶縁体領域27が半導体層3上のキャップ絶縁体8の一部に侵入する構造を図43(a)に示す。ゲート絶縁膜をCVD法などの膜堆積技術によって形成する場合に得られる構造の例を図43(b)に示す。なお、図42(a)、図42(b)及び、図42(c)、図43(a)及び図43(b)は従来構造を説明する図81のA−A’断面に相当する位置における断面図であり、従来構造を説明する図82(a)及び図83(a)が示す断面に相当する断面における断面図である。
また、半導体層上部領域28のうち半導体層の幅が一定である位置における端部絶縁体27の厚さが一定である場合について主に説明したが、端部絶縁体27の厚さは、その最大値がゲート絶縁膜よりも厚ければ、一定でなくともよい。但し、発明の効果を大きくするためには端部絶縁体27の厚さが一定である領域において、端部絶縁体27の厚さは5nm以上で、かつゲート絶縁膜厚さの3倍以上であることが好ましく、端部絶縁体27の厚さが5nm以上で、かつゲート絶縁膜厚さの5倍以上であることがより好ましい。
なお、本明細書においてゲート絶縁膜4の厚さ、あるいは端部絶縁体27の厚さとは、電界の起源であるゲート電極5と各絶縁膜との界面から垂直方向の厚さを指す。従って図85における半導体層3の右上部コーナー部を拡大した図面である図80(a)においては厚さt2ではなく厚さt1を指し、図66の右上部コーナー部を拡大した図面である図80(b)においては厚さt4ではなく厚さt3を指す。
従ってゲート電極5と端部絶縁体領域27との界面が図66や図80(b)のように垂直であれば、端部絶縁体領域27の幅Weiという用語と端部絶縁体領域27の厚さという用語は同義である。
[製造方法]
(第三の実施形態の第一の製造方法)
第三の実施形態における製造方法の一例を図44を参照して説明する。なお、図44は従来例を説明する図81のA−A’断面に相当する位置における形状を工程を追って示したものである。
半導体層3上にキャップ絶縁層8(SiO2等の絶縁膜層)を堆積し、通常のリソグラフィ及びRIE工程によりキャップ絶縁層8と半導体層3の上部を所望の幅に加工する(図44(a))。次にSiO2膜等の絶縁体膜の堆積とエッチバックを行い、キャップ絶縁層の側面及び半導体層3の側面に、端部絶縁体領域27を形成する(図44(b))。続いて、キャップ絶縁層8と端部絶縁体領域27をマスクに半導体層3をエッチングする(図44(c))。この工程によって露出した半導体層の側面にゲート絶縁膜4を設け、続いてゲート電極材料を堆積したのち、通常のリソグラフィ及びRIE工程によりゲート電極材料を加工してゲート電極5を形成する。
続いて半導体層3のうちゲート電極5に覆われていない領域に高濃度の第一導電型不純物を導入してソース/ドレイン領域6を形成する。その後層間絶縁膜を堆積して、通常の方法によりコンタクト17及び配線18を形成する。
なお、このとき、半導体層3上にキャップ絶縁層8(SiO2等の絶縁膜層)を堆積し、通常のリソグラフィ及びRIE工程によりキャップ絶縁層8と半導体層3の上部を所望の幅に加工する図44(a)の工程において、エッチングされて露出した半導体層の上面が水平でない場合には、図55のような断面を持った形態が形成されるが、発明の効果が得られることにはかわりがない。
このような製造方法を採用することにより、第三の実施形態の素子構造を形成することが可能となる。
(第三の実施形態の第二の製造方法)
端部絶縁体領域27を空洞とする場合の製造方法、及び端部絶縁体領域27の空洞を絶縁体で埋め戻す場合の製造方法の一例を図45を参照して説明する。なお、図45は従来例を説明する図81のA−A’断面に相当する位置における形状を工程を追って示したものである。
半導体層3上にキャップ絶縁層8(SiO2等の絶縁膜層)を堆積し、通常のリソグラフィ及びRIE工程によりキャップ絶縁層8と半導体層3の上部を所望の幅に加工する(図45(a))。次にSi34膜などのコーナーダミー層材料の堆積とエッチバックを行いSi34側壁37よりなるコーナーダミー層22をキャップ絶縁層の側面及び半導体層3の側面に設ける。続いてSiO2膜等の第二の側壁材料の堆積とエッチバックを行い、コーナーダミー層22の側面に、SiO2側壁38を形成する(図45(b))。続いて、キャップ絶縁層、Si34側壁37よりなるコーナーダミー層、及びSiO2側壁38よりなる第二の側壁をマスクに半導体層3をエッチングする(図45(c))。この工程によって露出した半導体層の側面にゲート絶縁膜4を設け、続いてゲート電極材料を堆積したのち、通常のリソグラフィ及びRIE工程によりゲート電極材料を加工してゲート電極5を形成する。続いてSi34側壁37よりなるコーナーダミー層22を除去すれば、半導体層がゲート電極から後退した領域に空洞12よりなる端部絶縁体領域27が形成される。次に半導体層3のうちゲート電極5に覆われていない領域に高濃度の第一導電型不純物を導入してソース/ドレイン領域6を形成する。その後層間絶縁膜を堆積して、通常の方法によりコンタクト17及び配線18を形成する。
なお、Si34の堆積とエッチバックに続いてSiO2の堆積とエッチバックを行い第二の側壁を形成するのは犠牲酸化膜除去工程や半導体層に対する洗浄工程によって、半導体層の表面が除去されることにより、半導体層の側面がSi34側壁よりも内側に入り、上部のSi34側壁が水平に突起したオーバーハング形状が形成されることを防ぐためである、SiO2膜よりなる第二の側壁を設けておけば犠牲酸化膜を除去する工程において、第二の側壁も同時に後退するのでオーバーハング形状にならない。なお、ゲート電極を形成する工程に等方性エッチングを追加するなどしてオーバーハング形状が許容される場合には、第二の側壁を形成する工程を省略しても良い。
また、空洞を低誘電率材料で埋め戻して、低誘電率材料よりなる端部絶縁体領域27を形成しても良い。ここで空洞に埋める低誘電率材料は、SiOF等の連続膜であっても良く、また多孔質の材料であっても良い。
また、ソース/ドレイン領域に注入した不純物を活性化する熱処理など、高温の熱処理工程を終えた後で、空洞を低誘電率材料で埋め戻す工程を実施するか、あるいはこれら高温の熱処理工程を終えた後で、空洞の形成及び空洞を低誘電率材料で埋め戻す工程を実施すると、高温の熱処理が低誘電率材料に化学的または物理的変化を与えることを防ぐことができる。
このような製造方法を採用することにより、第三の実施形態の素子構造を形成することが可能となる。
(第三の実施形態の第三の製造方法)
図46から図52を参照して第三の実施形態の製造方法の一例をより具体的に説明する。図47(a)、図48(a)、図49(a)、図50(a)は平面図である図47(c)、図48(c)、図49(c)、図50(c)のA−A’断面における断面図、図47(b)、図48(b)、図49(b)、図50(b)は平面図である、図47(c)、図48(c)、図49(c)、図50(c)のB−B’断面における断面図である。図51(a)及び図52は図20(a)と同一の断面における断面図、図51(b)は図20(b)と同一の断面における断面図である。
シリコンよりなる支持基板1、その上にSiO2よりなる埋め込み絶縁層2、さらにその上に単結晶シリコンよりなる半導体層3が積層したSOI基板上に、キャップ絶縁層8を堆積する。この状態での断面を図46に示す。
次に、通常のリソグラフィ工程及びRIE等の通常のエッチング工程により、キャップ絶縁層8と半導体層3のうちの上部をパターニングして図47の形状を得る。なお、キャップ絶縁層8及び半導体層3は、ともにフォトレジストをマスクにエッチングすることによりパターニングしても良く、あるいはフォトレジストをマスクにキャップ絶縁層8だけをエッチングし、続いてキャップ絶縁層8をマスクに半導体層3をエッチングすることによってパターニングしても良い。ここで、キャップ絶縁層8は、その幅が前記半導体層上部領域28(図41参照)の幅Wtopとほぼ同じで、前記半導体層下部領域29の幅Wfinよりも狭くなるようにパターニングされる。半導体層3をエッチングする深さは、ほぼ半導体層上部領域28の高さHtopに等しい。この状態を図47に示す。
次に、コーナーダミー層となる材料を堆積してこれをエッチバックすることにより、キャップ絶縁層の側面と半導体層のうちエッチングされて露出された側面に、コーナーダミー層22を設ける。コーナーダミー層22の材料は例えばSi34とする。この工程により得られる形態を図48に示す。
続いてキャップ絶縁層8とコーナーダミー層22をマスクに半導体層3をRIE等のエッチング工程によってパターニングして、素子領域を形成する。この工程により得られる形態を図49に示す。次にこの工程によって露出した半導体層の側面にゲート絶縁膜4を設け、続いてゲート電極材料を堆積したのち、通常のリソグラフィ及びRIE工程によりゲート電極材料を加工してゲート電極5を形成する。この状態を図50に示す。
続いて半導体層3のうちゲート電極5に覆われていない領域に高濃度の第一導電型不純物を導入してソース/ドレイン領域6を形成する。
続いてコーナーダミー層22をエッチングにより除去して、端部絶縁体領域23となる空洞24を設ける。
続いて絶縁膜の堆積とエッチバックにより、ゲート電極側面にゲート側壁14を設けたのちその後層間絶縁膜を堆積して、通常の方法によりコンタクト17及び配線18を形成する。この状態を図51に示す。
また、図47の形状を形成後、コーナーダミー層となる材料を堆積してこれをエッチバックするかわりに、端部絶縁体領域23となる材料を堆積してこれをエッチバックすることにより、キャップ絶縁層の側面と半導体層のうちエッチングされて露出された側面に、端部絶縁体領域23を設けても良い。端部絶縁体領域23の材料は例えばSiO2とする。あるいは端部絶縁体領域23の材料は例えばSiOFなどの低誘電率材料とする。この場合、続いてキャップ絶縁層8と端部絶縁体領域23をマスクに半導体層3をRIE等のエッチング工程によってパターニングして、素子領域を形成する。以後、コーナーダミー層22をエッチングにより除去することを除いて、コーナーダミー層22を設けた場合と同様の工程を実施することにより、ゲート電極、ソース/ドレイン領域、配線及びコンタクトを形成する。この場合に得られる形状を図52に示す。図52は図51(a)と同一の断面における断面図であり、図51における空洞24にかえて、端部SiO2領域25が形成される。
このような製造方法を採用することにより、第三の実施形態の素子構造を形成することが可能となる。
[効果]
本実施形態においては、半導体層上部領域のうち端部に位置する一部の部分が、端部絶縁体領域27によって置きかえられる。端部絶縁体領域27はゲート電極と半導体層との電界を緩和する作用があるので、半導体層上部コーナー部における電位上昇が抑制され、寄生トランジスタの発生が抑制され、トランジスタの特性を向上される。
より具体的な例として、半導体層がゲート電極から後退した領域に空洞を形成した図42(b)の構造における電位分布を図53に示す。なお、チャネルとなる半導体層の上端は空洞の下端に隣接する部分である。図84(a)及び図84(b)に比べると、空洞下部のコーナー部での等電位線の湾曲が著しく低減されており、コーナー部での電位上昇が抑制されている。これはコーナー部の寄生トランジスタが抑制されていることを示す。
図9(b)と同様に半導体層側面における電位分布をプロットしたものを図54(d)に示す。図の左端は空洞の下部における半導体層の上端である。電位上昇は30.8mVまで低減しており、本実施形態がコーナー部での電位上昇を抑制し、コーナー部の寄生トランジスタが抑制する効果は顕著である。
なお、端部絶縁体領域の表面とゲート絶縁膜4の表面(ゲート電極側の界面を表面と記す)の位置は揃っていると、ゲート電極を加工しやすくなるので、好ましい。
但し、両者はプロセス上の理由により一方が他方よりゲート電極側に突起しても、半導体層上部コーナー部における電位上昇を抑制し、寄生トランジスタを抑制する効果が得られる。例えば図49(a)の構造において、犠牲酸化工程と犠牲酸化膜に対するウエットエッチング工程により、半導体層3の側面がコーナーダミー層22よりゲート電極側から後退し、その結果図51(a)の構造において端部絶縁体領域23の表面に比べて、ゲート絶縁膜4の表面が後退する場合などである。
また、半導体層上部領域28の側面が半導体層下部領域29の側面に対して後退せず、ゲート絶縁膜4よりも厚い端部絶縁体領域27が、ゲート電極側に突起した構造を設けても、半導体層上部コーナー部における電位上昇を抑制し、寄生トランジスタを抑制する効果が得られる。その構造の例を図89に示す。この構造は、たとえば図44の工程において、図44(c)の構造を形成後、第一実施形態の図4(a)の工程と同様に、等方的なエッチングプロセスによってキャップ絶縁層8及び端部絶縁体領域27に対して選択的に半導体層3を細らせた場合に得られる。図90及び図91に工程の順を追って、工程中の形態を示す。これらは図44と同一の断面について描いたものであり、図90(a)、図90(b)、図90(c)及び図91(b)は、それぞれ図44(a)、図44(b)、図44(c)、図44(d)の工程に対応する。
(第四の実施形態)
[構造]
第四の実施形態による電界効果型トランジスタは、第三の実施形態、第四の実施形態及び第五の実施形態に共通する特徴に加えて、半導体層端部領域44に半導体層3の幅が一定な領域を持たないという特徴を持つ。第四の実施形態による電界効果型トランジスタの半導体層端部領域44においては、半導体層主要部領域43との接続部から遠ざかるに従って、半導体層の幅が狭くなるという形態を持つ。また、半導体層端部領域44とゲート電極5との間に設けられる端部絶縁体領域27は、半導体層端部領域44と半導体層主要部領域43との接続部から遠ざかるに従って厚くなる。端部絶縁体領域27の膜厚の最大値はゲート絶縁膜厚よりも厚い。
半導体層主要部領域43の上部に半導体層端部領域44が設けられ、半導体層主要部領域43が半導体層下部領域29をなし、半導体層端部領域44が半導体層上部領域をなす場合を例に、第四の実施形態による電界効果型トランジスタの構造を図56、図57、図59及び図60に示す。なお、図56、図57、図59及び図60は従来構造を説明する図81のA−A’断面に相当する位置における断面図であり、従来構造を説明する図82(a)及び図83(a)が示す断面に相当する断面における断面図である。なお、記号Wtopは半導体層端部領域の最小幅、記号Weiは端部絶縁体領域の最大幅、記号Wfinは半導体層主要部領域の幅である。
図56及び図57の形態は、キャップ絶縁層8の下部に位置する半導体上部領域28の幅が一定の勾配をもって上部に向うに従って縮小する場合、図59及び図60の形態は、キャップ絶縁層8の下部に位置する半導体上部領域28が曲率をもって上部に向うに従って縮小する場合である。また図56及び図59はキャップ絶縁層8をもつダブルゲート構造のトランジスタに第四の実施形態が適用された場合、図57及び図60はキャップ絶縁層8をもたず半導体層上部界面にゲート絶縁膜4を持つトライゲート構造のトランジスタに第四の実施形態が適用された場合である。図56、図57、図59または図60のいずれにおいても、半導体上部領域28とゲート電極5の間に、端部絶縁体領域27が設けられ、端部絶縁体領域27の少なくとも一部の位置においては、端部絶縁体領域27の幅Weiが、ゲート絶縁膜4よりも厚い。
(第四の実施形態の第一の製造方法)
第四の実施形態における製造方法の一例として、図56の形態を製造する方法を図58を参照して説明する。なお、図58は従来例を説明する図81のA−A’断面に相当する位置における形状を工程を追って示したものである。
半導体層3上にキャップ絶縁層8(SiO2等の絶縁膜層)を堆積し、通常のリソグラフィ及びRIE工程によりキャップ絶縁層8を加工し、さらに半導体層3の上部をテーパーを持つようにRIEによりエッチングする(図58(a))。次にSiO2膜等の絶縁体膜の堆積とエッチバックを行い、キャップ絶縁層の側面及び半導体層3の側面に、端部絶縁体領域27を形成する(図58(b))。続いて、キャップ絶縁層8と端部絶縁体領域27をマスクに半導体層をエッチングする(図58(c))。この工程によって露出した半導体層の側面にゲート絶縁膜4を設け、続いてゲート電極材料を堆積したのち、通常のリソグラフィ及びRIE工程によりゲート電極材料を加工してゲート電極5を形成する。
なお、半導体層3の上部をテーパーを持つようにエッチングするには、例えばRIEを行う際に炭素を含むガスを混合するテーパーエッチング技術を用いる。例えばCl2にCH4を混合することにより、エッチング中に徐々に炭素化合物を堆積させ、炭素化合物が堆積した位置ではエッチングが進まないことを利用してテーパー形状を形成する。
続いて半導体層3のうちゲート電極5に覆われていない領域に高濃度の第一導電型不純物を導入してソース/ドレイン領域6を形成する。その後層間絶縁膜を堆積して、通常の方法によりコンタクト17及び配線18を形成する。
なお、図58(c)の形状を形成する工程を終えたあとに、RIE等のエッチング工程によりキャップ絶縁層8を除去したのちゲート絶縁膜4を形成し、続く工程を実施すれば図57のようなトライゲート構造が得られる。なお、図57はRIEによりキャップ絶縁層8を除去する際に、端部絶縁膜の上部も同時にエッチングした場合である。なお、RIE等のエッチング工程によりキャップ絶縁層8を除去する場合は、キャップ絶縁層8よりも埋め込み絶縁層2の厚さが大きいと、キャップ絶縁層のエッチングと同時に埋め込み絶縁層のエッチングが進行しても、キャップ絶縁層が除去されても埋め込み絶縁膜の一部が残留し支持基板が露出しない形態が得られるので好ましい。また、埋め込み絶縁層の全体、表面、またはある深さの層に、キャップ絶縁層に対するエッチングに耐性のある材料、例えばSi34を用いると、キャップ絶縁層が除去されても埋め込み絶縁膜の一部が残留し支持基板が露出しない形態が得られるので好ましい。
また、図58の工程において、キャップ絶縁層8を堆積しない工程を用いても、図57のようなトライゲート構造が得られる。この場合はレジストをマスクに半導体層3をテーパーをつけてエッチングし、図58(a)においてキャップ絶縁層8が無い形状を作成したのち、ダブルゲート構造のトランジスタを製造する場合と同じ製造方法を実施すれば良い。
(第四の実施形態の第二の製造方法)
製造方法の一例を図61から図65を参照して説明する。なお、図61(a)、図62(a)、図63(a)、図64(a)はそれぞれ平面図である図61(c)、図62(c)、図63(c)、図65におけるA−A’断面の断面図であり、図61(b)、図62(b)、図63(b)、図64(b)はそれぞれ平面図である図61(c)、図62(c)、図63(c)、図65におけるB−B’断面の断面図である。また、本実施形態を説明する各図面のA−A’断面の位置は従来例を示す図81のA−A’断面の位置に、本実施形態を説明する各図面のB−B’断面の位置は従来例を示す図81のB−B’断面の位置にそれぞれ相当する。
第四の実施形態の電界効果型トランジスタを製造するためには、埋め込み絶縁層2上の半導体層3上に例えばSiO2よりなるキャップ絶縁層8を形成したのち(この時点での形態は図2に同じ)、半導体層3とキャップ絶縁層8を適当な形状にパターニングする(この時点での形態は図3に同じ)。続けて、半導体層3とキャップ絶縁層の界面、及び半導体層3と埋め込み絶縁層2の界面において、半導体層3の側面がキャップ絶縁層8の端部の位置よりも内側に後退するように、半導体層3を熱酸化する。この時、半導体層上部及び下部のコーナー部において厚く形成された酸化膜が、端部絶縁体領域27になる(図61)。このような形態が形成されるのは、酸素ガスのなどの酸化剤はキャップ絶縁層8や埋め込み絶縁膜を経由して半導体層の上面および下面にも拡散し、その酸化剤は半導体層の両側面付近により多く拡散するため、半導体層上部及び下部のコーナー部が丸みを持った形状に酸化されることによる。また、この時、半導体層3の側面には犠牲酸化膜層44が形成される。次に、半導体層3の側面には犠牲酸化膜層44をウエットエッチングなどのエッチング工程により除去し、図62の形態を得る。続いて半導体層の側面にゲート絶縁膜4を設け(図63)、続いてゲート電極材料を堆積したのち、通常のリソグラフィ及びRIE工程によりゲート電極材料を加工してゲート電極5を形成する。続いて半導体層3のうちゲート電極5に覆われていない領域に高濃度の第一導電型不純物を導入してソース/ドレイン領域を形成する。その後層間絶縁膜を堆積して、通常の方法によりコンタクト及び配線を形成する(図64及び図65)。
なお、図61の形状を形成する工程を終えたあとに、ゲート絶縁膜を形成するよりも前のある段階おいてRIE等のエッチング工程によりキャップ絶縁層8を除去して、続く工程を実施すれば図60のようなトライゲート構造が得られる。なお、RIE等のエッチング工程によりキャップ絶縁層8を除去する場合は、キャップ絶縁層8よりも埋め込み絶縁層2の厚さが大きいと、キャップ絶縁層のエッチングと同時に埋め込み絶縁層のエッチングが進行しても、キャップ絶縁層が除去されても埋め込み絶縁膜の一部が残留し支持基板が露出しない形態が得られるので好ましい。また、埋め込み絶縁層の全体、表面、またはある深さの層に、キャップ絶縁層に対するエッチングに耐性のある材料、例えばSi34を用いると、キャップ絶縁層が除去されても埋め込み絶縁膜の一部が残留し支持基板が露出しない形態が得られるので好ましい。
なお、トライゲート構造を形成する際に、キャップ絶縁層がない状態で丸め酸化を行っても、従来例の図85のような構造が得られるだけで、ゲート絶縁膜よりも厚いことを特徴とする端部絶縁体領域27は形成されないので、発明の効果は得られない。また、従来例の図85のような構造と通常のダブルゲートトランジスタ構造とを単に組み合わせると、図70のような形態となり、ゲート絶縁膜よりも厚い端部絶縁体領域27を有する構造は得られないため、本発明の効果は得られない。
なお、この製造方法において、埋め込み絶縁層が酸化剤を拡散しやすい場合、具体的には埋め込み絶縁層がSiO2である場合等には、半導体層下部にも端部絶縁体領域27が形成される。埋め込み絶縁層が酸化剤を拡散しにくい場合、具体的には埋め込み絶縁層がSi34である場合や、埋め込み絶縁層がSiO2であっても膜厚が極めて薄い場合(例えば10nm以下)である場合、半導体層下部には端部絶縁体領域27が形成されない。
このような製造方法を採用することにより、第四の実施形態の素子構造を形成することが可能となる。
(効果)
第四の実施形態は、第三の実施形態に比べて半導体層端部領域44の高さを縮小できるという長所がある。例えば図55の半導体層上部領域28において、遷移領域40よりも上部の半導体層を除去した形態に相当し、構造が単純になるため、半導体層の高さが縮小される。また、キャップ絶縁層8に接する領域で半導体層3を熱酸化するだけで端部絶縁体領域27を形成できるなど、製造方法も容易である。
第四の実施形態は、図56及び図59に示した形態においては、半導体層上部領域と半導体層下部領域の幅が急峻に変化しないため、両者の遷移が急峻な構造を持つ第三の実施形態に比べて第二の課題を解決する効果にやや劣るが、図85の従来例に比べると、本実施形態では半導体層の上部では半導体層とゲート電極の間にゲート絶縁膜4より厚い端部絶縁体27が設けられて、半導体層上部領域の側面にはチャネルがほとんど形成されないので、第二の課題は十分に解決され、充分な素子性能を得ることができる。また、半導体層の上部では半導体層とゲート電極の間にゲート絶縁膜4より厚い端部絶縁体27が設けられるため、第三の実施形態と同様に、第一の課題を解決する能力に優れる。
(第五の実施形態)
[構造]
第五の実施形態による電界効果型トランジスタは、第三の実施形態、第四の実施形態及び第五の実施形態に共通する特徴に加えて、半導体層端部領域44が半導体層主要部43の下部に設けられ、半導体層主要部43の下部に設けられた半導体層端部領域44(半導体層下部端部領域42)とゲート電極5の間には、ゲート絶縁膜4よりも厚い絶縁膜である端部絶縁体領域27が設けられる。
また、第五の実施形態による電界効果型トランジスタは、第三の実施形態、第四の実施形態及び第五の実施形態に共通する特徴に加えて、半導体層端部領域44が半導体層主要部43の上部と半導体層主要部43の下部の両方に設けられ、半導体層主要部43の上部に設けられた半導体層端部領域44とゲート電極5の間、及び半導体層主要部43の下部に設けられた半導体層端部領域44とゲート電極5の間には、ゲート絶縁膜4よりも厚い絶縁膜である端部絶縁体領域27が設けられる。
[製造方法]
第五の実施形態の構造は、例えば第四の実施形態の第二の製造方法により製造される。但し、埋め込み絶縁層2は酸素などの酸化剤を拡散しやすいSiO2で構成されていることが、半導体層の下部に端部絶縁体領域27を形成する上で望ましい。
端部絶縁膜27を形成したのちに、キャップ絶縁層8を除去すれば図68の形態が、キャップ絶縁層8を除去しなければ図66の形態が、それぞれ形成される。
[効果]
第五の実施形態は、半導体層の下部コーナー部(半導体層の下端のコーナー部分)における電位上昇を抑制し、半導体層の下部コーナー部における寄生トランジスタを抑制することにより、トランジスタの特性を向上させる効果を有する。
半導体層主要部の上部および下部の両方に端部半導体領域が設けられ、半導体層の上下両方に端部絶縁体領域27を持つ構造では、半導体層の上部コーナー部および下部コーナー部の両方における電位上昇を抑制し、半導体層の上部コーナー部及び下部コーナー部の両方において寄生トランジスタを抑制することができるの、トランジスタの特性を向上される効果が顕著である。
(第六の実施形態)
本発明の第一から第四の実施形態は、絶縁体上に半導体層が形成されるFinFETだけではなく、埋め込み絶縁層を持たないFinFETに適用されても良い。この例を図71(a)、図71(b)、図72(a)、図72(b)、図73に示す。それぞれ、図1(a)、図10(a)、図13(a)、図41、図60において、埋め込み絶縁層2を用いない形態である。
第六の実施形態は、第一の実施形態から第四の実施形態の製造方法において、埋め込み絶縁層を持つ基板であるSOI基板にかえて、通常の半導体基板、典型的にはシリコン基板を用いた場合に形成される。製造工程の途中における形状を図74(a)に示す。図74(a)は埋め込み絶縁層を持たない基板を用いた場合に、図18(a)に対応する図面である。図74(b)、図74(c)はソース/ドレイン領域が形成され、トランジスタの構造が形成された状態での図面であり、それぞれ図19(a)及び、図19(b)に対応する。
また、これらチャネル形成領域の半導体層の下部に埋め込み絶縁層を持たない形態においては、ゲート電極5と支持基板1との絶縁性を得るために、ゲート電極5の下に、ゲート電極下絶縁膜31を設けることが望ましい。ゲート電極下絶縁膜31は、例えば半導体基板をエッチングにより加工して、凸状の半導体層3を形成したのち、全面にSiO2などの絶縁体をCVD法などの製膜技術によって堆積し、堆積した絶縁体をCMP法などの平坦化技術によって平坦化したのち、半導体層3の裾部における絶縁体の膜厚が適当な膜厚になるまで、堆積した絶縁体をエッチバックすることによって形成できる。ゲート電極下絶縁膜31が形成されたあとは、埋め込み絶縁層を設ける形態と同じ製造方法を適用して製造される。なお、ゲート電極下絶縁膜31がSiO2よりも誘電率が低い材料で形成されると、ゲート電極と支持基板との間の寄生容量抑制という点において望ましい。また、ゲート電極下絶縁膜31をSiO2よりも誘電率が低い材料で形成すると、半導体層3の下部コーナー35における電界集中の抑制にも有効である。
なお、第三の実施形態、第四の実施形態または第五の実施形態に対して第六の実施形態が適用される場合、半導体層3のうち側面が端部絶縁体領域27に接している部分が半導体層端部領域44である。また、半導体層3のうち側面が端部絶縁体領域27に接しておらず、半導体層3の側面がゲート絶縁膜を介してゲート電極に向かい合う部分が半導体層主要部領域43である。
(発明の他の実施形態)
本発明の各実施形態は、単一の半導体領域上に形成されるFinFETに限られるものではなく、チャネル形成領域をなす半導体層が複数の分離したFinFETに対して適用しても良い。すなわち、図75(a)に示すように、それぞれチャネルが形成される複数の半導体層からなるトランジスタに適用されても良く、また、図75(b)に示すように、それぞれチャネルが形成される複数の半導体層がゲートから離れた位置で互いに接続されたトランジスタに適用されても良い。図75(a)及び図75(b)においてA−A’と示した位置が、各実施形態におけるA−A’断面の位置に相当する。
また、本発明の各実施形態では半導体層3の上部コーナー部または下部コーナー部の一方、または半導体層3の上部コーナー部および下部コーナー部の両方が丸められた形状を持っても良い。第三の実施形態では、例えば図41において半導体層3の下部コーナー部、半導体層3において端部絶縁体領域の上端近傍に位置するコーナー部、半導体層3において端部絶縁体領域の下端近傍に位置するコーナー部の少なくとも一つが丸められた形状を持っても良い。
図1(a)の形態において上部コーナー部が丸められた形態を図76に、図10(a)の形態において上部コーナー部が丸められた形態を図77(a)に、図10(b)の形態において上部コーナー部及び下部コーナー部が丸められた形態を図77(b)に、図13(a)の形態において上部コーナー部が丸められた形態を図78(a)に、図13(b)の形態において上部コーナー部及び下部コーナー部が丸められた形態を図78(b)に、図41の形態で半導体層3において端部絶縁体領域の上端近傍に位置するのコーナー部、半導体層3において端部絶縁体領域の下端近傍に位置するのコーナー部の両方が丸められた形態を図79にそれぞれ示す。これらの形態は半導体層を熱酸化することにより形成される。
また、第一の実施形態において半導体層の上部コーナーが丸められるとともに、キャップ絶縁層8も丸められた形態を用いても良い(図87、図88)。このような形態は、ゲート酸化膜の形成に先だって半導体層の犠牲酸化とウエットエッチングを実施することにより形成される。特に犠牲酸化工程における酸化膜厚が厚く、犠牲酸化膜の除去に要するウエットエッチングが長時間を要する場合に、犠牲酸化によって半導体層の角が丸くなるとともに、ウエットエッチング工程においてキャップ絶縁層の角がエッチングされて丸くなった場合に形成される。このような形態においては、半導体層上端と同じ高さ及び半導体層上端よりも低い位置のうち、ゲート絶縁膜の表面がゲート電極側から最も後退した位置におけるゲート絶縁膜表面(ゲート電極側の界面のこと)に対して、キャップ絶縁層の少なくとも一部がゲート電極側に張り出していれば(張り出し幅をWextと図中に示す)、第一の実施形態と同様に上部コーナー部における電界緩和効果が得られる。またこの張り出し幅Wextの大きさについても、第一の実施形態と同様に設定すれば良い。その他作用、原理についても第一の実施形態と同様である。また製造方法についても、上述したように犠牲酸化及び続くウエットエッチング工程における特徴を除いて、第一の実施形態と同じである。なお、図87のようにキャップ絶縁層は半導体層の幅が最も広い位置におけるゲート絶縁膜の表面よりもゲート電極側に突起していることが、上部コーナー部における電界緩和効果を得るために最も好ましい。但し、図88のようにキャップ絶縁層が半導体層の幅が最も広い位置におけるゲート絶縁膜の表面よりもゲート電極側から後退していても、張り出し幅Wextがゼロでなければ、上部コーナー部における電界緩和効果はある程度得られる。
なお、図88の構造のようにキャップ絶縁層8と半導体層3との接触面に平面部がほとんど無い場合、あるいはキャップ絶縁層8と半導体層3との接触面に平面部が全く無い場合においても、張り出し幅Wextは図88のように、水平方向(半導体層3が基板から突起する方向に対して垂直な面内で、チャネル長方向に垂直な方向。)において定義される。
コーナー部を丸めたことにより、第二の課題は完全には解消されなくなるが、本発明の各実施形態とコーナー部を丸めるプロセスを組み合わせると、本発明の各実施形態と組み合わせずに単にコーナー部を丸める場合に比べて、第一の課題を解消できる電界緩和効果を得るために必要な丸め量を減らすことが可能となり、コーナー部の極率半径を小さくすることができる。したがって、本発明の各実施形態とコーナー部を丸めるプロセスを組み合わせると、曲面を持った領域が縮小されるので、第二の課題を完全に解消することはできなくとも、第二の課題を大幅に低減することができる。
(各実施形態における材料、寸法、形状、及びプロセス条件の具体例)
(第一の実施形態)から(第六の実施形態)、及び(その他の実施形態)における材料、寸法、形状及びプロセス条件の具体例を挙げる。
(支持基板)
支持基板1は、通常単結晶のシリコンウエハであるが、石英、ガラス、サファイア、あるいはシリコン以外の半導体など、シリコン基板以外の基板が使われても良い。
(埋め込み絶縁層2)
埋め込み絶縁層2は、通常SiO2であるが、他の絶縁体であっても良く、また複数の材料からなる多層膜であっても良い。また埋め込み絶縁層は多孔質SiO2やSiOF等SiO2よりも誘電率が低い低誘電率材料であっても良い。また、支持基板が石英、ガラス、サファイアなどの絶縁体である場合は、支持基板1が埋め込み絶縁膜2を兼ねても良い。また、埋め込み絶縁層2の厚さは通常50nmから2μm程度、より典型的には50nmから200nmであるが、必要に応じて50nm以下あるいは2μm以上であってもよい。
なお、第六の実施形態においては、埋め込み絶縁層2を持たない構造が用いられる。
(半導体層3)
半導体層3は単結晶であることが、オン電流の向上及びオフ電流の抑制という観点から最も望ましいが、要求されるオン電流の仕様が低い場合、または要求されるオフ電流の仕様が大きい場合は、アモルファス、多結晶など単結晶以外の材料であっても良い。
また、半導体層3をシリコン以外の半導体層で置き換えても良い。また、二種類以上の半導体の組み合わせによって置き換えて良い。
半導体層は基板面から突起した形状を持つ。基板面は一般には支持基板1の上面であるが、埋め込み絶縁層2と支持基板が一体化した構造の場合は埋め込み絶縁層2の上面である。ゲート下絶縁膜31が設けられる場合はゲート下絶縁膜31の上面である。
半導体層3の高さHfin(図82(a)、図83(a)、図71(b)、図72(b)参照)は典型的には20nmから150nm、より典型的には50nmから100nmであり、半導体層の幅Wfin(図82(a)、図83(a)、図72(b)参照)は典型的には5nmから100nmであり、より典型的には15nmから50nmである。但し、Hfin、Wfinともこの範囲以外の値を用いても良い。但し、チャネル形成領域の半導体層はゲート電極にしきい値電圧を印加した状態で空乏化していることが、FinFETの特性(Sファクタの縮小により代表される、ON−OFF特性の急峻化等)を生かすという観点から望ましい。ゲート電極にしきい値電圧を印加した状態で、半導体層の両側面から伸びた空乏層が互いに接触する完全空乏化状態を実現するためには、通常Wfinを50nm以下、より典型的には30nm以下に設定することが好ましい。
(ゲート絶縁膜4)
ゲート絶縁膜4は、シリコンの熱酸化により形成したものであっても良く、他の方法により形成したSiO2膜であっても良い。例えばラジカル酸化によって形成したSiO2膜を用いても良い。また、ゲート絶縁膜をSiO2以外の絶縁材料より置き換えて良い。また、SiO2とそれ以外の絶縁膜との多層膜、あるいはSiO2以外の絶縁膜同士の多層膜に置き換えて良い。また、ゲート絶縁膜をHfO2、HfSiO4などの高誘電率材料に置き換えても良い。
ゲート絶縁膜の酸化膜換算膜厚は典型的には1.2nmから3nmである。但し酸化膜換算膜厚とは、ゲート絶縁膜を構成する絶縁膜の膜厚をゲート絶縁膜の誘電率で割った商にSiO2の誘電率を乗じたものである。ゲート絶縁膜が多層膜である場合には、各層について前記方法で酸化膜換算膜厚を求めてそれらを足し合わせたものである。
(ゲート電極5)
ゲート電極5は、ポリシリコンなどの多結晶半導体であっても良く、また金属や金属化合物等の多結晶半導体以外の導電体であっても良い。ゲート電極5がポリシリコンなどの多結晶半導体で構成される場合、典型的には、ゲート電極5のポリシリコンにはチャネルと同じ導電型である第一導電型の不純物が高濃度に導入される。また、ゲート電極は、置換ゲート(リプレースメント・ゲートとも呼ばれる)プロセスにより形成しても良い。すなわち、一旦ダミー材料によりゲート電極の形状を形成し、ソース/ドレイン領域に第一導電型の不純物を高濃度に導入し、ダミー材料を絶縁膜で覆ったのちに、ダミー材料を除去して得られた空洞中にゲート電極、あるいはゲート絶縁膜とゲート電極を埋設する工程により形成しても良い。
ゲート電極材料がポリシリコン、多結晶シリコン−ゲルマニウム混晶等の半導体により形成される場合、ゲートへの不純物導入は、ソース/ドレインへの不純物導入と同時に行っても良い。また、ゲート電極材料の堆積と同時に行っても良い。また、ゲート電極材料を堆積し、ゲート電極の形状に加工する前に行っても良い。
また、ゲート電極は通常半導体層を跨ぐ構造を持つ。本発明は半導体層の上方と半導体層の側面にゲート電極が配置され、半導体層の上方のゲートからの電界と半導体層の側面のゲートからの電界によって、電界集中が起こるトランジスタにおいて、電界集中を緩和するために特に有効である。
また、半導体層の上方にゲート電極が配置されないが、半導体層の上端よりも上方に延びたゲート電極の側面からの電界により電界集中が起こるFinFET(図93。図93は図92と同じ位置に相当する断面図。)に対して、本発明を適用しても良い。半導体層の上方にゲート電極が配置されないFinFETに第二実施形態を適用した場合を図94に、第三実施形態を適用した場合を図95に示す。図94は図10に、図95は図41に、それぞれ対応する断面図である。
(ソース/ドレイン領域6)
ソース/ドレイン領域6には第一導電型の不純物が高濃度に導入される。なお、本明細書においてソース/ドレイン領域とは、バルクトランジスタにおいて浅いソース/ドレイン領域(エクステンション領域とも呼ばれる)と呼ばれる領域及び深いソース/ドレイン領域と呼ばれる領域を全て含むものとする。FinFETにおいて、エクステンション領域、深いソース/ドレイン領域の定義は一般に明確にされていないが、例えば図75(b)においてゲートに隣接する短冊状の領域に形成されるソース/ドレイン領域とゲートから離れた位置で短冊状の領域が互いに接続された領域の双方を含むものとする。また、ソース/ドレイン領域の寄生抵抗を縮小するために、ソース/ドレイン領域の一部にシリコンなどの半導体をエピタキシャル成長させることにより、ソース/ドレイン領域をなす半導体層の大きさを上方または面内方向に拡大する手法を組み合わせても良い。
本発明では半導体層3のうちゲート電極に覆われない部分にソース/ドレイン領域が設けられる。但し、ゲート電極に覆われない部分に設けられるソース/ドレイン領域に加えて、半導体層3のうちゲート電極に覆われる領域に侵入したソース/ドレイン領域が設けられても良い。半導体層3のうちゲート電極に覆われる領域にソース/ドレイン領域が侵入する場合、半導体層3のうちゲート電極に覆われない部分に設けられるソース/ドレイン領域とゲート電極に覆わる部分に設けられるソース/ドレイン領域は、通常連続的に接続する。
また、ゲート電極に覆われた半導体層から、ある幅のオフセット領域を隔ててソース/ドレイン領域が設けられても良い。この場合寄生抵抗が増すためにドレイン電流が減る代わり、ソース/ドレイン領域端の電界強度が減るので漏れ電流が減る。この構造はドレイン電流の大きさよりも漏れ電流の低減が優先されるDRAM(ダイナミック・ランダム・アクセス・メモリー)のセルトランジスタに適用することが望ましい。
(チャネル形成領域7)
チャネル形成領域7には低濃度のアクセプタまたはドナー不純物が導入される。ゲート電極が第一導電型のポリシリコンである場合は、しきい値電圧を適当な値に設定する必要から典型的には低濃度の第二導電型不純物がチャネル形成領域に導入される。しかし、ゲート電極に第一導電型のポリシリコンあるいは第一導電型のポリシリコンと仕事関数が同程度の材料を用いる場合においてもしきい値電圧が低く設定される場合、あるいはゲート電極に金属、金属シリサイドなどの第一導電型のポリシリコンとは異なる仕事関数を持つ材料を用いる場合には、チャネル形成領域7には不純物を導入しないか、あるいは低濃度の第一導電型の不純物を導入しても良い。
また、チャネル形成領域のうちゲート電極に覆われたソース/ドレイン領域に隣接した領域に、ゲート電極に覆われたソース/ドレイン領域に隣接しない部分に比べて第二導電型不純物がやや高く導入されたハロー領域を設けても良い。
また、チャネル形成領域をなす半導体層3の上部または下部において、第二導電型不純物の濃度を高くすることにより、それぞれ半導体層3の上部コーナー部または下部コーナー部における電位上昇、およびこれに伴う寄生トランジスタを抑制する手法を併用しても良い。
チャネル形成領域をなす半導体層3の上部において、第二導電型不純物の濃度を高くする手法を、第一実施形態に適用した場合を図96に、第二実施形態に適用した場合を図97に、第三実施形態に適用した場合を図98及び図99に示す。図96は図1、図97は図10、図98及び図99は図41に、それぞれ対応する図面である。図中の記号47が第二導電型不純物の濃度が高い領域である。
寄生トランジスタを抑制するために、FinFETの半導体層の上部に高濃度部を設ける技術は特開平6−302817号公報に記載されているが、本発明の各実施形態を併用することにより、寄生トランジスタの抑制に必要な、半導体層上部の不純物濃度を低めに設定できる。半導体層上部の不純物濃度が低めに設定されると、ソース/ドレイン領域端と半導体層上部の高濃度部との間の電界強度が小さくなるので、ソース/ドレイン領域端と半導体層上部の高濃度部との間のリーク電流が低減される。
(キャップ絶縁層8)
キャップ絶縁層8は半導体層3の上部に設けられる。また、ゲート電極5が半導体層3を跨ぐ構造(図1など)では、キャップ絶縁層8はゲート電極の下に設けられる。また、ゲート電極5が半導体層3を跨ぐか、跨がないかにかかわらず、ゲート電極の上端よりも低い位置に、キャップ絶縁層8の少なくとも一部が置かれるように、キャップ絶縁層8は配置される(図94、図95にゲート電極5が半導体層3を跨がない場合を示す。)。
キャップ絶縁層8は、SiO2膜あるいはSi34膜などの単層の絶縁膜であっても良く、SiO2膜、Si34膜などの絶縁膜よりなる多層膜であっても良い。また、キャップ絶縁層8の一部または全部がSiO2よりも低誘電率の材料で構成されても良い。また、キャップ絶縁層8の一部または全部が空洞で構成されても良い。キャップ絶縁層8が空洞及びその空洞の周囲に設けられるSiO2などの絶縁体よりなる保護絶縁膜により構成されても良い。
キャップ絶縁層8の厚さは、ゲート絶縁膜の2倍以上、より典型的にはゲート絶縁膜厚の5倍以上である。キャップ絶縁層8の厚さは、典型的には10nmから100nm、より典型的には10nmから50nmであるが、ゲート絶縁膜厚に対して最低でも2倍以上の膜厚があればよいので、ゲート絶縁膜が薄い場合は10nm以下であっても良い。なお、キャップ絶縁層8の厚さとは、半導体層の上面から垂直な方向に見た厚さであり、通常上下方向の厚さである。また、ゲート絶縁膜とキャップ絶縁層の材質が異なる場合は、ゲート絶縁膜との厚さの比は換算膜厚(物理的な膜厚を誘電率で割って得た商に、定数(通常はSiO2の比誘電率)を乗じたもの)における比較である。
(低誘電率領域10)
半導体層の上部または半導体層下部に設けられる低誘電率領域10の厚さは、典型的には10nmから100nm、より典型的には20nmから50nmである。10nm以上の厚さを持つことが、大きな効果を得るためには望ましい。
低誘電率領域の材料は、SiOF、多孔質のSiO2、多孔質のシロキサン、あるいはSi−O−Si骨格を持つ低誘電率材料など、Siを含みSiO2よりも低誘電率の材料であっても良い。これらの材料は有機材料よりなる低誘電率材料よりも熱処理工程に対する耐性が高いという長所がある。また、低誘電率領域の材料はブラックダイヤモンド、アモルファスカーボン、有機材料よりなる低誘電率材料など、Cを含みSiO2よりも低誘電率の材料であっても良い。これらの材料は一般に熱処理工程に対する耐性が低いので、熱酸化に代えてCVDでゲート絶縁膜を堆積する工程、低温の固相成長によるソース/ドレイン領域の活性化など、トランジスタの製造が低温条件で実施される場合に適用されることが特に望ましい。また、低誘電率領域は空洞であってもよい。また、低誘電率領域を多孔質の材料で形成し、低誘電率領域に多数の空洞が含まれるようにしても良い。
(ダミー層11)
コーナーダミー層22は、製造工程において選択的に除去できる材料であれば良い。たとえば、コーナーダミー層22にSi34を用いる場合は、リン酸によりコーナーダミー層22を選択的にエッチングする。また、ゲート絶縁膜及び埋め込み絶縁層がSi34などフッ酸によりエッチングされない材料により構成される場合は、コーナーダミー層22にSiO2を用いて、フッ酸によりコーナーダミー層22を選択的にエッチングする。
(空洞12)
空洞内は真空であるか、あるいは適当な気体が侵入している。空洞12内は固体材料によって埋められない。
(ゲート側壁14)
ゲート側壁14は、SiO2膜あるいはSi34膜などの単層の絶縁膜であっても良く、SiO2膜、Si34膜などの絶縁膜よりなる多層膜であっても良い。ゲート側壁14の厚さは通常20nmから150nmであるが、素子の微細化が必要な場合等には20nm以下としても良い。
半導体層3の上部または下部に空洞12を形成し、空洞の形成後にゲート側壁14を設ける場合、ゲート側壁14となる絶縁膜を堆積する工程は、被覆性に劣る堆積技術を用いて、空洞が埋まらないようにすることが望ましい。例えば、比較的ガス分圧の高い条件でCVDを実施する。ゲート側壁14が多層膜である場合には、最初に堆積する絶縁膜だけを、被覆性に劣る堆積技術を用いて形成しても良い。
(シリサイド層15)
シリサイド層15は、典型的にはチタンシリサイド、コバルトシリサイド、ニッケルシリサイド、あるいは白金シリサイド等の材料からなるが、これら以外のシリサイドを用いても良い。シリサイド層15は例えばチタン、コバルト、ニッケル、白金などの金属をスパッタリング法などの堆積技術でソース/ドレイン領域上に堆積し、熱処理を行うことによって金属とシリコン層との間でシリサイド化反応を起こすことにより形成する。
(コンタクト17及び配線18)
コンタクト17及び配線18は、通常のコンタクト形成工程及び通常の配線工程により形成される。コンタクト17及び配線18は通常アルミ、銅などの金属により形成され、TiNなど他の導電性材料が適宜組み合わされる。
(支持絶縁膜21)
支持絶縁膜21は、通常CVDなどの製膜技術によって堆積されたSiO2などの絶縁膜であるが、絶縁性が得られるならば、他の方法により形成された膜であっても良く、またSiO2以外の膜であっても良い。
(コーナーダミー層22)
コーナーダミー層22は、製造工程において選択的に除去できる材料であれば良い。たとえば、コーナーダミー層22にSi34を用いる場合は、リン酸によりコーナーダミー層22を選択的にエッチングする。また、ゲート絶縁膜及び埋め込み絶縁層がSi34などフッ酸によりエッチングされない材料により構成される場合は、コーナーダミー層22にSiO2を用いて、フッ酸によりコーナーダミー層22を選択的にエッチングする。
(端部絶縁体領域23、27)
端部絶縁体領域(23、27)は、絶縁性のある材料であれば良く、例えばSiO2、Si34などの材料が挙げられる。また、電界集中を緩和するという観点からは、端部絶縁体領域23、27を、低誘電率領域10と同様の低誘電率材料で形成することがより好ましい。たとえば、SiOF、多孔質の材料、フッ素化カーボン、空洞などが挙げられる。
端部絶縁体領域(23、27)の幅Weiは半導体全体の幅Wfinの半分よりも小さく、ゲート酸化膜よりも厚ければ良い。典型的な上限は15nm程度であり、より典型的には5nmから10nmである。端部絶縁体領域の高さHtopについても特に制限はないが、一般的には上部領域28も含んだ半導体層の全体の高さの半分以下であり、より典型的には5nmから25nmである。
端部絶縁体の幅Weiは一定でなくとも良いが、少なくとも半導体層3の上端部に接する位置において、ゲート酸化膜の厚さよりも大きいことが第一の課題を解決するためには望ましく、また端部絶縁体の幅Weiは一定でない場合、Weiの最大値の典型的な上限は15nm程度であり、より典型的には5nmから10nmである。
(不純物の導入)
イオン注入は、ソース/ドレイン領域、ゲート電極などの、高濃度領域には、典型的には5×1018cm-3から1×1021cm-3のドナー不純物もしくはアクセプタ不純物が導入される。より典型的には、3×1019cm-3から1×1020cm-3のドナー不純物もしくはアクセプタ不純物が導入される。不純物の導入は例えばイオン注入、あるいは気相拡散により行う。イオン注入時の典型的なドーズ量は1×1014cm-2から3×1015cm-2、より典型的には3×1014cm-2から1×1015cm-2である。
チャネル形成領域などの低濃度領域におけるネット不純物濃度(第一導電型不純物濃度と、第二導電型不純物濃度の差の絶対値)は、典型的には1×1017cm-3から1×1019cm-3、より典型的には5×1017cm-3から5×1018cm-3である。但し、これらの典型的な不純物濃度を各領域の主要部分に持つトランジスタにおいても、イオン注入の条件によっては局所的にこれらの典型的な値を超える場合がある。
また、寄生トランジスタの影響が特に顕著であるのは、チャネル形成領域領域における第二導電型のネット不純物濃度が1×1018cm-3以上の場合であるので、本発明を、チャネル形成領域領域における第二導電型のネット不純物濃度が1×1018cm-3以上の電界効果型トランジスタに適用すると特に有効である。また、寄生トランジスタの抑制以外の理由(ゲート絶縁膜の信頼性向上、ゲート絶縁膜の歩留まり向上、さらには第二実施形態の説明において記載したように短チャネル効果の抑制など)で電界集中を緩和することを目的に、チャネル形成領域領域における第二導電型のネット不純物濃度が1×1018cm-3以下の電界効果型トランジスタ、さらにはチャネル形成領域に不純物が導入されないか、チャネル形成領域領域が第一導電型の電界効果型トランジスタに、本発明の各実施形態を適用しても良い。
ソース/ドレイン領域に導入する第一導電型の不純物、及びソース/ドレイン領域に導入する第一導電型の不純物は、nチャネルトランジスタの場合はn型の導電型を持つドナー不純物を、pチャネルトランジスタの場合はp型の導電型を持つアクセプタ不純物を選べば良い。
ハロー領域に導入される第二導電型の不純物は、nチャネルトランジスタの場合はp型の導電型を持つアクセプタ不純物を、pチャネルトランジスタの場合はn型の導電型を持つドナー不純物を選べば良い。
n型不純物の典型例はヒ素、リン、アンチモンである。p型不純物は典型例はホウ素、インジウムである。
イオン注入した不純物の活性化は、イオン注入後、通常の電気炉によるアニール、ランプアニールなどの加熱処理によって行う。なお、チャネル領域へ注入したイオンを活性化するための熱処理は、イオン注入直後に行っても良く、ソース/ドレイン領域に導入した不純物を活性化するための熱処理で兼ねても良い。
ソース/ドレイン領域への不純物の導入はゲート電極の形成後にゲート電極に覆われていない領域に対して導入する方法を用いてもよく、またゲート電極の形成よりも前に、ソース/ドレイン領域が形成されるべき領域にあらかじめ不純物を導入しておく方法を用いても良い。
(ソース/ドレイン領域6、コンタクト17、配線18の配置)
各実施形態におけるソース/ドレイン領域6、層間絶縁膜16、コンタクト17、配線18等、半導体装置を構成する各部分の配置は通常のFinFETと同様である。例えば第一の実施形態を説明する図8及び図9に図示される配置と同じ配置をとる。
なお各実施形態においては、主にnチャネルトランジスタについて説明したが、pチャネルトランジスタにおいては、極性を逆にすれば(例えば、nチャネルトランジスタにおける電位上昇を、pチャネルトランジスタにおいては電位低下と読みかえる。また、nチャネルトランジスタにおけるしきい値電圧の低下を、pチャネルトランジスタにおいてはしきい値電圧の上昇と読みかえる。また、電圧や電位が高いという記載を電圧や電位が低いと読みかえる。また、ドレイン電圧など印加電圧の符号を逆にする。)同様の議論が成り立つ。

Claims (20)

  1. 基体平面から上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層上に設けられ前記ゲート電極下に位置するキャップ絶縁層と、前記半導体層の前記ゲート電極に覆われない領域に形成されたソース/ドレイン領域とを有し、
    前記キャップ絶縁層は、前記基体平面に平行方向であって一対のソース/ドレイン領域を結ぶチャネル長方向に垂直な方向へ、前記ゲート絶縁膜の表面から張り出した張り出し部を有し、
    前記張り出し部は、前記キャップ絶縁層のうち、前記ゲート電極と重なる第1領域と、前記第1領域の両側に位置する第2領域それぞれに形成されていることを特徴とする電界効果型トランジスタ。
  2. 前記張り出し部は、前記キャップ絶縁層の全域に形成されている請求項1に記載の電効果型トランジスタ。
  3. 前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が5nm以上である請求項1又は2記載の電界効果型トランジスタ。
  4. 前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が5nm以上、20nm以下である請求項1又は2記載の電界効果型トランジスタ。
  5. 前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が当該ゲート絶縁膜の厚さの2.5倍以上である請求項1〜4のいずれか一項に記載の電界効果型トランジスタ。
  6. 前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が当該ゲート絶縁膜の厚さの2.5倍以上、10倍以下である請求項1〜4のいずれか一項に記載の電界効果型トランジスタ。
  7. 前記張り出し部は、前記半導体層の基体平面に平行且つチャネル長方向に垂直な方向の幅が最も広い位置におけるゲート絶縁膜表面に対して張り出している請求項1〜6のいずれか1項に記載の電界効果型トランジスタ。
  8. 請求項1〜7のいずれか1項に記載の電界効果型トランジスタの製造方法であって、
    半導体層上にキャップ絶縁層を形成し、前記半導体層および前記キャップ絶縁層をパターニングして基体平面から上方に突起した半導体層とその上にパターニングされたキャップ絶縁層を形成する工程と、
    前記キャップ絶縁層下の半導体層の側面が当該キャップ絶縁層の端部よりも内側に後退するように、前記半導体層の側面をエッチングして当該半導体層を細らせる工程と、
    前記半導体層の側面にゲート絶縁膜を形成する工程とを有する電界効果型トランジスタの製造方法。
  9. ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングしてゲート電極を形成する工程と、
    前記半導体層に不純物を導入してソース/ドレイン領域を形成する工程をさらに有する請求項8記載の電界効果型トランジスタの製造方法。
  10. 前記キャップ絶縁層の少なくとも一部がSiO2よりも誘電率が低い低誘電率材料よりなる請求項1〜7のいずれか一項に記載の電界効果型トランジスタ。
  11. 前記キャップ絶縁層の少なくとも一部に空洞を有する請求項1〜7のいずれか一項に記載の電界効果型トランジスタ。
  12. 前記半導体層と前記空洞の間に、SiO2またはSiO2よりも誘電率が高い保護絶縁膜を有する請求項11に記載の電界効果型トランジスタ。
  13. 前記半導体層の下部に、SiO2よりも誘電率が低い低誘電率領域を有する請求項1〜7のいずれか一項に記載の電界効果型トランジスタ。
  14. 前記半導体層の下部に、SiO2よりも誘電率が低い低誘電率領域を有し、前記ゲート電極の下部には、SiO2よりも誘電率が低い低誘電率領域を有しない請求項1〜7のいずれか一項に記載の電界効果型トランジスタ。
  15. 前記低誘電率領域が空洞よりなる請求項13又は14に記載の電界効果型トランジスタ。
  16. 前記半導体層の下には支持基板を有し、当該半導体層はこの支持基板と一体に接続している請求項1〜7、10〜15のいずれか一項に記載の電界効果型トランジスタ。
  17. 前記の突起した半導体の下には支持基板を有し、当該半導体層はこの支持基板上に埋め込み絶縁膜を介して設けられている請求項1〜7、10〜15のいずれか一項に記載の電界効果型トランジスタ。
  18. 前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が2nm以上である請求項1記載の電界効果型トランジスタ。
  19. 前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が20nm以下である請求項1記載の電界効果型トランジスタ。
  20. 前記張り出し部は、前記ゲート絶縁膜の表面に対する張り出し幅が当該ゲート絶縁膜の厚さの10倍以下である請求項1〜4のいずれか一項に記載の電界効果型トランジスタ。
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