JP2002009289A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
(57)【要約】
【課題】 凹凸のある半導体領域上に形成される電界効
果型トランジスタの製造方法において、ゲート電極に絶
縁膜の側壁を設けるとともに、凹凸のある半導体領域の
側面は絶縁膜に覆われていない構造を形成することを可
能とする。 【解決手段】 ゲート電極またはゲート電極を形成する
ためのダミーゲート電極１１をパターニング後、絶縁膜
２０を堆積し、エッチバックによりゲート電極またはダ
ミーゲート電極の上部を露出させたのち、ここに第一の
側壁２２を設け、続いてエッチバックを行うことによ
り、ゲートサイドウォール２０、２１を設ける。
果型トランジスタの製造方法において、ゲート電極に絶
縁膜の側壁を設けるとともに、凹凸のある半導体領域の
側面は絶縁膜に覆われていない構造を形成することを可
能とする。 【解決手段】 ゲート電極またはゲート電極を形成する
ためのダミーゲート電極１１をパターニング後、絶縁膜
２０を堆積し、エッチバックによりゲート電極またはダ
ミーゲート電極の上部を露出させたのち、ここに第一の
側壁２２を設け、続いてエッチバックを行うことによ
り、ゲートサイドウォール２０、２１を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタ及びその製造方法に関するものである。
ジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】シリコンウェハなどの基板上に設けられ
た絶縁層上に形成される電界効果型トランジスタにおい
て、基板上面に対してほぼ垂直な平面に、主たるチャネ
ルが形成される構造の電界効果型トランジスタは、長谷
川によって特開昭６４−８６７０号公報（第４図）に、
間によって特開昭６４−２７２７０号公報（第２図）
に、久本によって特開平２−２６３４７３号公報（第１
図）に、八木下によって特開平１０−９３０９３号公報
にそれぞれ開示されている。前記公報に開示された構造
の電界効果型トランジスタを図５０を用いて説明する。
なお、図５０は特開昭６４−８６７０号公報の第４図に
相当するものである。
た絶縁層上に形成される電界効果型トランジスタにおい
て、基板上面に対してほぼ垂直な平面に、主たるチャネ
ルが形成される構造の電界効果型トランジスタは、長谷
川によって特開昭６４−８６７０号公報（第４図）に、
間によって特開昭６４−２７２７０号公報（第２図）
に、久本によって特開平２−２６３４７３号公報（第１
図）に、八木下によって特開平１０−９３０９３号公報
にそれぞれ開示されている。前記公報に開示された構造
の電界効果型トランジスタを図５０を用いて説明する。
なお、図５０は特開昭６４−８６７０号公報の第４図に
相当するものである。
【０００３】図５０に示すように半導体基板１０１上に
絶縁体１０２が設けられ、絶縁体１０２上に直方体の半
導体層１０３が設けられる。半導体層１０３の表面には
ゲート絶縁膜１０４が設けられ、表面にゲート絶縁膜１
０４が形成された半導体層１０３を跨いで、ゲート電極
１０５が設けられる。ここで、半導体層１０３の表面と
は、半導体層１０３の上面及び側面をいう。
絶縁体１０２が設けられ、絶縁体１０２上に直方体の半
導体層１０３が設けられる。半導体層１０３の表面には
ゲート絶縁膜１０４が設けられ、表面にゲート絶縁膜１
０４が形成された半導体層１０３を跨いで、ゲート電極
１０５が設けられる。ここで、半導体層１０３の表面と
は、半導体層１０３の上面及び側面をいう。
【０００４】ゲート電極１０５を挟んだ両側の半導体層
１０３は高濃度の不純物が導入されたソース／ドレイン
領域を構成している。図５０に示す例では、直方体の半
導体層１０３のうち、ゲート電極１０５に対して手前側
と奥側に位置する部分が、高濃度の不純物を含むソース
／ドレイン領域を構成している。適当なゲート電圧をゲ
ート電極１０５に印加することにより、直方体の半導体
層１０３の側面に主たるチャネルが形成される。半導体
層１０３の上面にチャネルが形成されても、そのチャネ
ル幅が狭いために、キャリアの伝導には支配的でない。
通常の半導体層１０３の高さ（図５０中のａ）は、チャ
ネル電流が流れる方向に垂直な面内における直方体の幅
（図５０中のｂ）よりも大きい。図５０において、半導
体層１０３の幅（図５０のｂ）を、両側面のチャネルか
ら半導体層１０３の内部に向かって形成される空乏層幅
の合計よりも小さくすることで、動作特性に優れた完全
空乏化型のＭＯＳＦＥＴが得られる。
１０３は高濃度の不純物が導入されたソース／ドレイン
領域を構成している。図５０に示す例では、直方体の半
導体層１０３のうち、ゲート電極１０５に対して手前側
と奥側に位置する部分が、高濃度の不純物を含むソース
／ドレイン領域を構成している。適当なゲート電圧をゲ
ート電極１０５に印加することにより、直方体の半導体
層１０３の側面に主たるチャネルが形成される。半導体
層１０３の上面にチャネルが形成されても、そのチャネ
ル幅が狭いために、キャリアの伝導には支配的でない。
通常の半導体層１０３の高さ（図５０中のａ）は、チャ
ネル電流が流れる方向に垂直な面内における直方体の幅
（図５０中のｂ）よりも大きい。図５０において、半導
体層１０３の幅（図５０のｂ）を、両側面のチャネルか
ら半導体層１０３の内部に向かって形成される空乏層幅
の合計よりも小さくすることで、動作特性に優れた完全
空乏化型のＭＯＳＦＥＴが得られる。
【０００５】一般的にチャネルが形成される半導体層の
両側にゲートを持つ完全空乏化型のＭＯＳＦＥＴは、短
チャネル効果の抑制に優れるという特徴を持つ。図５０
に示す従来例の電界効果型トランジスタを製造する製造
方法は、まず最初に絶縁体１０２上に直方体の半導体層
１０３が配置される構造を何らかの方法により形成し、
続いて半導体層１０３の表面を熱酸化してゲート絶縁膜
１０４を設け、続いてゲート電極材料を堆積した後、こ
れをエッチングにより加工し、ゲート電極１０５を形成
するという製造工程を経て、図５０に示す従来例の電界
効果型トランジスタを得ている。
両側にゲートを持つ完全空乏化型のＭＯＳＦＥＴは、短
チャネル効果の抑制に優れるという特徴を持つ。図５０
に示す従来例の電界効果型トランジスタを製造する製造
方法は、まず最初に絶縁体１０２上に直方体の半導体層
１０３が配置される構造を何らかの方法により形成し、
続いて半導体層１０３の表面を熱酸化してゲート絶縁膜
１０４を設け、続いてゲート電極材料を堆積した後、こ
れをエッチングにより加工し、ゲート電極１０５を形成
するという製造工程を経て、図５０に示す従来例の電界
効果型トランジスタを得ている。
【０００６】
【発明が解決しようとする課題】しかしながら図５０に
示す従来例の縦型電界効果型トランジスタを製造する製
造方法では、ゲートサイドウォール（ゲート側壁）の形
成が困難であるという問題がある。
示す従来例の縦型電界効果型トランジスタを製造する製
造方法では、ゲートサイドウォール（ゲート側壁）の形
成が困難であるという問題がある。
【０００７】縦型でない通常のＭＯＳＦＥＴでは、ソー
ス／ドレインの形成前に、ゲートの側面に絶縁膜の側壁
（以下、ゲートサイドウォールという）を設ける。ここ
で、ゲートサイドウォールは、ソース／ドレイン領域に
対して加工を行う工程、例えば、ソース／ドレイン領域
への不純物の導入、ソース／ドレイン領域のシリサイド
化、ソース／ドレインへの半導体のエピタキシャル成
長，選択成長等の工程において、ゲート電極及びチャネ
ル領域を保護することが目的である。
ス／ドレインの形成前に、ゲートの側面に絶縁膜の側壁
（以下、ゲートサイドウォールという）を設ける。ここ
で、ゲートサイドウォールは、ソース／ドレイン領域に
対して加工を行う工程、例えば、ソース／ドレイン領域
への不純物の導入、ソース／ドレイン領域のシリサイド
化、ソース／ドレインへの半導体のエピタキシャル成
長，選択成長等の工程において、ゲート電極及びチャネ
ル領域を保護することが目的である。
【０００８】縦型でない通常のＭＯＳＦＥＴにおいて、
ゲートサイドウォールを形成する際には、チャネルが形
成される平面上にゲート電極を形成した後、全面に絶縁
膜を一定の厚さで堆積し、その堆積した絶縁膜に対して
ＲＩＥ（リアクティブイオンエッチング）等により異方
的にエッチングを施し、ゲート電極の側面を除いて絶縁
膜を除去するという工程を実施することにより、ゲート
電極の側面にゲートサイドウォール（ゲート側壁）を設
ける。
ゲートサイドウォールを形成する際には、チャネルが形
成される平面上にゲート電極を形成した後、全面に絶縁
膜を一定の厚さで堆積し、その堆積した絶縁膜に対して
ＲＩＥ（リアクティブイオンエッチング）等により異方
的にエッチングを施し、ゲート電極の側面を除いて絶縁
膜を除去するという工程を実施することにより、ゲート
電極の側面にゲートサイドウォール（ゲート側壁）を設
ける。
【０００９】ゲートサイドウォールが設けられると、ゲ
ート電極の側面はゲートサイドウォール（絶縁膜）に保
護され、一方、ゲート電極もゲートサイドウォールのい
ずれもが設けられない位置では、半導体の表面が露出す
るという構造が得られる。
ート電極の側面はゲートサイドウォール（絶縁膜）に保
護され、一方、ゲート電極もゲートサイドウォールのい
ずれもが設けられない位置では、半導体の表面が露出す
るという構造が得られる。
【００１０】このような工程は、凹凸のある構造上に、
膜を堆積したのち、その堆積した膜に適当な条件で異方
性エッチングを施すと、凹凸のある構造の突起部の側面
にだけ、その堆積した膜を残存させることができる、す
なわち凹凸のある構造の突起部の側面に側壁が形成され
る、という原理に基づくものである。
膜を堆積したのち、その堆積した膜に適当な条件で異方
性エッチングを施すと、凹凸のある構造の突起部の側面
にだけ、その堆積した膜を残存させることができる、す
なわち凹凸のある構造の突起部の側面に側壁が形成され
る、という原理に基づくものである。
【００１１】しかし、図５０に示す縦型トランジスタ構
造に対して、縦型でない通常のＭＯＳＦＥＴにおける場
合と同じ方法によってゲートサイドウォールを設けよう
とすると、図５０に示す縦型トランジスタ構造では、半
導体層１０３自体が突起した形状を呈しているために、
半導体層１０３の側面にも側壁が形成される。この場
合、所期の構造である、ゲート電極５の側面だけに側壁
が形成され、ゲート電極５もゲートサイドウォール２２
のいずれもが設けられない位置では半導体層１０３の表
面（図５０に示す縦型トランジスタでは半導体層１０３
の側面が相当）が露出するという、構造を得られない。
造に対して、縦型でない通常のＭＯＳＦＥＴにおける場
合と同じ方法によってゲートサイドウォールを設けよう
とすると、図５０に示す縦型トランジスタ構造では、半
導体層１０３自体が突起した形状を呈しているために、
半導体層１０３の側面にも側壁が形成される。この場
合、所期の構造である、ゲート電極５の側面だけに側壁
が形成され、ゲート電極５もゲートサイドウォール２２
のいずれもが設けられない位置では半導体層１０３の表
面（図５０に示す縦型トランジスタでは半導体層１０３
の側面が相当）が露出するという、構造を得られない。
【００１２】したがって、チャネル面が基板に対してほ
ぼ垂直なトランジスタの製造方法において、ゲートの側
面だけに側壁を持ち、ゲート電極もゲートサイドウォー
ルのいずれもが設けられない位置では、半導体層（図５
０に示す縦型トランジスタでは半導体層１０３の側面が
相当）の表面が露出するという、電界効果型トランジス
タの製造方法が必要となる。
ぼ垂直なトランジスタの製造方法において、ゲートの側
面だけに側壁を持ち、ゲート電極もゲートサイドウォー
ルのいずれもが設けられない位置では、半導体層（図５
０に示す縦型トランジスタでは半導体層１０３の側面が
相当）の表面が露出するという、電界効果型トランジス
タの製造方法が必要となる。
【００１３】本発明の目的は、ＬＳＩを構成する微細な
縦型電界効果型トランジスタ、特に半導体層の両側にゲ
ート電極を有するダブルゲート縦型電界効果型トランジ
スタの製造方法として最適な縦型電界効果型トランジス
タの製造方法と、その製造方法により得られる縦型電界
効果型トランジスタを提供することにある。
縦型電界効果型トランジスタ、特に半導体層の両側にゲ
ート電極を有するダブルゲート縦型電界効果型トランジ
スタの製造方法として最適な縦型電界効果型トランジス
タの製造方法と、その製造方法により得られる縦型電界
効果型トランジスタを提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る縦型電界効果型トランジスタは、突起
形状をもつ半導体領域上に、絶縁膜を介してゲート電極
が設けられ、前記ゲート電極の上部の両側に第一の側壁
が設けられ、前記第一の側壁の下部に位置するゲート電
極の側面に、絶縁膜よりなる側壁が設けられたものであ
る。
め、本発明に係る縦型電界効果型トランジスタは、突起
形状をもつ半導体領域上に、絶縁膜を介してゲート電極
が設けられ、前記ゲート電極の上部の両側に第一の側壁
が設けられ、前記第一の側壁の下部に位置するゲート電
極の側面に、絶縁膜よりなる側壁が設けられたものであ
る。
【００１５】また前記突起形成を持つ半導体が、絶縁体
上に設けられているものである。
上に設けられているものである。
【００１６】また前記突起形成を持つ半導体が、絶縁体
上に配列した略矩形の断面を持つ半導体からなるもので
ある。
上に配列した略矩形の断面を持つ半導体からなるもので
ある。
【００１７】また本発明に係る電界効果型トランジスタ
の製造方法は、突起形状をもつ半導体領域上に、絶縁膜
を介して導電性のゲート電極を設け、前記ゲート電極を
絶縁体中に埋め込む工程と、前記ゲート電極を覆う前記
絶縁体の上部をエッチングにより除去し、前記ゲート電
極の上部を露出させ、引続いて露出した前記ゲート電極
の両側に第一の側壁を設け、前記ゲート電極及び前記第
一の側壁をマスクに前記ゲート電極を覆う前記絶縁体を
エッチバックして、前記第一の側壁の下部において前記
ゲート電極の側面に絶縁体よりなるゲート側壁を形成す
る工程と、前記ゲート電極及び前記ゲート側壁のいずれ
にも覆われていない部位の、前記ゲート電極の両側の半
導体領域に、第一導電型不純物を高濃度に導入したソー
ス／ドレイン領域を設ける工程とを含むものである。
の製造方法は、突起形状をもつ半導体領域上に、絶縁膜
を介して導電性のゲート電極を設け、前記ゲート電極を
絶縁体中に埋め込む工程と、前記ゲート電極を覆う前記
絶縁体の上部をエッチングにより除去し、前記ゲート電
極の上部を露出させ、引続いて露出した前記ゲート電極
の両側に第一の側壁を設け、前記ゲート電極及び前記第
一の側壁をマスクに前記ゲート電極を覆う前記絶縁体を
エッチバックして、前記第一の側壁の下部において前記
ゲート電極の側面に絶縁体よりなるゲート側壁を形成す
る工程と、前記ゲート電極及び前記ゲート側壁のいずれ
にも覆われていない部位の、前記ゲート電極の両側の半
導体領域に、第一導電型不純物を高濃度に導入したソー
ス／ドレイン領域を設ける工程とを含むものである。
【００１８】また本発明に係る電界効果型トランジスタ
の製造方法は、突起形状をもつ半導体領域上にダミーゲ
ート電極を設け、前記ダミーゲート電極を絶縁体中に埋
め込む工程と、前記ダミーゲート電極を覆う前記絶縁体
の上部をエッチングにより除去し、ダミーゲート電極の
上部を露出させ、引続いて露出した前記ダミーゲート電
極の両側に第一の側壁を設け、前記ダミーゲート電極及
び前記第一の側壁をマスクに前記ダミーゲート電極を覆
う前記絶縁体をエッチバックして、前記第一の側壁の下
部において前記ダミーゲート電極の側面に絶縁体よりな
るゲート側壁を形成する工程と、前記ゲート電極及び前
記ゲート側壁のいずれにも覆われていない部位の、前記
ゲート電極の両側の半導体領域に、第一導電型不純物を
高濃度に導入したソース／ドレイン領域を設ける工程
と、前記ダミーゲートを除去して形成される空隙に導電
性材料を埋め込みゲート電極を形成する工程とを含むも
のである。
の製造方法は、突起形状をもつ半導体領域上にダミーゲ
ート電極を設け、前記ダミーゲート電極を絶縁体中に埋
め込む工程と、前記ダミーゲート電極を覆う前記絶縁体
の上部をエッチングにより除去し、ダミーゲート電極の
上部を露出させ、引続いて露出した前記ダミーゲート電
極の両側に第一の側壁を設け、前記ダミーゲート電極及
び前記第一の側壁をマスクに前記ダミーゲート電極を覆
う前記絶縁体をエッチバックして、前記第一の側壁の下
部において前記ダミーゲート電極の側面に絶縁体よりな
るゲート側壁を形成する工程と、前記ゲート電極及び前
記ゲート側壁のいずれにも覆われていない部位の、前記
ゲート電極の両側の半導体領域に、第一導電型不純物を
高濃度に導入したソース／ドレイン領域を設ける工程
と、前記ダミーゲートを除去して形成される空隙に導電
性材料を埋め込みゲート電極を形成する工程とを含むも
のである。
【００１９】また前記第一の側壁がポリシリコンであ
る。
る。
【００２０】また前記ゲート側壁がＳｉＯ2である。
【００２１】また前記ゲート側壁がＳｉ3Ｎ4である。
【００２２】また前記ゲート側壁のうち、ゲート電極ま
たはダミーゲート電極に接する部分の材質がＳｉ3Ｎ4で
あり、Ｓｉ3Ｎ4よりなる層の外側がＳｉＯ2である。
たはダミーゲート電極に接する部分の材質がＳｉ3Ｎ4で
あり、Ｓｉ3Ｎ4よりなる層の外側がＳｉＯ2である。
【００２３】また前記第一の側壁がＳｉ3Ｎ4である。
【００２４】また前記第一の側壁がＳｉ3Ｎ4であり、前
記ゲート側壁がＳｉＯ2である。
記ゲート側壁がＳｉＯ2である。
【００２５】また前記ゲート電極または前記ダミーゲー
ト電極上に、Ｓｉ3Ｎ4の層が設けられるものである。
ト電極上に、Ｓｉ3Ｎ4の層が設けられるものである。
【００２６】また本発明に係る電界効果型トランジスタ
の製造方法は、矩形断面を持つ半導体領域を跨ぐよう
に、ゲート絶縁膜を介してゲート電極を設け、続いてゲ
ート電極のうち、少なくとも前記略矩形の断面を持つ半
導体領域の上端よりも低い位置を絶縁膜で覆うととも
に、前記略矩形の断面を持つ半導体の側面のうちゲート
電極に覆われない領域の少なくとも一部を露出させ、前
記露出した前記略矩形の断面を持つ半導体の側面に、半
導体を選択的に成長させ、選択成長と同時または選択成
長後に選択的に成長させた前記半導体に不純物を導入す
ることにより、選択的に成長させた前記半導体をソース
／ドレイン領域もしくはソース／ドレインエクステンシ
ョン領域となすものである。
の製造方法は、矩形断面を持つ半導体領域を跨ぐよう
に、ゲート絶縁膜を介してゲート電極を設け、続いてゲ
ート電極のうち、少なくとも前記略矩形の断面を持つ半
導体領域の上端よりも低い位置を絶縁膜で覆うととも
に、前記略矩形の断面を持つ半導体の側面のうちゲート
電極に覆われない領域の少なくとも一部を露出させ、前
記露出した前記略矩形の断面を持つ半導体の側面に、半
導体を選択的に成長させ、選択成長と同時または選択成
長後に選択的に成長させた前記半導体に不純物を導入す
ることにより、選択的に成長させた前記半導体をソース
／ドレイン領域もしくはソース／ドレインエクステンシ
ョン領域となすものである。
【００２７】また本発明に係る電界効果型トランジスタ
の製造方法は、略矩形の断面を持つ半導体領域を跨ぐよ
うに、ダミーゲート電極を設け、続いてダミーゲート電
極のうち、少なくとも前記略矩形の断面を持つ半導体領
域の上端よりも低い位置を絶縁膜で覆うとともに、前記
略矩形の断面を持つ半導体の側面のうちダミーゲート電
極に覆われない領域の少なくとも一部を露出させ、前記
露出した前記略矩形の断面を持つ半導体の側面に、半導
体を選択的に成長させ、選択成長と同時または選択成長
後に選択的に成長させた前記半導体に不純物を導入する
ことにより、選択的に成長させた前記半導体をソース／
ドレイン領域もしくはソース／ドレインエクステンショ
ン領域となす工程と、前記ダミーゲート電極を絶縁膜で
覆ったのち、前記ダミーゲート電極の一部を露出させ
て、該ダミーゲート電極をエッチングにより除去し、得
られたスリット中にゲート絶縁膜とゲート電極とを設け
る工程とを含むものである。
の製造方法は、略矩形の断面を持つ半導体領域を跨ぐよ
うに、ダミーゲート電極を設け、続いてダミーゲート電
極のうち、少なくとも前記略矩形の断面を持つ半導体領
域の上端よりも低い位置を絶縁膜で覆うとともに、前記
略矩形の断面を持つ半導体の側面のうちダミーゲート電
極に覆われない領域の少なくとも一部を露出させ、前記
露出した前記略矩形の断面を持つ半導体の側面に、半導
体を選択的に成長させ、選択成長と同時または選択成長
後に選択的に成長させた前記半導体に不純物を導入する
ことにより、選択的に成長させた前記半導体をソース／
ドレイン領域もしくはソース／ドレインエクステンショ
ン領域となす工程と、前記ダミーゲート電極を絶縁膜で
覆ったのち、前記ダミーゲート電極の一部を露出させ
て、該ダミーゲート電極をエッチングにより除去し、得
られたスリット中にゲート絶縁膜とゲート電極とを設け
る工程とを含むものである。
【００２８】また本発明に係る電界効果型トランジスタ
の製造方法は、略矩形の断面を持つ半導体領域を跨ぐよ
うに、絶縁体よりなるダミーゲート電極を設け、続いて
前記略矩形の断面を持つ半導体の側面のうちダミーゲー
ト電極に覆われない領域の少なくとも一部を露出させ、
前記露出した前記略矩形の断面を持つ半導体の側面に、
半導体を選択的に成長させ、選択成長と同時または選択
成長後に選択的に成長させた前記半導体に不純物を導入
することにより、選択的に成長させた半導体をソース／
ドレイン領域もしくはソース／ドレインエクステンショ
ン領域と成す工程と、前記ダミーゲート電極を絶縁膜で
覆ったのち、前記ダミーゲート電極の一部を露出させ
て、該ダミーゲート電極をエッチングにより除去し、得
られたスリット中にゲート絶縁膜とゲート電極とを設け
る工程とを含むものである。
の製造方法は、略矩形の断面を持つ半導体領域を跨ぐよ
うに、絶縁体よりなるダミーゲート電極を設け、続いて
前記略矩形の断面を持つ半導体の側面のうちダミーゲー
ト電極に覆われない領域の少なくとも一部を露出させ、
前記露出した前記略矩形の断面を持つ半導体の側面に、
半導体を選択的に成長させ、選択成長と同時または選択
成長後に選択的に成長させた前記半導体に不純物を導入
することにより、選択的に成長させた半導体をソース／
ドレイン領域もしくはソース／ドレインエクステンショ
ン領域と成す工程と、前記ダミーゲート電極を絶縁膜で
覆ったのち、前記ダミーゲート電極の一部を露出させ
て、該ダミーゲート電極をエッチングにより除去し、得
られたスリット中にゲート絶縁膜とゲート電極とを設け
る工程とを含むものである。
【００２９】また前記略矩形の断面を持つ半導体が複数
配列し、単一のゲート電極または単一のダミーゲート電
極を、配列したこれら複数の略矩形の断面を持つ半導体
を跨ぐように形成するものである。
配列し、単一のゲート電極または単一のダミーゲート電
極を、配列したこれら複数の略矩形の断面を持つ半導体
を跨ぐように形成するものである。
【００３０】また複数配列した前記略矩形の断面を持つ
半導体は、単一のゲート電極または単一のダミーゲート
電極が設けられる位置からある一定の間隔を置いた位置
において、互いに接続するようにして設けられるもので
ある。
半導体は、単一のゲート電極または単一のダミーゲート
電極が設けられる位置からある一定の間隔を置いた位置
において、互いに接続するようにして設けられるもので
ある。
【００３１】また前記略矩形の断面を持つ半導体の側面
への半導体の選択成長時に、単一のゲート電極または単
一のダミーゲート電極が設けられる位置からある一定の
間隔を置いた位置において、選択成長した半導体が互い
に接触して接続するものである。
への半導体の選択成長時に、単一のゲート電極または単
一のダミーゲート電極が設けられる位置からある一定の
間隔を置いた位置において、選択成長した半導体が互い
に接触して接続するものである。
【００３２】また半導体の選択成長を、選択的エピタキ
シャル成長により実施するものである。
シャル成長により実施するものである。
【００３３】また前記略矩形の断面を持つ半導体の側面
へ選択成長した半導体が、少なくともゲート電極または
ダミーゲート電極から一定の範囲内の位置において、ゲ
ート電極またはダミーゲート電極から離れるに従って厚
くなるように形成されるものである。
へ選択成長した半導体が、少なくともゲート電極または
ダミーゲート電極から一定の範囲内の位置において、ゲ
ート電極またはダミーゲート電極から離れるに従って厚
くなるように形成されるものである。
【００３４】また突起形状をもつ半導体領域上に、絶縁
膜を介して導電性のゲート電極を設け、前記ゲート電極
を絶縁体中に埋め込む工程と、前記ゲート電極を覆う前
記絶縁体の上部をエッチングにより除去し、前記ゲート
電極の上部を露出させ、引続いて露出した前記ゲート電
極の両側に第一の側壁を設け、前記ゲート電極及び前記
第一の側壁をマスクに前記ゲート電極を覆う前記絶縁体
をエッチバックして、前記第一の側壁の下部において前
記ゲート電極の側面に絶縁体よりなるゲート側壁を形成
する工程とを含むものである。
膜を介して導電性のゲート電極を設け、前記ゲート電極
を絶縁体中に埋め込む工程と、前記ゲート電極を覆う前
記絶縁体の上部をエッチングにより除去し、前記ゲート
電極の上部を露出させ、引続いて露出した前記ゲート電
極の両側に第一の側壁を設け、前記ゲート電極及び前記
第一の側壁をマスクに前記ゲート電極を覆う前記絶縁体
をエッチバックして、前記第一の側壁の下部において前
記ゲート電極の側面に絶縁体よりなるゲート側壁を形成
する工程とを含むものである。
【００３５】また突起形状をもつ半導体領域上にダミー
ゲート電極を設け、前記ダミーゲート電極を絶縁体中に
埋め込む工程と、前記ダミーゲート電極を覆う前記絶縁
体の上部をエッチングにより除去し、ダミーゲート電極
の上部を露出させ、引続いて露出した前記ダミーゲート
電極の両側に第一の側壁を設け、前記ダミーゲート電極
及び前記第一の側壁をマスクに前記ダミーゲート電極を
覆う前記絶縁体をエッチバックして、前記第一の側壁の
下部において前記ダミーゲート電極の側面に絶縁体より
なるゲート側壁を形成する工程とを含むものである。
ゲート電極を設け、前記ダミーゲート電極を絶縁体中に
埋め込む工程と、前記ダミーゲート電極を覆う前記絶縁
体の上部をエッチングにより除去し、ダミーゲート電極
の上部を露出させ、引続いて露出した前記ダミーゲート
電極の両側に第一の側壁を設け、前記ダミーゲート電極
及び前記第一の側壁をマスクに前記ダミーゲート電極を
覆う前記絶縁体をエッチバックして、前記第一の側壁の
下部において前記ダミーゲート電極の側面に絶縁体より
なるゲート側壁を形成する工程とを含むものである。
【００３６】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。 （実施形態１）図１は本発明に係る縦型電界効果型トラ
ンジスタを示す鳥瞰図、図２は図１の本発明に係る縦型
電界効果型トランジスタを真上から見た平面図である。
図３は図１及び図２のＡ１−Ａ１’線断面図、図４は図
１及び図２のＢ１−Ｂ１’線断面図、図５は図１及び図
２のＣ１−Ｃ１’線断面図である。
より説明する。 （実施形態１）図１は本発明に係る縦型電界効果型トラ
ンジスタを示す鳥瞰図、図２は図１の本発明に係る縦型
電界効果型トランジスタを真上から見た平面図である。
図３は図１及び図２のＡ１−Ａ１’線断面図、図４は図
１及び図２のＢ１−Ｂ１’線断面図、図５は図１及び図
２のＣ１−Ｃ１’線断面図である。
【００３７】図１に示すように、シリコン基板１上に埋
め込み絶縁膜２が設けられ、絶縁膜２上に適当な形にパ
ターニングされた半導体層３が設けられる。半導体層３
には、開口部１０の列が半導体層３を横断するように設
けられる（図２）。開口部１０では半導体層３は除去さ
れ、その開口は埋め込み絶縁膜２に達する。
め込み絶縁膜２が設けられ、絶縁膜２上に適当な形にパ
ターニングされた半導体層３が設けられる。半導体層３
には、開口部１０の列が半導体層３を横断するように設
けられる（図２）。開口部１０では半導体層３は除去さ
れ、その開口は埋め込み絶縁膜２に達する。
【００３８】図２に示すように開口配列領域３４におい
て、半導体層３上及び開口部１０に露出した埋め込み絶
縁膜２上に、開口部１０が配列する方向に長辺を持つゲ
ート電極５が設けられる。ゲート電極５の下部に位置す
る半導体層３（図３参照）は、不純物が導入されない
か、あるいは不純物が低濃度に導入され、適当なゲート
電圧の印加によりチャネルが形成されるチャネル形成領
域７を構成する。
て、半導体層３上及び開口部１０に露出した埋め込み絶
縁膜２上に、開口部１０が配列する方向に長辺を持つゲ
ート電極５が設けられる。ゲート電極５の下部に位置す
る半導体層３（図３参照）は、不純物が導入されない
か、あるいは不純物が低濃度に導入され、適当なゲート
電圧の印加によりチャネルが形成されるチャネル形成領
域７を構成する。
【００３９】チャネル形成領域７を構成する半導体層３
の上面及び側面には絶縁膜（図１の形態では上面、側面
ともにゲート絶縁膜６）が設けられ（図３参照）、チャ
ネル形成領域７を構成する半導体層３は絶縁膜を介して
上面と側面においてゲート電極５に向かい合う（図４参
照）。ここで、少なくともチャネル形成領域７を構成す
る半導体層３の側面に設けられる絶縁膜はゲート絶縁膜
６であり、ゲート電圧の印加により半導体層３の側面に
チャネルが形成される程度まで膜厚を薄く設定される。
の上面及び側面には絶縁膜（図１の形態では上面、側面
ともにゲート絶縁膜６）が設けられ（図３参照）、チャ
ネル形成領域７を構成する半導体層３は絶縁膜を介して
上面と側面においてゲート電極５に向かい合う（図４参
照）。ここで、少なくともチャネル形成領域７を構成す
る半導体層３の側面に設けられる絶縁膜はゲート絶縁膜
６であり、ゲート電圧の印加により半導体層３の側面に
チャネルが形成される程度まで膜厚を薄く設定される。
【００４０】チャネル形成領域７を構成する半導体層３
の上面の絶縁膜は、側面の絶縁膜（ゲート絶縁膜６）と
同程度に薄いゲート絶縁膜でも良く、あるいは側面の絶
縁膜よりも厚く設けられても良い。また半導体層３の上
面の絶縁膜と、側面の絶縁膜の材料は異なっていても良
い。
の上面の絶縁膜は、側面の絶縁膜（ゲート絶縁膜６）と
同程度に薄いゲート絶縁膜でも良く、あるいは側面の絶
縁膜よりも厚く設けられても良い。また半導体層３の上
面の絶縁膜と、側面の絶縁膜の材料は異なっていても良
い。
【００４１】図２に示すように半導体層３のうち、開口
部１０が配列する領域３４の両側に位置する部分は、高
濃度の不純物がドーピングされたソース／ドレイン領域
４を構成する。ソース／ドレイン領域４とチャネル形成
領域７との間の領域は、ソース／ドレイン４と同じ導電
型の不純物が高濃度に導入され、ソース／ドレイン領域
４とチャネル形成領域７を接続するソース／ドレイン接
続部３２を構成することとなる（図２参照）。
部１０が配列する領域３４の両側に位置する部分は、高
濃度の不純物がドーピングされたソース／ドレイン領域
４を構成する。ソース／ドレイン領域４とチャネル形成
領域７との間の領域は、ソース／ドレイン４と同じ導電
型の不純物が高濃度に導入され、ソース／ドレイン領域
４とチャネル形成領域７を接続するソース／ドレイン接
続部３２を構成することとなる（図２参照）。
【００４２】本実施形態のソース／ドレイン領域４はソ
ース／ドレインコンタクト１６（図３５〜図３７）を介
して配線を接続する役割を持つ。またソース／ドレイン
接続部３２は、ソース／ドレイン領域４とチャネル形成
領域７を接続するとともに、不純物の高濃度部とチャネ
ル形成領域が接続する部分の厚さ（伝導経路を構成する
半導体層３の水平幅に相当、また通常の電界効果型トラ
ンジスタの接合深さに相当）を小さくすることにより、
短チャネル効果（トランジスタの微細化に伴うしきい値
電圧など諸特性の変動）を抑制する作用を持つ。
ース／ドレインコンタクト１６（図３５〜図３７）を介
して配線を接続する役割を持つ。またソース／ドレイン
接続部３２は、ソース／ドレイン領域４とチャネル形成
領域７を接続するとともに、不純物の高濃度部とチャネ
ル形成領域が接続する部分の厚さ（伝導経路を構成する
半導体層３の水平幅に相当、また通常の電界効果型トラ
ンジスタの接合深さに相当）を小さくすることにより、
短チャネル効果（トランジスタの微細化に伴うしきい値
電圧など諸特性の変動）を抑制する作用を持つ。
【００４３】なお、本トランジスタにおけるソース／ド
レイン領域４とソース／ドレイン接続部３２を合わせた
部分が通常のシングルドレイン電界効果型トランジスタ
におけるソース／ドレイン領域の作用を持つ部分に相当
する。ソース／ドレイン領域からチャネル形成領域に対
して浅く延長されたソース／ドレインエクステンション
をもつ電界効果型トランジスタに対しては、本実施形態
のソース／ドレイン接続部３２がソース／ドレインエク
ステンションに相当する。
レイン領域４とソース／ドレイン接続部３２を合わせた
部分が通常のシングルドレイン電界効果型トランジスタ
におけるソース／ドレイン領域の作用を持つ部分に相当
する。ソース／ドレイン領域からチャネル形成領域に対
して浅く延長されたソース／ドレインエクステンション
をもつ電界効果型トランジスタに対しては、本実施形態
のソース／ドレイン接続部３２がソース／ドレインエク
ステンションに相当する。
【００４４】図２に図示していないが、ゲート電極５に
覆われていない開口部１０内には、トランジスタが完成
するまでの間に、各種の絶縁膜堆積工程において、各種
の絶縁体が埋め込まれる。但し、開口部１０内がすべて
絶縁体に満たされる必要はなく、絶縁体が埋め込まれな
い空洞が一部に残存しても良い。なお、図２では図を見
やすくするためにゲート絶縁膜６を図示していない。
覆われていない開口部１０内には、トランジスタが完成
するまでの間に、各種の絶縁膜堆積工程において、各種
の絶縁体が埋め込まれる。但し、開口部１０内がすべて
絶縁体に満たされる必要はなく、絶縁体が埋め込まれな
い空洞が一部に残存しても良い。なお、図２では図を見
やすくするためにゲート絶縁膜６を図示していない。
【００４５】各部分の寸法は例えば以下の通りにする。
埋め込み絶縁膜２の厚さは、例えば１００ｎｍとする。
半導体層３の厚さ（図１における高さａに相当する）は
例えば１２０ｎｍとする。開口部１０が配列する方向
（Ａ１−Ａ１’線方向）における開口部１０の幅は１０
０ｎｍ、開口部１０が配列する方向に対して直角な方向
（Ｃ１−Ｃ１’線方向）の開口部１０の幅は３００ｎｍ
とする。二つの開口部１０に挟まれた半導体層３の幅は
５０ｎｍとする。開口配列領域３４の両端では、開口部
１０のほぼ半分の大きさを持つ切り欠きが、半導体層３
に設けられる。ゲート絶縁膜は、形成するトランジスタ
において短チャネル効果を抑制するために適した材料及
び膜厚の組み合わせを持つようにする。ゲート絶縁膜の
材質がＳｉＯ2の場合、典型的な厚さは１．５〜４ｎｍ
である。
埋め込み絶縁膜２の厚さは、例えば１００ｎｍとする。
半導体層３の厚さ（図１における高さａに相当する）は
例えば１２０ｎｍとする。開口部１０が配列する方向
（Ａ１−Ａ１’線方向）における開口部１０の幅は１０
０ｎｍ、開口部１０が配列する方向に対して直角な方向
（Ｃ１−Ｃ１’線方向）の開口部１０の幅は３００ｎｍ
とする。二つの開口部１０に挟まれた半導体層３の幅は
５０ｎｍとする。開口配列領域３４の両端では、開口部
１０のほぼ半分の大きさを持つ切り欠きが、半導体層３
に設けられる。ゲート絶縁膜は、形成するトランジスタ
において短チャネル効果を抑制するために適した材料及
び膜厚の組み合わせを持つようにする。ゲート絶縁膜の
材質がＳｉＯ2の場合、典型的な厚さは１．５〜４ｎｍ
である。
【００４６】但し、埋め込み絶縁膜２の厚さには特に制
限はない。一般にＳＩＭＯＸウェハ（シリコン基板中に
酸素をイオン注入して作製するＳＯＩ基板）では前記埋
め込み絶縁層の厚さは１００ｎｍから４００ｎｍ程度、
張り合わせウェハ（絶縁膜を介して二枚のシリコン基板
を張り合わせて作製したＳＯＩウェハ）の場合に前記埋
め込み絶縁層の厚さは、一般に１〜３μｍ程度である
が、ＥＬＴＲＡＮ技術（多孔質シリコンを形成すること
により、薄膜シリコン層を分離させる技術）を用いた張
り合わせウェハでは、前記埋め込み絶縁層の厚さは、５
０ｎｍ程度のものもある。一般に論理回路においては、
埋め込み絶縁層を介して熱が逃げやすいように、前記埋
め込み絶縁層の厚さは、１５０ｎｍ以下に設定すること
が望ましいが、本発明の効果は埋め込み絶縁層２の厚さ
には影響されず、その厚さには制限はない。
限はない。一般にＳＩＭＯＸウェハ（シリコン基板中に
酸素をイオン注入して作製するＳＯＩ基板）では前記埋
め込み絶縁層の厚さは１００ｎｍから４００ｎｍ程度、
張り合わせウェハ（絶縁膜を介して二枚のシリコン基板
を張り合わせて作製したＳＯＩウェハ）の場合に前記埋
め込み絶縁層の厚さは、一般に１〜３μｍ程度である
が、ＥＬＴＲＡＮ技術（多孔質シリコンを形成すること
により、薄膜シリコン層を分離させる技術）を用いた張
り合わせウェハでは、前記埋め込み絶縁層の厚さは、５
０ｎｍ程度のものもある。一般に論理回路においては、
埋め込み絶縁層を介して熱が逃げやすいように、前記埋
め込み絶縁層の厚さは、１５０ｎｍ以下に設定すること
が望ましいが、本発明の効果は埋め込み絶縁層２の厚さ
には影響されず、その厚さには制限はない。
【００４７】二つの開口部１０に挟まれた半導体層３の
幅は、ゲート長と同程度か、それよりも小さいことが短
チャネル効果抑制の観点から望ましく、ゲート長の半
分、またはそれ以下であることが短チャネル効果抑制の
観点から特に望ましい。ゲート長には特に制限がない
が、本発明が適用される電界効果型トランジスタに対し
て想定される典型的なゲート長は１０ｎｍから０．２５
μｍの範囲である。半導体層３の幅と高さの関係につい
ては、後述の図５３を参照して詳述する。
幅は、ゲート長と同程度か、それよりも小さいことが短
チャネル効果抑制の観点から望ましく、ゲート長の半
分、またはそれ以下であることが短チャネル効果抑制の
観点から特に望ましい。ゲート長には特に制限がない
が、本発明が適用される電界効果型トランジスタに対し
て想定される典型的なゲート長は１０ｎｍから０．２５
μｍの範囲である。半導体層３の幅と高さの関係につい
ては、後述の図５３を参照して詳述する。
【００４８】各部分の材質は、以下の通りにする。埋め
込み絶縁膜２は絶縁体であれば良いが、例えばＳｉＯ2
とする。ＳｉＯ2以外に、例えばＳｉ3Ｎ4、ＡｌＮ、ア
ルミナ、その他金属酸化物よりなる絶縁体、有機材料よ
りなる絶縁体等を用いても良い。また、埋め込み絶縁膜
２を空洞で置き換え、空洞よりなる埋め込み絶縁層をも
つトランジスタを形成してもよい。
込み絶縁膜２は絶縁体であれば良いが、例えばＳｉＯ2
とする。ＳｉＯ2以外に、例えばＳｉ3Ｎ4、ＡｌＮ、ア
ルミナ、その他金属酸化物よりなる絶縁体、有機材料よ
りなる絶縁体等を用いても良い。また、埋め込み絶縁膜
２を空洞で置き換え、空洞よりなる埋め込み絶縁層をも
つトランジスタを形成してもよい。
【００４９】本発明の効果を享受するに当たり、半導体
層３の材質にも特に制限がないが、通常のＬＳＩプロセ
スとの互換性という観点からは、単結晶シリコンが最も
望ましい。ゲート電極５の材質は必要な仕事関数及び導
電率を持つ導電体であれば良い。例えば、ｎ+型または
ｐ+型のポリシリコン、ｎ+型またはｐ+型の多結晶Ｓｉ
Ｇｅ混晶、ｎ+型またはｐ+型の多結晶Ｇｅ、ｎ+型また
はｐ+型の多結晶ＳｉＣ等の半導体、Ｍｏ、Ｗ、Ｔａな
どの金属、ＴｉＮ、ＷＮ等の金属窒化物、白金シリサイ
ド、エルビウムシリサイド等のシリサイド化合物が挙げ
られる。
層３の材質にも特に制限がないが、通常のＬＳＩプロセ
スとの互換性という観点からは、単結晶シリコンが最も
望ましい。ゲート電極５の材質は必要な仕事関数及び導
電率を持つ導電体であれば良い。例えば、ｎ+型または
ｐ+型のポリシリコン、ｎ+型またはｐ+型の多結晶Ｓｉ
Ｇｅ混晶、ｎ+型またはｐ+型の多結晶Ｇｅ、ｎ+型また
はｐ+型の多結晶ＳｉＣ等の半導体、Ｍｏ、Ｗ、Ｔａな
どの金属、ＴｉＮ、ＷＮ等の金属窒化物、白金シリサイ
ド、エルビウムシリサイド等のシリサイド化合物が挙げ
られる。
【００５０】図では、ゲート長（後で形成される二つの
ソース／ドレイン領域を結ぶ方向のゲート電極５の寸
法。図１、図２、図４ではＢ１−Ｂ１’方向、Ｃ１−Ｃ
１’方向の寸法が相当する）は、開口部１０を埋めない
程度に設定され、例えば１５０ｎｍとする。但し、開口
部１０の両端にソース／ドレイン領域が届くように設け
られるのであれば、ゲート電極５は開口部１０を完全に
覆っても良い。チャネル形成領域７を構成する半導体層
３には低濃度の不純物が導入されていても良いし、ある
いは不純物を全く導入しなくとも良い。不純物は例え
ば、ホウ素、リン、ヒ素であり、その濃度は１０19ｃｍ
-3未満である。素子特性の優れた完全空乏化型動作を得
るためには、その濃度は１０18ｃｍ-3未満であることが
望ましい。
ソース／ドレイン領域を結ぶ方向のゲート電極５の寸
法。図１、図２、図４ではＢ１−Ｂ１’方向、Ｃ１−Ｃ
１’方向の寸法が相当する）は、開口部１０を埋めない
程度に設定され、例えば１５０ｎｍとする。但し、開口
部１０の両端にソース／ドレイン領域が届くように設け
られるのであれば、ゲート電極５は開口部１０を完全に
覆っても良い。チャネル形成領域７を構成する半導体層
３には低濃度の不純物が導入されていても良いし、ある
いは不純物を全く導入しなくとも良い。不純物は例え
ば、ホウ素、リン、ヒ素であり、その濃度は１０19ｃｍ
-3未満である。素子特性の優れた完全空乏化型動作を得
るためには、その濃度は１０18ｃｍ-3未満であることが
望ましい。
【００５１】ゲート電極５の材料として、その材料の仕
事関数がしきい値の制御に適した材料を選ぶ場合（Ｍ
ｏ、Ｗ、Ｔａなどの金属、ＴｉＮ、ＷＮ等の金属窒化
物、白金シリサイド、エルビウムシリサイド、ＳｉＧｅ
混晶など）、不純物の導入は必要なく、また導入すると
しても１０18ｃｍ-3未満で良い。また不純物濃度は、両
側側面のチャネルから半導体層３の中央に向かって伸び
る空乏層が、少なくともゲート電極５にしきい値電圧を
印加した状態で、互いに接する程度まで低濃度に設定す
れば、動作特性に優れた完全空乏化動作となるととも
に、ダブルゲート構造がもたらす短チャネル効果に対す
る抑制効果を享受できる。
事関数がしきい値の制御に適した材料を選ぶ場合（Ｍ
ｏ、Ｗ、Ｔａなどの金属、ＴｉＮ、ＷＮ等の金属窒化
物、白金シリサイド、エルビウムシリサイド、ＳｉＧｅ
混晶など）、不純物の導入は必要なく、また導入すると
しても１０18ｃｍ-3未満で良い。また不純物濃度は、両
側側面のチャネルから半導体層３の中央に向かって伸び
る空乏層が、少なくともゲート電極５にしきい値電圧を
印加した状態で、互いに接する程度まで低濃度に設定す
れば、動作特性に優れた完全空乏化動作となるととも
に、ダブルゲート構造がもたらす短チャネル効果に対す
る抑制効果を享受できる。
【００５２】ソース／ドレイン領域４にはチャネルの導
電型と同一導電型を持つ不純物が高濃度に導入される。
ｎチャネルトランジスタの場合、リン、ヒ素などのｎ型
不純物が、ｐチャネルトランジスタの場合にはホウ素な
どのｐ型不純物が導入される。ソース／ドレイン領域４
に導入される不純物の濃度は１０19ｃｍ-3以上であり、
典型的には５×１０19ｃｍ-3〜５×１０20ｃｍ-3であ
る。
電型と同一導電型を持つ不純物が高濃度に導入される。
ｎチャネルトランジスタの場合、リン、ヒ素などのｎ型
不純物が、ｐチャネルトランジスタの場合にはホウ素な
どのｐ型不純物が導入される。ソース／ドレイン領域４
に導入される不純物の濃度は１０19ｃｍ-3以上であり、
典型的には５×１０19ｃｍ-3〜５×１０20ｃｍ-3であ
る。
【００５３】このトランジスタのチャネル形成領域７の
電位は、チャネル形成領域７を構成する半導体層３の両
側面に設けられたゲート電極５により制御されるので、
チャネル形成領域７の電位に対する制御性が高く、短チ
ャネル効果が抑制され、素子の特性が向上する。
電位は、チャネル形成領域７を構成する半導体層３の両
側面に設けられたゲート電極５により制御されるので、
チャネル形成領域７の電位に対する制御性が高く、短チ
ャネル効果が抑制され、素子の特性が向上する。
【００５４】また半導体層３の両側面に配置されたゲー
ト電極５からの電界により、半導体層３の両側面から半
導体層３の内部に向かって形成される二つの空乏層の幅
の合計よりも、半導体層３の幅（図３のＷ3）を小さく
すると、素子を完全空乏化型動作させることができるの
で、サブスレッショルド特性（しきい値電圧以下のゲー
ト電圧を印加した場合、トランジスタが急峻にオフする
度合い）が改善され、基板浮遊効果（半導体層中に余剰
キャリアが蓄積することによる異常動作）が抑制され
る。
ト電極５からの電界により、半導体層３の両側面から半
導体層３の内部に向かって形成される二つの空乏層の幅
の合計よりも、半導体層３の幅（図３のＷ3）を小さく
すると、素子を完全空乏化型動作させることができるの
で、サブスレッショルド特性（しきい値電圧以下のゲー
ト電圧を印加した場合、トランジスタが急峻にオフする
度合い）が改善され、基板浮遊効果（半導体層中に余剰
キャリアが蓄積することによる異常動作）が抑制され
る。
【００５５】チャネル形成領域７を構成する半導体層３
の上面の絶縁膜が薄く、同半導体層３の上面にチャネル
が形成される場合、半導体層３の高さ（図３のｈ3）と
半導体層３の幅（図３のＷ3）が同じであれば、両側面
のチャネル幅（図３では縦方向）の合計は、半導体層３
の上面に形成されるチャネルの幅（図３では横方向）の
２倍となる。半導体層３の高さｈ3が半導体層３の幅Ｗ3
より大きければ、両側面のチャネル幅（図３では縦方
向）の合計は、半導体層３の上面に形成されるチャネル
の幅（図３では横方向）の２倍以上となり、側面のチャ
ネルを、支配的なチャネルとすることができる。
の上面の絶縁膜が薄く、同半導体層３の上面にチャネル
が形成される場合、半導体層３の高さ（図３のｈ3）と
半導体層３の幅（図３のＷ3）が同じであれば、両側面
のチャネル幅（図３では縦方向）の合計は、半導体層３
の上面に形成されるチャネルの幅（図３では横方向）の
２倍となる。半導体層３の高さｈ3が半導体層３の幅Ｗ3
より大きければ、両側面のチャネル幅（図３では縦方
向）の合計は、半導体層３の上面に形成されるチャネル
の幅（図３では横方向）の２倍以上となり、側面のチャ
ネルを、支配的なチャネルとすることができる。
【００５６】従って、チャネル形成領域７を構成する半
導体層３の高さｈ3と同半導体層３の幅Ｗ3を同じとする
か、あるいは、同半導体層３の高さｈ3を半導体層３の
幅Ｗ 3よりも大きくすることが望ましい。
導体層３の高さｈ3と同半導体層３の幅Ｗ3を同じとする
か、あるいは、同半導体層３の高さｈ3を半導体層３の
幅Ｗ 3よりも大きくすることが望ましい。
【００５７】チャネル形成領域７を構成する半導体層３
の側面に形成されるゲート絶縁膜６よりも、等価膜厚
（等価膜厚とは、絶縁膜の厚さを絶縁膜の比誘電率で割
り、得られた商にＳｉＯ2の比誘電率を掛けたものであ
る。）の大きい絶縁膜が、チャネル形成領域７を構成す
る半導体層３の上面に設けられ、その上面にチャネルを
構成するキャリアが誘起されない場合には、チャネルは
チャネル形成領域７を構成する半導体層３の両側面にの
み形成される。この場合、一つの伝導経路（３５）当た
りのチャネル幅は、チャネル形成領域７を構成する半導
体層３の高さの２倍となる。
の側面に形成されるゲート絶縁膜６よりも、等価膜厚
（等価膜厚とは、絶縁膜の厚さを絶縁膜の比誘電率で割
り、得られた商にＳｉＯ2の比誘電率を掛けたものであ
る。）の大きい絶縁膜が、チャネル形成領域７を構成す
る半導体層３の上面に設けられ、その上面にチャネルを
構成するキャリアが誘起されない場合には、チャネルは
チャネル形成領域７を構成する半導体層３の両側面にの
み形成される。この場合、一つの伝導経路（３５）当た
りのチャネル幅は、チャネル形成領域７を構成する半導
体層３の高さの２倍となる。
【００５８】ここで、チャネル形成領域７を構成する半
導体層３の適切な高さｈ3について、図５３を参照して
説明する。チャネル形成領域７と開口部１０とが周期的
に配列する断面において、一点鎖線で区切った一つの周
期を考える。
導体層３の適切な高さｈ3について、図５３を参照して
説明する。チャネル形成領域７と開口部１０とが周期的
に配列する断面において、一点鎖線で区切った一つの周
期を考える。
【００５９】片側の側面におけるチャネル幅をＷとする
と、一つの周期をなす構造において、チャネル幅の合計
は２Ｗとなる。
と、一つの周期をなす構造において、チャネル幅の合計
は２Ｗとなる。
【００６０】一方、図５３におけるチャネル形成領域７
を構成する半導体層３の横方向の幅をＷsi（図３のＷ3
に相当）、チャネル形成領域７を分離する開口部１０の
幅をＷspとすると、一つの周期の幅はＷsi＋Ｗspとな
る。同じ領域に通常のトランジスタ（例えば図５２の構
造）を形成した場合に得られるチャネル幅はＷsi＋Ｗsp
であるから、本発明のトランジスタにおいて通常のトラ
ンジスタよりも大きなチャネル幅を実現するためには、
２Ｗ＞Ｗsi＋Ｗspという条件を満たせば良い。両辺を２
で割ればＷ＞（Ｗsi＋Ｗsp）／２となる。
を構成する半導体層３の横方向の幅をＷsi（図３のＷ3
に相当）、チャネル形成領域７を分離する開口部１０の
幅をＷspとすると、一つの周期の幅はＷsi＋Ｗspとな
る。同じ領域に通常のトランジスタ（例えば図５２の構
造）を形成した場合に得られるチャネル幅はＷsi＋Ｗsp
であるから、本発明のトランジスタにおいて通常のトラ
ンジスタよりも大きなチャネル幅を実現するためには、
２Ｗ＞Ｗsi＋Ｗspという条件を満たせば良い。両辺を２
で割ればＷ＞（Ｗsi＋Ｗsp）／２となる。
【００６１】すなわち、ＷがＷsiとＷspの平均より大き
ければ良い。片側の側面のチャネル幅Ｗと、チャネル形
成領域７の高さｈSiは同じと考えられるので、チャネル
形成領域７を構成する半導体層３の高さｈSi（ｈ3）
が、チャネル形成領域７を構成する半導体層３の幅Ｗsi
と開口部１０幅Ｗspの平均より大きければ良いと言え
る。ここで、典型的な一つの例として、チャネル形成領
域７を構成する半導体層３の幅Ｗsiと開口部１０幅Ｗsp
が同じ場合を考えると、両者の平均はＷsiと等しいの
で、チャネル形成領域７を構成する半導体層３の高さｈ
Siがチャネル形成領域７の幅Ｗsiよりも大きければ良い
という結論が得られる。ＷsiとＷspは必ずしも等しくな
いが、Ｗsi＝Ｗspと仮定して得られるｈSi＞Ｗsiという
条件を、トランジスタを設計する指針として採用すれ
ば、上の条件Ｗ＞（Ｗsi＋Ｗsp）／２から、少なくとも
大きく外れないトランジスタが得られる。
ければ良い。片側の側面のチャネル幅Ｗと、チャネル形
成領域７の高さｈSiは同じと考えられるので、チャネル
形成領域７を構成する半導体層３の高さｈSi（ｈ3）
が、チャネル形成領域７を構成する半導体層３の幅Ｗsi
と開口部１０幅Ｗspの平均より大きければ良いと言え
る。ここで、典型的な一つの例として、チャネル形成領
域７を構成する半導体層３の幅Ｗsiと開口部１０幅Ｗsp
が同じ場合を考えると、両者の平均はＷsiと等しいの
で、チャネル形成領域７を構成する半導体層３の高さｈ
Siがチャネル形成領域７の幅Ｗsiよりも大きければ良い
という結論が得られる。ＷsiとＷspは必ずしも等しくな
いが、Ｗsi＝Ｗspと仮定して得られるｈSi＞Ｗsiという
条件を、トランジスタを設計する指針として採用すれ
ば、上の条件Ｗ＞（Ｗsi＋Ｗsp）／２から、少なくとも
大きく外れないトランジスタが得られる。
【００６２】また、他の典型的な構造として、チャネル
形成領域７を構成する半導体層３の幅を開口部１０の幅
よりも小さくする場合には、Ｗsi＜Ｗspであるので、ｈ
3＞Ｗspという条件を満たせば、上の条件Ｗ＞（Ｗsi＋
Ｗsp）／２を必ず満たすことができる。
形成領域７を構成する半導体層３の幅を開口部１０の幅
よりも小さくする場合には、Ｗsi＜Ｗspであるので、ｈ
3＞Ｗspという条件を満たせば、上の条件Ｗ＞（Ｗsi＋
Ｗsp）／２を必ず満たすことができる。
【００６３】また、この電界効果型トランジスタは、基
板平面にほぼ垂直な半導体層３の側面に形成されるチャ
ネルを、主たる伝導経路とするトランジスタであるにも
かかわらず、ソース／ドレイン、及びゲート電極５の形
状を基板面に投影した際の形状（図２）は、通常の電界
効果型トランジスタ（図５２）と同一であるという特徴
を有する。
板平面にほぼ垂直な半導体層３の側面に形成されるチャ
ネルを、主たる伝導経路とするトランジスタであるにも
かかわらず、ソース／ドレイン、及びゲート電極５の形
状を基板面に投影した際の形状（図２）は、通常の電界
効果型トランジスタ（図５２）と同一であるという特徴
を有する。
【００６４】また、素子領域１５の形状も、中央部を横
断する開口部１０の配列を除けば、通常の電界効果型ト
ランジスタと同一である。すなわち、チャネル形成領域
７及びソース／ドレイン接続部３２は縦型構造を持つ
が、ソース／ドレイン領域の形状は開口部１０の周囲を
除いて通常の電界効果トランジスタと同一である。
断する開口部１０の配列を除けば、通常の電界効果型ト
ランジスタと同一である。すなわち、チャネル形成領域
７及びソース／ドレイン接続部３２は縦型構造を持つ
が、ソース／ドレイン領域の形状は開口部１０の周囲を
除いて通常の電界効果トランジスタと同一である。
【００６５】このため、ソース／ドレイン領域に対する
コンタクト１６、ゲート電極５に対するコンタクト１７
についても、通常の電界効果型トランジスタ（図５２）
と同様のパターン（図３５）及び同様の工程によって作
製することができる。
コンタクト１６、ゲート電極５に対するコンタクト１７
についても、通常の電界効果型トランジスタ（図５２）
と同様のパターン（図３５）及び同様の工程によって作
製することができる。
【００６６】またソース／ドレイン領域についても、開
口部１０の周辺を除けば、通常の電界効果型トランジス
タと同様であるので、ソース／ドレイン領域の形成、シ
リサイド化、あるいは低抵抗化のためにソース／ドレイ
ン領域上に半導体層３をエピタキシャル成長、選択成長
させる工程などにおいて、従来の電界効果型トランジス
タに対するものと同様の工程、あるいは従来のＳＯＩ型
電界効果型トランジスタに対するものと同様の工程を用
いることができる。
口部１０の周辺を除けば、通常の電界効果型トランジス
タと同様であるので、ソース／ドレイン領域の形成、シ
リサイド化、あるいは低抵抗化のためにソース／ドレイ
ン領域上に半導体層３をエピタキシャル成長、選択成長
させる工程などにおいて、従来の電界効果型トランジス
タに対するものと同様の工程、あるいは従来のＳＯＩ型
電界効果型トランジスタに対するものと同様の工程を用
いることができる。
【００６７】従って開口部１０の配列構造を追加するこ
とを除けば、通常のトランジスタの場合とほぼ同一のパ
ターンを用いることができ、また開口部１０の形成及び
開口部１０の周辺に対する加工（例えばゲート電極５の
加工）を除いた工程（例えば、ゲート及びソース／ドレ
インへのコンタクト形成）では、従来の電界効果型トラ
ンジスタに対するものと同一の工程を用いることができ
るという特徴を有する。
とを除けば、通常のトランジスタの場合とほぼ同一のパ
ターンを用いることができ、また開口部１０の形成及び
開口部１０の周辺に対する加工（例えばゲート電極５の
加工）を除いた工程（例えば、ゲート及びソース／ドレ
インへのコンタクト形成）では、従来の電界効果型トラ
ンジスタに対するものと同一の工程を用いることができ
るという特徴を有する。
【００６８】また、チャネル部においては、一定の高さ
（典型的には２００ｎｍ以下、好ましくは１２０ｎｍ以
下、さらに好ましくは６０ｎｍ以下）の縦型トランジス
タが並列に接続される構造を持ち、チャネル幅が各伝導
経路に分散されることになり、チャネル幅の大きいトラ
ンジスタにおいても、チャネル形成領域７の高さが一定
に保たれる。
（典型的には２００ｎｍ以下、好ましくは１２０ｎｍ以
下、さらに好ましくは６０ｎｍ以下）の縦型トランジス
タが並列に接続される構造を持ち、チャネル幅が各伝導
経路に分散されることになり、チャネル幅の大きいトラ
ンジスタにおいても、チャネル形成領域７の高さが一定
に保たれる。
【００６９】またチャネル幅の異なるトランジスタを回
路内に混在させる場合には、単に配列する伝導経路の数
を変えれば良いので、トランジスタの高さを変える必要
がなく、トランジスタの高さにおけるバラツキを生じな
い。
路内に混在させる場合には、単に配列する伝導経路の数
を変えれば良いので、トランジスタの高さを変える必要
がなく、トランジスタの高さにおけるバラツキを生じな
い。
【００７０】またトランジスタの高さを一定の値以下に
保つことができるので、半導体層３の上面からイオン注
入など不純物導入手段により不純物を導入した際におい
ても、半導体層３の基板平面に垂直な上下方向で不純物
濃度の均一性が良い。また、半導体層３の上下方向に対
してゲート寸法（特に、二つのソース／ドレインを結ぶ
方向の長さ、すなわちゲート長）の均一性が良い。また
半導体層３の基板平面方向の厚さについて、上下方向で
の均一性が良い。
保つことができるので、半導体層３の上面からイオン注
入など不純物導入手段により不純物を導入した際におい
ても、半導体層３の基板平面に垂直な上下方向で不純物
濃度の均一性が良い。また、半導体層３の上下方向に対
してゲート寸法（特に、二つのソース／ドレインを結ぶ
方向の長さ、すなわちゲート長）の均一性が良い。また
半導体層３の基板平面方向の厚さについて、上下方向で
の均一性が良い。
【００７１】ここに述べた半導体層３の基板平面に垂直
な上下方向における不純物濃度、ゲート寸法、及び半導
体層３の基板平面方向の厚さについての均一性は、半導
体層３が薄いほど改善される（チャネル部における半導
体層３の高さｈsiは１２０ｎｍ以下が好ましく、６０ｎ
ｍ以下がさらに好ましい）。
な上下方向における不純物濃度、ゲート寸法、及び半導
体層３の基板平面方向の厚さについての均一性は、半導
体層３が薄いほど改善される（チャネル部における半導
体層３の高さｈsiは１２０ｎｍ以下が好ましく、６０ｎ
ｍ以下がさらに好ましい）。
【００７２】また、この電界効果型トランジスタは、チ
ャネル形成領域７を構成する半導体層３の両側面には、
ゲート電極５が設けられており、ダブルゲート構造と呼
ばれる構造を形成する。これは、薄膜（典型的には５０
ｎｍ以下）の半導体層３を挟んで二つのゲート電極５が
設けられる構造であり、例えば関川によりソリッドステ
ートエレクトロニクス２７巻８２７頁１９８４年（Ｔ．
Ｓｅｋｉｋａｗａ、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃ
ｔｒｏｎｉｃｓ、ｖｏｌ.２７、ｐ．８２７、１９８
４）、田中により１９９１年アイ・イー・ディー・エ
ム、テクニカルダイジェスト、６８３頁〜６８６頁
（Ｔ．Ｔａｎａｋａ、１９９１ＩＥＥＥ、ＩＥＤＭ、ｐ
ｐ．６８３〜６８６）にそれぞれ開示されている。関川
及び田中は基板平面に平行な半導体層の上下にゲート電
極を形成する構造を採用することにより、短チャネル効
果が抑制されることを報告している。
ャネル形成領域７を構成する半導体層３の両側面には、
ゲート電極５が設けられており、ダブルゲート構造と呼
ばれる構造を形成する。これは、薄膜（典型的には５０
ｎｍ以下）の半導体層３を挟んで二つのゲート電極５が
設けられる構造であり、例えば関川によりソリッドステ
ートエレクトロニクス２７巻８２７頁１９８４年（Ｔ．
Ｓｅｋｉｋａｗａ、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃ
ｔｒｏｎｉｃｓ、ｖｏｌ.２７、ｐ．８２７、１９８
４）、田中により１９９１年アイ・イー・ディー・エ
ム、テクニカルダイジェスト、６８３頁〜６８６頁
（Ｔ．Ｔａｎａｋａ、１９９１ＩＥＥＥ、ＩＥＤＭ、ｐ
ｐ．６８３〜６８６）にそれぞれ開示されている。関川
及び田中は基板平面に平行な半導体層の上下にゲート電
極を形成する構造を採用することにより、短チャネル効
果が抑制されることを報告している。
【００７３】しかし、上述した刊行物に開示された構造
である、半導体層の上下にゲート電極を設ける構造で
は、上下のゲート電極を同時に形成できないという問題
がある。このため、上下のゲートの位置を自己整合的に
決定できず、上下のゲートの位置がずれるという問題、
あるいは上下のゲートの寸法（特にゲート長、すなわち
ソースとドレインを結ぶ方向のゲートの寸法）を揃えら
れないという問題がある。
である、半導体層の上下にゲート電極を設ける構造で
は、上下のゲート電極を同時に形成できないという問題
がある。このため、上下のゲートの位置を自己整合的に
決定できず、上下のゲートの位置がずれるという問題、
あるいは上下のゲートの寸法（特にゲート長、すなわち
ソースとドレインを結ぶ方向のゲートの寸法）を揃えら
れないという問題がある。
【００７４】一方、本実施形態の構造は、半導体層３の
両側面にゲート電極５を設けることによりダブルゲート
構造を実現し、短チャネル効果を抑制できる上、両側面
のゲート電極５を同時に形成することが容易であり（例
えば後述の実施形態３を参照）、両側面のゲートの位置
ずれ、及び寸法の差を従来の技術に比べ大きく低減でき
る。
両側面にゲート電極５を設けることによりダブルゲート
構造を実現し、短チャネル効果を抑制できる上、両側面
のゲート電極５を同時に形成することが容易であり（例
えば後述の実施形態３を参照）、両側面のゲートの位置
ずれ、及び寸法の差を従来の技術に比べ大きく低減でき
る。
【００７５】次に、図１に示す本発明の縦型電界効果型
トランジスタの変形例について説明する。
トランジスタの変形例について説明する。
【００７６】図６は半導体層３に設ける開口部１０を円
形とした例を示す平面図である。図７は開口配列領域３
４の両端において半導体層３に切り欠きが設けられない
構造である。なお、図６及び図７では、ゲート電極５と
開口部１０との位置関係を解りやすくするために、本来
はゲート電極５の下に隠れている開口部１０の外形線も
表示している。
形とした例を示す平面図である。図７は開口配列領域３
４の両端において半導体層３に切り欠きが設けられない
構造である。なお、図６及び図７では、ゲート電極５と
開口部１０との位置関係を解りやすくするために、本来
はゲート電極５の下に隠れている開口部１０の外形線も
表示している。
【００７７】図８に示すように半導体層３に開口部１０
を設ける際に、開口部１０において、埋め込み絶縁層２
を一定の深さまで掘り下げ、半導体層３の下端よりも少
し下の位置までゲート電極５の下端が達している。
を設ける際に、開口部１０において、埋め込み絶縁層２
を一定の深さまで掘り下げ、半導体層３の下端よりも少
し下の位置までゲート電極５の下端が達している。
【００７８】ゲート電極５の下端と半導体層３の下端の
位置が揃っている場合、あるいはゲート電極５の下端が
半導体層３の下端よりも上に位置する場合、半導体層３
の下端、あるいは半導体層３の下部コーナー（これらは
それぞれ、通常の電界効果型トランジスタにおける素子
領域端、素子領域端のコーナーに相当する）の電位を、
ゲート電極５により充分に制御することが比較的難し
く、ソース・ドレイン間に漏れ電流が流れやすい。
位置が揃っている場合、あるいはゲート電極５の下端が
半導体層３の下端よりも上に位置する場合、半導体層３
の下端、あるいは半導体層３の下部コーナー（これらは
それぞれ、通常の電界効果型トランジスタにおける素子
領域端、素子領域端のコーナーに相当する）の電位を、
ゲート電極５により充分に制御することが比較的難し
く、ソース・ドレイン間に漏れ電流が流れやすい。
【００７９】一方、図８に示すように本発明では、半導
体層３の下端よりも少し下の位置まで、ゲート電極５の
下端が達するようにすると、半導体層３の下端付近にお
ける漏れ電流を抑制しやすくなる。
体層３の下端よりも少し下の位置まで、ゲート電極５の
下端が達するようにすると、半導体層３の下端付近にお
ける漏れ電流を抑制しやすくなる。
【００８０】また図２６に示すように、埋め込み絶縁層
２に対してテーパーエッチングを施して、半導体層３の
下端より下の位置で、埋め込み絶縁層２の側面が傾斜を
持つ形状を形成しても良い。
２に対してテーパーエッチングを施して、半導体層３の
下端より下の位置で、埋め込み絶縁層２の側面が傾斜を
持つ形状を形成しても良い。
【００８１】また図２６において、ゲート電極５の下端
が半導体層３の下端よりも下になるため、半導体層３の
下端の電位に対するゲート電極５の制御性を高めること
ができる。
が半導体層３の下端よりも下になるため、半導体層３の
下端の電位に対するゲート電極５の制御性を高めること
ができる。
【００８２】なお図８及び図２６は、チャネル形成領域
７を構成する半導体層３の側面と上面の両方に同じ膜厚
のゲート絶縁膜６を設けた場合を示したが、半導体層３
の上面と側面での絶縁膜の材質が異なる場合、あるい半
導体層３の上面の絶縁膜が側面の絶縁膜のよりも厚い場
合のそれぞれに適用しても良い。
７を構成する半導体層３の側面と上面の両方に同じ膜厚
のゲート絶縁膜６を設けた場合を示したが、半導体層３
の上面と側面での絶縁膜の材質が異なる場合、あるい半
導体層３の上面の絶縁膜が側面の絶縁膜のよりも厚い場
合のそれぞれに適用しても良い。
【００８３】なお、ここでは半導体層３下の絶縁体（埋
め込み絶縁層２）の下に、支持基板であるシリコン基板
１がある場合を述べたが、本発明は電界効果型トランジ
スタを形成する半導体層３の下に何らかの絶縁体があれ
ば適用できる。例えば、サファイア基板上に半導体層３
を設けたＳＯＳ構造（シリコン・オン・サファイア）
等、半導体層層３下の絶縁体自体が支持基板となる構造
に対しても適用できる。
め込み絶縁層２）の下に、支持基板であるシリコン基板
１がある場合を述べたが、本発明は電界効果型トランジ
スタを形成する半導体層３の下に何らかの絶縁体があれ
ば適用できる。例えば、サファイア基板上に半導体層３
を設けたＳＯＳ構造（シリコン・オン・サファイア）
等、半導体層層３下の絶縁体自体が支持基板となる構造
に対しても適用できる。
【００８４】また、支持基板の材質はシリコンでなくと
も良く、例えば石英、ＡｌＮ等の絶縁体であっても良
い。この構造は、例えば半導体層３となる単結晶シリコ
ンを、ＳＯＩ基板の作製に用いられる一般的な張り合わ
せ工程及び薄膜化工程により、石英、ＡｌＮ等の絶縁体
上に転写すれば形成できる。
も良く、例えば石英、ＡｌＮ等の絶縁体であっても良
い。この構造は、例えば半導体層３となる単結晶シリコ
ンを、ＳＯＩ基板の作製に用いられる一般的な張り合わ
せ工程及び薄膜化工程により、石英、ＡｌＮ等の絶縁体
上に転写すれば形成できる。
【００８５】なお、ＣＭＯＳ構成のインバータ、ＮＡＮ
Ｄゲート、ＮＯＲゲート等のように、ソース／ドレイン
領域の一方が専らソースとして使われ、他方が専らドレ
インとして使われる場合においても、本明細書において
は、両者を含めてソース／ドレインと表現している。
Ｄゲート、ＮＯＲゲート等のように、ソース／ドレイン
領域の一方が専らソースとして使われ、他方が専らドレ
インとして使われる場合においても、本明細書において
は、両者を含めてソース／ドレインと表現している。
【００８６】（実施形態２）次に本発明の他の縦型電界
効果型トランジスタについて説明する。
効果型トランジスタについて説明する。
【００８７】チャネル形成領域７、半導体層３に設ける
開口部１０、ソース／ドレイン領域４の三者の配置につ
いて、実施形態１のトランジスタに対するいくつかの変
形例を述べる。
開口部１０、ソース／ドレイン領域４の三者の配置につ
いて、実施形態１のトランジスタに対するいくつかの変
形例を述べる。
【００８８】図２７から図３４は図２、図６、図７と同
じ位置から見た電界効果型トランジスタの平面図におい
て、特に左端を拡大したものである。
じ位置から見た電界効果型トランジスタの平面図におい
て、特に左端を拡大したものである。
【００８９】図２７から図３４に示すいずれの本発明の
縦型電界効果型トランジスタでは、半導体層３を横断す
るように開口部１０が配列し、開口部１０が配列する方
向に沿って半導体層３を跨ぐゲート電極５が設けられ
る。半導体層３にはゲート電極５及び開口部１０を挟ん
で、高濃度の導電性不純物が導入されたソース／ドレイ
ン域４が設けられている。
縦型電界効果型トランジスタでは、半導体層３を横断す
るように開口部１０が配列し、開口部１０が配列する方
向に沿って半導体層３を跨ぐゲート電極５が設けられ
る。半導体層３にはゲート電極５及び開口部１０を挟ん
で、高濃度の導電性不純物が導入されたソース／ドレイ
ン域４が設けられている。
【００９０】ゲート電極５の下方に位置する半導体層３
は不純物濃度が低いチャネル形成領域７を構成し、チャ
ネルは主にチャネル形成領域７を構成する半導体層３の
側面に形成される。
は不純物濃度が低いチャネル形成領域７を構成し、チャ
ネルは主にチャネル形成領域７を構成する半導体層３の
側面に形成される。
【００９１】なお、図２７から図３４には、ゲート電極
５と開口部１０との位置関係を解りやすくするために、
本来はゲート電極５の下に隠れている開口部１０の外形
線も表示している。またゲート絶縁膜６についても、図
を見やすくするために省略している。
５と開口部１０との位置関係を解りやすくするために、
本来はゲート電極５の下に隠れている開口部１０の外形
線も表示している。またゲート絶縁膜６についても、図
を見やすくするために省略している。
【００９２】実際には図２７〜図３４において、ゲート
絶縁膜６がチャネル形成領域７を構成する半導体層３の
側面に設けられ、チャネル形成領域７を構成する半導体
層３の側面はゲート絶縁膜６を介してゲート電極５に向
かい合う。
絶縁膜６がチャネル形成領域７を構成する半導体層３の
側面に設けられ、チャネル形成領域７を構成する半導体
層３の側面はゲート絶縁膜６を介してゲート電極５に向
かい合う。
【００９３】またチャネル形成領域７を構成する半導体
層３の上面にはゲート絶縁膜６、またはゲート絶縁膜６
よりも等価膜厚の厚い絶縁膜（例えば図１１又は図３９
のパッド酸化膜８とＳｉ3Ｎ4膜９を合わせたもの）が設
けられる。
層３の上面にはゲート絶縁膜６、またはゲート絶縁膜６
よりも等価膜厚の厚い絶縁膜（例えば図１１又は図３９
のパッド酸化膜８とＳｉ3Ｎ4膜９を合わせたもの）が設
けられる。
【００９４】二つのソース／ドレイン領域４の間には、
二つのソース／ドレイン領域４を接続する半導体領域で
ある伝導経路３３が複数設けられた、伝導経路配置領域
３１が設けられている。この伝導経路配置領域３１の構
造は図１から図８、及び図３５に示したトランジスタ及
び、以下に記載するトランジスタ及びその製造方法にお
いても同じである。
二つのソース／ドレイン領域４を接続する半導体領域で
ある伝導経路３３が複数設けられた、伝導経路配置領域
３１が設けられている。この伝導経路配置領域３１の構
造は図１から図８、及び図３５に示したトランジスタ及
び、以下に記載するトランジスタ及びその製造方法にお
いても同じである。
【００９５】図２７における斜線部は、伝導経路３３の
うちの一つを明示したものである。伝導経路３３はチャ
ネル形成領域７と、伝導経路３３中の高不純物濃度領域
であるソース／ドレイン接続部３２からなる。チャネル
形成領域７はゲート電極５の下部に位置する不純物濃度
が低い（あるいは不純物が導入されない）領域である。
うちの一つを明示したものである。伝導経路３３はチャ
ネル形成領域７と、伝導経路３３中の高不純物濃度領域
であるソース／ドレイン接続部３２からなる。チャネル
形成領域７はゲート電極５の下部に位置する不純物濃度
が低い（あるいは不純物が導入されない）領域である。
【００９６】伝導経路３３中のソース／ドレイン接続部
３２は、チャネル形成領域７とソース／ドレイン領域４
との間に位置し、ソース／ドレイン領域４と同じ導電型
の不純物が高濃度に導入された領域である。なお、ゲー
ト電極５の下にソース／ドレイン接続部３２の一部、ま
たはソース／ドレイン領域４の一部が位置する場合、そ
れぞれゲート電極５とソース／ドレイン接続部３２の
間、ゲート電極５とソース／ドレイン４の間に絶縁層が
設けられる。この絶縁層の厚さはゲート絶縁膜と同程度
であっても良く、またゲート絶縁膜よりも厚くても良
い。
３２は、チャネル形成領域７とソース／ドレイン領域４
との間に位置し、ソース／ドレイン領域４と同じ導電型
の不純物が高濃度に導入された領域である。なお、ゲー
ト電極５の下にソース／ドレイン接続部３２の一部、ま
たはソース／ドレイン領域４の一部が位置する場合、そ
れぞれゲート電極５とソース／ドレイン接続部３２の
間、ゲート電極５とソース／ドレイン４の間に絶縁層が
設けられる。この絶縁層の厚さはゲート絶縁膜と同程度
であっても良く、またゲート絶縁膜よりも厚くても良
い。
【００９７】また伝導経路３３の形態は、チャネル形成
領域７、伝導経路３３中の高不純物濃度領域（ソース／
ドレイン接続部３２）の両方がゲート電極５の下に配置
されるものであっても良い（図２８）。
領域７、伝導経路３３中の高不純物濃度領域（ソース／
ドレイン接続部３２）の両方がゲート電極５の下に配置
されるものであっても良い（図２８）。
【００９８】さらに、チャネル形成領域７、ソース／ド
レイン接続部３２に加えて、ソース／ドレイン領域４の
一部もゲート電極５の下部に位置する形態を取っても良
い（図２８）。また伝導経路３３中にソース／ドレイン
接続部３２を持たず、チャネル形成領域７とソース／ド
レイン領域４が直接接続する形態としてもよいものであ
る（図２９）。
レイン接続部３２に加えて、ソース／ドレイン領域４の
一部もゲート電極５の下部に位置する形態を取っても良
い（図２８）。また伝導経路３３中にソース／ドレイン
接続部３２を持たず、チャネル形成領域７とソース／ド
レイン領域４が直接接続する形態としてもよいものであ
る（図２９）。
【００９９】また、図２７〜図２９には、開口部１０の
基板平面への投射形状が、少なくともソース／ドレイン
領域４付近において曲線を描く場合を示したが、図３０
〜図３１に示すように、開口部１０の形状が六角形、八
角形等の多角形であっても良い。また図４６〜図４９に
示すように、ゲート電極５の延長方向（開口部１０が配
列する方向に同じ）に対して傾いた、ほぼ正方形である
四角形であっても良い。また、図３３及び３４に示すよ
うに、開口部１０の幅がソース／ドレイン領域４側のあ
る範囲において狭くなる形態を持っても良い。
基板平面への投射形状が、少なくともソース／ドレイン
領域４付近において曲線を描く場合を示したが、図３０
〜図３１に示すように、開口部１０の形状が六角形、八
角形等の多角形であっても良い。また図４６〜図４９に
示すように、ゲート電極５の延長方向（開口部１０が配
列する方向に同じ）に対して傾いた、ほぼ正方形である
四角形であっても良い。また、図３３及び３４に示すよ
うに、開口部１０の幅がソース／ドレイン領域４側のあ
る範囲において狭くなる形態を持っても良い。
【０１００】図２７〜図３１、図３３、図３４及び図４
６〜図４９に示した実施形態においては、いずれの場合
においても、開口部１０の配列方向（ソース／ドレイン
を結ぶ方向に対して垂直で、基板表面に平行な方向）の
開口部１０の幅Ｗspは、開口部１０中央（二つのソース
／ドレインから等距離の位置）における値（図２７のＷ
sp1）に比べて、ソース／ドレイン領域付近において小
さくなる（例えば図２７のＷsp2）。逆に、伝導経路３
３を構成する半導体層３の幅Ｗsiは、チャネル形成領域
中央（二つのソース／ドレインから等距離の位置）にお
ける値（図２７のＷsi1）に比べ、ソース／ドレイン領
域４付近において大きくなり（例えば図２７の
Ｗsi2）、ソース／ドレイン領域４に接続する位置にお
いて最大となる。
６〜図４９に示した実施形態においては、いずれの場合
においても、開口部１０の配列方向（ソース／ドレイン
を結ぶ方向に対して垂直で、基板表面に平行な方向）の
開口部１０の幅Ｗspは、開口部１０中央（二つのソース
／ドレインから等距離の位置）における値（図２７のＷ
sp1）に比べて、ソース／ドレイン領域付近において小
さくなる（例えば図２７のＷsp2）。逆に、伝導経路３
３を構成する半導体層３の幅Ｗsiは、チャネル形成領域
中央（二つのソース／ドレインから等距離の位置）にお
ける値（図２７のＷsi1）に比べ、ソース／ドレイン領
域４付近において大きくなり（例えば図２７の
Ｗsi2）、ソース／ドレイン領域４に接続する位置にお
いて最大となる。
【０１０１】すなわち、図２７〜図３１、図３３、図３
４及び図４６〜図４９の形状は、いずれも、チャネル形
成領域７からソース／ドレイン領域４にかけて半導体層
３の幅Ｗsiが広がる形態を持つが、この場合、チャネル
形成領域７の横方向の幅Ｗsi、あるいは少なくともチャ
ネル形成領域７の中央部における幅Ｗsiが小さくなるの
で、通常のＳＯＩ型電界効果型トランジスタにおいて半
導体層を薄膜化することと同じく、Ｓファクタの改善、
短チャネル効果の抑制などに効果があり、トランジスタ
の特性が向上する。
４及び図４６〜図４９の形状は、いずれも、チャネル形
成領域７からソース／ドレイン領域４にかけて半導体層
３の幅Ｗsiが広がる形態を持つが、この場合、チャネル
形成領域７の横方向の幅Ｗsi、あるいは少なくともチャ
ネル形成領域７の中央部における幅Ｗsiが小さくなるの
で、通常のＳＯＩ型電界効果型トランジスタにおいて半
導体層を薄膜化することと同じく、Ｓファクタの改善、
短チャネル効果の抑制などに効果があり、トランジスタ
の特性が向上する。
【０１０２】その一方、ソース／ドレイン領域に接する
位置では伝導経路３３を構成する半導体層３の幅が大き
くなるので、寄生抵抗が低減できる。
位置では伝導経路３３を構成する半導体層３の幅が大き
くなるので、寄生抵抗が低減できる。
【０１０３】さらに、高濃度の不純物を含む領域である
ソース／ドレイン接続部３２を有する（図２７、図２
８、図３０、図３１、図３３、図３４、図４６〜図４９
の形状）伝導経路３３を持つ場合、ソース／ドレイン接
続部３２とチャネル形成領域７との接触面積が小さくな
る。
ソース／ドレイン接続部３２を有する（図２７、図２
８、図３０、図３１、図３３、図３４、図４６〜図４９
の形状）伝導経路３３を持つ場合、ソース／ドレイン接
続部３２とチャネル形成領域７との接触面積が小さくな
る。
【０１０４】通常の電界効果型トランジスタにおいて高
濃度不純物領域であるドレイン接合を浅く形成した場
合、高不純物濃度で接合の浅いソース／ドレインエクス
テンションを設けた場合、あるいはＳＯＩ型電界効果型
トランジスタにおいて半導体層を薄膜化することにより
高濃度不純物領域であるドレインを薄く形成した場合等
と同じく、高濃度不純物領域とチャネル形成領域が接触
する部分で、高濃度不純物領域の断面積が減るので、短
チャネル効果が抑制され、トランジスタの特性が向上す
る。
濃度不純物領域であるドレイン接合を浅く形成した場
合、高不純物濃度で接合の浅いソース／ドレインエクス
テンションを設けた場合、あるいはＳＯＩ型電界効果型
トランジスタにおいて半導体層を薄膜化することにより
高濃度不純物領域であるドレインを薄く形成した場合等
と同じく、高濃度不純物領域とチャネル形成領域が接触
する部分で、高濃度不純物領域の断面積が減るので、短
チャネル効果が抑制され、トランジスタの特性が向上す
る。
【０１０５】本発明によれば、開口部１０の配列方向に
おけるソース／ドレイン接続部３２の幅をチャネル形成
領域７を構成する半導体層３と接する部分では小さくす
ることにより短チャネル効果抑制作用が得られると同時
に、開口部１０の配列方向におけるソース／ドレイン接
続部３２の幅をソース／ドレイン領域４と接する部分で
は大きくすることにより寄生抵抗抑制作用が得られ、上
述した第３の課題を抑制できる。
おけるソース／ドレイン接続部３２の幅をチャネル形成
領域７を構成する半導体層３と接する部分では小さくす
ることにより短チャネル効果抑制作用が得られると同時
に、開口部１０の配列方向におけるソース／ドレイン接
続部３２の幅をソース／ドレイン領域４と接する部分で
は大きくすることにより寄生抵抗抑制作用が得られ、上
述した第３の課題を抑制できる。
【０１０６】また開口部１０の形状は図３２のような四
角形でも良い。この場合、Ｗsi、Ｗ spはともに一定であ
る。この場合は、構造が単純であり、製造が容易である
という特徴がある。また、以下に述べるように、寄生容
量３６が小さいという特徴がある。
角形でも良い。この場合、Ｗsi、Ｗ spはともに一定であ
る。この場合は、構造が単純であり、製造が容易である
という特徴がある。また、以下に述べるように、寄生容
量３６が小さいという特徴がある。
【０１０７】次にゲート側面とソース／ドレイン側面間
の寄生容量３６について、図５４〜図５７を参照して説
明する。図５４はゲート端とソース／ドレイン領域４の
間に開口（もしくは開口内に絶縁体が埋め込まれた空
間）がある場合を示す平面図である。図５４に示す形態
は、ソース／ドレイン接続部３２のうち少なくとも一部
がゲートに覆われていない場合に相当する。
の寄生容量３６について、図５４〜図５７を参照して説
明する。図５４はゲート端とソース／ドレイン領域４の
間に開口（もしくは開口内に絶縁体が埋め込まれた空
間）がある場合を示す平面図である。図５４に示す形態
は、ソース／ドレイン接続部３２のうち少なくとも一部
がゲートに覆われていない場合に相当する。
【０１０８】図５５はゲート端とソース／ドレイン領域
４の間に開口（もしくは開口内に絶縁体が埋め込まれた
空間）がない場合を示す平面図である。図５４に示す形
態は、ソース／ドレイン接続部３２のすべてがゲートに
覆われている場合に相当する。
４の間に開口（もしくは開口内に絶縁体が埋め込まれた
空間）がない場合を示す平面図である。図５４に示す形
態は、ソース／ドレイン接続部３２のすべてがゲートに
覆われている場合に相当する。
【０１０９】なお図５４及び図５５では、図を見やすく
するために、実際にはゲート電極５の下に隠れている開
口部１０の外形線及びゲート絶縁膜６の外形線を明示し
ている。
するために、実際にはゲート電極５の下に隠れている開
口部１０の外形線及びゲート絶縁膜６の外形線を明示し
ている。
【０１１０】図５６、図５７はそれぞれ図５４のＡ２０
５−Ａ２０５’線断面図、図５５のＡ２０６−Ａ２０
６’線断面図である。
５−Ａ２０５’線断面図、図５５のＡ２０６−Ａ２０
６’線断面図である。
【０１１１】図５４、図５６に示すゲート端とソース／
ドレイン領域の間に開口部１０がある構造では、ゲート
５の側面とソース／ドレイン領域４の側面が開口部１０
に相当する間隔だけ離れるので、ゲート側面とソース／
ドレイン側面間の寄生容量３６は小さい。
ドレイン領域の間に開口部１０がある構造では、ゲート
５の側面とソース／ドレイン領域４の側面が開口部１０
に相当する間隔だけ離れるので、ゲート側面とソース／
ドレイン側面間の寄生容量３６は小さい。
【０１１２】これに対して図５５、図５７に示すゲート
端とソース／ドレイン領域の間に開口部がない構造で
は、ゲート側面とソース／ドレイン側面の距離が小さい
ので、ゲート側面とソース／ドレイン側面間の寄生容量
３６は大きくなり、素子の高速動作に不利になる。
端とソース／ドレイン領域の間に開口部がない構造で
は、ゲート側面とソース／ドレイン側面の距離が小さい
ので、ゲート側面とソース／ドレイン側面間の寄生容量
３６は大きくなり、素子の高速動作に不利になる。
【０１１３】本発明に係る縦型電界効果型トランジスタ
の開口部１０には、ＰＳＧの堆積工程、層間絶縁膜の堆
積工程等の絶縁膜を堆積する工程において、ＳｉＯ2、
ＰＳＧ等の絶縁膜が埋め込まれるが、開口部１０内がＳ
ｉＯ2、ＰＳＧ等の絶縁体により完全に満たされていて
も、あるいは開口部１０内に絶縁体に満たされない空洞
が残存した場合にも、図５４及び図５６の構造における
寄生容量３６が、図５５あるいは図５７の構造における
寄生容量３６よりも小さくなることに変わりはない。
の開口部１０には、ＰＳＧの堆積工程、層間絶縁膜の堆
積工程等の絶縁膜を堆積する工程において、ＳｉＯ2、
ＰＳＧ等の絶縁膜が埋め込まれるが、開口部１０内がＳ
ｉＯ2、ＰＳＧ等の絶縁体により完全に満たされていて
も、あるいは開口部１０内に絶縁体に満たされない空洞
が残存した場合にも、図５４及び図５６の構造における
寄生容量３６が、図５５あるいは図５７の構造における
寄生容量３６よりも小さくなることに変わりはない。
【０１１４】したがって、ソース／ドレイン接続部３２
のうち、少なくとも一部が、側面、上面ともゲート電極
５に覆われていない構造（図２７、図３０〜図３４、及
び図４６〜図４９の構造）は、寄生容量の低減において
有利と言える。
のうち、少なくとも一部が、側面、上面ともゲート電極
５に覆われていない構造（図２７、図３０〜図３４、及
び図４６〜図４９の構造）は、寄生容量の低減において
有利と言える。
【０１１５】図１、図６、図７、図２７〜図３４の構造
では、チャネル面が（１００）面（あるいはこれに等価
な面）または（１００）面（あるいはこれに等価な面）
から小さく傾いた面になるように、開口部１０の配列方
向が［１００］方向（あるいはこれに等価な方向）にな
るようにする。正方形の開口部１０の一辺が開口部１０
の配列方向に対して４５度傾いた図４６から図４９の構
造では、開口部１０の配列方向が［１１０］方向（ある
いはこれに等価な方向）になるようにすると、チャネル
面が（１００）面（あるいはこれに等価な方向）に形成
される。
では、チャネル面が（１００）面（あるいはこれに等価
な面）または（１００）面（あるいはこれに等価な面）
から小さく傾いた面になるように、開口部１０の配列方
向が［１００］方向（あるいはこれに等価な方向）にな
るようにする。正方形の開口部１０の一辺が開口部１０
の配列方向に対して４５度傾いた図４６から図４９の構
造では、開口部１０の配列方向が［１１０］方向（ある
いはこれに等価な方向）になるようにすると、チャネル
面が（１００）面（あるいはこれに等価な方向）に形成
される。
【０１１６】チャネル面が（１００）面または（１０
０）面から小さく傾いた面に形成されると、界面準位が
少ない点、またチャネルキャリアの移動度が大きい点に
おいて優れた特性が得られる。
０）面から小さく傾いた面に形成されると、界面準位が
少ない点、またチャネルキャリアの移動度が大きい点に
おいて優れた特性が得られる。
【０１１７】なお、図４６から図４９は同一のトランジ
スタに関する図であり、図４６は開口部とゲート電極の
位置関係を示し、図４７はソース／ドレイン及びゲート
に対するコンタクト形成後の平面図、図４８は半導体層
の形状に対する鳥瞰図、図４９はゲート電極形成後の鳥
瞰図であり、図４９においては図を見やすくするために
ゲート絶縁膜を省略している。
スタに関する図であり、図４６は開口部とゲート電極の
位置関係を示し、図４７はソース／ドレイン及びゲート
に対するコンタクト形成後の平面図、図４８は半導体層
の形状に対する鳥瞰図、図４９はゲート電極形成後の鳥
瞰図であり、図４９においては図を見やすくするために
ゲート絶縁膜を省略している。
【０１１８】また、図４９は、ソース／ドレイン接続部
３２において、マスク膜９とパッド膜８が除去された場
合について示している（両者は必ずしも除去されなくて
も良い）。
３２において、マスク膜９とパッド膜８が除去された場
合について示している（両者は必ずしも除去されなくて
も良い）。
【０１１９】なお本実施形態に記載した様々な開口部、
及びソース／ドレイン接続部の形状は、実施形態１に記
載の各種形態に対して適用することができる。また本実
施形態に記載した様々な開口部、及びソース／ドレイン
接続部の形状は、チャネル形成領域の上部にチャネル形
成領域の側面と同じ厚さの絶縁膜があるトランジスタ、
チャネル形成領域の上部にチャネル形成領域の側面より
も厚い絶縁膜があるトランジスタ、チャネル形成領域の
上部に多層の絶縁膜があるトランジスタに適用でき、こ
れらいずれに適用しても、本発明の効果を得ることがで
きる。
及びソース／ドレイン接続部の形状は、実施形態１に記
載の各種形態に対して適用することができる。また本実
施形態に記載した様々な開口部、及びソース／ドレイン
接続部の形状は、チャネル形成領域の上部にチャネル形
成領域の側面と同じ厚さの絶縁膜があるトランジスタ、
チャネル形成領域の上部にチャネル形成領域の側面より
も厚い絶縁膜があるトランジスタ、チャネル形成領域の
上部に多層の絶縁膜があるトランジスタに適用でき、こ
れらいずれに適用しても、本発明の効果を得ることがで
きる。
【０１２０】（実施形態３）次に本発明に係る実施形態
１及び実施形態２に示した縦型電界効果型トランジスタ
を製造する製造方法を工程順に説明する。
１及び実施形態２に示した縦型電界効果型トランジスタ
を製造する製造方法を工程順に説明する。
【０１２１】図９に示すように、シリコン基板１上に厚
さ１００ｎｍのＳｉＯ2よりなる埋め込み絶縁層２を持
ち、その上部に厚さ１２０ｎｍの単結晶シリコン層より
なる半導体層３を持つＳＯＩ（シリコン・オン・インシ
ュレータ）基板を用意する。
さ１００ｎｍのＳｉＯ2よりなる埋め込み絶縁層２を持
ち、その上部に厚さ１２０ｎｍの単結晶シリコン層より
なる半導体層３を持つＳＯＩ（シリコン・オン・インシ
ュレータ）基板を用意する。
【０１２２】次に半導体層３の上面を２０ｎｍ熱酸化す
ることにより半導体層３上にパッド酸化膜８を設け、パ
ッド酸化膜８上にＣＶＤ法により厚さ５０ｎｍのＳｉ3
Ｎ4膜９を設ける。
ることにより半導体層３上にパッド酸化膜８を設け、パ
ッド酸化膜８上にＣＶＤ法により厚さ５０ｎｍのＳｉ3
Ｎ4膜９を設ける。
【０１２３】次にリソグラフィ工程により、開口部が配
列したパターンを持つレジストパターンを設け、これを
マスクとして、ＲＩＥ等の通常のエッチング工程により
パッド酸化膜８及びＳｉ3Ｎ4膜９をパターニングする。
列したパターンを持つレジストパターンを設け、これを
マスクとして、ＲＩＥ等の通常のエッチング工程により
パッド酸化膜８及びＳｉ3Ｎ4膜９をパターニングする。
【０１２４】次に図１０に示すように、開口部１０が配
列したパターンを含む一定の領域（例えば図９において
Ａ９の点線で囲んだ範囲）を覆うレジストパターンを設
け、このレジストパターンをマスクとして、Ｓｉ3Ｎ4膜
９、パッド酸化膜８をＲＩＥによりパターニングする。
列したパターンを含む一定の領域（例えば図９において
Ａ９の点線で囲んだ範囲）を覆うレジストパターンを設
け、このレジストパターンをマスクとして、Ｓｉ3Ｎ4膜
９、パッド酸化膜８をＲＩＥによりパターニングする。
【０１２５】引き続いてレジストを除去したのち、残っ
たＳｉ3Ｎ4膜９、パッド酸化膜８をマスクとして、シリ
コンに対するエッチング速度がＳｉ3Ｎ4膜に対するエッ
チング速度より速い選択的なＲＩＥ（リアクティブイオ
ンエッチング、反応性イオンエッチング）を行い、半導
体層３をパターニングする。
たＳｉ3Ｎ4膜９、パッド酸化膜８をマスクとして、シリ
コンに対するエッチング速度がＳｉ3Ｎ4膜に対するエッ
チング速度より速い選択的なＲＩＥ（リアクティブイオ
ンエッチング、反応性イオンエッチング）を行い、半導
体層３をパターニングする。
【０１２６】図１０に示す段階で、一定の領域（この場
合、Ａ９の点線で囲んだ範囲）以外のＳｉ3Ｎ4膜９、パ
ッド酸化膜８、半導体層３が取り除かれる。
合、Ａ９の点線で囲んだ範囲）以外のＳｉ3Ｎ4膜９、パ
ッド酸化膜８、半導体層３が取り除かれる。
【０１２７】またシリコンのエッチングに続いて、Ｓｉ
Ｏ2に対するエッチング速度がＳｉ3Ｎ4膜に対するエッ
チング速度より速い選択的ＲＩＥを行うことにより、開
口部１０においてＳｉＯ2膜２の上端が半導体層３の下
端よりも下に位置する形状（図８）、あるいは開口部１
０においてＳｉＯ2膜２の表面が傾斜した形状（図２
６）を得ることもできる。またＳｉ3Ｎ4膜９とパッド膜
（パッド酸化膜８）の二層構造は、Ｓｉ3Ｎ4膜９だけの
単層構造であっても良い（以下、適宜、単層構造と多層
構造のものを併せて、マスク膜９という）。
Ｏ2に対するエッチング速度がＳｉ3Ｎ4膜に対するエッ
チング速度より速い選択的ＲＩＥを行うことにより、開
口部１０においてＳｉＯ2膜２の上端が半導体層３の下
端よりも下に位置する形状（図８）、あるいは開口部１
０においてＳｉＯ2膜２の表面が傾斜した形状（図２
６）を得ることもできる。またＳｉ3Ｎ4膜９とパッド膜
（パッド酸化膜８）の二層構造は、Ｓｉ3Ｎ4膜９だけの
単層構造であっても良い（以下、適宜、単層構造と多層
構造のものを併せて、マスク膜９という）。
【０１２８】またマスク膜の材質は半導体層３を選択的
にエッチングできる材料であれば良く、例えばＳｉＯ2
でも良い。また、開口部１０の形状は、ここに示した形
に限らない。例えば、図２７〜図３４、図４６から図４
９に示した形であっても良い。ここで述べた工程におい
てＳｉＯ2からなるパッド膜８を設けた主な理由は、Ｓ
ｉ3Ｎ4膜９と半導体層３が直接接触することによって半
導体層３に応力がかかることを防ぐこと、Ｓｉ3Ｎ4膜９
と半導体層３が直接接触することによってＳｉ 3Ｎ4膜９
と半導体層３との界面に多量の界面準位が発生すること
を防ぐこと等、Ｓｉ3Ｎ4膜９と半導体層３が直接接触す
ることにより発生する問題を避けることにある。Ｓｉ3
Ｎ4膜９と半導体層３が直接接触させることにより発生
する問題の影響が小さい場合は、パッド酸化膜８を省略
しても良い。
にエッチングできる材料であれば良く、例えばＳｉＯ2
でも良い。また、開口部１０の形状は、ここに示した形
に限らない。例えば、図２７〜図３４、図４６から図４
９に示した形であっても良い。ここで述べた工程におい
てＳｉＯ2からなるパッド膜８を設けた主な理由は、Ｓ
ｉ3Ｎ4膜９と半導体層３が直接接触することによって半
導体層３に応力がかかることを防ぐこと、Ｓｉ3Ｎ4膜９
と半導体層３が直接接触することによってＳｉ 3Ｎ4膜９
と半導体層３との界面に多量の界面準位が発生すること
を防ぐこと等、Ｓｉ3Ｎ4膜９と半導体層３が直接接触す
ることにより発生する問題を避けることにある。Ｓｉ3
Ｎ4膜９と半導体層３が直接接触させることにより発生
する問題の影響が小さい場合は、パッド酸化膜８を省略
しても良い。
【０１２９】また図１０に示す構造を形成した後、、エ
ッチングにより半導体層３に開口部１０を形成し、その
後埋め込み絶縁層２の上部をエッチングする場合、エッ
チングによりマスク膜が全て失われることを防ぐため
に、マスク膜の材質と埋め込み絶縁層２の材質との組み
合わせを、埋め込み絶縁層だけを選択的にエッチングで
きるように選ぶことが好ましい。また、この条件が成り
立たない組み合わせである場合は、以下のようにする。
例えば、マスク膜９が埋め込み絶縁層２と同じＳｉＯ2
である場合、埋め込み絶縁層２のエッチング時にマスク
膜９の一部が除去されることを見込んで、マスク膜９を
厚めにすれば良い。一般的に言えば、開口部１０におけ
る半導体層３のエッチング後に埋め込み絶縁層２をエッ
チングする場合で、かつ埋め込み絶縁層２の材質とマス
ク膜９の材質が同じである場合、埋め込み絶縁層２をエ
ッチングする深さＴboxovよりも、マスク膜の厚さＴ
maskを大きくすれば良い。
ッチングにより半導体層３に開口部１０を形成し、その
後埋め込み絶縁層２の上部をエッチングする場合、エッ
チングによりマスク膜が全て失われることを防ぐため
に、マスク膜の材質と埋め込み絶縁層２の材質との組み
合わせを、埋め込み絶縁層だけを選択的にエッチングで
きるように選ぶことが好ましい。また、この条件が成り
立たない組み合わせである場合は、以下のようにする。
例えば、マスク膜９が埋め込み絶縁層２と同じＳｉＯ2
である場合、埋め込み絶縁層２のエッチング時にマスク
膜９の一部が除去されることを見込んで、マスク膜９を
厚めにすれば良い。一般的に言えば、開口部１０におけ
る半導体層３のエッチング後に埋め込み絶縁層２をエッ
チングする場合で、かつ埋め込み絶縁層２の材質とマス
ク膜９の材質が同じである場合、埋め込み絶縁層２をエ
ッチングする深さＴboxovよりも、マスク膜の厚さＴ
maskを大きくすれば良い。
【０１３０】また、半導体層３が露出した後、半導体層
３の表面にゲート絶縁膜を形成する前に露出した半導体
層３の側面の平坦化と清浄化を行うための熱処理工程を
追加しても良く、例えば水素アニールを実施する。典型
的な水素アニールの条件は１０〜５００００Ｐａ、８５
０〜１１００℃、５〜６０分程度とする。但し、特に開
口部１０間の間隔が狭く半導体層３の基板平面方向の厚
さが薄い場合には、半導体層３の凝集を避けるため、よ
り短時間、あるいはより低温で熱処理しても良い。また
水素雰囲気中にＨＣｌ等、他の気体を混合しても良い。
３の表面にゲート絶縁膜を形成する前に露出した半導体
層３の側面の平坦化と清浄化を行うための熱処理工程を
追加しても良く、例えば水素アニールを実施する。典型
的な水素アニールの条件は１０〜５００００Ｐａ、８５
０〜１１００℃、５〜６０分程度とする。但し、特に開
口部１０間の間隔が狭く半導体層３の基板平面方向の厚
さが薄い場合には、半導体層３の凝集を避けるため、よ
り短時間、あるいはより低温で熱処理しても良い。また
水素雰囲気中にＨＣｌ等、他の気体を混合しても良い。
【０１３１】また半導体層３を横断するように配列する
開口部１０を設けたのち、露出した半導体層３の側面を
ＳｉＯ2膜で覆い、温度９８０℃以上（より望ましくは
温度１２００℃以上）、１時間以上の熱処理を実施する
ことにより、露出した半導体層３の側面を平坦化する工
程を追加しても良い。ここで、９８０℃以上の温度はＳ
ｉＯ2膜に流動性を持たせるために必要な温度であり、
１２００℃以上の温度は流動の顕著化に必要な温度であ
る。熱処理は窒素中で行うか、あるいはＡｒなどの不活
性ガス中で行う。また熱処理を行う雰囲気に酸素を混合
し、露出した半導体層３の側面を酸化させることによ
り、チャネル形成領域７を構成する半導体層３の幅Ｗsi
を小さく（チャネル形成領域７を構成する半導体層３の
基板平面方向の厚さを薄く）する工程を実施しても良
い。
開口部１０を設けたのち、露出した半導体層３の側面を
ＳｉＯ2膜で覆い、温度９８０℃以上（より望ましくは
温度１２００℃以上）、１時間以上の熱処理を実施する
ことにより、露出した半導体層３の側面を平坦化する工
程を追加しても良い。ここで、９８０℃以上の温度はＳ
ｉＯ2膜に流動性を持たせるために必要な温度であり、
１２００℃以上の温度は流動の顕著化に必要な温度であ
る。熱処理は窒素中で行うか、あるいはＡｒなどの不活
性ガス中で行う。また熱処理を行う雰囲気に酸素を混合
し、露出した半導体層３の側面を酸化させることによ
り、チャネル形成領域７を構成する半導体層３の幅Ｗsi
を小さく（チャネル形成領域７を構成する半導体層３の
基板平面方向の厚さを薄く）する工程を実施しても良
い。
【０１３２】また半導体層３を横断するように配列する
開口部１０を設けたのち、露出した半導体層３の側面を
絶縁膜で覆う。この絶縁膜は、例えばＳｉＯ2膜、Ｓｉ3
Ｎ4膜等の絶縁体よりなり、また例えば複数の絶縁体か
らなる多層膜よりなる。レーザービーム、電子ビーム等
のビーム、電気ヒータ等の熱源により加熱することによ
って、伝導経路あるいはチャネル形成領域が形成される
半導体領域（半導体層）のうち側面付近の一部領域を溶
融して、再結晶化させる工程を行っても良い。
開口部１０を設けたのち、露出した半導体層３の側面を
絶縁膜で覆う。この絶縁膜は、例えばＳｉＯ2膜、Ｓｉ3
Ｎ4膜等の絶縁体よりなり、また例えば複数の絶縁体か
らなる多層膜よりなる。レーザービーム、電子ビーム等
のビーム、電気ヒータ等の熱源により加熱することによ
って、伝導経路あるいはチャネル形成領域が形成される
半導体領域（半導体層）のうち側面付近の一部領域を溶
融して、再結晶化させる工程を行っても良い。
【０１３３】また、同じくレーザービーム、電子ビーム
等のビーム、電気ヒータ等の熱源により加熱することに
より、伝導経路あるいはチャネル形成領域が形成される
半導体領域（突起形状の半導体層）の全体を溶融し、溶
融した領域を再結晶化しても良い。この工程の目的は、
ＲＩＥ工程により半導体層３の側面に発生した凹凸を平
坦化することである。レーザービームや電子ビーム等の
ビームのパワー及びエネルギー、電気ヒータの温度、ビ
ーム及び電気ヒータの走査速度は、望ましくは伝導経路
あるいはチャネル形成領域が形成される半導体領域（突
起形状の半導体層）の表面だけが溶融してその内部は溶
融しないか、あるいは伝導経路が形成される突起部は溶
融してソース／ドレイン領域が形成される半導体領域
（突起形状の半導体層）は溶融しない程度に設定される
ことが好ましい。
等のビーム、電気ヒータ等の熱源により加熱することに
より、伝導経路あるいはチャネル形成領域が形成される
半導体領域（突起形状の半導体層）の全体を溶融し、溶
融した領域を再結晶化しても良い。この工程の目的は、
ＲＩＥ工程により半導体層３の側面に発生した凹凸を平
坦化することである。レーザービームや電子ビーム等の
ビームのパワー及びエネルギー、電気ヒータの温度、ビ
ーム及び電気ヒータの走査速度は、望ましくは伝導経路
あるいはチャネル形成領域が形成される半導体領域（突
起形状の半導体層）の表面だけが溶融してその内部は溶
融しないか、あるいは伝導経路が形成される突起部は溶
融してソース／ドレイン領域が形成される半導体領域
（突起形状の半導体層）は溶融しない程度に設定される
ことが好ましい。
【０１３４】これは、ビーム走査の後、基板の温度が低
下する過程で、それぞれ溶融していない半導体領域（突
起形状の半導体層）の内部の領域、あるいは溶融してい
ないソース／ドレイン領域を種結晶（シード）として、
溶融した領域を再結晶化させるためである。
下する過程で、それぞれ溶融していない半導体領域（突
起形状の半導体層）の内部の領域、あるいは溶融してい
ないソース／ドレイン領域を種結晶（シード）として、
溶融した領域を再結晶化させるためである。
【０１３５】また溶融再結晶化に伴い、埋め込み絶縁層
２中に発生した固定電荷またはトラップ等の欠陥を除去
することを目的として、溶融結晶化後に高温の熱処理工
程（１０００℃以上、典型的には１３００〜１３６０
℃、１時間以上、酸化雰囲気または非酸化雰囲気）、ま
たは酸化雰囲気中のより低温の熱処理工程を行っても良
い。
２中に発生した固定電荷またはトラップ等の欠陥を除去
することを目的として、溶融結晶化後に高温の熱処理工
程（１０００℃以上、典型的には１３００〜１３６０
℃、１時間以上、酸化雰囲気または非酸化雰囲気）、ま
たは酸化雰囲気中のより低温の熱処理工程を行っても良
い。
【０１３６】次にＣＶＤ法を用いて、ＳｉＯ2よりなる
ダミーゲート絶縁膜１８を形成するための絶縁膜を１０
ｎｍ堆積し、ＲＩＥによりエッチバック（平坦部に堆積
した材料膜を除去して、側壁部に堆積した材料膜を残す
工程）することにより、半導体層３における開口部１０
の内壁及び半導体層３の側面（素子領域をなす半導体層
３の周囲の側面）にダミーゲート絶縁膜１８を設ける。
ダミーゲート絶縁膜１８を形成するための絶縁膜を１０
ｎｍ堆積し、ＲＩＥによりエッチバック（平坦部に堆積
した材料膜を除去して、側壁部に堆積した材料膜を残す
工程）することにより、半導体層３における開口部１０
の内壁及び半導体層３の側面（素子領域をなす半導体層
３の周囲の側面）にダミーゲート絶縁膜１８を設ける。
【０１３７】引き続いてＣＶＤによりポリシリコンを堆
積し、これを通常のリソグラフィ及びＲＩＥにより加工
し、ダミーゲート電極１１を設ける。この段階での形状
は、パッド酸化膜８、Ｓｉ3Ｎ4膜９が存在すること、ゲ
ート絶縁膜６及びゲート電極５の代わりにそれぞれダミ
ーゲート絶縁膜１８、ダミーゲート電極１１があること
を除けば、図１と同様である（図３９においてダミーゲ
ート電極１１が設けられた形状に相当。但し、図３９で
は図を見やすくするため、ダミーゲート絶縁膜１８を省
略）。
積し、これを通常のリソグラフィ及びＲＩＥにより加工
し、ダミーゲート電極１１を設ける。この段階での形状
は、パッド酸化膜８、Ｓｉ3Ｎ4膜９が存在すること、ゲ
ート絶縁膜６及びゲート電極５の代わりにそれぞれダミ
ーゲート絶縁膜１８、ダミーゲート電極１１があること
を除けば、図１と同様である（図３９においてダミーゲ
ート電極１１が設けられた形状に相当。但し、図３９で
は図を見やすくするため、ダミーゲート絶縁膜１８を省
略）。
【０１３８】ここで、ダミーゲート絶縁膜１８及びダミ
ーゲート電極１１を形成したのは、後に、これらを除去
して得られた空間に、改めてゲート絶縁膜６及びゲート
電極５を形成する、いわゆる置換ゲート工程を実施する
ための準備である。
ーゲート電極１１を形成したのは、後に、これらを除去
して得られた空間に、改めてゲート絶縁膜６及びゲート
電極５を形成する、いわゆる置換ゲート工程を実施する
ための準備である。
【０１３９】置換ゲート工程を行わない場合は、ここで
ダミーゲート絶縁膜１８を形成する代わりにゲート絶縁
膜６を、ダミーゲート電極１１を形成する代わりにゲー
ト電極５をそれぞれ形成し（図３９においてゲート電極
５が設けられた形状に相当。但し、図３９では図を見や
すくするため、ゲート絶縁膜６を省略）、引き続いて、
以下に述べるソース／ドレイン接続領域への不純物導
入、ソース／ドレインの形成、配線の形成を実施してト
ランジスタを形成すれば良い。この場合、図１１から図
１６に至る工程において、ダミーゲート絶縁膜１８に代
えてゲート絶縁膜６が、ダミーゲート電極１１に代えて
ゲート電極５が設けられた形状が得られる。
ダミーゲート絶縁膜１８を形成する代わりにゲート絶縁
膜６を、ダミーゲート電極１１を形成する代わりにゲー
ト電極５をそれぞれ形成し（図３９においてゲート電極
５が設けられた形状に相当。但し、図３９では図を見や
すくするため、ゲート絶縁膜６を省略）、引き続いて、
以下に述べるソース／ドレイン接続領域への不純物導
入、ソース／ドレインの形成、配線の形成を実施してト
ランジスタを形成すれば良い。この場合、図１１から図
１６に至る工程において、ダミーゲート絶縁膜１８に代
えてゲート絶縁膜６が、ダミーゲート電極１１に代えて
ゲート電極５が設けられた形状が得られる。
【０１４０】また、ここ（図１１に至る工程）で、ダミ
ーゲート絶縁膜１８をＣＶＤにより堆積したのは、もし
も熱酸化によりダミーゲート絶縁膜１８を形成すると、
ダミーゲート絶縁膜１８の除去後に、マスク膜（この場
合はパッド酸化膜８とＳｉ3Ｎ4膜９の二層膜）の基板平
面方向の幅よりもチャネル形成領域７を構成する半導体
層３の基板平面方向幅が狭くなるために、マスク膜の下
部でチャネル形成領域７を構成する半導体層３がマスク
膜の端よりも後退して段差が発生し、垂直方向の平坦性
が悪化しやすいという問題を防ぐことに特に注意を払っ
たためである。
ーゲート絶縁膜１８をＣＶＤにより堆積したのは、もし
も熱酸化によりダミーゲート絶縁膜１８を形成すると、
ダミーゲート絶縁膜１８の除去後に、マスク膜（この場
合はパッド酸化膜８とＳｉ3Ｎ4膜９の二層膜）の基板平
面方向の幅よりもチャネル形成領域７を構成する半導体
層３の基板平面方向幅が狭くなるために、マスク膜の下
部でチャネル形成領域７を構成する半導体層３がマスク
膜の端よりも後退して段差が発生し、垂直方向の平坦性
が悪化しやすいという問題を防ぐことに特に注意を払っ
たためである。
【０１４１】しかし、一般には、ゲート絶縁膜６及びダ
ミーゲート絶縁膜１８は、ＳｉＯ2以外の絶縁膜であっ
ても良く、また熱酸化により形成したＳｉＯ2膜であっ
ても良い。一般にダミーゲート絶縁膜１８は、半導体層
３に対して選択的に除去可能な材料であれば良い。
ミーゲート絶縁膜１８は、ＳｉＯ2以外の絶縁膜であっ
ても良く、また熱酸化により形成したＳｉＯ2膜であっ
ても良い。一般にダミーゲート絶縁膜１８は、半導体層
３に対して選択的に除去可能な材料であれば良い。
【０１４２】また、ダミーゲート電極１１をＳｉ3Ｎ
4等、半導体層３に対して選択的に除去できる材料によ
り形成しても良く、ダミーゲート電極１１が半導体層３
に対して選択的に除去できる場合にはダミーゲート絶縁
膜１８を省略しても良い。
4等、半導体層３に対して選択的に除去できる材料によ
り形成しても良く、ダミーゲート電極１１が半導体層３
に対して選択的に除去できる場合にはダミーゲート絶縁
膜１８を省略しても良い。
【０１４３】引き続いてＳｉ3Ｎ4膜に対して選択性のあ
る条件下でＲＩＥを実施してダミーゲート電極１１の下
部以外のダミーゲート絶縁膜を除去し、次いで全体にＰ
ＳＧ（リンガラス）膜１２を２００ｎｍ堆積し、ＲＩＥ
によりこれをエッチバックすることにより、開口部１０
の内壁と、半導体層３の側面に側壁状のＰＳＧ膜１２を
設ける。
る条件下でＲＩＥを実施してダミーゲート電極１１の下
部以外のダミーゲート絶縁膜を除去し、次いで全体にＰ
ＳＧ（リンガラス）膜１２を２００ｎｍ堆積し、ＲＩＥ
によりこれをエッチバックすることにより、開口部１０
の内壁と、半導体層３の側面に側壁状のＰＳＧ膜１２を
設ける。
【０１４４】この段階での構造を、図１０のＡ１０−Ａ
１０’線断面図である図１１、図１０のＢ１０−Ｂ１
０’線断面図である図１２、図１０のＣ１０−Ｃ１０’
線断面図である図１３に示す。
１０’線断面図である図１１、図１０のＢ１０−Ｂ１
０’線断面図である図１２、図１０のＣ１０−Ｃ１０’
線断面図である図１３に示す。
【０１４５】この工程においてＰＳＧを堆積するのは、
開口部１０の内壁にＰＳＧを付着させ、ゲート電極（ま
たはダミーゲート電極）５の両側の開口部１０に隣接す
る半導体領域にＰＳＧから高濃度のリンを拡散させ、ゲ
ート電極５の両側の半導体層３に高濃度（５×１０18ｃ
ｍ-3以上、好ましくは３×１０19ｃｍ-3以上）のリンを
導入し、ソース／ドレイン接続部３２を形成することに
ある。
開口部１０の内壁にＰＳＧを付着させ、ゲート電極（ま
たはダミーゲート電極）５の両側の開口部１０に隣接す
る半導体領域にＰＳＧから高濃度のリンを拡散させ、ゲ
ート電極５の両側の半導体層３に高濃度（５×１０18ｃ
ｍ-3以上、好ましくは３×１０19ｃｍ-3以上）のリンを
導入し、ソース／ドレイン接続部３２を形成することに
ある。
【０１４６】なお、ＰＳＧからリンを拡散させるための
熱処理（例えば８００℃１０秒）は、ＰＳＧの堆積直後
に行っても良いし、ＰＳＧの堆積後、いくつかの工程を
経た後に行っても良い。ＰＳＧの堆積後に行われる他の
熱工程（例えばソース／ドレインへのイオン注入後の活
性化、ゲート酸化）の際に同時にＰＳＧからリンを拡散
させる方法を用いても良い。
熱処理（例えば８００℃１０秒）は、ＰＳＧの堆積直後
に行っても良いし、ＰＳＧの堆積後、いくつかの工程を
経た後に行っても良い。ＰＳＧの堆積後に行われる他の
熱工程（例えばソース／ドレインへのイオン注入後の活
性化、ゲート酸化）の際に同時にＰＳＧからリンを拡散
させる方法を用いても良い。
【０１４７】図１４は、開口部１０のソース／ドレイン
方向の幅が大きい場合で、開口部１０がＰＳＧによって
埋め尽くされていないが、この場合においても、開口部
１０の内壁へのＰＳＧの付着は保証されるので、問題は
ない。図１５は、図１４に対応する状態における平面図
である。ＰＳＧからの熱拡散によりｎ+型ソース／ドレ
イン領域４が形成された状態のＢ１０−Ｂ１０’線断面
に相当する位置における断面図を図１６に示す。
方向の幅が大きい場合で、開口部１０がＰＳＧによって
埋め尽くされていないが、この場合においても、開口部
１０の内壁へのＰＳＧの付着は保証されるので、問題は
ない。図１５は、図１４に対応する状態における平面図
である。ＰＳＧからの熱拡散によりｎ+型ソース／ドレ
イン領域４が形成された状態のＢ１０−Ｂ１０’線断面
に相当する位置における断面図を図１６に示す。
【０１４８】なお、ｐチャネルトランジスタの場合は、
ＢＳＧ（ホウ素ガラス）など、ｐ型不純物の拡散源をＰ
ＳＧに代えて用いる。またｎチャネルトランジスタの場
合においても、ＰＳＧ以外のｎ型不純物拡散源（例えば
ヒ素ガラス）をＰＳＧに代えて用いても良い。また、ｐ
型不純物であるホウ素と、ｎ型不純物であるリンの両方
を含むＢＰＳＧ（ホウ素、リンガラス）において、ホウ
素またはリンの一方の割合を高めたものを、それぞれｐ
型またはｎ型のトランジスタの製造に用いても良い。
ＢＳＧ（ホウ素ガラス）など、ｐ型不純物の拡散源をＰ
ＳＧに代えて用いる。またｎチャネルトランジスタの場
合においても、ＰＳＧ以外のｎ型不純物拡散源（例えば
ヒ素ガラス）をＰＳＧに代えて用いても良い。また、ｐ
型不純物であるホウ素と、ｎ型不純物であるリンの両方
を含むＢＰＳＧ（ホウ素、リンガラス）において、ホウ
素またはリンの一方の割合を高めたものを、それぞれｐ
型またはｎ型のトランジスタの製造に用いても良い。
【０１４９】ゲート電極５の両側、開口部１０から離れ
た部分の半導体層３には、通常の工程によりソース／ド
レイン領域を形成する。例えばイオン注入、プラズマド
ーピング等により、ｎチャネルトランジスタの場合はｎ
型不純物、ｐチャネルトランジスタの場合はｐ型不純物
を高濃度（３×１０19ｃｍ-3以上、好ましくは１×１０
20ｃｍ-3〜３×１０20ｃｍ-3）に導入する。ｎ型不純物
には例えばリン、ヒ素等ドナーを形成する不純物、ｐ型
不純物には例えばホウ素等アクセプタを形成する不純物
を用いる。また、ソース／ドレイン領域に対して寄生抵
抗低減のために半導体のエピタキシャル成長、多結晶ま
たはアモルファス半導体の選択成長を施しても良く、ま
たシリサイド化を行っても良い。
た部分の半導体層３には、通常の工程によりソース／ド
レイン領域を形成する。例えばイオン注入、プラズマド
ーピング等により、ｎチャネルトランジスタの場合はｎ
型不純物、ｐチャネルトランジスタの場合はｐ型不純物
を高濃度（３×１０19ｃｍ-3以上、好ましくは１×１０
20ｃｍ-3〜３×１０20ｃｍ-3）に導入する。ｎ型不純物
には例えばリン、ヒ素等ドナーを形成する不純物、ｐ型
不純物には例えばホウ素等アクセプタを形成する不純物
を用いる。また、ソース／ドレイン領域に対して寄生抵
抗低減のために半導体のエピタキシャル成長、多結晶ま
たはアモルファス半導体の選択成長を施しても良く、ま
たシリサイド化を行っても良い。
【０１５０】なお、半導体層３上のマスク膜９は、ダミ
ーゲート電極１１（あるいはこれに代わるゲート電極
５）の加工時に、半導体層３を保護する目的で設けられ
たものであるが、ソース／ドレイン領域への不純物導入
工程、あるいはソース／ドレイン領域のシリサイド化工
程には不要であるので、ダミーゲート電極１１（あるい
はこれに代わるゲート電極５）をＲＩＥにより加工して
形成した後、ソース／ドレイン領域へ不純物を導入する
以前のいずれかの段階においてＲＩＥあるいはウェット
エッチングにより除去されることが望ましい。
ーゲート電極１１（あるいはこれに代わるゲート電極
５）の加工時に、半導体層３を保護する目的で設けられ
たものであるが、ソース／ドレイン領域への不純物導入
工程、あるいはソース／ドレイン領域のシリサイド化工
程には不要であるので、ダミーゲート電極１１（あるい
はこれに代わるゲート電極５）をＲＩＥにより加工して
形成した後、ソース／ドレイン領域へ不純物を導入する
以前のいずれかの段階においてＲＩＥあるいはウェット
エッチングにより除去されることが望ましい。
【０１５１】ＰＳＧの堆積後、ＰＳＧをＲＩＥによりエ
ッチバックし、ＰＳＧよりなる側壁を形成する工程にお
いて、ゲート電極下部とＰＳＧ側壁下部を除いた領域の
マスク膜９、パッド酸化膜８を同時に除去すれば、図１
６のようにソース／ドレイン領域を形成する領域で半導
体層３の上面が露出する形状が得られる。
ッチバックし、ＰＳＧよりなる側壁を形成する工程にお
いて、ゲート電極下部とＰＳＧ側壁下部を除いた領域の
マスク膜９、パッド酸化膜８を同時に除去すれば、図１
６のようにソース／ドレイン領域を形成する領域で半導
体層３の上面が露出する形状が得られる。
【０１５２】また、一旦マスク膜９、パッド酸化膜８を
残したままＰＳＧ側壁を形成し（図１２、図１３）、Ｐ
ＳＧからの不純物拡散後、ソース／ドレイン領域の形成
前に、マスク膜９、パッド酸化膜８を除去する事を目的
としたＲＩＥを実施しても良い（この時、ＰＳＧの上部
も除去されるが、ＰＳＧからの不純物拡散は既に実施し
た後なので問題はない。）。
残したままＰＳＧ側壁を形成し（図１２、図１３）、Ｐ
ＳＧからの不純物拡散後、ソース／ドレイン領域の形成
前に、マスク膜９、パッド酸化膜８を除去する事を目的
としたＲＩＥを実施しても良い（この時、ＰＳＧの上部
も除去されるが、ＰＳＧからの不純物拡散は既に実施し
た後なので問題はない。）。
【０１５３】またダミーゲート電極１１（あるいはこれ
に代わるゲート電極５）をＲＩＥにより加工した後、Ｐ
ＳＧの堆積以前に、ＲＩＥ等のエッチング工程によりマ
スク膜９及びパッド酸化膜８を除去しても良い。この場
合、種々の工程を経て最終的に得られる素子形状は図３
８に示したものとなる。ＰＳＧの堆積以後のいずれかの
段階に、マスク膜９、パッド酸化膜８を除去した場合
は、最終的に図３６の形状が得られる。
に代わるゲート電極５）をＲＩＥにより加工した後、Ｐ
ＳＧの堆積以前に、ＲＩＥ等のエッチング工程によりマ
スク膜９及びパッド酸化膜８を除去しても良い。この場
合、種々の工程を経て最終的に得られる素子形状は図３
８に示したものとなる。ＰＳＧの堆積以後のいずれかの
段階に、マスク膜９、パッド酸化膜８を除去した場合
は、最終的に図３６の形状が得られる。
【０１５４】ＰＳＧの堆積及びエッチバック後、ＣＶＤ
によりＳｉＯ2を堆積して層間絶縁膜１３とし、ダミー
ゲート電極１１をストッパとしてＣＭＰにより層間絶縁
膜１３を平坦化する。この時、同時にダミーゲート電極
１１の上部を露出させる。続いてＲＩＥによりダミーゲ
ート電極１１を除去し、次にＲＩＥによりダミーゲート
絶縁膜１８を除去する。
によりＳｉＯ2を堆積して層間絶縁膜１３とし、ダミー
ゲート電極１１をストッパとしてＣＭＰにより層間絶縁
膜１３を平坦化する。この時、同時にダミーゲート電極
１１の上部を露出させる。続いてＲＩＥによりダミーゲ
ート電極１１を除去し、次にＲＩＥによりダミーゲート
絶縁膜１８を除去する。
【０１５５】続いて熱酸化によりゲート絶縁膜１４を２
ｎｍ形成し、ダミーゲート電極１１を除去して得られた
スリット中にＴｉＮ等の導電性材料をスパッタ法により
埋め込み、これをゲート電極５とする（図１８、図１
９）。
ｎｍ形成し、ダミーゲート電極１１を除去して得られた
スリット中にＴｉＮ等の導電性材料をスパッタ法により
埋め込み、これをゲート電極５とする（図１８、図１
９）。
【０１５６】なお、図１９はゲート絶縁膜１４を熱酸化
により形成した場合の形状、図１８はゲート絶縁膜１４
をＣＶＤにより形成した場合の形状である。
により形成した場合の形状、図１８はゲート絶縁膜１４
をＣＶＤにより形成した場合の形状である。
【０１５７】その後、ゲート電極及びソース／ドレイン
領域上の層間絶縁膜に開口（それぞれゲートコンタクト
１７形成用開口、ソース／ドレインコンタクト１６形成
用開口）を設けたのち、Ａｌ等の金属材料をスパッタ、
ＣＶＤ等で堆積した後、これをパターニングし、配線２
４を設けると、図３５〜図３８に示した電界効果型トラ
ンジスタが得られる。ここではゲート電極５に接続する
配線を描いていないが、ソース／ドレイン領域４へのソ
ース／ドレインコンタクト１６を介した接続と同様に、
ゲート電極５へゲートコンタクト１７を介して配線が接
続される。
領域上の層間絶縁膜に開口（それぞれゲートコンタクト
１７形成用開口、ソース／ドレインコンタクト１６形成
用開口）を設けたのち、Ａｌ等の金属材料をスパッタ、
ＣＶＤ等で堆積した後、これをパターニングし、配線２
４を設けると、図３５〜図３８に示した電界効果型トラ
ンジスタが得られる。ここではゲート電極５に接続する
配線を描いていないが、ソース／ドレイン領域４へのソ
ース／ドレインコンタクト１６を介した接続と同様に、
ゲート電極５へゲートコンタクト１７を介して配線が接
続される。
【０１５８】なお、図３６及び図３８は図３５のＢ４１
−Ｂ４１’線断面図、図３７は図３６５のＣ４１−Ｃ４
１’線断面図である。但し、図３６はＰＳＧの堆積以前
に、マスク膜９及びパッド酸化膜８を除去した場合、図
３８はＰＳＧの堆積以後に、マスク膜９及びパッド酸化
膜８を除去した場合を示す。また、図３７は、開口部が
ＰＳＧにより全て満たされない場合（図１４）について
示した。
−Ｂ４１’線断面図、図３７は図３６５のＣ４１−Ｃ４
１’線断面図である。但し、図３６はＰＳＧの堆積以前
に、マスク膜９及びパッド酸化膜８を除去した場合、図
３８はＰＳＧの堆積以後に、マスク膜９及びパッド酸化
膜８を除去した場合を示す。また、図３７は、開口部が
ＰＳＧにより全て満たされない場合（図１４）について
示した。
【０１５９】ダミーゲート絶縁膜をＲＩＥで除去した
後、ダミーゲート絶縁膜をＲＩＥによる除去する際に半
導体層に生じたダメージ及び汚染を除去するために、チ
ャネル形成領域を構成する半導体層の表面をドライエッ
チングにより一部除去しても良い。この際のドライエッ
チングには、等方性のエッチングが好ましい。エッチン
グガスとしては、Ｃｌ2、ＣＦ4、ＣＨＦ3、ＨＣｌ等を
用いれば良い。また、ここでドライエッチングを施すと
同時に、半導体層をより薄膜化することを目的に、チャ
ネル形成領域を構成する半導体層を両側面からエッチン
グしても良い。例えば、短チャネル効果を抑制すること
を目的に、半導体層の幅が５〜１０ｎｍ程度になるまで
薄膜化を行っても良い。
後、ダミーゲート絶縁膜をＲＩＥによる除去する際に半
導体層に生じたダメージ及び汚染を除去するために、チ
ャネル形成領域を構成する半導体層の表面をドライエッ
チングにより一部除去しても良い。この際のドライエッ
チングには、等方性のエッチングが好ましい。エッチン
グガスとしては、Ｃｌ2、ＣＦ4、ＣＨＦ3、ＨＣｌ等を
用いれば良い。また、ここでドライエッチングを施すと
同時に、半導体層をより薄膜化することを目的に、チャ
ネル形成領域を構成する半導体層を両側面からエッチン
グしても良い。例えば、短チャネル効果を抑制すること
を目的に、半導体層の幅が５〜１０ｎｍ程度になるまで
薄膜化を行っても良い。
【０１６０】勿論、ダミーゲート絶縁膜１８、ダミーゲ
ート電極１１を形成する工程において、これらに代えて
ゲート酸化膜６、ゲート電極５が形成されている場合
は、ダミーゲート絶縁膜の除去から、導電性材料の埋め
込みによるゲート電極５の形成に至る上記の工程を必要
としない。
ート電極１１を形成する工程において、これらに代えて
ゲート酸化膜６、ゲート電極５が形成されている場合
は、ダミーゲート絶縁膜の除去から、導電性材料の埋め
込みによるゲート電極５の形成に至る上記の工程を必要
としない。
【０１６１】また、半導体層が露出した後、半導体層の
表面にゲート絶縁膜を形成する前に露出した半導体層の
側面の平坦化と清浄化を行うための熱処理工程を追加し
ても良い。例えば、水素アニールを実施する。典型的な
水素アニールの条件は１０〜５００００Ｐａ、８５０〜
１１００℃、５〜６０分程度とする。但し、特に開口部
間の間隔が狭く半導体層が薄い場合には、半導体層の凝
集を避けるためより短時間、あるいはより低温で熱処理
しても良い。また、水素雰囲気中にＨＣｌ等、他の気体
を混合しても良い。
表面にゲート絶縁膜を形成する前に露出した半導体層の
側面の平坦化と清浄化を行うための熱処理工程を追加し
ても良い。例えば、水素アニールを実施する。典型的な
水素アニールの条件は１０〜５００００Ｐａ、８５０〜
１１００℃、５〜６０分程度とする。但し、特に開口部
間の間隔が狭く半導体層が薄い場合には、半導体層の凝
集を避けるためより短時間、あるいはより低温で熱処理
しても良い。また、水素雰囲気中にＨＣｌ等、他の気体
を混合しても良い。
【０１６２】また、ソース／ドレイン接続部の幅が大き
い場合（例えば図６、図４６〜図４９の構造）は、ソー
ス／ドレイン接続部への不純物導入を、上部から通常に
イオン注入をすることにより作製しても良い。ソース／
ドレイン接続部に上部からイオン注入する場合は、マス
ク膜９とパッド膜８を除去することが好ましい（図４
９）。ソース／ドレイン接続部とソース／ドレイン領域
の両者に対して、同時にマスク膜９とパッド膜８を除去
し、同時に不純物の導入を行っても良い。
い場合（例えば図６、図４６〜図４９の構造）は、ソー
ス／ドレイン接続部への不純物導入を、上部から通常に
イオン注入をすることにより作製しても良い。ソース／
ドレイン接続部に上部からイオン注入する場合は、マス
ク膜９とパッド膜８を除去することが好ましい（図４
９）。ソース／ドレイン接続部とソース／ドレイン領域
の両者に対して、同時にマスク膜９とパッド膜８を除去
し、同時に不純物の導入を行っても良い。
【０１６３】また、ソース／ドレイン領域、ソース／ド
レイン接続部へ上部からイオン注入する場合は、基板平
面に対して垂直方向の不純物濃度を均一にするため、異
なるエネルギーのイオン注入を複数回繰り返しても良
い。
レイン接続部へ上部からイオン注入する場合は、基板平
面に対して垂直方向の不純物濃度を均一にするため、異
なるエネルギーのイオン注入を複数回繰り返しても良
い。
【０１６４】また、チャネル形成領域、ソース／ドレイ
ン接続部、ソース／ドレイン領域等の半導体領域中に導
入した不純物を活性化するための熱処理は、イオン注入
等による不純物の導入直後に行っても良いし、配線など
の金属層が設けられる以前の適当な段階において、実施
しても良い。
ン接続部、ソース／ドレイン領域等の半導体領域中に導
入した不純物を活性化するための熱処理は、イオン注入
等による不純物の導入直後に行っても良いし、配線など
の金属層が設けられる以前の適当な段階において、実施
しても良い。
【０１６５】以上に述べた電界効果型トランジスタの製
造方法では、ＲＩＥに対するマスク層（ここではＳｉ3
Ｎ4膜）にあらかじめ開口が余分に配列したパターンを
設け、次に余分な開口パターンを除いた領域において半
導体層３をパターニングして素子領域を形成するので、
チャネル形成領域を構成する半導体層の幅を均一に形成
できる。
造方法では、ＲＩＥに対するマスク層（ここではＳｉ3
Ｎ4膜）にあらかじめ開口が余分に配列したパターンを
設け、次に余分な開口パターンを除いた領域において半
導体層３をパターニングして素子領域を形成するので、
チャネル形成領域を構成する半導体層の幅を均一に形成
できる。
【０１６６】ここで、もし開口パターンに余分な配列を
設けず、開口パターンと、素子領域のパターンを同時に
形成しようとすると、開口パターン配列の端部に位置す
るチャネル形成領域（図１０では、配列中で最も右、及
び最も左に位置する半導体領域）に対応するレジストパ
ターンの幅が、素子領域外の広い領域に対して露光され
た光線（あるいは電子線、Ｘ線などのビーム）の影響に
よって細りを生じ、その結果、図５１のように、開口パ
ターン配列の両端部に位置するチャネル形成領域を構成
する半導体層の幅が細くなる場合がある（近接効果）。
これに対して本製造方法を用いると、この問題は生じず
図１０のように、幅の揃った素子領域が得られる。
設けず、開口パターンと、素子領域のパターンを同時に
形成しようとすると、開口パターン配列の端部に位置す
るチャネル形成領域（図１０では、配列中で最も右、及
び最も左に位置する半導体領域）に対応するレジストパ
ターンの幅が、素子領域外の広い領域に対して露光され
た光線（あるいは電子線、Ｘ線などのビーム）の影響に
よって細りを生じ、その結果、図５１のように、開口パ
ターン配列の両端部に位置するチャネル形成領域を構成
する半導体層の幅が細くなる場合がある（近接効果）。
これに対して本製造方法を用いると、この問題は生じず
図１０のように、幅の揃った素子領域が得られる。
【０１６７】また、本実施形態の製造方法においては、
チャネル形成領域を構成する半導体層の上部にマスク層
（ここではＳｉＯ2層とＳｉ3Ｎ4層の二層膜）を設けて
いるので、ゲート電極（またはダミーゲート電極）のエ
ッチング中にチャネル形成領域を構成する半導体層がダ
メージを受けることもない。マスク層の材質は、ゲート
のエッチング中にマスク層のすべてがエッチングされ消
滅することのないものであれば良い。例えばＳｉＯ
2層、Ｓｉ3Ｎ4層等、ゲート電極またはダミーゲート電
極のエッチング時にエッチングされない或いはされにく
い材料を選べば良い。
チャネル形成領域を構成する半導体層の上部にマスク層
（ここではＳｉＯ2層とＳｉ3Ｎ4層の二層膜）を設けて
いるので、ゲート電極（またはダミーゲート電極）のエ
ッチング中にチャネル形成領域を構成する半導体層がダ
メージを受けることもない。マスク層の材質は、ゲート
のエッチング中にマスク層のすべてがエッチングされ消
滅することのないものであれば良い。例えばＳｉＯ
2層、Ｓｉ3Ｎ4層等、ゲート電極またはダミーゲート電
極のエッチング時にエッチングされない或いはされにく
い材料を選べば良い。
【０１６８】ダミーゲート電極及びダミーゲート絶縁膜
の除去後、絶縁性側壁材料、例えば厚さ５ｎｍの第二の
Ｓｉ3Ｎ4膜をＣＶＤにより全面に堆積して、続いてこの
絶縁材料をＲＩＥによりエッチバックすることにより、
ダミーゲート電極及びダミーゲート絶縁膜を除去して得
られたスリット中に、絶縁材料よりなる側壁を形成する
工程を追加しても良い。この時、チャネル形成領域を構
成する半導体層とダミーゲート電極の双方がほぼ垂直な
側面を持っている場合には、ダミーゲート電極の高さ
（埋め込み酸化膜に接する最下端から最上端までの高
さ）が、チャネル形成領域を構成する半導体層の２倍以
上あれば、絶縁性側壁材料（ここでは第二のＳｉ3Ｎ
4膜）に対して、少なくともチャネル形成領域を構成す
る半導体層の厚さと同じだけＲＩＥを実施することによ
り、半導体層の側壁には絶縁性側壁材料（ここでは第二
のＳｉ3Ｎ4膜）がなく、スリットの内壁だけに絶縁性側
壁材料（ここでは第二のＳｉ3Ｎ4膜）を設けることがで
きる。
の除去後、絶縁性側壁材料、例えば厚さ５ｎｍの第二の
Ｓｉ3Ｎ4膜をＣＶＤにより全面に堆積して、続いてこの
絶縁材料をＲＩＥによりエッチバックすることにより、
ダミーゲート電極及びダミーゲート絶縁膜を除去して得
られたスリット中に、絶縁材料よりなる側壁を形成する
工程を追加しても良い。この時、チャネル形成領域を構
成する半導体層とダミーゲート電極の双方がほぼ垂直な
側面を持っている場合には、ダミーゲート電極の高さ
（埋め込み酸化膜に接する最下端から最上端までの高
さ）が、チャネル形成領域を構成する半導体層の２倍以
上あれば、絶縁性側壁材料（ここでは第二のＳｉ3Ｎ
4膜）に対して、少なくともチャネル形成領域を構成す
る半導体層の厚さと同じだけＲＩＥを実施することによ
り、半導体層の側壁には絶縁性側壁材料（ここでは第二
のＳｉ3Ｎ4膜）がなく、スリットの内壁だけに絶縁性側
壁材料（ここでは第二のＳｉ3Ｎ4膜）を設けることがで
きる。
【０１６９】スリットの内壁に絶縁材料よりなる側壁が
設けられると、スリットに隣接する材料（ここではＰＳ
Ｇ）に損傷を与えずに、スリット内の半導体層に対して
クリーニング又はエッチング処理を行うことができる。
設けられると、スリットに隣接する材料（ここではＰＳ
Ｇ）に損傷を与えずに、スリット内の半導体層に対して
クリーニング又はエッチング処理を行うことができる。
【０１７０】例えば、半導体層の側面の汚染を除去する
ため、あるいは半導体層の幅Ｗsiを小さくするために、
一旦半導体層の側面を熱酸化し（汚染除去を目的とする
場合はゲート酸化膜厚の１０倍以下、薄膜化を目的とす
る場合は特に範囲はない。ここで行う酸化工程は犠牲酸
化と呼ばれる）、これを希フッ酸、または緩衝フッ酸な
どＳｉＯ2に対するエッチング液により除去する工程
（犠牲酸化膜除去工程）を行っても、スリット両側が絶
縁性側壁材料に覆われているので、スリット両側の材料
（ここではＰＳＧ）に対する損傷が小さい。
ため、あるいは半導体層の幅Ｗsiを小さくするために、
一旦半導体層の側面を熱酸化し（汚染除去を目的とする
場合はゲート酸化膜厚の１０倍以下、薄膜化を目的とす
る場合は特に範囲はない。ここで行う酸化工程は犠牲酸
化と呼ばれる）、これを希フッ酸、または緩衝フッ酸な
どＳｉＯ2に対するエッチング液により除去する工程
（犠牲酸化膜除去工程）を行っても、スリット両側が絶
縁性側壁材料に覆われているので、スリット両側の材料
（ここではＰＳＧ）に対する損傷が小さい。
【０１７１】また、ゲート電極５（もしくはダミーゲー
ト電極１１）に側壁を設ける方法としては、半導体層に
開けられた開口部における、埋め込み絶縁層表面からの
ゲート電極５（もしくはダミーゲート電極１１）の高さ
ｈgを、埋め込み絶縁層表面からの半導体層の高さｔSi
の２倍より大きく設定し、図１０の構造上にゲート電極
５（もしくはダミーゲート電極１１）を形成した後、ゲ
ート電極５（もしくはダミーゲート電極１１）の表面を
覆うように絶縁性側壁材料を堆積し、続いてこれをｔsi
以上、（ｈg−ｔSi）未満の厚さにわたってエッチバッ
クすることにより、ゲート電極の下端から、半導体層の
上端の高さまでの位置において、ゲート電極側面に側壁
を形成することができる。
ト電極１１）に側壁を設ける方法としては、半導体層に
開けられた開口部における、埋め込み絶縁層表面からの
ゲート電極５（もしくはダミーゲート電極１１）の高さ
ｈgを、埋め込み絶縁層表面からの半導体層の高さｔSi
の２倍より大きく設定し、図１０の構造上にゲート電極
５（もしくはダミーゲート電極１１）を形成した後、ゲ
ート電極５（もしくはダミーゲート電極１１）の表面を
覆うように絶縁性側壁材料を堆積し、続いてこれをｔsi
以上、（ｈg−ｔSi）未満の厚さにわたってエッチバッ
クすることにより、ゲート電極の下端から、半導体層の
上端の高さまでの位置において、ゲート電極側面に側壁
を形成することができる。
【０１７２】但し、本実施形態に述べたスリット内壁に
絶縁性側壁を形成する方法、及び同じく本実施形態に述
べたゲート電極５（もしくはダミーゲート電極１１）に
絶縁性側壁を形成する方法では、図１０の構造上にゲー
ト電極５（もしくはダミーゲート電極１１）を形成した
時点で、ゲート電極５（もしくはダミーゲート電極１
１）の両側面を完全に絶縁性側壁で覆うことができない
（前者の方法ではこの時点で側壁を設けることができな
い、後者の方法ではゲート電極の側面が一部露出す
る）。
絶縁性側壁を形成する方法、及び同じく本実施形態に述
べたゲート電極５（もしくはダミーゲート電極１１）に
絶縁性側壁を形成する方法では、図１０の構造上にゲー
ト電極５（もしくはダミーゲート電極１１）を形成した
時点で、ゲート電極５（もしくはダミーゲート電極１
１）の両側面を完全に絶縁性側壁で覆うことができない
（前者の方法ではこの時点で側壁を設けることができな
い、後者の方法ではゲート電極の側面が一部露出す
る）。
【０１７３】従って、ソース／ドレイン領域に半導体材
料をエピタキシャル成長する場合に、ゲート電極側面に
も、半導体材料がエピタキシャル成長するという問題が
発生する。この問題は実施形態４として説明する製造方
法に基づいて解決される。
料をエピタキシャル成長する場合に、ゲート電極側面に
も、半導体材料がエピタキシャル成長するという問題が
発生する。この問題は実施形態４として説明する製造方
法に基づいて解決される。
【０１７４】なお、本実施形態における各工程は、実施
形態１及び２に係る電界効果型トランジスタ、または実
施形態１及び２に係る各種の変形を伴う電界効果型トラ
ンジスタの製造に用いることができる。
形態１及び２に係る電界効果型トランジスタ、または実
施形態１及び２に係る各種の変形を伴う電界効果型トラ
ンジスタの製造に用いることができる。
【０１７５】また、本実施形態における各工程の一部
を、他の一般的な電界効果型トランジスタの製造方法と
を組み合わせることにより、実施形態１及び２に係る電
界効果型トランジスタ、または実施形態１及び２に係る
各種の変形を伴う電界効果型トランジスタを製造するこ
ともできる。
を、他の一般的な電界効果型トランジスタの製造方法と
を組み合わせることにより、実施形態１及び２に係る電
界効果型トランジスタ、または実施形態１及び２に係る
各種の変形を伴う電界効果型トランジスタを製造するこ
ともできる。
【０１７６】また、本実施形態における、各部分の膜
厚、寸法、材質は、実施形態１及び２での説明に基いて
適宜変更を加えて良い。
厚、寸法、材質は、実施形態１及び２での説明に基いて
適宜変更を加えて良い。
【０１７７】（実施形態４）次に実施形態４として、本
発明に係る、ゲート電極またはダミーゲート電極に絶縁
膜（例えばＳｉ3Ｎ4膜）の側壁を形成する方法を図２０
〜図２５を参照して説明する。
発明に係る、ゲート電極またはダミーゲート電極に絶縁
膜（例えばＳｉ3Ｎ4膜）の側壁を形成する方法を図２０
〜図２５を参照して説明する。
【０１７８】図２０〜図２５は、図１０の構造を形成し
た後にダミーゲート電極（またはゲート電極）、及びこ
れらに付着する側壁を設ける工程を図示したものであ
る。図２０〜図２２は図１０のＢ１０−Ｂ１０’線断面
に対応し、図２３〜図２５は図１０のＣ１０−Ｃ１０’
線断面のダミーゲート電極１１付近に対応する。
た後にダミーゲート電極（またはゲート電極）、及びこ
れらに付着する側壁を設ける工程を図示したものであ
る。図２０〜図２２は図１０のＢ１０−Ｂ１０’線断面
に対応し、図２３〜図２５は図１０のＣ１０−Ｃ１０’
線断面のダミーゲート電極１１付近に対応する。
【０１７９】実施形態４に示した本発明の製造方法は、
実施形態１に示すダミーゲート電極に側壁を設ける場
合、または実施形態３に示す製造方法において、ダミー
ゲート電極を設ける工程に代えてゲート電極５を設ける
工程を実施した際に、ゲート電極５に側壁を設けるため
に用いることができる。
実施形態１に示すダミーゲート電極に側壁を設ける場
合、または実施形態３に示す製造方法において、ダミー
ゲート電極を設ける工程に代えてゲート電極５を設ける
工程を実施した際に、ゲート電極５に側壁を設けるため
に用いることができる。
【０１８０】また、本実施形態４の製造方法は、後述す
るように、単数の半導体層によりソース／ドレイン領域
同士が接続される電界効果型トランジスタの製造に用い
ても良い。
るように、単数の半導体層によりソース／ドレイン領域
同士が接続される電界効果型トランジスタの製造に用い
ても良い。
【０１８１】まず、ダミーゲート電極１１に側壁を設け
る場合について述べる。実施形態２に示した製造方法に
より、素子領域をパターニングした構造（例えば図１
０）を形成し、続いて実施形態３に示した製造方法と同
様にダミーゲート絶縁膜１８及びダミーゲート電極１１
を形成する（例えば図３９）。なお、本実施形態４にお
ける半導体層３の上端と、ダミーゲート電極１１の上端
との高さの差は例えば１５０ｎｍとする。また、後述す
るようにダミーゲート電極１１の形成後に半導体層３中
に不純物を導入する工程を実施してもよい。
る場合について述べる。実施形態２に示した製造方法に
より、素子領域をパターニングした構造（例えば図１
０）を形成し、続いて実施形態３に示した製造方法と同
様にダミーゲート絶縁膜１８及びダミーゲート電極１１
を形成する（例えば図３９）。なお、本実施形態４にお
ける半導体層３の上端と、ダミーゲート電極１１の上端
との高さの差は例えば１５０ｎｍとする。また、後述す
るようにダミーゲート電極１１の形成後に半導体層３中
に不純物を導入する工程を実施してもよい。
【０１８２】次に全体の表面を覆うように第２のＳｉ3
Ｎ4膜２０をＣＶＤにより１０ｎｍ堆積する。続いて第
２のＣＶＤＳｉＯ2膜２１をＣＶＤ法により２００ｎｍ
堆積し、ＣＭＰにより第２のＣＶＤＳｉＯ2膜２１を平
坦化する（図２０、図２３）。ＣＭＰ工程においては、
第２のＳｉ3Ｎ4膜２０がＣＭＰに対するストッパとして
働く。
Ｎ4膜２０をＣＶＤにより１０ｎｍ堆積する。続いて第
２のＣＶＤＳｉＯ2膜２１をＣＶＤ法により２００ｎｍ
堆積し、ＣＭＰにより第２のＣＶＤＳｉＯ2膜２１を平
坦化する（図２０、図２３）。ＣＭＰ工程においては、
第２のＳｉ3Ｎ4膜２０がＣＭＰに対するストッパとして
働く。
【０１８３】続いて、第２のＳｉ3Ｎ4膜２０と第２のＣ
ＶＤＳｉＯ2膜２１をＲＩＥによって表面から１５ｎｍ
の深さまでエッチングし、続いてポリシリコンを２０ｎ
ｍ堆積し、ポリシリコンに対してＲＩＥによるエッチバ
ックを行い、第１のサイドウォール２２（材質は、この
場合ポリシリコン）をダミーゲート電極１１の上部両側
側面に設ける（図２１、図２４）。
ＶＤＳｉＯ2膜２１をＲＩＥによって表面から１５ｎｍ
の深さまでエッチングし、続いてポリシリコンを２０ｎ
ｍ堆積し、ポリシリコンに対してＲＩＥによるエッチバ
ックを行い、第１のサイドウォール２２（材質は、この
場合ポリシリコン）をダミーゲート電極１１の上部両側
側面に設ける（図２１、図２４）。
【０１８４】続いて、ダミーゲート電極１１及び第１の
サイドウォール２２をマスクに、第２のＳｉ3Ｎ4膜２０
及び第２のＣＶＤＳｉＯ2膜２１をエッチバックするこ
とにより、第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ
2膜２１の一部からなるゲートサイドウォール（ゲート
側壁）を、ダミーゲート電極１１の側面に設ける。
サイドウォール２２をマスクに、第２のＳｉ3Ｎ4膜２０
及び第２のＣＶＤＳｉＯ2膜２１をエッチバックするこ
とにより、第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ
2膜２１の一部からなるゲートサイドウォール（ゲート
側壁）を、ダミーゲート電極１１の側面に設ける。
【０１８５】図２２、図２５において、ダミーゲート電
極１１の側面に付着する第２のＳｉ 3Ｎ4膜２０と第２の
ＣＶＤＳｉＯ2膜２１により構成される部分がゲートサ
イドウォールである。このエッチバック工程において、
ほぼ埋め込み絶縁膜２の上端とダミーゲート電極１１の
上端との高さの差だけの厚さを持つＳｉ3Ｎ4膜をエッチ
ングするために必要な時間よりも長く、エッチバックを
行えば、ゲートサイドウォールとなる部分を除いて第２
のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１は除去
され、ソース／ドレイン接続部３２の側面において半導
体層が露出する構造が得られる（ダミーゲート電極１１
から離れた位置における、Ａ１０−Ａ１０’断面線に平
行した断面の形状を図６８に示す。
極１１の側面に付着する第２のＳｉ 3Ｎ4膜２０と第２の
ＣＶＤＳｉＯ2膜２１により構成される部分がゲートサ
イドウォールである。このエッチバック工程において、
ほぼ埋め込み絶縁膜２の上端とダミーゲート電極１１の
上端との高さの差だけの厚さを持つＳｉ3Ｎ4膜をエッチ
ングするために必要な時間よりも長く、エッチバックを
行えば、ゲートサイドウォールとなる部分を除いて第２
のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ2膜２１は除去
され、ソース／ドレイン接続部３２の側面において半導
体層が露出する構造が得られる（ダミーゲート電極１１
から離れた位置における、Ａ１０−Ａ１０’断面線に平
行した断面の形状を図６８に示す。
【０１８６】図６８に示す半導体層３は、ソース／ドレ
イン接続部が形成される部分に相当する。なお、エッチ
バック時に埋め込み絶縁層の一部が同時に除去されてい
ても構わない。また、エッチバック工程時に、ダミーゲ
ート電極１１の下部を除いた半導体領域３の側面に付着
するダミーゲート絶縁膜１８は同時に除去される。また
半導体層上のマスク膜９も同時に除去される。
イン接続部が形成される部分に相当する。なお、エッチ
バック時に埋め込み絶縁層の一部が同時に除去されてい
ても構わない。また、エッチバック工程時に、ダミーゲ
ート電極１１の下部を除いた半導体領域３の側面に付着
するダミーゲート絶縁膜１８は同時に除去される。また
半導体層上のマスク膜９も同時に除去される。
【０１８７】なお、図６９はゲートサイドウォールとダ
ミーゲート電極１１（またはゲート電極）、半導体層３
との位置関係を明確にするために、エッチバック後にお
けるゲートサイドウォール付近の形状を拡大した透視図
である。
ミーゲート電極１１（またはゲート電極）、半導体層３
との位置関係を明確にするために、エッチバック後にお
けるゲートサイドウォール付近の形状を拡大した透視図
である。
【０１８８】なお、本明細書ではゲート電極に設けた側
壁、ダミーゲート電極に設けた側壁の双方をゲートサイ
ドウォールという。その理由は、ダミーゲート電極に設
けた側壁についても、後の工程でダミーゲート電極をゲ
ート電極に置換すると、ゲート電極の側面に付着した側
壁となるからである。
壁、ダミーゲート電極に設けた側壁の双方をゲートサイ
ドウォールという。その理由は、ダミーゲート電極に設
けた側壁についても、後の工程でダミーゲート電極をゲ
ート電極に置換すると、ゲート電極の側面に付着した側
壁となるからである。
【０１８９】その後、実施形態３に係る製造方法におけ
る図１１以降の工程と同様の手順で、ソース／ドレイン
接続部とソース／ドレイン領域に不純物を導入するとと
もに、ダミーゲート及びダミーゲート絶縁膜を除去して
スリットを形成し、得られたスリット中にゲート絶縁
膜、ゲート電極を形成したのち、ゲート電極及びソース
／ドレイン領域に配線を接続し、図３５、図７５の形態
のトランジスタを形成する。なお、図７５は図２０から
図２２に相当する断面における断面図である。
る図１１以降の工程と同様の手順で、ソース／ドレイン
接続部とソース／ドレイン領域に不純物を導入するとと
もに、ダミーゲート及びダミーゲート絶縁膜を除去して
スリットを形成し、得られたスリット中にゲート絶縁
膜、ゲート電極を形成したのち、ゲート電極及びソース
／ドレイン領域に配線を接続し、図３５、図７５の形態
のトランジスタを形成する。なお、図７５は図２０から
図２２に相当する断面における断面図である。
【０１９０】また、ソース／ドレイン領域の上部をシリ
サイド化する工程を実施しても良い。ソース／ドレイン
接続部間の開口の幅が大きい場合は、ソース／ドレイン
接続部の側面についてもシリサイド化しても良い。ま
た、これらのシリサイド化工程を実施する際、ソース／
ドレイン領域の側面（素子領域の外周に当たる部分）は
シリサイド化してもしなくても良い。
サイド化する工程を実施しても良い。ソース／ドレイン
接続部間の開口の幅が大きい場合は、ソース／ドレイン
接続部の側面についてもシリサイド化しても良い。ま
た、これらのシリサイド化工程を実施する際、ソース／
ドレイン領域の側面（素子領域の外周に当たる部分）は
シリサイド化してもしなくても良い。
【０１９１】ダミーゲート電極を形成しない場合は、ダ
ミーゲート電極に代えて設けられるゲート電極に対し
て、上記本実施形態の発明を同様に実施すれば良い。こ
の場合、ダミーゲート電極をゲート電極、ダミーゲート
絶縁膜をゲート絶縁膜と読みかえた上、ダミーゲートの
除去からスリット中へのゲート電極の埋め込みに至る工
程を省略する。
ミーゲート電極に代えて設けられるゲート電極に対し
て、上記本実施形態の発明を同様に実施すれば良い。こ
の場合、ダミーゲート電極をゲート電極、ダミーゲート
絶縁膜をゲート絶縁膜と読みかえた上、ダミーゲートの
除去からスリット中へのゲート電極の埋め込みに至る工
程を省略する。
【０１９２】なお、第２のＣＶＤＳｉＯ2膜２１を持た
ず第２のＳｉ3Ｎ4膜２０の側面が露出したゲートサイド
ウォールを設けてもよい（図５８参照。この場合も発明
の効果は変わらない）。第２のＣＶＤＳｉＯ2膜２１を
持たないサイドウォールは、例えば第１のサイドウォー
ル２２の横方向の突起が小さい場合、ゲートサイドウォ
ールの形成後にフッ酸などによりＳｉＯ2をエッチング
した場合に生じる。
ず第２のＳｉ3Ｎ4膜２０の側面が露出したゲートサイド
ウォールを設けてもよい（図５８参照。この場合も発明
の効果は変わらない）。第２のＣＶＤＳｉＯ2膜２１を
持たないサイドウォールは、例えば第１のサイドウォー
ル２２の横方向の突起が小さい場合、ゲートサイドウォ
ールの形成後にフッ酸などによりＳｉＯ2をエッチング
した場合に生じる。
【０１９３】本実施形態の特徴は、ダミーゲート電極
（またはゲート電極）を一旦絶縁膜中に埋め込んだの
ち、ダミーゲート電極（またはゲート電極）の上部を一
部だけ露出させ、露出したダミーゲート電極（またはゲ
ート電極）の側面に第一のサイドウォール（第一の側
壁）を設け、ダミーゲート電極（またはゲート電極）と
第一のサイドウォールをマスクとして、ダミーゲート電
極（またはゲート電極）を埋め込んでいた絶縁膜をエッ
チングすることにより、ダミーゲート電極（またはゲー
ト電極）を埋め込んでいた絶縁膜を材料とするゲートサ
イドウォールを形成することである。
（またはゲート電極）を一旦絶縁膜中に埋め込んだの
ち、ダミーゲート電極（またはゲート電極）の上部を一
部だけ露出させ、露出したダミーゲート電極（またはゲ
ート電極）の側面に第一のサイドウォール（第一の側
壁）を設け、ダミーゲート電極（またはゲート電極）と
第一のサイドウォールをマスクとして、ダミーゲート電
極（またはゲート電極）を埋め込んでいた絶縁膜をエッ
チングすることにより、ダミーゲート電極（またはゲー
ト電極）を埋め込んでいた絶縁膜を材料とするゲートサ
イドウォールを形成することである。
【０１９４】このようにゲートサイドウォールが設けら
れると、ダミーゲート電極（あるいはゲート電極）形成
後にソース／ドレイン領域に対してさまざまな処理（イ
オン注入、シリサイド化、半導体のエピタキシャル成
長、アモルファス半導体又は多結晶半導体の選択成長）
を行う際に、ゲート電極及びゲート電極の下部（あるい
はダミーゲート電極及びダミーゲート電極の下部）の半
導体層を保護することができる。
れると、ダミーゲート電極（あるいはゲート電極）形成
後にソース／ドレイン領域に対してさまざまな処理（イ
オン注入、シリサイド化、半導体のエピタキシャル成
長、アモルファス半導体又は多結晶半導体の選択成長）
を行う際に、ゲート電極及びゲート電極の下部（あるい
はダミーゲート電極及びダミーゲート電極の下部）の半
導体層を保護することができる。
【０１９５】また、このようにゲートサイドウォールを
形成するとダミーゲート電極を除去してスリットを形成
した時点において、スリットの内壁がゲートサイドウォ
ールを構成するＳｉ3Ｎ4膜によって覆われ、スリットの
内壁部に酸化膜、ＰＳＧ膜が露出しない構造が得られ
る。このため、ダミーゲート酸化膜の除去をウエットエ
ッチングにより行うことが可能となる。
形成するとダミーゲート電極を除去してスリットを形成
した時点において、スリットの内壁がゲートサイドウォ
ールを構成するＳｉ3Ｎ4膜によって覆われ、スリットの
内壁部に酸化膜、ＰＳＧ膜が露出しない構造が得られ
る。このため、ダミーゲート酸化膜の除去をウエットエ
ッチングにより行うことが可能となる。
【０１９６】これは、ダミーゲート酸化膜等のＳｉＯ2
膜を除去する際に通常用いられる、フッ酸を含んだエッ
チング液は、ＰＳＧ膜、ＳｉＯ2膜等スリットの側壁を
構成する材料に対してエッチング作用を持つことに対し
て、フッ酸によるエッチング作用に耐性のあるＳｉ3Ｎ4
膜によってスリット内壁を保護すれば、ダミーゲート酸
化膜を除去する際にスリットの側壁がエッチング作用を
受けない、という作用によるものである。
膜を除去する際に通常用いられる、フッ酸を含んだエッ
チング液は、ＰＳＧ膜、ＳｉＯ2膜等スリットの側壁を
構成する材料に対してエッチング作用を持つことに対し
て、フッ酸によるエッチング作用に耐性のあるＳｉ3Ｎ4
膜によってスリット内壁を保護すれば、ダミーゲート酸
化膜を除去する際にスリットの側壁がエッチング作用を
受けない、という作用によるものである。
【０１９７】もし、ダミーゲート酸化膜の除去にウエッ
トエッチングが使えない場合には、ＲＩＥ等のドライエ
ッチングによりダミーゲート酸化膜を除去する必要が生
じるが、一般にドライエッチングを行うとチャネル形成
領域を構成する半導体層に対して結晶欠陥や汚染などの
ダメージを与えやすいという問題が発生する場合があ
る。これに対して本実施形態に述べた製造方法によれ
ば、ダミーゲート酸化膜の除去をウエットエッチングに
より行うことが可能となり、チャネル形成領域を構成す
る半導体層へのダメージを軽減できる。
トエッチングが使えない場合には、ＲＩＥ等のドライエ
ッチングによりダミーゲート酸化膜を除去する必要が生
じるが、一般にドライエッチングを行うとチャネル形成
領域を構成する半導体層に対して結晶欠陥や汚染などの
ダメージを与えやすいという問題が発生する場合があ
る。これに対して本実施形態に述べた製造方法によれ
ば、ダミーゲート酸化膜の除去をウエットエッチングに
より行うことが可能となり、チャネル形成領域を構成す
る半導体層へのダメージを軽減できる。
【０１９８】また同様に、スリット内壁に残存するゲー
トサイドウォールに保護されたゲート電極周辺部がウェ
ットエッチングの影響を受けないので、チャネル形成領
域を構成する半導体層の薄膜化を、犠牲酸化とそれに続
く犠牲酸化膜に対するウエットエッチングにより行うこ
とが可能となり、チャネル形成領域を構成する半導体層
へのダメージ（特にドライエッチングにより薄膜化を行
うことによるダメージ）が軽減される。
トサイドウォールに保護されたゲート電極周辺部がウェ
ットエッチングの影響を受けないので、チャネル形成領
域を構成する半導体層の薄膜化を、犠牲酸化とそれに続
く犠牲酸化膜に対するウエットエッチングにより行うこ
とが可能となり、チャネル形成領域を構成する半導体層
へのダメージ（特にドライエッチングにより薄膜化を行
うことによるダメージ）が軽減される。
【０１９９】ダミーゲート電極を形成せず、ダミーゲー
ト電極に代えて設けられるゲート電極に対して、上記本
実施形態の発明を同様に実施する場合、ゲート電極形成
後にソース／ドレイン領域に対してさまざまな処理（イ
オン注入、シリサイド化、半導体のエピタキシャル成
長、アモルファス半導体又は多結晶半導体の選択成長）
を行う際に、ゲート電極及びゲート電極の下部を保護す
ることができる。
ト電極に代えて設けられるゲート電極に対して、上記本
実施形態の発明を同様に実施する場合、ゲート電極形成
後にソース／ドレイン領域に対してさまざまな処理（イ
オン注入、シリサイド化、半導体のエピタキシャル成
長、アモルファス半導体又は多結晶半導体の選択成長）
を行う際に、ゲート電極及びゲート電極の下部を保護す
ることができる。
【０２００】なお、チャネルタイプと同一導電型の高濃
度の不純物を半導体層３に注入する工程を、ダミーゲー
ト電極（またはゲート電極）の形成後、ゲートサイドウ
ォールの形成前に実施しても良い。これは特に１０ｎｍ
以上の厚さ（ゲート電極に対して横方向の厚さ）のゲー
トサイドウォールを形成する場合、ソース／ドレイン接
続部のうちゲートサイドウォールに覆われた部分の寄生
抵抗を低下させるために有効である。ここで、イオン注
入、斜めイオン注入により不純物を導入する場合は、不
純物の導入に当たってダミーゲート電極（またはゲート
電極）に覆われていない領域のダミーゲート絶縁膜（ま
たはゲート絶縁膜）は除去しても除去しなくても良い。
気相拡散など、不純物が絶縁膜を通して侵入し難い方法
で不純物を導入する際には、ダミーゲート電極（または
ゲート電極）に覆われていない領域のダミーゲート絶縁
膜（またはゲート絶縁膜）をＲＩＥ等のエッチングによ
り除去した上で不純物を導入することが好ましい。
度の不純物を半導体層３に注入する工程を、ダミーゲー
ト電極（またはゲート電極）の形成後、ゲートサイドウ
ォールの形成前に実施しても良い。これは特に１０ｎｍ
以上の厚さ（ゲート電極に対して横方向の厚さ）のゲー
トサイドウォールを形成する場合、ソース／ドレイン接
続部のうちゲートサイドウォールに覆われた部分の寄生
抵抗を低下させるために有効である。ここで、イオン注
入、斜めイオン注入により不純物を導入する場合は、不
純物の導入に当たってダミーゲート電極（またはゲート
電極）に覆われていない領域のダミーゲート絶縁膜（ま
たはゲート絶縁膜）は除去しても除去しなくても良い。
気相拡散など、不純物が絶縁膜を通して侵入し難い方法
で不純物を導入する際には、ダミーゲート電極（または
ゲート電極）に覆われていない領域のダミーゲート絶縁
膜（またはゲート絶縁膜）をＲＩＥ等のエッチングによ
り除去した上で不純物を導入することが好ましい。
【０２０１】また、ゲートサイドウォールを形成するた
めのエッチバック工程（第１のサイドウォール２２を形
成した後に第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ
2膜２１をエッチバックする工程）を、Ｓｉ3Ｎ4膜に対
してＳｉＯ2が選択的にエッチングされるＲＩＥを用い
て実施しても良い。この場合エッチバックはＳｉ3Ｎ4膜
の表面で停止する。
めのエッチバック工程（第１のサイドウォール２２を形
成した後に第２のＳｉ3Ｎ4膜２０と第２のＣＶＤＳｉＯ
2膜２１をエッチバックする工程）を、Ｓｉ3Ｎ4膜に対
してＳｉＯ2が選択的にエッチングされるＲＩＥを用い
て実施しても良い。この場合エッチバックはＳｉ3Ｎ4膜
の表面で停止する。
【０２０２】続いてＳｉ3Ｎ4膜に対してエッチング作用
のある異方的なまたは等方的なドライエッチング、ある
いは加熱した燐酸によるウェットエッチングにより、第
２のＳｉ3Ｎ4膜２０を除去すれば、埋め込み酸化膜２に
対するエッチング（例えば図２２の両端部における埋め
込み酸化膜２のくぼみ）が抑制され、エッチバック後の
形状に対する制御性が増す。また、半導体層３の側面に
ダミーゲート絶縁膜１８（あるいはゲート絶縁膜）が設
けられている場合、半導体層３の側面にはダミーゲート
絶縁膜１８（あるいはゲート絶縁膜）を介して第２のＳ
ｉ3Ｎ4膜２０が付着した形状が形成されており、選択的
なＳｉＯ2のエッチングに続いてＳｉ3Ｎ 4膜に対する等
方的なドライエッチング、あるいは加熱した燐酸による
ウェットエッチングを行うことにより半導体層３の側面
にはダミーゲート絶縁膜１８（あるいはゲート絶縁膜）
が露出する。この時、ゲート電極側面にはゲートサイド
ウォールが設けられているので、半導体層３の側面には
ダミーゲート絶縁膜１８（あるいはゲート絶縁膜）を除
去するためにフッ酸等による短時間のウェットエッチン
グを実施しても、チャネル形成領域に接するダミーゲー
ト絶縁膜１８（あるいはゲート絶縁膜）が、フッ酸等の
エッチング液により損傷を受けない。このとき、ゲート
サイドウォールの下部に位置するゲート絶縁膜（あるい
はダミーゲート絶縁膜）は一部エッチングされて失われ
るが、素子特性には影響がない。
のある異方的なまたは等方的なドライエッチング、ある
いは加熱した燐酸によるウェットエッチングにより、第
２のＳｉ3Ｎ4膜２０を除去すれば、埋め込み酸化膜２に
対するエッチング（例えば図２２の両端部における埋め
込み酸化膜２のくぼみ）が抑制され、エッチバック後の
形状に対する制御性が増す。また、半導体層３の側面に
ダミーゲート絶縁膜１８（あるいはゲート絶縁膜）が設
けられている場合、半導体層３の側面にはダミーゲート
絶縁膜１８（あるいはゲート絶縁膜）を介して第２のＳ
ｉ3Ｎ4膜２０が付着した形状が形成されており、選択的
なＳｉＯ2のエッチングに続いてＳｉ3Ｎ 4膜に対する等
方的なドライエッチング、あるいは加熱した燐酸による
ウェットエッチングを行うことにより半導体層３の側面
にはダミーゲート絶縁膜１８（あるいはゲート絶縁膜）
が露出する。この時、ゲート電極側面にはゲートサイド
ウォールが設けられているので、半導体層３の側面には
ダミーゲート絶縁膜１８（あるいはゲート絶縁膜）を除
去するためにフッ酸等による短時間のウェットエッチン
グを実施しても、チャネル形成領域に接するダミーゲー
ト絶縁膜１８（あるいはゲート絶縁膜）が、フッ酸等の
エッチング液により損傷を受けない。このとき、ゲート
サイドウォールの下部に位置するゲート絶縁膜（あるい
はダミーゲート絶縁膜）は一部エッチングされて失われ
るが、素子特性には影響がない。
【０２０３】なお、第２のＣＶＤＳｉＯ2膜２１を持た
ず第２のＳｉ3Ｎ4膜２０の側面が露出したゲートサイド
ウォールを設けてもよい（図２０、図２５に対応する形
態を図６４、図６５に示す。この場合も発明の効果は変
わらない）。第２のＣＶＤＳｉＯ2膜２１を持たないサ
イドウォールは、例えば第１のサイドウォール２２の横
方向の突起が小さい場合（これは第１のサイドウォール
２２の形成のために堆積する膜の厚さが、第２のＳｉ3
Ｎ4膜２０よりも薄い場合に相当する）、あるいはゲー
トサイドウォールの形成後にフッ酸などによりＳｉＯ2
をエッチングした場合に生じる。
ず第２のＳｉ3Ｎ4膜２０の側面が露出したゲートサイド
ウォールを設けてもよい（図２０、図２５に対応する形
態を図６４、図６５に示す。この場合も発明の効果は変
わらない）。第２のＣＶＤＳｉＯ2膜２１を持たないサ
イドウォールは、例えば第１のサイドウォール２２の横
方向の突起が小さい場合（これは第１のサイドウォール
２２の形成のために堆積する膜の厚さが、第２のＳｉ3
Ｎ4膜２０よりも薄い場合に相当する）、あるいはゲー
トサイドウォールの形成後にフッ酸などによりＳｉＯ2
をエッチングした場合に生じる。
【０２０４】ＣＭＰ工程を実施後、第２のＳｉ3Ｎ4膜２
０と第２のＣＶＤＳｉＯ2膜２１をＲＩＥによって表面
からエッチングする深さは、上記（１５ｎｍ）に限ら
ず、特に制限はない。但し、第１のサイドウォールの幅
に対する制御性の観点からは、第一のサイドウォール２
２を形成するために堆積する膜（上の例ではポリシリコ
ン）の厚さよりも、エッチング深さが大きいことがより
望ましい。例えばポリシリコンの厚さが２０ｎｍの場
合、２０ｎｍより大きく、４０ｎｍよりも小さい範囲に
ここでのエッチング深さを設定する。
０と第２のＣＶＤＳｉＯ2膜２１をＲＩＥによって表面
からエッチングする深さは、上記（１５ｎｍ）に限ら
ず、特に制限はない。但し、第１のサイドウォールの幅
に対する制御性の観点からは、第一のサイドウォール２
２を形成するために堆積する膜（上の例ではポリシリコ
ン）の厚さよりも、エッチング深さが大きいことがより
望ましい。例えばポリシリコンの厚さが２０ｎｍの場
合、２０ｎｍより大きく、４０ｎｍよりも小さい範囲に
ここでのエッチング深さを設定する。
【０２０５】また、少なくとも半導体層３が存在する範
囲の高さにはゲート電極（またはダミーゲート電極）に
ゲートサイドウォールが形成されることが望ましいの
で、ここでのエッチング深さは半導体層３の上端に達し
ない程度に設定されることが望ましい。
囲の高さにはゲート電極（またはダミーゲート電極）に
ゲートサイドウォールが形成されることが望ましいの
で、ここでのエッチング深さは半導体層３の上端に達し
ない程度に設定されることが望ましい。
【０２０６】以上、本実施形態においては、ダミーゲー
ト電極（またはゲート電極）の側面に第２のＳｉ3Ｎ4膜
２０を堆積することにより、Ｓｉ3Ｎ4膜を構成要素とし
て持つゲートサイドウォールを形成する例を示した。ダ
ミーゲート電極（ゲート電極）の側面に堆積する材料と
してＳｉ3Ｎ4膜を選択すること利点として以下の二つを
挙げることができる。
ト電極（またはゲート電極）の側面に第２のＳｉ3Ｎ4膜
２０を堆積することにより、Ｓｉ3Ｎ4膜を構成要素とし
て持つゲートサイドウォールを形成する例を示した。ダ
ミーゲート電極（ゲート電極）の側面に堆積する材料と
してＳｉ3Ｎ4膜を選択すること利点として以下の二つを
挙げることができる。
【０２０７】第一は、ＣＶＤで第２のＳｉ3Ｎ4膜２０膜
を堆積する際、ダミーゲート電極（またはゲート電極）
の上部にも第２のＳｉ3Ｎ4膜２０膜が堆積され、続いて
堆積した第２のＣＶＤＳｉＯ2膜２１をＣＭＰにより平
坦化する際、ダミーゲート電極（またはゲート電極）の
上部に堆積した第２のＳｉ3Ｎ4膜２０膜がＣＭＰに対す
るストッパとなる点である。
を堆積する際、ダミーゲート電極（またはゲート電極）
の上部にも第２のＳｉ3Ｎ4膜２０膜が堆積され、続いて
堆積した第２のＣＶＤＳｉＯ2膜２１をＣＭＰにより平
坦化する際、ダミーゲート電極（またはゲート電極）の
上部に堆積した第２のＳｉ3Ｎ4膜２０膜がＣＭＰに対す
るストッパとなる点である。
【０２０８】第二は、ダミーゲート電極に対して側壁を
形成し、続いてダミーゲート電極を除去してスリットを
形成すると、スリットの内壁が第２のＳｉ3Ｎ4膜２０膜
によって保護され、フッ酸等のエッチング液を用いてス
リット内のＳｉＯ2材料に対してエッチングを行って
も、スリットの側壁がエッチングされず形状を保てると
いう点である。なお、スリット内のＳｉＯ2材料に対し
てエッチングは、ダミーゲート絶縁膜を除去する場合、
あるいはスリット内のシリコン材料の表面を一旦犠牲酸
化し、犠牲酸化により形成された酸化膜を除去する場合
などに行われるものである。
形成し、続いてダミーゲート電極を除去してスリットを
形成すると、スリットの内壁が第２のＳｉ3Ｎ4膜２０膜
によって保護され、フッ酸等のエッチング液を用いてス
リット内のＳｉＯ2材料に対してエッチングを行って
も、スリットの側壁がエッチングされず形状を保てると
いう点である。なお、スリット内のＳｉＯ2材料に対し
てエッチングは、ダミーゲート絶縁膜を除去する場合、
あるいはスリット内のシリコン材料の表面を一旦犠牲酸
化し、犠牲酸化により形成された酸化膜を除去する場合
などに行われるものである。
【０２０９】しかし、第２のＣＶＤＳｉＯ2膜２１をＣ
ＭＰにより平坦化する際のストッパとして、ダミーゲー
ト電極（またはゲート電極）自体を構成する材料（例え
ばダミーゲート電極を構成するポリシリコン）を用いる
場合で、なおかつスリットの側壁を保護する必要がない
場合（ダミーゲートを形成せずに最初からゲート電極を
設けてこれに側壁を設ける場合、あるいはスリット内の
ダミーゲート絶縁膜をＲＩＥで除去した上スリット内の
シリコン材料に対して犠牲酸化を行わない場合等）に
は、第２のＳｉ3Ｎ4膜２０膜を設ける工程を省略しても
良い。第２のＳｉ 3Ｎ4膜２０膜を省略すると、第２のＣ
ＶＤＳｉＯ2膜２１だけからなるゲートサイドウォール
が得られる。この場合の図２０及び図２５に対応する形
態をそれぞれ図５８及び図５９に示す。
ＭＰにより平坦化する際のストッパとして、ダミーゲー
ト電極（またはゲート電極）自体を構成する材料（例え
ばダミーゲート電極を構成するポリシリコン）を用いる
場合で、なおかつスリットの側壁を保護する必要がない
場合（ダミーゲートを形成せずに最初からゲート電極を
設けてこれに側壁を設ける場合、あるいはスリット内の
ダミーゲート絶縁膜をＲＩＥで除去した上スリット内の
シリコン材料に対して犠牲酸化を行わない場合等）に
は、第２のＳｉ3Ｎ4膜２０膜を設ける工程を省略しても
良い。第２のＳｉ 3Ｎ4膜２０膜を省略すると、第２のＣ
ＶＤＳｉＯ2膜２１だけからなるゲートサイドウォール
が得られる。この場合の図２０及び図２５に対応する形
態をそれぞれ図５８及び図５９に示す。
【０２１０】また、第２のＳｉ3Ｎ4膜２０膜に代えて他
の材料よりなる絶縁膜を用いても良く、第２のＣＶＤＳ
ｉＯ2膜２１他の材料よりなる絶縁膜を用いても良い。
第２のＣＶＤＳｉＯ2膜２１に代えてＣＶＤ、スピン塗
布などの手段によって堆積したＰＳＧ膜を用いても良
い。ダミーゲート絶縁膜（またはゲート絶縁膜）を除去
したのち、第２のＣＶＤＳｉＯ2膜２１に代えてＰＳＧ
膜を堆積した場合には、堆積したＰＳＧから半導体層へ
不純物を拡散する工程を実施しても良い。
の材料よりなる絶縁膜を用いても良く、第２のＣＶＤＳ
ｉＯ2膜２１他の材料よりなる絶縁膜を用いても良い。
第２のＣＶＤＳｉＯ2膜２１に代えてＣＶＤ、スピン塗
布などの手段によって堆積したＰＳＧ膜を用いても良
い。ダミーゲート絶縁膜（またはゲート絶縁膜）を除去
したのち、第２のＣＶＤＳｉＯ2膜２１に代えてＰＳＧ
膜を堆積した場合には、堆積したＰＳＧから半導体層へ
不純物を拡散する工程を実施しても良い。
【０２１１】第２のＳｉ3Ｎ4膜２０膜、第２のＣＶＤＳ
ｉＯ2膜２１及びこれらに代えて用いられる他の材料よ
りなる絶縁膜について、その膜厚には特に制限はない。
但し、ＣＭＰの実施によって第２のＣＶＤＳｉＯ2膜２
１（またはこれに代わる絶縁膜）の表面を平坦化すると
いう観点からは、第２のＣＶＤＳｉＯ2膜２１（または
これに代わる絶縁膜）の膜厚はゲート電極（またはダミ
ーゲート電極）の高さより大きいことが好ましい。後述
（図６０、図６１）のようにエッチングによりゲート電
極（またはダミーゲート電極）またはこれらの上部に付
着する物質を露出させる場合等、第２のＣＶＤＳｉＯ2
膜２１（またはこれに代わる絶縁膜）の表面の平坦性を
強く要求しない場合は、第２のＣＶＤＳｉＯ2膜２１
（またはこれに代わる絶縁膜）の膜厚はゲート電極（ま
たはダミーゲート電極）の高さより小さくとも良い。第
２のＳｉ3Ｎ4膜２０膜の厚さにも特に制限はないが、典
型的には１０００ｎｍ以下、より好ましくは５０ｎｍ以
下である。
ｉＯ2膜２１及びこれらに代えて用いられる他の材料よ
りなる絶縁膜について、その膜厚には特に制限はない。
但し、ＣＭＰの実施によって第２のＣＶＤＳｉＯ2膜２
１（またはこれに代わる絶縁膜）の表面を平坦化すると
いう観点からは、第２のＣＶＤＳｉＯ2膜２１（または
これに代わる絶縁膜）の膜厚はゲート電極（またはダミ
ーゲート電極）の高さより大きいことが好ましい。後述
（図６０、図６１）のようにエッチングによりゲート電
極（またはダミーゲート電極）またはこれらの上部に付
着する物質を露出させる場合等、第２のＣＶＤＳｉＯ2
膜２１（またはこれに代わる絶縁膜）の表面の平坦性を
強く要求しない場合は、第２のＣＶＤＳｉＯ2膜２１
（またはこれに代わる絶縁膜）の膜厚はゲート電極（ま
たはダミーゲート電極）の高さより小さくとも良い。第
２のＳｉ3Ｎ4膜２０膜の厚さにも特に制限はないが、典
型的には１０００ｎｍ以下、より好ましくは５０ｎｍ以
下である。
【０２１２】また、図２０から図２５に示した実施例の
ように、ダミーゲート電極（またはゲート電極）を覆っ
た絶縁膜（ここでは第２のＣＶＤＳｉＯ2膜２１）をＣ
ＭＰにより平坦化することによって、ダミーゲート電極
（またはゲート電極）の上部（あるいはここに示した第
２のＳｉ3Ｎ4膜２０膜のようにダミーゲート電極あるい
はゲート電極の上部に付着する物質）を露出させるので
はなく、ＲＩＥ等によるエッチング工程を、ダミーゲー
ト電極（またはゲート電極）の上部、あるいはダミーゲ
ート電極（またはゲート電極）の上部に付着する物質が
露出するまで実施することにより、エッチバックすると
いう工程を用いても良い。この場合の図２０及び図２５
に対応する形態をそれぞれ図６０、図６１に示す。
ように、ダミーゲート電極（またはゲート電極）を覆っ
た絶縁膜（ここでは第２のＣＶＤＳｉＯ2膜２１）をＣ
ＭＰにより平坦化することによって、ダミーゲート電極
（またはゲート電極）の上部（あるいはここに示した第
２のＳｉ3Ｎ4膜２０膜のようにダミーゲート電極あるい
はゲート電極の上部に付着する物質）を露出させるので
はなく、ＲＩＥ等によるエッチング工程を、ダミーゲー
ト電極（またはゲート電極）の上部、あるいはダミーゲ
ート電極（またはゲート電極）の上部に付着する物質が
露出するまで実施することにより、エッチバックすると
いう工程を用いても良い。この場合の図２０及び図２５
に対応する形態をそれぞれ図６０、図６１に示す。
【０２１３】また、ダミーゲート電極（またはゲート電
極）の上部において両側に突起させる第１のサイドウォ
ール２２は、図２０から図２５に示した実施例のように
ポリシリコンでも良く、ポリシリコン以外の材料でも良
い。第１のサイドウォール２２の材料に対してダミーゲ
ート電極（またはゲート電極）を覆う絶縁膜（第２のＣ
ＶＤＳｉＯ2膜２１に相当する部分を構成する材料）を
選択的にエッチングできるよう、第１のサイドウォール
２２、及びダミーゲート電極（またはゲート電極）を覆
う絶縁膜のそれぞれの材料が選択されていれば良い。例
えば第１のサイドウォール２２をＷ、Ｍｏ等の金属、チ
タンシリサイドなどのシリサイド、またはＴｉＮなどの
金属化合物により構成し、第２のサイドウォールをＳｉ
Ｏ2、またはＳｉ3Ｎ4，アモルファスフッ化カーボン、
シロキサン及びその誘導体、有機絶縁膜などの各種絶縁
膜により構成しても良い。
極）の上部において両側に突起させる第１のサイドウォ
ール２２は、図２０から図２５に示した実施例のように
ポリシリコンでも良く、ポリシリコン以外の材料でも良
い。第１のサイドウォール２２の材料に対してダミーゲ
ート電極（またはゲート電極）を覆う絶縁膜（第２のＣ
ＶＤＳｉＯ2膜２１に相当する部分を構成する材料）を
選択的にエッチングできるよう、第１のサイドウォール
２２、及びダミーゲート電極（またはゲート電極）を覆
う絶縁膜のそれぞれの材料が選択されていれば良い。例
えば第１のサイドウォール２２をＷ、Ｍｏ等の金属、チ
タンシリサイドなどのシリサイド、またはＴｉＮなどの
金属化合物により構成し、第２のサイドウォールをＳｉ
Ｏ2、またはＳｉ3Ｎ4，アモルファスフッ化カーボン、
シロキサン及びその誘導体、有機絶縁膜などの各種絶縁
膜により構成しても良い。
【０２１４】（実施形態５）実施形態３及び実施形態４
において、ＰＳＧ膜を設けず、開口部に隣接する半導体
層に対して、イオン注入、プラズマドーピングなど、Ｐ
ＳＧ膜からの固相拡散以外の通常の不純物導入プロセス
により、不純物を導入しても良い。この場合、不純物の
導入後にＰＳＧに代えてＳｉＯ2、Ｓｉ3Ｎ4などの絶縁
材料を堆積すれば良い。
において、ＰＳＧ膜を設けず、開口部に隣接する半導体
層に対して、イオン注入、プラズマドーピングなど、Ｐ
ＳＧ膜からの固相拡散以外の通常の不純物導入プロセス
により、不純物を導入しても良い。この場合、不純物の
導入後にＰＳＧに代えてＳｉＯ2、Ｓｉ3Ｎ4などの絶縁
材料を堆積すれば良い。
【０２１５】（実施形態６）開口部にＰＳＧ膜を設ける
のではなく、実施形態４の方法に従いゲート電極５もし
くはダミーゲート電極１１に絶縁膜側壁（ゲートサイド
ウォール）を設けた後に、選択エピタキシャル成長によ
ってチャネルタイプと同じ導電型の不純物を高濃度に含
む半導体（Ｓｉ、シリコン−ゲルマニウム混晶等）を、
ソース／ドレイン接続部の側面に成長させると、図３
３、図７０に示す形状の、ソース／ドレイン接続部が得
られる。この場合ソース／ドレイン接続部の形状は、チ
ャネル形成領域との接続点からゲートサイドウォールを
隔た位置から、ソース／ドレイン領域に向かって傾斜し
ながら厚くなる形状を持つ。このような傾斜は選択エピ
タキシャル成長時に形成される晶癖（ファセット）に由
来するものである。
のではなく、実施形態４の方法に従いゲート電極５もし
くはダミーゲート電極１１に絶縁膜側壁（ゲートサイド
ウォール）を設けた後に、選択エピタキシャル成長によ
ってチャネルタイプと同じ導電型の不純物を高濃度に含
む半導体（Ｓｉ、シリコン−ゲルマニウム混晶等）を、
ソース／ドレイン接続部の側面に成長させると、図３
３、図７０に示す形状の、ソース／ドレイン接続部が得
られる。この場合ソース／ドレイン接続部の形状は、チ
ャネル形成領域との接続点からゲートサイドウォールを
隔た位置から、ソース／ドレイン領域に向かって傾斜し
ながら厚くなる形状を持つ。このような傾斜は選択エピ
タキシャル成長時に形成される晶癖（ファセット）に由
来するものである。
【０２１６】図３３は選択的エピタキシャル成長を少な
めに行った場合、図７０は選択的エピタキシャル成長を
多めに行った場合である。また、図３４は選択エピタキ
シャル成長時に晶癖（ファセット）が形成されない場
合、もしくはチャネルタイプと同じ導電型の不純物を高
濃度に含む半導体（Ｓｉ、シリコン−ゲルマニウム混晶
等）のアモルファス層、あるいは多結晶よりなる層を選
択的に成長した場合である。
めに行った場合、図７０は選択的エピタキシャル成長を
多めに行った場合である。また、図３４は選択エピタキ
シャル成長時に晶癖（ファセット）が形成されない場
合、もしくはチャネルタイプと同じ導電型の不純物を高
濃度に含む半導体（Ｓｉ、シリコン−ゲルマニウム混晶
等）のアモルファス層、あるいは多結晶よりなる層を選
択的に成長した場合である。
【０２１７】一般に成長ガスの流量が比較的小さい場
合、成長温度が比較的高温である場合にファセットが形
成されやすい。ファセットが形成されない場合、ソース
／ドレイン接続部が傾斜してゲート電極から後退する形
状が得られず、ファセットが形成される場合に比べて、
ソース／ドレイン接続部とゲート電極間の寄生容量が増
す。この問題を避けるために、ファセットが形成されな
い図３４では、ゲート電極（あるいはダミーゲート電
極）に設ける側壁を、厚めに設定し、ゲート電極とソー
ス／ドレイン接続部の寄生容量を小さくする方法を採用
しても良い。
合、成長温度が比較的高温である場合にファセットが形
成されやすい。ファセットが形成されない場合、ソース
／ドレイン接続部が傾斜してゲート電極から後退する形
状が得られず、ファセットが形成される場合に比べて、
ソース／ドレイン接続部とゲート電極間の寄生容量が増
す。この問題を避けるために、ファセットが形成されな
い図３４では、ゲート電極（あるいはダミーゲート電
極）に設ける側壁を、厚めに設定し、ゲート電極とソー
ス／ドレイン接続部の寄生容量を小さくする方法を採用
しても良い。
【０２１８】なお、選択エピタキシャル成長により形成
された半導体層へは、選択エピタキシャル成長後に不純
物（特にチャネルタイプと同一導電型で高濃度の不純
物。典型的には１０19ｃｍ-3以上の濃度）をイオン注
入、プラズマドーピングなどの不純物導入工程によって
導入しても良く、選択エピタキシャル成長時に不純物を
含有するガスを供給することにより、成長と同時に不純
物（特にチャネルタイプと同一導電型で高濃度の不純
物。典型的には１０19ｃｍ-3以上の濃度）を導入しても
良い。なお、選択エピタキシャル成長後に不純物を導入
する場合、選択エピタキシャル成長と同時に不純物を導
入する必要は無い。また、成長と同時に不純物を導入し
た上、成長後改めて不純物を導入しても良い。また、選
択エピタキシャル成長に限らず、他の半導体層の選択成
長を行う場合も同様である（半導体の選択エピタキシャ
ル成長、多結晶半導体またはアモルファス半導体の選択
成長をまとめて半導体の選択成長という。）。半導体層
の選択成長時または半導体層の選択成長後に不純物を導
入するものとする。
された半導体層へは、選択エピタキシャル成長後に不純
物（特にチャネルタイプと同一導電型で高濃度の不純
物。典型的には１０19ｃｍ-3以上の濃度）をイオン注
入、プラズマドーピングなどの不純物導入工程によって
導入しても良く、選択エピタキシャル成長時に不純物を
含有するガスを供給することにより、成長と同時に不純
物（特にチャネルタイプと同一導電型で高濃度の不純
物。典型的には１０19ｃｍ-3以上の濃度）を導入しても
良い。なお、選択エピタキシャル成長後に不純物を導入
する場合、選択エピタキシャル成長と同時に不純物を導
入する必要は無い。また、成長と同時に不純物を導入し
た上、成長後改めて不純物を導入しても良い。また、選
択エピタキシャル成長に限らず、他の半導体層の選択成
長を行う場合も同様である（半導体の選択エピタキシャ
ル成長、多結晶半導体またはアモルファス半導体の選択
成長をまとめて半導体の選択成長という。）。半導体層
の選択成長時または半導体層の選択成長後に不純物を導
入するものとする。
【０２１９】なお、半導体層の選択成長を行う際、ソー
ス／ドレイン領域の上部が露出していればソース／ドレ
イン領域の上部にも上向きに選択成長が進む。ソース／
ドレイン領域の上部がマスク膜９等に覆われて、露出し
ていなければ、ソース／ドレイン領域の上部でエピタキ
シャル成長は起こらない。どちらであっても素子特性に
悪影響はない。
ス／ドレイン領域の上部が露出していればソース／ドレ
イン領域の上部にも上向きに選択成長が進む。ソース／
ドレイン領域の上部がマスク膜９等に覆われて、露出し
ていなければ、ソース／ドレイン領域の上部でエピタキ
シャル成長は起こらない。どちらであっても素子特性に
悪影響はない。
【０２２０】ソース／ドレイン領域の形成には、まず選
択エピタキシャル成長（もしくは多結晶、アモルファス
の選択成長後）、例えば全面に第３のＣＶＤ酸化膜を厚
く（例えば２００ｎｍ）堆積し、エッチバックすること
によりソース／ドレイン接続部のうちゲート電極（また
はダミーゲート電極）寄りの一部またはソース／ドレイ
ン接続部の全部を覆う厚いゲート側壁（ここでは第３の
ＣＶＤ酸化膜）を設け（形態は前記ＰＳＧ膜の側壁に似
る。但し、半導体層上のマスク膜は、通常ゲートサイド
ウォールの形成と同時に除去されている。半導体層上の
マスク膜が残存する場合、マスク膜の除去はＣＶＤ酸化
膜側壁形成の前でも後でも良い）、続いて厚いゲート側
壁（ここでは第３のＣＶＤ酸化膜）をマスクにソース／
ドレイン領域を形成するための不純物導入、例えばイオ
ン注入を行えば良い。ここで、ソース／ドレイン接続部
のうち少なくともゲート電極（またはダミーゲート電
極）寄りの一部を覆うのは、この領域のソース／ドレイ
ン接続部は、基板平面方向の厚さが薄い半導体層により
構成されており、イオン注入のダメージに弱いので、こ
の部分をイオン注入から保護するためである。また、ダ
ミーゲート自体がＳｉ 3Ｎ4、あるいは有機物等の絶縁体
により形成される場合、ダミーゲートに側壁を形成する
工程を省略した上、上記と同じ手順で、ソース／ドレイ
ン接続部の側面に半導体の選択成長を行い、そののち、
上記と同様にダミーゲートを除去して、ゲート電極を形
成する工程を実施しても良い。
択エピタキシャル成長（もしくは多結晶、アモルファス
の選択成長後）、例えば全面に第３のＣＶＤ酸化膜を厚
く（例えば２００ｎｍ）堆積し、エッチバックすること
によりソース／ドレイン接続部のうちゲート電極（また
はダミーゲート電極）寄りの一部またはソース／ドレイ
ン接続部の全部を覆う厚いゲート側壁（ここでは第３の
ＣＶＤ酸化膜）を設け（形態は前記ＰＳＧ膜の側壁に似
る。但し、半導体層上のマスク膜は、通常ゲートサイド
ウォールの形成と同時に除去されている。半導体層上の
マスク膜が残存する場合、マスク膜の除去はＣＶＤ酸化
膜側壁形成の前でも後でも良い）、続いて厚いゲート側
壁（ここでは第３のＣＶＤ酸化膜）をマスクにソース／
ドレイン領域を形成するための不純物導入、例えばイオ
ン注入を行えば良い。ここで、ソース／ドレイン接続部
のうち少なくともゲート電極（またはダミーゲート電
極）寄りの一部を覆うのは、この領域のソース／ドレイ
ン接続部は、基板平面方向の厚さが薄い半導体層により
構成されており、イオン注入のダメージに弱いので、こ
の部分をイオン注入から保護するためである。また、ダ
ミーゲート自体がＳｉ 3Ｎ4、あるいは有機物等の絶縁体
により形成される場合、ダミーゲートに側壁を形成する
工程を省略した上、上記と同じ手順で、ソース／ドレイ
ン接続部の側面に半導体の選択成長を行い、そののち、
上記と同様にダミーゲートを除去して、ゲート電極を形
成する工程を実施しても良い。
【０２２１】ＣＭＯＳ構成の回路において、ｎチャネル
ＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの両方を形成
する必要がある場合、図２１の形態を形成する工程を実
施後、図２２の形態を形成するエッチバックを行う前
に、第二のチャネルタイプのトランジスタが形成される
領域をレジストで覆いうことにより、第一のチャネルタ
イプのトランジスタに対してのみゲートサイドウォール
の形成と半導体層３の露出にかかわるエッチング工程
（図２２、図２５）を実施し、レジスト除去後にソース
／ドレイン領域接続部へのエピタキシャル成長（あるい
は半導体の選択成長）、ソース／ドレインの形成に係わ
る前記一連の工程を実施する。（あるいは、図２０の形
態を形成後、第二のチャネルタイプのトランジスタが形
成される領域をレジストで覆い、第一のチャネルタイプ
のトランジスタに対してのみ、ゲート電極を覆う絶縁膜
を、この場合はＳｉ3Ｎ4膜とＳｉＯ2膜を、ある深さま
でエッチングし、そののちレジストを除去してから第一
のサイドウォール２２を形成し、続いて、第二のチャネ
ルタイプのトランジスタが形成される領域を再びレジス
トで覆い、図２２の形状を形成するエッチングを行って
も良い。あるいは図２０の形状を両チャネルタイプのト
ランジスタに対して形成し、この後全体を薄いＣＶＤ酸
化膜、例えば厚さ１０ｎｍで覆った後、それぞれのチャ
ネルタイプのトランジスタを造る都度、各チャネルタイ
プのトランジスタ形成領域に開口を持つレジストパター
ンを設け、各チャネルタイプのトランジスタ形成領域の
表面に設けられた薄いＣＶＤ酸化膜を除去したのち、レ
ジストパターンを除去し、図２２以降の形状を作製する
工程を実施しても良い。）。その後全体を第４のＣＶＤ
酸化膜で覆い（膜厚に制限は無い。１０ｎｍ程度に薄く
ても良い。また平坦性を得るために２００ｎｍ〜５００
ｎｍ程度に厚くしても良い。これらの中間の膜厚でも良
い。）、第二のチャネルタイプのトランジスタを形成す
る領域に対して同様の工程を実施し、ゲートサイドウォ
ールを形成すれば良い。
ＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの両方を形成
する必要がある場合、図２１の形態を形成する工程を実
施後、図２２の形態を形成するエッチバックを行う前
に、第二のチャネルタイプのトランジスタが形成される
領域をレジストで覆いうことにより、第一のチャネルタ
イプのトランジスタに対してのみゲートサイドウォール
の形成と半導体層３の露出にかかわるエッチング工程
（図２２、図２５）を実施し、レジスト除去後にソース
／ドレイン領域接続部へのエピタキシャル成長（あるい
は半導体の選択成長）、ソース／ドレインの形成に係わ
る前記一連の工程を実施する。（あるいは、図２０の形
態を形成後、第二のチャネルタイプのトランジスタが形
成される領域をレジストで覆い、第一のチャネルタイプ
のトランジスタに対してのみ、ゲート電極を覆う絶縁膜
を、この場合はＳｉ3Ｎ4膜とＳｉＯ2膜を、ある深さま
でエッチングし、そののちレジストを除去してから第一
のサイドウォール２２を形成し、続いて、第二のチャネ
ルタイプのトランジスタが形成される領域を再びレジス
トで覆い、図２２の形状を形成するエッチングを行って
も良い。あるいは図２０の形状を両チャネルタイプのト
ランジスタに対して形成し、この後全体を薄いＣＶＤ酸
化膜、例えば厚さ１０ｎｍで覆った後、それぞれのチャ
ネルタイプのトランジスタを造る都度、各チャネルタイ
プのトランジスタ形成領域に開口を持つレジストパター
ンを設け、各チャネルタイプのトランジスタ形成領域の
表面に設けられた薄いＣＶＤ酸化膜を除去したのち、レ
ジストパターンを除去し、図２２以降の形状を作製する
工程を実施しても良い。）。その後全体を第４のＣＶＤ
酸化膜で覆い（膜厚に制限は無い。１０ｎｍ程度に薄く
ても良い。また平坦性を得るために２００ｎｍ〜５００
ｎｍ程度に厚くしても良い。これらの中間の膜厚でも良
い。）、第二のチャネルタイプのトランジスタを形成す
る領域に対して同様の工程を実施し、ゲートサイドウォ
ールを形成すれば良い。
【０２２２】この実施例の製造方法は、チャネル形成領
域が平行に配列しない縦型電界効果型トランジスタ（例
えば図５０の形状）の製造に用いても良い（図４０）。
単一の電流経路よりなる素子領域が形成される形（図４
０の破線部）に半導体のパターニングすることを除い
て、各製造工程は（製造方法の実施形態４）に記載した
上記製造方法と同一である。
域が平行に配列しない縦型電界効果型トランジスタ（例
えば図５０の形状）の製造に用いても良い（図４０）。
単一の電流経路よりなる素子領域が形成される形（図４
０の破線部）に半導体のパターニングすることを除い
て、各製造工程は（製造方法の実施形態４）に記載した
上記製造方法と同一である。
【０２２３】（実施形態７）実施形態６の製造方法を用
いる場合、当初半導体層に設ける開口部の形状は、図３
２のように矩形とし、ゲート電極５（またはダミーゲー
ト電極１１）を形成後、ソース／ドレイン接続部３２に
半導体層の選択成長を行うことにより、ソース／ドレイ
ン接続部３２の幅がチャネル形成領域７側では狭く、ソ
ース／ドレイン領域４側では広く、その間ではソース／
ドレイン接続部３２の幅が連続的、または段階的に変化
する形状（図３３、図３４）を得ることができる。この
とき、実施形態６と同様に、半導体層の選択成長時に、
半導体層へのドーピングを同時に行っても良いし、半導
体層の成長中はドーピングを行わずに、エピタキシャル
成長後に、成長した半導体層へ不純物を導入する方法を
とっても良い。また、成長と同時に不純物を導入した
上、成長後改めて不純物を導入しても良い。
いる場合、当初半導体層に設ける開口部の形状は、図３
２のように矩形とし、ゲート電極５（またはダミーゲー
ト電極１１）を形成後、ソース／ドレイン接続部３２に
半導体層の選択成長を行うことにより、ソース／ドレイ
ン接続部３２の幅がチャネル形成領域７側では狭く、ソ
ース／ドレイン領域４側では広く、その間ではソース／
ドレイン接続部３２の幅が連続的、または段階的に変化
する形状（図３３、図３４）を得ることができる。この
とき、実施形態６と同様に、半導体層の選択成長時に、
半導体層へのドーピングを同時に行っても良いし、半導
体層の成長中はドーピングを行わずに、エピタキシャル
成長後に、成長した半導体層へ不純物を導入する方法を
とっても良い。また、成長と同時に不純物を導入した
上、成長後改めて不純物を導入しても良い。
【０２２４】この場合、図３２のような矩形の開口を持
つ形状は、以下のように形成できる。一つの例を図４１
〜図４３を参照して説明する。シリコン基板１上に厚さ
１００ｎｍのＳｉＯ2よりなる埋め込み絶縁層２を持
ち、その上部に厚さ１２０ｎｍの単結晶シリコン層より
なる半導体層３を持つＳＯＩ（シリコン・オン・インシ
ュレータ）基板を用意する。
つ形状は、以下のように形成できる。一つの例を図４１
〜図４３を参照して説明する。シリコン基板１上に厚さ
１００ｎｍのＳｉＯ2よりなる埋め込み絶縁層２を持
ち、その上部に厚さ１２０ｎｍの単結晶シリコン層より
なる半導体層３を持つＳＯＩ（シリコン・オン・インシ
ュレータ）基板を用意する。
【０２２５】次に半導体層３の上部を２０ｎｍ熱酸化す
ることによりパッド酸化膜８を設け、その上部にＣＶＤ
法により厚さ５０ｎｍのＳｉ3Ｎ4膜９を設ける。
ることによりパッド酸化膜８を設け、その上部にＣＶＤ
法により厚さ５０ｎｍのＳｉ3Ｎ4膜９を設ける。
【０２２６】次に第二のマスク材料４１をその上に堆積
する（ここでは第二のマスク材料４１として厚さ２０ｎ
ｍのポリシリコンをＣＶＤ法により堆積する）。
する（ここでは第二のマスク材料４１として厚さ２０ｎ
ｍのポリシリコンをＣＶＤ法により堆積する）。
【０２２７】次に、リソグラフィ工程により、矩形が配
列したレジストパターンを設け、このレジストをマスク
に、第二のマスク材料４１をパターニングし、矩形の第
二のマスク材料４１（ここではポリシリコン）が配列し
た形状を得る。ここで第二のマスク材料４１の配列方向
（図４１では横方向）の幅は例えば５０ｎｍとする。次
に配列の両端に位置する第二のマスク材料４１を除く残
りの第二のマスク材料４１を覆う領域（図４１の領域４
４）にレジストパターンを設け、このレジストをマスク
に、配列の両端に位置する第二のマスク材料４１をＲＩ
Ｅ等のエッチング処理により除去し、続いてレジストパ
ターンを除去する。
列したレジストパターンを設け、このレジストをマスク
に、第二のマスク材料４１をパターニングし、矩形の第
二のマスク材料４１（ここではポリシリコン）が配列し
た形状を得る。ここで第二のマスク材料４１の配列方向
（図４１では横方向）の幅は例えば５０ｎｍとする。次
に配列の両端に位置する第二のマスク材料４１を除く残
りの第二のマスク材料４１を覆う領域（図４１の領域４
４）にレジストパターンを設け、このレジストをマスク
に、配列の両端に位置する第二のマスク材料４１をＲＩ
Ｅ等のエッチング処理により除去し、続いてレジストパ
ターンを除去する。
【０２２８】次に、矩形の第二のマスク材料４１の両端
部において、複数の第二のマスク材料４１の一方の端を
含む一定の領域を覆うレジストパターンを設ける（図４
１中の点線で囲まれた範囲の領域４２）。
部において、複数の第二のマスク材料４１の一方の端を
含む一定の領域を覆うレジストパターンを設ける（図４
１中の点線で囲まれた範囲の領域４２）。
【０２２９】次にレジストパターンと、第二のマスク材
料４１をマスクに（すなわち、レジストパターンと、第
二のマスク材料４１に対して選択的に）、それらの下部
に位置するマスク膜であるＳｉ3Ｎ4膜９をパターニング
する。ここでレジストを除去すれば、図４２の形状が得
られる。
料４１をマスクに（すなわち、レジストパターンと、第
二のマスク材料４１に対して選択的に）、それらの下部
に位置するマスク膜であるＳｉ3Ｎ4膜９をパターニング
する。ここでレジストを除去すれば、図４２の形状が得
られる。
【０２３０】引続いて、マスク材料９と第二のマスク材
料４１をマスクに、選択的ＲＩＥにより半導体層３（こ
こではシリコン）をエッチングすれば、図４３の形状が
得られる。ここで第二のマスク材料４１であるポリシリ
コンとシリコン３との間には選択性がほとんどないの
で、半導体層３のエッチング中に第二のマスク材料４１
は失われるが、このとき第二のマスク材料４１の下に位
置するＳｉ3Ｎ4膜９が露出し、Ｓｉ3Ｎ4膜９がエッチン
グに対するマスクとなる。以後、他の実施形態と同様の
手順で電界効果型トランジスタを形成する。但し、ソー
ス／ドレイン領域接続部の側面に単結晶、アモルファス
または多結晶の半導体層を選択的に堆積させる工程、及
びそれに先行する側壁形成工程は実施形態６の手順を用
いる。
料４１をマスクに、選択的ＲＩＥにより半導体層３（こ
こではシリコン）をエッチングすれば、図４３の形状が
得られる。ここで第二のマスク材料４１であるポリシリ
コンとシリコン３との間には選択性がほとんどないの
で、半導体層３のエッチング中に第二のマスク材料４１
は失われるが、このとき第二のマスク材料４１の下に位
置するＳｉ3Ｎ4膜９が露出し、Ｓｉ3Ｎ4膜９がエッチン
グに対するマスクとなる。以後、他の実施形態と同様の
手順で電界効果型トランジスタを形成する。但し、ソー
ス／ドレイン領域接続部の側面に単結晶、アモルファス
または多結晶の半導体層を選択的に堆積させる工程、及
びそれに先行する側壁形成工程は実施形態６の手順を用
いる。
【０２３１】図４１の工程において、配列の両端に位置
する第二のマスク材料４１を取り除く目的は以下の通り
である。パターンを形成するための露光時に、配列の両
端に位置するパターンは近接効果の影響を受けて他のパ
ターンとは異なる幅に形成される場合がある。パターン
幅の異なる第二のマスク材料４１が混在することは好ま
しくないので、両端のものを取り除くことが望ましい。
但し、近接効果が小さい場合は、配列の両端に位置する
パターンを除く必要がない。また、逆に近接効果の影響
が大きい場合は、配列の両端からそれぞれ複数個のパタ
ーンを適宜取り除けばよい。
する第二のマスク材料４１を取り除く目的は以下の通り
である。パターンを形成するための露光時に、配列の両
端に位置するパターンは近接効果の影響を受けて他のパ
ターンとは異なる幅に形成される場合がある。パターン
幅の異なる第二のマスク材料４１が混在することは好ま
しくないので、両端のものを取り除くことが望ましい。
但し、近接効果が小さい場合は、配列の両端に位置する
パターンを除く必要がない。また、逆に近接効果の影響
が大きい場合は、配列の両端からそれぞれ複数個のパタ
ーンを適宜取り除けばよい。
【０２３２】また、配列の両端の第二のマスク材料４１
を除去せず、配列の両端の第二のマスク材料４１に、領
域４２を覆うレジストパターンがかからないようにする
ことで、パターン幅が異なる配列の両端の第二のマスク
材料４１をマスクとして形成されるチャネル形成領域を
成す半導体層をソース／ドレイン領域が形成される位置
（ほぼ領域４２に相当）から分離し、素子特性に影響を
与えないようにすることもできる。
を除去せず、配列の両端の第二のマスク材料４１に、領
域４２を覆うレジストパターンがかからないようにする
ことで、パターン幅が異なる配列の両端の第二のマスク
材料４１をマスクとして形成されるチャネル形成領域を
成す半導体層をソース／ドレイン領域が形成される位置
（ほぼ領域４２に相当）から分離し、素子特性に影響を
与えないようにすることもできる。
【０２３３】また、配列の両端から各一つまたは複数の
第二のマスク材料４１を除去する場合、複数の第二のマ
スク材料４１の一端を覆うレジストパターンを設ける範
囲（領域４２）は、配列の両端からそれぞれ各一つまた
は複数の第二のマスク材料４１が除去された後であれ
ば、配列の両端からそれぞれ各一つまたは複数の第二の
マスク材料４１が存在していた範囲にかかっていても構
わない。
第二のマスク材料４１を除去する場合、複数の第二のマ
スク材料４１の一端を覆うレジストパターンを設ける範
囲（領域４２）は、配列の両端からそれぞれ各一つまた
は複数の第二のマスク材料４１が除去された後であれ
ば、配列の両端からそれぞれ各一つまたは複数の第二の
マスク材料４１が存在していた範囲にかかっていても構
わない。
【０２３４】次に、チャネル形成領域をより細く形成す
るための実施形態について図４４と図４５を参照して説
明する。図４１〜図４３の実施形態と同じく、シリコン
基板１上に厚さ１００ｎｍのＳｉＯ2よりなる埋め込み
絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シ
リコン層よりなる半導体層３を持つＳＯＩ（シリコン・
オン・インシュレータ）基板を用意する。
るための実施形態について図４４と図４５を参照して説
明する。図４１〜図４３の実施形態と同じく、シリコン
基板１上に厚さ１００ｎｍのＳｉＯ2よりなる埋め込み
絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シ
リコン層よりなる半導体層３を持つＳＯＩ（シリコン・
オン・インシュレータ）基板を用意する。
【０２３５】次に半導体層３の上部を２０ｎｍ熱酸化す
ることによりパッド酸化膜８を設け、その上部にＣＶＤ
法により厚さ５０ｎｍのＳｉ3Ｎ4膜９を設ける。
ることによりパッド酸化膜８を設け、その上部にＣＶＤ
法により厚さ５０ｎｍのＳｉ3Ｎ4膜９を設ける。
【０２３６】次に全体に厚さ４０ｎｍのＳｉＯ2膜をＣ
ＶＤにより堆積し、これをパターニングすることによ
り、第二のマスク形成用ダミーパターン４３（第二のマ
スクを形成するためのダミーパターンを意味する。マス
ク形成用ダミーパターンの第二ではない。）を形成す
る。
ＶＤにより堆積し、これをパターニングすることによ
り、第二のマスク形成用ダミーパターン４３（第二のマ
スクを形成するためのダミーパターンを意味する。マス
ク形成用ダミーパターンの第二ではない。）を形成す
る。
【０２３７】次に全体に厚さ３０ｎｍのポリシリコンを
第二のマスク材料として堆積し、これをエッチバック
（３０ｎｍ〜５０ｎｍ相当のエッチング）することによ
り、第二のマスク形成用ダミーパターン４３周辺にポリ
シリコンの側壁を形成し、続いて第二のマスク形成用ダ
ミーパターン４３を希フッ酸、緩衝フッ酸等を用いて除
去する。Ｓｉ3Ｎ4膜９上に残ったポリシリコン側壁を図
４１における第二のマスク材料４１に相当するものとす
る。
第二のマスク材料として堆積し、これをエッチバック
（３０ｎｍ〜５０ｎｍ相当のエッチング）することによ
り、第二のマスク形成用ダミーパターン４３周辺にポリ
シリコンの側壁を形成し、続いて第二のマスク形成用ダ
ミーパターン４３を希フッ酸、緩衝フッ酸等を用いて除
去する。Ｓｉ3Ｎ4膜９上に残ったポリシリコン側壁を図
４１における第二のマスク材料４１に相当するものとす
る。
【０２３８】以後、図４１〜図４３の工程と同じく、第
二のマスク材料４１の一方の端を含む一定の領域を覆う
レジストパターンを設ける（図４４中の点線で囲まれた
４２の範囲）。
二のマスク材料４１の一方の端を含む一定の領域を覆う
レジストパターンを設ける（図４４中の点線で囲まれた
４２の範囲）。
【０２３９】次にレジストパターンと、第二のマスク材
料４１をマスクに、それらの下部に位置するマスク膜で
あるＳｉ3Ｎ4膜９をパターニングする。ここでレジスト
を除去すれば、図４５の形状が得られる。続いて、マス
ク材料９と第二のマスク材料４１をマスクに、選択的Ｒ
ＩＥにより半導体層３（ここではシリコン）をエッチン
グすれば、図４３と同様の形状が得られる。
料４１をマスクに、それらの下部に位置するマスク膜で
あるＳｉ3Ｎ4膜９をパターニングする。ここでレジスト
を除去すれば、図４５の形状が得られる。続いて、マス
ク材料９と第二のマスク材料４１をマスクに、選択的Ｒ
ＩＥにより半導体層３（ここではシリコン）をエッチン
グすれば、図４３と同様の形状が得られる。
【０２４０】以後は、他の実施形態と同様の手順で電界
効果型トランジスタを形成する。但し、ソース／ドレイ
ン領域接続部の側面に単結晶、アモルファスまたは多結
晶の半導体層を選択的に堆積させる工程、及びそれに先
行する側壁形成工程は実施形態６の手順を用いる。
効果型トランジスタを形成する。但し、ソース／ドレイ
ン領域接続部の側面に単結晶、アモルファスまたは多結
晶の半導体層を選択的に堆積させる工程、及びそれに先
行する側壁形成工程は実施形態６の手順を用いる。
【０２４１】図４４と図４５を参照して説明した工程で
は、チャネル形成領域を構成する半導体層の幅が、第二
のマスク材料４１を、第二のマスク形成用ダミーパター
ン４３の側面に堆積した時の堆積厚さによって決まる
が、一般にＣＶＤにより堆積した膜の厚さは精度良く制
御できるので、チャネル形成領域を構成する半導体層の
幅を精度良く制御できる。
は、チャネル形成領域を構成する半導体層の幅が、第二
のマスク材料４１を、第二のマスク形成用ダミーパター
ン４３の側面に堆積した時の堆積厚さによって決まる
が、一般にＣＶＤにより堆積した膜の厚さは精度良く制
御できるので、チャネル形成領域を構成する半導体層の
幅を精度良く制御できる。
【０２４２】また、同様に、堆積した膜の厚さに対する
制御性が良いことから、チャネル形成領域を構成する半
導体層の幅を小さくすることに対しても有利である。
制御性が良いことから、チャネル形成領域を構成する半
導体層の幅を小さくすることに対しても有利である。
【０２４３】ここで、半導体層３はマスク膜９と第二の
マスク材料４１に対して、第二のマスク形成用ダミーパ
ターン４３は第二のマスク材料４１とマスク膜９に対し
てそれぞれ選択的にエッチングできる材料を選んでい
る。第二のマスク形成用ダミーパターン４３は第二のマ
スク材料４１に対してそれぞれ選択的にエッチングでき
る材料を選んでいる。但し、第二のマスク材料４１とマ
スク膜９は同じ材料、例えばＳｉ3Ｎ4膜とすることがで
きる。第二のマスク材料４１とマスク膜９を同じ材料と
し、それぞれの膜厚をｔmask1、ｔmask2とした場合、図
４１又は図４４において符号４２で示した範囲をレジス
トで覆った後、ｔmask2以上、ｔmask1＋ｔ mask2以下の
量だけの膜厚をエッチングする条件でＲＩＥを行えば、
伝導経路の位置では、第二のマスク材料４１とマスク膜
９の両方が全て失われることが無いので、伝導経路の位
置に第二のマスク材料４１又はマスク膜９を残すことが
できる。
マスク材料４１に対して、第二のマスク形成用ダミーパ
ターン４３は第二のマスク材料４１とマスク膜９に対し
てそれぞれ選択的にエッチングできる材料を選んでい
る。第二のマスク形成用ダミーパターン４３は第二のマ
スク材料４１に対してそれぞれ選択的にエッチングでき
る材料を選んでいる。但し、第二のマスク材料４１とマ
スク膜９は同じ材料、例えばＳｉ3Ｎ4膜とすることがで
きる。第二のマスク材料４１とマスク膜９を同じ材料と
し、それぞれの膜厚をｔmask1、ｔmask2とした場合、図
４１又は図４４において符号４２で示した範囲をレジス
トで覆った後、ｔmask2以上、ｔmask1＋ｔ mask2以下の
量だけの膜厚をエッチングする条件でＲＩＥを行えば、
伝導経路の位置では、第二のマスク材料４１とマスク膜
９の両方が全て失われることが無いので、伝導経路の位
置に第二のマスク材料４１又はマスク膜９を残すことが
できる。
【０２４４】実施形態７において図４１から図４５を参
照して説明した各製造方法は、実施形態４において述べ
たゲート電極への側壁形成を行わない場合、あるいは実
施形態６において述べたソース／ドレイン接続部への選
択エピタキシャル成長を行わない場合に適用しても良
い。また、図３２のように矩形の開口が設けられる場合
に対して用いても良い。
照して説明した各製造方法は、実施形態４において述べ
たゲート電極への側壁形成を行わない場合、あるいは実
施形態６において述べたソース／ドレイン接続部への選
択エピタキシャル成長を行わない場合に適用しても良
い。また、図３２のように矩形の開口が設けられる場合
に対して用いても良い。
【０２４５】また実施形態７において図４１から図４５
を参照して説明した各製造方法を実施形態３、実施形態
５において、開口部が配列したマスク膜を設ける工程に
対して、置き換えても良い。但し開口部の境界に円弧を
持つ場合、開口部が円形の場合、開口部の境界が開口部
の配列方向に対して大きく（具体的には４５度近く）傾
いている場合は適さない。
を参照して説明した各製造方法を実施形態３、実施形態
５において、開口部が配列したマスク膜を設ける工程に
対して、置き換えても良い。但し開口部の境界に円弧を
持つ場合、開口部が円形の場合、開口部の境界が開口部
の配列方向に対して大きく（具体的には４５度近く）傾
いている場合は適さない。
【０２４６】（実施形態８）実施形態３〜実施形態７に
おいて、ダミーゲートを設けず、半導体層３をパターニ
ング（例えば図１０）後に、直接ゲート絶縁膜及びゲー
ト電極５を形成する場合等、ゲートサイドウォールにＳ
ｉ3Ｎ4の層を設ける必要がなく、ゲートサイドウォール
をＳｉＯ2だけで構成する時（図５８、図５９のような
場合）には、第一のサイドウォール２２をＳｉ3Ｎ4で構
成することができる。この時、Ｓｉ3Ｎ4に対してＳｉＯ
2を選択的にエッチングできる条件を用いて第２のＣＶ
ＤＳｉＯ2膜２１をエッチングすることにより、ゲート
サイドウォールを形成しても良い。この時、半導体層３
上のマスク膜９がＳｉ3Ｎ4膜である場合、マスク膜９は
ゲートサイドウォールを形成した後も残留する。マスク
膜９を除去したい場合には、ゲートサイドウォール形成
後に、Ｓｉ3Ｎ4をエッチングする作用のあるＲＩＥ工程
を実施すれば良い。また、マスク膜９をそのまま残留さ
せておいても良い。
おいて、ダミーゲートを設けず、半導体層３をパターニ
ング（例えば図１０）後に、直接ゲート絶縁膜及びゲー
ト電極５を形成する場合等、ゲートサイドウォールにＳ
ｉ3Ｎ4の層を設ける必要がなく、ゲートサイドウォール
をＳｉＯ2だけで構成する時（図５８、図５９のような
場合）には、第一のサイドウォール２２をＳｉ3Ｎ4で構
成することができる。この時、Ｓｉ3Ｎ4に対してＳｉＯ
2を選択的にエッチングできる条件を用いて第２のＣＶ
ＤＳｉＯ2膜２１をエッチングすることにより、ゲート
サイドウォールを形成しても良い。この時、半導体層３
上のマスク膜９がＳｉ3Ｎ4膜である場合、マスク膜９は
ゲートサイドウォールを形成した後も残留する。マスク
膜９を除去したい場合には、ゲートサイドウォール形成
後に、Ｓｉ3Ｎ4をエッチングする作用のあるＲＩＥ工程
を実施すれば良い。また、マスク膜９をそのまま残留さ
せておいても良い。
【０２４７】また、ゲート電極５を成すポリシリコン
（あるいはこれに代わる、金属シリサイド、金属化合物
等の導電体）を堆積したのち、この上部にＳｉ3Ｎ4膜２
５を例えば２０ｎｍ堆積し、ゲート電極と同じ形にパタ
ーニング（あるいは、レジストパターンを用いてＳｉ3
Ｎ4膜２５をパターニングし、Ｓｉ3Ｎ4膜２５をマスク
にゲート電極材料をエッチング）したのち、Ｓｉ3Ｎ4の
第一のサイドウォール２６を設けても良い。この時、Ｓ
ｉ3Ｎ4の第一のサイドウォール２６の下端は、Ｓｉ 3Ｎ4
膜２５の下端よりも下であっても良いし、上であっても
良く、ほぼ同じ高さであっても良い。
（あるいはこれに代わる、金属シリサイド、金属化合物
等の導電体）を堆積したのち、この上部にＳｉ3Ｎ4膜２
５を例えば２０ｎｍ堆積し、ゲート電極と同じ形にパタ
ーニング（あるいは、レジストパターンを用いてＳｉ3
Ｎ4膜２５をパターニングし、Ｓｉ3Ｎ4膜２５をマスク
にゲート電極材料をエッチング）したのち、Ｓｉ3Ｎ4の
第一のサイドウォール２６を設けても良い。この時、Ｓ
ｉ3Ｎ4の第一のサイドウォール２６の下端は、Ｓｉ 3Ｎ4
膜２５の下端よりも下であっても良いし、上であっても
良く、ほぼ同じ高さであっても良い。
【０２４８】（実施形態９）実施形態３〜実施形態８
は、ソース／ドレイン領域間を複数の伝導経路で接続す
るようにパターニングされた半導体層（例えば図１０）
上にトランジスタを形成する場合に代えて、互いに分離
して平行に配列した半導体層よりなる伝導経路上に、ダ
ミーゲート絶縁膜（またはゲート絶縁膜）、ダミーゲー
ト電極（またはゲート電極）を形成し、ゲートサイドウ
ォールを形成したのちに、互いに分離して平行に配列し
た半導体層の側方に半導体層を選択的にエピタキシャル
成長し、エピタキシャル成長した半導体層を互いに接合
させることにより、ソース／ドレイン領域と成すトラン
ジスタの製造方法に用いても良い。図６６及び図６７に
その実施形態を表わす平面図を示す。図６６は図４１に
係わる製造方法において領域４２のレジストを省略した
場合、図６７は図４４に係わる製造工程においてレジス
ト４２を省略した場合に得られる形態を示す。図６６及
び図６７中の破線２７は、図６６及び図６７に係わる製
造方法において、当初形成される互いに分離した半導体
層の形状を示す。なお、図６７において、伝導経路が２
つの実施形態をとっても良く、発明の効果は変わらな
い。この場合、平行に配列した半導体層よりなる二つの
伝導経路は分離していない点で、図６６や図６７の実施
形態とは異なるが、幅の広いソース／ドレイン領域が形
成されていない点で、図１０の実施例とも異なる。但
し、製造工程の手順においては図６６や図６７の場合と
全く同一である。なお、図中の記号２２は第一のサイド
ウォールを示し、ゲートサイドウォールは第一のサイド
ウォール２２の下部に第一のサイドウォール２２と同じ
形状で設けられている。
は、ソース／ドレイン領域間を複数の伝導経路で接続す
るようにパターニングされた半導体層（例えば図１０）
上にトランジスタを形成する場合に代えて、互いに分離
して平行に配列した半導体層よりなる伝導経路上に、ダ
ミーゲート絶縁膜（またはゲート絶縁膜）、ダミーゲー
ト電極（またはゲート電極）を形成し、ゲートサイドウ
ォールを形成したのちに、互いに分離して平行に配列し
た半導体層の側方に半導体層を選択的にエピタキシャル
成長し、エピタキシャル成長した半導体層を互いに接合
させることにより、ソース／ドレイン領域と成すトラン
ジスタの製造方法に用いても良い。図６６及び図６７に
その実施形態を表わす平面図を示す。図６６は図４１に
係わる製造方法において領域４２のレジストを省略した
場合、図６７は図４４に係わる製造工程においてレジス
ト４２を省略した場合に得られる形態を示す。図６６及
び図６７中の破線２７は、図６６及び図６７に係わる製
造方法において、当初形成される互いに分離した半導体
層の形状を示す。なお、図６７において、伝導経路が２
つの実施形態をとっても良く、発明の効果は変わらな
い。この場合、平行に配列した半導体層よりなる二つの
伝導経路は分離していない点で、図６６や図６７の実施
形態とは異なるが、幅の広いソース／ドレイン領域が形
成されていない点で、図１０の実施例とも異なる。但
し、製造工程の手順においては図６６や図６７の場合と
全く同一である。なお、図中の記号２２は第一のサイド
ウォールを示し、ゲートサイドウォールは第一のサイド
ウォール２２の下部に第一のサイドウォール２２と同じ
形状で設けられている。
【０２４９】（実施形態１０）実施形態５のサイドウォ
ールの製造方法は、絶縁体上の半導体層上にゲート電極
（またはダミーゲート電極）を設ける場合に限らず、バ
ルク基板上の凹凸のある半導体領域上に設けられたゲー
ト電極（またはダミーゲート電極）にゲートサイドウォ
ールを設ける際に用いても良い。
ールの製造方法は、絶縁体上の半導体層上にゲート電極
（またはダミーゲート電極）を設ける場合に限らず、バ
ルク基板上の凹凸のある半導体領域上に設けられたゲー
ト電極（またはダミーゲート電極）にゲートサイドウォ
ールを設ける際に用いても良い。
【０２５０】また、絶縁体上の半導体層上に設けられる
電界効果型トランジスタにおいてゲート電極（あるいは
ダミーゲート電極）の下部に半導体層が残存する形態に
対して用いても良い。
電界効果型トランジスタにおいてゲート電極（あるいは
ダミーゲート電極）の下部に半導体層が残存する形態に
対して用いても良い。
【０２５１】また、バルク基板上の凹凸のある半導体領
域上、絶縁体上の半導体層上に設けられる電界効果型ト
ランジスタにおいてゲート電極の下部に半導体層が残存
する形態のいずれにおいても、伝導経路が単数である場
合、複数である場合のいずれに用いても良い。
域上、絶縁体上の半導体層上に設けられる電界効果型ト
ランジスタにおいてゲート電極の下部に半導体層が残存
する形態のいずれにおいても、伝導経路が単数である場
合、複数である場合のいずれに用いても良い。
【０２５２】また、凹凸のある半導体領域上に設けられ
るいかなる電界効果型トランジスタのゲート電極（もし
くはダミーゲート電極）に対してサイドウォールを設け
る場合に対して用いても良い。
るいかなる電界効果型トランジスタのゲート電極（もし
くはダミーゲート電極）に対してサイドウォールを設け
る場合に対して用いても良い。
【０２５３】なお、図７１、図７２はバルク基板上の凹
凸のある半導体領域上に設けられたゲート電極（または
ダミーゲート電極）にゲートサイドウォールを設けた場
合の形態、図７３、図７４は絶縁体上の半導体層上に設
けられる電界効果型トランジスタにおいてゲート電極の
下部に半導体層が残存する形態について、それぞれ図１
０のＡ１０−Ａ１０’線断面、Ｂ１０−Ｂ１０’線断面
に相当する位置で描いた断面図である。図中の下部Ｓｉ
Ｏ2膜２８は、例えば図１０に相当する形状を形成後、
全体にＣＶＤによりＳｉＯ2膜を堆積し、その表面を平
坦化したのち、ＲＩＥによりエッチバックすることによ
り得られるもので、ゲート電極下部（ダミーゲート電極
の除去後に埋め込まれるゲート電極の下部も含む）と、
シリコン基板間の容量を低減する効果がある。なお、図
７１及び図７２のシリコン基板１、図７３及び図７４の
下部シリコン層２９において、チャネル形成領域７より
も下の部分には、通常は３×１０17ｃｍ-3以上、好まし
くは３×１０18ｃｍ-3以上の濃度の、チャネルタイプと
は異なる導電型の不純物が導入されている。
凸のある半導体領域上に設けられたゲート電極（または
ダミーゲート電極）にゲートサイドウォールを設けた場
合の形態、図７３、図７４は絶縁体上の半導体層上に設
けられる電界効果型トランジスタにおいてゲート電極の
下部に半導体層が残存する形態について、それぞれ図１
０のＡ１０−Ａ１０’線断面、Ｂ１０−Ｂ１０’線断面
に相当する位置で描いた断面図である。図中の下部Ｓｉ
Ｏ2膜２８は、例えば図１０に相当する形状を形成後、
全体にＣＶＤによりＳｉＯ2膜を堆積し、その表面を平
坦化したのち、ＲＩＥによりエッチバックすることによ
り得られるもので、ゲート電極下部（ダミーゲート電極
の除去後に埋め込まれるゲート電極の下部も含む）と、
シリコン基板間の容量を低減する効果がある。なお、図
７１及び図７２のシリコン基板１、図７３及び図７４の
下部シリコン層２９において、チャネル形成領域７より
も下の部分には、通常は３×１０17ｃｍ-3以上、好まし
くは３×１０18ｃｍ-3以上の濃度の、チャネルタイプと
は異なる導電型の不純物が導入されている。
【０２５４】
【発明の効果】以上説明したように本発明の電界効果型
トランジスタの製造方法及び電界効果型トランジスタの
構造によれば、凹凸のある半導体領域上に形成される電
界効果型トランジスタの製造方法において、ゲート電極
に絶縁膜の側壁を設けるとともに、凹凸のある半導体領
域の側面は絶縁膜に覆われていない構造を形成すること
ができる。
トランジスタの製造方法及び電界効果型トランジスタの
構造によれば、凹凸のある半導体領域上に形成される電
界効果型トランジスタの製造方法において、ゲート電極
に絶縁膜の側壁を設けるとともに、凹凸のある半導体領
域の側面は絶縁膜に覆われていない構造を形成すること
ができる。
【０２５５】さらに本発明の電界効果型トランジスタの
製造方法及び電界効果型トランジスタの構造によれば、
凹凸のある半導体領域上に形成される電界効果型トラン
ジスタの製造方法において、ゲート電極の形成のために
設けられるダミーゲート電極に絶縁膜の側壁を設けると
ともに、凹凸のある半導体領域の側面は絶縁膜に覆われ
ていない構造を形成することができる。
製造方法及び電界効果型トランジスタの構造によれば、
凹凸のある半導体領域上に形成される電界効果型トラン
ジスタの製造方法において、ゲート電極の形成のために
設けられるダミーゲート電極に絶縁膜の側壁を設けると
ともに、凹凸のある半導体領域の側面は絶縁膜に覆われ
ていない構造を形成することができる。
【０２５６】したがって本発明によれば、特にＬＳＩを
構成する微細な縦型電界効果型トランジスタ、半導体層
の両側にゲート電極を持つ、ダブルゲート縦型電界効果
型トランジスタに対して有効である。
構成する微細な縦型電界効果型トランジスタ、半導体層
の両側にゲート電極を持つ、ダブルゲート縦型電界効果
型トランジスタに対して有効である。
【図１】本発明の実施形態を示す鳥瞰図である。
【図２】本発明の実施形態を示す平面図である。
【図３】本発明の実施形態を示す断面図である。
【図４】本発明の実施形態を示す断面図である。
【図５】本発明の実施形態を示す断面図である。
【図６】本発明の実施形態を示す平面図である。
【図７】本発明の実施形態を示す平面図である。
【図８】本発明の実施形態を示す断面図である。
【図９】本発明の実施形態を示す鳥瞰図である。
【図１０】本発明の実施形態を示す鳥瞰図である。
【図１１】本発明の実施形態を示す断面図である。
【図１２】本発明の実施形態を示す断面図である。
【図１３】本発明の実施形態を示す断面図である。
【図１４】本発明の実施形態を示す断面図である。
【図１５】本発明の実施形態を示す平面図である。
【図１６】本発明の実施形態を示す断面図である。
【図１７】本発明の実施形態を示す断面図である。
【図１８】本発明の実施形態を示す断面図である。
【図１９】本発明の実施形態を示す断面図である。
【図２０】本発明の実施形態を示す断面図である。
【図２１】本発明の実施形態を示す断面図である。
【図２２】本発明の実施形態を示す断面図である。
【図２３】本発明の実施形態を示す断面図である。
【図２４】本発明の実施形態を示す断面図である。
【図２５】本発明の実施形態を示す断面図である。
【図２６】本発明の実施形態を示す断面図である。
【図２７】本発明の実施形態を示す平面図である。
【図２８】本発明の実施形態を示す平面図である。
【図２９】本発明の実施形態を示す平面図である。
【図３０】本発明の実施形態を示す平面図である。
【図３１】本発明の実施形態を示す平面図である。
【図３２】本発明の実施形態を示す平面図である。
【図３３】本発明の実施形態を示す平面図である。
【図３４】本発明の実施形態を示す平面図である。
【図３５】本発明の実施形態を示す平面図である。
【図３６】本発明の実施形態を示す断面図である。
【図３７】本発明の実施形態を示す断面図である。
【図３８】本発明の実施形態を示す断面図である。
【図３９】本発明の実施形態を示す鳥瞰図である。
【図４０】本発明の実施形態を示す平面図である。
【図４１】本発明の実施形態を示す平面図である。
【図４２】本発明の実施形態を示す平面図である。
【図４３】本発明の実施形態を示す平面図である。
【図４４】本発明の実施形態を示す平面図である。
【図４５】本発明の実施形態を示す平面図である。
【図４６】本発明の実施形態を示す平面図である。
【図４７】本発明の実施形態を示す平面図である。
【図４８】本発明の実施形態を示す鳥瞰図である。
【図４９】本発明の実施形態を示す鳥瞰図である。
【図５０】従来の技術を説明する鳥瞰図である。
【図５１】本発明の製造方法の効果を説明するための平
面図である。
面図である。
【図５２】従来の素子構造を示す平面図である。
【図５３】本発明の素子構造を説明するための断面図で
ある。
ある。
【図５４】本発明の効果を説明する平面図である。
【図５５】本発明の効果を説明する平面図である。
【図５６】本発明の効果を説明する断面図である。
【図５７】本発明の効果を説明する断面図である。
【図５８】本発明の実施形態を示す断面図である。
【図５９】本発明の実施形態を示す断面図である。
【図６０】本発明の実施形態を示す断面図である。
【図６１】本発明の実施形態を示す断面図である。
【図６２】本発明の実施形態を示す断面図である。
【図６３】本発明の実施形態を示す断面図である。
【図６４】本発明の実施形態を示す断面図である。
【図６５】本発明の実施形態を示す断面図である。
【図６６】本発明の実施形態を示す平面図である。
【図６７】本発明の実施形態を示す平面図である。
【図６８】本発明の実施形態を示す断面図ある。
【図６９】本発明の実施形態を示す鳥瞰図である。
【図７０】本発明の実施形態を示す平面図である。
【図７１】本発明の実施形態を示す断面図である。
【図７２】本発明の実施形態を示す断面図である。
【図７３】本発明の実施形態を示す断面図である。
【図７４】本発明の実施形態を示す断面図である。
【図７５】本発明の実施形態を示す断面図である。
１ シリコン基板 ２ 埋め込み絶縁層 ３ 半導体層 ４ ソース／ドレイン領域 ５ ゲート電極 ６ ゲート絶縁膜 ７ チャネル形成領域 ８ パッド酸化膜 ９ Ｓｉ3Ｎ4膜 １０ 開口部 １１ ダミーゲート電極 １２ ＰＳＧ膜 １３ 層間絶縁膜 １４ ゲート絶縁膜 １５ 素子領域 １６ ソース／ドレインコンタクト １７ ゲートコンタクト １８ ダミーゲート絶縁膜 １９ 開口形成領域 ２０ 第２のＳｉ3Ｎ4膜 ２１ 第２のＳｉＯ2膜 ２２ 第１のサイドウォール ２３ 層間絶縁膜 ２４ 金属配線 ２５ ゲート上Ｓｉ3Ｎ4膜 ２６ Ｓｉ3Ｎ4の第一のサイドウォール ２７ 当初形成される半導体層 ２８ 下部ＣＶＤＳｉＯ2膜 ２９ 下部シリコン層 ３１ 伝導経路配置領域 ３２ ソース／ドレイン接続部 ３３ 伝導経路 ３４ 開口配列領域 ３５ 一つの伝導経路 ３６ ゲート側面−ソース／ドレイン側面間容量 ４１ 第二のマスク材料 ４２ レジストパターンの範囲（形成領域） ４３ 第二のマスク形成用ダミーパターン ４４ レジストパターンの範囲（形成領域） １０１ 半導体基板 １０２ 絶縁体 １０３ 半導体層 １０４ ゲート絶縁膜 １０５ ゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA01 AA02 AA06 AA15 AA30 BB04 CC02 DD01 DD03 DD04 DD05 DD12 DD13 DD14 EE01 EE04 EE05 EE08 EE09 EE22 EE24 EE32 FF02 FF03 FF09 FF12 FF13 FF23 FF29 FF35 FF36 FF40 GG02 GG12 GG22 GG24 GG26 GG28 GG30 GG32 GG34 GG35 HJ01 HJ04 HJ13 HJ16 HJ18 HK05 HK08 HK09 HK13 HK14 HK16 HL03 HL23 HL24 HM02 HM04 HM15 NN02 NN23 NN24 NN25 PP03 PP08 QQ01 QQ08 QQ10 QQ17 QQ19
Claims (22)
- 【請求項１】 突起形状をもつ半導体領域上に、絶縁膜
を介してゲート電極が設けられ、前記ゲート電極の上部
の両側に第一の側壁が設けられ、前記第一の側壁の下部
に位置するゲート電極の側面に、絶縁膜よりなる側壁が
設けられたことを特徴とする電界効果型トランジスタ。 - 【請求項２】 前記突起形成を持つ半導体が、絶縁体上
に設けられていることを特徴とする請求項１に記載の電
界効果型トランジスタ。 - 【請求項３】 前記突起形成を持つ半導体が、絶縁体上
に配列した略矩形の断面を持つ半導体からなることを特
徴とする請求項２に記載の電界効果型トランジスタ。 - 【請求項４】 突起形状をもつ半導体領域上に、絶縁膜
を介して導電性のゲート電極を設け、前記ゲート電極を
絶縁体中に埋め込む工程と、 前記ゲート電極を覆う前記絶縁体の上部をエッチングに
より除去し、前記ゲート電極の上部を露出させ、引続い
て露出した前記ゲート電極の両側に第一の側壁を設け、
前記ゲート電極及び前記第一の側壁をマスクに前記ゲー
ト電極を覆う前記絶縁体をエッチバックして、前記第一
の側壁の下部において前記ゲート電極の側面に絶縁体よ
りなるゲート側壁を形成する工程と、 前記ゲート電極及び前記ゲート側壁のいずれにも覆われ
ていない部位の、前記ゲート電極の両側の半導体領域
に、第一導電型不純物を高濃度に導入したソース／ドレ
イン領域を設ける工程とを含むことを特徴とする電界効
果型トランジスタの製造方法。 - 【請求項５】 突起形状をもつ半導体領域上にダミーゲ
ート電極を設け、前記ダミーゲート電極を絶縁体中に埋
め込む工程と、 前記ダミーゲート電極を覆う前記絶縁体の上部をエッチ
ングにより除去し、ダミーゲート電極の上部を露出さ
せ、引続いて露出した前記ダミーゲート電極の両側に第
一の側壁を設け、前記ダミーゲート電極及び前記第一の
側壁をマスクに前記ダミーゲート電極を覆う前記絶縁体
をエッチバックして、前記第一の側壁の下部において前
記ダミーゲート電極の側面に絶縁体よりなるゲート側壁
を形成する工程と、 前記ゲート電極及び前記ゲート側壁のいずれにも覆われ
ていない部位の、前記ゲート電極の両側の半導体領域
に、第一導電型不純物を高濃度に導入したソース／ドレ
イン領域を設ける工程と、 前記ダミーゲートを除去して形成される空隙に導電性材
料を埋め込みゲート電極を形成する工程とを含むことを
特徴とする電界効果型トランジスタの製造方法。 - 【請求項６】 前記第一の側壁がポリシリコンであるこ
とを特徴とする請求項又は５に記載の電界効果型トラン
ジスタの製造方法。 - 【請求項７】 前記ゲート側壁がＳｉＯ2であることを
特徴とする請求項４又は５に記載の電界効果型トランジ
スタの製造方法。 - 【請求項８】 前記ゲート側壁がＳｉ3Ｎ4であることを
特徴とする請求項４又は５に記載の電界効果型トランジ
スタの製造方法。 - 【請求項９】 前記ゲート側壁のうち、ゲート電極また
はダミーゲート電極に接する部分の材質がＳｉ3Ｎ4であ
り、Ｓｉ3Ｎ4よりなる層の外側がＳｉＯ2であることを
特徴とする請求項４又は５に記載の電界効果型トランジ
スタの製造方法。 - 【請求項１０】 前記第一の側壁がＳｉ3Ｎ4であること
を特徴とする請求項４又は５に記載の電界効果型トラン
ジスタの製造方法。 - 【請求項１１】 前記第一の側壁がＳｉ3Ｎ4であり、前
記ゲート側壁がＳｉＯ2であることを特徴とする請求項
４又は５に記載の電界効果型トランジスタの製造方法。 - 【請求項１２】 前記ゲート電極または前記ダミーゲー
ト電極上に、Ｓｉ3Ｎ4の層が設けられることを特徴とす
る請求項１１に記載の電界効果型トランジスタの製造方
法。 - 【請求項１３】 矩形断面を持つ半導体領域を跨ぐよう
に、ゲート絶縁膜を介してゲート電極を設け、続いてゲ
ート電極のうち、少なくとも前記略矩形の断面を持つ半
導体領域の上端よりも低い位置を絶縁膜で覆うととも
に、前記略矩形の断面を持つ半導体の側面のうちゲート
電極に覆われない領域の少なくとも一部を露出させ、前
記露出した前記略矩形の断面を持つ半導体の側面に、半
導体を選択的に成長させ、選択成長と同時または選択成
長後に選択的に成長させた前記半導体に不純物を導入す
ることにより、選択的に成長させた前記半導体をソース
／ドレイン領域もしくはソース／ドレインエクステンシ
ョン領域となすことを特徴とする電界効果型トランジス
タの製造方法。 - 【請求項１４】 略矩形の断面を持つ半導体領域を跨ぐ
ように、ダミーゲート電極を設け、続いてダミーゲート
電極のうち、少なくとも前記略矩形の断面を持つ半導体
領域の上端よりも低い位置を絶縁膜で覆うとともに、前
記略矩形の断面を持つ半導体の側面のうちダミーゲート
電極に覆われない領域の少なくとも一部を露出させ、前
記露出した前記略矩形の断面を持つ半導体の側面に、半
導体を選択的に成長させ、選択成長と同時または選択成
長後に選択的に成長させた前記半導体に不純物を導入す
ることにより、選択的に成長させた前記半導体をソース
／ドレイン領域もしくはソース／ドレインエクステンシ
ョン領域となす工程と、 前記ダミーゲート電極を絶縁膜で覆ったのち、前記ダミ
ーゲート電極の一部を露出させて、該ダミーゲート電極
をエッチングにより除去し、得られたスリット中にゲー
ト絶縁膜とゲート電極とを設ける工程とを含むことを特
徴とする電界効果型トランジスタの製造方法。 - 【請求項１５】 略矩形の断面を持つ半導体領域を跨ぐ
ように、絶縁体よりなるダミーゲート電極を設け、続い
て前記略矩形の断面を持つ半導体の側面のうちダミーゲ
ート電極に覆われない領域の少なくとも一部を露出さ
せ、前記露出した前記略矩形の断面を持つ半導体の側面
に、半導体を選択的に成長させ、選択成長と同時または
選択成長後に選択的に成長させた前記半導体に不純物を
導入することにより、選択的に成長させた半導体をソー
ス／ドレイン領域もしくはソース／ドレインエクステン
ション領域と成す工程と、 前記ダミーゲート電極を絶縁膜で覆ったのち、前記ダミ
ーゲート電極の一部を露出させて、該ダミーゲート電極
をエッチングにより除去し、得られたスリット中にゲー
ト絶縁膜とゲート電極とを設ける工程とを含むことを特
徴とする電界効果型トランジスタの製造方法。 - 【請求項１６】 前記略矩形の断面を持つ半導体が複数
配列し、単一のゲート電極または単一のダミーゲート電
極を、配列したこれら複数の略矩形の断面を持つ半導体
を跨ぐように形成することを特徴とする請求項１３，１
４又は１５に記載の電界効果型トランジスタの製造方
法。 - 【請求項１７】 複数配列した前記略矩形の断面を持つ
半導体は、単一のゲート電極または単一のダミーゲート
電極が設けられる位置からある一定の間隔を置いた位置
において、互いに接続するようにして設けられることを
特徴とする請求項１６に記載の電界効果型トランジスタ
の製造方法。 - 【請求項１８】 前記略矩形の断面を持つ半導体の側面
への半導体の選択成長時に、単一のゲート電極または単
一のダミーゲート電極が設けられる位置からある一定の
間隔を置いた位置において、選択成長した半導体が互い
に接触して接続することを特徴とする請求項１３，１４
又は１５に記載の電界効果型トランジスタの製造方法。 - 【請求項１９】 半導体の選択成長を、選択的エピタキ
シャル成長により実施することを特徴とする請求項１
３，１４，１５，１６，１７又は１８に記載の電界効果
型トランジスタの製造方法。 - 【請求項２０】 前記略矩形の断面を持つ半導体の側面
へ選択成長した半導体が、少なくともゲート電極または
ダミーゲート電極から一定の範囲内の位置において、ゲ
ート電極またはダミーゲート電極から離れるに従って厚
くなるように形成されることを特徴とする請求項１９に
記載の電界効果型トランジスタの製造方法。 - 【請求項２１】 突起形状をもつ半導体領域上に、絶縁
膜を介して導電性のゲート電極を設け、前記ゲート電極
を絶縁体中に埋め込む工程と、 前記ゲート電極を覆う前記絶縁体の上部をエッチングに
より除去し、前記ゲート電極の上部を露出させ、引続い
て露出した前記ゲート電極の両側に第一の側壁を設け、
前記ゲート電極及び前記第一の側壁をマスクに前記ゲー
ト電極を覆う前記絶縁体をエッチバックして、前記第一
の側壁の下部において前記ゲート電極の側面に絶縁体よ
りなるゲート側壁を形成する工程とを含むことを特徴と
する請求項１３，１４，１５，１６，１７，１８，１９
又は２０に記載の電界効果型トランジスタの製造方法。 - 【請求項２２】 突起形状をもつ半導体領域上にダミー
ゲート電極を設け、前記ダミーゲート電極を絶縁体中に
埋め込む工程と、 前記ダミーゲート電極を覆う前記絶縁体の上部をエッチ
ングにより除去し、ダミーゲート電極の上部を露出さ
せ、引続いて露出した前記ダミーゲート電極の両側に第
一の側壁を設け、前記ダミーゲート電極及び前記第一の
側壁をマスクに前記ダミーゲート電極を覆う前記絶縁体
をエッチバックして、前記第一の側壁の下部において前
記ダミーゲート電極の側面に絶縁体よりなるゲート側壁
を形成する工程とを含むを特徴とする請求項１４，１
６，１７，１８，１９又は２０に記載の電界効果型トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000185181A JP4058751B2 (ja) | 2000-06-20 | 2000-06-20 | 電界効果型トランジスタの製造方法 |
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|---|---|---|---|
| JP2007288260A Division JP2008085357A (ja) | 2007-11-06 | 2007-11-06 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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ID=18685534
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