JP2020047950A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020047950A
JP2020047950A JP2019228801A JP2019228801A JP2020047950A JP 2020047950 A JP2020047950 A JP 2020047950A JP 2019228801 A JP2019228801 A JP 2019228801A JP 2019228801 A JP2019228801 A JP 2019228801A JP 2020047950 A JP2020047950 A JP 2020047950A
Authority
JP
Japan
Prior art keywords
transistor
conductor
insulator
semiconductor
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2019228801A
Other languages
English (en)
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
坂倉　真之
Masayuki Sakakura
真之 坂倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2020047950A publication Critical patent/JP2020047950A/ja
Priority to JP2021107419A priority Critical patent/JP2021180315A/ja
Priority to JP2023025000A priority patent/JP7482276B2/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electroluminescent Light Sources (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】寄生容量の小さいトランジスタを提供する。または、周波数特性の高いトランジスタを提供する。または、該トランジスタを有する半導体装置を提供する。【解決手段】酸化物半導体と、第１の導電体と、第２の導電体と、第３の導電体と、第１の絶縁体と、第２の絶縁体と、を有し、第１の導電体は、第１の絶縁体を介して、第１の導電体と酸化物半導体とが互いに重なる第１の領域と、第１の絶縁体および第２の絶縁体を介して、第１の導電体と第２の導電体とが互いに重なる第２の領域と、第１の絶縁体および第２の絶縁体を介して、第１の導電体と第３の導電体とが互いに重なる第３の領域と、を有し、酸化物半導体は、酸化物半導体と第２の導電体とが接する第４の領域と、酸化物半導体と第３の導電体とが接する第５の領域と、を有するトランジスタである。【選択図】図１

Description

本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する
。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プ
ロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、
電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置
、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器
は、半導体装置を有する場合がある。
近年は、酸化物半導体を用いたトランジスタが注目されている。酸化物半導体は、スパッ
タリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導
体に用いることができる。また、酸化物半導体を用いたトランジスタは、非晶質シリコン
を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備
投資を抑えられるメリットもある。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小
さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低
いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）
。
特開２０１２−２５７１８７号公報
寄生容量の小さいトランジスタを提供することを課題の一とする。または、高い周波数特
性を有するトランジスタを提供することを課題の一とする。または、電気特性の良好なト
ランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタ
を提供することを課題の一とする。または、オフ時の電流の小さいトランジスタを提供す
ることを課題の一とする。または、新規なトランジスタを提供することを課題の一とする
。または、該トランジスタを有する半導体装置を提供することを課題の一とする。または
、動作速度の速い半導体装置を提供することを課題の一とする。または、新規な半導体装
置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供す
ることを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器
を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、酸化物半導体と、第１の導電体と、第２の導電体と、第３の導
電体と、第１の絶縁体と、第２の絶縁体と、を有し、第１の導電体は、第１の領域と、第
２の領域と、第３の領域と、を有し、第１の領域は、第１の絶縁体を介して、第１の導電
体と酸化物半導体とが互いに重なる領域を有し、第２の領域は、第１の絶縁体および第２
の絶縁体を介して、第１の導電体と第２の導電体とが互いに重なる領域を有し、第３の領
域は、第１の絶縁体および第２の絶縁体を介して、第１の導電体と第３の導電体とが互い
に重なる領域を有し、酸化物半導体は、第４の領域と、第５の領域と、を有し、第４の領
域は、酸化物半導体と第２の導電体とが互いに接する領域を有し、第５の領域は、酸化物
半導体と第３の導電体とが互いに接する領域を有するトランジスタである。
（２）または、本発明の一態様は、ｐチャネル型トランジスタと、ｎチャネル型トランジ
スタと、を有し、ｐチャネル型トランジスタのソースまたはドレインの一方は、ｎチャネ
ル型トランジスタのソースまたはドレインの一方と電気的に接続され、ｐチャネル型トラ
ンジスタのゲートは、ｎチャネル型トランジスタのゲートと電気的に接続され、ｐチャネ
ル型トランジスタは、チャネル形成領域にシリコンを有し、ｎチャネル型トランジスタは
、（１）に記載のトランジスタである半導体装置である。
（３）または、本発明の一態様は、ｐチャネル型トランジスタは、上面の結晶面が（１１
０）面の領域を有するシリコン基板に設けられる（２）に記載の半導体装置である。
（４）または、本発明の一態様は、ｐチャネル型トランジスタのチャネル形成領域は、表
面近傍に向けてｎ型の導電型を付与する不純物濃度が高くなる濃度勾配を有する（２）ま
たは（３）に記載の半導体装置である。
（５）または、本発明の一態様は、ｐチャネル型トランジスタのゲートは、仕事関数が４
．５ｅＶ以上の導電体を有する（２）乃至（４）のいずれか一に記載の半導体装置である
。
（６）または、本発明の一態様は、酸化物半導体がインジウムを有する（２）乃至（５）
のいずれか一に記載の半導体装置である。
（７）または、本発明の一態様は、酸化物半導体は、第１の酸化物半導体層と、第２の酸
化物半導体層と、第３の酸化物半導体層と、を有し、第１の酸化物半導体層と、第２の酸
化物半導体層と、第３の酸化物半導体層とが、互いに重なる領域を有する（２）乃至（６
）のいずれか一に記載の半導体装置である。
なお、本発明の一態様に係る半導体装置において、酸化物半導体を他の半導体に置き換え
ても構わない。
寄生容量の小さいトランジスタを提供することができる。または、高い周波数特性を有す
るトランジスタを提供することができる。または、電気特性の良好なトランジスタを提供
することができる。または、電気特性の安定したトランジスタを提供することができる。
または、オフ時の電流の小さいトランジスタを提供することができる。または、新規なト
ランジスタを提供することができる。または、該トランジスタを有する半導体装置を提供
することができる。または、動作速度の速い半導体装置を提供することができる。または
、新規な半導体装置を提供することができる。または、該半導体装置を有するモジュール
を提供することができる。または、該半導体装置、または該モジュールを有する電子機器
を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタの一部を示す断面図。 本発明の一態様に係るトランジスタの一部を示す断面図、およびバンド構造を示す図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る記憶装置の回路図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係る記憶素子の回路図。 本発明の一態様に係る表示装置の上面図および回路図。 本発明の一態様に係る電子機器を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されて
いる場合がある。
なお、本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイ
ズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、また
は物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径と
は、物体の一断面と等しい面積となる正円の直径をいう。
なお、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と
、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と
言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体
」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と
言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体
」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度
が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導
体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度
が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導
体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族
元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、
水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素
などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形
成する場合がある。また、半導体がシリコン膜である場合、半導体の特性を変化させる不
純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１
５族元素などがある。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのあ
る領域における深さ方向全体の濃度がＢである場合、Ａのある領域における深さ方向の濃
度の平均値がＢである場合、Ａのある領域における深さ方向の濃度の中央値がＢである場
合、Ａのある領域における深さ方向の濃度の最大値がＢである場合、Ａのある領域におけ
る深さ方向の濃度の最小値がＢである場合、Ａのある領域における深さ方向の濃度の収束
値がＢである場合、測定上Ａそのものの確からしい値の得られる領域における濃度がＢで
ある場合などを含む。
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有
する、と記載する場合、例えば、Ａのある領域における全体の大きさ、長さ、厚さ、幅、
または距離がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離
の平均値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の
中央値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最
大値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最小
値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の収束値
がＢである場合、測定上Ａそのものの確からしい値の得られる領域での大きさ、長さ、厚
さ、幅、または距離がＢである場合などを含む。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重な
る領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電
極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに
重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上
のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅ
ｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した
場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、
本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合があ
る。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い
込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによ
って、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図ま
たは断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状
を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載
されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を
有すると読み替えることができる。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
＜トランジスタの構造＞
以下では、本発明の一態様に係るトランジスタの構造について説明する。
＜トランジスタ構造１＞
図１（Ａ）および図１（Ｂ）は、本発明の一態様に係るトランジスタ４９０の上面図およ
び断面図である。図１（Ａ）は上面図である。図１（Ｂ）は、図１（Ａ）に示す一点鎖線
Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１（Ａ）の上
面図では、図の明瞭化のために一部の要素を省いて図示している。
図１（Ｂ）において、トランジスタ４９０は、基板４００上の絶縁体４０１と、絶縁体４
０１上の絶縁体４０２と、絶縁体４０２上の半導体４０６と、半導体４０６の上面および
側面と接する領域を有する導電体４１６ａおよび導電体４１６ｂと、導電体４１６ａおよ
び導電体４１６ｂの上面と接し、導電体４１６ａに達する開口部、および導電体４１６ｂ
に達する開口部を有する絶縁体４１０と、絶縁体４１０の開口部を介して導電体４１６ａ
と接する導電体４２４ａと、絶縁体４１０の開口部を介して導電体４１６ｂと接する導電
体４２４ｂと、半導体４０６の上面と接する絶縁体４１２と、絶縁体４１２を介して半導
体４０６上に配置する導電体４０４と、絶縁体４１０上および導電体４０４上の絶縁体４
０８と、を有する。
なお、トランジスタ４９０は、絶縁体４０１を有さなくても構わない場合がある。また、
トランジスタ４９０は、絶縁体４０２を有さなくても構わない場合がある。また、トラン
ジスタ４９０は、絶縁体４０８を有さなくも構わない場合がある。また、トランジスタ４
９０は、導電体４２４ａを有さなくても構わない場合がある。また、トランジスタ４９０
は、導電体４２４ｂを有さなくても構わない場合がある。
図１（Ｂ）において、トランジスタ４９０の絶縁体４０８上に、導電体４２４ａに達する
開口部、および導電体４２４ｂに達する開口部を有する絶縁体４１８と、絶縁体４１８の
開口部を介して導電体４２４ａと接する導電体４２６ａと、絶縁体４１８の開口部を介し
て導電体４２４ｂと接する導電体４２６ｂと、を有する。
トランジスタ４９０において、導電体４０４はゲート電極としての機能を有する。また、
絶縁体４１２はゲート絶縁体としての機能を有する。また、導電体４１６ａおよび導電体
４１６ｂは、ソース電極およびドレイン電極としての機能を有する。したがって、導電体
４０４に印加する電位によって、半導体４０６の抵抗を制御することができる。即ち、導
電体４０４に印加する電位によって、導電体４１６ａと導電体４１６ｂとの間の導通・非
導通を制御することができる。
また、トランジスタ４９０の導電体４０４は、絶縁体４１０を介して導電体４０４と導電
体４１６ａとが互いに重なる領域と、絶縁体４１０を介して導電体４０４と導電体４１６
ｂとが互いに重なる領域と、を有する。トランジスタ４９０は、導電体４０４と導電体４
１６ａとの間、導電体４０４と導電体４１６ｂとの間に、それぞれ絶縁体４１０を有する
ことで、寄生容量を小さくすることができる。よって、トランジスタ４９０は周波数特性
の高いトランジスタとなる。
図１（Ｂ）に示すように、半導体４０６の側面は、導電体４１６ａおよび導電体４１６ｂ
と接する。また、ゲート電極としての機能を有する導電体４０４の電界によって、半導体
４０６を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に
取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎ
ｎｅｌ）構造とよぶ。そのため、半導体４０６の全体（バルク）にチャネルが形成される
場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流
を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、半導体
４０６が、導電体４０４の電界によって取り囲まれていることから、非導通時の電流（オ
フ電流）を小さくすることができる。
なお、トランジスタ４９０を、水素などの不純物および酸素をブロックする機能を有する
絶縁体で囲うことによって、トランジスタ４９０の電気特性を安定にすることができる。
例えば、絶縁体４０１として、水素などの不純物および酸素をブロックする機能を有する
絶縁体を用いればよい。また、絶縁体４０８として、水素などの不純物および酸素をブロ
ックする機能を有する絶縁体を用いればよい。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ
素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、
アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム
、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
例えば、絶縁体４０１としては、酸化アルミニウム、酸化マグネシウム、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい
。なお、絶縁体４０１は、酸化アルミニウムまたは窒化シリコンを有することが好ましい
。例えば、絶縁体４０１が酸化アルミニウムまたは窒化シリコンを有することで、半導体
４０６に水素などの不純物が混入することを抑制することができる。また、たとえば、絶
縁体４０１が酸化アルミニウムまたは窒化シリコンを有することで、酸素の外方拡散を低
減することができる。
また、例えば、絶縁体４０８としては、酸化アルミニウム、酸化マグネシウム、窒化酸化
シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いれ
ばよい。なお、絶縁体４０８は、酸化アルミニウムまたは窒化シリコンを有することが好
ましい。例えば、絶縁体４０８が酸化アルミニウムまたは窒化シリコンを有することで、
半導体４０６に水素などの不純物が混入することを抑制することができる。また、たとえ
ば、絶縁体４０８が酸化アルミニウムまたは窒化シリコンを有することで、酸素の外方拡
散を低減することができる。
絶縁体４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４０２としては、酸化アルミニウム、酸
化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁体４０２は、基板４００からの不純物の拡散を防止する役割を有してもよい。また、
半導体４０６が酸化物半導体である場合、絶縁体４０２は、半導体４０６に酸素を供給す
る役割を担うことができる。
導電体４１６ａおよび導電体４１６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、
シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、
亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウ
ム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で
用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅お
よびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素
を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
なお、導電体４１６ａおよび導電体４１６ｂの端部の形状によって、オフセット領域とオ
ーバーラップ領域とを作り分けることができる。
図２（Ａ）および図２（Ｂ）に示す断面図は、導電体４１６ａの端部において、半導体４
０６の上面と導電体４１６ａの側面との為す角度がθａであり、導電体４１６ｂの端部に
おいて、半導体４０６の上面と導電体４１６ｂの側面との為す角度がθｂである場合を示
す。なお、導電体４１６ａの端部、および導電体４１６ｂの端部において、θａおよびθ
ｂが幅を持つ場合、θａおよびθｂの角度は、その平均値、中央値、最小値または最大値
のいずれかを示すものとする。
図２（Ａ）では、θａの角度が大きく、絶縁体４１２の厚さよりも導電体４１６ａの迫り
出し量が小さいため、オフセット領域Ｌｏｆｆａが形成される。同様に、図２（Ａ）では
、θｂの角度が大きく、絶縁体４１２の厚さよりも導電体４１６ｂの迫り出し量が小さい
ため、オフセット領域Ｌｏｆｆｂが形成される。例えば、θａは６０°以上９０°未満と
すればよい。また、例えば、θｂは６０°以上９０°未満とすればよい。なお、Ｌｏｆｆ
ａとＬｏｆｆｂとが、同じ大きさでも、異なる大きさでも構わない。例えば、Ｌｏｆｆａ
とＬｏｆｆｂとを同じ大きさにすることで、トランジスタ４９０を複数有する半導体装置
における電気特性や形状のばらつきを低減することができる。また、ＬｏｆｆａとＬｏｆ
ｆｂとを異なる大きさにすることで、特定の領域に電界集中が起こることによるトランジ
スタ４９０の劣化を低減することができる場合がある。
一方、図２（Ｂ）では、θａの角度が小さく、絶縁体４１２の厚さよりも導電体４１６ａ
の迫り出し量が大きいため、オーバーラップ領域Ｌｏｖａが形成される。同様に、図２（
Ｂ）では、θｂの角度が小さく、絶縁体４１２の厚さよりも導電体４１６ｂの迫り出し量
が大きいため、オーバーラップ領域Ｌｏｖｂが形成される。例えば、θａは１５°以上６
０°未満、または２０°以上５０°未満とすればよい。また、例えば、θｂは１５°以上
６０°未満、または２０°以上５０°未満とすればよい。なお、ＬｏｖａとＬｏｖｂとが
、同じ大きさでも、異なる大きさでも構わない。例えば、ＬｏｖａとＬｏｖｂとを同じ大
きさにすることで、トランジスタ４９０を複数有する半導体装置における電気特性や形状
のばらつきを低減することができる。また、ＬｏｖａとＬｏｖｂとを異なる大きさにする
ことで、特定の領域に電界集中が起こることによるトランジスタ４９０の劣化を低減する
ことができる場合がある。
なお、トランジスタ４９０がオーバーラップ領域およびオフセット領域の両方を有しても
構わない。例えば、ＬｏｖａとＬｏｆｆｂとを有することで、オン電流を大きくし、かつ
特定の領域に電界集中が起こることによるトランジスタ４９０の劣化を低減することがで
きる場合がある。
図２（Ｃ）に示す断面図は、導電体４１６ａの端部において、半導体４０６の上面と導電
体４１６ａの側面との為す角度が略垂直であり、導電体４１６ｂの端部において、半導体
４０６の上面と導電体４１６ｂの側面との為す角度が略垂直である場合を示す。この場合
、絶縁体４１２の厚さがオフセット領域の大きさ（図２（Ｃ）にＬｏｆｆａおよびＬｏｆ
ｆｂと表記。）と同じになる。
図２（Ｄ）に示す断面図は、導電体４１６ａの端部が曲面を有し、導電体４１６ｂの端部
が曲面を有する場合を示す。導電体４１６ａおよび導電体４１６ｂの端部が曲面を有する
ことで、導電体４１６ａおよび導電体４１６ｂの端部における電界集中を緩和することが
できる場合がある。したがって、電界集中が起こることによるトランジスタ４９０の劣化
を低減することができる場合がある。
絶縁体４１０としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４１０としては、酸化アルミニウム、酸
化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
なお、絶縁体４１０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体
４１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹
脂などを有することが好ましい。または、絶縁体４１０は、酸化シリコンまたは酸化窒化
シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化
シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電
率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレ
フィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたは
アクリルなどがある。
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４１２としては、酸化アルミニウム、酸
化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
なお、絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体
４１２は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化
物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有
する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好
ましい。または、絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の
高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコ
ンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定
かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリ
ウムまたは酸化ハフニウムを半導体４０６側に有することで、酸化シリコンまたは酸化窒
化シリコンに含まれるシリコンが、半導体４０６に混入することを抑制することができる
。また、例えば、酸化シリコンまたは酸化窒化シリコンを半導体４０６側に有することで
、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒
化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンター
は、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることが
できる場合がある。
導電体４０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミ
ニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イット
リウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよ
びタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、
合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体
、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチ
タンおよび窒素を含む導電体などを用いてもよい。
導電体４２４ａおよび導電体４２４ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、
シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、
亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウ
ム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で
用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅お
よびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素
を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
導電体４２６ａおよび導電体４２６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、
シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、
亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウ
ム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で
用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅お
よびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素
を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
絶縁体４１８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４１８としては、酸化アルミニウム、酸
化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
なお、絶縁体４１８は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体
４１８は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹
脂などを有することが好ましい。または、絶縁体４１８は、酸化シリコンまたは酸化窒化
シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化
シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電
率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレ
フィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたは
アクリルなどがある。
半導体４０６としては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪シ
リコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、ア
ルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いて
も構わない場合がある。
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶
酸化物半導体とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌ
ｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化
物半導体、非晶質酸化物半導体などをいう。
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一
方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒
界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形
状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置
を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏ
ｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れ
る場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されること
から、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直
な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法に
よる解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる
場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有
さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピーク
を示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリ
コン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなど
の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体
から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子
半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、
結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラ
ップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導
体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリ
ア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は
、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当
該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用
いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお
、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥
準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合があ
る。
また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さい。
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさで
あることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶
であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ−ＯＳ
（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ
。また、ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない
場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶
部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したが
って、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合が
ある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用
いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピー
クが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５
０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハロ
ーパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大き
さと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、
スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描く
ように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対し
ナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ
は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡ
Ｃ−ＯＳと比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌ
ａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測さ
れる。
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の物性を示す構造を有す
る場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体
（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう
。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認す
ることのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐ
ｈｏｕｓ−ｌｉｋｅ ＯＳは、ＴＥＭによる観察程度の微量な電子照射によって、結晶化
が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳであれば、ＴＥ
Ｍによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさの計測は
、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状
構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結
晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層が
ｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（
００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は
０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、
格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格
子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ
ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であっても
よい。
図３（Ａ）は、トランジスタ４９０の一部を拡大した断面図である。図３（Ａ）では、半
導体４０６が、半導体層４０６ａ、半導体層４０６ｂおよび半導体層４０６ｃが、この順
に積層した積層膜である場合を示す。
半導体層４０６ａ、半導体層４０６ｂ、半導体層４０６ｃなどに適用可能な半導体につい
て説明する。
半導体層４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体層４０６ｂ
は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半
導体層４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガ
リウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素として
は、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニ
ウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステ
ンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合が
ある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との
結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物
半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層４０
６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合
がある。
ただし、半導体層４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体層
４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、イン
ジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸
化物半導体などであっても構わない。
半導体層４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層４
０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２
．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体層４０６ａおよび半導体層４０６ｃは、半導体層４０６ｂを構成する酸素
以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層４０
６ｂを構成する酸素以外の元素一種以上、または二種以上から半導体層４０６ａおよび半
導体層４０６ｃが構成されるため、半導体層４０６ａと半導体層４０６ｂとの界面、およ
び半導体層４０６ｂと半導体層４０６ｃとの界面において、界面準位が形成されにくい。
半導体層４０６ａ、半導体層４０６ｂおよび半導体層４０６ｃが、インジウムを含む場合
について説明する。なお、半導体層４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎおよび
Ｍの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、
Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７
５ａｔｏｍｉｃ％以上とする。また、半導体層４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、
ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉ
ｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以
上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層４０６ｃがＩｎ−Ｍ−Ｚｎ酸化
物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０
ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏ
ｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体層４０６ｃは、半導体
層４０６ａと同種の酸化物を用いても構わない。
半導体層４０６ｂは、半導体層４０６ａおよび半導体層４０６ｃよりも電子親和力の大き
い酸化物を用いる。例えば、半導体層４０６ｂとして、半導体層４０６ａおよび半導体層
４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以
上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用
いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する
。そのため、半導体層４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム
原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さ
らに好ましくは９０％以上とする。
ただし、半導体層４０６ａまたは／および半導体層４０６ｃが、酸化ガリウムであっても
構わない。例えば、半導体層４０６ｃとして、酸化ガリウムを用いると導電体４１６ａま
たは導電体４１６ｂと導電体４０４との間に生じるリーク電流を低減することができる。
即ち、トランジスタ４９０のオフ電流を小さくすることができる。
このとき、ゲート電圧を印加すると、半導体層４０６ａ、半導体層４０６ｂ、半導体層４
０６ｃのうち、電子親和力の大きい半導体層４０６ｂにチャネルが形成される。
図３（Ａ）に示す一点鎖線Ｅ１−Ｅ２に対応するバンド構造を図３（Ｂ）に示す。図３（
Ｂ）には、真空準位（ｖａｃｕｕｍ ｌｅｖｅｌと表記。）、各層の伝導帯下端のエネル
ギー（Ｅｃと表記。）および価電子帯上端のエネルギー（Ｅｖと表記。）を示す。
ここで、半導体層４０６ａと半導体層４０６ｂとの間には、半導体層４０６ａと半導体層
４０６ｂとの混合領域を有する場合がある。また、半導体層４０６ｂと半導体層４０６ｃ
との間には、半導体層４０６ｂと半導体層４０６ｃとの混合領域を有する場合がある。混
合領域は、界面準位密度が低くなる。そのため、半導体層４０６ａ、半導体層４０６ｂお
よび半導体層４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に
変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体層４０６ａ中および半導体層４０６ｃ中ではなく、半導体層４
０６ｂ中を主として移動する。したがって、半導体層４０６ａおよび半導体層４０６ｂの
界面における界面準位密度、半導体層４０６ｂと半導体層４０６ｃとの界面における界面
準位密度を低くすることによって、半導体層４０６ｂ中で電子の移動が阻害されることが
少なく、トランジスタ４９０のオン電流を高くすることができる。
なお、トランジスタ４９０がｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体層４０６ｂの
全体にチャネルが形成される。したがって、半導体層４０６ｂが厚いほどチャネル領域は
大きくなる。即ち、半導体層４０６ｂが厚いほど、トランジスタ４９０のオン電流を高く
することができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは
６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体層４０６ｂと
すればよい。ただし、トランジスタ４９０を有する半導体装置の生産性が低下する場合が
あるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５
０ｎｍ以下の厚さの領域を有する半導体層４０６ｂとすればよい。
また、トランジスタ４９０のオン電流を高くするためには、半導体層４０６ｃの厚さは小
さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３
ｎｍ以下の領域を有する半導体層４０６ｃとすればよい。一方、半導体層４０６ｃは、チ
ャネルの形成される半導体層４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水
素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層
４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好まし
くは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体層４０６ｃと
すればよい。また、半導体層４０６ｃは、絶縁体４０２などから放出される酸素の外方拡
散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体層４０６ａは厚く、半導体層４０６ｃは薄いこ
とが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０
ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体層４０６ａとすれば
よい。半導体層４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体層４０６ａ
との界面からチャネルの形成される半導体層４０６ｂまでの距離を離すことができる。た
だし、トランジスタ４９０を有する半導体装置の生産性が低下する場合があるため、例え
ば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さ
の領域を有する半導体層４０６ａとすればよい。
例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合が
ある。したがって、半導体層４０６ｂのシリコン濃度は低いほど好ましい。例えば、半導
体層４０６ｂと半導体層４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：
Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１
０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さら
に好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体層４０６ｂと半導体層４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９
ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ま
しくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体層４０６ｂは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、
好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍ
ｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度とな
る領域を有する。また、半導体層４０６ｂの水素濃度を低減するために、半導体層４０６
ａおよび半導体層４０６ｃの水素濃度を低減すると好ましい。半導体層４０６ａおよび半
導体層４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましく
は５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ
３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を
有する。また、半導体層４０６ｂの窒素濃度を低減するために、半導体層４０６ａおよび
半導体層４０６ｃの窒素濃度を低減すると好ましい。また、半導体層４０６ｂは、ＳＩＭ
Ｓにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ
／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは
５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。半導体層４０６ａ
および半導体層４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、
好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍ
ｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度とな
る領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラッ
プは、トランジスタのしきい値電圧をプラス方向へ変動させる場合がある。したがって、
半導体層４０６ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体
層４０６ｂ、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／
ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい
。
上述の３層構造は一例である。例えば、半導体層４０６ａまたは半導体層４０６ｃのない
２層構造としても構わない。または、半導体層４０６ａの上もしくは下、または半導体層
４０６ｃ上もしくは下に、半導体層４０６ａ、半導体層４０６ｂおよび半導体層４０６ｃ
として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体
層４０６ａの上、半導体層４０６ａの下、半導体層４０６ｃの上、半導体層４０６ｃの下
のいずれか二箇所以上に、半導体層４０６ａ、半導体層４０６ｂおよび半導体層４０６ｃ
として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わ
ない。
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい
。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコ
ニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体
基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリ
コン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウ
ムなどの化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を
有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板な
どがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などが
ある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さら
には、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶
縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。
または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子と
しては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として
、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が
伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形
状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４
００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、
さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を
薄くすると、トランジスタ４９０を有する半導体装置を軽量化することができる。また、
基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り
曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下
などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち
、丈夫な半導体装置を提供することができる。
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、ま
たはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張
率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００とし
ては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１
０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリ
オレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、
アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板
４００として好適である。
なお、トランジスタ４９０は、図４（Ａ）または図４（Ｂ）に示す断面図の構造であって
も構わない。図４（Ａ）は、絶縁体４０２下に導電体４１３を有する点が図１（Ｂ）に示
した構造と異なる。また、図４（Ｂ）は、導電体４１３が導電体４０４と電気的に接続し
ている点が図４（Ａ）と異なる。
導電体４１３は、トランジスタ４９０の第２のゲート電極（バックゲート電極ともいう。
）としての機能を有する。例えば、導電体４１３に、ソース電極よりも低い電圧または高
い電圧を印加し、トランジスタ４９０のしきい値電圧をプラス方向またはマイナス方向へ
変動させてもよい。例えば、トランジスタ４９０のしきい値電圧をプラス方向に変動させ
ることで、ゲート電圧が０Ｖであってもトランジスタ４９０が非導通状態（オフ状態）と
なる、ノーマリーオフが実現できる場合がある。なお、導電体４１３に印加する電圧は、
可変であってもよいし、固定であってもよい。
導電体４１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミ
ニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イット
リウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよ
びタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、
合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体
、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチ
タンおよび窒素を含む導電体などを用いてもよい。
＜トランジスタ構造１の作製方法＞
以下では、図１に示したトランジスタ４９０の作製方法について説明する。
まず、基板４００を準備する。
次に、絶縁体４０１を成膜する。絶縁体４０１の成膜は、スパッタリング法、化学気相成
長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタ
キシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレー
ザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（
ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことが
できる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅ
ｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶ
Ｄ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用い
る原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（
ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズ
マを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で
ある。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）
などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、
蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合が
ある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが小さ
いため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中
のプラズマダメージが小さいため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で
ある。また、ＡＬＤ法も、成膜中のプラズマダメージが小さいため、欠陥の少ない膜が得
られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは
異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって
、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に
、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の
高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速
度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが
好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御するこ
とができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の
組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜し
ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜す
ることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用い
て成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くす
ることができる。したがって、半導体装置の生産性を高めることができる場合がある。
次に、絶縁体４０２を成膜する（図５（Ａ）参照。）。絶縁体４０２の成膜は、スパッタ
リング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる
。
次に、絶縁体４０２に酸素を添加する処理を行っても構わない。酸素を添加する処理とし
ては、例えば、イオン注入法、プラズマ処理法などがある。なお、絶縁体４０２に添加さ
れた酸素は、過剰酸素となる。
次に、半導体を成膜する。半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、半導体に酸素を添加する処理を行っても構わない。酸素を添加する処理としては、
例えば、イオン注入法、プラズマ処理法などがある。なお、半導体に添加された酸素は、
過剰酸素となる。なお、半導体が積層膜である場合、図３（Ａ）の半導体層４０６ａとな
る半導体に対応する層に酸素を添加する処理を行うと好ましい。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下
、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で
行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上
、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行っても
よい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素
を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱
処理を行ってもよい。第１の加熱処理によって、半導体の結晶性を高めることや、水素や
水などの不純物を除去することなどができる。
次に、半導体をフォトリソグラフィ法などによって加工し、半導体４０６を形成する（図
５（Ｂ）参照。）。なお、半導体４０６を形成する際、絶縁体４０２もエッチングされ、
一部の領域が薄くなる場合がある。即ち、絶縁体４０２は、半導体４０６と接する領域に
凸部を有する形状となる場合がある。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体をフォトリソグラフィ法などによって加工し、導電体４１６を形成する（図
６（Ａ）参照。）。なお、導電体４１６は、半導体４０６を覆う形状とする。
なお、フォトリソグラフィ法では、まず、フォトマスクを介してレジストを露光する。次
に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する
。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶
縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、Ａｒ
Ｆエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用い
て、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レン
ズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述
した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオン
ビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には
、アッシングなどのドライエッチング処理または／およびウェットエッチング処理を用い
ることができる。
次に、絶縁体４３８を成膜する（図６（Ｂ）参照。）。絶縁体４３８の成膜は、スパッタ
リング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる
。また、絶縁体４３８の成膜は、スピンコート法、ディップ法、液滴吐出法（インクジェ
ット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロ
ールコーター法またはカーテンコーター法などを用いて行うことができる。
絶縁体４３８は、上面が平坦性を有するように形成する。例えば、絶縁体４３８は、成膜
直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４３８は、成膜後に基
板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を
有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、化学的機械
研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、
ドライエッチング処理などがある。ただし、絶縁体４３８の上面が平坦性を有さなくても
構わない。
次に、絶縁体４３８をフォトリソグラフィ法などによって加工し、後に導電体４１６ａと
なる箇所に達する開口部、および後に導電体４１６ｂとなる箇所に達する開口部を有する
絶縁体４３９を形成する。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体は、絶縁体４３９の開口部
を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ま
しい。また、ＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ法などによって
成膜した導電体と、ＣＶＤ法で成膜した導電体との積層膜にすると好ましい場合がある。
例えば、窒化チタンと、タングステンとがこの順に成膜された積層膜などを用いればよい
。
次に、絶縁体４３９の開口部のみに導電体が残るよう、基板裏面などの基準面と平行にな
るよう導電体を上面から除去していき、導電体の上面の一部が絶縁体４３９の開口部から
のみ露出するように処理を行う。このとき、絶縁体４３９の開口部から露出した導電体を
、それぞれ導電体４２４ａおよび導電体４２４ｂと呼ぶ（図７（Ａ）参照。）。
次に、絶縁体４３９をフォトリソグラフィ法などによって加工し、絶縁体４１０を形成す
る。
次に、導電体４１６をフォトリソグラフィ法などによって加工し、導電体４１６ａおよび
導電体４１６ｂを形成する（図７（Ｂ）参照。）。なお、絶縁体４３９の加工と、導電体
４１６の加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。フォ
トリソグラフィ法による工程を共通化することで、工程数を少なくすることができる。そ
のため、トランジスタ４９０を有する半導体装置の生産性を高くすることができる。また
は、絶縁体４３９の加工と、導電体４１６の加工と、を異なるフォトリソグラフィ法によ
る工程で行っても構わない。異なるフォトリソグラフィ法による工程で加工を行うことで
、それぞれ独立した形状とすることがたやすくなる場合がある。
このとき、半導体４０６は、露出した状態となる。
次に、絶縁体を成膜する。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体は、絶縁体４１０、導電体
４１６ａおよび導電体４１６ｂに形成される開口部の側面および底面に均一な厚さで成膜
する。したがって、ＡＬＤ法を用いることが好ましい。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体は、絶縁体４１０などに形
成される開口部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用
いることが好ましい。また、ＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ
法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との積層膜にすると好まし
い場合がある。例えば、窒化チタンと、タングステンとがこの順に成膜された積層膜など
を用いればよい。
次に、導電体をフォトリソグラフィ法などによって加工し、導電体４０４を形成する。
次に、絶縁体をフォトリソグラフィ法などによって加工し、絶縁体４１２を形成する（図
８（Ａ）参照。）。なお、導電体の加工と、絶縁体の加工と、を共通のフォトリソグラフ
ィ法による工程中に行っても構わない。フォトリソグラフィ法による工程を共通化するこ
とで、工程数を少なくすることができる。そのため、トランジスタ４９０を有する半導体
装置の生産性を高くすることができる。または、導電体の加工と、絶縁体の加工と、を異
なるフォトリソグラフィ法による工程で行っても構わない。異なるフォトリソグラフィ法
による工程で加工を行うことで、それぞれ独立した形状とすることがたやすくなる場合が
ある。また、ここでは絶縁体を加工して絶縁体４１２を形成した例を示しているが、本発
明の一態様に係るトランジスタは、これに限定されるものではない。例えば、絶縁体のま
ま絶縁体４１２に加工せずに用いても構わない場合がある。
次に、絶縁体４０８となる絶縁体を成膜する。絶縁体４０８となる絶縁体の成膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことがで
きる。
絶縁体４０８となる絶縁体の成膜より後のいずれかのタイミングにおいて、第２の加熱処
理を行っても構わない。第２の加熱処理を行うことで、絶縁体４０２などに含まれる過剰
酸素が半導体４０６まで移動するため、半導体４０６の欠陥（酸素欠損）を低減すること
ができる。なお、第２の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６
まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構
わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の
加熱処理と第２の加熱処理の温度差は、例えば、２０℃以上１５０℃以下、好ましくは４
０℃以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が
放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の
成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
次に、絶縁体４１８となる絶縁体を成膜する。絶縁体４１８となる絶縁体の成膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことがで
きる。
次に、絶縁体４１８となる絶縁体をフォトリソグラフィ法などによって加工し、絶縁体４
１８を形成する。
次に、絶縁体４０８となる絶縁体をフォトリソグラフィ法などによって加工し、絶縁体４
０８を形成する。なお、絶縁体４１８となる絶縁体の加工と、絶縁体４０８となる絶縁体
の加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。フォトリソ
グラフィ法による工程を共通化することで、工程数を少なくすることができる。そのため
、トランジスタ４９０を有する半導体装置の生産性を高くすることができる。または、絶
縁体４１８となる絶縁体の加工と、絶縁体４０８となる絶縁体の加工と、を異なるフォト
リソグラフィ法による工程で行っても構わない。異なるフォトリソグラフィ法による工程
で加工を行うことで、それぞれ独立した形状とすることがたやすくなる場合がある。
このとき、導電体４２４ａおよび導電体４２４ｂは、露出した状態となる。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体をフォトリソグラフィ法などによって加工し、導電体４２６ａおよび導電体
４２６ｂを形成する（図８（Ｂ）参照。）。
以上のようにして、図１に示したトランジスタ４９０を作製することができる。
トランジスタ４９０は、オフセット領域またはオーバーラップ領域の大きさなどを各層の
厚さや形状などによって制御することができる。したがって、フォトリソグラフィ法によ
る最小加工寸法よりも、オフセット領域またはオーバーラップ領域の大きさなどを小さく
することができるため、トランジスタを微細化しやすい。また、寄生容量も小さいため、
周波数特性の高いトランジスタとすることができる。
＜トランジスタ構造２＞
以下では、図１などに示したトランジスタ４９０とは、異なる構造を有するトランジスタ
５９０について説明する。図９（Ａ）および図９（Ｂ）は、本発明の一態様に係るトラン
ジスタ５９０の上面図および断面図である。図９（Ａ）は上面図である。図９（Ｂ）は、
図９（Ａ）に示す一点鎖線Ｂ１−Ｂ２、および一点鎖線Ｂ３−Ｂ４に対応する断面図であ
る。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示してい
る。
図９（Ｂ）において、トランジスタ５９０は、基板５００上の絶縁体５０１と、絶縁体５
０１上の絶縁体５０２と、絶縁体５０２上の半導体５０６と、半導体５０６の上面と接す
る領域を有する導電体５１６ａおよび導電体５１６ｂと、導電体５１６ａおよび導電体５
１６ｂの上面と接する絶縁体５１０と、半導体５０６の上面と接する絶縁体５１２と、絶
縁体５１２を介して半導体５０６上に配置する導電体５０４と、絶縁体５１０上および導
電体５０４上の絶縁体５０８と、を有する。
なお、トランジスタ５９０は、絶縁体５０１を有さなくても構わない場合がある。また、
トランジスタ５９０は、絶縁体５０２を有さなくても構わない場合がある。また、トラン
ジスタ５９０は、絶縁体５０８を有さなくも構わない場合がある。
図９（Ｂ）において、トランジスタ５９０の絶縁体５０８上に、絶縁体５１８を有する。
なお、絶縁体５１８、絶縁体５０８および絶縁体５１０は、導電体５１６ａに達する開口
部を有する。また、絶縁体５１８、絶縁体５０８および絶縁体５１０は、導電体５１６ｂ
に達する開口部を有する。また、絶縁体５１８、絶縁体５０８および絶縁体５１０の開口
部を介して導電体５１６ａと接する導電体５２４ａと、絶縁体５１８、絶縁体５０８およ
び絶縁体５１０の開口部を介して導電体５１６ｂと接する導電体５２４ｂと、導電体５２
４ａと接する導電体５２６ａと、導電体５２４ｂと接する導電体５２６ｂが配置される。
トランジスタ５９０において、導電体５０４はゲート電極としての機能を有する。また、
絶縁体５１２はゲート絶縁体としての機能を有する。また、導電体５１６ａおよび導電体
５１６ｂは、ソース電極およびドレイン電極としての機能を有する。したがって、導電体
５０４に印加する電位によって、半導体５０６の抵抗を制御することができる。即ち、導
電体５０４に印加する電位によって、導電体５１６ａと導電体５１６ｂとの間の導通・非
導通を制御することができる。
また、トランジスタ５９０の導電体５０４は、絶縁体５１０を介して導電体５０４と導電
体５１６ａとが互いに重なる領域と、絶縁体５１０を介して導電体５０４と導電体５１６
ｂとが互いに重なる領域と、を有する。トランジスタ５９０は、導電体５０４と導電体５
１６ａとの間、導電体５０４と導電体５１６ｂとの間に、それぞれ絶縁体５１０を有する
ことで、寄生容量を小さくすることができる。よって、トランジスタ５９０は周波数特性
の高いトランジスタとなる。
図９（Ｂ）に示すように、導電体５０４の電界によって、半導体５０６を電気的に取り囲
むことができる。即ち、ｓ−ｃｈａｎｎｅｌ構造を有する。そのため、トランジスタのオ
ン電流を大きくすることができる。また、トランジスタのオフ電流を小さくすることがで
きる。また、導電体５１６ａおよび導電体５１６ｂが、半導体５０６の側面に接さないた
め、導電体５０４の電界で半導体５０６を取り囲む作用が強くなる。したがって、トラン
ジスタ５９０は、トランジスタ４９０よりもｓ−ｃｈａｎｎｅｌ構造の効果を得やすい構
造である。
なお、トランジスタ５９０を、水素などの不純物および酸素をブロックする機能を有する
絶縁体で囲うことによって、トランジスタ５９０の電気特性を安定にすることができる。
例えば、絶縁体５０１として、水素などの不純物および酸素をブロックする機能を有する
絶縁体を用いればよい。また、絶縁体５０８として、水素などの不純物および酸素をブロ
ックする機能を有する絶縁体を用いればよい。
なお、基板５００については、基板４００の記載を参照する。また、絶縁体５０１につい
ては、絶縁体４０１の記載を参照する。また、絶縁体５０２については、絶縁体４０２の
記載を参照する。また、半導体５０６については、半導体４０６の記載を参照する。また
、導電体５１６ａについては、導電体４１６ａについての記載を参照する。また、導電体
５１６ｂについては、導電体４１６ｂについての記載を参照する。また、絶縁体５１２に
ついては、絶縁体４１２についての記載を参照する。また、導電体５０４については、導
電体４０４についての記載を参照する。また、絶縁体５０８については、絶縁体４０８に
ついての記載を参照する。また、絶縁体５１８については、絶縁体４１８についての記載
を参照する。また、導電体５２４ａについては、導電体４２４ａについての記載を参照す
る。また、導電体５２４ｂについては、導電体４２４ｂについての記載を参照する。また
、導電体５２６ａについては、導電体４２６ａについての記載を参照する。また、導電体
５２６ｂについては、導電体４２６ｂについての記載を参照する。
なお、トランジスタ５９０は、図１０（Ａ）または図１０（Ｂ）に示す断面図の構造であ
っても構わない。図１０（Ａ）は、絶縁体５０２下に導電体５１３を有する点が図９（Ｂ
）に示した構造と異なる。また、図１０（Ｂ）は、導電体５１３が導電体５０４と電気的
に接続している点が図１０（Ａ）と異なる。
導電体５１３は、トランジスタ５９０の第２のゲート電極（バックゲート電極ともいう。
）としての機能を有する。例えば、導電体５１３に、ソース電極よりも低い電圧または高
い電圧を印加し、トランジスタ５９０のしきい値電圧をプラス方向またはマイナス方向へ
変動させてもよい。例えば、トランジスタ５９０のしきい値電圧をプラス方向に変動させ
ることで、ゲート電圧が０Ｖであってもトランジスタ５９０が非導通状態（オフ状態）と
なる、ノーマリーオフが実現できる場合がある。なお、導電体５１３に印加する電圧は、
可変であってもよいし、固定であってもよい。
なお、導電体５１３については、導電体４１３の記載を参照する。
＜トランジスタ構造２の作製方法＞
以下では、図９に示したトランジスタ５９０の作製方法について説明する。
まず、基板５００を準備する。
次に、絶縁体５０１を成膜する。絶縁体５０１の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体５０２を成膜する（図１１（Ａ）参照。）。絶縁体５０２の成膜は、スパッ
タリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができ
る。
次に、絶縁体５０２に酸素を添加する処理を行っても構わない。酸素を添加する処理とし
ては、例えば、イオン注入法、プラズマ処理法などがある。なお、絶縁体５０２に添加さ
れた酸素は、過剰酸素となる。
次に、半導体を成膜する。半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、半導体に酸素を添加する処理を行っても構わない。酸素を添加する処理としては、
例えば、イオン注入法、プラズマ処理法などがある。なお、半導体に添加された酸素は、
過剰酸素となる。なお、半導体が積層膜である場合、図３（Ａ）の半導体層４０６ａとな
る半導体に対応する層に酸素を添加する処理を行うと好ましい。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下
、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で
行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上
、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行っても
よい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素
を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱
処理を行ってもよい。第１の加熱処理によって、半導体の結晶性を高めることや、水素や
水などの不純物を除去することなどができる。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体をフォトリソグラフィ法などによって加工し、導電体５１６を形成する。
次に、導電体５１６を介して半導体をエッチングし、半導体５０６を形成する（図１１（
Ｂ）参照。）。なお、半導体５０６を形成する際、絶縁体５０２もエッチングされ、一部
の領域が薄くなる場合がある。即ち、絶縁体５０２は、半導体５０６と接する領域に凸部
を有する形状となる場合がある。
次に、絶縁体５３８を成膜する（図１２（Ａ）参照。）。絶縁体５３８の成膜は、スパッ
タリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができ
る。また、絶縁体５３８の成膜は、スピンコート法、ディップ法、液滴吐出法（インクジ
ェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、
ロールコーター法またはカーテンコーター法などを用いて行うことができる。
絶縁体５３８は、上面が平坦性を有しても構わない。
次に、絶縁体５３８をフォトリソグラフィ法などによって加工し、絶縁体５３９を形成す
る。
次に、導電体５１６をフォトリソグラフィ法などによって加工し、導電体５１６ａおよび
導電体５１６ｂを形成する（図１２（Ｂ）参照。）。なお、絶縁体５３８の加工と、導電
体５１６の加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。フ
ォトリソグラフィ法による工程を共通化することで、工程数を少なくすることができる。
そのため、トランジスタ５９０を有する半導体装置の生産性を高くすることができる。ま
たは、絶縁体５３８の加工と、導電体５１６の加工と、を異なるフォトリソグラフィ法に
よる工程で行っても構わない。異なるフォトリソグラフィ法による工程で加工を行うこと
で、それぞれ独立した形状とすることがたやすくなる場合がある。
このとき、半導体５０６は、露出した状態となる。
次に、絶縁体を成膜する。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体は、絶縁体５３９、導電体
５１６ａおよび導電体５１６ｂに形成される開口部の側面および底面に均一な厚さで成膜
する。したがって、ＡＬＤ法を用いることが好ましい。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体は、絶縁体５３９などに形
成される開口部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用
いることが好ましい。また、ＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ
法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との積層膜にすると好まし
い場合がある。例えば、窒化チタンと、タングステンとがこの順に成膜された積層膜など
を用いればよい。
次に、導電体をフォトリソグラフィ法などによって加工し、導電体５０４を形成する。
次に、絶縁体をフォトリソグラフィ法などによって加工し、絶縁体５１２を形成する（図
１３（Ａ）参照。）。なお、導電体の加工と、絶縁体の加工と、を共通のフォトリソグラ
フィ法による工程中に行っても構わない。フォトリソグラフィ法による工程を共通化する
ことで、工程数を少なくすることができる。そのため、トランジスタ５９０を有する半導
体装置の生産性を高くすることができる。または、導電体の加工と、絶縁体の加工と、を
異なるフォトリソグラフィ法による工程で行っても構わない。異なるフォトリソグラフィ
法による工程で加工を行うことで、それぞれ独立した形状とすることがたやすくなる場合
がある。また、ここでは絶縁体を加工して絶縁体５１２を形成した例を示しているが、本
発明の一態様に係るトランジスタは、これに限定されるものではない。例えば、絶縁体の
まま絶縁体５１２に加工せずに用いても構わない場合がある。
次に、絶縁体５０８となる絶縁体を成膜する。絶縁体５０８となる絶縁体の成膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことがで
きる。
絶縁体５０８となる絶縁体の成膜より後のいずれかのタイミングにおいて、第２の加熱処
理を行っても構わない。第２の加熱処理を行うことで、絶縁体５０２などに含まれる過剰
酸素が半導体５０６まで移動するため、半導体５０６の欠陥（酸素欠損）を低減すること
ができる。なお、第２の加熱処理は、絶縁体５０２中の過剰酸素（酸素）が半導体５０６
まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構
わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の
加熱処理と第２の加熱処理との温度差は、例えば、２０℃以上１５０℃以下、好ましくは
４０℃以上１００℃以下とする。これにより、絶縁体５０２から余分に過剰酸素（酸素）
が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層
の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
次に、絶縁体５１８となる絶縁体を成膜する。絶縁体５１８となる絶縁体の成膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことがで
きる。
次に、絶縁体５１８となる絶縁体をフォトリソグラフィ法などによって加工し、絶縁体５
１８を形成する。
次に、絶縁体５０８となる絶縁体をフォトリソグラフィ法などによって加工し、絶縁体５
０８を形成する。なお、絶縁体５１８となる絶縁体の加工と、絶縁体５０８となる絶縁体
の加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。フォトリソ
グラフィ法による工程を共通化することで、工程数を少なくすることができる。そのため
、トランジスタ５９０を有する半導体装置の生産性を高くすることができる。または、絶
縁体５１８となる絶縁体の加工と、絶縁体５０８となる絶縁体の加工と、を異なるフォト
リソグラフィ法による工程で行っても構わない。異なるフォトリソグラフィ法による工程
で加工を行うことで、それぞれ独立した形状とすることがたやすくなる場合がある。
次に、絶縁体５３９をフォトリソグラフィ法などによって加工し、絶縁体５１０を形成す
る。なお、絶縁体５１８となる絶縁体の加工と、絶縁体５０８となる絶縁体の加工と、絶
縁体５３９の加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。
フォトリソグラフィ法による工程を共通化することで、工程数を少なくすることができる
。そのため、トランジスタ５９０を有する半導体装置の生産性を高くすることができる。
または、絶縁体５１８となる絶縁体の加工と、絶縁体５０８となる絶縁体の加工と、絶縁
体５３９の加工と、を異なるフォトリソグラフィ法による工程で行っても構わない。異な
るフォトリソグラフィ法による工程で加工を行うことで、それぞれ独立した形状とするこ
とがたやすくなる場合がある。
このとき、導電体５１６ａおよび導電体５１６ｂは、露出した状態となる。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体は、絶縁体５１８、絶縁体
５０８および絶縁体５１０の開口部を埋めるように成膜する。したがって、ＣＶＤ法（特
にＭＣＶＤ法）を用いることが好ましい。また、ＣＶＤ法で成膜する導電体の密着性を高
めるために、ＡＬＤ法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との積
層膜にすると好ましい場合がある。例えば、窒化チタンと、タングステンとがこの順に成
膜された積層膜などを用いればよい。
次に、絶縁体５１８、絶縁体５０８および絶縁体５１０の開口部のみに導電体が残るよう
、基板裏面などの基準面と平行になるよう導電体を上面から除去していき、導電体の上面
の一部が絶縁体５１８、絶縁体５０８および絶縁体５１０の開口部からのみ露出するよう
に処理を行う。このとき、絶縁体５１８、絶縁体５０８および絶縁体５１０の開口部から
露出した導電体を、それぞれ導電体５２４ａおよび導電体５２４ｂと呼ぶ。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体をフォトリソグラフィ法などによって加工し、導電体５２６ａおよび導電体
５２６ｂを形成する（図１３（Ｂ）参照。）。
以上のようにして、図９に示したトランジスタ５９０を作製することができる。
トランジスタ５９０は、オフセット領域またはオーバーラップ領域の大きさなどを各層の
厚さや形状などによって制御することができる。したがって、フォトリソグラフィ法によ
る最小加工寸法よりも、オフセット領域またはオーバーラップ領域の大きさなどを小さく
することができるため、トランジスタを微細化しやすい。また、寄生容量も小さいため、
周波数特性の高いトランジスタとすることができる。
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
＜回路＞
以下では、本発明の一態様に係るトランジスタを利用した回路の一例について説明する。
〔ＣＭＯＳインバータ〕
図１４（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のト
ランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯ
Ｓインバータの構成を示している。
＜半導体装置の構造＞
図１５は、図１４（Ａ）に対応する半導体装置の断面図である。図１５に示す半導体装置
は、トランジスタ２２００と、トランジスタ２２００の上方に配置するトランジスタ２１
００と、を有する。なお、トランジスタ２１００として、図１に示したトランジスタ４９
０を用いた例を示しているが、本発明の一態様に係る半導体装置は、これに限定されるも
のではない。例えば、図４（Ａ）に示したトランジスタ４９０、図４（Ｂ）に示したトラ
ンジスタ４９０、図９に示したトランジスタ５９０、図１０（Ａ）に示したトランジスタ
５９０または図１０（Ｂ）に示したトランジスタ５９０などを、トランジスタ２１００と
して用いても構わない。よって、トランジスタ２１００については、適宜上述したトラン
ジスタについての記載を参酌する。
図１５に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである。
トランジスタ２２００は、半導体基板４５０中の領域４７４ａと、半導体基板４５０中の
領域４７４ｂと、半導体基板４５０中の領域４７０と、絶縁体４６２と、導電体４５４と
、を有する。なお、トランジスタ２２００は、領域４７０を有さなくても構わない場合が
ある。
トランジスタ２２００において、領域４７４ａおよび領域４７４ｂは、ソース領域および
ドレイン領域としての機能を有する。また、領域４７０は、しきい値電圧を制御する機能
を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４
５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位に
よって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４５４に印加す
る電位によって、領域４７４ａと領域４７４ｂとの間の導通・非導通を制御することがで
きる。
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、ま
たは炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛
、酸化ガリウムなどの化合物半導体基板などを用いればよい。好ましくは、半導体基板４
５０として単結晶シリコン基板を用いる。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただ
し、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用い
ても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与す
る不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても
構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、ト
ランジスタ２２００のオン特性を向上させることができる。
領域４７４ａおよび領域４７４ｂは、ｐ型の導電型を付与する不純物を有する領域である
。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。
領域４７０は、半導体基板４５０またはウェルよりもｎ型の導電型を付与する不純物濃度
の高い領域である。即ち、領域４７０を有することにより、トランジスタ２２００のしき
い値電圧をマイナス方向に変動させることができる。よって、導電体４５４に仕事関数の
高い導電体を用いた場合でもノーマリーオフの電気特性を得やすくなる。仕事関数の高い
導電体は、仕事関数の低い導電体と比べ耐熱性が高いことが多いため、後の工程の自由度
が高くなり、半導体装置の性能を高くすることができる場合がある。
なお、トランジスタ２２００は、領域４６０などによって隣接するトランジスタと分離さ
れる。領域４６０は、絶縁性を有する領域である。
図１５に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電体
４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂ
と、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４１６ｃと、導電
体４２４ｃと、導電体４２６ｃと、を有する。
絶縁体４６４は、トランジスタ２２００上に配置する。また、絶縁体４６６は、絶縁体４
６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、トランジ
スタ２１００および導電体４１６ｃは、絶縁体４６８上に配置する。
絶縁体４６４は、領域４７４ａに達する開口部と、領域４７４ｂに達する開口部と、導電
体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導
電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口
部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体
４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口
部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋
め込まれている。
導電体４７６ａは、トランジスタ２１００の導電体４１６ｂと接する。また、導電体４７
６ｂは、導電体４１６ｃと接する。
絶縁体４１０は、導電体４１６ｃに達する開口部を有する。また、開口部には、導電体４
２４ｃが埋め込まれている。
絶縁体４１８および絶縁体４０８は、導電体４２４ｃに達する開口部と、導電体４０４に
達する開口部と、を有する。また、導電体４２４ｃと、導電体４０４とは、それぞれの開
口部を介して導電体４２６ｃによって電気的に接続される。
なお、図１６に示す半導体装置は、図１５に示した半導体装置のトランジスタ２２００の
構造が異なるのみである。よって、図１６に示す半導体装置については、図１５に示した
半導体装置の記載を参酌する。具体的には、図１６に示す半導体装置は、トランジスタ２
２００がＦｉｎ型である場合を示している。トランジスタ２２００をＦｉｎ型とすること
により、実効上のチャネル幅が増大することによりトランジスタ２２００のオン特性を向
上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、ト
ランジスタ２２００のオフ特性を向上させることができる。
また、図１７に示す半導体装置は、図１５に示した半導体装置のトランジスタ２２００の
構造が異なるのみである。よって、図１７に示す半導体装置については、図１５に示した
半導体装置の記載を参酌する。具体的には、図１７に示す半導体装置は、トランジスタ２
２００がＳＯＩ基板に設けられた場合を示している。図１７には、絶縁体４５２によって
領域４５６が半導体基板４５０と分離されている構造を示す。ＳＯＩ基板を用いることに
よって、パンチスルー電流などを低減することができるためトランジスタ２２００のオフ
特性を向上させることができる。なお、絶縁体４５２は、半導体基板４５０の一部を絶縁
体化させることによって形成することができる。例えば、絶縁体４５２としては、酸化シ
リコンを用いることができる。
図１５、図１６および図１７に示した半導体装置は、半導体基板を用いてｐチャネル型ト
ランジスタを作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有
面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また
、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用い
て作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高
くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチ
ャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シ
ャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎ
チャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩
留まりを高くすることができる場合がある。
〔ＣＭＯＳアナログスイッチ〕
また図１４（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれ
ぞれのソースとドレインを接続した構成を示している。このような構成とすることで、い
わゆるＣＭＯＳアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１８
に示す。
図１８（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の
半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、ト
ランジスタ３３００としては、上述したトランジスタを用いることができる。
トランジスタ３３００は、酸化物半導体を用いたトランジスタである。トランジスタ３３
００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容
を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレ
ッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置
となる。
図１８（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に
接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される
。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的
に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されて
いる。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、
ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３０
０５は容量素子３４００の電極の他方と電気的に接続されている。
図１８（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能とい
う特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容
量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トラン
ジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる
二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）
のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジス
タ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とするこ
とにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、ノードＦＧの電荷は長期間にわた
って保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線
３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ
３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷
が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００の
ゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を
「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがっ
て、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることによ
り、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧ
にＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞
Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧ
にＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖ
ｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため
、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み
出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報
を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノード
ＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位
、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノー
ドＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位
、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
図１８（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図１８（Ａ）に
示した半導体装置と異なる。この場合も図１８（Ａ）に示した半導体装置と同様の動作に
より情報の書き込みおよび保持動作が可能である。
図１８（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジス
タ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００
とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結
果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量
素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって
、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子
３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、
電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）
／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（Ｃ
Ｂ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトラ
ンジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを
駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタ
を適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフ
レッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可
能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給が
ない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって
記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こ
りにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注
入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といっ
た問題が全く生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモ
リで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体
装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが
行われるため、高速な動作が可能となる。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵにつ
いて説明する。
図１９は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図で
ある。
図１９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有し
ている。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１
１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、
図１９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその
用途によって多種多様な構成を有している。例えば、図１９に示すＣＰＵまたは演算回路
を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するよ
うな構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、
例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図１９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができ
る。
図１９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６
が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子
によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択
されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容
量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行
われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２０は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例
である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮
断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と
、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有す
る。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２
１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、
インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００
への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧ
ＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする
。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする
。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる
。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配
線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等
）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０
８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ
線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およ
びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２
の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２
の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態
となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図２０では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
なお、図２０では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。
また、図２０において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラン
ジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外に
も、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトラ
ンジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成され
るトランジスタとすることもできる。
図２０における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は
、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８
によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２０
０に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ
）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（
Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉ
ｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
［構成例］
図２１（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図２１（Ｂ）
には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を
示す。また、図２１（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を
用いた場合における画素回路を示す。
画素に用いるトランジスタは、上述したトランジスタを用いることができる。ここでは、
ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同
一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画
素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／お
よび信頼性の高い表示装置となる。
アクティブマトリクス型表示装置の一例を図２１（Ａ）に示す。表示装置の基板５０００
上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回路５００
３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線によって信
号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線駆動回路
５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、走査線と
信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている
。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉ
ｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともい
う）に電気的に接続されている。
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５
００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別
途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆
動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上
に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または
／および歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図２１（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画
素などに適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画
素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動でき
るように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極
に印加する信号を、独立して制御できる。
トランジスタ５０１６の走査線５０１２と、トランジスタ５０１７の走査線５０１３には
、異なるゲート信号を与えることができるように分離されている。一方、信号線５０１４
は、トランジスタ５０１６とトランジスタ５０１７で共通に用いられている。トランジス
タ５０１６とトランジスタ５０１７は上述したトランジスタを適宜用いることができる。
これにより、表示品位が高い、または／および信頼性の高い液晶表示装置を提供すること
ができる。
また、トランジスタ５０１６には、第１の画素電極が電気的に接続され、トランジスタ５
０１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極と
は分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定
は無い。例えば、第１の画素電極はＶ字状とすればよい。
トランジスタ５０１６のゲート電極は走査線５０１２と電気的に接続され、トランジスタ
５０１７のゲート電極は走査線５０１３と電気的に接続されている。走査線５０１２と走
査線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトランジスタ５０１７
の動作タイミングを異ならせ、液晶の配向を制御することができる。
また、容量線５０１０と、誘電体として機能するゲート絶縁体と、第１の画素電極または
第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備
える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成さ
れ、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成され
る。
なお、本発明の一態様に係る表示装置は、図２１（Ｂ）に示す画素回路に限定されない。
例えば、図２１（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジ
スタ、センサー、または論理回路などを追加してもよい。
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図２１（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電
極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、
電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が
励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズム
から、このような発光素子は、電流励起型の発光素子と呼ばれる。
図２１（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型の
トランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述した
トランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適
用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、
発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２
１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の
一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆
動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２
は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源
線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続され
ている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８
は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトラ
ンジスタを用いることができる。これにより、表示品位の高い、または／および信頼性の
高い有機ＥＬ表示装置となる。
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお
、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えば
ＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向
のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素
子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、
発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なく
とも順方向しきい値電圧を含む。
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することによ
り省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネ
ル形成領域とゲート電極との間で容量が形成されていてもよい。
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビ
デオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２
２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トラン
ジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用
トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０
２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の
電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信
号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和
領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲー
ト電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信
号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、本発明の一態様に係る表示装置は、図２１（Ｃ）に示す画素構成に限定されない。
例えば、図２１（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサー、トラ
ンジスタまたは論理回路などを追加してもよい。
図２１で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極（
第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構
成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電
極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構
成とすればよい。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２２に示
す。
図２２（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図２２（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
図２２（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３
は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられてい
る。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており
、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である
。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９
１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３
および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表
示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッ
チパネルを設けることで付加することができる。または、位置入力装置としての機能は、
フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加す
ることができる。
図２２（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
図２２（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３等を有する。
図２２（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度にしたがって切り替える構成としてもよい。
図２２（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ラ
イト９５４等を有する。
４００ 基板
４０１ 絶縁体
４０２ 絶縁体
４０４ 導電体
４０６ 半導体
４０６ａ 半導体層
４０６ｂ 半導体層
４０６ｃ 半導体層
４０８ 絶縁体
４１０ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４１６ｃ 導電体
４１８ 絶縁体
４２４ａ 導電体
４２４ｂ 導電体
４２４ｃ 導電体
４２６ａ 導電体
４２６ｂ 導電体
４２６ｃ 導電体
４３８ 絶縁体
４３９ 絶縁体
４５０ 半導体基板
４５２ 絶縁体
４５４ 導電体
４５６ 領域
４６０ 領域
４６２ 絶縁体
４６４ 絶縁体
４６６ 絶縁体
４６８ 絶縁体
４７０ 領域
４７４ａ 領域
４７４ｂ 領域
４７６ａ 導電体
４７６ｂ 導電体
４７８ａ 導電体
４７８ｂ 導電体
４７８ｃ 導電体
４８０ａ 導電体
４８０ｂ 導電体
４８０ｃ 導電体
４９０ トランジスタ
５００ 基板
５０１ 絶縁体
５０２ 絶縁体
５０４ 導電体
５０６ 半導体
５０８ 絶縁体
５１０ 絶縁体
５１２ 絶縁体
５１３ 導電体
５１６ 導電体
５１６ａ 導電体
５１６ｂ 導電体
５１８ 絶縁体
５２４ａ 導電体
５２４ｂ 導電体
５２６ａ 導電体
５２６ｂ 導電体
５３８ 絶縁体
５３９ 絶縁体
５９０ トランジスタ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
５０００ 基板
５００１ 画素部
５００２ 走査線駆動回路
５００３ 走査線駆動回路
５００４ 信号線駆動回路
５０１０ 容量線
５０１２ 走査線
５０１３ 走査線
５０１４ 信号線
５０１６ トランジスタ
５０１７ トランジスタ
５０１８ 液晶素子
５０１９ 液晶素子
５０２０ 画素
５０２１ スイッチング用トランジスタ
５０２２ 駆動用トランジスタ
５０２３ 容量素子
５０２４ 発光素子
５０２５ 信号線
５０２６ 走査線
５０２７ 電源線
５０２８ 共通電極

Claims (4)

  1. 島状の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上の第２の酸化物半導体層と、
    前記第２の酸化物半導体層上に位置し、開口部を有する第１の絶縁層と、
    前記開口部内に位置するゲート電極と、
    前記第２の酸化物半導体層と前記ゲート電極との間に位置するゲート絶縁層と、を有するトランジスタを有し、
    前記トランジスタのチャネル長方向に平行な断面視において、前記開口部の幅は、前記第１の酸化物半導体層の幅よりも小さく、
    前記トランジスタのチャネル幅方向に平行な断面視において、前記開口部の幅は、前記第１の酸化物半導体層の幅よりも大きく、且つ前記第１の酸化物半導体層及び前記第２の酸化物半導体層と重ならない領域に位置する前記ゲート電極の底面は、前記第１の酸化物半導体層の底面より下方に位置する半導体装置。
  2. 島状の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上の第２の酸化物半導体層と、
    前記第２の酸化物半導体層上に位置し、開口部を有する第１の絶縁層と、
    前記開口部内に位置するゲート電極と、
    前記第２の酸化物半導体層と前記ゲート電極との間に位置するゲート絶縁層と、
    前記第２の酸化物半導体層と前記ゲート絶縁層との間に位置する第３の酸化物半導体層と、を有するトランジスタを有し、
    前記トランジスタのチャネル長方向に平行な断面視において、前記開口部の幅は、前記第１の酸化物半導体層の幅よりも小さく、
    前記トランジスタのチャネル幅方向に平行な断面視において、前記開口部の幅は、前記第１の酸化物半導体層の幅よりも大きく、且つ前記第１の酸化物半導体層及び前記第２の酸化物半導体層と重ならない領域に位置する前記ゲート電極の底面は、前記第１の酸化物半導体層の底面より下方に位置する半導体装置。
  3. 島状の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上に位置し、開口部を有する第１の絶縁層と、
    前記開口部内に位置するゲート電極と、
    前記第１の酸化物半導体層と前記ゲート電極との間に位置するゲート絶縁層と、を有するトランジスタを有し、
    前記トランジスタのチャネル長方向に平行な断面視において、前記開口部の幅は、前記第１の酸化物半導体層の幅よりも小さく、
    前記トランジスタのチャネル幅方向に平行な断面視において、前記開口部の幅は、前記第１の酸化物半導体層の幅よりも大きく、且つ前記第１の酸化物半導体層と重ならない領域に位置する前記ゲート電極の底面は、前記第１の酸化物半導体層の底面より下方に位置する半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記第１の酸化物半導体層は、インジウムを有する半導体装置。
JP2019228801A 2014-03-28 2019-12-19 半導体装置 Withdrawn JP2020047950A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021107419A JP2021180315A (ja) 2014-03-28 2021-06-29 半導体装置
JP2023025000A JP7482276B2 (ja) 2014-03-28 2023-02-21 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014069534 2014-03-28
JP2014069534 2014-03-28

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015067224A Division JP2015195380A (ja) 2014-03-28 2015-03-27 トランジスタおよび半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021107419A Division JP2021180315A (ja) 2014-03-28 2021-06-29 半導体装置

Publications (1)

Publication Number Publication Date
JP2020047950A true JP2020047950A (ja) 2020-03-26

Family

ID=54191548

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2015067224A Withdrawn JP2015195380A (ja) 2014-03-28 2015-03-27 トランジスタおよび半導体装置
JP2019228801A Withdrawn JP2020047950A (ja) 2014-03-28 2019-12-19 半導体装置
JP2021107419A Withdrawn JP2021180315A (ja) 2014-03-28 2021-06-29 半導体装置
JP2023025000A Active JP7482276B2 (ja) 2014-03-28 2023-02-21 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015067224A Withdrawn JP2015195380A (ja) 2014-03-28 2015-03-27 トランジスタおよび半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2021107419A Withdrawn JP2021180315A (ja) 2014-03-28 2021-06-29 半導体装置
JP2023025000A Active JP7482276B2 (ja) 2014-03-28 2023-02-21 半導体装置

Country Status (6)

Country Link
US (7) US9947801B2 (ja)
JP (4) JP2015195380A (ja)
KR (2) KR102400212B1 (ja)
CN (2) CN106165106B (ja)
TW (6) TWI823543B (ja)
WO (1) WO2015145292A1 (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160132982A (ko) 2014-03-18 2016-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
WO2015145292A1 (en) * 2014-03-28 2015-10-01 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
US9780226B2 (en) 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI663733B (zh) * 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
DE112015004272T5 (de) 2014-09-19 2017-06-01 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren der Halbleitervorrichtung
JP6857447B2 (ja) 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6650888B2 (ja) 2015-02-06 2020-02-19 株式会社半導体エネルギー研究所 半導体装置
US9660100B2 (en) 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016154225A (ja) 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US10403646B2 (en) 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9991394B2 (en) 2015-02-20 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
TWI718125B (zh) * 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6736321B2 (ja) 2015-03-27 2020-08-05 株式会社半導体エネルギー研究所 半導体装置の製造方法
DE112016001703T5 (de) * 2015-04-13 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren derselben
WO2016166635A1 (ja) * 2015-04-13 2016-10-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6717815B2 (ja) * 2015-05-28 2020-07-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102556718B1 (ko) 2015-06-19 2023-07-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 및 전자 기기
US10181531B2 (en) 2015-07-08 2019-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor having low parasitic capacitance
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9825177B2 (en) 2015-07-30 2017-11-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a semiconductor device using multiple etching mask
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
TW202236685A (zh) * 2015-10-30 2022-09-16 日商半導體能源研究所股份有限公司 電容器、半導體裝置、模組以及電子裝置的製造方法
JP6887243B2 (ja) * 2015-12-11 2021-06-16 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、電子機器及び半導ウエハ
CN108475491B (zh) 2015-12-18 2021-04-20 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US9905657B2 (en) 2016-01-20 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9954003B2 (en) * 2016-02-17 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10644140B2 (en) * 2016-06-30 2020-05-05 Intel Corporation Integrated circuit die having back-end-of-line transistors
KR102638779B1 (ko) * 2017-01-03 2024-02-22 삼성전자주식회사 이미지 센서
US20200105883A1 (en) * 2017-03-31 2020-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN110506328A (zh) * 2017-04-28 2019-11-26 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US11380797B2 (en) * 2017-06-20 2022-07-05 Intel Corporation Thin film core-shell fin and nanowire transistors
CN111033702B (zh) * 2017-09-05 2023-12-05 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US11923371B2 (en) * 2017-09-29 2024-03-05 Intel Corporation Voltage regulator circuit including one or more thin-film transistors
JP7202319B2 (ja) * 2018-01-25 2023-01-11 株式会社半導体エネルギー研究所 半導体材料、および半導体装置
KR102662909B1 (ko) * 2018-01-25 2024-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2019166914A1 (ja) * 2018-02-28 2019-09-06 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN111819670B (zh) * 2018-03-06 2024-04-09 株式会社半导体能源研究所 叠层体及半导体装置
JP7245230B2 (ja) 2018-03-29 2023-03-23 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019202430A1 (ja) 2018-04-20 2019-10-24 株式会社半導体エネルギー研究所 半導体装置
US20210399134A1 (en) * 2018-10-26 2021-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11061315B2 (en) 2018-11-15 2021-07-13 Globalfoundries U.S. Inc. Hybrid optical and EUV lithography
US10978563B2 (en) 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11107929B2 (en) 2018-12-21 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11588037B2 (en) * 2019-03-01 2023-02-21 Intel Corporation Planar transistors with wrap-around gates and wrap-around source and drain contacts
US20230047805A1 (en) * 2020-01-16 2023-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device and Method For Manufacturing Semiconductor Device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009289A (ja) * 2000-06-20 2002-01-11 Nec Corp 電界効果型トランジスタ及びその製造方法
JP2011181913A (ja) * 2010-02-05 2011-09-15 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2013243349A (ja) * 2012-04-25 2013-12-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013247142A (ja) * 2012-05-23 2013-12-09 Semiconductor Energy Lab Co Ltd 半導体膜の形成方法、半導体装置の作製方法、及び半導体装置

Family Cites Families (163)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0897163A (ja) 1994-07-28 1996-04-12 Hitachi Ltd 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5736435A (en) 1995-07-03 1998-04-07 Motorola, Inc. Process for fabricating a fully self-aligned soi mosfet
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
KR100190041B1 (ko) * 1995-12-28 1999-06-01 윤종용 액정표시장치의 제조방법
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6291278B1 (en) 1999-05-03 2001-09-18 Advanced Micro Devices, Inc. Method of forming transistors with self aligned damascene gate contact
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6982460B1 (en) 2000-07-07 2006-01-03 International Business Machines Corporation Self-aligned gate MOSFET with separate gates
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002198529A (ja) * 2000-10-18 2002-07-12 Hitachi Ltd 半導体装置およびその製造方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US6660598B2 (en) 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6673683B1 (en) 2002-11-07 2004-01-06 Taiwan Semiconductor Manufacturing Co., Ltd Damascene gate electrode method for fabricating field effect transistor (FET) device with ion implanted lightly doped extension regions
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004356472A (ja) 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置及びその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP2005285818A (ja) * 2004-03-26 2005-10-13 Toshiba Corp 半導体装置およびその製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7378286B2 (en) 2004-08-20 2008-05-27 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100641068B1 (ko) 2005-01-21 2006-11-06 삼성전자주식회사 듀얼 다마신 채널 구조물과 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100805124B1 (ko) * 2007-03-05 2008-02-21 삼성에스디아이 주식회사 표시 장치의 제조 방법 및 표시 장치
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5542297B2 (ja) * 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR100852212B1 (ko) * 2007-06-12 2008-08-13 삼성전자주식회사 반도체 소자 및 이를 형성하는 방법
WO2009051050A1 (en) * 2007-10-19 2009-04-23 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving thereof
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR102153841B1 (ko) 2009-07-31 2020-09-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101396015B1 (ko) 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065244A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011068028A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
US8134209B2 (en) * 2009-12-17 2012-03-13 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
WO2011077966A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2012014786A1 (en) 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
TWI562285B (en) * 2010-08-06 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
CN107947763B (zh) 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
US8835917B2 (en) 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
JP5993141B2 (ja) 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 記憶装置
TWI552345B (zh) 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN103348464B (zh) 2011-01-26 2016-01-13 株式会社半导体能源研究所 半导体装置及其制造方法
WO2012102182A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI570920B (zh) * 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9431400B2 (en) 2011-02-08 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for manufacturing the same
US9691772B2 (en) 2011-03-03 2017-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including memory cell which includes transistor and capacitor
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
US8772849B2 (en) 2011-03-10 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP5933300B2 (ja) 2011-03-16 2016-06-08 株式会社半導体エネルギー研究所 半導体装置
US8686486B2 (en) 2011-03-31 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6019599B2 (ja) * 2011-03-31 2016-11-02 ソニー株式会社 半導体装置、および、その製造方法
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8785923B2 (en) 2011-04-29 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8847233B2 (en) 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
US9490241B2 (en) 2011-07-08 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a first inverter and a second inverter
US8946812B2 (en) 2011-07-21 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8956929B2 (en) 2011-11-30 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI569446B (zh) 2011-12-23 2017-02-01 半導體能源研究所股份有限公司 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置
US9048323B2 (en) 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9048265B2 (en) * 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102099445B1 (ko) 2012-06-29 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6224931B2 (ja) * 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
KR102171650B1 (ko) 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102264971B1 (ko) * 2013-05-20 2021-06-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9343579B2 (en) 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9647125B2 (en) 2013-05-20 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2015145292A1 (en) * 2014-03-28 2015-10-01 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
US9461179B2 (en) * 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
US9954112B2 (en) * 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009289A (ja) * 2000-06-20 2002-01-11 Nec Corp 電界効果型トランジスタ及びその製造方法
JP2011181913A (ja) * 2010-02-05 2011-09-15 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2013243349A (ja) * 2012-04-25 2013-12-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013247142A (ja) * 2012-05-23 2013-12-09 Semiconductor Energy Lab Co Ltd 半導体膜の形成方法、半導体装置の作製方法、及び半導体装置

Also Published As

Publication number Publication date
US11581440B2 (en) 2023-02-14
TW202017190A (zh) 2020-05-01
US20210057584A1 (en) 2021-02-25
US20220069136A1 (en) 2022-03-03
TW201543689A (zh) 2015-11-16
KR20210144957A (ko) 2021-11-30
US20230197859A1 (en) 2023-06-22
US20150280013A1 (en) 2015-10-01
KR102332469B1 (ko) 2021-11-30
US9947801B2 (en) 2018-04-17
US11888073B2 (en) 2024-01-30
TWI776563B (zh) 2022-09-01
WO2015145292A1 (en) 2015-10-01
JP2015195380A (ja) 2015-11-05
TWI683441B (zh) 2020-01-21
US20200185536A1 (en) 2020-06-11
TWI733271B (zh) 2021-07-11
US11177392B2 (en) 2021-11-16
KR20160138131A (ko) 2016-12-02
CN106165106A (zh) 2016-11-23
US10236392B2 (en) 2019-03-19
CN111048509A (zh) 2020-04-21
US10833203B2 (en) 2020-11-10
TWI823543B (zh) 2023-11-21
KR102400212B1 (ko) 2022-05-23
US10566460B2 (en) 2020-02-18
TW201921695A (zh) 2019-06-01
JP2023054183A (ja) 2023-04-13
TW202301693A (zh) 2023-01-01
US20190214505A1 (en) 2019-07-11
JP7482276B2 (ja) 2024-05-13
TW202139472A (zh) 2021-10-16
JP2021180315A (ja) 2021-11-18
CN111048509B (zh) 2023-12-01
TW202408018A (zh) 2024-02-16
TWI650868B (zh) 2019-02-11
US20180233601A1 (en) 2018-08-16
CN106165106B (zh) 2020-09-15

Similar Documents

Publication Publication Date Title
JP7482276B2 (ja) 半導体装置
JP7112539B2 (ja) 半導体装置
JP6651303B2 (ja) 半導体装置の作製方法
JP6670622B2 (ja) 半導体装置の作製方法
JP2020057807A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210308

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210330

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20210630