JP6887243B2 - トランジスタ、半導体装置、電子機器及び半導ウエハ - Google Patents
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Description
本実施の形態では、本発明の一態様のトランジスタ100の構造および作製方法の一例について、図面を参照して説明する。
トランジスタ100の構造例について図面を用いて説明する。図1(A)は、トランジスタ100の平面図である。また、図1(B)は、図1(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。図1(B)において、L1−L2はトランジスタ100のチャネル長方向の断面図であり、W1−W2はトランジスタ100のチャネル幅方向の断面図である。また、図1(C)は、図1(B)に示す部位131の拡大図である。図1(D)は、図1(B)に示す部位132の拡大図である。
図1(B)に示すように、トランジスタ100は、チャネル幅方向において、半導体層109bが電極105および電極112に挟まれている。前述した通り、絶縁層108は凸部を有する。また、半導体層109aと半導体層109bは当該凸部上に設けられている。当該凸部を設けることで、当該凸部と重ならない領域(半導体層109bと重ならない領域)における電極112の底面を、半導体層109bの底面よりも基板に近づけることができる。当該凸部の高さは、絶縁層111の厚さ以上であることが好ましい。または、当該凸部の高さは、絶縁層111の厚さと半導体層109cの厚さの合計以上であることが好ましい。よって、半導体層109bの側面を電極112で覆うことができる。
電極105または電極112の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。一般に、ゲート電極とバックゲート電極は導電層で形成される。また、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極はゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、CVD(Chemical Vapor Deposition)法(熱CVD法、MOCVD(Metal Organic Chemical Vapor Deposition)法、PECVD(Plasma Enhanced CVD)法、高密度プラズマCVD(High density plasma CVD)法、LPCVD(low pressure CVD)法、APCVD(atmospheric pressure CVD)法等を含む)、ALD(Atomic Layer Deposition)法、MBE(Molecular Beam Epitaxy)法、または、PLD(Pulsed Laser Deposition)法を用いて形成することができる。
基板101として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板101としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、SOI基板や、半導体基板上に歪トランジスタやFIN型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板101は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ100のゲート、ソース、またはドレインの少なくとも一つは、上記他のデバイスと電気的に接続されていてもよい。
絶縁層102乃至絶縁層104、絶縁層106乃至絶縁層108、絶縁層111乃至絶縁層116、および絶縁層119は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
電極105a、電極105b、電極110a、電極110b、電極112a、電極112b、電極117a1、電極117a2、電極117b1、電極117b2、電極117c1、電極117c2、電極118a、および電極118bを形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
半導体層109として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
本発明に係る酸化物半導体について説明する。酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
半導体層109a、半導体層109b、および半導体層109cの積層により構成される半導体層109の機能およびその効果について、図2に示すエネルギーバンド構造図を用いて説明する。図2(A)は、図1(B)にA1−A2の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図2(A)は、トランジスタ100のチャネル形成領域のエネルギーバンド構造を示している。
なお、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体層109bのシリコン濃度は低いほど好ましい。例えば、半導体層109bと半導体層109aとの間に、例えば、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)において、1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは2×1018atoms/cm3未満のシリコン濃度となる領域を有する。また、半導体層109bと半導体層109cとの間に、SIMSにおいて、1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは2×1018atoms/cm3未満のシリコン濃度となる領域を有する。
トランジスタ100の作製方法例について図3乃至図10を用いて説明する。図3乃至図10中のL1−L2断面は、図1(A)にL1−L2の一点鎖線で示す部位の断面に相当する。また、図3乃至図10中のW1−W2断面は、図1(A)にW1−W2の一点鎖線で示す部位の断面に相当する。
まず、基板101上に絶縁層102、絶縁層103、および絶縁層104を順に形成する(図3(A)参照。)。本実施の形態では、基板101として単結晶シリコン基板(p型の半導体基板、またはn型の半導体基板を含む)を用いる。
次に、試料表面上にレジストマスクを形成する(図示せず。)。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクを印刷法やインクジェット法などで形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、試料表面上に導電層182aおよび導電層182bを順に形成する(図3(C)参照。)。本実施の形態では、導電層182aとしてALD法により窒化チタンを形成する。また、導電層182bとしてスパッタリング法によりタングステンを形成する。
次に、試料表面に化学的機械研磨(CMP:Chemical Mechanical Polishing)処理(「CMP処理」ともいう。)を行なう(図3(D)参照。)。CMP処理によって、導電層182aおよび導電層182bの一部が除去されて、電極105aおよび電極105bが形成される。この時、絶縁層104の表面の一部も除去される場合がある。CMP処理を行うことで試料表面の凹凸が低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
次に、試料表面上に絶縁層106、絶縁層107、および絶縁層108を順に形成する。本実施の形態では、絶縁層106および絶縁層108としてCVD法によりそれぞれ厚さ5nmの酸化窒化シリコンを形成する。絶縁層107は酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウムなどのhigh−k材料で形成することが好ましい。絶縁層107をこれらの材料で形成することで、絶縁層107を電荷捕獲層として機能させることができる。絶縁層107に電子を注入することで、トランジスタ100のしきい値電圧を変動させることが可能である。絶縁層107への電子の注入は、例えば、トンネル効果を利用すればよい。電極105に正の電圧を印加することによって、トンネル電子を絶縁層107に注入することができる。本実施の形態では、絶縁層107としてALD法で厚さ5nmの酸化アルミニウムを形成する。
次に、試料表面上に半導体層184a、半導体層184b、導電層185、および層186を順に形成する(図4(B)参照。)。本実施の形態では、半導体層184aを組成がIn:Ga:Zn=1:3:2のターゲットを用いてスパッタリング法で形成する。半導体層184bを組成がIn:Ga:Zn=1:1:1のターゲットを用いてスパッタリング法で形成する。層186を組成がIn:Ga:Zn=1:3:4のターゲットを用いてスパッタリング法で形成する。また、導電層185としてスパッタリング法によりタングステンを形成する。
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する(図示せず。)。次に、当該レジストマスクをマスクとして用いて、半導体層184a、半導体層184b、導電層185、および層186それぞれの一部を選択的に除去して、半導体層109a、半導体層109b、電極110、層129を形成する(図4(C)参照。)。この時、絶縁層108の一部もエッチングされて、絶縁層108に凸部が形成される。
次に、半導体層109aおよび半導体層109bに含まれる水分または水素などの不純物をさらに低減して、半導体層109aおよび半導体層109bを高純度化するために、加熱処理を行うことが好ましい。
なお、酸化タングステンは水に溶けるため、エッチャントとして水を用いたウェットエッチング法によって酸化物188を除去することができる(図5(B)参照。)。なお、トランジスタ100のサイズなどを鑑み、求められているトランジスタ特性に影響がない場合は、酸化物188は必ずしも除去する必要はない。
次に、試料表面上にレジストマスクを形成し、当該レジストマスクをマスクとして用いて、層129および電極110それぞれの一部を選択的に除去し、層129a、層129b、電極110a、および電極110bを形成する(図5(C)参照。)。この時、露出した半導体層109bの一部が除去される場合がある。
次に、領域189a、領域189b、および領域189cを覆って半導体層109cを形成する。また、半導体層109c上に絶縁層111を形成する(図6(A)参照。)。本実施の形態では、半導体層109cを組成がIn:Ga:Zn=1:3:4のターゲットを用いたスパッタリング法で形成する。なお、酸化物半導体は組成によって酸素の透過率が変化するため、使用する酸化物半導体の組成は目的に応じて適宜設定すればよい。例えば、半導体層109cを組成がIn:Ga:Zn=1:3:2のターゲットを用いたスパッタリング法で形成してもよい。
次に、試料表面上に導電層191aおよび導電層191bを順に形成する。本実施の形態では、導電層191aとして窒化チタンを形成し、導電層191bとしてタングステンを形成する(図6(B)参照。)。
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する(図示せず。)。当該レジストマスクをマスクとして用いて、導電層191aおよび導電層191bそれぞれの一部を選択的に除去して、電極112aおよび電極112bを形成する(図6(C)参照。)。
次に、試料表面上に絶縁層113を形成する(図7(A)参照。)。本実施の形態では、絶縁層113として、ALD法により酸化アルミニウムを形成する。
次に、試料表面上に絶縁層114および絶縁層115を順に形成する(図7(C)参照。)。本実施の形態では、絶縁層114としてCVD法により酸化窒化シリコンを形成する。絶縁層114は過剰酸素を含む絶縁層であることが好ましい。絶縁層114の形成後、試料表面にCMP処理を行ない試料表面の凹凸を低減することが好ましい。また、絶縁層114に酸素ドープ処理を行ってもよい。
絶縁層114上に絶縁層115を形成した後、加熱処理を行う。絶縁層115の形成後に加熱処理を行うことで、絶縁層114に含まれている酸素の外部への拡散を防ぎ、当該酸素を効率よく酸化物半導体層に導入することができる。
次に、試料表面上に絶縁層116を形成する(図8(A)参照。)。絶縁層116は誘電率が低い絶縁体(Low−k材料)であることが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。Low−k材料としては、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコンなどがある。
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する(図示せず。)。当該レジストマスクをマスクとして用いて、絶縁層116、絶縁層115、絶縁層114、半導体層109c、および層129それぞれの一部を除去して開口192a、および開口192bを形成する。また、絶縁層116、絶縁層115、絶縁層114、および絶縁層113それぞれの一部を除去して開口192cを形成する(図8(B)参照。)。開口192aは電極110aと重なり、開口192bは電極110bと重なり、開口192cは電極112bと重なる。なお、開口192aの形成時に露出した電極110aの一部がエッチングされる場合がある。また、開口192bの形成時に露出した電極110bの一部がエッチングされる場合がある。また、開口192cの形成時に露出した電極112bの一部がエッチングされる場合がある。
次に、試料表面上に導電層193a、および導電層193bを順に形成する(図9(A)参照。)。本実施の形態では、導電層193aとしてALD法により窒化チタンを形成する。また、導電層193bとしてスパッタリング法によりタングステンを形成する。
次に、試料表面にCMP処理を行なう(図9(B)参照。)。CMP処理によって、導電層193aおよび導電層193bの一部が除去されて、電極117a(電極117a1および電極117a2)、電極117b(電極117b1および電極117b2)、および電極117c(電極117c1および電極117c2)が形成される。この時、絶縁層116の表面の一部も除去される場合がある。
次に、試料表面上に導電層194を形成する(図10(A)参照。)。本実施の形態では、導電層194としてスパッタリング法によりタングステンを形成する。
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する(図示せず。)。当該レジストマスクをマスクとして用いて、導電層194の一部を選択的に除去し、電極118a、電極118b、および電極118cを形成する(図10(B)参照。)。なお、電極118a、電極118b、および電極118cの形成時に、絶縁層116の一部が除去される場合がある。
次に、試料表面上に絶縁層119を形成する(図10(B)参照。)。本実施の形態では、絶縁層119としてCVD法により窒化シリコンを形成する。
図11にトランジスタ100aを示す。図11(A)は、トランジスタ100aの平面図である。図11(B)は、図11(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。また、図11(C)は、図11(B)に示す部位131aの拡大図である。図11(D)は、図11(B)に示す部位132aの拡大図である。
図12にトランジスタ100bを示す。図12(A)は、トランジスタ100bの平面図である。図12(B)は、図12(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。また、図12(C)は、図12(B)に示す部位131bの拡大図である。図12(D)は、図12(B)に示す部位132bの拡大図である。
図13にトランジスタ100cを示す。図13(A)は、トランジスタ100cの平面図である。図13(B)は、図13(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。また、図13(C)は、図13(B)に示す部位131cの拡大図である。図13(D)は、図13(B)に示す部位132cの拡大図である。
図14にトランジスタ100dを示す。図14(A)は、トランジスタ100dの平面図である。図14(B)は、図14(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。また、図14(C)は、図14(B)に示す部位131dの拡大図である。図14(D)は、図14(B)に示す部位132dの拡大図である。
図15にトランジスタ100eを示す。図15(A)は、トランジスタ100eの平面図である。図15(B)は、図15(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。また、図15(C)は、図15(B)に示す部位131eの拡大図である。図15(D)は、図15(B)に示す部位132eの拡大図である。
図16にトランジスタ100fを示す。図16(A)は、トランジスタ100fの平面図である。図16(B)は、図16(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。また、図16(C)は、図16(B)に示す部位131fの拡大図である。図16(D)は、図16(B)に示す部位132fの拡大図である。
図17にトランジスタ100gを示す。図17(A)は、トランジスタ100gの平面図である。図17(B)は、図17(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。また、図17(C)は、図17(B)に示す部位131gの拡大図である。図17(D)は、図17(B)に示す部位132gの拡大図である。
図18にトランジスタ100hを示す。図18(A)は、トランジスタ100hの平面図である。図18(B)は、図18(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。また、図18(C)は、図18(B)に示す部位131hの拡大図である。図18(D)は、図18(B)に示す部位132hの拡大図である。
図19にトランジスタ150を示す。図19(A)は、トランジスタ150の平面図である。図19(B)は、図19(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。また、図19(C)は、図19(B)に示す部位151の拡大図である。図19(D)は、図19(B)に示す部位152の拡大図である。
図22にトランジスタ150aを示す。図22(A)は、トランジスタ150aの平面図である。図22(B)は、図22(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。図22(C)は、図22(B)に示す部位151aの拡大図である。
図23にトランジスタ150bを示す。図23(A)は、トランジスタ150bの平面図である。図23(B)は、図23(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。図23(C)は、図23(B)に示す部位151bの拡大図である。図23(D)は、図23(B)に示す部位152bの拡大図である。
図27にトランジスタ150cを示す。図27(A)は、トランジスタ150cの平面図である。図27(B)は、図27(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。図27(C)は、図27(B)に示す部位151cの拡大図である。
図28にトランジスタ150dを示す。図28(A)は、トランジスタ150dの平面図である。図28(B)は、図28(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。図28(C)は、図28(B)に示す部位151dの拡大図である。
図29にトランジスタ150eを示す。図29(A)は、トランジスタ150eの平面図である。図29(B)は、図29(A)にL1−L2の一点鎖線で示す部位と、W1−W2の一点鎖線で示す部位の断面図である。
本実施の形態では、本明細書等に開示したトランジスタを用いた半導体装置の一例について説明する。
図30(A)乃至図30(C)は、半導体装置400の断面図である。半導体装置400は、トランジスタ100とトランジスタ281を有する。なお、本実施の形態に示すトランジスタ100は、上記実施の形態に示した他のトランジスタと置き換えが可能である。図30(A)はトランジスタ100とトランジスタ281のチャネル長方向の断面図であり、図30(B)はチャネル幅方向の断面図である。図30(C)は図30(A)に示すトランジスタ281の拡大図である。
基板401にnチャネル型のトランジスタであるトランジスタ282を設けてもよい。図31(A)および図31(B)は、半導体装置410の断面図である。半導体装置410は、半導体装置400にトランジスタ282を付加した構成を有する。図31(A)はトランジスタ100、トランジスタ281、および、トランジスタ282のチャネル長方向の断面図であり、図31(B)はトランジスタ282の拡大図である。
図32(A)乃至図32(C)は半導体装置420の断面図である。半導体装置420は、半導体装置400が有するトランジスタ281を、Fin型のトランジスタ291に置き換えた構成を有する。トランジスタをFin型とすることにより、実効上のチャネル幅が増大し、トランジスタのオン特性を改善することができる。また、チャネル形成領域に対するゲート電極の電界の寄与を高くすることができるため、トランジスタのオフ特性を改善することができる。
図33は半導体装置430の断面図である。半導体装置430はトランジスタ100、トランジスタ281、容量素子250を有する。また、半導体装置430は、トランジスタ281を覆う絶縁層405上に絶縁層431、絶縁層432、絶縁層433、絶縁層434、絶縁層435、および絶縁層436、を有する。また、半導体装置430は、絶縁層405上に電極422、および電極424を有する。
本明細書等に開示したトランジスタは、OR回路、AND回路、NAND回路、およびNOR回路などの論理回路や、インバータ回路、バッファ回路、シフトレジスタ回路、フリップフロップ回路、エンコーダ回路、デコーダ回路、増幅回路、アナログスイッチ回路、積分回路、微分回路、およびメモリ素子などの様々な半導体回路に用いることができる。
図35(A)に示す半導体回路は、トランジスタ289のソースまたはドレインの一方を、トランジスタ1281のゲートおよび容量素子257の一方の電極に接続した記憶装置の構成例を示している。また、図35(B)に示す回路は、トランジスタ289のソースまたはドレインの一方を、容量素子257の一方の電極に接続した記憶装置の構成例を示している。
情報の書き込みおよび保持について説明する。まず、配線254の電位を、トランジスタ289がオン状態となる電位にする。これにより、配線253の電位が、ノード256に与えられる。即ち、ノード256に所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下、「Lowレベル電荷」、「Highレベル電荷」という。)のどちらかが与えられるものとする。その後、配線254の電位を、トランジスタ289がオフ状態となる電位とすることで、ノード256に電荷が保持される。
次に情報の読み出しについて説明する。配線251に配線252の電位と異なる所定の電位(定電位)を与えた状態で、配線255に読み出し電位VRを与えると、ノード256に保持されている情報を読み出すことができる。
次に、上述したトランジスタを用いたCPUの一例について説明する。図36は、上述したトランジスタを一部に用いたCPUの構成例を示すブロック図である。
図38(A)は、ダイシング処理が行なわれる前の基板741の上面図を示している。基板741としては、例えば、半導体基板(「半導体ウエハ」ともいう。)を用いることができる。基板741上には、複数の回路領域742が設けられている。回路領域742には、本発明の一態様に係る半導体装置、CPU、RFタグ、またはイメージセンサなどを設けることができる。
チップ745を電子部品に適用する例について、図39を用いて説明する。なお、電子部品は、半導体パッケージ、またはIC用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
次に、上述したトランジスタを用いた表示装置の一例について説明する。図40(A)は、表示装置500の構成例を説明するブロック図である。
表示装置500は、様々な形態を用いること、または様々な表示素子を有することが出来る。表示素子の一例としては、EL(エレクトロルミネッセンス)素子(有機EL素子、無機EL素子、または、有機物及び無機物を含むEL素子)、LED(白色LED、赤色LED、緑色LED、青色LEDなど)、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、MEMS(マイクロ・エレクトロ・メカニカル・システム)を用いた表示素子、デジタルマイクロミラーデバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、MIRASOL(登録商標)、IMOD(インターフェロメトリック・モジュレーション)素子、シャッター方式のMEMS表示素子、光干渉方式のMEMS表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、など、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。また、表示素子として量子ドットを用いてもよい。
図40(B)に示す画素回路534は、トランジスタ461と、容量素子463と、トランジスタ468と、トランジスタ464と、を有する。また、図40(B)に示す画素回路534は、表示素子として機能できる発光素子469と電気的に接続されている。
図40(C)に示す画素回路534は、トランジスタ461と、容量素子463と、を有する。また、図40(C)に示す画素回路534は、表示素子として機能できる液晶素子462と電気的に接続されている。トランジスタ461にOSトランジスタを用いることが好ましい。
図42(A)に駆動回路511の構成例を示す。駆動回路511は、シフトレジスタ512、ラッチ回路513、およびバッファ514を有する。また、図42(B)に駆動回路521aの構成例を示す。駆動回路521aは、シフトレジスタ522、およびバッファ523を有する。駆動回路521bも駆動回路521aと同様の構成とすることができる。
本実施の形態では、実施の形態2で説明した表示装置の具体的な構成例について図面を用いて説明する。本発明の一態様に係るトランジスタを用いて、シフトレジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置の一例として、液晶素子を用いた表示装置およびEL素子を用いた表示装置について説明する。図43(A)において、第1の基板4001上に設けられた画素部4002を囲むようにして、シール材4005が設けられ、第2の基板4006によって封止されている。図43(A)においては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体または多結晶半導体で形成された信号線駆動回路4003、および走査線駆動回路4004が実装されている。また、信号線駆動回路4003、走査線駆動回路4004、または画素部4002に与えられる各種信号および電位は、FPC(Flexible printed circuit)4018a、FPC4018bから供給されている。
上述したシフトレジスタまたはトランジスタを使用した半導体装置の一例として、表示モジュールについて説明する。図45に示す表示モジュール6000は、上部カバー6001と下部カバー6002との間に、FPC6003に接続されたタッチセンサ6004、FPC6005に接続された表示パネル6006、バックライトユニット6007、フレーム6009、プリント基板6010、バッテリ6011を有する。なお、バックライトユニット6007、バッテリ6011、タッチセンサ6004などは、設けられない場合もある。
本実施の形態では、本明細書等に開示したトランジスタを用いることができる半導体装置の一例として、撮像装置について説明する。図46(A)乃至図46(C)に、撮像装置の回路構成例を示す。
図46(A)に示す回路を有する撮像装置610は、光電変換素子601、トランジスタ602、トランジスタ604、および容量素子606を有する。トランジスタ602のソースまたはドレインの一方は光電変換素子601と電気的に接続される。トランジスタ602のソースまたはドレインの他方はノード607(電荷蓄積部)を介してトランジスタ604のゲートと電気的に接続されている。
図47とは異なる撮像装置610の構成例を図48に示す。
本実施の形態では、本明細書等に開示したトランジスタを用いることができる半導体装置の一例として、RFタグについて説明する。
本発明の一態様に係るRFタグは、内部に記憶回路(記憶装置)を有し、記憶回路に情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、RFタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼性が要求される。
本実施の形態では、本発明の一態様に係る半導体装置を用いた電子機器の一例について説明する。
本実施の形態では、スパッタリング用ターゲットを設置することが可能な成膜室を有する成膜装置(スパッタリング装置)について説明する。本実施の形態に示す成膜装置は、平行平板型のスパッタリング装置や、対向ターゲット式のスパッタリング装置などに用いることができる。
本実施の形態では、図57乃至図61を用いて酸化物半導体について説明する。
以下では、酸化物半導体の構造について説明する。
まずは、CAAC−OSについて説明する。
次に、nc−OSについて説明する。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
101 基板
102 絶縁層
103 絶縁層
104 絶縁層
105 電極
106 絶縁層
107 絶縁層
108 絶縁層
109 半導体層
110 電極
111 絶縁層
112 電極
113 絶縁層
114 絶縁層
115 絶縁層
116 絶縁層
119 絶縁層
128 半導体層
129 層
131 部位
132 部位
150 トランジスタ
151 部位
152 部位
181 開口
183 開口
185 導電層
186 層
188 酸化物
194 導電層
195 酸化物半導体層
196 層
220 ウェル
221 p型半導体
223 n型半導体
224 開口
225 開口
241 電極
242 絶縁層
243 電極
250 容量素子
251 配線
252 配線
253 配線
254 配線
255 配線
256 ノード
257 容量素子
281 トランジスタ
282 トランジスタ
283 チャネル形成領域
284 低濃度p型不純物領域
285 高濃度p型不純物領域
286 絶縁層
287 電極
288 側壁
289 トランジスタ
291 トランジスタ
382 Ec
386 Ec
387 Ec
390 トラップ準位
400 半導体装置
401 基板
403 絶縁層
404 絶縁層
405 絶縁層
407 絶縁層
410 半導体装置
414 素子分離層
420 半導体装置
421 電極
422 電極
423 電極
424 電極
425 電極
426 電極
427 電極
428 電極
429 電極
430 半導体装置
431 絶縁層
432 絶縁層
433 絶縁層
434 絶縁層
435 絶縁層
436 絶縁層
437 絶縁層
438 絶縁層
442 絶縁層
461 トランジスタ
462 液晶素子
463 容量素子
464 トランジスタ
465 ノード
466 ノード
467 ノード
468 トランジスタ
469 発光素子
477 隔壁
487 配線
488 電極
489 コンタクトプラグ
500 表示装置
511 駆動回路
512 シフトレジスタ
513 ラッチ回路
514 バッファ
522 シフトレジスタ
523 バッファ
531 表示領域
532 画素
534 画素回路
535 配線
536 配線
Claims (15)
- 第1乃至第4の電極と、第1乃至第4の絶縁層と、第1乃至第3の酸化物半導体層と、第1乃至第3の層と、を有し、
前記第1および前記第2の酸化物半導体層は、島状であり、
前記第2の酸化物半導体層は、前記第1の酸化物半導体層の上にあり、
前記第2の酸化物半導体層は、第1の領域と、第2の領域と、第3の領域と、を有し、
前記第3の領域は、前記第1の領域と前記第2の領域に挟まれ、
前記第1の電極は、前記第1の領域の上にあり、
前記第2の電極は、前記第2の領域の上にあり、
前記第1の層は、前記第1の電極の上にあり、
前記第2の層は、前記第2の電極の上にあり、
前記第1の絶縁層は、前記第3の層を介して前記第1の層と重なる領域を有し、
前記第1の絶縁層は、前記第3の層を介して前記第2の層と重なる領域を有し、
前記第3の層は、第1の開口を有し、
前記第1の絶縁層は、第2の開口を有し、
前記第1の開口は、前記第3の領域と重なる領域を有し、
前記第2の開口は、前記第3の領域と重なる領域を有し、
前記第3の電極は、前記第3の酸化物半導体層および前記第2の絶縁層を介して、前記第3の領域の上にあり、
前記第3の絶縁層は、前記第3の電極の上にあり、
前記第4の電極は、前記第4の絶縁層を介して、前記第3の領域の下にあり、
前記第3の層は、前記第2の酸化物半導体層の側面と接する領域を有し、
前記第3の酸化物半導体層は、前記第2の酸化物半導体層の側面と接する領域を有し、
前記第3の層は、酸素及び前記第2の酸化物半導体層を構成する酸素以外の元素のうちの1種以上の同じ金属元素を含む材料により設けられているトランジスタ。 - 請求項1において、
前記第3の層は、前記第1の酸化物半導体層の側面と接する領域を有するトランジスタ。 - 請求項1または請求項2において、
前記第3の酸化物半導体層は、前記第1の酸化物半導体層の側面と接する領域を有するトランジスタ。 - 請求項1乃至請求項3のいずれか一項において、
前記第3の絶縁層は、前記第3の電極と重なる領域と、前記第3の酸化物半導体層と重なる領域と、前記第2の絶縁層と重なる領域と、を有するトランジスタ。 - 請求項1乃至請求項4のいずれか一項において、
前記第3の領域にチャネルが形成されるトランジスタ。 - 請求項1乃至請求項5のいずれか一項において、
前記第2の酸化物半導体層は、InまたはZnの一方、もしくは両方を含むトランジスタ。 - 請求項1乃至請求項6のいずれか一項において、
前記第1の酸化物半導体層と前記第3の酸化物半導体層は、前記第2の酸化物半導体層に含まれる金属元素のうち、少なくとも一種類の元素と同種の元素を含むトランジスタ。 - 請求項1乃至請求項7のいずれか一項において、
前記第1の層および前記第2の層は、酸化物半導体であるトランジスタ。 - 請求項1乃至請求項8のいずれか一項において、
前記第1および前記第2の電極は、窒素とタンタルとを含むトランジスタ。 - 請求項1乃至請求項9のいずれか一項において、
前記第3または前記第4の電極の少なくとも一方は、窒素とタンタルとを含むトランジスタ。 - 請求項1乃至請求項10のいずれか一項において、
前記第4の絶縁層は、酸素とアルミニウムとを含むトランジスタ。 - 請求項1乃至請求項11のいずれか一項において、
前記第4の絶縁層は、複数層の積層であるトランジスタ。 - 請求項1乃至請求項12のいずれか一項に記載のトランジスタと、
容量素子、または抵抗素子と、を有する半導体装置。 - 請求項13に記載の半導体装置と、
アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカと、
を有する電子機器。 - 請求項13に記載の半導体装置、または、請求項1乃至請求項12のいずれか一項に記載のトランジスタを複数有し、分離領域を有する半導体ウエハ。
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