KR102290801B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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유키노리 시마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 배선의 재료로서 구리, 알루미늄, 금, 또는 은 등의 저저항 재료를 함유한 반도체 장치의 신뢰성을 향상시키는 것을 과제로 한다.
이를 해결하기 위해서, 반도체층에 전기적으로 접속된 한 쌍의 전극으로서, 반도체층에 접촉하는 제 1 보호층과, 제 1 보호층 위에 접촉하는 저저항 재료를 함유한 도전층의 적층 구조를 포함하며, 상기 도전층의 상면은 도전층을 가공하기 위한 마스크로서도 기능하는 제 2 보호층으로 덮이고, 도전층의 측면은 제 3 보호층으로 덮여 있는 반도체 장치를 제공한다. 이로써, 저저항 재료를 함유한 도전층의 구성 원소가 반도체층으로 이동 또는 확산되는 것을 억제한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 명세서가 개시(開示)하는 발명의 일 형태는 반도체 장치 및 그 제작 방법에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 대부분의 플랫 패널 디스플레이에 사용되고 있는 트랜지스터는 유리 기판 위에 형성된 비정질 실리콘, 단결정 실리콘, 또는 다결정 실리콘 등 실리콘 반도체로 구성된다. 또한, 상기 실리콘 반도체를 사용한 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
또한, 플랫 패널 디스플레이의 대면적화 및 고정세(高精細)화에 따라 구동 주파수가 높아짐과 함께, 배선 저항 및 기생 용량이 증대되어 배선 지연이 발생한다. 이 배선 지연을 억제하기 위해서 구리, 알루미늄, 금, 은 등 저저항 재료를 사용하여 배선을 형성하는 기술이 검토되고 있다(특허문헌 1).
일본 특개2004-133422호 공보
그러나, 배선의 구성 원소인 구리, 알루미늄, 금, 또는 은 등은 가공되는 도중에 반도체층으로 확산된다는 문제가 있다.
배선의 구성 원소인 구리, 알루미늄, 금, 또는 은 등은 트랜지스터의 전기 특성 불량의 원인이 되는 불순물 중 하나이다. 따라서, 상기 불순물이 반도체층으로 혼입되면 상기 반도체층이 저저항화되어, 경시(經時) 변화에 따른 또는 스트레스 시험에 의한 트랜지스터의 전기 특성(대표적으로는 문턱 전압)의 변동량이 증대된다는 문제가 있다.
그러므로, 본 발명의 일 형태는 배선의 재료로서 구리, 알루미늄, 금, 또는 은 등 저저항 재료를 함유한 반도체 장치의 신뢰성을 향상시키는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 본 발명의 일 형태는 이들 모든 과제를 해결할 필요는 없다. 또한, 이들 외의 과제는 명세서 등의 내용으로부터 저절로 명백해지는 것이며, 명세서 등의 내용으로부터 이들 외의 과제가 만들어질 수 있다.
본 발명의 일 형태에 따른 반도체 장치는 반도체층에 전기적으로 접속된 한 쌍의 전극 각각이, 반도체층에 접촉하는 제 1 보호층과, 제 1 보호층 위에 접촉하는 저저항 재료를 함유한 도전층의 적층 구조를 가지며, 상기 도전층의 상면은 도전층을 가공하기 위한 마스크로서도 기능하는 제 2 보호층으로 덮이고, 상기 도전층의 측면은 제 3 보호층으로 덮여 있다. 이로써, 저저항 재료를 함유한 한 쌍의 도전층의 구성 원소가 반도체층으로 혼입 또는 확산되는 것을 억제한다.
또한, 상술한 전극의 형성 공정에 있어서, 제 1 보호층의 에칭 공정과 저저항 재료를 함유한 도전층의 에칭 공정은 따로따로 수행된다. 여기서, 도전층을 가공할 때, 반도체층은 제 1 보호층이 되는 막으로 덮여 있다. 그리고, 제 1 보호층을 가공할 때는 먼저 가공된 도전층의 상면은 제 2 보호층으로 덮이고, 측면은 제 3 보호층으로 덮여 있다. 이로써, 전극의 형성 공정에서 도전층의 구성 원소가 반도체층으로 혼입되는 것을 억제할 수 있다.
또한, 제 1 보호층 및 제 3 보호층은 제 2 보호층을 에칭 보호막으로 이용한 이방성 에칭에 의하여 자기 정합적으로 형성할 수 있다. 따라서, 한 쌍의 전극의 형성 공정에 있어서 포토마스크 수를 증가시키지 않으면서 도전층의 주위를 덮는 보호층(제 1 보호층, 제 2 보호층, 및 제 3 보호층)을 제공할 수 있게 되어, 신뢰성이 향상된 반도체 장치를 높은 생산성으로 제공할 수 있게 된다.
더 구체적으로는, 예를 들어 이하의 구성으로 할 수 있다.
본 발명의 일 형태는 반도체층과, 도전층과, 제 1 보호층과, 제 2 보호층과, 제 3 보호층을 구비하며, 도전층의 하면은 제 1 보호층에 접촉하고, 도전층의 상면은 제 2 보호층에 접촉하고, 도전층의 측면은 제 3 보호층에 접촉하고, 반도체층은 제 1 보호층에 접촉하고, 도전층은 구리, 알루미늄, 금, 또는 은을 함유하고, 제 3 보호층의 측면의 하단부는 제 1 보호층의 측면의 상단부와 일치하는, 반도체 장치이다.
또한, 본 발명의 일 형태는 반도체층과, 도전층과, 제 1 보호층과, 제 2 보호층과, 제 3 보호층을 구비하며, 도전층의 하면은 제 1 보호층에 접촉하고, 도전층의 상면은 제 2 보호층에 접촉하고, 도전층의 측면은 제 3 보호층에 접촉하고, 반도체층은 제 1 보호층에 접촉하고, 도전층은 구리, 알루미늄, 금, 또는 은을 함유하고, 제 3 보호층의 측면의 하단부는 제 1 보호층의 측면의 상단부와 일치하고, 제 1 보호층의 상면은 도전층 및 제 3 보호층에 접촉하고, 제 2 보호층의 하면은 도전층 및 제 3 보호층에 접촉하는, 반도체 장치이다.
상기에 있어서, 제 1 보호층은 도전성을 갖는 층이다. 또한, 도전성을 갖는 층은 티타늄, 탄탈, 텅스텐, 몰리브덴 단체(單體) 또는 이들 중 어느 것을 함유한 합금, 또는 질화 티타늄, 질화 탄탈, 질화 텅스텐, 또는 질화 몰리브덴으로 형성되는 것이 바람직하다.
상기 반도체 장치 중 어느 하나에 있어서, 반도체층 중 제 1 보호층에 접촉하는 영역의 두께는 나머지 영역의 두께보다 두꺼워도 좋다.
상기 반도체 장치 중 어느 하나에 있어서, 반도체층은 인듐, 갈륨, 또는 아연을 함유한 산화물 반도체층인 것이 바람직하다.
또한, 본 발명의 다른 일 형태는 반도체층 위에, 제 1 보호층이 되는 제 1 보호막, 구리, 알루미늄, 금, 또는 은을 함유한 도전막, 및 제 2 보호층이 되는 제 2 보호막을 형성하고, 제 2 보호막 위에 제 1 마스크를 형성하고, 제 1 마스크를 이용하여 제 2 보호막을 가공하여 제 2 보호층을 형성하고, 제 2 보호층을 마스크로서 이용하여 도전막을 가공하여 도전층을 형성하고, 제 2 보호층의 측면 및 상면과, 도전층의 측면과, 제 1 보호막 중 도전층으로 덮이지 않은 영역에 접촉하는 제 3 보호막을 형성하고, 제 3 보호막 및 제 1 보호막을 이방성 에칭에 의하여 가공하여, 도전층과 반도체층 사이에 위치하는 제 1 보호층과, 도전층의 측면에 접촉하는 제 3 보호층을 형성하는, 반도체 장치의 제작 방법이다.
본 발명의 일 형태에 따르면, 배선의 재료로서 구리, 알루미늄, 금, 또는 은 등 저저항 재료를 함유한 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도.
도 2는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 3은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 구성 요소를 설명하기 위한 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도.
도 8은 반도체 장치의 일 형태에 포함되는 적층 구조의 밴드 구조를 설명하기 위한 도면.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 개념도 및 회로도.
도 10은 화소의 레이아웃의 일례를 도시한 도면.
도 11은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 12는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 13은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 14는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 15는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 16은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 17은 전자 기기의 일례를 도시한 도면.
도 18은 실시예에서 제작한 전극의 구조의 단면 사진.
도 19는 산화물 반도체의 단면의 고분해능 TEM상 및 국소적인 푸리에(Fourier) 변환상.
도 20은 산화물 반도체막의 나노빔 전자 회절 패턴을 도시한 도면과, 투과 전자 회절 측정 장치의 일례를 도시한 도면.
도 21은 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 22는 투과 전자 회절 측정에 의한 구조 해석의 일례를 도시한 도면과, 평면의 고분해능 TEM상.
이하에서 본 발명의 실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 벗어남 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자에게 용이하게 이해될 수 있을 것이다. 따라서, 본 발명은 이하에 기재되는 실시형태 및 실시예의 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명하는 실시형태 및 실시예에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호 또는 동일한 해치 패턴을 다른 도면간에서 공통적으로 사용하고, 그 반복되는 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에서 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 '제 1', '제 2'와 같은 서수사는 구성 요소의 혼동을 피하기 위해서 사용되는 것이며, 수치적으로 한정하는 것은 아니다. 따라서, 예를 들어, '제 1'은 '제 2'나 '제 3' 등과 적절히 교체되어 설명할 수 있다.
또한, '소스'나 '드레인'의 기능은 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 교체될 수 있다. 그러므로, 본 명세서 등에서는 '소스'나 '드레인'이라는 용어는 교체되어 사용할 수 있다.
또한, 전압이란, 두 점 사이의 전위차를 말하고, 전위란, 임의의 한 점에서의 정전기장 중에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 다만, 일반적으로, 임의의 한 점에서의 전위와 기준이 되는 전위(예를 들어, 접지 전위)의 전위차를 단지 '전위' 또는 '전압'으로 부르며 전위와 전압이 동의어로서 사용되는 경우가 많다. 그러므로, 본 명세서에서는 특별히 지정하는 경우를 제외하고는, 전위를 전압으로 이해하여도 좋고, 전압을 전위로 이해하여도 좋다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치 및 그 제작 방법에 대하여 도 1 내지 도 4를 참조하여 설명한다.
도 1의 (A) 내지 (D)는 반도체 장치에 포함되는 트랜지스터(200)의 구성예이다. 도 1의 (A)는 트랜지스터(200)의 평면도이고, 도 1의 (B)는 도 1의 (A)의 일점 쇄선 X1-Y1 부분의 단면도이고, 도 1의 (C)는 도 1의 (A)의 일점 쇄선 V1-W1 부분의 단면도이고, 도 1의 (D)는 도 1의 (A)의 일점 쇄선 V2-W2 부분의 단면도이다. 또한, 도 1의 (A)에서는 명료화를 위해서 트랜지스터(200)의 구성 요소의 일부(예를 들어 절연막(124) 등)를 생략하였다.
도 1에 도시된 트랜지스터(200)는 기판(102) 위의 게이트 전극(104)과, 게이트 전극(104) 위의 절연막(106) 및 절연막(108)과, 절연막(106) 및 절연막(108)을 개재(介在)하여 게이트 전극(104)과 중첩되는 반도체층(110)과, 반도체층(110)에 접촉하는 한 쌍의 전극(116a, 116b)과, 한 쌍의 전극(116a, 116b)의 상면에 접촉하는 한 쌍의 제 2 보호층(118a, 118b)과, 한 쌍의 전극(116a, 116b)의 측면에 접촉하는 한 쌍의 제 3 보호층(120a, 120b)을 포함한다.
트랜지스터(200)에 있어서, 게이트 전극(104)과 반도체층(110) 사이에 제공된 절연막(106) 및 절연막(108)은 게이트 절연막으로서 기능한다. 또한, 트랜지스터(200)에 있어서, 게이트 전극(104)은 게이트 전극(104a) 및 게이트 전극(104b)의 적층 구조를 갖는다.
한 쌍의 전극(116a, 116b)은 소스 전극 및 드레인 전극으로서 기능한다. 한 쌍의 전극(116a, 116b) 중, 전극(116a)은 반도체층(110)에 접촉하는 제 1 보호층(112a), 및 도전층(114a)의 적층 구조를 적어도 갖는다. 또한, 전극(116b)은 반도체층(110)에 접촉하는 제 1 보호층(112b), 및 도전층(114b)의 적층 구조를 적어도 갖는다.
또한, 한 쌍의 전극(116a, 116b)에 포함되는 한 쌍의 도전층(114a, 114b) 각각의 상면에 접촉하도록 한 쌍의 제 2 보호층(118a, 118b)이 제공된다. 또한, 한 쌍의 도전층(114a, 114b) 각각의 측면과 한 쌍의 제 2 보호층(118a, 118b) 각각의 측면의 적어도 일부를 덮도록 한 쌍의 제 3 보호층(120a, 120b)이 제공된다.
한 쌍의 제 1 보호층(112a, 112b)은 한 쌍의 도전층(114a, 114b)을 구성하는 금속 원소가 반도체층(110)으로 확산되는 것을 억제하는 기능을 갖는 도전층이다. 한 쌍의 제 1 보호층(112a, 112b)은 티타늄, 탄탈, 몰리브덴, 텅스텐 단체 또는 이들 중 어느 것을 함유한 합금, 또는 질화 티타늄, 질화 탄탈, 질화 몰리브덴, 질화 텅스텐 등을 적절히 사용하여 형성할 수 있다.
한 쌍의 도전층(114a, 114b)은 구리, 알루미늄, 금, 또는 은 등의 저저항 재료 단체, 또는 이들 중 어느 것을 함유한 합금이나 이들 중 어는 것을 주성분으로 함유한 화합물을 포함한, 단층 구조 또는 적층 구조로 할 수 있다. 예를 들어, 한 쌍의 도전층(114a, 114b)은 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층한 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막, 은막, 또는 금막을 적층한 2층 구조, 알루미늄막, 구리막, 은막, 또는 금막 위에 티타늄막 또는 질화 티타늄막을 형성한 2층 구조, 또는 몰리브덴막 또는 질화 몰리브덴막 위에 알루미늄막, 구리막, 은막, 또는 금막을 적층하고, 그 위에 몰리브덴막 또는 질화 몰리브덴막을 더 형성한 3층 구조 등으로 할 수 있다.
한 쌍의 전극(116a, 116b)은 배선으로서도 기능한다. 따라서, 한 쌍의 전극(116a, 116b)에 포함되는 한 쌍의 도전층(114a, 114b)을 구리, 알루미늄, 금, 또는 은 등 저저항 재료를 사용하여 형성함으로써, 대면적 기판을 기판(102)으로서 사용한 경우 등, 배선이 긴 경우에도 배선 지연이 억제된 반도체 장치를 제작할 수 있다.
한 쌍의 도전층(114a, 114b)의 상면에 접촉하도록 제공된 한 쌍의 제 2 보호층(118a, 118b) 및 한 쌍의 도전층(114a, 114b)의 측면에 접촉하도록 제공된 한 쌍의 제 3 보호층(120a, 120b)은 한 쌍의 도전층(114a, 114b)을 구성하는 금속 원소의 확산을 방지하는 기능을 갖는다. 따라서, 한 쌍의 제 2 보호층(118a, 118b) 및 한 쌍의 제 3 보호층(120a, 120b)은 한 쌍의 도전층(114a, 114b)을 구성하는 금속 원소에 대한 배리어성을 갖는 재료를 사용하여 형성한다.
한 쌍의 제 2 보호층(118a, 118b)은 한 쌍의 도전층(114a, 114b)의 에칭에 대한 에칭 내성을 갖는 재료를 사용하여 형성한다. 따라서, 한 쌍의 제 2 보호층(118a, 118b)은 한 쌍의 도전층(114a, 114b)을 에칭할 때의 에칭 보호막으로서 기능한다.
한 쌍의 제 3 보호층(120a, 120b)은 한 쌍의 제 2 보호층(118a, 118b)의 측면, 한 쌍의 도전층(114a, 114b)의 측면 및 한 쌍의 도전층(114a, 114b)으로 덮이지 않은 제 1 보호층(112a, 112b)의 상면을 덮도록 제공된다. 도 1의 (B) 및 (D)에 도시된 바와 같이, 단면 형상에서 한 쌍의 제 3 보호층(120a, 120b)의 측면의 하단부는 한 쌍의 제 1 보호층(112a, 112b)의 측면의 상단부와 일치한다.
한 쌍의 제 2 보호층(118a, 118b) 및 한 쌍의 제 3 보호층(120a, 120b)으로서는 구체적으로 질화 실리콘층, 질화산화 실리콘층, 질화 알루미늄층, 질화산화 알루미늄층 등 질화물 절연막을 각각 적절히 사용할 수 있다. 또한, 본 명세서 등에서, 질화산화 실리콘층, 질화산화 알루미늄층은 산소보다 질소의 함유량(원자수비)이 많은 층을 말하고, 산화질화 실리콘층, 산화질화 알루미늄층은 질소보다 산소의 함유량(원자수비)이 많은 층을 말한다.
또는, 한 쌍의 제 2 보호층(118a, 118b) 및 한 쌍의 제 3 보호층(120a, 120b)에는 각각 인듐 주석 산화물(이하에서, ITO라고도 표기함), 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 함유한 인듐 주석 산화물 등 도전 재료를 사용하여 형성한 투광성 도전막을 사용하여도 좋다.
다만, 한 쌍의 제 2 보호층(118a, 118b) 또는 한 쌍의 제 3 보호층(120a, 120b)으로서 상술한 투광성 도전막을 사용하는 경우, 이 투광성 도전막도 한 쌍의 전극(116a, 116b)의 일부로서 기능한다.
또는, 한 쌍의 제 2 보호층(118a, 118b) 및 한 쌍의 제 3 보호층(120a, 120b)은 In, Ga, 또는 Zn을 함유한 산화물 반도체를 적절히 사용하여 형성하여도 좋다. 또한, In, Ga, 또는 Zn을 함유한 산화물 반도체는 반도체층(110)에 사용할 수도 있다.
또한, 트랜지스터(200)는 한 쌍의 제 2 보호층(118a, 118b) 및 한 쌍의 제 3 보호층(120a, 120b)을 동일한 재료를 사용하여 형성한 예이다. 이 경우, 한 쌍의 제 2 보호층(118a, 118b)과 한 쌍의 제 3 보호층(120a, 120b)의 경계가 명료하지 않을 수 있다. 도 1에서는 이들의 경계를 모식적으로 파선으로 도시하였다. 이것은 다른 도면에서도 마찬가지이다.
트랜지스터(200)에서 한 쌍의 제 2 보호층(118a, 118b) 및 반도체층(110)을 덮도록 절연막(122)이 제공되고, 절연막(122) 위에 절연막(124)이 제공된다. 절연막(122) 및/또는 절연막(124)은 트랜지스터(200)의 구성 요소에 포함되어도 좋다. 또한, 도 1에서는 순차적으로 적층된 절연막(122) 및 절연막(124)을 예시하였지만, 절연막(122) 및 절연막(124) 대신에 절연막의 단층이 제공되어도 좋고, 3층 이상의 적층으로 이루어진 절연막이 제공되어도 좋다.
도 1의 (B) 및 (D)에 도시된 트랜지스터(200)의 단면도와 같이, 단면 형상에서 도전층(114a)은 제 1 보호층(112a)의 양쪽 측면 사이이고 제 2 보호층(118a)의 양쪽 측면 사이에 위치한다. 또한, 도전층(114b)은 제 1 보호층(112b)의 양쪽 측면 사이이고 제 2 보호층(118b)의 양쪽 측면 사이에 위치한다. 따라서, 제 1 보호층(112a)의 상면은 도전층(114a) 및 제 3 보호층(120a)과 접촉하고, 제 2 보호층(118a)의 하면은 도전층(114a) 및 제 3 보호층(120a)과 접촉한다. 또한, 제 1 보호층(112b)의 상면은 도전층(114b) 및 제 3 보호층(120b)과 접촉하고, 제 2 보호층(118b)의 하면은 도전층(114b) 및 제 3 보호층(120b)과 접촉한다. 트랜지스터(200)에서 채널 영역은 제 1 보호층(112a)과 제 1 보호층(112b) 사이에 형성되기 때문에, 도전층(114a, 114b)이 상기 위치에 제공됨으로써, 도전층(114a, 114b)을 채널 영역과 떨어져 존재하게 할 수 있다. 따라서, 반도체층(110)의 불순물이 될 수 있는, 도전층(114a, 114b)을 구성하는 금속 원소가 반도체층(110)으로 확산되는 것을 더 방지할 수 있게 된다.
또한, 채널 영역 근방의 한 쌍의 전극(116a, 116b)을 한 쌍의 제 1 보호층(112a, 112b)의 단층 구조로 함으로써, 상기 영역(한 쌍의 제 1 보호층(112a, 112b)만 제공된 영역)을 다른 영역(한 쌍의 제 1 보호층(112a, 112b)과 한 쌍의 도전층(114a, 114b)의 적층 구조로 이루어진 영역)에 비하여 고저항화시킬 수 있기 때문에, 소스와 드레인 사이의 전계를 완화시킬 수 있다.
상술한 바와 같이 트랜지스터(200)는 저저항 재료를 함유한 한 쌍의 도전층(114a, 114b)을 배선으로서 사용함으로써, 배선 지연을 억제하면서 한 쌍의 도전층(114a, 114b)의 하면, 상면, 및 측면을, 배리어층으로서 기능할 수 있는 한 쌍의 제 1 보호층, 한 쌍의 제 2 보호층, 및 한 쌍의 제 3 보호층으로 덮는 구성으로 함으로써, 반도체층(110)으로의 불순물 혼입 및 확산을 억제할 수 있다. 불순물이 저감된 반도체층(110)을 구비한 트랜지스터(200)는 전기 특성의 변동이 억제된 신뢰성이 높은 트랜지스터이다.
또한, 한 쌍의 도전층(114a, 114b)의 배리어층으로서 기능하는 한 쌍의 제 1 보호층(112a, 112b), 한 쌍의 제 2 보호층(118a, 118b), 및 한 쌍의 제 3 보호층(120a, 120b)에는 한 쌍의 도전층(114a, 114b)을 구성하는 금속 원소가 불순물로서 혼입되는 경우가 있다. 다만, 불순물로서 혼입될 수 있는 금속 원소의 농도는 한 쌍의 도전층(114a, 114b)에 접촉하는 영역에서 가장 높고 한 쌍의 도전층(114a, 114b)으로부터 멀리 떨어질수록 저감되는 것이 바람직하다.
이하에서, 트랜지스터(200)의 다른 구성의 내용에 대하여 자세히 설명한다.
기판(102)의 재질 등에 큰 제한은 없지만, 적어도 나중의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한, 실리콘이나 탄화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 사용할 수도 있고, 이러한 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다. 또한, 기판(102)으로서 유리 기판을 사용하는 경우, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 대면적 기판을 사용하면 대형 표시 장치를 제작할 수 있다.
또한, 기판(102)으로서 가요성 기판을 사용하고, 이 가요성 기판 위에 직접 트랜지스터(200)를 형성하여도 좋다. 또는, 기판(102)과 트랜지스터(200) 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치의 일부 또는 모두를 완성시키고 나서 기판(102)으로부터 분리하고 다른 기판에 적재하는 데에 사용할 수 있다. 이렇게 하면, 트랜지스터(200)는 내열성이 부족한 기판이나 가요성 기판에도 적재할 수 있다.
게이트 전극(104)은 게이트 전극(104a) 및 게이트 전극(104b)이 적층된 구조를 갖는다. 게이트 전극(104a)은 제 1 보호층(112a, 112b)과 같은 재료를 적절히 사용하여 형성할 수 있다. 또한, 게이트 전극(104b)은 도전층(114a, 114b)과 같은 재료를 적절히 사용하여 형성할 수 있다. 게이트 전극(104a)을 제공함으로써, 기판(102) 및 게이트 전극(104b)의 밀착성을 향상시킬 수 있다.
또한, 게이트 전극(104b)은 인듐 주석 산화물, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 함유한 인듐 주석 산화물 등 투광성 도전 재료를 사용하여 형성할 수도 있다. 또한, 상기 투광성 도전 재료와 상기 금속 원소의 적층 구조로 할 수도 있다.
게이트 절연막으로서 기능하는 절연막(106) 및 절연막(108)에는 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화 알루미늄, 질화산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn계 금속 산화물 등을 사용할 수 있다. 또한, 본 실시형태에서는 절연막(106) 및 절연막(108)의 적층 구조로 이루어진 게이트 절연막을 제공하는 예를 제시하지만, 이에 한정되지 않으며, 게이트 절연막을 단층 구조로 하여도 좋고 3층 이상의 적층 구조로 하여도 좋다.
게이트 절연막에 있어서, 게이트 전극(104)에 접촉하는 절연막(106)으로서, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등 질화물 절연막을 형성함으로써, 게이트 전극(104)에 포함되는 게이트 전극(104b)을 구성하는 금속 원소의 확산을 방지할 수 있으므로 바람직하다.
또한, 절연막(106)으로서 질화 실리콘막 또는 질화산화 실리콘막을 사용하는 것이 더 바람직하다. 질화 실리콘막 또는 질화산화 실리콘막은 산화 실리콘막에 비하여 비유전율이 높고 이와 동등한 정전 용량을 얻는 데에 필요한 막 두께가 두껍기 때문에, 게이트 절연막을 물리적으로 두껍게 할 수 있다. 예를 들어, 절연막(106)의 두께를 300nm 이상 400nm 이하로 할 수 있다. 따라서, 트랜지스터(200)의 절연 내압의 저하를 억제하거나 절연 내압을 향상시킬 수 있어, 반도체 장치의 정전 파괴를 억제할 수 있다.
또한, 절연막(106)으로서 바람직하게 사용할 수 있는 질화물 절연막은 치밀하게 형성할 수 있어, 게이트 전극(104b)으로부터 금속 원소가 확산되는 것을 방지할 수 있는 반면, 결함 준위 밀도나 내부 응력이 크기 때문에, 절연막(106)과 반도체층(110) 사이에 계면이 형성되면 문턱 전압의 변동을 일으킬 우려가 있다. 따라서, 절연막(106)으로서 질화물 절연막을 형성하는 경우에는 절연막(106)과 반도체층(110) 사이에 절연막(108)으로서 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄 등 산화물 절연막을 제공하는 것이 바람직하다. 반도체층(110)과 질화물 절연막으로 이루어진 절연막(106) 사이에 산화물 절연막으로 이루어진 절연막(108)을 형성함으로써, 게이트 절연막과 반도체층(110) 사이의 계면을 안정화시킬 수 있다.
절연막(108)의 두께는 예를 들어, 25nm 이상 150nm 이하로 할 수 있다. 또한, 반도체층(110)으로서 산화물 반도체(후술함)를 사용하는 경우, 반도체층(110)에 접촉하는 절연막(108)으로서 산화물 절연막을 사용함으로써 반도체층(110)에 산소를 공급할 수도 있다. 산화물 반도체에 포함되는 산소 결손은 산화물 반도체를 n형화시키고 전기 특성의 변동을 일으키기 때문에, 절연막(108)으로부터 산소를 공급하여 산소 결손에 산소를 보충하는 것은 신뢰성을 향상시키는 데에 유효하다.
또는, 절연막(106) 또는 절연막(108)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설 전류를 저감시킬 수 있다.
반도체층(110)은 실리콘, 게르마늄, 갈륨 비소, 질화 갈륨 등의 반도체 원소를 적절히 사용할 수 있다. 또한, 반도체층(110)은 단결정 구조나 비단결정 구조로 적절히 할 수 있다. 비단결정 구조는 예를 들어, 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다.
반도체층(110)에 실리콘, 게르마늄, 갈륨 비소, 질화 갈륨 등의 반도체 원소를 사용한 경우, 반도체층(110)의 두께는 20nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하, 더 바람직하게는 70nm 이상 150nm 이하로 한다.
또한, 반도체층(110)은 In, Ga, 또는 Zn을 함유한 산화물 반도체를 사용할 수 있다. In, Ga, 또는 Zn을 함유한 산화물 반도체로서는, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이 있다.
상기 산화물 반도체가 In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, In-M-Zn 산화물을 성막하기 위해서 사용되는 스퍼터링 타깃에 함유되는 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비는 In:M:Zn=1:1:1, In:M:Zn=3:1:2가 바람직하다. 또한, 성막되는 산화물 반도체층의 원자수비는 상기 스퍼터링 타깃에 함유되는 금속 원소의 원자수비의 ±30%의 오차 변동을 포함한다.
산화물 반도체가 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In 및 M의 원자수비율은 바람직하게는 In이 25atomic% 이상이고 M이 75atomic% 미만, 더 바람직하게는 In이 34atomic% 이상이고 M이 66atomic% 미만이다.
산화물 반도체의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이 에너지 갭이 큰 산화물 반도체를 반도체층(110)에 사용함으로써, 트랜지스터(200)의 오프 전류를 저감할 수 있다.
산화물 반도체는 단결정 구조나 비단결정 구조로 적절히 할 수 있다. 비단결정 구조는 예를 들어, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)(후술함), 다결정 구조, 미결정 구조(후술함), 또는 비정질 구조를 포함한다. 비단결정 구조 중 비정질 구조는 결함 준위 밀도가 가장 높고 CAAC-OS는 결함 준위 밀도가 가장 낮다.
반도체층(110)으로서 산화물 반도체를 사용한 경우의 반도체층(110)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
또한, 산화물 반도체로서 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체를 사용함으로써, 더 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기서는 불순물 농도가 낮고 결함 준위 밀도도 낮은(산소 결손이 적은) 것을 '고순도 진성' 또는 '실질적으로 고순도 진성'으로 부른다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적어 캐리어 밀도가 낮게 될 수 있다. 이 경우, 산화물 반도체를 사용한 반도체층(110)에 채널 영역이 형성되는 트랜지스터의 전기 특성은 문턱 전압이 음(노멀리 온이라고도 함)이 되기 어렵다.
산화물 반도체의 캐리어 밀도는 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더 바람직하게는 1×1013개/cm3 이하, 보다 바람직하게는 1×1011개/cm3 이하인 것이 바람직하다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체를 구비한 트랜지스터는 오프 전류가 현저히 작으며, 채널 폭이 1×106μm이고 채널 길이 L이 10μm의 소자인 경우에도, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1V 내지 10V의 범위에서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다.
따라서, 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터가 되는 경우가 있다. 또한, 산화물 반도체의 트랩 준위에 포획된 전하는 소실될 때까지 걸리는 시간이 길고 마치 고정 전하처럼 행동하는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다. 불순물로서는 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
또한, 산화물 반도체에 함유되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 됨과 함께, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 이 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성될 수 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써 캐리어인 전자가 생성될 수 있다. 따라서, 수소를 함유하는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로, 산화물 반도체에 함유되는 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체에서, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 함유되면, 산소 결손이 증가되어 산화물 반도체가 n형화된다. 그러므로, 산화물 반도체 중의 실리콘이나 탄소의 농도를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 이차 이온 질량 분석법에 의하여 측정되는, 산화물 반도체 중의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속이 산화물 반도체와 결합되면 캐리어가 생성될 수 있고, 이로 인하여 트랜지스터의 오프 전류가 증대되는 경우가 있다. 그러므로, 산화물 반도체 중의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다.
또한, 산화물 반도체에 질소가 함유되어 있으면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 산화물 반도체가 n형화되기 쉽다. 이로써, 질소를 함유하는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 따라서, 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 이차 이온 질량 분석법에 의하여 측정되는 질소 농도는 5×1018atoms/cm3 이하인 것이 바람직하다.
또한, 반도체층(110) 중의 구리, 알루미늄, 금, 또는 은의 농도는 1×1018atoms/cm3 이하이다. 반도체층(110) 중의 구리, 알루미늄, 금, 또는 은의 농도를 상기 농도로 함으로써, 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 한 쌍의 제 1 보호층(112a, 112b)으로서 티타늄, 탄탈, 텅스텐, 또는 몰리브덴 단체 또는 이들 중 어느 것을 함유한 합금 등 산소와 결합되기 쉬운 도전 재료를 사용하면, 산화물 반도체에 함유되는 산소와 한 쌍의 제 1 보호층(112a, 112b)에 함유되는 도전 재료가 결합되어 산화물 반도체로 형성되는 반도체층(110)에서 산소 결손 영역이 형성된다. 또한, 산화물 반도체로 형성되는 반도체층(110)에 한 쌍의 제 1 보호층(112a, 112b)을 형성하는 도전 재료의 구성 원소의 일부가 혼입되는 경우도 있다. 이로써, 산화물 반도체로 형성되는 반도체층(110) 중 한 쌍의 제 1 보호층(112a, 112b)에 접촉하는 영역 근방에 저저항 영역이 형성된다. 저저항 영역은 한 쌍의 제 1 보호층(112a, 112b)에 접촉하고, 절연막(108)과 한 쌍의 제 1 보호층(112a, 112b) 사이에 형성된다. 저저항 영역은 도전성이 높기 때문에, 산화물 반도체로 형성되는 반도체층(110)과 제 1 보호층(112a, 112b)의 접촉 저항을 저감시킬 수 있으며, 트랜지스터의 온 전류를 증대시킬 수 있다.
절연막(122), 절연막(124)으로서는 산화물 절연막이나 질화물 절연막을 적절히 사용할 수 있다.
여기서는 반도체층(110)으로서 산화물 반도체를 사용하고, 절연막(122)으로서 산화물 반도체의 산소 결손을 저감할 수 있는 산화물 절연막을 사용하고, 절연막(124)으로서 외부로부터의 불순물이 반도체층(110)으로 이동하는 것을 방지할 수 있는 질화물 절연막을 사용한다. 이하에서는 절연막(122)으로서 사용할 수 있는 산화물 절연막, 및 절연막(124)으로서 사용할 수 있는 질화물 절연막에 대하여 자세히 설명한다.
산화물 절연막은 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유한 산화물 절연막을 사용하여 형성한다. 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유한 산화물 절연막은 가열에 의하여 산소의 일부가 이탈된다. 화학양론적 조성을 만족시키는 산소의 양보다 많은 산소를 함유한 산화물 절연막이란, 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 열처리에 의하여 수행되는 TDS(Thermal Desorption Spectroscopy) 분석을 수행하였을 때, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막을 말한다.
절연막(122)으로서 사용할 수 있는 산화물 절연막으로서는 두께 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막이나 산화질화 실리콘막 등이 있다.
절연막(124)으로서 사용할 수 있는 질화물 절연막은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹하는 효과를 갖는다. 절연막(124)으로서 질화물 절연막을 제공함으로써, 반도체층(110)으로부터 외부로 산소가 확산되거나 외부로부터 반도체층(110)으로 수소나 물 등이 침입되는 것을 방지할 수 있다. 질화물 절연막으로서는 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹하는 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 물 등을 블로킹하는 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등을 블로킹하는 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막 등이 있다.
이하에서, 본 실시형태에 따른 트랜지스터(200)의 제작 방법의 일례를 도 2 및 도 3을 참조하여 설명한다.
우선, 기판(102) 위에 게이트 전극(104a) 및 게이트 전극(104b)의 적층 구조를 포함한 게이트 전극(104)을 형성하고, 게이트 전극(104) 위에 절연막(106) 및 절연막(108)을 적층한다(도 2의 (A) 참조).
게이트 전극(104)의 형성 방법을 이하에서 제시한다. 우선, 스퍼터링법, CVD(Chemical Vapor Deposition)법, 증착법 등에 의하여, 게이트 전극(104a)이 되는 도전막 및 게이트 전극(104b)이 되는 도전막을 형성하고, 이들 도전막 위에 포토리소그래피 공정에 의하여 마스크를 형성한다. 다음에, 게이트 전극(104a)이 되는 도전막의 일부 및 게이트 전극(104b)이 되는 도전막의 일부를 상기 마스크를 이용하여 에칭하여 게이트 전극(104a) 및 게이트 전극(104b)으로 구성되는 게이트 전극(104)을 형성한다. 이 후에 마스크를 제거한다.
또한, 게이트 전극(104)은 상기 형성 방법 대신에 전해 도금법, 인쇄법, 잉크젯법 등에 의하여 형성하여도 좋다.
여기서는 스퍼터링법에 의하여 두께 35nm의 티타늄막 및 두께 200nm의 구리막을 순차적으로 형성한다. 다음에 포토리소그래피 공정에 의하여 마스크를 형성하고, 상기 마스크를 이용하여 구리막의 일부와 티타늄막의 일부를 드라이 에칭함으로써, 티타늄막으로 형성된 게이트 전극(104a) 및 구리막으로 형성된 게이트 전극(104b)을 형성한다.
또한, 본 실시형태에서는 적층 구조의 게이트 전극(104)을 제시하지만, 단층 구조의 게이트 전극(104)으로 하여도 좋다. 예를 들어, 게이트 전극(104b)만으로 게이트 전극(104)이 구성되어도 좋다.
게이트 절연막으로서 기능하는 절연막(106) 및 절연막(108)은 스퍼터링법, CVD법, 증착법 등에 의하여 형성한다.
절연막(106) 및 절연막(108)으로서 산화 실리콘막, 산화질화 실리콘막, 또는 질화산화 실리콘막을 형성하는 경우, 원료 가스로서는 실리콘을 함유한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 함유한 퇴적성 가스의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는 산소, 오존, 일산화 이질소, 이산화질소 등이 있다.
또한, 절연막(106) 또는 절연막(108)으로서 산화 갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법에 의하여 형성할 수 있다.
다음에, 절연막(108) 위에 섬 형상의 반도체층(110)을 형성한다(도 2의 (B) 참조).
반도체층(110)의 형성 방법에 대하여 이하에서 설명한다. 절연막(108) 위에 반도체층(110)이 되는 반도체막을 형성한다. 다음에, 포토리소그래피 공정에 의하여 반도체막 위에 마스크를 형성한 후, 상기 마스크를 이용하여 반도체막의 일부를 에칭함으로써, 도 2의 (B)에 도시된 바와 같은 소자 분리된 반도체층(110)을 형성한다. 이 후에 마스크를 제거한다.
반도체층(110)이 되는 반도체막은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법(laser ablation method), CVD법 등에 의하여 형성할 수 있다.
또한, 반도체층(110)으로서 산화물 반도체층을 형성하는 경우, 스퍼터링법에 의하여 플라즈마를 발생시키기 위한 전원 장치로서는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다.
스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대한 산소의 가스비를 높게 하는 것이 바람직하다.
또한, 타깃은 형성하는 산화물 반도체층의 조성에 따라 적절히 선택하면 좋다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층을 얻기 위해서는 체임버 내를 고진공으로 배기할 뿐만 아니라 스퍼터링 가스가 고순도화될 필요도 있다. 스퍼터링 가스로서 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하까지 고순도화된 산소 가스나 아르곤 가스를 사용함으로써 산화물 반도체막에 수분 등이 혼입되는 것을 가능한 한 방지할 수 있다.
여기서는 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1)을 사용한 스퍼터링법에 의하여, 산화물 반도체층으로서 두께 35nm의 In-Ga-Zn 산화물막을 형성한다. 다음에, 산화물 반도체층 위에 마스크를 형성하고, 산화물 반도체층의 일부를 선택적으로 에칭함으로써, 반도체층(110)을 형성한다.
이 후, 제 1 열처리를 수행하여도 좋다. 반도체층(110)이 산화물 반도체층으로 형성되는 경우, 제 1 열처리에 의하여 반도체층(110)에 함유되는 수소나 물 등을 이탈시켜 산화물 반도체층 중의 수소 농도 및 물 농도를 저감시킬 수 있다. 상기 열처리의 대표적인 온도는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하이다.
제 1 열처리에는 전기로, RTA(Rapid Thermal Annealing) 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써, 짧은 시간이라면 기판의 변형점 이상의 온도로 열처리를 수행할 수 있다. 그러므로 열처리 시간을 단축할 수 있다.
제 1 열처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등) 분위기하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소나 물 등이 함유되지 않는 것이 바람직하다. 또한, 질소 또는 희가스 분위기하에서 열처리한 후, 산소 또는 초건조 공기 분위기하에서 가열하여도 좋다. 이로써, 반도체층(110) 내에 함유되는 수소나 물 등을 이탈시킴과 함께, 반도체층(110) 내로 산소를 공급할 수 있다. 이로써, 반도체층(110) 내에 함유되는 산소 결손량을 저감시킬 수 있다.
또한, 제 1 열처리는 반도체층(110)을 섬 형상으로 가공하기 전에 수행하여도 좋다.
다음에, 제 1 보호층이 되는 제 1 보호막(112), 도전막(114), 및 제 2 보호층이 되는 제 2 보호막(113)을 순차적으로 형성한다(도 2의 (C) 참조).
제 1 보호막(112), 도전막(114), 및 제 2 보호막(113)은 스퍼터링법, CVD법, 증착법 등에 의하여 형성한다.
여기서는 제 1 보호막(112)으로서 두께 35nm의 티타늄막을 스퍼터링법에 의하여 형성한다. 또한, 도전막(114)으로서 두께 200nm의 구리막을 스퍼터링법에 의하여 형성한다. 또한, 제 2 보호막(113)으로서 플라즈마 CVD법에 의하여 두께 230nm의 질화 실리콘막을 형성한다.
다음에, 제 2 보호막(113) 위에 마스크(115a, 115b)를 형성하고, 마스크(115a, 115b)를 이용하여 제 2 보호막(113)의 일부를 에칭하여 한 쌍의 제 2 보호층(113a, 113b)을 형성한다(도 2의 (D) 참조). 마스크(115a, 115b)로서는 유기 수지로 형성된 마스크(대표적으로는 레지스트 마스크)를 사용할 수 있다.
제 2 보호막(113)의 에칭으로서는 드라이 에칭, 웨트 에칭 등을 적절히 이용할 수 있다. 또한, 한 쌍의 제 2 보호층(113a, 113b)은 나중의 공정에서 하드 마스크로서 기능하며, 제 2 보호층(113a, 113b)을 하드 마스크로 이용하여 형성되는 제 1 보호층(112a, 112b) 사이의 거리가 트랜지스터의 채널 길이 L이 되기 때문에, 이방성 에칭이 가능한 드라이 에칭을 이용하여 제 2 보호막(113)을 가공하는 것이 바람직하다.
다음에, 제 2 보호층(113a, 113b)을 이용하여 도전막(114)의 일부를 에칭함으로써, 한 쌍의 도전층(114a, 114b)을 형성한다(도 3의 (A) 참조). 여기서는 제 1 보호막(112)을 에칭하지 않고 도전막(114)을 선택적으로 에칭하는 조건을 사용한다. 이로써, 상기 에칭 공정에서 반도체층(110)이 노출되지 않기 때문에, 도전막(114)을 에칭할 때 도전막(114)을 구성하는 금속 원소가 반도체층(110)으로 혼입되는 것을 억제할 수 있다.
또한, 웨트 에칭법에 의하여 도전막(114)을 에칭하면 도전막(114)이 등방적으로 에칭되기 때문에, 도전층(114a)은 나중에 형성되는 제 1 보호층(112a)의 양쪽 측면 사이이고 제 2 보호층(118a)의 양쪽 측면 사이에 형성되고, 도전층(114b)은 나중에 형성되는 제 1 보호층(112b)의 양쪽 측면 사이이고 제 2 보호층(118b)의 양쪽 측면 사이에 형성된다. 제 1 보호막(112)을 에칭하지 않고 도전막(114)을 선택적으로 에칭하기 위해서, 에천트에 질산, 과염소산, 인산과 아세트산과 질산의 혼합액(혼산 알루미늄 에천트) 등을 적절히 사용할 수 있다.
여기서는 에천트로서 과산화 수소, 아세트산 암모늄, 말론산, 에틸렌다이아민테트라아세트산 및 5-아미노-1H-테트라졸 모노하이드레이트의 혼합액을 사용한 웨트 에칭법에 의하여 도전막(114)을 선택적으로 에칭한다.
다음에, 마스크(115a, 115b)를 제거한다. 여기서는 플라즈마에 의하여 마스크를 기상 중에서 분해(이하에서 애싱(ashing) 처리라고 함)하여 마스크(115a, 115b)를 제거하기 쉽게 한 후, 박리액을 이용하여 마스크(115a, 115b)를 제거한다.
또한, 마스크(115a, 115b)의 제거는 도전막(114)을 에칭하기 전에 수행할 수도 있다. 다만, 도전막(114)을 가공하여 형성되는 한 쌍의 도전층(114a, 114b)은 측면이 한 쌍의 제 2 보호층(113a, 113b)의 양쪽 측면 사이에 위치하기 때문에, 마스크(115a, 115b)의 애싱 처리에 사용하는 플라즈마(예를 들어, 산소 플라즈마)에 노출되기 어렵다. 한 쌍의 도전층(114a, 114b)에 플라즈마가 조사되면, 한 쌍의 도전층(114a, 114b)을 구성하는 금속 원소와 산소가 반응하여 화합물(금속 산화물)이 생성된다. 상기 화합물은 반응성이 높으며, 반도체층(110)으로 확산되면 불순물이 되기 때문에, 한 쌍의 도전층(114a, 114b)으로 가공한 후에 마스크(115a, 115b)를 제거하는 것이 더 바람직하다.
다음에, 노출된 제 1 보호막(112), 한 쌍의 도전층(114a, 114b)의 측면, 및 한 쌍의 제 2 보호층(113a, 113b)을 덮도록 제 3 보호막(120)을 형성한다(도 3의 (B) 참조).
제 3 보호막(120)은 스퍼터링법, CVD법, 증착법 등에 의하여 형성한다.
여기서는 제 3 보호막(120)으로서 플라즈마 CVD법에 의하여 두께 230nm의 질화 실리콘막을 형성한다.
다음에, 제 3 보호막(120) 및 제 1 보호막(112)을 이방성 에칭에 의하여 에칭함으로써, 한 쌍의 제 2 보호층(118a, 118b)과, 한 쌍의 제 1 보호층(112a, 112b)과, 한 쌍의 제 2 보호층(118a, 118b)의 측면 및 한 쌍의 도전층(114a, 114b)의 측면을 덮는 제 3 보호층(120a, 120b)을 형성한다(도 3의 (C) 참조).
이 이방성 에칭 처리에 의하여, 제 1 보호층(112a) 및 도전층(114a)으로 이루어진 전극(116a)과, 제 1 보호층(112b) 및 도전층(114b)으로 이루어진 전극(116b)이 형성된다.
이방성 에칭 처리는 기판(102)에 대하여 실질적으로 수직인 방향으로 제 3 보호막(120) 및 제 1 보호막(112)의 두께만큼 에칭한다. 본 실시형태에서는 염소, 염화 붕소, 염화 실리콘, 사염화 탄소 등의 염소계 가스를 사용한 드라이 에칭에 의하여 제 3 보호막(120) 및 제 1 보호막(112)을 에칭한다.
또한, 제 1 보호막(112)의 에칭 공정에서는 한 쌍의 제 2 보호층(113a, 113b)도 에칭 가스에 노출되기 때문에, 한 쌍의 제 2 보호층(113a, 113b)의 표면의 일부도 에칭되어 두께가 감소된 한 쌍의 제 2 보호층(118a, 118b)이 형성된다. 한 쌍의 제 2 보호층(118a, 118b)은 한 쌍의 도전층(114a, 114b)의 배리어층으로서 기능하는 층이기 때문에, 제 1 보호막(112)의 에칭 공정으로 인하여 소실되지 않도록 한 쌍의 제 2 보호층(113a, 113b)의 재료 및 두께, 또는 에칭 조건을 선택할 필요가 있다. 구체적으로는 제 1 보호막(112)의 에칭 속도를 ER1, 두께를 t1로 하고, 제 2 보호층(113a, 113b)의 에칭 속도를 ER2, 두께를 t2로 하면, t1/ER1<t2/ER2로 할 필요가 있다.
제 3 보호막(120) 및 제 1 보호막(112)의 에칭 공정에서 한 쌍의 도전층(114a, 114b)의 상면은 한 쌍의 제 2 보호층(118a, 118b)으로 덮이고, 한 쌍의 도전층(114a, 114b)의 측면은 한 쌍의 제 3 보호층(120a, 120b)으로 덮인다. 이로써, 에칭 공정에 사용되는 플라즈마에 한 쌍의 도전층(114a, 114b)이 노출되지 않기 때문에 한 쌍의 도전층(114a, 114b)을 구성하는 금속 원소의 화합물이 플라즈마로 인하여 생성되는 것이 방지된다. 따라서, 이 에칭 공정에 의하여 반도체층(110)의 표면이 노출되어도 반도체층(110)으로의 한 쌍의 도전층(114a, 114b)을 구성하는 금속 원소(또는 그 화합물)의 확산을 억제할 수 있다. 이로써, 반도체층(110)의 불순물 농도를 저감시킬 수 있다.
또한, 제 1 보호막(112)의 에칭 공정에서 반도체층(110)의 일부 및/또는 절연막(108)의 일부(구체적으로는 한 쌍의 제 1 보호층(112a, 112b)으로 덮이지 않은 영역)가 에칭되어 상기 영역의 두께가 감소될 수 있다.
또한, 도전막(114)의 에칭 처리에 의하여 흩어진, 도전막(114)을 구성하는 금속 원소(예를 들어, 구리)가 제 1 보호막(112) 표면에 잔존하면, 제 1 보호막(112)의 에칭 처리에 의하여 반도체층(110)의 표면에 상기 금속 원소가 부착될 우려가 있다. 따라서, 한 쌍의 제 1 보호층(112a, 112b)을 형성한 후에 한 쌍의 제 1 보호층(112a, 112b)으로 덮이지 않은 반도체층(110)에 세정 처리를 수행하는 것이 바람직하다.
상기 세정 처리는 예를 들어, TMAH(Tetramethylammonium Hydroxide) 용액 등의 알칼리성 용액, 희석된 불산, 옥살산, 인산 등의 산성 용액을 사용하거나, 플라즈마 처리(산소 플라즈마 처리)에 의하여 수행할 수 있다. 또한, 한 쌍의 제 1 보호층(112a, 112b)으로 덮이지 않은 반도체층(110)의 일부가 상기 세정 처리에 의하여 에칭되어 상기 영역의 두께가 감소될 수 있다.
또한, 반도체층(110)으로서 산화물 반도체층을 사용하는 경우, 세정 처리 후에, 산화 분위기하에서 발생시킨 플라즈마에 반도체층(110)을 노출시켜 반도체층(110)에 산소를 공급하여도 좋다. 산화 분위기로서는 산소, 오존, 일산화이질소, 이산화질소 등의 분위기가 있다. 또한, 상기 플라즈마 처리에서 기판(102) 측에 바이어스를 인가하지 않는 상태에서 발생한 플라즈마에 반도체층(110)을 노출시키면, 반도체층(110)에 대미지를 주지 않고 산소를 공급할 수 있어 바람직하다. 또한, 반도체층(110)의 표면에 잔존할 수도 있는 반도체막의 에칭 잔사물(예를 들어 불소, 염소 등의 할로겐) 등을 이 플라즈마 처리에 의하여 제거할 수 있다. 또한, 상기 플라즈마 처리는 300℃ 이상으로 가열하면서 수행하면 플라즈마 중의 산소와 반도체층(110)에 함유되는 수소가 결합되어 물이 되어 이탈된다. 이로써, 반도체층(110)에 함유되는 수소 및 물의 함유량을 저감시킬 수 있다.
또한, 여기서 세정 처리로서 또는 그 후의 산소 공급 처리로서 플라즈마 처리를 이용하더라도, 한 쌍의 도전층(114a, 114b)의 하면, 상면, 및 측면은 각각 한 쌍의 제 1 보호층(112a, 112b), 한 쌍의 제 2 보호층(118a, 118b), 및 한 쌍의 제 3 보호층(120a, 120b)으로 덮여 있기 때문에 한 쌍의 도전층(114a, 114b)의 표면이 플라즈마에 노출되지 않는다. 따라서, 반도체층(110)으로의 불순물 혼입이 방지된다.
다음에, 반도체층(110), 한 쌍의 전극(116a, 116b), 및 한 쌍의 제 2 보호층(118a, 118b) 위에 절연막(122) 및 절연막(124)을 형성한다(도 3의 (D) 참조).
절연막(122) 및 절연막(124)은 플라즈마 CVD법이나 스퍼터링법에 의하여 형성할 수 있다.
한 쌍의 전극(116a, 116b) 위에 제공되는 절연막(122) 및 절연막(124)을 형성할 때, 구리, 알루미늄, 금, 또는 은을 함유한 한 쌍의 도전층(114a, 114b)의 하면, 상면, 및 측면은 제 1 보호층, 제 2 보호층, 및 제 3 보호층으로 덮여 있다. 따라서, 절연막(122) 및/또는 절연막(124)을 성막할 때, 플라즈마를 사용하더라도 한 쌍의 도전층(114a, 114b)의 표면은 플라즈마에 노출되지 않는다. 이로써, 한 쌍의 도전층(114a, 114b)을 구성하는 금속 원소와 플라즈마가 반응하여 생성되는 화합물(예를 들어 금속 산화물)의 생성을 억제함과 함께, 반도체층(110)으로 한 쌍의 도전층(114a, 114b)을 구성하는 금속 원소가 혼입되거나 확산되는 것을 저감시킬 수 있다.
절연막(122) 및 절연막(124)으로서는 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막 등의 단층 또는 적층을 사용할 수 있다. 다만, 반도체층(110)으로서 산화물 반도체층을 사용하는 경우에는 반도체층(110)에 접촉하는 절연막(122)으로서 산화물 절연막을 형성하면, 상기 산화물 절연막에 의하여 산화물 반도체층으로 산소를 공급할 수 있게 되어 바람직하다.
예를 들어, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 180℃ 이상 400℃ 이하, 더 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하고 처리실 내의 압력을 30Pa 이상 250Pa 이하, 더 바람직하게는 40Pa 이상 200Pa 이하로 하고, 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건에서 산화 실리콘막 또는 산화질화 실리콘막을 형성하여도 좋다. 이와 같은 조건으로 성막함으로써, 산소를 방출하는 산화물 절연막을 형성할 수 있다.
또한, 상기 산소를 방출하는 산화물 절연막을 형성한 후, 대기에 노출시키지 않고 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 180℃ 이상 250℃ 이하, 더 바람직하게는 180℃ 이상 230℃ 이하로 유지하고, 처리실에 원료 가스를 도입하고 처리실 내의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.26W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에서 산화 실리콘막 또는 산화질화 실리콘막을 형성하여도 좋다. 상술한 조건에서 성막함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아져, 산소 라디칼이 증가되고 원료 가스의 산화가 진행되기 때문에, 성막되는 산화 실리콘막 또는 산화질화 실리콘막 중의 산소 함유량이 화학양론적 조성보다 많아진다. 또한, 기판 온도가 상기 온도이면, 실리콘과 산소의 결합력이 약하기 때문에, 가열에 의하여 산소의 일부가 이탈된다. 이와 같이, 화학양론비를 만족시키는 산소보다 많은 산소를 함유하고 가열에 의하여 산소의 일부가 이탈되는 산화물 절연막을 형성할 수 있다.
절연막(122) 위에 제공되는 절연막(124)으로서는, 질화물 절연막을 사용하는 것이 바람직하다. 절연막(124)으로서 질화물 절연막을 제공함으로써, 반도체층(110)으로부터 외부로 산소가 확산되거나 외부로부터 반도체층(110)으로 수소나 물 등이 침입되는 것을 방지할 수 있다. 질화물 절연막으로서는 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등을 사용할 수 있다.
또한, 질화물 절연막을 플라즈마 CVD법에 의하여 형성하는 경우, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판의 온도를 300℃ 이상 400℃ 이하, 더 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 치밀한 질화물 절연막을 형성할 수 있으므로 바람직하다.
또한, 반도체층(110)으로서 산화물 반도체층을 사용하는 경우에는 절연막(122)을 형성하고 나서 절연막(124)을 형성하기 전에 열처리를 수행하여도 좋다. 상기 열처리의 대표적인 온도는 150℃ 이상 300℃ 이하, 바람직하게는 200℃ 이상 250℃ 이하이다. 상기 열처리는 제 1 열처리와 마찬가지로 수행할 수 있다. 상기 열처리에 의하여 절연막(122) 내의 산소의 일부를 반도체층(110)으로 이동시켜 반도체층(110)으로서 사용되는 산화물 반도체에 함유되는 산소 결손을 저감시킬 수 있다. 이로써, 반도체층(110)에 함유되는 산소 결손량을 저감시킬 수 있다.
물이나 수소 등이 함유되는 경우, 물이나 수소 등을 블로킹하는 기능을 갖는 절연막(124)을 형성하고 나서 열처리를 수행하면, 절연막(122)에 함유되는 물이나 수소 등이 반도체층(110)으로 이동하여 반도체층(110)에 결함이 생길 우려가 있다. 그러나, 절연막(124)을 형성하기 전에 열처리를 수행함으로써, 절연막(122)에 함유되는 물이나 수소 등을 이탈시킬 수 있어, 트랜지스터(200)의 전기 특성의 편차를 저감시킴과 함께 문턱 전압의 변동을 억제할 수 있다.
또한, 기판(102)을 가열하면서 절연막(122)을 형성함으로써 반도체층(110)으로 산소를 이동시켜 반도체층(110)에 포함되는 산소 결손을 저감시킬 수 있기 때문에, 상기 열처리를 수행하지 않아도 좋다.
또한, 상기 열처리의 온도를 150℃ 이상 300℃ 이하, 바람직하게는 200℃ 이상 250℃ 이하로 함으로써, 구리, 알루미늄, 금, 또는 은 등의 확산을 억제할 수 있다.
또한, 한 쌍의 전극(116a, 116b)을 형성할 때, 한 쌍의 제 1 보호층(112a, 112b)을 에칭함으로써, 반도체층(110)이 대미지를 받아 반도체층(110)의 백 채널 측에 산소 결손이 생길 수도 있다. 그러나, 절연막(122)에 화학양론적 조성을 만족시키는 산소보다 많은 산소를 함유한 산화물 절연막을 사용함으로써, 열처리에 의하여 이 백 채널 측에 생긴 산소 결손을 수복(修復)할 수 있다. 이로써, 반도체층(110)에 포함되는 결함을 저감할 수 있기 때문에 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
또한, 절연막(124)을 형성한 후에 열처리를 수행하여도 좋다. 상기 열처리의 대표적인 온도는 150℃ 이상 300℃ 이하, 바람직하게는 200℃ 이상 250℃ 이하이다.
상술한 공정을 거쳐 트랜지스터(200)를 제작할 수 있다.
도 4는 본 실시형태에 따른 트랜지스터에 포함되는 전극(116a)의 채널 길이 방향으로의 단면의 부분적인 확대도이다. 도 4의 (A) 내지 (E)는 채널 영역 근방에서의 전극(116a) 및 그 주위의 구성 요소의 확대도이다. 또한, 도 4는 전극(116a) 및 그 주위를 확대하여 도시한 것이지만, 전극(116b) 및 그 주위의 구성도 마찬가지이다.
도 4의 (A)는 제 1 보호층(112a)의 상면의 일부, 도전층(114a)의 측면, 및 제 2 보호층(118a)의 측면을 덮는 제 3 보호층(120a)의 두께가 영역마다 다른 예를 도시한 것이다. 구체적으로는, 제 3 보호층(120a) 중 제 2 보호층(118a)과 중첩되는 영역(50)은 다른 영역(예를 들어, 제 3 보호층(120a) 중 제 2 보호층(118a)의 측면에 접촉하는 영역)보다 두께가 얇다. 또한, 제 3 보호층(120a)은 채널 영역에 가까운 영역일수록 단계적으로 두께가 두꺼워지도록 형성되어 있다.
단면 형상에서, 도전층(114a)의 측면은 제 2 보호층(118a)의 측면보다 내측에 위치하기(도전층(114)의 폭은 제 2 보호층(118a)의 폭보다 짧기) 때문에, 제 3 보호막(120)의 형성 공정에서 도전층(114a)의 측면보다 돌출된 제 2 보호층(118a)과 중첩되는 영역에는 제 3 보호막(120)이 성막되기 어렵다. 따라서, 도 4의 (A)에 도시된 바와 같이, 영역마다 두께가 다른 제 3 보호층(120a)이 형성될 수도 있다.
도 4의 (B)는 도전층(114a)의 측면이 곡면을 갖는 예이다. 도전막(114)의 에칭 조건에 따라서는 가공되는 도전층(114a)의 측면이 곡면을 갖는 경우가 있다. 도전층(114a)의 측면이 곡면을 가지면, 상기 측면에 접촉하도록 제공되는 제 3 보호층(120a)의 피복성을 향상시킬 수 있다.
도 4의 (C) 및 (D)는 제 2 보호층(118a)과 제 3 보호층(120a)에, 각각 에칭 속도가 다는 재료를 사용한 예이다. 도 4의 (C)는 제 3 보호층(120a)에, 에칭 속도가 제 2 보호층(118a)의 에칭 속도보다 빠른 재료를 사용한 예이다. 도 4의 (C)에 도시된 구성에서는 제 3 보호층(120a)은 제 2 보호층(118a)보다 에칭되기 쉽기 때문에, 제 3 보호층(120a)의 상면의 위치는 제 2 보호층(118a)의 상면보다 기판(102)의 표면에 가깝다.
또한, 도 4의 (D)는 제 3 보호층(120a)에, 에칭 속도가 제 2 보호층(118a)의 에칭 속도보다 느린 재료를 사용한 예이다. 도 4의 (D)에 도시된 구성에서는 제 3 보호층(120a)은 제 2 보호층(118a)보다 에칭되기 어렵기 때문에, 제 2 보호층(118a)의 상면의 위치는 제 3 보호층(120a)의 상면보다 기판(102)의 표면에 가깝다.
도 4의 (E)는 단면 형상에서 도전층(114a)의 측면의 상단부가 제 2 보호층(118a)의 측면의 하단부와 일치하는 예이다. 이러한 구성으로 함으로써, 제 3 보호층(120a) 중 제 2 보호층(118a) 및 도전층(114a)과 대향하는 측의 측면이 곡면을 갖는 경우가 있다. 제 3 보호층(120a)의 측면이 곡면을 가짐으로써, 제 3 보호층(120a)에 접촉하도록 제공되는 절연막(122)의 피복성을 향상시킬 수 있다.
도 4에 도시된 구성은 본 명세서에 기재된 다른 구성과 적절히 조합하여 사용할 수 있다.
본 실시형태에 따른 반도체 장치는 배선으로서 구리, 알루미늄, 금, 또는 은 등의 저저항 재료를 함유함으로써, 대면적 기판을 사용한 경우에도 배선 지연을 억제할 수 있다. 따라서, 반도체 장치의 고기능화가 가능하게 된다.
또한, 본 실시형태에 따른 반도체 장치는 저저항 재료를 함유한 도전층의 하면, 상면, 및 측면을 덮도록, 배리어층으로서 기능하는 보호층을 구비한다. 이로써, 상기 도전층을 포함한 배선에 접촉하는 반도체층으로의 불순물의 혼입 및 확산을 억제할 수 있다. 따라서, 트랜지스터의 전기 특성의 변동이 억제된 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시형태에 따른 반도체 장치는 저저항 재료를 함유한 도전층의 하면, 상면, 및 측면에 제공되는 보호층을, 보호층을 제공하지 않는 경우에 비하여 포토마스크 수를 추가하지 않고 자기 정합적으로 형성할 수 있다. 따라서, 양호한 기능을 갖는 반도체 장치를 고수율로 저렴하게 생산할 수 있다. 또한, 포토마스크 수의 증가에 따라 얼라인먼트 정밀도를 고려하여 마진을 제공할 필요가 있지만, 상기에 의하여 그 필요가 없어지기 때문에 채널 길이가 짧은 트랜지스터를 제작할 수도 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 다른 구성을 갖는 본 발명의 일 형태에 따른 반도체 장치에 대하여 설명한다. 또한, 실시형태 1과 같은 구성을 갖는 부분에 대해서는 실시형태 1에서의 설명을 참조할 수 있기 때문에 자세한 설명은 생략한다.
도 5의 (A) 내지 (C)는 본 실시형태에 따른 반도체 장치에 포함되는 트랜지스터(230)를 도시한 것이다. 도 5의 (A)는 트랜지스터(230)의 평면도이고, 도 5의 (B)는 도 5의 (A) 중 일점 쇄선 X4-Y4 부분의 단면도이고, 도 5의 (C)는 도 5의 (A) 중 일점 쇄선 V7-W7 부분의 단면도이다. 또한, 도 5의 (A)에서는 명료화를 위해서 트랜지스터(230)의 구성 요소의 일부(예를 들어 절연막(124) 등)를 생략하였다.
도 5에 도시된 트랜지스터(230)는 채널 에치형 트랜지스터이며, 기판(102) 위에 형성된 게이트 전극(104)과, 게이트 전극(104) 위의 절연막(106) 및 절연막(108)과, 절연막(106) 및 절연막(108)을 개재하여 게이트 전극(104)과 중첩되는 반도체층(110)과, 반도체층(110)에 접촉하는 한 쌍의 전극(116a, 116b)과, 한 쌍의 전극의 상면에 접촉하는 한 쌍의 제 2 보호층(118a, 118b)과, 한 쌍의 전극(116a, 116b)의 측면의 일부에 접촉하는 한 쌍의 제 3 보호층(120a, 120b)과, 한 쌍의 전극(116a, 116b) 위에 제공된 절연막(122)과, 절연막(122) 위의 절연막(124)과, 절연막(124) 위에서 반도체층(110)과 중첩되는 게이트 전극(126)을 포함한다.
본 실시형태에 따른 트랜지스터(230)에서는 반도체층(110)으로서 산화물 반도체층을 사용하는 경우를 예를 들어 설명한다.
트랜지스터(230)에 있어서 절연막(106) 및 절연막(108)은 제 1 게이트 절연막으로서 기능한다. 또한, 절연막(122) 및 절연막(124)은 제 2 게이트 절연막으로서 기능한다.
트랜지스터(230)는 절연막(124) 위에 게이트 전극(126)을 구비한다는 점에서 트랜지스터(200)와 다르다. 나머지 구성은 실시형태 1과 마찬가지이며, 같은 효과를 나타낼 수 있다. 즉, 트랜지스터(230)는 저저항 재료를 함유한 한 쌍의 도전층(114a, 114b)의 하면, 상면, 및 측면을 덮도록, 배리어층으로서 기능하는 한 쌍의 제 1 보호층, 한 쌍의 제 2 보호층, 및 한 쌍의 제 3 보호층을 구비한다. 이로써, 한 쌍의 도전층(114a, 114b)을 포함한 배선에 접촉하는 반도체층(110)으로의 불순물 혼입 및 확산을 억제할 수 있다. 따라서, 트랜지스터(230)는 전기 특성의 변동이 억제된 신뢰성이 높은 트랜지스터이다.
또한, 트랜지스터(230)에서, 게이트 전극(126)은 도 5의 (A)에 도시된 바와 같이 절연막(122) 및 절연막(124)을 개재하여 반도체층(110)의 측면과 중첩된다.
또한, 도 5의 (C)의 단면도에 도시된 바와 같이, 절연막(124), 절연막(122), 절연막(108), 및 절연막(106)은 반도체층(110)의 채널 폭 방향의 한쪽 측면의 외측에 개구부(52)를 갖고, 개구부(52)를 통하여 게이트 전극(104)과 게이트 전극(126)이 접속된다. 이 경우, 개구부(52)에서의 게이트 전극(126)은 반도체층(110) 위의 영역과, 반도체층(110) 아래의 영역을 포함한다. 또한, 게이트 전극(126)은 채널 폭 방향에서의 반도체층(110)의 한쪽 단부로부터 다른 쪽 단부까지와 중첩된다.
또한, 도 5는 개구부가 반도체층(110)의 채널 폭 방향의 한쪽 측면의 외측에 제공되는 예이지만, 본 실시형태는 이에 한정되지 않으며, 반도체층(110)의 채널 폭 방향의 양쪽 측면의 외측에 개구부가 형성되어도 좋다. 이 경우, 개구부에서의 게이트 전극(126)은 반도체층(110) 위의 영역과 반도체층(110) 아래의 영역을 포함한다.
도 5의 (C)에 도시된 바와 같이, 게이트 전극(126)의 단부와, 반도체층(110)의 단부 사이의, 채널 폭 방향으로의 거리 d3이 제 1 게이트 절연막(절연막(106) 및 절연막(108))의 두께 t1과 제 2 게이트 절연막(절연막(122) 및 절연막(124))의 두께 t2를 합한 값의 1배 이상인 경우, 게이트 전극(126)이 형성하는 전계가 반도체층(110)의 측면 또는 측면과 그 근방을 포함한 단부에 영향을 미치기 때문에, 상기 측면 또는 측면 및 그 근방을 포함한 단부에서의 기생 채널의 발생을 억제할 수 있다. 한편, 거리 d3이 두께 t1과 두께 t2를 합한 값의 7.5배 이하인 경우, 트랜지스터의 면적을 작게 할 수 있다.
본 실시형태에 제시된 트랜지스터(230)는 채널 길이를 0.5μm 이상 6μm 이하, 바람직하게는 1μm보다 크고 4μm 이하, 더 바람직하게는 1μm보다 크고 3.5μm 이하, 더 바람직하게는 1μm보다 크고 2.5μm 이하로 하면 좋다. 트랜지스터의 온 전류는 채널 폭에 대한 채널 길이의 비(L/W)가 작을수록 증가되기 때문에, 트랜지스터(230)의 채널 길이를 상술한 범위 정도로 축소함으로써, 온 전류를 향상시킬 수 있다.
또한, 실시형태 1에 제시된 바와 같이, 한 쌍의 도전층(114a, 114b)을 덮는 한 쌍의 제 1 보호층, 한 쌍의 제 2 보호층, 및 한 쌍의 제 3 보호층은 자기 정합적으로 형성할 수 있다. 포토마스크 수의 증가에 따라 얼라인먼트 정밀도를 고려하여 마진을 제공할 필요가 있지만, 상기에 의하여 그 필요가 없어지기 때문에 채널 길이가 상술한 범위로 짧은 트랜지스터이어도 고수율로 제작할 수 있다.
트랜지스터(230)에 포함되는 반도체층(110)은 채널 길이 방향의 측면이 한 쌍의 전극(116a, 116b)과 중첩되고, 채널 폭 방향의 한쪽 측면이 게이트 전극(126)과 중첩된다. 반도체층(110)의 단부는 반도체층(110)을 섬 형상으로 가공하기 위한 에칭 처리에서 플라즈마에 노출될 때, 에칭 가스로부터 발생한 염소 라디칼, 불소 라디칼 등과 반응하기 쉽다. 반도체층(110)으로서 산화물 반도체층을 사용하는 경우에는 상기 산화물 반도체를 구성하는 금속 원소가 상술한 라디칼과 결합되기 쉽다. 따라서, 섬 형상의 산화물 반도체층의 단부에서는 상기 금속 원소와 결합된 산소가 이탈되기 쉬운 상태이기 때문에, 산소 결손이 형성되고 n형화되기 쉬운 경우가 있다. 그러나, 트랜지스터(230)에서는 반도체층(110)의 측면이 한 쌍의 전극(116a, 116b) 및 게이트 전극(126)과 중첩되기 때문에, 게이트 전극(126)(게이트 전극(126)과 같은 전위의 게이트 전극(104)을 포함함)의 전위를 제어함으로써, 상기 단부에 인가되는 전계를 제어할 수 있다. 따라서, 반도체층(110)으로서 산화물 반도체층을 사용하고 상기 산화물 반도체층의 단부가 n형화되어 있어도, 상기 n형화된 영역을 통하여 한 쌍의 전극(116a, 116b) 사이에 흐를 수 있는 전류를 한 쌍의 게이트 전극에 인가되는 전위에 의하여 제어할 수 있다.
구체적으로 말하면, 트랜지스터(230)가 비도통 상태가 되는 전위를 한 쌍의 게이트 전극에 인가한 경우에는 상기 단부를 통하여 한 쌍의 전극(116a, 116b) 사이에 흐르는 오프 전류를 낮게 억제할 수 있다. 그러므로, 트랜지스터(230)에서는 높은 온 전류를 얻기 위해서 채널 길이를 짧게 하고, 이로써 반도체층(110)의 단부에서의 한 쌍의 전극(116a, 116b) 사이의 길이가 짧아져도 오프 전류를 낮게 억제할 수 있다. 즉, 트랜지스터(230)는 도통 상태에서는 높은 온 전류를 얻을 수 있으며, 비도통 상태에서는 오프 전류를 낮게 억제할 수 있는 트랜지스터이다.
또한, 트랜지스터(230)는 게이트 전극(104) 및 게이트 전극(126)을 구비하고, 게이트 전극(104) 및 게이트 전극(126)의 전위가 같고, 반도체층(110)의 채널 폭 방향의 측면이 게이트 전극(126)과 대향함으로써, 제 1 게이트 절연막 및 제 2 게이트 절연막과 반도체층(110) 사이의 계면뿐만 아니라 반도체층(110)의 벌크에서도 캐리어가 흐르기 때문에, 트랜지스터(230)에서의 캐리어 이동량이 증가된다. 이로써, 트랜지스터(230)의 온 전류가 높아짐과 함께 전계 효과 이동도도 높아지며, 대표적으로는 전계 효과 이동도가 10cm2/V·s 이상, 또는 20cm2/V·s 이상이 된다. 또한, 이 때의 전계 효과 이동도는 산화물 반도체막의 물성값으로서의 이동도의 근사값이 아니라, 트랜지스터의 포화 영역에서의 전계 효과 이동도이다.
또한, 트랜지스터(230)에서는 게이트 전극(104) 및 게이트 전극(126) 각각이 외부로부터의 전계를 차폐하는 기능을 갖기 때문에, 기판(102)과 게이트 전극(104) 사이, 및/또는 게이트 전극(126) 위에 존재하는 하전 입자 등의 전하가 반도체층(110)에 영향을 미치지 않는다. 이로써, 스트레스 시험(예를 들어, 게이트 전극에 마이너스 전압을 인가하는 -GBT(negative Gate Bias Temperature) 스트레스 시험)에 의한 특성 열화가 억제됨과 함께, 상이한 드레인 전압에서의 온 전류의 상승 전압의 변동을 억제할 수 있다.
BT 스트레스 시험은 가속 시험의 일종이며, 장기간 사용에 따라 일어나는 트랜지스터의 특성 변화(즉, 경년(經年) 변화)를 단시간에 평가할 수 있다. 특히, BT 스트레스 시험 전후의 트랜지스터의 문턱 전압의 변동량은 신뢰성을 조사하기 위한 중요한 지표가 된다. BT 스트레스 시험 전후에서 문턱 전압의 변동량이 적을수록 신뢰성이 높은 트랜지스터라고 할 수 있다.
또한, 트랜지스터(230)에서 게이트 전극(126)은 투광성 도전막을 사용하여 형성할 수 있다. 투광성 도전막으로서는 ITO, 인듐 아연 산화물, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 산화 실리콘을 함유한 인듐 주석 산화물 등 도전 재료를 사용하여 형성할 수 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체층으로서 산화물 반도체층을 사용한, 산화물 반도체층의 결함량을 더 저감시킬 수 있는 트랜지스터를 구비하는 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시형태에서 설명하는 트랜지스터는 실시형태 1 또는 실시형태 2에 비하여, 복수의 산화물 반도체층을 구비한 다층막을 구비한다는 점이 다르다. 여기서는 실시형태 1에서 설명한 도 1의 반도체 장치를 참조하여 트랜지스터의 자세한 내용을 설명한다.
도 6의 (A) 내지 (D)는 반도체 장치가 구비하는 트랜지스터(210)의 평면도 및 단면도이다.
도 6의 (A)는 트랜지스터(210)의 상면도이고, 도 6의 (B)는 도 6의 (A)의 일점 쇄선 X2-Y2 부분의 단면도이고, 도 6의 (C)는 도 6의 (A)의 일점 쇄선 V3-W3 부분의 단면도이고, 도 6의 (D)는 도 6의 (A)의 일점 쇄선 V4-W4 부분의 단면도이다. 또한, 도 6의 (A)에서는 명료화를 위해서 트랜지스터(210)의 구성 요소의 일부(예를 들어 절연막(124) 등)를 생략하였다.
도 6에 도시된 반도체 장치에 포함되는 트랜지스터(210)는 절연막(108)과 절연막(122) 사이에 제공된 반도체층(110)이 적층 구조를 갖는다는 점에서 도 1에 도시된 트랜지스터(200)와 다르다. 나머지 구성은 도 1과 마찬가지이며, 상술한 설명을 참조할 수 있다.
본 실시형태에 따른 트랜지스터(210)에서는 반도체층(110)으로서 산화물 반도체층이 사용되며, 상기 반도체층(110)은 산화물 반도체층(107) 및 산화물 반도체층(109)을 구비한다. 또한, 트랜지스터(210)에서는 산화물 반도체층(107)에 채널 영역이 형성된다.
산화물 반도체층(109)은 채널 영역이 형성되는 산화물 반도체층(107)을 구성하는 금속 원소 중 1종류 이상을 함유한 산화물 반도체층이다. 그러므로, 산화물 반도체층(107)과 산화물 반도체층(109) 사이의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서는 캐리어의 움직임이 저해되지 않기 때문에 트랜지스터의 전계 효과 이동도가 높아진다.
산화물 반도체층(109)에 사용하는 산화물 반도체층은, 적어도 In 또는 Zn을 함유한 금속 산화물로 형성되며, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)이고, 산화물 반도체층(107)에 사용하는 산화물 반도체층보다 전도대 하단의 에너지가 진공 준위에 가까우며, 대표적으로는 산화물 반도체층(109)의 전도대 하단의 에너지와 산화물 반도체층(107)의 전도대 하단의 에너지 사이의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 즉 산화물 반도체층(109)의 전자 친화력과 산화물 반도체층(107)의 전자 친화력 사이의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다.
산화물 반도체층(109)은 In을 함유하면, 캐리어 이동도(전자 이동도)가 높아지므로 바람직하다. 또한, 산화물 반도체층(109)은 In보다 높은 원자수비로 Al, Ga, Y, Zr, La, Ce, 또는 Nd를 함유하기 때문에 다음의 효과를 가질 수도 있다. (1) 산화물 반도체층(109)의 에너지 갭을 크게 함. (2) 산화물 반도체층(109)의 전자 친화력을 작게 함. (3) 외부로부터 불순물이 확산되는 것을 저감시킴. (4) 산화물 반도체층(107)에 비하여 절연성이 높아짐.
또한, Ga, Y, Zr, La, Ce, 또는 Nd는 산소와의 결합력이 강한 금속 원소이기 때문에, 산화물 반도체층(109)에는 Ga, Y, Zr, La, Ce, 또는 Nd가 In보다 높은 원자수비로 함유됨으로써 산소 결손이 발생하기 어려워진다.
산화물 반도체층(109)이 In-M-Zn 산화물인 경우, Zn 및 O를 제외한 In과 M의 원자수비율은 바람직하게는 In이 50atomic% 미만이고 M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만이고 M이 75atomic% 이상이다.
또한, 산화물 반도체층(107) 및 산화물 반도체층(109)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체층(107)에 비하여 산화물 반도체층(109)에 함유되는 M(Ga, Y, Zr, La, Ce, 또는 Nd)의 원자수비가 크고, 대표적으로는 산화물 반도체층(107)에 함유되는 상기 원자에 비하여 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 크다.
또한, 산화물 반도체층(107) 및 산화물 반도체층(109)이 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체층(109)을 In:M:Zn=x1:y1:z1[원자수비]로 하고 산화물 반도체층(107)을 In:M:Zn=x2:y2:z2[원자수비]로 하면, y1/x1이 y2/x2보다 크고, 바람직하게는 y1/x1이 y2/x2의 1.5배 이상이다. 더 바람직하게는 y1/x1은 y2/x2보다 2배 이상 크고, 보다 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크다. 이 때, 산화물 반도체층에서, y2가 x2 이상이라면 상기 산화물 반도체층이 사용된 트랜지스터에 안정적인 전기 특성을 부여할 수 있어 바람직하다. 다만, y2가 x2의 3배 이상이 되면 상기 산화물 반도체층이 사용된 트랜지스터의 전계 효과 이동도가 저하되기 때문에 y2는 x2의 3배 미만인 것이 바람직하다.
산화물 반도체층(107)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체층(107)을 성막하기 위해서 사용되는 타깃에 함유되는 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면 x2/y2는 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이고, z2/y2는 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하인 것이 좋다. 또한, z2/y2를 1 이상 6 이하로 함으로써 산화물 반도체층(107)으로서 CAAC-OS막(후술함)이 형성되기 쉬워진다. 타깃에 함유되는 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2 등이 있다.
산화물 반도체층(109)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체층(109)을 성막하기 위해서 사용되는 타깃에 함유되는 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면 x1/y1<x2/y2이고, z1/y1은 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하인 것이 좋다. 또한, z1/y1을 1 이상 6 이하로 함으로써 산화물 반도체층(109)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃에 함유되는 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8 등이 있다.
또한, 산화물 반도체층(107) 및 산화물 반도체층(109)의 원자수비에 각각 상기 원자수비의 ±40%의 오차 변동이 포함된다.
산화물 반도체층(109)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.
트랜지스터(210)에서는 채널 영역이 형성되는 산화물 반도체층(107)과 절연막(122) 사이에 산화물 반도체층(109)이 제공되어 있음으로써, 산화물 반도체층(107)과 절연막(122) 사이에 불순물 및 결함으로 인한 트랩 준위가 형성되어도 상기 트랩 준위와 산화물 반도체층(107) 사이가 멀다. 이로써, 산화물 반도체층(107)을 흐르는 전자가 트랩 준위에 포획되기 어렵고 트랜지스터의 온 전류를 증대시킬 수 있음과 함께, 전계 효과 이동도를 높일 수 있다. 또한, 트랩 준위에 전자가 포획되면, 이 전자가 음의 고정 전하가 되어 트랜지스터의 문턱 전압이 변동된다. 그러나, 산화물 반도체층(109)을 구비함으로써, 트랩 준위에서의 전자의 포획을 저감시킬 수 있으며, 트랜지스터(210)의 문턱 전압의 변동을 저감시킬 수 있다.
또한, 산화물 반도체층(109)은 외부로부터의 불순물을 차폐할 수 있기 때문에, 외부로부터 산화물 반도체층(107)으로 이동하는 불순물의 양을 저감시킬 수 있다. 또한, 산화물 반도체층(109)에서는 산소 결손이 형성되기 어렵다. 따라서, 산화물 반도체층(107) 중의 불순물 농도 및 산소 결손량을 저감시킬 수 있다.
또한, 산화물 반도체층(107) 및 산화물 반도체층(109)은 각 막을 단순히 적층하는 것이 아니라 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 막 사이에서 연속적으로 변화하는 구조)이 형성되도록 제작한다. 즉 각 막의 계면에서 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 적층 구조로 한다. 만약에, 적층된 산화물 반도체층(107)과 산화물 반도체층(109) 사이에 불순물이 혼재하고 있으면 에너지 밴드의 연속성이 저하되어 계면에서 캐리어가 포획되거나 재결합하여 소멸된다.
연속 접합을 형성하기 위해서는 로드록 체임버를 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 이용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층시킬 필요가 있다. 산화물 반도체층에 있어서 불순물인 물 등을 가능한 한 제거하기 위해서, 스퍼터링 장치의 각 체임버를 크라이오 펌프와 같은 흡착식 진공 배기 펌프로 고진공 배기(5×10-7Pa~1×10-4Pa 정도의 압력)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 사용함으로써, 배기계로부터 가스, 특히 탄소 또는 수소를 함유한 가스가 체임버 내로 역류되지 않도록 하는 것이 바람직하다.
도 7은 적층 구조를 포함하는 반도체층을 구비한 트랜지스터의 다른 구성예이다.
도 7의 (A)는 트랜지스터(220)의 상면도이고, 도 7의 (B)는 도 7의 (A)의 일점 쇄선 X3-Y3 부분의 단면도이고, 도 7의 (C)는 도 7의 (A)의 일점 쇄선 V5-W5 부분의 단면도이고, 도 7의 (D)는 도 7의 (A)의 일점 쇄선 V6-W6 부분의 단면도이다. 또한, 도 7의 (A)에서는 명료화를 위해서 트랜지스터(220)의 구성 요소의 일부(예를 들어 절연막(124) 등)를 생략하였다.
도 7에 도시된 반도체 장치에 포함되는 트랜지스터(220)는 절연막(108)과 절연막(122) 사이에 제공된 반도체층(110)이 산화물 반도체층(105), 산화물 반도체층(107), 및 산화물 반도체층(109)을 포함한 적층 구조를 갖는다는 점에서 도 6의 트랜지스터와 다르다. 나머지 구성은 도 6과 마찬가지이며, 상술한 설명을 참조할 수 있다.
트랜지스터(220)에서는 산화물 반도체층(105), 산화물 반도체층(107), 및 산화물 반도체층(109)이 절연막(108) 위에 순차적으로 적층된다. 또한, 트랜지스터(220)에서는 산화물 반도체층(107)에 채널 영역이 형성된다.
산화물 반도체층(105)으로서 사용되는 산화물 반도체층에는 산화물 반도체층(109)과 같은 재료 및 형성 방법을 적절히 사용할 수 있다.
채널 영역이 형성되는 산화물 반도체층(107)을 사이에 개재한 산화물 반도체층(105) 및 산화물 반도체층(109)은 각각 산화물 반도체층(107)보다 두께가 얇은 것이 바람직하다. 산화물 반도체층(105) 및 산화물 반도체층(109)의 두께를 1nm 이상 5nm 이하, 바람직하게는 1nm 이상 3nm 이하로 함으로써, 트랜지스터의 문턱 전압의 변동량을 저감시킬 수 있다.
트랜지스터(220)에서는 절연막(108)과 산화물 반도체층(107) 사이에 산화물 반도체층(105)이 제공되어 있고, 산화물 반도체층(107)과 절연막(122) 사이에 산화물 반도체층(109)이 제공되어 있기 때문에, 산화물 반도체층(107)의 계면 근방에서의 실리콘이나 탄소 농도를 저감시킬 수 있다.
이러한 구조를 갖는, 본 실시형태에 따른 트랜지스터는 채널 영역이 형성되는 산화물 반도체층을 포함하는 다층막에 결함이 매우 적기 때문에, 트랜지스터의 전기 특성의 향상, 대표적으로는 온 전류의 증대 및 전계 효과 이동도의 향상이 가능하다. 또한, 스트레스 시험의 일례인 BT 스트레스 시험 및 광 BT 스트레스 시험에서의 문턱 전압의 변동이 작으며 신뢰성이 높다.
<트랜지스터의 밴드 구조>
다음에, 도 6에 도시된 트랜지스터(210)가 갖는 적층 구조, 및 도 7에 도시된 트랜지스터(220)가 갖는 적층 구조 각각의 밴드 구조에 대하여 도 8을 참조하여 설명한다.
여기서는 예를 들어, 산화물 반도체층(107)으로서 에너지 갭이 3.15eV인 In-Ga-Zn 산화물을 사용하고, 산화물 반도체층(109)으로서 에너지 갭이 3.5eV인 In-Ga-Zn 산화물을 사용한다. 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON사제 UT-300)를 이용하여 측정하였다.
산화물 반도체층(107) 및 산화물 반도체층(109)의 가전자대 상단과 진공 준위 사이의 에너지 차이(이온화 퍼텐셜이라고도 함)는 각각 8eV 및 8.2eV이었다. 또한, 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)를 이용하여 측정하였다.
따라서, 산화물 반도체층(107) 및 산화물 반도체층(109)의 전도대 하단과 진공 준위 사이의 에너지 차이(전자 친화력이라고도 함)는 각각 4.85eV 및 4.7eV이었다.
도 8의 (A)는 트랜지스터(210)가 갖는 적층 구조의 밴드 구조의 일부를 모식적으로 도시한 것이다. 여기서는 절연막(108) 및 절연막(122)을 산화 실리콘막으로 형성하고, 반도체층(110)과 산화 실리콘막을 접촉하도록 제공한 경우에 대하여 설명한다. 또한, 도 8의 (A) 중, EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체층(107)의 전도대 하단의 에너지를 나타내고, EcS2는 산화물 반도체층(109)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1은 절연막(108)에 상당하고 EcI2는 절연막(122)에 상당한다.
도 8의 (A)에 도시된 바와 같이, 산화물 반도체층(107) 및 산화물 반도체층(109)에서, 전도대 하단의 에너지는 완만하게 변화한다. 환언하면, 연속적으로 변화한다고도 할 수 있다. 이것은 산화물 반도체층(107)과 산화물 반도체층(109)이 공통의 원소를 함유하고 산화물 반도체층(107)과 산화물 반도체층(109) 사이에서 산소가 상호로 이동함으로써 혼합층이 형성되기 때문이라고 할 수 있다.
도 8의 (A)로부터, 반도체층(110) 중 산화물 반도체층(107)의 전도대 하단의 에너지 EcS1이 웰(우물) 구조가 되어, 상기 적층 구조의 반도체층(110)을 사용한 트랜지스터에서, 채널 영역이 산화물 반도체층(107)에 형성되는 것을 알 수 있다.
또한, 산화물 반도체층(109)과 절연막(122) 사이의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 도 8의 (A)에 도시된 바와 같이, 산화물 반도체층(107)과 상기 트랩 준위 사이에 산화물 반도체층(109)이 있기 때문에 산화물 반도체층(107)과 상기 트랩 준위를 멀리할 수 있다. 다만, EcS1과 EcS2 사이의 에너지 차이가 작은 경우, 산화물 반도체층(107)의 전자가 상기 에너지 차이를 넘어 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막 계면에 음의 고정 전하가 발생하고, 트랜지스터의 문턱 전압은 양의 방향으로 변동된다. 따라서, EcS1과 EcS2 사이의 에너지 차이를 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어, 전기 특성을 안정화시킬 수 있어 적합하다.
도 8의 (B)는 트랜지스터(220)가 갖는 적층 구조의 밴드 구조의 일부를 모식적으로 도시한 것이다. 여기서는 절연막(108) 및 절연막(122)을 산화 실리콘막으로 형성하고, 반도체층(110)과 산화 실리콘막을 접촉하도록 제공한 경우에 대하여 설명한다. 또한, 도 8의 (B) 중, EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체층(107)의 전도대 하단의 에너지를 나타내고, EcS2는 산화물 반도체층(109)의 전도대 하단의 에너지를 나타내고, EcS3은 산화물 반도체층(105)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1은 절연막(108)에 상당하고 EcI2는 절연막(122)에 상당한다.
도 8의 (B)에 도시된 바와 같이, 산화물 반도체층(105), 산화물 반도체층(107), 및 산화물 반도체층(109)에서, 전도대 하단의 에너지는 완만하게 변화한다. 환언하면, 연속적으로 변화한다고도 할 수 있다. 이것은 산화물 반도체층(105), 산화물 반도체층(107), 및 산화물 반도체층(109)이 공통의 원소를 함유하고 이들로 구성되는 적층 구조에서 산소가 상호로 이동함으로써 혼합층이 형성되기 때문이라고 할 수 있다.
도 8의 (B)로부터, 산화물 반도체층(107)의 전도대 하단의 에너지 EcS1이 웰(우물) 구조가 되어, 트랜지스터(220)에서 채널 영역이 산화물 반도체층(107)에 형성되는 것을 알 수 있다.
또한, 반도체층(110)과 절연막(108) 및/또는 절연막(122) 사이의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 도 8의 (B)에 도시된 바와 같이, 산화물 반도체층(107)과 상기 트랩 준위 사이에 산화물 반도체층(105), 산화물 반도체층(109)이 있기 때문에 산화물 반도체층(107)과 상기 트랩 준위를 서로 멀리할 수 있다. 다만, EcS1과 EcS2 사이의 에너지 차이 및 EcS1과 EcS3 사이의 에너지 차이가 작은 경우, 산화물 반도체층(107)의 전자가 상기 에너지 차이를 넘어 트랩 준위에 도달하는 경우가 있다. 따라서, EcS1과 EcS2 사이의 에너지 차이 및 EcS1과 EcS3 사이의 에너지 차이를 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어, 전기 특성을 안정화시킬 수 있어 적합하다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치에 포함되는 트랜지스터에 있어서, 반도체막으로서 산화물 반도체막을 사용하는 경우에 그 산화물 반도체막에 사용 가능한 일 형태에 대하여 설명한다.
또한, 이하의 설명에 있어서 '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, 본 명세서에 있어서, 삼방정 또는 능면체정은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
＜CAAC-OS막＞
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상(bright-field image) 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 결정부가 확인된다. 한편, 고분해능 TEM상에서도 결정부끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)가 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인한 전자 이동도 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터 CAAC-OS막의 단면의 고분해능 TEM상을 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로부터 CAAC-OS막의 평면의 고분해능 TEM상을 관찰하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
도 19의 (A)는 CAAC-OS막의 단면의 고분해능 TEM상이다. 또한, 도 19의 (B)는 도 19의 (A)에 나타낸 단면의 고분해능 TEM상을 더 확대한 것이며, 이해하기 쉽게 하기 위해서 원자 배열을 강조 표시하였다.
도 19의 (C)는 도 19의 (A)의 A-O-A'간에 있어서, 원으로 둘러싸인 영역(직경 약 4nm)의 국소적인 푸리에 변환상이다. 도 19의 (C)로부터, 각 영역에서 c축 배향성이 확인된다. 또한, A-O 간과 O-A'간에서는 c축의 방향이 다르기 때문에, 다른 그레인인 것으로 시사된다. 또한, A-O 간에서는 c축의 각도가 14.3°, 16.6°, 26.4°와 같이 연속적으로 조금씩 변화하고 있음을 알 수 있다. 마찬가지로, O-A'간에서는 c축의 각도가 -18.3°, -17.6°, -15.9°로 연속적으로 조금씩 변화하고 있음을 알 수 있다.
또한, CAAC-OS막의 전자 회절 패턴에서는 배향성을 나타내는 스폿(휘점)이 관측된다. 예를 들어, CAAC-OS막의 상면의, 1nm 이상 30nm 이하의 전자 빔을 사용하는 전자 회절(나노 빔 전자 회절이라고도 함)을 수행한 경우, 스폿이 관측된다(도 20의 (A) 참조).
단면의 고분해능 TEM상 및 평면의 고분해능 TEM상을 보면, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 결정부의 대부분은 한 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기인 경우도 포함된다. 다만, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써 하나의 큰 결정 영역이 형성되는 경우가 있다. 예를 들어, 평면의 고분해능 TEM상에서 2500nm2 이상, 5μm2 이상, 또는 1000μm2 이상의 결정 영역이 관찰되는 경우가 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 이용하여 CAAC-OS막의 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것이 확인된다.
한편, CAAC-OS막을 c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 해석하면, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에 있어서는, 상이한 결정부들 사이에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면의 고분해능 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때 또는 열처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않을 수도 있다.
또한, CAAC-OS막 내의 c축 배향된 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향된 결정부의 비율이 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가한 경우에는, 불순물이 첨가된 영역이 변질되어, c축 배향된 결정부의 비율이 다른 영역이 부분적으로 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방인 피크뿐만 아니라, 2θ가 36° 근방인 피크도 나타나는 경우가 있다. 2θ가 36° 근방인 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물이란, 수소, 탄소, 실리콘, 전이 금속 원소와 같이 산화물 반도체막의 주성분이 아닌 원소이다. 특히 실리콘과 같이, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막에서 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 함유되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 함유되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도도 낮은(산소 결손이 적은) 것을 '고순도 진성' 또는 '실질적으로 고순도 진성'으로 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도가 낮게 될 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터의 전기 특성은 문턱 전압이 음(노멀리 온이라고도 함)이 되기 어렵다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 움직이는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터의 전기 특성은 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
<다결정 산화물 반도체막>
다음에, 다결정 산화물 반도체막에 대하여 설명한다.
다결정 산화물 반도체막의 고분해능 TEM상에서는 결정립이 확인된다. 다결정 산화물 반도체막에 포함되는 결정립은 예를 들어 고분해능 TEM상에서, 2nm 이상 300nm 이하, 3nm 이상 100nm 이하 또는 5nm 이상 50nm 이하의 입경인 경우가 많다. 또한, 다결정 산화물 반도체막의 고분해능 TEM상에서는 결정 입계가 확인되는 경우가 있다.
다결정 산화물 반도체막은 복수의 결정립을 갖고, 상기 복수의 결정립 간에서 결정의 방위가 서로 다른 경우가 있다. 또한, XRD 장치를 이용하여 다결정 산화물 반도체막의 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 다결정 산화물 반도체막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방인 피크, 2θ가 36° 근방인 피크, 또는 다른 피크가 나타나는 경우가 있다.
다결정 산화물 반도체막은 높은 결정성을 갖기 때문에 전자 이동도가 높은 경우가 있다. 따라서, 다결정 산화물 반도체막을 사용한 트랜지스터는 전계 효과 이동도가 높다. 다만, 다결정 산화물 반도체막은 결정 입계에 불순물이 편석(偏析)되는 경우가 있다. 또한, 다결정 산화물 반도체막의 결정 입계는 결함 준위가 된다. 다결정 산화물 반도체막은 결정 입계가 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있기 때문에, 다결정 산화물 반도체막을 사용한 트랜지스터는 CAAC-OS막을 사용한 트랜지스터에 비하여 전기 특성의 변동이 크며 신뢰성이 낮은 트랜지스터가 될 수 있다.
<미결정 산화물 반도체막>
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM상에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 크기가 1nm 이상 100nm 이하 또는 1nm 이상 10nm 이하인 경우가 많다. 특히, 1nm 이상 10nm 이하 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막으로 부른다. 또한, 예를 들어 nc-OS막의 고분해능 TEM상에서는 결정 입계가 명확히 확인되지 않는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어, 결정부보다 직경이 큰 X선을 사용한 XRD 장치를 이용하여 out-of-plane법에 의하여 nc-OS막의 구조 해석을 수행한 경우, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자 빔을 사용하여 얻어지는 nc-OS막의 전자 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)에서는 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, 프로브 직경이 결정부의 크기와 비슷하거나 결정부보다 작은 전자 빔을 사용하여 얻어지는 nc-OS막의 나노 빔 전자 회절 패턴에서는 스폿이 관측된다. 또한, nc-OS막의 나노 빔 전자 회절 패턴에서는, 휘도가 높은 원형(환상(環狀))의 영역이 관측되는 경우가 있다. 또한, nc-OS막의 나노 빔 전자 회절 패턴에서는, 환상의 영역에 복수의 스폿이 관측되는 경우가 있다(도 20의 (B) 참조).
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막에 비하여 결함 준위 밀도가 높다.
따라서, nc-OS막은 CAAC-OS막에 비하여 캐리어 밀도가 높은 경우가 있다. 캐리어 밀도가 높은 산화물 반도체막은 전자 이동도가 높게 될 수 있다. 따라서, nc-OS막을 사용한 트랜지스터는 전계 효과 이동도가 높은 경우가 있다. 또한, nc-OS막은 CAAC-OS막에 비하여 결함 준위 밀도가 높기 때문에, 캐리어 트랩이 많아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는 CAAC-OS막을 사용한 트랜지스터에 비하여 전기 특성의 변동이 크며 신뢰성이 낮은 트랜지스터가 된다. 다만, nc-OS막은 불순물이 비교적 많이 함유되어 있어도 형성할 수 있기 때문에, CAAC-OS막보다 형성이 용이하며, 용도에 따라서는 적합하게 사용할 수 있는 경우가 있다. 그러므로, nc-OS막을 사용한 트랜지스터를 구비하는 반도체 장치는 높은 생산성으로 제작할 수 있는 경우가 있다.
<비정질 산화물 반도체막>
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 막 내의 원자 배열이 불규칙하고, 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막의 고분해능 TEM상에서는 결정부가 확인되지 않는다.
XRD 장치를 사용하여 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막의 전자 회절 패턴에서는, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막의 나노 빔 전자 회절 패턴에서는, 스폿이 관측되지 않고 헤일로 패턴이 관측된다.
비정질 산화물 반도체막은 수소 등 불순물을 높은 농도로 함유한 산화물 반도체막이다. 또한, 비정질 산화물 반도체막은 결함 준위 밀도가 높은 산화물 반도체막이다.
불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막은 캐리어 트랩이나 캐리어 발생원이 많은 산화물 반도체막이다.
따라서, 비정질 산화물 반도체막은 nc-OS막에 비하여, 캐리어 밀도가 더 높은 경우가 있다. 이로써, 비정질 산화물 반도체막을 사용한 트랜지스터의 전기 특성은 노멀리 온이 되기 쉽다. 따라서, 전기 특성이 노멀리 온인 것이 요구되는 트랜지스터에 적합하게 사용할 수 있는 경우가 있다. 비정질 산화물 반도체막은 결함 준위 밀도가 높기 때문에 캐리어 트랩이 많아지는 경우가 있다. 따라서, 비정질 산화물 반도체막을 사용한 트랜지스터는 CAAC-OS막이나 nc-OS막을 사용한 트랜지스터에 비하여 전기 특성의 변동이 크며 신뢰성이 낮은 트랜지스터가 된다.
<단결정 산화물 반도체막>
다음에, 단결정 산화물 반도체막에 대하여 설명한다.
단결정 산화물 반도체막은 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물 반도체막이다. 이로써, 캐리어 밀도가 낮아진다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터의 전기 특성은 노멀리 온이 되기 어렵다. 또한, 단결정 산화물 반도체막은 불순물 농도가 낮고, 결함 준위 밀도가 낮기 때문에 캐리어 트랩이 적어지는 경우가 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터가 된다.
또한, 산화물 반도체막은 결함이 적으면 밀도가 높아진다. 또한, 산화물 반도체막은 결정성이 높으면 밀도가 높아진다. 또한, 산화물 반도체막은 수소 등 불순물의 농도가 낮으면 밀도가 높아진다. 단결정 산화물 반도체막은 CAAC-OS막보다 밀도가 높다. 또한, CAAC-OS막은 미결정 산화물 반도체막보다 밀도가 높다. 또한, 다결정 산화물 반도체막은 미결정 산화물 반도체막보다 밀도가 높다. 또한, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 밀도가 높다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막의 중간의 물성을 나타내는 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체막을 특히 amorphous-like OS(amorphous-like Oxide Semiconductor)막으로 부른다.
amorphous-like OS막의 고분해능 TEM상에서는 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에서 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역을 갖는다. amorphous-like OS막은 TEM 관찰과 같은 미량의 전자 조사에 의해서도 결정화되어 결정부의 성장이 관찰되는 경우가 있다. 한편, 양질의 nc-OS막이라면, TEM 관찰과 같은 미량의 전자 조사에 의한 결정화는 거의 관찰되지 않는다.
또한, amorphous-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM상에서 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 가지며, In-O층 사이에 Ga-Zn-O층을 2층 구비한다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석에 의하여 그 값이 0.29nm로 산출된다. 그러므로, 고분해능 TEM상에서 관찰되는 격자 무늬에 착안하여, 격자 무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소에서는 각 격자 무늬가 InGaZnO4의 결정의 a-b면에 대응하는 것으로 간주한다. 그 격자 무늬가 관찰되는 영역의 최대 길이를 amorphous-like OS막 및 nc-OS막의 결정부의 크기로 한다. 또한, 결정부의 크기가 0.8nm 이상인 것을 선택적으로 평가한다.
도 21은 고분해능 TEM상으로부터 amorphous-like OS막 및 nc-OS막의 결정부(20개소~40개소)의 평균 크기의 변화를 조사한 예이다. 도 21을 보면, amorphous-like OS막은 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는, TEM 관찰 초기에 크기가 1.2nm 정도이었던 결정부는, 누적 조사량이 4.2×108e-/nm2이 되면 크기가 2.6nm 정도까지 성장한 것을 알 수 있다. 한편, 양질의 nc-OS막은 전자 조사 시작 시점으로부터 전자의 누적 조사량이 4.2×108e-/nm2이 될 때까지의 범위에서 전자의 누적 조사량에 관계없이 결정부의 크기가 변화되지 않은 것을 알 수 있다.
또한, 도 21에 도시된 amorphous-like OS막 및 nc-OS막의 결정부의 크기의 변화를 선형 근사하여, 전자의 누적 조사량 0e-/nm2까지를 외삽(extrapolation)하면, 결정부의 평균 크기가 양의 값을 취하는 것을 알 수 있다. 그러므로, amorphous-like OS막 및 nc-OS막의 결정부가 TEM 관찰 전부터 존재하는 것을 알 수 있다.
또한, 산화물 반도체막은, 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
산화물 반도체막이 복수의 구조를 갖는 경우, 나노 빔 전자 회절을 사용함으로써 구조 해석이 가능해지는 경우가 있다.
도 20의 (C)는 전자총실(electron gun chamber)(2010)과, 전자총실(2010) 아래의 광학계(2012)와, 광학계(2012) 아래의 시료실(2014)과, 시료실(2014) 아래의 광학계(2016)와, 광학계(2016) 아래의 관찰실(2020)과, 관찰실(2020)에 설치된 카메라(2018)와, 관찰실(2020) 아래의 필름실(2022)을 구비하는 투과 전자 회절 측정 장치이다. 카메라(2018)는 관찰실(2020) 내부를 향하도록 설치된다. 또한, 필름실(2022)을 구비하지 않아도 좋다.
또한, 도 20의 (D)는 도 20의 (C)에 도시된 투과 전자 회절 측정 장치 내부의 구조를 도시한 것이다. 투과 전자 회절 측정 장치 내부에서는 전자총실(2010)에 설치된 전자총으로부터 방출된 전자가, 광학계(2012)를 통하여 시료실(2014)에 배치된 물질(2028)에 조사된다. 물질(2028)을 통과한 전자는 광학계(2016)를 통하여, 관찰실(2020) 내부에 설치된 형광판(2032)에 입사한다. 입사한 전자의 강도에 따른 패턴이 형광판(2032)에 나타남으로써 투과 전자 회절 패턴을 측정할 수 있다.
카메라(2018)는 형광판(2032)을 향하도록 설치되어 있으며, 형광판(2032)에 나타난 패턴을 촬영할 수 있다. 카메라(2018)의 렌즈의 중앙 및 형광판(2032)의 중앙을 통과하는 직선과, 형광판(2032)의 상면이 이루는 각도는 예를 들어, 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하로 한다. 상기 각도가 작을수록, 카메라(2018)로 촬영되는 투과 전자 회절 패턴의 왜곡이 커진다. 다만, 상기 각도를 미리 알고 있으면, 얻어진 투과 전자 회절 패턴의 왜곡을 보정할 수도 있다. 또한, 카메라(2018)를 필름실(2022)에 설치하여도 되는 경우가 있다. 예를 들어, 카메라(2018)를 필름실(2022)에, 전자(2024)의 입사 방향과 대향하도록 설치하여도 좋다. 이 경우, 형광판(2032)의 이면으로부터 왜곡이 적은 투과 전자 회절 패턴을 촬영할 수 있다.
시료실(2014)에는 시료인 물질(2028)을 고정하기 위한 홀더가 설치되어 있다. 홀더는 물질(2028)을 통과하는 전자를 투과시키는 구조를 갖는다. 홀더는 예를 들어, 물질(2028)을 X축, Y축, Z축 등으로 이동시키는 기능을 가져도 좋다. 홀더의 이동 기능의 정밀도는 예를 들어, 1nm 이상 10nm 이하, 5nm 이상 50nm 이하, 10nm 이상 100nm 이하, 50nm 이상 500nm 이하, 100nm 이상 1μm 이하 등의 범위에서 물질을 이동시킬 정도라면 좋다. 이 범위는 물질(2028)의 구조에 따라 최적의 범위를 설정하면 좋다.
다음에, 상술한 투과 전자 회절 측정 장치를 이용하여 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
예를 들어, 도 20의 (D)에 도시된 바와 같이 물질에 대한 나노 빔인 전자(2024)의 조사 위치를 변화시킴(스캔함)으로써, 물질의 구조가 변화되어 가는 모습을 확인할 수 있다. 이 때, 물질(2028)이 CAAC-OS막이면, 도 20의 (A)와 같은 회절 패턴이 관측된다. 또는, 물질(2028)이 nc-OS막이면, 도 20의 (B)와 같은 회절 패턴이 관측된다.
그런데, 물질(2028)이 CAAC-OS막인 경우에도, 부분적으로 nc-OS막 등과 같은 회절 패턴이 관측될 수 있다. 따라서, CAAC-OS막의 질은 일정 범위 중 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)로 나타낼 수 있는 경우가 있다. 예를 들어, 양질의 CAAC-OS막이면, CAAC화율은 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 보다 바람직하게는 95% 이상이 된다. 또한, CAAC-OS막과 상이한 회절 패턴이 관측되는 영역을 비CAAC화율이라고 표기한다.
일례로서, 성막 직후, 또는 산소를 포함한 분위기하에서 450℃로 열처리한 후의 CAAC-OS막을 갖는 각 시료의 상면을 스캔하면서 이의 투과 전자 회절 패턴을 취득하였다. 여기서는, 5nm/초의 속도로 60초간 스캔하면서 회절 패턴을 관측하고, 관측된 회절 패턴을 0.5초마다 정지 화상으로 변환함으로써 CAAC화율을 도출하였다. 또한, 전자 빔으로서는 프로브 직경이 1nm인 나노 빔을 사용하였다. 또한, 동일한 측정을 6개의 시료에 대하여 수행하였다. 그리고, CAAC화율의 산출에는 6개의 시료의 평균값을 이용하였다.
각 시료의 CAAC화율을 도 22의 (A)에 나타내었다. 성막 직후의 CAAC-OS막의 CAAC화율은 75.7%(비CAAC화율은 24.3%)이었다. 또한, 450℃로 열처리한 후의 CAAC-OS막의 CAAC화율은 85.3%(비CAAC화율은 14.7%)이었다. 성막 직후에 비하여 450℃로 열처리한 후의 CAAC화율이 높은 것을 알 수 있다. 즉, 높은 온도(예를 들어 400℃ 이상)로 열처리함으로써, 비CAAC화율이 낮아지는(CAAC화율이 높아지는) 것을 알 수 있다. 또한, 500℃ 미만으로 열처리하여도, 높은 CAAC화율을 갖는 CAAC-OS막이 얻어지는 것을 알 수 있다.
여기서, CAAC-OS막과는 다른 회절 패턴의 대부분은 nc-OS막과 같은 회절 패턴이었다. 또한, 측정 영역에서 비정질 산화물 반도체막은 확인되지 않았다. 따라서, nc-OS막과 같은 구조를 갖는 영역이 열처리에 의하여, 인접되는 영역의 구조의 영향을 받아서 재배열하고, CAAC화되어 있는 것으로 시사된다.
도 22의 (B) 및 (C)는 성막 직후 및 450℃ 열처리 후의 CAAC-OS막의 평면의 고분해능 TEM상이다. 도 22의 (B)와 (C)를 비교함으로써, 450℃ 열처리 후의 CAAC-OS막은 막질이 더 균일한 것을 알 수 있다. 즉, 높은 온도로 열처리함으로써, CAAC-OS막의 막질이 향상되는 것을 알 수 있다.
이러한 측정 방법을 이용하면, 복수의 구조를 갖는 산화물 반도체막의 구조 해석이 가능하게 되는 경우가 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다. 또한, 본 실시형태에서는 표시 장치를 예로 들어 본 발명의 일 형태에 따른 반도체 장치를 설명한다. 또한, 본 실시형태에서는 반도체층으로서 산화물 반도체층을 사용하여 설명한다.
도 9의 (A)는 반도체 장치의 일례이다. 도 9의 (A)에 도시된 반도체 장치는 화소부(401)와, 주사선 구동 회로(404)와, 신호선 구동 회로(406)와, 각각 평행 또는 실질적으로 평행하게 배치되며 주사선 구동 회로(404)에 의하여 전위가 제어되는 m개의 주사선(407)과, 각각 평행 또는 실질적으로 평행하게 배치되며 신호선 구동 회로(406)에 의하여 전위가 제어되는 n개의 신호선(409)을 구비한다. 또한, 화소부(401)는 매트릭스 형태로 배치된 복수의 화소(301)를 구비한다. 또한, 주사선(407)을 따라, 각각 평행 또는 실질적으로 평행하게 배치된 용량선(415)을 구비한다. 또한, 용량선(415)은 신호선(409)을 따라, 각각 평행 또는 실질적으로 평행하게 배치되어도 좋다. 또한, 주사선 구동 회로(404) 및 신호선 구동 회로(406)를 합쳐 구동 회로부로 부르는 경우가 있다.
각 주사선(407)은 화소부(401)에서 m행 n열로 배치된 화소(301) 중 대응하는 행에 배치된 n개의 화소(301)에 전기적으로 접속된다. 또한, 각 신호선(409)은 m행 n열로 배치된 화소(301) 중 대응하는 열에 배치된 m개의 화소(301)와 전기적으로 접속된다. m과 n은 모두 1 이상의 정수(整數)이다. 또한, 각 용량선(415)은 m행 n열로 배치된 화소(301) 중 대응하는 행에 배치된 n개의 화소(301)에 전기적으로 접속된다. 또한, 용량선(415)이 신호선(409)을 따라, 각각 평행 또는 실질적으로 평행하게 배치되는 경우에는, m행 n열로 배치된 화소(301) 중 대응하는 열에 배치된 m개의 화소(301)와 전기적으로 접속된다.
도 9의 (B) 및 (C)는 도 9의 (A)에 도시된 표시 장치의 화소(301)에 사용할 수 있는 회로 구성을 도시한 것이다.
도 9의 (B)에 도시된 화소(301)는 액정 소자(132)와 트랜지스터(131_1)와 용량 소자(133_1)를 구비한다.
액정 소자(132)의 한 쌍의 전극 중 하나의 전극의 전위는 화소(301)의 사양에 따라 적절히 설정된다. 액정 소자(132)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한, 복수의 화소(301) 각각이 갖는 액정 소자(132)의 한 쌍의 전극 중 하나에 공통 전위(common potential)를 인가하여도 좋다. 또한, 화소(301)의 액정 소자(132)의 한 쌍의 전극 중 하나에 공급되는 전위는 행마다 달라도 좋다.
예를 들어, 액정 소자(132)를 구비한 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 이외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이에 한정되지 않으며, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
또한, 블루상(Blue Phase)을 나타내는 액정과 키랄제를 포함하는 액정 조성물을 사용하여 액정 소자를 구성하여도 좋다. 블루상을 나타내는 액정은 응답 속도가 1msec 이하로 짧고, 광학적 등방성을 가지기 때문에 배향 처리가 불필요하며 시야각 의존성이 작다.
m행 n열째 화소(301)에 있어서, 트랜지스터(131_1)의 소스 전극 및 드레인 전극 중 하나는 신호선 DL_n에 전기적으로 접속되고, 다른 하나는 액정 소자(132)의 한 쌍의 전극 중 다른 하나에 전기적으로 접속된다. 또한, 트랜지스터(131_1)의 게이트 전극은 주사선 GL_m에 전기적으로 접속된다. 트랜지스터(131_1)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 기록을 제어하는 기능을 갖는다.
용량 소자(133_1)의 한 쌍의 전극 중 하나는 전위가 공급되는 배선(이하에서, 용량선 CL이라고 함)에 전기적으로 접속되고, 다른 하나는 액정 소자(132)의 한 쌍의 전극 중 다른 하나에 전기적으로 접속된다. 또한, 용량선 CL의 전위 값은 화소(301)의 사양에 따라 적절히 설정된다. 용량 소자(133_1)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어, 도 9의 (B)에 도시된 화소(301)를 구비한 표시 장치에서는 주사선 구동 회로(404)에 의하여 각 행의 화소(301)를 순차적으로 선택하고, 트랜지스터(131_1)를 온 상태로 하여 데이터 신호를 기록한다.
데이터가 기록된 화소(301)는 트랜지스터(131_1)가 오프 상태가 됨으로써 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행함으로써 화상을 표시시킬 수 있다.
또한, 도 9의 (C)에 도시된 화소(301)는 트랜지스터(131_2)와, 용량 소자(133_2)와, 트랜지스터(134)와, 발광 소자(135)를 구비한다.
트랜지스터(131_2)의 소스 전극 및 드레인 전극 중 하나는 데이터 신호가 공급되는 배선(이하에서, 신호선 DL_n이라고 함)에 전기적으로 접속된다. 또한, 트랜지스터(131_2)의 게이트 전극은 게이트 신호가 공급되는 배선(이하에서, 주사선 GL_m이라고 함)에 전기적으로 접속된다.
트랜지스터(131_2)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 기록을 제어하는 기능을 갖는다.
용량 소자(133_2)의 한 쌍의 전극 중 하나는 전위가 공급되는 배선(이하에서, 전위 공급선 VL_a라고 함)에 전기적으로 접속되고, 다른 하나는 트랜지스터(131_2)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속된다.
용량 소자(133_2)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
트랜지스터(134)의 소스 전극 및 드레인 전극 중 하나는 전위 공급선 VL_a에 전기적으로 접속된다. 또한, 트랜지스터(134)의 게이트 전극은 트랜지스터(131_2)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속된다.
발광 소자(135)의 애노드 및 캐소드 중 하나는 전위 공급선 VL_b에 전기적으로 접속되고, 다른 하나는 트랜지스터(134)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속된다.
발광 소자(135)로서는, 예를 들어 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만, 이에 한정되지 않으며 발광 소자(135)로서 무기 재료로 이루어진 무기 EL 소자를 사용하여도 좋다.
또한, 전위 공급선 VL_a 및 전위 공급선 VL_b 중 하나에는 고전원 전위 VDD가 공급되고, 다른 하나에는 저전원 전위 VSS가 공급된다.
도 9의 (C)에 도시된 화소(301)를 구비한 표시 장치에서는 주사선 구동 회로(404)에 의하여 각 행의 화소(301)를 순차적으로 선택하고, 트랜지스터(131_2)를 온 상태로 하여 데이터 신호를 기록한다.
데이터가 기록된 화소(301)는 트랜지스터(131_2)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 기록된 데이터 신호의 전위에 따라 트랜지스터(134)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되어, 발광 소자(135)는 흐르는 전류량에 따른 휘도로 발광한다. 이 동작을 행마다 순차적으로 수행함으로써 화상을 표시시킬 수 있다.
다음에, 화소(301)에 액정 소자가 사용된 액정 표시 장치의 구체적인 예에 대하여 설명한다. 도 10은 도 9의 (B)에 도시된 화소(301)의 상면도이다. 또한, 도 10에서는 대향 전극, 액정 소자, 및 제 1 보호층(314d, 314e)을 생략하였다.
도 10에서 주사선으로서 기능하는 도전층(304c)은 신호선에 실질적으로 직교하는 방향(도면 중 좌우 방향)으로 연장되어 제공되어 있다. 신호선으로서 기능하는 도전층(313d)은 주사선과 실질적으로 직교하는 방향(도면 중 상하 방향)으로 연장되어 제공되어 있다. 용량선으로서 기능하는 도전층(313f)은 신호선과 평행한 방향으로 연장되어 제공되어 있다. 또한, 주사선으로서 기능하는 도전층(304c)은 주사선 구동 회로(404)(도 9의 (A) 참조)에 전기적으로 접속되어 있고, 신호선으로서 기능하는 도전층(313d) 및 용량선으로서 기능하는 도전층(313f)은 신호선 구동 회로(406)(도 9의 (A) 참조)에 전기적으로 접속되어 있다.
트랜지스터(403)는 주사선과 신호선이 교차하는 영역에 제공되어 있다. 트랜지스터(403)는 게이트 전극으로서 기능하는 도전층(304c), 게이트 절연막(도 10에는 미도시), 게이트 절연막 위에 제공된 채널 영역이 형성되는 반도체층(308b), 및 소스 전극 및 드레인 전극으로서 기능하는 도전층(313d, 313e)으로 구성된다. 또한, 도전층(304c)은 주사선으로서도 기능하며, 반도체층(308b)과 중첩되는 영역이 트랜지스터(403)의 게이트 전극으로서 기능한다. 또한, 도전층(313d)은 신호선으로서도 기능하며, 반도체층(308b)과 중첩되는 영역이 트랜지스터(403)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도 10에서 주사선은 상면 형상에서 단부가 반도체층(308b)의 단부보다 외측에 위치한다. 그러므로, 주사선은 백라이트 등 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 이로써, 트랜지스터에 포함되는 반도체층(308b)에 광이 조사되지 않고 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또한, 도전층(313e)은 화소 전극으로서 기능하는 투광성 도전층(320b)에, 개구부(362c)를 통하여 전기적으로 접속되어 있다.
개구부(362)를 통하여 용량 소자(405)는 용량선으로서 기능하는 도전층(313f)에 접속되어 있다. 또한, 용량 소자(405)는 게이트 절연막 위에 형성되는 도전성을 갖는 층(308c)과, 화소 전극으로서 기능하는 투광성 도전층(320b), 트랜지스터(403) 위에 제공되는 질화물 절연막으로 형성되는 유전체막으로 구성되어 있다. 게이트 절연막 위에 형성되는 도전성을 갖는 층(308c)은 투광성을 갖는다. 즉, 용량 소자(405)는 투광성을 갖는다.
이와 같이 용량 소자(405)는 투광성을 갖기 때문에, 화소(301) 내에 용량 소자(405)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 향상시킴(대표적으로는 55% 이상, 바람직하게는 60% 이상으로 할 수 있음)과 함께, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 예를 들어, 해상도가 높은 반도체 장치, 예를 들어 액정 표시 장치에서는 화소 면적이 작아지며 용량 소자의 면적도 작아진다. 그러므로, 해상도가 높은 반도체 장치에서 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시형태에 제시되는 용량 소자(405)는 투광성을 갖기 때문에, 이 용량 소자를 화소에 제공함으로써 각 화소에서 충분한 전하 용량을 얻으면서 개구율을 향상시킬 수 있다. 대표적으로는 화소 밀도가 200ppi 이상, 더 나아가서는 300ppi 이상인 고해상도 반도체 장치에 적합하게 사용할 수 있다.
또한, 도 10에 도시된 화소(301)는 신호선으로서 기능하는 도전층(313d)과 평행한 변보다 주사선으로서 기능하는 도전층(304c)과 평행한 변이 긴 형상이며, 용량선으로서 기능하는 도전층(313f)이, 신호선으로서 기능하는 도전층(313d)과 평행한 방향으로 연장되어 제공되어 있다. 이로써, 화소(301) 중 도전층(313f)이 차지하는 면적을 축소할 수 있기 때문에, 개구율을 향상시킬 수 있다. 또한, 용량선으로서 기능하는 도전층(313f)이 접속 전극을 개재하지 않고 도전성을 갖는 층(308c)과 직접 접촉하기 때문에, 개구율을 더 향상시킬 수 있다.
또한, 본 발명의 일 형태는 고해상도 표시 장치에서도 개구율을 향상시킬 수 있기 때문에, 백라이트 등 광원으로부터의 광을 효율적으로 이용할 수 있어, 표시 장치의 소비 전력을 저감시킬 수 있다.
도 10의 일점 쇄선 C-D 부분의 단면도를 도 11에 도시하였다. 또한, 도 11에서 A-B는 주사선 구동 회로(404) 및 신호선 구동 회로(406)를 포함하는 구동 회로부(상면도는 생략)의 단면도이다. 본 실시형태에서 표시 기능을 갖는 반도체 장치의 일례로서 수직 전계 방식의 액정 표시 장치에 대하여 설명한다.
본 실시형태에 따른 표시 장치에서는 한 쌍의 기판(기판(302)과 기판(342)) 사이에 액정 소자(322)가 개재되어 있다.
액정 소자(322)는 기판(302) 상방에 있는 투광성 도전층(320b)과, 배향성을 제어하는 막(이하에서 배향막(323, 352)이라고 함)과, 액정층(321)과, 도전층(350)을 구비한다. 또한, 투광성 도전층(320b)은 액정 소자(322)의 한쪽 전극으로서 기능하고, 도전층(350)은 액정 소자(322)의 다른 쪽 전극으로서 기능한다.
이와 같이 액정 표시 장치란, 액정 소자를 구비하는 장치를 말한다. 또한, 액정 표시 장치는 복수의 화소를 구동시키는 구동 회로 등을 포함한다. 또한, 액정 표시 장치는 다른 기판 위에 배치된 제어 회로, 전원 회로, 신호 생성 회로, 및 백라이트 모듈 등을 포함하여 액정 모듈이라고 불릴 수도 있다.
구동 회로부에 있어서, 게이트 전극으로서 기능하는 도전층(304a), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 채널 영역이 형성되는 반도체층(308a), 소스 전극 및 드레인 전극으로서 기능하는 도전층(313a, 313b) 및 제 1 보호층(314a, 314b)으로 트랜지스터(402)가 구성된다. 반도체층(308a)은 게이트 절연막 위에 제공된다. 도전층(313a, 313b)의 상면에는 제 2 보호층(312a, 312b)이 제공되고, 도전층(313a, 313b)의 측면에는 제 3 보호층(324a, 324b)이 제공된다. 또한, 제 2 보호층(312a, 312b) 및/또는 제 3 보호층(324a, 324b)이 투광성 도전층으로 형성되는 경우에는 제 2 보호층(312a, 312b) 및/또는 제 3 보호층(324a, 324b)은 소스 전극 및 드레인 전극으로서 기능하며 트랜지스터(402)의 구성 요소의 하나이다.
화소부에 있어서, 게이트 전극으로서 기능하는 도전층(304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 게이트 절연막 위에 제공되고 채널 영역이 형성되는 반도체층(308b), 소스 전극 및 드레인 전극으로서 기능하는 도전층(313d, 313e) 및 제 1 보호층(314d, 314e)으로 트랜지스터(403)가 구성된다. 반도체층(308b)은 게이트 절연막 위에 제공된다. 도전층(313d, 313e)의 상면에 접촉하도록 제 2 보호층(312d, 312g)이 제공되고, 도전층(313d, 313e)의 측면에 접촉하도록 제 3 보호층(324d, 324e)이 제공된다. 제 2 보호층(312d, 312g) 위에는 절연막(316), 절연막(318)이 보호층으로서 제공되어 있다. 또한, 제 2 보호층(312d, 312g) 및/또는 제 3 보호층(324d, 324e)이 투광성 도전막으로 형성되는 경우에는 제 2 보호층(312d, 312g) 및/또는 제 3 보호층(324d, 324e)은 소스 전극 및 드레인 전극으로서 기능하며 트랜지스터(403)의 구성 요소의 하나이다.
또한, 화소 전극으로서 기능하는 투광성 도전층(320b)이, 제 2 보호층(312g), 절연막(316), 및 절연막(318)에 형성된 개구부를 통하여 도전층(313e)과 접속된다.
또한, 한쪽 전극으로서 기능하는 도전성을 갖는 층(308c), 유전체막으로서 기능하는 절연막(318), 다른 쪽 전극으로서 기능하는 투광성 도전층(320b)으로 용량 소자(405)를 구성한다. 도전성을 갖는 층(308c)은 게이트 절연막 위에 제공된다.
또한, 구동 회로부에 있어서, 도전층(304a, 304c)과 동시에 형성된 도전층(304b), 및 도전층(313a, 313b, 313d, 313e)과 동시에 형성된 도전층(313c)은 투광성 도전층(320b)과 동시에 형성된 투광성 도전층(320a)에 의하여 서로 접속된다.
도전층(304b) 및 투광성 도전층(320a)은 절연막(306) 및 절연막(316)에 형성된 개구부를 통하여 서로 접속된다. 또한, 도전층(313c) 및 투광성 도전층(320a)은 제 2 보호층(312f), 절연막(316), 및 절연막(318)에 형성된 개구부를 통하여 서로 접속된다. 또한, 도전층(313c)의 측면은 제 3 보호층(324c)으로 덮여 있다.
여기서, 도 11에 도시된 표시 장치의 구성 요소에 대하여 이하에서 설명한다.
기판(302) 위에는 도전층(304a, 304b, 304c)이 형성되어 있다. 도전층(304a)은 구동 회로부의 트랜지스터의 게이트 전극으로서 기능한다. 또한, 도전층(304c)은 화소부(401)에 형성되고, 화소부의 트랜지스터의 게이트 전극으로서 기능한다. 또한, 도전층(304b)은 주사선 구동 회로(404)에 형성되고, 도전층(313c)과 접속된다.
기판(302)에는 실시형태 1에 제시된 기판(102)의 재료를 적절히 사용할 수 있다.
도전층(304a, 304b, 304c)에는, 실시형태 1에 제시된 게이트 전극(104)의 재료 및 제작 방법을 적절히 사용할 수 있다.
기판(302) 및 도전층(304a, 304c, 304b) 위에는 절연막(305), 절연막(306)이 형성되어 있다. 절연막(305), 절연막(306)은 구동 회로부의 트랜지스터의 게이트 절연막 및 화소부(401)의 트랜지스터의 게이트 절연막으로서 기능한다.
절연막(305)은 실시형태 1에 제시된 절연막(106)으로서 사용할 수 있는 질화물 절연막을 사용하여 형성하는 것이 바람직하다. 절연막(306)은 실시형태 1에 제시된 절연막(108)으로서 사용할 수 있는 산화물 절연막을 사용하여 형성하는 것이 바람직하다.
절연막(306) 위에는 반도체층(308a, 308b), 도전성을 갖는 층(308c)이 형성되어 있다. 반도체층(308a)은 도전층(304a)과 중첩되는 위치에 형성되고, 구동 회로부의 트랜지스터의 채널 영역으로서 기능한다. 반도체층(308b)은 도전층(304c)과 중첩되는 위치에 형성되고, 화소부의 트랜지스터의 채널 영역으로서 기능한다. 도전성을 갖는 층(308c)은 용량 소자(405)의 한쪽 전극으로서 기능한다.
반도체층(308a, 308b) 및 도전성을 갖는 층(308c)에는 실시형태 1에 제시된 반도체층(110)의 재료 및 제작 방법을 적절히 사용할 수 있다.
도전성을 갖는 층(308c)은 반도체층(308a, 308b)과 같은 금속 원소를 함유한 층이며, 불순물이 함유되어 있는 것이 특징이다. 불순물로서는 수소가 있다. 또한, 수소 대신에 불순물로서 붕소, 인, 주석, 안티몬, 희가스 원소, 알칼리 금속, 알칼리 토금속 등이 함유되어 있어도 좋다.
반도체층(308a, 308b) 및 도전성을 갖는 층(308c)은 모두 게이트 절연막 위에 형성되지만 불순물 농도가 다르다. 구체적으로는, 반도체층(308a, 308b)에 비하여 도전성을 갖는 층(308c)의 불순물 농도가 높다. 예를 들어, 반도체층(308a, 308b)에 함유되는 수소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하이고, 도전성을 갖는 층(308c)에 함유되는 수소 농도는 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 5×1020atoms/cm3 이상이다. 또한, 반도체층(308a, 308b)에 비하여, 도전성을 갖는 층(308c)에 함유되는 수소 농도는 2배 이상, 바람직하게는 10배 이상이다.
또한, 도전성을 갖는 층(308c)은 반도체층(308a, 308b)보다 저항률이 낮다. 도전성을 갖는 층(308c)의 저항률이 반도체층(308a, 308b)의 저항률의 1×10-8배 이상 1×10-1배 이하인 것이 바람직하고, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더 바람직하게는 저항률이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이면 좋다.
반도체층(308a, 308b)은 절연막(306) 및 절연막(316) 등 반도체층과의 계면 특성을 향상시킬 수 있는 재료로 형성되는 막과 접촉하고 있기 때문에, 반도체층(308a, 308b)은 반도체로서 기능하고, 반도체층(308a, 308b)을 구비하는 트랜지스터는 우수한 전기 특성을 갖는다.
한편, 도전성을 갖는 층(308c)은 개구부(362)(도 14의 (A) 참조)를 통하여 절연막(318)과 접촉한다. 절연막(318)은 외부로부터의 불순물, 예를 들어 물, 알칼리 금속, 알칼리 토금속 등이 반도체층으로 확산되는 것을 방지하는 재료로 형성되는 막이며, 수소를 함유한다. 그러므로, 반도체층(308a, 308b)과 동시에 형성된 반도체층으로 절연막(318)의 수소가 확산되면, 이 반도체층에서 수소가 산소와 결합되어 캐리어인 전자가 생성된다. 또한, 절연막(318)을 플라즈마 CVD법 또는 스퍼터링법으로 성막하면, 반도체층(308a, 308b)이 플라즈마에 노출되어 산소 결손이 생성된다. 이 산소 결손에 절연막(318)에 함유되는 수소가 들어감으로써, 캐리어인 전자가 생성된다. 이로써, 반도체층은 도전성이 높아져 도전성을 갖는 층(308c)이 된다. 즉 도전성을 갖는 층(308c)은 도전성이 높은 산화물 반도체층이라고도 할 수 있다. 또한, 도전성을 갖는 층(308c)은 도전성이 높은 금속 산화물막이라고도 할 수 있다.
다만, 본 발명의 실시형태의 일 형태는 이에 한정되지 않으며, 도전성을 갖는 층(308c)은 경우에 따라서는 절연막(318)과 접촉하지 않을 수도 있다.
또한, 본 발명의 실시형태의 일 형태는 상술한 것에 한정되지 않으며, 도전성을 갖는 층(308c)의 형성은 경우에 따라 반도체층(308a) 또는 반도체층(308b)의 형성과는 별도로 수행되어도 좋다. 이 경우, 도전성을 갖는 층(308c)은 반도체층(308a, 308b)과 다른 재질을 가져도 좋다. 예를 들어, 도전성을 갖는 층(308c)은 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 함유한 인듐 주석 산화물 등을 사용하여 형성하여도 좋다.
본 실시형태에 제시되는 반도체 장치에서는 트랜지스터의 반도체층과 동시에, 용량 소자의 한쪽 전극을 형성한다. 또한, 화소 전극으로서 기능하는 투광성 도전막을 용량 소자의 다른 쪽 전극으로서 사용한다. 이 때문에, 용량 소자를 형성하기 위해서 새롭게 도전막을 형성하는 공정이 불필요하여, 반도체 장치의 제작 공정 수를 저감할 수 있다. 또한, 한 쌍의 전극이 투광성을 가지므로 용량 소자는 투광성을 갖는다. 이로써, 용량 소자의 점유 면적을 크게 하면서 화소의 개구율을 높일 수 있다.
제 1 보호층(314a, 314b, 314c, 314d, 314e)은 실시형태 1에 제시된 제 1 보호층(112a, 112b)의 재료 및 제작 방법을 적절히 사용하여 형성할 수 있다.
도전층(313a, 313b, 313c, 313d, 313e)은 실시형태 1에 제시된 한 쌍의 전극(116a, 116b)을 구성하는 도전층(114a, 114b)의 재료 및 제작 방법을 적절히 사용하여 형성할 수 있다.
제 2 보호층(312a, 312b, 312f, 312d, 312g)은 실시형태 1에 제시된 제 2 보호층(118a, 118b)의 재료 및 제작 방법을 적절히 사용하여 형성할 수 있다.
제 3 보호층(324a, 324b, 324c, 324d, 324e)은 실시형태 1에 제시된 제 3 보호층(120a, 120b)의 재료 및 제작 방법을 적절히 사용하여 형성할 수 있다.
절연막(306), 반도체층(308a, 308b), 도전성을 갖는 층(308c), 제 1 보호층(314a, 314b, 314c, 314d, 314e), 도전층(313a, 313b, 313c, 313d, 313e), 제 2 보호층(312a, 312b, 312f, 312d, 312g), 및 제 3 보호층(324a, 324b, 324c, 324d, 324e) 위에는 절연막(316), 절연막(318)이 형성되어 있다. 절연막(316)은 절연막(306)과 마찬가지로, 반도체층(308a, 308b)과의 계면 특성을 향상시키는 것이 가능한 재료를 사용하여 형성되는 것이 바람직하고, 적어도 실시형태 1에 제시된 산화물 절연막과 같은 재료 및 제작 방법을 적절히 사용할 수 있다.
절연막(318)은 절연막(305)과 마찬가지로, 외부로부터의 불순물, 예를 들어 물, 알칼리 금속, 알칼리 토금속 등이 반도체층으로 확산되는 것을 방지하는 재료를 사용하는 것이 바람직하며, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막을 적절히 사용할 수 있다. 절연막(318)의 두께는 30nm 이상 200nm 이하, 바람직하게는 50nm 이상 150nm 이하로 한다. 절연막(318)은 스퍼터링법, CVD법 등을 적절히 이용하여 형성할 수 있다.
또한, 절연막(318) 위에는 투광성 도전층(320a, 320b)이 형성되어 있다. 투광성 도전층(320a)은 개구부(364a)(도 15의 (A) 참조)를 통하여 도전층(313a)과 전기적으로 접속되고, 개구부(364b)(도 15의 (A) 참조)를 통하여 도전층(313c)과 전기적으로 접속된다. 즉, 도전층(304a) 및 도전층(313c)을 접속하는 접속 전극으로서 기능한다. 투광성 도전층(320b)은 개구부(364c)(도 15의 (A) 참조)를 통하여 도전층(313e)에 전기적으로 접속되며, 화소의 화소 전극으로서 기능한다. 또한, 투광성 도전층(320b)은 용량 소자의 한 쌍의 전극 중 하나로서 기능할 수 있다.
도전층(304a) 및 도전층(313c)이 직접 접촉하는 접속 구조로 하기 위해서는, 도전층(313c)을 형성하기 전에, 절연막(305), 절연막(306)에 개구부를 형성하기 위해서 패터닝을 수행하여 마스크를 형성할 필요가 있지만, 도 11에 도시된 접속 구조에서는 이 포토마스크가 불필요하다. 그러나, 도 11과 같이, 투광성 도전층(320a)에 의하여 도전층(304a) 및 도전층(313c)을 접속함으로써, 도전층(304a) 및 도전층(313c)이 직접 접촉하는 접속부를 제작할 필요가 없어져, 포토마스크를 하나 줄일 수 있다. 즉, 반도체 장치의 제작 공정 수를 저감할 수 있다.
투광성 도전층(320a, 320b)으로서는, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, ITO, 인듐 아연 산화물, 산화 실리콘을 함유한 인듐 주석 산화물 등 투광성 도전 재료를 사용할 수 있다.
또한, 기판(342) 위에는 유색성을 갖는 막(이하에서, 유색막(346)이라고 함)이 형성되어 있다. 유색막(346)은 컬러 필터로서의 기능을 갖는다. 또한, 유색막(346)에 인접되는 차광막(344)이 기판(342) 위에 형성된다. 차광막(344)은 블랙 매트릭스로서 기능한다. 또한, 유색막(346)은 반드시 제공할 필요는 없으며, 예를 들어 표시 장치가 흑백 표시 장치인 경우 등에는 유색막(346)을 제공하지 않는 구성으로 하여도 좋다.
유색막(346)은 특정 파장대역의 광을 투과시키는 유색막이면 좋고, 예를 들어, 적색 파장대역의 광을 투과시키는 적색(R) 컬러 필터, 녹색 파장대역의 광을 투과시키는 녹색(G) 컬러 필터, 청색 파장대역의 광을 투과시키는 청색(B) 컬러 필터 등을 사용할 수 있다.
차광막(344)은 특정 파장대역의 광을 차광하는 기능을 가지면 좋으며, 금속막 또는 흑색 안료 등을 함유한 유기 절연막 등을 사용하여 형성할 수 있다.
또한, 유색막(346) 위에는 절연막(348)이 형성되어 있다. 절연막(348)은 평탄화층으로서의 기능, 또는 유색막(346)이 함유할 수 있는 불순물이 액정 소자 측으로 확산되는 것을 억제하는 기능을 갖는다.
또한, 절연막(348) 위에는 도전층(350)이 형성되어 있다. 도전층(350)은 화소부의 액정 소자가 구비하는 한 쌍의 전극 중 다른 하나로서 기능한다. 또한, 투광성 도전층(320a, 320b) 및 도전층(350) 위에는 배향막으로서 기능하는 절연막을 별도 형성하여도 좋다.
또한, 투광성 도전층(320a, 320b)과 도전층(350) 사이에는 액정층(321)이 형성되어 있다. 또한, 액정층(321)은 밀봉재(미도시)에 의하여 기판(302)과 기판(342) 사이에 밀봉되어 있다. 또한, 밀봉재는 외부로부터 수분 등이 혼입되는 것을 억제하기 위해서 무기 재료와 접촉하는 구성이 바람직하다.
또한, 투광성 도전층(320a, 320b)과 도전층(350) 사이에 액정층(321)의 두께(셀 갭이라고도 함)를 유지시키기 위한 스페이서를 제공하여도 좋다.
도 11에 도시된 반도체 장치의 기판(302) 위에 제공된 소자부의 제작 방법에 대하여 도 12 내지 도 15를 참조하여 설명한다.
우선, 기판(302)을 준비한다. 여기서는 기판(302)으로서 유리 기판을 사용한다.
다음에, 기판(302) 위에 도전막을 형성하고 이 도전막을 원하는 형상으로 가공함으로써 도전층(304a, 304b, 304c)을 형성한다. 이 때, 원하는 영역에 제 1 패터닝에 의하여 마스크를 형성하고 이 마스크로 덮이지 않은 영역을 에칭함으로써, 도전층(304a, 304b, 304c)을 형성할 수 있다(도 12의 (A) 참조).
또한, 대표적으로는 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등에 의하여 도전층(304a, 304b, 304c)을 형성할 수 있다.
다음에, 기판(302) 및 도전층(304a, 304b, 304c) 위에 절연막(305)을 형성하고, 절연막(305) 위에 절연막(306)을 형성한다(도 12의 (A) 참조).
절연막(305) 및 절연막(306)은 스퍼터링법, CVD법 등에 의하여 형성할 수 있다. 또한, 절연막(305) 및 절연막(306)은 진공 중에서 연속적으로 형성하면 불순물 혼입이 억제되어 바람직하다.
다음에, 절연막(306) 위에 반도체막(307)을 형성한다(도 12의 (B) 참조).
반도체막(307)은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법 등에 의하여 형성할 수 있다.
다음에, 반도체막(307)을 원하는 형상으로 가공함으로써 섬 형상의 반도체층(308a, 308b, 308d)을 형성한다. 이 때, 원하는 영역에 제 2 패터닝에 의하여 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써 반도체층(308a, 308b, 308d)을 형성할 수 있다. 에칭으로서는 드라이 에칭, 웨트 에칭, 또는 이 양쪽 모두를 조합한 에칭을 이용할 수 있다(도 12의 (C) 참조).
다음에, 제 1 열처리를 수행하여도 좋다. 제 1 열처리는 실시형태 1에 제시된 제 1 열처리와 같은 조건으로 수행한다. 제 1 열처리에 의하여 절연막(306) 및 반도체층(308a, 308b, 308d)으로부터 수소나 물 등 불순물을 제거할 수 있다. 또한, 반도체막을 에칭하기 전에 제 1 열처리를 수행하여도 좋다.
다음에, 절연막(306) 및 반도체층(308a, 308b, 308d) 위에 제 1 보호막(309), 도전막(310), 및 제 2 보호막(311)을 순차적으로 형성한다(도 13의 (A) 참조).
제 1 보호막(309) 및 도전막(310)은, 예를 들어 스퍼터링법에 의하여 형성할 수 있다. 또한, 제 2 보호막(311)은, 예를 들어 CVD법, 스퍼터링법 등에 의하여 형성할 수 있다.
다음에, 제 2 보호막(311)을 원하는 형상으로 가공함으로써 제 2 보호층(312a, 312b, 312c, 312d, 312e)을 형성한다. 이 때, 원하는 영역에 제 3 패터닝에 의하여 마스크를 형성하고, 이 마스크로 덮이지 않은 영역을 에칭함으로써 제 2 보호층(312a, 312b, 312c, 312d, 312e)을 형성할 수 있다. 이 후에 마스크를 제거한다(도 13의 (B) 참조).
다음에, 도전막(310)을 원하는 형상으로 가공함으로써 도전층(313a, 313b, 313c, 313d, 313e)을 형성한다. 여기서는 제 2 보호층(312a, 312b, 312c, 312d, 312e)을 마스크로 이용하여 상기 마스크로 덮이지 않은 영역을 에칭함으로써, 도전층(313a, 313b, 313c, 313d, 313e)을 형성할 수 있다.
다음에, 도전층(313a, 313b, 313c, 313d, 313e)의 측면을 덮도록 제 2 보호층(312a, 312b, 312c, 312d, 312e) 위에 제 3 보호막을 형성하고(미도시), 제 3 보호막 및 제 1 보호막(309)을 이방성 에칭에 의하여 가공함으로써, 제 3 보호층(324a, 324b, 324c, 324d, 324e) 및 제 1 보호층(314a, 314b, 314c, 314d, 314e)을 형성한다(도 13의 (C) 참조). 이 이방성 에칭에 의하여 제 2 보호층(312a, 312b, 312c, 312d, 312e)의 표면도 동시에 에칭되어 두께가 얇아진다.
제 3 보호막은 예를 들어, CVD법, 스퍼터링법 등에 의하여 형성할 수 있다.
다음에, 절연막(306), 반도체층(308a, 308b, 308d), 제 1 보호층(314a, 314b, 314c, 314d, 314e), 도전층(313a, 313b, 313c, 313d, 313e), 제 2 보호층(312a, 312b, 312c, 312d, 312e), 및 제 3 보호층(324a, 324b, 324c, 324d, 324e) 위를 덮도록 절연막(315)을 형성한다(도 14의 (A) 참조).
절연막(315)으로서는 실시형태 1에 제시된 절연막(122)과 같은 구성을 사용하며 산화물 절연막을 바람직하게 사용할 수 있다.
다음에, 절연막(315)을 원하는 형상으로 가공함으로써 절연막(316) 및 개구부(362)를 형성한다. 이 때, 원하는 영역에 제 4 패터닝에 의하여 마스크를 형성하고 이 마스크로 덮이지 않은 영역을 에칭함으로써 절연막(315) 및 개구부(362)를 형성할 수 있다(도 14의 (B) 참조).
또한, 개구부(362)는 반도체층(308d)의 표면이 노출되도록 형성한다. 개구부(362)의 형성 방법으로서는, 예를 들어 드라이 에칭법을 이용할 수 있다. 다만, 개구부(362)의 형성 방법은 이에 한정되지 않으며, 웨트 에칭법, 또는 드라이 에칭법과 웨트 에칭법을 조합한 형성 방법을 이용하여도 좋다.
이 후에 제 2 열처리를 수행하여도 좋다. 절연막(315)에 함유되는 산소의 일부를 반도체층(308a, 308b)으로 이동시켜, 반도체층(308a, 308b)에 함유되는 산소 결손을 저감시킬 수 있다. 이로써, 반도체층(308a, 308b)에 함유되는 산소 결손량을 저감시킬 수 있다.
다음에, 절연막(316) 및 반도체층(308d) 위에 절연막(317)을 형성한다(도 14의 (C) 참조).
절연막(317)으로서는 외부로부터의 불순물, 예를 들어 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등이 다층막으로 확산되는 것을 방지하는 재료를 사용하는 것이 바람직하고, 수소를 함유하는 것이 더 바람직하며, 대표적으로는 질소를 함유한 무기 절연 재료, 예를 들어 질화물 절연막을 사용할 수 있다. 절연막(317)은 예를 들어, CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다.
CVD법이나 스퍼터링법 등에 의하여 절연막(317)을 형성하면, 반도체층(308d)이 플라즈마에 노출되어 반도체층(308d)에 산소 결손이 생성된다. 또한, 절연막(317)은 외부로부터의 불순물, 예를 들어 물, 알칼리 금속, 알칼리 토금속 등이 반도체층으로 확산되는 것을 방지하는 재료로 형성되는 막이며, 수소를 함유한다. 그러므로, 절연막(317)의 수소가 반도체층(308d)으로 확산되면, 이 반도체층(308d)에서 수소가 산소 결손과 결합되어 캐리어인 전자가 생성된다. 또는, 절연막(317)의 수소가 반도체층(308d)으로 확산되면, 이 반도체층(308d)에서 수소가 산소와 결합되어 캐리어인 전자가 생성된다. 이로써, 반도체층(308d)은 도전성이 높아져 도전성을 갖는 층(308c)이 된다.
또한, 상기 절연막(317)은 블로킹성을 높이기 위해서 고온에서 성막되는 것이 바람직하며, 예를 들어 기판 온도가 100℃ 이상 기판의 변형점 이하, 더 바람직하게는 300℃ 이상 400℃ 이하의 온도가 되도록 가열하여 성막하는 것이 바람직하다. 또한, 고온에서 성막하는 경우에는 반도체층(308a, 308b)으로부터 산소가 이탈되어 캐리어 농도가 상승되는 현상이 발생하는 경우가 있기 때문에, 이러한 현상이 발생하지 않는 온도로 한다.
또한, 절연막(317)을 형성하기 전에 반도체층(308d)을 희가스 및 수소를 함유한 플라즈마에 노출시킴으로써, 반도체층(308d)에 산소 결손을 형성함과 함께 반도체층(308d)에 수소를 첨가할 수 있다. 이로써, 반도체층(308d)에서 캐리어인 전자를 더 증가시킬 수 있어, 도전성을 갖는 층(308c)의 도전성을 더 높일 수 있다.
다음에, 절연막(317), 제 2 보호층(312c, 312e)을 원하는 형상으로 가공함으로써, 절연막(318), 제 2 보호층(312f, 312g), 및 개구부(364a, 364b, 364c)를 형성한다. 이 때, 원하는 영역에 제 5 패터닝에 의하여 마스크를 형성하고 이 마스크로 덮이지 않은 영역을 에칭함으로써 절연막(318) 및 개구부(364a, 364b, 364c)를 형성할 수 있다(도 15의 (A) 참조). 또한, 제 2 보호층(312c, 312e)이 투광성 도전막으로 형성되는 경우, 상기 공정에서 제 2 보호층(312c, 312e)을 에칭하지 않아도 좋다.
또한, 개구부(364a)는 도전층(304a)의 표면이 노출되도록 형성한다. 또한, 개구부(364b)는 도전층(313c)이 노출되도록 형성한다. 또한, 개구부(364c)는 도전층(313e)이 노출되도록 형성한다.
또한, 개구부(364a, 364b, 364c)의 형성 방법으로서는, 예를 들어 드라이 에칭법을 이용할 수 있다. 다만, 개구부(364a, 364b, 364c)의 형성 방법은 이에 한정되지 않으며, 웨트 에칭법, 또는 드라이 에칭법과 웨트 에칭법을 조합한 형성 방법을 이용하여도 좋다.
다음에, 개구부(364a, 364b, 364c)를 덮도록 절연막(318) 위에 도전막(319)을 형성한다(도 15의 (B) 참조).
도전막(319)은, 예를 들어 스퍼터링법에 의하여 형성할 수 있다.
다음에, 도전막(319)을 원하는 형상으로 가공함으로써, 투광성 도전층(320a, 320b)을 형성한다. 이 때, 원하는 영역에 제 6 패터닝에 의하여 마스크를 형성하고 이 마스크로 덮이지 않은 영역을 에칭함으로써 투광성 도전층(320a, 320b)을 형성할 수 있다(도 15의 (C) 참조).
상술한 공정을 거쳐, 기판(302) 위에 트랜지스터를 구비하는 화소부 및 트랜지스터를 구비하는 구동 회로부를 형성할 수 있다. 또한, 본 실시형태에 제시된 제작 공정에서는 제 1 내지 제 6 패터닝, 즉 6개의 마스크로 트랜지스터 및 용량 소자를 동시에 형성할 수 있다.
또한, 본 실시형태에서는 절연막(318)에 함유되는 수소를 반도체층(308d)으로 확산시켜 반도체층(308d)의 도전성을 높였지만, 반도체층(308a, 308b)을 마스크로 덮고 반도체층(308d)에 불순물, 대표적으로는, 수소, 붕소, 인, 주석, 안티몬, 희가스 원소, 알칼리 금속, 알칼리 토금속 등을 첨가하여 반도체층(308d)의 도전성을 높여도 좋다. 반도체층(308d)에 수소, 붕소, 인, 주석, 안티몬, 희가스 원소 등을 첨가하는 방법으로서는 이온 도핑법, 이온 주입법 등이 있다. 한편, 반도체층(308d)에 알칼리 금속, 알칼리 토금속 등을 첨가하는 방법으로서는 상기 불순물을 함유한 용액을 반도체층(308d)에 도포하는 방법이 있다.
다음에, 기판(302)에 대향하는 기판(342) 위에 제공되는 구조에 대하여 이하에서 설명한다.
우선, 기판(342)을 준비한다. 기판(342)으로서는 기판(302)의 재료로서 제시된 것을 사용할 수 있다. 다음에, 기판(342) 위에 차광막(344), 유색막(346)을 형성한다(도 16의 (A) 참조).
차광막(344) 및 유색막(346)은 다양한 재료를 이용하여, 인쇄법, 잉크젯법, 포토리소그래피 기술을 이용한 에칭법 등으로 각각 원하는 위치에 형성한다.
다음에, 차광막(344) 및 유색막(346) 위에 절연막(348)을 형성한다(도 16의 (B) 참조).
절연막(348)으로서는, 예를 들어 아크릴 수지, 에폭시 수지, 폴리이미드 등으로 이루어진 유기 절연막을 사용할 수 있다. 절연막(348)을 형성함으로써, 예를 들어 유색막(346) 내의 불순물 등이 액정층(321) 측으로 확산되는 것을 억제할 수 있다. 다만, 절연막(348)은 반드시 제공할 필요는 없으며, 절연막(348)을 제공하지 않는 구조로 하여도 좋다.
다음에, 절연막(348) 위에 도전층(350)을 형성한다(도 16의 (C) 참조). 도전층(350)으로서는, 도전막(319)의 재료로서 제시된 것을 사용할 수 있다.
상술한 공정으로 기판(342) 위의 구조를 형성할 수 있다.
다음에, 기판(302) 및 기판(342) 위, 더 자세히 말하면 기판(302) 위에 형성된 절연막(318)과 투광성 도전층(320a, 320b) 위, 및 기판(342) 위에 형성된 도전층(350) 위에 각각 배향막(323) 및 배향막(352)을 형성한다. 배향막(323, 352)은 러빙법, 광 배향법 등에 의하여 형성할 수 있다. 이 후에, 기판(302)과 기판(342) 사이에 액정층(321)을 형성한다. 액정층(321)의 형성 방법으로서는 디스펜서법(적하법)이나, 기판(302)과 기판(342)을 접합시키고 나서 모세관 현상을 이용하여 액정을 주입하는 주입법을 이용할 수 있다.
상술한 공정을 거쳐 도 11에 도시된 표시 장치를 제작할 수 있다.
또한, 본 실시형태는 본 명세서에 기재되는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 탑재할 수 있는 전자 기기에 대하여 설명한다.
본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기로서, 예를 들어, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코기 등의 대형 게임기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 17에 도시하였다.
도 17의 (A)는 텔레비전 장치의 일례이다. 텔레비전 장치(7100)에서는 하우징(7101)에 표시부(7103)가 제공된다. 표시부(7103)는 영상을 표시할 수 있고, 반도체 장치를 표시부(7103)에 사용할 수 있다. 여기서는 스탠드(7105)에 의하여 하우징(7101)을 지탱한 구성을 도시하였다.
텔레비전 장치(7100)는 하우징(7101)이 구비한 조작 스위치나, 별체의 리모트 컨트롤러(7110)에 의하여 조작할 수 있다. 리모트 컨트롤러(7110)가 구비한 조작 키(7109)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(7103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(7110)로부터 출력하는 정보를 표시하는 표시부(7107)를 상기 리모트 컨트롤러에 제공하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(7100)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송이 수신될 수 있고, 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속됨으로써, 단방향(송신자로부터 수신자로) 또는 쌍방향(송신자와 수신자 사이 또는 수신자들 사이 등)의 정보 통신이 가능하다.
도 17의 (B)는 컴퓨터이며, 본체(7201), 하우징(7202), 표시부(7203), 키보드(7204), 외부 접속 포트(7205), 포인팅 디바이스(7206) 등을 포함한다. 또한, 컴퓨터는 상기 반도체 장치를, 예를 들어 표시부(7203)에 사용함으로써 제작된다.
도 17의 (C)는 휴대형 게임기이며, 하우징(7301)과 하우징(7302)의 2개의 하우징으로 구성되고, 이들은 연결부(7303)에 의하여 개폐 가능하게 연결된다. 하우징(7301)에는 표시부(7304)가 제공되고, 하우징(7302)에는 표시부(7305)가 제공된다. 또한, 도 17의 (C)에 도시된 휴대형 게임기는 상술한 것 이외에, 스피커부(7306), 기록 매체 삽입부(7307), LED 램프(7308), 입력 수단(조작 키(7309), 접속 단자(7310), 센서(7311)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(7312)) 등을 구비한다. 물론, 휴대형 게임기는 상술한 구성에 한정되지 않고, 적어도 표시부(7304) 및 표시부(7305)의 양쪽, 또는 한쪽에 표시 장치가 사용되면 좋고, 기타 부속 설비를 적절히 구비한 구성을 가질 수 있다. 도 17의 (C)에 도시된 휴대형 게임기는 기록 매체에 기록된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 무선 통신에 의하여 다른 휴대형 게임기와 정보를 공유하는 기능을 갖는다. 또한, 도 17의 (C)에 도시된 휴대형 게임기가 갖는 기능은 상술한 것에 한정되지 않으며, 다양한 기능을 가질 수 있다.
도 17의 (D)는 휴대 전화기의 일례이다. 휴대 전화기(7400)는 하우징(7401)에 제공된 표시부(7402)나, 조작 버튼(7403), 외부 접속 포트(7404), 스피커(7405), 마이크로폰(7406) 등을 구비한다. 또한, 휴대 전화기(7400)는 반도체 장치를 표시부(7402)에 사용함으로써 제작된다.
도 17의 (D)에 도시된 휴대 전화기(7400)는 표시부(7402)를 손가락 등으로 터치함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나 메일을 작성하는 등의 조작은 표시부(7402)를 손가락 등으로 터치함으로써 수행할 수 있다.
표시부(7402)의 화면은 주로 3가지 모드가 있다. 제 1 모드는 주로 화상의 표시를 수행하는 표시 모드이고, 제 2 모드는 주로 문자 등의 정보의 입력을 수행하는 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드 2개의 모드가 혼합된 표시+입력 모드이다.
예를 들어, 전화를 걸거나 메일을 작성하는 경우에는, 표시부(7402)를 문자의 입력을 주로 수행하는 문자 입력 모드로 하여, 화면에 표시된 문자의 입력 조작을 수행하면 좋다. 이 경우에, 키보드 또는 번호 버튼을 표시부(7402)의 대부분에 표시시키는 것이 바람직하다.
또한, 휴대 전화기(7400) 내부에, 자이로(gyroscope), 가속도 센서 등 기울기를 검출하는 센서를 갖는 검출 장치를 제공함으로써, 휴대 전화기(7400)의 방향(세로인지 가로인지)을 판단하여, 표시부(7402)의 화면 표시를 자동적으로 전환하게 할 수 있다.
또한, 화면 모드는 표시부(7402)를 터치하거나 하우징(7401)의 조작 버튼(7403)을 조작함으로써 전환된다. 또한, 표시부(7402)에 표시되는 화상의 종류에 따라 전환되도록 할 수도 있다. 예를 들어, 표시부에 표시되는 화상 신호가 동영상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(7402)의 광 센서로 검출되는 신호를 검지하여, 표시부(7402)의 터치 조작에 의한 입력이 일정 기간 동안 없는 경우에는, 화면 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(7402)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(7402)를 손바닥이나 손가락으로 터치하여 장문이나 지문 등을 촬상(撮像)함으로써, 본인 인증을 수행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 17의 (E)는 폴더형 컴퓨터의 일례이다. 폴더형 컴퓨터(7450)는 힌지(7454)로 접속된 하우징(7451L)과 하우징(7451R)을 구비한다. 또한, 조작 버튼(7453), 왼쪽 스피커(7455L) 및 오른쪽 스피커(7455R)나, 컴퓨터(7450)의 측면에는 외부 접속 포트(7456)(미도시)를 구비한다. 또한, 하우징(7451L)에 제공된 표시부(7452L)와 하우징(7451R)에 제공된 표시부(7452R)가 서로 대향하도록 힌지(7454)를 이용하여 접음으로써 하우징에 의하여 표시부를 보호할 수 있다.
표시부(7452L)와 표시부(7452R)는 화상 표시뿐만 아니라, 손가락 등으로 터치하면 정보 입력이 가능하다. 예를 들어, 이미 인스톨된 프로그램의 아이콘을 손가락으로 터치하여 선택함으로써, 프로그램을 기동시킬 수 있다. 또는, 표시된 화상의 2개소를 터치한 상태로 손가락들 사이의 간격을 변화시킴으로써 화상을 확대 또는 축소할 수 있다. 또는, 표시된 화상의 1개소를 터치한 손가락을 움직임으로써 화상을 이동시킬 수 있다. 그리고, 키보드의 화상을 표시시켜, 표시된 문자나 기호를 손가락으로 터치하여 선택함으로써, 정보를 입력할 수도 있다.
또한, 컴퓨터(7450)에 자이로, 가속도 센서, GPS(Global Positioning System) 수신기, 지문 센서, 비디오 카메라를 탑재할 수도 있다. 예를 들어, 자이로, 가속도 센서 등 기울기를 검출하는 센서를 갖는 검출 장치를 제공함으로써, 컴퓨터(7450)의 방향(세로인지 가로인지)을 판단하여 표시 화면의 방향을 자동적으로 전환할 수 있다.
또한, 컴퓨터(7450)는 네트워크에 접속될 수 있다. 컴퓨터(7450)는 인터넷상의 정보를 표시할 수 있을 뿐만 아니라, 네트워크에 접속된 다른 전자 기기를 원격 조작하는 단말로서 사용할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합할 수 있다.
(실시예)
본 실시예에서는 실시형태 1에 제시된 제작 방법을 사용하여 제 1 보호층, 제 2 보호층, 및 제 3 보호층으로 덮인 도전층을 제작한 예를 제시한다.
본 실시예에서는 도 2의 (C), (D), 도 3의 (A), (B), (C)에 도시된 공정을 거쳐, 기판 위에 제공된 반도체막 위에 제 1 보호층 및 도전층으로 이루어진 전극과, 도전층의 상면을 덮는 제 2 보호층과, 제 2 보호층 및 도전층의 측면과, 도전층으로 덮이지 않은 제 1 보호층의 상면을 덮는 제 3 보호층을 제작하였다. 이하에서, 본 실시예에서 제작한 시료의 제작 방법에 대하여 자세히 설명한다.
우선, 기판 위에 반도체막으로서 두께 100nm의 In-Ga-Zn 산화물막을 형성하였다. In-Ga-Zn 산화물막은 원자수비가 In:Ga:Zn=1:1:1인 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 조건은 산소 분압 50% 분위기하, 압력 0.6Pa, 전원 전력(AC) 2.5kW, 기판 온도 170℃로 하였다.
다음에, 제 1 보호막으로서 두께 35nm의 티타늄막을 스퍼터링법에 의하여 형성하였다. 성막 조건은 아르곤 분위기(유량 100sccm)하, 압력 0.3Pa, 전원 전력(DC) 58kW, 기판 온도 100℃로 하였다.
제 1 보호막 위에 도전막으로서 두께 200nm의 구리막을 스퍼터링법에 의하여 형성하였다. 성막 조건은 아르곤 분위기(유량 150sccm)하, 압력 0.9Pa, 전원 전력(DC) 20kW, 기판 온도 80℃로 하였다.
이 후, 도전막 위에 제 2 보호막으로서 질화 실리콘막을 CVD법으로 형성하였다. 질화 실리콘막의 성막에서는 압력을 200Pa, 전원 전력을 1000W로 하고, 공급 가스로서 실레인(유량 50sccm), 질소(유량 5000sccm), 암모니아(유량 100sccm)의 혼합 가스를 사용하였다.
도 2의 (D)에 도시된 공정과 마찬가지로, 제 2 보호막 위에 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 제 2 보호막의 일부를 선택적으로 에칭하여 제 2 보호층을 형성하였다. 도 3의 (A)에 도시된 공정과 마찬가지로, 제 2 보호층을 마스크로 이용하여 도전막인 구리막의 일부를 선택적으로 에칭하여 도전층(본 실시예에서는 구리층)을 형성하였다. 도전막의 에칭에는 웨트 에칭을 이용하였다.
여기까지의 공정을 거쳐 얻어진 본 실시예의 시료의 단면 사진을 도 18의 (A1), (A2)에 나타내었다.
또한, 도 18에 나타낸 단면 사진은 주사 투과 전자 현미경(Scanning Transmission Electron Microscope; STEM)에 의하여 촬영된 STEM 상이다. 또한, 도 18의 (A1), (B1), (C1)은 위상 콘트라스트상(TE상)이고, 도 18의 (A2)는 도 18의 (A1)의 Z콘트라스트 상(ZC 상)이고, 도 18의 (B2)는 도 18의 (B1)의 Z콘트라스트 상(ZC 상)이고, 도 18의 (C2)는 도 18의 (C1)의 Z콘트라스트 상(ZC 상)이다.
도 18의 (A2)로부터, 도전층으로서 제공된 구리층 위에 제 2 보호층으로서 제공된 질화 실리콘층의 두께는 198nm이고 구리층의 측면과 질화 실리콘층의 측면 사이의 거리가 217nm인 것이 확인되었다.
다음에, 도 3의 (B)에 도시된 공정과 마찬가지로, 제 1 보호막의 상면, 도전층의 측면, 및 제 2 보호층의 상면과 측면을 덮는 제 3 보호막으로서, 질화 실리콘막을 CVD법으로 형성하였다. 질화 실리콘막의 성막에서는 압력을 200Pa, 전원 전력을 1000W로 하고, 공급 가스로서 실레인(유량 50sccm), 질소(유량 5000sccm), 암모니아(유량 100sccm)의 혼합 가스를 사용하였다.
제 3 보호막으로서 사용하는 질화 실리콘막 형성 후의 본 실시예의 시료의 단면 사진을 도 18의 (B1), (B2)에 나타내었다.
본 실시예에서는 제 2 보호막과 제 3 보호막으로서 같은 성막 조건으로 형성한 질화 실리콘막을 사용하기 때문에, 도 18의 (B1), (B2)를 보면 알 수 있듯이 이 2층 사이의 계면은 명확하지 않다. 그러나, 도 18의 (B2)에서 구리층 위에 제공된 질화 실리콘층(제 2 보호층 및 제 3 보호막)의 두께는 288nm이고, 구리층의 측면과 질화 실리콘층의 측면 사이의 거리가 266nm인 것으로부터, 도 18의 (A2)와 비교하여, 도전층으로서 제공된 구리층의 측면과 제 2 보호층의 측면 및 상면을 덮는 피복성이 양호한 제 3 보호막이 형성된 것이 확인되었다.
다음에, 도 3의 (C)에 도시된 공정과 마찬가지로, 제 1 보호막 및 제 3 보호막을 이방성 에칭에 의하여 자기 정합적으로 에칭하여 제 1 보호층 및 제 3 보호층을 형성하였다.
이 에칭으로서는 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의한 드라이 에칭을 이용하였다. 에칭 조건은 에칭 가스로서 삼염화 붕소와 염소의 혼합 가스(BCl3:Cl2=750sccm:150sccm)를 사용하고 전원 전력을 0W, 바이어스 전력을 1500W, 압력을 2.0Pa, 하부 전극 온도를 20℃로 하여 270초 동안 처리하였다. 상술한 에칭 조건에서의 에칭 속도는 제 1 보호막으로서 사용하는 티타늄막의 경우 86.1nm/min, 제 3 보호막으로서 사용하는 질화 실리콘막의 경우 31.4nm/min이었다.
얻어진 본 실시예의 시료의 단면 사진을 도 18의 (C1), (C2)에 나타내었다.
도 18의 (C1), (C2)로부터, 도전층으로서 사용하는 구리층의 측면 및 상면을 덮도록 제 2 보호층 및 제 3 보호층으로서 사용하는 질화 실리콘층이 형성되고, 구리층의 하면에 제 1 보호층으로서 사용하는 티타늄층이 형성된, 본 발명의 일 형태에 따른 전극 구조가 얻어진 것이 확인되었다. 구리층으로 덮이지 않은 티타늄층의 상면은 질화 실리콘층으로 덮여 있다.
도 18의 (C2)에서 구리층 위에 제공된 질화 실리콘층(제 2 보호층 및 제 3 보호층)의 두께는 129nm이고, 구리층의 측면과 질화 실리콘층의 측면 사이의 거리는 260nm이었다.
본 실시예의 전극 구조를, 트랜지스터의 반도체층에 접촉하는 한 쌍의 전극으로서 사용함으로써, 신뢰성이 높은 트랜지스터를 형성할 수 있다.
50: 영역
52: 개구부
102: 기판
104: 게이트 전극
104a: 게이트 전극
104b: 게이트 전극
105: 산화물 반도체층
106: 절연막
107: 산화물 반도체층
108: 절연막
109: 산화물 반도체층
110: 반도체층
112: 보호막
112a: 보호층
112b: 보호층
113: 보호막
113a: 보호층
113b: 보호층
114: 도전막
114a: 도전층
114b: 도전층
115a: 마스크
115b: 마스크
116a: 전극
116b: 전극
118a: 보호층
118b: 보호층
120: 보호막
120a: 보호층
120b: 보호층
122: 절연막
124: 절연막
126: 게이트 전극
131_1: 트랜지스터
131_2: 트랜지스터
132: 액정 소자
133_1: 용량 소자
133_2: 용량 소자
134: 트랜지스터
135: 발광 소자
200: 트랜지스터
210: 트랜지스터
220: 트랜지스터
230: 트랜지스터
301: 화소
302: 기판
304a: 도전층
304b: 도전층
304c: 도전층
304f: 도전층
305: 절연막
306: 절연막
307: 반도체막
308a: 반도체층
308b: 반도체층
308c: 층
308d: 반도체층
309: 보호막
310: 도전막
311: 보호막
312a: 보호층
312b: 보호층
312c: 보호층
312d: 보호층
312e: 보호층
312f: 보호층
312g: 보호층
313a: 도전층
313b: 도전층
313c: 도전층
313d: 도전층
313e: 도전층
313f: 도전층
314a: 보호층
314b: 보호층
314c: 보호층
314d: 보호층
314e: 보호층
315: 절연막
316: 절연막
317: 절연막
318: 절연막
319: 도전막
320a: 도전층
320b: 도전층
321: 액정층
322: 액정 소자
323: 배향막
324a: 보호층
324b: 보호층
324c: 보호층
324d: 보호층
324e: 보호층
342: 기판
344: 차광막
346: 유색막
348: 절연막
350: 도전층
352: 배향막
362: 개구부
362c: 개구부
364a: 개구부
364b: 개구부
364c: 개구부
401: 화소부
402: 트랜지스터
403: 트랜지스터
404: 주사선 구동 회로
405: 용량 소자
406: 신호선 구동 회로
407: 주사선
409: 신호선
415: 용량선
7100: 텔레비전 장치
7101: 하우징
7103: 표시부
7105: 스탠드
7107: 표시부
7109: 조작 키
7110: 리모트 컨트롤러
7201: 본체
7202: 하우징
7203: 표시부
7204: 키보드
7205: 외부 접속 포트
7206: 포인팅 디바이스
7301: 하우징
7302: 하우징
7303: 연결부
7304: 표시부
7305: 표시부
7306: 스피커부
7307: 기록 매체 삽입부
7308: LED 램프
7309: 조작 키
7310: 접속 단자
7311: 센서
7312: 마이크로폰
7400: 휴대 전화기
7401: 하우징
7402: 표시부
7403: 조작 버튼
7404: 외부 접속 포트
7405: 스피커
7406: 마이크로폰
7450: 컴퓨터
7451L: 하우징
7451R: 하우징
7452L: 표시부
7452R: 표시부
7453: 조작 버튼
7454: 힌지
7455L: 왼쪽 스피커
7455R: 오른쪽 스피커
7456: 외부 접속 포트

Claims (20)

  1. 반도체 장치에 있어서,
    반도체층과;
    게이트 전극과;
    상기 반도체층과 상기 게이트 전극 사이의 게이트 절연막과;
    제 1 보호층과;
    도전층과;
    제 2 보호층과;
    제 3 보호층을 포함하고,
    상기 제 1 보호층의 하면은 상기 반도체층에 접촉하고,
    상기 도전층의 하면은 상기 제 1 보호층에 접촉하고,
    상기 도전층의 상면은 상기 제 2 보호층에 접촉하고,
    상기 도전층의 측면은 상기 제 3 보호층에 접촉하고,
    상기 제 1 보호층은 도전성을 갖고,
    상기 도전층은 구리, 알루미늄, 금, 또는 은을 함유하고,
    상기 제 3 보호층의 하단부는 상기 제 1 보호층의 상단부에 접촉하는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체 장치에 있어서,
    반도체층과;
    게이트 전극과;
    상기 반도체층과 상기 게이트 전극 사이의 게이트 절연막과;
    제 1 보호층과;
    도전층과;
    제 2 보호층과;
    제 3 보호층을 포함하고,
    상기 제 1 보호층의 하면은 상기 반도체층에 접촉하고,
    상기 제 1 보호층의 상면은 상기 도전층 및 상기 제 3 보호층에 접촉하고,
    상기 도전층의 측면은 상기 제 3 보호층에 접촉하고,
    상기 제 2 보호층의 하면은 상기 도전층 및 상기 제 3 보호층에 접촉하고,
    상기 제 1 보호층은 도전성을 갖고,
    상기 도전층은 구리, 알루미늄, 금, 또는 은을 함유하고,
    상기 제 3 보호층의 하단부는 상기 제 1 보호층의 상단부에 접촉하는, 반도체 장치.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 제 2 보호층의 측면은 상기 제 3 보호층에 접촉하는, 반도체 장치.
  11. 제 1 항 또는 제 9 항에 있어서,
    상기 도전층의 상기 측면은 곡면을 갖는, 반도체 장치.
  12. 제 1 항 또는 제 9 항에 있어서,
    상기 도전층의 상기 하면의 전체가 상기 제 1 보호층에 접촉하는, 반도체 장치.
  13. 제 1 항 또는 제 9 항에 있어서,
    상기 도전층의 상기 상면의 전체가 상기 제 2 보호층에 접촉하는, 반도체 장치.
  14. 제 1 항 또는 제 9 항에 있어서,
    상기 도전층의 상기 측면의 전체가 상기 제 3 보호층에 접촉하는, 반도체 장치.
  15. 제 1 항 또는 제 9 항에 있어서,
    상기 제 2 보호층 및 상기 제 3 보호층 각각은 절연체인, 반도체 장치.
  16. 제 1 항 또는 제 9 항에 있어서,
    상기 반도체층 중 상기 제 1 보호층에 접촉하는 영역의 두께는 상기 반도체층 중 나머지 영역의 두께보다 두꺼운, 반도체 장치.
  17. 반도체 장치의 제작 방법에 있어서,
    게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 반도체층을 형성하는 단계와;
    상기 반도체층 위에 도전성을 갖는 제 1 보호막을 형성하는 단계와;
    상기 제 1 보호막 위에 구리, 알루미늄, 금, 또는 은을 함유한 도전막을 형성하는 단계와;
    상기 도전막 위에 제 2 보호막을 형성하는 단계와;
    상기 제 2 보호막을 가공하여 제 2 보호층을 형성하는 단계와;
    상기 도전막을 가공하여 도전층을 형성하는 단계와;
    상기 제 2 보호층의 측면과 상면 및 상기 도전층의 측면에 접촉하는 제 3 보호막을 형성하는 단계와;
    이방성 에칭에 의하여 상기 제 3 보호막 및 상기 제 1 보호막을 가공하여, 상기 도전층의 상기 측면에 접촉하는 제 3 보호층과, 상기 도전층과 상기 반도체층 사이의 제 1 보호층을 각각 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  18. 제 17 항에 있어서,
    상기 제 2 보호층은 상기 도전막을 가공하는 동안 마스크로서 이용되는, 반도체 장치의 제작 방법.
  19. 제 17 항에 있어서,
    상기 제 2 보호막으로부터 상기 제 2 보호층을 형성하는 데에 드라이 에칭법이 이용되는, 반도체 장치의 제작 방법.
  20. 제 17 항에 있어서,
    상기 도전막으로부터 상기 도전층을 형성하는 데에 웨트 에칭법이 이용되는, 반도체 장치의 제작 방법.

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