JP6006558B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、酸化物半導体を用いた半導体装置及びその製造方法に関する。なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタ（薄膜トランジスタなど）が挙げられる。また、液晶表示装置などの表示装置も半導体装置に含まれる。
トランジスタを用いた表示装置（例えば液晶パネル、有機ＥＬパネル）において、画面サイズが大型化する傾向にある。画面サイズの大型化に伴い、トランジスタ等のアクティブ素子を用いる表示装置の場合、配線抵抗により素子に印加される電圧が、接続されている配線の位置で異なってしまい、表示ムラや階調不良などの表示品質が低下するといった問題があった。
配線または信号線などに用いる材料として、従来アルミニウム膜が広く用いられていたが、さらなる低抵抗化のために銅膜を用いる研究開発が盛んに行われている。
しかしながら、銅膜は、下地膜との密着性が弱いことや、トランジスタの半導体層に拡散してトランジスタ特性を悪化させ易いといった欠点を有する。
なお、トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている（例えば特許文献１，２）。
シリコン系半導体材料を用いたトランジスタにおいて、配線または信号線などに銅膜を用い、当該銅膜の銅元素が半導体層に拡散しない構造については研究開発が盛んに行われているが、酸化物半導体を用いたトランジスタに当該構造を適用するには最適な作製方法、または最適な構造になっていないといった問題があった。
また、酸化物半導体膜を用いたトランジスタにおいて、配線または信号線などに銅膜を用い、銅膜の拡散抑制のためにバリア膜を用いた場合、当該銅膜の銅元素が当該酸化物半導体膜に拡散しない構造とし、当該酸化物半導体膜の電気特性に影響を与えないようにするには、マスク枚数が増加し製造コストが増加するといった問題があった。
特開２００７−１２３８６１号公報 特開２００７−０９６０５５号公報
本発明の一態様では、酸化物半導体膜を用いたトランジスタにおいて、配線または信号線などに銅を含有する金属膜を用い、安定した電気特性を有し、信頼性の高い半導体装置を提供する。また、本発明の一態様では、当該半導体装置の作製方法を提供する。
以下に本発明の一態様について説明する。
酸化物半導体膜を用いたトランジスタにおいて、ボトムゲート構造とし、酸化物半導体膜に接して、ソース電極及びドレイン電極を形成する。ソース電極及びドレイン電極は、第１の金属膜と、第１の金属膜上に形成された第２の金属膜と、第２の金属膜上に形成された第３の金属膜により構成され、第２の金属膜に銅を含有する膜を用いる。また、第２の金属膜は第１の金属膜及び第３の金属膜の端部より内側に形成されるとよい。第２の金属膜を第１の金属膜及び第３の金属膜よりも内側に形成することで、チャネル形成領域から離れた位置に形成することができるため、チャネル形成領域に拡散する可能性のある銅元素を低減することができる。
以下に本発明の様々な態様について説明する。
本発明の一態様は、ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜と接し、前記ゲート電極と重畳する位置に形成されたチャネル形成領域を含む酸化物半導体膜と、前記酸化物半導体膜上に形成されたソース電極及びドレイン電極と、前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極上に形成された酸化物絶縁膜と、を有し、前記ソース電極及び前記ドレイン電極それぞれは、前記チャネル形成領域の端に位置する端部を有する第１の金属膜と、前記第１の金属膜上に形成された銅を含有する第２の金属膜と、前記第２の金属膜上に形成された第３の金属膜と、を有し、前記第２の金属膜は、前記第１の金属膜の端部より内側に形成されること特徴とする半導体装置である。
また、本発明の一態様において、前記チャネル形成領域に位置する前記酸化物半導体膜は、前記第１の金属膜が接した前記酸化物半導体膜よりも膜厚が薄いとよい。
また、本発明の一態様において、前記第２の金属膜は、前記第３の金属膜の前記チャネル形成領域側の端部より内側に形成されるとよい。
また、本発明の一態様において、前記第２の金属膜の前記チャネル形成領域側の端部は、前記酸化物半導体膜と重畳しない位置に形成されているとよい。
また、本発明の一態様において、前記第２の金属膜の前記チャネル形成領域側の端部を覆う保護膜を有するとよい。
また、本発明の一態様において、前記第１の金属膜及び前記第３の金属膜の少なくとも一方は、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属、または金属窒化物からなるとよい。
また、本発明の一態様において、前記酸化物半導体膜は、インジウム酸化物、亜鉛酸化物、ガリウム酸化物、及びスズ酸化物の群から選択された少なくとも一つの酸化物を含む膜であるとよい。
また、本発明の一態様において、前記酸化物半導体膜はＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜であるとよい。
また、本発明の一態様において、前記酸化物半導体膜は、結晶部を含み、前記結晶部は、ｃ軸が前記酸化物半導体膜の被形成面の法線ベクトルに平行な方向に揃うとよい。
本発明の一態様は、ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜と接し、前記ゲート電極と重畳する位置にチャネル形成領域を含む酸化物半導体膜を形成し、前記酸化物半導体膜上に第１の金属膜を形成し、前記第１の金属膜上に銅を含有する第２の金属膜を形成し、前記第２の金属膜上に第３の金属膜を形成し、前記第３の金属膜上にマスクを形成し、前記マスクをマスクとした第１のエッチングにより前記第３の金属膜及び前記第２の金属膜それぞれの一部を除去し、前記マスクをマスクとした第２のエッチングにより前記第１の金属膜の一部を除去することで、前記第１の金属膜、前記第２の金属膜及び前記第３の金属膜からなるソース電極及びドレイン電極を形成し、前記マスクを除去し、前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極上に酸化物絶縁膜を形成し、前記第１の金属膜は、前記チャネル形成領域の端に位置する端部を有し、前記第１のエッチングの際に、前記マスクよりも内側に前記第２の金属膜を後退させることで、前記第２の金属膜は、前記第１の金属膜の端部より内側に形成されること特徴とする半導体装置の製造方法である。
本発明の一態様において、前記第２のエッチングの際に前記酸化物半導体膜の一部を除去することで、前記チャネル形成領域に位置する前記酸化物半導体膜は、前記第１の金属膜が接した前記酸化物半導体膜よりも膜厚が薄くなるとよい。
また、本発明の一態様において、前記第２の金属膜は、前記第３の金属膜の前記チャネル形成領域側の端部より内側に形成されるとよい。
また、本発明の一態様において、前記第１のエッチングの際に、前記第２の金属膜の前記チャネル形成領域側の端部を前記酸化物半導体膜と重畳しない位置まで後退させるとよい。
また、本発明の一態様において、前記マスクを除去した後で、且つ前記酸化物絶縁膜を形成する前に、前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極上に保護膜を形成し、前記保護膜の一部を選択的に除去することで、前記第２の金属膜の前記チャネル形成領域側の端部を覆う保護膜を残すとよい。
また、本発明の一態様において、前記第１の金属膜及び前記第３の金属膜の少なくとも一方は、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属、または金属窒化物からなるとよい。
また、本発明の一態様において、前記酸化物半導体膜は、インジウム酸化物、亜鉛酸化物、ガリウム酸化物、及びスズ酸化物の群から選択された少なくとも一つの酸化物を含む膜であるとよい。
また、本発明の一態様において、前記酸化物半導体膜はＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜であるとよい。
また、本発明の一態様において、前記酸化物半導体膜は、結晶部を含み、前記結晶部は、ｃ軸が前記酸化物半導体膜の被形成面の法線ベクトルに平行な方向に揃うとよい。
本発明の一態様を適用することで、酸化物半導体膜を用いたトランジスタにおいて、配線または信号線などに銅を含有する金属膜を用い、安定した電気特性を有し、信頼性の高い半導体装置を提供することができる。また、本発明の一態様を適用することで、当該半導体装置の作製方法を提供することができる。
（Ａ）は半導体装置の構成例１を示す平面図、（Ｂ）は（Ａ）のＸ１−Ｙ１における断面図、（Ｃ）は（Ａ）のＶ１−Ｗ１における断面図。 （Ａ）〜（Ｅ）は図１に示す半導体装置の作製方法を説明する断面図。 （Ａ）〜（Ｄ）は図１に示す半導体装置の作製方法を説明する断面図。 （Ａ）は半導体装置の構成例２を示す平面図、（Ｂ）は（Ａ）のＸ２−Ｙ２における断面図、（Ｃ）は（Ａ）のＶ２−Ｗ２における断面図。 （Ａ）〜（Ｄ）は図４に示す半導体装置の作製方法を説明する断面図。 （Ａ）は半導体装置の構成例３を示す平面図、（Ｂ）は（Ａ）のＸ３−Ｙ３における断面図、（Ｃ）は（Ａ）のＶ３−Ｗ３における断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図６を用いて説明する。
〈半導体装置の構成例１〉
図１にトランジスタ１５０を有する半導体装置の構成例を示す。図１（Ａ）は、半導体装置の平面図であり、図１（Ｂ）は、図１（Ａ）のＸ１−Ｙ１における断面図であり、図１（Ｃ）は、図１（Ａ）のＶ１−Ｗ１における断面図である。なお、図１（Ａ）では煩雑になることを避けるため、トランジスタ１５０の構成要素の一部（例えば、ゲート絶縁膜１０６等）を省略して図示している。
図１に示すトランジスタ１５０は、基板１０２上に形成されたゲート電極１０４と、ゲート電極１０４上に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６と接し、ゲート電極１０４と重畳する位置に形成されたチャネル形成領域１０８ａを含む酸化物半導体膜１０８と、酸化物半導体膜１０８上に形成されたソース電極１１０及びドレイン電極１１２と、酸化物半導体膜１０８、ソース電極１１０、及びドレイン電極１１２上に形成された酸化物絶縁膜１１４と、を有し、ソース電極１１０及びドレイン電極１１２は、第１の金属膜１１０ａ、１１２ａと、第１の金属膜１１０ａ、１１２ａ上に形成された第２の金属膜１１０ｂ、１１２ｂと、第２の金属膜１１０ｂ、１１２ｂ上に形成された第３の金属膜１１０ｃ、１１２ｃと、を有し、第２の金属膜１１０ｂ、１１２ｂは、第１の金属膜１１０ａ、１１２ａ及び第３の金属膜１１０ｃ、１１２ｃの端部より内側に形成され、チャネル形成領域１０８ａ（第１の金属膜１１０ａ、１１２ａが接していない酸化物半導体膜１０８）が第１の金属膜１１０ａ、１１２ａが接した酸化物半導体膜１０８よりも膜厚が薄い構成である。なお、酸化物半導体膜１０８の詳細な説明については後述する。
また、ゲート電極１０４は、第１のゲート電極１０４ａと第２のゲート電極１０４ｂにより構成されている。第１のゲート電極１０４ａは、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属または金属窒化物を用いると好ましい。また、第２のゲート電極１０４ｂは、銅元素を含む金属材料とすることが好ましく、より好ましくは銅を主成分とする金属材料（即ち銅を５０質量％超含有する金属材料）とすることである。例えば、本実施の形態においては、第１のゲート電極１０４ａとして、タングステン膜を用い、第２のゲート電極１０４ｂとして銅膜を用いる。このような積層構造のゲート電極１０４とすることで、低抵抗なゲート電極１０４とすることができる。なお、第１のゲート電極１０４ａを設けることにより、基板１０２と第２のゲート電極１０４ｂとして用いる銅膜との密着性を向上させる、及び／または第２のゲート電極１０４ｂとして用いる銅膜の拡散を抑制することができる。
また、ゲート絶縁膜１０６は、第１のゲート絶縁膜１０６ａと第２のゲート絶縁膜１０６ｂにより構成されている。第１のゲート絶縁膜１０６ａは、第２のゲート電極１０４ｂとして用いる銅膜の拡散を抑制する機能を有していれば良く、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム、窒化酸化アルミニウム膜などを用いることができる。また、第２のゲート絶縁膜１０６ｂは、後に形成される酸化物半導体膜１０８に酸素を供給できる機能を有していれば良く、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。例えば、本実施の形態においては、第１のゲート絶縁膜１０６ａとして、窒化シリコン膜を用い、第２のゲート絶縁膜１０６ｂとして、酸化窒化シリコン膜を用いる。このような積層構造のゲート絶縁膜１０６とすることで、ゲート電極１０４として用いた銅膜の拡散を抑制し、且つ後に形成される酸化物半導体膜に酸素を供給させることができる。
また、ソース電極１１０は、第１の金属膜１１０ａと、第２の金属膜１１０ｂと、第３の金属膜１１０ｃにより構成され、ドレイン電極１１２は、第１の金属膜１１２ａと、第２の金属膜１１２ｂと、第３の金属膜１１２ｃにより構成されている。また、第２の金属膜１１０ｂ、１１２ｂは、第１の金属膜１１０ａ、１１２ａ、及び第３の金属膜１１０ｃ、１１２ｃの端部より内側に形成される。
第１の金属膜１１０ａ、１１２ａ、及び第３の金属膜１１０ｃ、１１２ｃとしては、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属、または金属窒化物を用いると好ましい。また、第２の金属膜１１０ｂ、１１２ｂとしては、銅元素を含む金属材料とすることが好ましく、より好ましくは銅を主成分とする金属材料とすることである。
例えば、本実施の形態においては、第１の金属膜１１０ａ、１１２ａとしてはタングステン膜を用い、第２の金属膜１１０ｂ、１１２ｂとしては銅膜を用い、第３の金属膜１１０ｃ、１１２ｃとしては窒化モリブデン膜を用いる。
第１の金属膜１１０ａ、１１２ａ、及び第３の金属膜１１０ｃ、１１０ｃは、第２の金属膜１１０ｂ、１１２ｂとして用いる銅膜の拡散を抑制するバリアメタルとしての機能を有する。また、第２の金属膜１１０ｂ、１１２ｂは、第１の金属膜１１０ａ、１１２ａ、及び第３の金属膜１１０ｃ、１１２ｃよりも内側に形成されているため、チャネル形成領域１０８ａから離れた位置に形成されることになる。したがって、チャネル形成領域１０８ａに拡散する銅元素を低減することができる。
このような構成とすることで、低抵抗なソース電極１１０、及びドレイン電極１１２とすることができ、且つソース電極１１０、及びドレイン電極１１２として用いる銅膜の外部への拡散を抑制することができる。
また、チャネル形成領域１０８ａは、第１の金属膜１１０ａ、１１２ａが接した酸化物半導体膜１０８よりも膜厚が薄い。このような構成とすることで、例えば、ソース電極１１０及びドレイン電極１１２の形成時において、酸化物半導体膜１０８に銅元素が付着したとしても、酸化物半導体膜１０８の一部を部分的に除去して薄くすることで、チャネル形成領域１０８ａを形成するため、ソース電極１１０及びドレイン電極１１２の形成時に付着する銅元素を除去することができる。
また、酸化物絶縁膜１１４は、酸化物半導体膜１０８（より詳しくはチャネル形成領域１０８ａ）に接して設けられるため、酸化物半導体膜１０８へ酸素を供給することができる。したがって、酸化物半導体膜１０８に生じた酸素欠損は、当該酸化物絶縁膜１１４から供給される酸素にて補填される。
また、半導体装置は、酸化物絶縁膜１１４上に、さらに保護絶縁膜１１６と、保護絶縁膜１１６上に形成された平坦化絶縁膜１１８と、を含む構成としてもよい。保護絶縁膜１１６により、酸化物絶縁膜１１４に含まれる酸素を外部に拡散するのを抑制することができる。保護絶縁膜１１６としては、例えば、酸化アルミニウム膜、または窒化シリコン膜などを用いることができる。本実施の形態においては、保護絶縁膜１１６として、酸化アルミニウム膜を用いる。
なお、その他の構成要素の詳細については、後述する半導体装置の作製方法において、図２及び図３を用いて図１に示すトランジスタ１５０を有する半導体装置の作製方法の一例を説明する。
［酸化物半導体膜の詳細な説明］
酸化物半導体膜１０８は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書等において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射によるトランジスタの電気特性の変動を低減することが可能である。また、しきい値の変動、及びバラツキを抑制できる。よって、当該トランジスタは信頼性が高い。
また、結晶部または結晶性を有する酸化物半導体膜では、よりバルク内欠陥を低減することができる。さらに、結晶部または結晶性を有する酸化物半導体膜表面の平坦性を高めることによって、該酸化物半導体膜を用いたトランジスタは、アモルファス状態の酸化物半導体膜を用いたトランジスタ以上の電界効果移動度を得ることができる。酸化物半導体膜表面の平坦性を高めるためには、平坦な表面上に酸化物半導体膜を形成することが好ましく、具体的には、平坦面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、日本工業規格ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
Figure 0006006558
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
また、酸化物半導体膜は、シリコンの１．１ｅＶよりも大きい禁制帯幅を持つ酸化物半導体を適用することが好ましく、例えば、禁制帯幅が３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ系酸化物、禁制帯幅が約３．０ｅＶである酸化インジウム、禁制帯幅が約３．０ｅＶであるインジウム錫酸化物、禁制帯幅が約３．３ｅＶであるインジウムガリウム酸化物、禁制帯幅が約２．７ｅＶであるインジウム亜鉛酸化物、禁制帯幅が約３．３ｅＶである酸化錫、禁制帯幅が約３．３７ｅＶである酸化亜鉛などを好ましく用いることができる。このような材料を用いることにより、トランジスタのオフ電流を極めて低く保つことが可能である。ただし、本発明の一態様では、酸化物半導体膜の禁制帯幅は３．１ｅＶ以上であることがより好ましい。
また、酸化物半導体膜に用いる酸化物半導体としては、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、及びガリウム（Ｇａ）の群から選ばれた少なくとも一つを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとしてスズ（Ｓｎ）を有することが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素もしくは複数の金属元素、または上記のスタビライザーとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
また、酸化物半導体膜の成膜工程において、酸化物半導体膜に水素、または水がなるべく含まれないことが好ましい。例えば、酸化物半導体膜の成膜工程の前処理として、スパッタリング装置の予備加熱室で基板を予備加熱し、基板に吸着した水素、水分などの不純物を脱離し排気することが好ましい。また、酸化物半導体膜の成膜時、残留水分が排気された成膜室（成膜チャンバーともいう）で行うことが好ましい。
なお、予備加熱室、及び成膜室の水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した、予備加熱室、及び成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、酸化物半導体膜に含まれる水素、水分などの不純物の濃度を低減できる。
なお、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。
酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で作製するためのターゲットとしては、例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットや、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の金属酸化物ターゲットや、原子数比がＩｎ：Ｇａ：Ｚｎ＝２：１：３の金属酸化物ターゲットを用いることができる。ただし、酸化物半導体膜に用いることのできるターゲットは、これらのターゲットの材料、及び組成に限定されるものではない。
また、酸化物半導体膜を上述した金属酸化物ターゲットを用いて形成した場合、ターゲットの組成と、基板上に形成される薄膜の組成とが異なる場合がある。例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを用いた場合、成膜条件にも依存するが、薄膜である酸化物半導体膜の組成比は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．６〜０．８となる場合がある。これは、酸化物半導体膜の成膜中において、Ｚｎが昇華する、またはＩｎ、Ｇａ、Ｚｎの各成分のスパッタリングレートが異なるためであると考えられる。
したがって、所望の組成比の薄膜を形成したい場合においては、予め金属酸化物ターゲットの組成比を調整する必要がある。例えば、薄膜である酸化物半導体膜の組成比を、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１とする場合においては、金属酸化物ターゲットの組成比を、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．５とすればよい。すなわち、金属酸化物ターゲットのＺｎの含有量を予め多くすればよい。ただし、ターゲットの組成比は、上記数値に限定されず、成膜条件や、形成される薄膜の組成により適宜調整することができる。また、金属酸化物ターゲットのＺｎの含有量を多くすることにより、得られる薄膜の結晶性が向上するため好ましい。
また、金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。
また、酸化物半導体膜を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基、または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体膜として、ＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を形成する方法としては、三つ挙げられる。一つめは、成膜温度を１００℃以上４５０℃以下として酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。二つめは、酸化物半導体膜を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。三つめは、一層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
また、基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる水素や水などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減されるため好ましい。また、酸化物半導体膜を、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、塗布法などで成膜してもよい。
なお、酸化物半導体膜として、ＣＡＡＣ−ＯＳ膜以外の結晶性を有する酸化物半導体膜（単結晶または微結晶）を成膜する場合には、成膜温度は特に限定されない。
また、酸化物半導体膜の加工方法としては、ウエットエッチング法、またはドライエッチング法により酸化物半導体膜のエッチングを行うことができる。ドライエッチング法のエッチングガスには、ＢＣｌ３、Ｃｌ２、Ｏ２等を用いることができる。エッチング速度の向上にはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いることができる。
また、酸化物半導体膜の形成後、酸化物半導体膜に対して、熱処理を行ってもよい。当該熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。当該熱処理を行うことで、酸化物半導体膜に含まれる過剰な水素（水や水酸基を含む）を除去することが可能である。なお、当該熱処理は、本明細書等において、脱水化処理（脱水素化処理）と記す場合がある。
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体膜は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は、電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、当該熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
また、上述の脱水化処理（脱水素化処理）を行うと、酸化物半導体膜を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。よって、脱水化処理（脱水素化処理）を行った場合、酸化物半導体膜中に、酸素を供給することが好ましい。酸化物半導体膜中に酸素を供給することにより、膜中の酸素欠損を補填することができる。
酸化物半導体膜中の酸素欠損を補填する方法の一例としては、酸化物半導体膜に対して脱水化処理（脱水素化処理）を行った後、同じ炉に高純度の酸素ガス、二窒化酸素ガス、高純度の亜酸化窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｍ以下の空気）を導入すればよい。酸素ガス、または二窒化酸素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガス、または二窒化酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（即ち、酸素ガスまたは二窒化酸素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、酸化物半導体膜中に酸素を供給する方法の一例としては、酸化物半導体膜に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を添加することで、酸化物半導体膜中に酸素を供給してもよい。酸素の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
また、酸化物半導体膜中に酸素を供給する方法の一例としては、下地絶縁膜、または後に形成されるゲート絶縁膜等を加熱することにより、酸素の一部を脱離させ、酸化物半導体膜に酸素を供給してもよい。
上述のように、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化し、脱水化処理（脱水素化処理）によって同時に減少してしまった酸素を酸化物半導体に加える、または過剰な酸素を供給し酸化物半導体膜の酸素欠損を補填することが好ましい。また、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、または過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、電気的にｉ型（真性）化またはｉ型に限りなく近い酸化物半導体膜とすることができる。具体的には、酸化物半導体膜中の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜では、ドナーに由来するキャリアが極めて少なく（ゼロに近い）、キャリア濃度が１×１０１２／ｃｍ３
未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは、１．４５×１０１０／ｃｍ３未満となる。このような酸化物半導体膜を用いたトランジスタにおいて、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは１０ｚＡ以下、さらに好ましくは１００ｙＡ（１ｙＡ（ヨクトアンペア）は１×１０−２４Ａ）以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタとすることができる。
〈半導体装置の作製方法１〉
まず、基板１０２上に第１のゲート電極１０４ａ、及び第２のゲート電極１０４ｂを含むゲート電極１０４を形成する（図２（Ａ）参照）。
使用できる基板１０２に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などの電子工業用に使われる各種ガラス基板を用いることが出来る。なお、基板としては、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が６５０℃以上７５０℃以下（より好ましくは、７００℃以上７４０℃以下）である基板を用いることが好ましい。
また、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板の縮みによって、微細な加工が困難になる場合がある。そのため、前述したような大型ガラス基板を基板として用いる場合、縮みの少ないものを用いることが好ましい。例えば、基板として、好ましくは４５０℃、より好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が２０ｐｐｍ以下、好ましくは１０ｐｐｍ以下、さらに好ましくは５ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１０２上に下地絶縁膜を設けてもよい。下地絶縁膜としては、プラズマＣＶＤ法またはスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。
ゲート電極１０４（第１のゲート電極１０４ａ及び第２のゲート電極１０４ｂ）は、タングステン、タンタル、チタン、モリブデン、及び銅の中から選択される一以上の元素を含む材料を用いて形成することができる。本実施の形態では、第１のゲート電極１０４ａとして、スパッタリング法を用いて、膜厚２０ｎｍ以上１００ｎｍ以下の窒化タンタル膜を、第２のゲート電極１０４ｂとして、スパッタリング法を用いて、膜厚１００ｎｍ以上４００ｎｍ以下の銅膜を、それぞれ形成する。第１のゲート電極１０４ａにより、第２のゲート電極１０４ｂに用いる銅膜との密着性を向上させることができる。
なお、本実施の形態では、ゲート電極１０４を、第１のゲート電極１０４ａ、及び第２のゲート電極１０４ｂの積層構造としているが、この構成に限定されない。例えば、第２のゲート電極１０４ｂ上に、さらに第３のゲート電極を設けてもよい。第３のゲート電極としては、第１のゲート電極１０４ａと同様の材料を用いることができる。
次に、基板１０２、及びゲート電極１０４上に第１のゲート絶縁膜１０６ａ、及び第２のゲート絶縁膜１０６ｂを含むゲート絶縁膜１０６を形成する（図２（Ｂ）参照）。
第１のゲート絶縁膜１０６ａには、プラズマＣＶＤ法またはスパッタリング法等により形成する、膜厚１０ｎｍ以上５００ｎｍ以下、代表的には膜厚２００ｎｍ以上４００ｎｍ以下の窒化物絶縁膜を用いることが好ましい。窒化物絶縁膜としては、例えば、窒化シリコン膜、窒化酸化シリコン膜などが挙げられる。基板１０２及びゲート電極１０４と接する第１のゲート絶縁膜１０６ａとして、窒化物絶縁膜を用いることで、基板１０２またはゲート電極１０４からの不純物の拡散を抑制する効果を奏する。特にゲート電極１０４（より具体的には第２のゲート電極１０４ｂ）に銅元素を含む金属材料を用いた場合、第１のゲート絶縁膜１０６ａにより、トランジスタ中に拡散しうる銅元素を低減することができる。
本実施の形態では、第１のゲート絶縁膜１０６ａとしてプラズマＣＶＤ法を用いて形成する膜厚５０ｎｍの窒化シリコン膜を用いる。窒化シリコン膜の成膜ガスとしては、例えば、シラン（ＳｉＨ４）と窒素の混合ガス、または、シラン、窒素及びアンモニア（ＮＨ３）の混合ガス等を用いることができる。
第２のゲート絶縁膜１０６ｂには、プラズマＣＶＤ法またはスパッタリング法等により形成する、膜厚１０ｎｍ以上５００ｎｍ以下、代表的には５０ｎｍ以上１００ｎｍ以下の酸化物絶縁膜を用いることが好ましい。酸化物絶縁膜としては、例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜などが挙げられる。
本実施の形態では、第２のゲート絶縁膜１０６ｂとして、プラズマＣＶＤ法により膜厚２００ｎｍの酸化窒化シリコン膜を形成する。プラズマＣＶＤ法は、スパッタリング法と比較して、成膜タクトを縮小することができる。また、プラズマＣＶＤ法は、スパッタリング法よりも成膜した面内におけるバラツキが小さく、パーティクルの混入も起こりにくい。
なお、第２のゲート絶縁膜１０６ｂは、のちに形成される酸化物半導体膜１０８と接する絶縁膜であるため、酸素を含む絶縁膜とすることが好ましく、可能な限り水、水素などの不純物が含まれないことが好ましい。しかしながら、プラズマＣＶＤ法では、スパッタリング法と比較して膜中の水素濃度を低減させることが困難である。したがって、成膜後の第２のゲート絶縁膜１０６ｂに対して、水素原子の低減、より好ましくは除去を目的とした熱処理（脱水化または脱水素化処理）を行ってもよい。
熱処理の温度は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、または基板１０２の歪み点未満とする。熱処理としては、例えば、加熱処理装置の一つである電気炉に基板を導入し、ゲート絶縁膜１０６に対して真空（減圧）雰囲気下６５０℃において１時間の加熱処理を行う。
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、熱処理装置としてＧＲＴＡ装置を用いる場合には、その処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
熱処理によって、ゲート絶縁膜１０６の脱水化または脱水素化を行うことができ、トランジスタの特性変動を引き起こす水素、または水などの不純物が排除されたゲート絶縁膜１０６を形成することができる。
また、脱水化または脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
次に、ゲート絶縁膜１０６と接し、ゲート電極１０４と重畳する位置に酸化物半導体膜１０８を形成する（図２（Ｃ）参照）。
また、酸化物半導体膜１０８を形成後、当該酸化物半導体膜１０８に含まれる過剰な水素（水や水酸基を含む）を低減または除去（脱水化または脱水素化）するための熱処理を行うことが好ましい。熱処理の条件については、先の第２のゲート絶縁膜１０６ｂに対して実施する熱処理条件と同様の手法により行うことができる。
この熱処理によって、酸化物半導体膜１０８からｎ型の導電性を付与する不純物である水素を低減、より好ましくは除去することができる。また、第２のゲート絶縁膜１０６ｂとして酸素を含む絶縁膜を用いた場合、この熱処理によって第２のゲート絶縁膜１０６ｂに含まれる酸素が酸化物半導体膜１０８へと供給される。酸化物半導体膜１０８の脱水化または脱水素化処理によって同時に脱離する酸素を第２のゲート絶縁膜１０６ｂから供給することによって、酸化物半導体膜１０８の酸素欠損を補填することが可能である。
また、熱処理で酸化物半導体膜１０８を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の二窒化酸素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは二窒化酸素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは二窒化酸素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは二窒化酸素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは二窒化酸素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体膜１０８を構成する主成分材料である酸素を供給することによって、酸化物半導体膜１０８を高純度化及びｉ型（真性）化することができる。
脱水化または脱水素化のための熱処理は、トランジスタ１５０の作製工程の他の熱処理と兼ねてもよい。
次に、ゲート絶縁膜１０６、及び酸化物半導体膜１０８上に、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる第１の金属膜１０９ａ、第２の金属膜１０９ｂ、及び第３の金属膜１０９ｃを形成する（図２（Ｄ）参照）。
第１の金属膜１０９ａとしては、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属、または金属窒化物であると好ましい。本実施の形態においては、第１の金属膜１０９ａとして、スパッタリング法を用いて、膜厚５０ｎｍのタングステン膜を用いる。
また、第１の金属膜１０９ａを積層構造としても良い。例えば、第１の金属膜１０９ａの１層目として、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属膜とし、第１の金属膜１０９ａの２層目として、窒化タングステン、窒化タンタル、窒化チタン、及び窒化モリブデンの金属窒化物の積層構造などが挙げられる。
第１の金属膜１０９ａに求められる特性としては、酸化物半導体膜１０８と接するため、酸化物半導体膜１０８から酸素を引き抜き、ｎ型化させない材料を用いる、且つ第２の金属膜１０９ｂに用いる銅膜から酸化物半導体膜１０８に銅元素の拡散を抑制する材料（所謂バリアメタル材料）を用いることが望ましい。
第２の金属膜１０９ｂとしては、銅元素を含む膜であると好ましい。なお、銅にアルミニウム、金、銀、亜鉛、スズ、ニッケル等を数重量％添加した銅合金等を用いても良い。本実施の形態においては、第２の金属膜１０９ｂとして、スパッタリング法を用いて、膜厚２００ｎｍの銅膜を用いる。
第３の金属膜１０９ｃとしては、第１の金属膜１０９ａと同様の材料及び手法を用いることで形成できる。
次に、第３の金属膜１０９ｃ上にレジスト塗布及びパターニングを行い、エッチングマスクとしてのレジストマスク１１１を形成する（図２（Ｅ）参照）。
レジストマスク１１１は、感光性の樹脂を塗布した後に、該感光性の樹脂の所望の領域に露光、及び現像することで形成することができる。なお、感光性の樹脂は、ポジ型、ネガ型のいずれの樹脂を用いてもよい。また、レジストマスク１１１をインクジェット法で形成してもよい。レジストマスク１１１をインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、レジストマスク１１１をマスクとした第１のエッチングにより第３の金属膜１０９ｃ及び第２の金属膜１０９ｂそれぞれの一部を除去し、第３の金属膜１１０ｃ、１１２ｃ及び第２の金属膜１１０ｂ、１１２ｂを形成する（図３（Ａ）参照）。
第３の金属膜１０９ｃ及び第２の金属膜１０９ｂの除去方法としては、ウエットエッチング法を用いると好適である。また、ウエットエッチング法に用いる薬液としては、第１の金属膜１０９ａと選択比がとれる薬液を用いればよく、例えば、第１の金属膜１０９ａとして、タングステン膜を用い、第２の金属膜１０９ｂとして銅膜を用い、第３の金属膜１０９ｃとして窒化モリブデン膜を用いた場合の薬液は、水と過酸化水素水とカルボン酸の混合液、または、水とリン酸と硝酸と硫酸と硫酸カリウムの混合液等を用いることができる。
また、ウエットエッチングの時間を調整し、等方的にエッチングを行い、レジストマスク１１１よりも内側に第２の金属膜１１０ｂ、１１２ｂを後退させた形状とすると好ましい。また、第２の金属膜１１０ｂ、１１２ｂは、第３の金属膜１１０ｃ、１１２ｃよりも内側に形成すると好ましい。
次に、レジストマスク１１１をマスクとした第２のエッチングにより第１の金属膜１０９ａの一部を除去し、第１の金属膜１１０ａ、１１２ａを形成する（図３（Ｂ）参照）。
なお、第２のエッチングは、第１のエッチングによりパターニングされた第２の金属膜１１０ｂ、及び第２の金属膜１１２ｂそれぞれのチャネル形成領域側の端部より外側で、第１の金属膜１０９ａを除去する。
第１の金属膜１０９ａの除去方法としては、ドライエッチング法を用いると好適である。ドライエッチング法に用いるガスとしては、例えば、第１の金属膜１０９ａとして、タングステン膜を用いた場合、ＳＦ６とＯ２の混合ガス、またはＳＦ６とＢＣｌ３の混合ガス等を用いることができる。
また、第１の金属膜１０９ａの第２のエッチングの際に、酸化物半導体膜１０８の一部を除去し、チャネル形成領域１０８ａを形成する。このような構成とすることで、第２の金属膜１１０ｂ、１１２ｂ形成時に混入する可能性のある銅元素を酸化物半導体膜１０８から除去することができる。
次に、レジストマスク１１１を除去し、第１の金属膜１１０ａ、第２の金属膜１１０ｂ、及び第３の金属膜１１０ｃを含むソース電極１１０と、第１の金属膜１１２ａ、第２の金属膜１１２ｂ、及び第３の金属膜１１２ｃを含むドレイン電極１１２が形成される。なお、この段階でトランジスタ１５０が形成される（図３（Ｃ）参照）。
レジストマスク１１１の除去方法としては、剥離液を用いた湿式の除去方法、またはプラズマ処理等の乾式の除去方法、またはこれらの方法を組み合わせた除去方法等を用いることができる。
なお、ソース電極１１０、及びドレイン電極１１２の形成後、酸化物半導体膜１０８（より詳しくは、チャネル形成領域１０８ａ）の清浄化を行うと好ましい。酸化物半導体膜１０８の清浄化としては、例えば、酸素プラズマ処理、または希フッ化水素酸処理による洗浄処理などが効果的である。このような清浄化を行うことにより、ソース電極１１０、及びドレイン電極１１２形成時に用いたエッチングガス、またはレジストマスク１１２の残渣成分、第２の金属膜１１０ｂ、１１０ｂの残渣成分等を酸化物半導体膜１０８から除去することができ、酸化物半導体膜１０８をより高純度化することができる。
また、ソース電極１１０、及びドレイン電極１１２の形成後、熱処理を行ってもよい。当該熱処理の温度は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。
次に、トランジスタ１５０上、より詳しくはチャネル形成領域１０８ａ、ソース電極１１０、及びドレイン電極１１２上に酸化物絶縁膜１１４、保護絶縁膜１１６、及び平坦化絶縁膜１１８を形成する（図３（Ｄ）参照）。
酸化物絶縁膜１１４としては、プラズマＣＶＤ法、スパッタリング法により形成することができ、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、または酸化窒化アルミニウム膜等の酸化物絶縁膜を用いることができる。酸化物絶縁膜１１４の膜厚は５０ｎｍ以上５００ｎｍ以下とすることが好ましい。
また、酸化物絶縁膜１１４は、酸素過剰型の酸化物絶縁膜とすることが好ましい。酸素過剰型の酸化物絶縁膜とすることで、酸化物半導体膜１０８に好適に酸素を供給することができる。
また、酸化物絶縁膜１１４は、単層構造でもよく、積層構造としてもよい。例えば、第１の酸化物絶縁膜上に第２の酸化物絶縁膜を形成し、第１の酸化物絶縁膜と、第２の酸化物絶縁膜を異なる組成比とすることができる。
なお、酸化物絶縁膜１１４は、酸化物半導体膜１０８と接する絶縁膜であるため、ゲート絶縁膜１０６と同様に可能な限り水、水素などの不純物が含まれないことが好ましい。
また、酸化物絶縁膜１１４に対し、酸素を導入する処理を行っても良い。
酸素を導入する処理としては、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素の導入は、基板１０２の全面を一度に処理してもよいし、例えば、線状のイオンビームを用いてもよい。
酸素としては、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）、のいずれかが含まれている。また、酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。
また、例えば、イオン注入法で酸素の導入を行う場合、酸素のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましく、酸素導入処理後の酸化物絶縁膜１１４中の酸素の含有量は、酸化物絶縁膜１１４の化学量論的組成を超える程度とするのが好ましい。なお、酸素の注入深さは、注入条件により適宜制御すればよい。
保護絶縁膜１１６としては、プラズマＣＶＤ法、スパッタリング法により形成することができ、酸化シリコン膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いることができる。保護絶縁膜１１６の膜厚は５０ｎｍ以上５００ｎｍ以下とすることが好ましい。
なお、保護絶縁膜１１６は、酸化物絶縁膜１１４と同様に可能な限り水、水素などの不純物が含まれないことが好ましい。したがって、本実施の形態においては、成膜後の保護絶縁膜１１６に対して、水素原子の除去を目的とした熱処理（脱水化または脱水素化処理）を行う。
熱処理の温度は、例えば、２５０℃以上６００℃以下、好ましくは３００℃以上６００℃以下とすることができる。本実施の形態では、３５０℃、１時間の熱処理を行う。
また、平坦化絶縁膜１１８としては、トランジスタ１５０の凹凸を平坦化できればよく、例えば、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで平坦化絶縁膜１１８を形成してもよい。本実施の形態では、平坦化絶縁膜１１８として、１．５μｍのアクリル樹脂を用いる。
〈半導体装置の構成例２〉
図４にトランジスタ１６０を有する半導体装置の構成例を示す。図４（Ａ）は、半導体装置の平面図であり、図４（Ｂ）は、図４（Ａ）のＸ２−Ｙ２における断面図であり、図４（Ｃ）は、図４（Ａ）のＶ２−Ｗ２における断面図である。なお、図４（Ａ）では煩雑になることを避けるため、トランジスタ１６０の構成要素の一部（例えば、ゲート絶縁膜１０６等）を省略して図示している。
図４に示すトランジスタ１６０は、基板１０２上に形成されたゲート電極１０４と、ゲート電極１０４上に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６と接し、ゲート電極１０４と重畳する位置に形成されたチャネル形成領域１０８ａを含む酸化物半導体膜１０８と、酸化物半導体膜１０８上に形成されたソース電極１１０及びドレイン電極１１２と、ソース電極１１０及びドレイン電極１１２それぞれの側壁に形成された側壁保護膜１２０、１２２と、酸化物半導体膜１０８、ソース電極１１０、ドレイン電極１１２、及び側壁保護膜１２０、１２２上に形成された酸化物絶縁膜１１４と、を有し、ソース電極１１０及びドレイン電極１１２は、第１の金属膜１１０ａ、１１２ａと、第１の金属膜１１０ａ、１１２ａ上に形成された第２の金属膜１１０ｂ、１１２ｂと、第２の金属膜１１０ｂ、１１２ｂ上に形成された第３の金属膜１１０ｃ、１１２ｃと、を有し、第２の金属膜１１０ｂ、１１２ｂは、第１の金属膜１１０ａ、１１２ａ及び第３の金属膜１１０ｃ、１１２ｃそれぞれの端部より内側に形成され、チャネル形成領域１０８ａ（第１の金属膜１１０ａ、１１２ａが接していない酸化物半導体膜１０８）が第１の金属膜１１０ａ、１１２ａが接した酸化物半導体膜１０８よりも膜厚が薄い構成である。
また、ゲート電極１０４は、第１のゲート電極１０４ａと第２のゲート電極１０４ｂにより構成されている。第１のゲート電極１０４ａは、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属または金属窒化物を用いると好ましい。また、第２のゲート電極１０４ｂは、銅元素を含む金属材料とすることが好ましく、より好ましくは銅を主成分とする金属材料とすることである。例えば、本実施の形態においては、第１のゲート電極１０４ａとして、タングステン膜を用い、第２のゲート電極１０４ｂとして銅膜を用いる。このような積層構造のゲート電極１０４とすることで、低抵抗なゲート電極１０４とすることができる。なお、第１のゲート電極１０４ａを設けることにより、基板１０２と第２のゲート電極１０４ｂとして用いる銅膜との密着性を向上させる、及び／または第２のゲート電極１０４ｂとして用いる銅膜の拡散を抑制することができる。
また、ゲート絶縁膜１０６は、第１のゲート絶縁膜１０６ａと第２のゲート絶縁膜１０６ｂにより構成されている。第１のゲート絶縁膜１０６ａは、第２のゲート電極１０４ｂとして用いる銅膜の拡散を抑制する機能を有していれば良く、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム、窒化酸化アルミニウム膜などを用いることができる。また、第２のゲート絶縁膜１０６ｂは、後に形成される酸化物半導体膜１０８に酸素を供給できる機能を有していれば良く、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。例えば、本実施の形態においては、第１のゲート絶縁膜１０６ａとして、窒化シリコン膜を用い、第２のゲート絶縁膜１０６ｂとして、酸化窒化シリコン膜を用いる。このような積層構造のゲート絶縁膜１０６とすることで、ゲート電極１０４として用いた銅膜の拡散を抑制し、且つ後に形成される酸化物半導体膜に酸素を供給させることができる。
また、ソース電極１１０は、第１の金属膜１１０ａと、第２の金属膜１１０ｂと、第３の金属膜１１０ｃにより構成され、ドレイン電極１１２は、第１の金属膜１１２ａと、第２の金属膜１１２ｂと、第３の金属膜１１２ｃにより構成されている。また、第２の金属膜１１０ｂ、１１２ｂは、第１の金属膜１１０ａ、１１２ａ、及び第３の金属膜１１０ｃ、１１２ｃの端部より内側に形成される。
第１の金属膜１１０ａ、１１２ａ、及び第３の金属膜１１０ｃ、１１２ｃとしては、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属、または金属窒化物を用いると好ましい。また、第２の金属膜１１０ｂ、１１２ｂとしては、銅元素を含む金属材料とすることが好ましく、より好ましくは銅を主成分とする金属材料とすることである。
例えば、本実施の形態においては、第１の金属膜１１０ａ、１１２ａとしてはタングステン膜を用い、第２の金属膜１１０ｂ、１１２ｂとしては銅膜を用い、第３の金属膜１１０ｃ、１１２ｃとしては窒化モリブデン膜を用いる。
第１の金属膜１１０ａ、１１２ａ、及び第３の金属膜１１０ｃ、１１０ｃは、第２の金属膜１１０ｂ、１１２ｂとして用いる銅膜の拡散を抑制するバリアメタルとしての機能を有する。また、第２の金属膜１１０ｂ、１１２ｂは、第１の金属膜１１０ａ、１１２ａ、及び第３の金属膜１１０ｃ、１１２ｃよりも内側に形成されているため、チャネル形成領域１０８ａから離れた位置に形成されることになる。したがって、チャネル形成領域１０８ａに拡散する銅元素を低減することができる。
また、トランジスタ１６０においては、ソース電極１１０及びドレイン電極１１２それぞれの側壁に側壁保護膜１２０、１２２が設けられた構成である。このような構成とすることで、第２の金属膜１１０ｂ、１１２ｂとして用いる銅膜の横方向の拡散も抑制することができる。また、側壁保護膜１２０、１２２は、ソース電極１１０及びドレイン電極１１２を形成後、自己整合的に形成することができる。したがって、パターニング工程等を増加させることなく形成できるため、製造コストを低減させることが可能となる。
このような構成とすることで、低抵抗なソース電極１１０、及びドレイン電極１１２とすることができ、且つソース電極１１０、及びドレイン電極１１２として用いる銅膜の外部への拡散を抑制することができる。
また、チャネル形成領域１０８ａは、第１の金属膜１１０ａ、１１２ａが接した酸化物半導体膜１０８よりも膜厚が薄い。このような構成とすることで、例えば、ソース電極１１０及びドレイン電極１１２の形成時において、酸化物半導体膜１０８に銅元素が付着したとしても、酸化物半導体膜１０８の一部を部分的に除去して薄くすることで、チャネル形成領域１０８ａを形成するため、ソース電極１１０及びドレイン電極１１２の形成時に付着する銅元素を除去することができる。
また、酸化物絶縁膜１１４は、酸化物半導体膜１０８（より詳しくはチャネル形成領域１０８ａ）に接して設けられるため、酸化物半導体膜１０８へ酸素を供給することができる。したがって、酸化物半導体膜１０８に生じた酸素欠損は、当該酸化物絶縁膜１１４から供給される酸素にて補填される。
また、半導体装置は、酸化物絶縁膜１１４上に、さらに保護絶縁膜１１６と、保護絶縁膜１１６上に形成された平坦化絶縁膜１１８と、を含む構成としてもよい。保護絶縁膜１１６により、酸化物絶縁膜１１４に含まれる酸素を外部に拡散するのを抑制することができる。保護絶縁膜１１６としては、例えば、酸化アルミニウム膜、または窒化シリコン膜などを用いることができる。本実施の形態においては、保護絶縁膜１１６として、酸化アルミニウム膜を用いる。
なお、その他の構成要素の詳細については、後述する半導体装置の作製方法において、図５を用いて図４に示すトランジスタ１６０の作製方法の一例を説明する。
〈半導体装置の作製方法２〉
図３（Ｃ）に記載したトランジスタ１５０の作製方法と同様の工程にて、図５（Ａ）に示すトランジスタまで作製する（図５（Ａ）参照）。
次に、酸化物半導体膜１０８、ソース電極１１０、及びドレイン電極１１２上に側壁保護膜となる保護膜１１９を形成する（図５（Ｂ）参照）。
保護膜１１９としては、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いることができる。ただし、保護膜１１９に用いることのできる材料は、これらに限定されず、第２の金属膜１１０ｂ、１１２ｂとして用いる銅膜の拡散を抑制できる膜を用いれば良い。
次に、保護膜１１９の一部を選択的に除去することで、ソース電極１１０及びドレイン電極１１２の側壁に側壁保護膜１２０、１２２を、それぞれ形成する。なお、この段階でトランジスタ１６０が形成される（図５（Ｃ）参照）。
側壁保護膜１２０、１２２の形成方法としては、例えば、保護膜１１９を異方性エッチングにより全面エッチングを行い、ソース電極１１０及びドレイン電極１１２の側壁以外の保護膜１１９を除去することで形成することができる。このような形成方法とすることによって、自己整合的に側壁保護膜１２０、１２２を形成することができ、パターニング工程を削減できる。
なお、側壁保護膜１２０、１２２の形成時において、ソース電極１１０及びドレイン電極１１２上に保護膜１１９の一部が残るような構成としてもよい。
次に、酸化物半導体膜１０８、ソース電極１１０、ドレイン電極１１２、及び側壁保護膜１２０、１２２上に酸化物絶縁膜１１４、保護絶縁膜１１６、及び平坦化絶縁膜１１８を形成する（図５（Ｄ）参照）。
酸化物絶縁膜１１４、保護絶縁膜１１６、及び平坦化絶縁膜１１８については、先に記載したトランジスタ１５０の形成方法を参酌することで、形成することができる。
〈半導体装置の構成例３〉
図６にトランジスタ１７０を有する半導体装置の構成例を示す。図６（Ａ）は、半導体装置の平面図であり、図６（Ｂ）は、図６（Ａ）のＸ３−Ｙ３における断面図であり、図６（Ｃ）は、図６（Ａ）のＶ３−Ｗ３における断面図である。なお、図６（Ａ）では煩雑になることを避けるため、トランジスタ１７０の構成要素の一部（例えば、ゲート絶縁膜１０６等）を省略して図示している。
図６に示す半導体装置の構成例３は、第２の金属膜１１０ｂ，１１２ｂ及び第３の金属膜１１０ｃ，１１２ｃそれぞれのチャネル形成領域１０８ａ側の端部が、酸化物半導体膜１０８と重畳しない位置に形成されている点で、図１に示す半導体装置の構成例１と異なり、その他の点では半導体装置の構成例１と同様である。
半導体装置の構成例３においても半導体装置の構成例１と同様の効果を得ることができ、しかも、第２の金属膜１１０ｂ，１１２ｂの端部をチャネル形成領域１０８ａからより離しているため、チャネル形成領域１０８ａへの銅元素の拡散を抑制することができる。
〈半導体装置の作製方法３〉
半導体装置の作製方法３は、図３（Ａ）に示す工程が半導体装置の作製方法１と異なり、その他の工程は半導体装置の作製方法１と同様である。
半導体装置の作製方法３では、図３（Ａ）に示す工程において、レジストマスク１１１をマスクとした第１のエッチングにより第３の金属膜１０９ｃ及び第２の金属膜１０９ｂそれぞれの一部を除去し、第３の金属膜１１０ｃ、１１２ｃ及び第２の金属膜１１０ｂ、１１２ｂを形成する際に、ウエットエッチングの時間を調整することで、第３の金属膜１１０ｃ、１１２ｃ及び第２の金属膜１１０ｂ、１１２ｂそれぞれのチャネル形成領域側の端部を、酸化物半導体膜１０８と重畳しない位置まで後退させる。
なお、半導体装置の構成例３における第３の金属膜１１０ｃ、１１２ｃ及び第２の金属膜１１０ｂ、１１２ｂそれぞれのチャネル形成領域側の端部に、図５（Ｂ），（Ｃ）に示す工程を用いて半導体装置の構成例２の側壁保護膜１２０、１２２を形成するように変形して実施してもよい。これにより、半導体装置の構成例２と同様の効果を得ることができる。
１０２ 基板
１０４ ゲート電極
１０４ａ 第１のゲート電極
１０４ｂ 第２のゲート電極
１０６ ゲート絶縁膜
１０６ａ 第１のゲート絶縁膜
１０６ｂ 第２のゲート絶縁膜
１０８ 酸化物半導体膜
１０８ａ チャネル形成領域
１０９ａ 第１の金属膜
１０９ｂ 第２の金属膜
１０９ｃ 第３の金属膜
１１０ ソース電極
１１１ レジストマスク
１１２ ドレイン電極
１１０ａ，１１２ａ 第１の金属膜
１１０ｂ、１１２ｂ 第２の金属膜
１１０ｃ、１１２ｃ 第３の金属膜
１１４ 酸化物絶縁膜
１１６ 保護絶縁膜
１１８ 平坦化絶縁膜
１２０，１２２ 側壁保護膜
１５０，１６０，１７０ トランジスタ

Claims (16)

  1. ゲート電極と、
    前記ゲート電極上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜と接し、前記ゲート電極と重畳する位置に形成されたチャネル形成領域を含む酸化物半導体膜と、
    前記酸化物半導体膜上に形成されたソース電極及びドレイン電極と、
    前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極上に形成された酸化物絶縁膜と、
    を有し、
    前記ソース電極及び前記ドレイン電極それぞれは、前記チャネル形成領域の端に位置する端部を有する第１の金属膜と、前記第１の金属膜上に形成された銅を含有する第２の金属膜と、前記第２の金属膜上に形成された第３の金属膜と、を有し、
    前記第２の金属膜は、前記第１の金属膜の端部より内側に形成され、
    前記第２の金属膜の前記チャネル形成領域側の端部は、前記酸化物半導体膜と重畳しない位置に形成されていること特徴とする半導体装置。
  2. ゲート電極と、
    前記ゲート電極上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜と接し、前記ゲート電極と重畳する位置に形成されたチャネル形成領域を含む酸化物半導体膜と、
    前記酸化物半導体膜上に形成されたソース電極及びドレイン電極と、
    前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極上に形成された酸化物絶縁膜と、
    を有し、
    前記ソース電極及び前記ドレイン電極それぞれは、前記チャネル形成領域の端に位置する端部を有する第１の金属膜と、前記第１の金属膜上に形成された銅を含有する第２の金属膜と、前記第２の金属膜上に形成された第３の金属膜と、を有し、
    前記第２の金属膜は、前記第１の金属膜の端部より内側に形成され、
    前記第２の金属膜の前記チャネル形成領域側の端部を覆う保護膜を有し、
    前記酸化物絶縁膜は前記保護膜上に形成され、
    前記保護膜は、前記ソース電極及び前記ドレイン電極それぞれの側壁に形成されていること特徴とする半導体装置。
  3. 請求項１または２において、
    前記チャネル形成領域に位置する前記酸化物半導体膜は、前記第１の金属膜が接した前記酸化物半導体膜よりも膜厚が薄いことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記第２の金属膜は、前記第３の金属膜の前記チャネル形成領域側の端部より内側に形成されることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項において、
    前記第１の金属膜及び前記第３の金属膜の少なくとも一方は、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属、または金属窒化物からなることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、
    前記酸化物半導体膜は、インジウム酸化物、亜鉛酸化物、ガリウム酸化物、及びスズ酸化物の群から選択された少なくとも一つの酸化物を含む膜であることを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか一項において、
    前記酸化物半導体膜はＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜であることを特徴とする半導体装置。
  8. 請求項１乃至７のいずれか一項において、
    前記酸化物半導体膜は、結晶部を含み、
    前記結晶部は、ｃ軸が前記酸化物半導体膜の被形成面の法線ベクトルに平行な方向に揃うことを特徴とする半導体装置。
  9. ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜と接し、前記ゲート電極と重畳する位置にチャネル形成領域を含む酸化物半導体膜を形成し、
    前記酸化物半導体膜上に第１の金属膜を形成し、
    前記第１の金属膜上に銅を含有する第２の金属膜を形成し、
    前記第２の金属膜上に第３の金属膜を形成し、
    前記第３の金属膜上にマスクを形成し、
    前記マスクをマスクとした第１のエッチングにより前記第３の金属膜及び前記第２の金属膜それぞれの一部を除去し、
    前記マスクをマスクとした第２のエッチングにより前記第１の金属膜の一部を除去することで、前記第１の金属膜、前記第２の金属膜及び前記第３の金属膜からなるソース電極及びドレイン電極を形成し、
    前記マスクを除去し、
    前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極上に酸化物絶縁膜を形成し、
    前記第１の金属膜は、前記チャネル形成領域の端に位置する端部を有し、
    前記第１のエッチングの際に、前記マスクよりも内側に前記第２の金属膜を後退させることで、前記第２の金属膜は、前記第１の金属膜の端部より内側に形成され、
    前記第１のエッチングの際に、前記第２の金属膜の前記チャネル形成領域側の端部を前記酸化物半導体膜と重畳しない位置まで後退させること特徴とする半導体装置の製造方法。
  10. ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜と接し、前記ゲート電極と重畳する位置にチャネル形成領域を含む酸化物半導体膜を形成し、
    前記酸化物半導体膜上に第１の金属膜を形成し、
    前記第１の金属膜上に銅を含有する第２の金属膜を形成し、
    前記第２の金属膜上に第３の金属膜を形成し、
    前記第３の金属膜上にマスクを形成し、
    前記マスクをマスクとした第１のエッチングにより前記第３の金属膜及び前記第２の金属膜それぞれの一部を除去し、
    前記マスクをマスクとした第２のエッチングにより前記第１の金属膜の一部を除去することで、前記第１の金属膜、前記第２の金属膜及び前記第３の金属膜からなるソース電極及びドレイン電極を形成し、
    前記マスクを除去し、
    前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極上に保護膜を形成し、前記保護膜の一部を選択的に除去することで、前記第２の金属膜の前記チャネル形成領域側の端部を覆う保護膜を残し、
    前記酸化物半導体膜、前記保護膜、前記ソース電極及び前記ドレイン電極上に酸化物絶縁膜を形成し、
    前記第１の金属膜は、前記チャネル形成領域の端に位置する端部を有し、
    前記第１のエッチングの際に、前記マスクよりも内側に前記第２の金属膜を後退させることで、前記第２の金属膜は、前記第１の金属膜の端部より内側に形成されること特徴とする半導体装置の製造方法。
  11. 請求項９または１０において、
    前記第２のエッチングの際に前記酸化物半導体膜の一部を除去することで、前記チャネル形成領域に位置する前記酸化物半導体膜は、前記第１の金属膜が接した前記酸化物半導体膜よりも膜厚が薄くなることを特徴とする半導体装置の製造方法。
  12. 請求項９乃至１１のいずれか一項において、
    前記第２の金属膜は、前記第３の金属膜の前記チャネル形成領域側の端部より内側に形成されることを特徴とする半導体装置の製造方法。
  13. 請求項９乃至１２のいずれか一項において、
    前記第１の金属膜及び前記第３の金属膜の少なくとも一方は、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属、または金属窒化物からなることを特徴とする半導体装置。
  14. 請求項９乃至１３のいずれか一項において、
    前記酸化物半導体膜は、インジウム酸化物、亜鉛酸化物、ガリウム酸化物、及びスズ酸化物の群から選択された少なくとも一つの酸化物を含む膜であることを特徴とする半導体装置の製造方法。
  15. 請求項９乃至１４のいずれか一項において、
    前記酸化物半導体膜はＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜であることを特徴とする半導体装置の製造方法。
  16. 請求項９乃至１５のいずれか一項において、
    前記酸化物半導体膜は、結晶部を含み、
    前記結晶部は、ｃ軸が前記酸化物半導体膜の被形成面の法線ベクトルに平行な方向に揃うことを特徴とする半導体装置の製造方法。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130207111A1 (en) 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
US10566455B2 (en) 2013-03-28 2020-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102290801B1 (ko) 2013-06-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9425217B2 (en) 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6386323B2 (ja) 2013-10-04 2018-09-05 株式会社半導体エネルギー研究所 半導体装置
CN112233982A (zh) 2014-02-28 2021-01-15 株式会社半导体能源研究所 半导体装置的制造方法
JP6240017B2 (ja) 2014-03-31 2017-11-29 株式会社東芝 半導体装置及びその製造方法
US9780226B2 (en) 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2016084699A1 (ja) * 2014-11-28 2016-06-02 シャープ株式会社 半導体装置およびその製造方法
US10164118B2 (en) 2014-11-28 2018-12-25 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
JP6251823B2 (ja) * 2014-11-28 2017-12-20 シャープ株式会社 半導体装置およびその製造方法
WO2016084700A1 (ja) * 2014-11-28 2016-06-02 シャープ株式会社 半導体装置およびその製造方法
US9812587B2 (en) * 2015-01-26 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
CN106328693B (zh) * 2015-06-23 2019-07-05 群创光电股份有限公司 显示面板
DE112016005330T5 (de) 2015-11-20 2018-08-23 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren der Halbleitervorrichtung oder Anzeigevorrichtung, die die Halbleitervorrichtung beinhaltet
WO2017130073A1 (ja) * 2016-01-29 2017-08-03 株式会社半導体エネルギー研究所 半導体装置、及び該半導体装置を有する表示装置
TWI585954B (zh) 2016-03-02 2017-06-01 群創光電股份有限公司 電晶體陣列基板及應用之顯示面板
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
US10916430B2 (en) * 2016-07-25 2021-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN110556355A (zh) * 2018-06-04 2019-12-10 材料概念有限公司 布线结构体及半导体器件
CN109148539A (zh) * 2018-08-29 2019-01-04 深圳市华星光电技术有限公司 一种tft阵列基板及制备方法、显示装置
KR20210009000A (ko) 2019-07-16 2021-01-26 삼성전자주식회사 반도체 장치
JP2021141193A (ja) * 2020-03-05 2021-09-16 株式会社ジャパンディスプレイ 半導体装置、及び表示装置
WO2023149105A1 (ja) * 2022-02-04 2023-08-10 株式会社ジャパンディスプレイ 表示装置

Family Cites Families (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US20040084780A1 (en) * 1998-07-07 2004-05-06 Tri-Rung Yew Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW452860B (en) * 1998-12-14 2001-09-01 Lg Philips Lcd Co Ltd Wiring, thin-film transistor substrate with the wiring, method of manufacture thereof, and liquid crystal display device
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
KR20060090523A (ko) * 2005-02-07 2006-08-11 삼성전자주식회사 표시 장치용 배선 및 상기 배선을 포함하는 박막트랜지스터 표시판
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008010440A (ja) * 2006-06-27 2008-01-17 Mitsubishi Electric Corp アクティブマトリクス型ｔｆｔアレイ基板およびその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR100937173B1 (ko) * 2006-12-26 2010-01-15 엘지디스플레이 주식회사 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법
KR100978266B1 (ko) * 2006-12-29 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
CN101477989B (zh) * 2008-01-04 2010-11-10 群康科技(深圳)有限公司 薄膜晶体管基板及其制造方法
TWI622175B (zh) * 2008-07-31 2018-04-21 半導體能源研究所股份有限公司 半導體裝置
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101772639B1 (ko) 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101763126B1 (ko) 2009-11-06 2017-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102450568B1 (ko) 2009-11-13 2022-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101825345B1 (ko) 2009-11-28 2018-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
WO2011068028A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
KR101396102B1 (ko) 2009-12-04 2014-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101582946B1 (ko) * 2009-12-04 2016-01-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2012079399A (ja) * 2010-09-10 2012-04-19 Semiconductor Energy Lab Co Ltd 半導体装置
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP5171990B2 (ja) * 2011-05-13 2013-03-27 株式会社神戸製鋼所 Ｃｕ合金膜および表示装置

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