JP2012079399A - 半導体装置 - Google Patents

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Abstract

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな半導体装置を提供する。また、回路規模を縮小し、書き込み、読み出しに対する信頼性を向上させる。
【解決手段】酸化物半導体層を含むトランジスタを用いたメモリセルに対して、ベリファイ動作と、読み出しを行う際に、異なるしきい値電圧を示すデュアルゲート駆動のトランジスタを抵抗素子として用いることで、一系統の基準電位回路のみで安定したベリファイ動作、及び読み出し動作が可能となる。
【選択図】図１

Description

開示する発明は、半導体素子を利用した半導体装置に関するものである。
半導体素子を利用した半導体装置の一つである記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶内容の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという劣化の問題が生じる。この問題を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、上記フラッシュメモリにおいては、記憶容量を増大させるために、１つのメモリセル中に２段階より大きいデータを記憶させる、「多値」のフラッシュメモリが提案されている（例えば、特許文献２参照。）。
特開昭５７−１０５８８９号公報 特開平１１−２５６８２号公報
しかし、多値メモリでは、記憶の大容量化に伴い、多種の異なる電位値を用いるため、必要とする回路も増加し、半導体装置の大型化やコスト高を招くという問題がある。
また、多値メモリでは、一般的には複数のトランジスタを用いた回路にて構成しており、同一の電位であっても各トランジスタのばらつきにより、メモリセル毎に電位値のばらつきが発生してしまう。場合によっては、これらのばらつきにより、データの正確な書き込み、及び読み出しが出来ないという問題がある。このような問題を解決する手法の一つとして、通常はベリファイ動作が行われる。しかしながら、ベリファイ動作の判定は、情報の書き込み後のしきい値電位が所定の範囲内にあることを確かめるために、しきい値電位を超えたところで電位が保持される。この時にデータを読み出す際のしきい値電位が書き込み時と同等であった場合、書き込み時に保持された電位と読み出し時の電位とのマージンが少ない。すなわち、このような状態で判定を行うと、少しの電荷の抜けでしきい値電位を下回り、誤った読み出しをしてしまう。また、外部からのノイズ等により、しきい値電位が変動する現象、所謂チャタリング現象が生じると正確な読み出しを行うことができないという問題がある。
上記課題に対して、ベリファイ動作の電位と、読み出し時の基準電位を２種類用意し制御する方法や、スイッチ等の周辺回路により基準電位を制御する方法が考えられる。しかしながら、これらの方法では回路規模が大きくなり、消費電力も増加するという問題がある。
上記の問題に顧み、開示する発明の一形態では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな半導体装置を提供することを目的の一つとする。
また、開示する発明の一形態では、新たな半導体装置により、回路規模を縮小し、書き込み、読み出しに対する信頼性を向上させることを目的の一つとする。
本明細書に開示する発明の一形態は、酸化物半導体層を含むトランジスタを用いたメモリセルに対して、ベリファイ動作と、読み出しを行う際に、異なるしきい値電圧を示すデュアルゲート駆動のトランジスタを抵抗素子として用いることで、一系統の基準電位回路のみで安定したベリファイ動作、及び読み出し動作が可能となる。
また、本明細書に開示する発明の一形態は、酸化物半導体層を含むトランジスタを用いたメモリセルに書き込みを行う際に、書き込み電位を段階的に上昇させて、同時に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用して多値書き込みを行う。つまり、書き込みとベリファイ動作を同時に行い、信頼性の高い書き込みが可能となる。
メモリセルに用いるトランジスタは、オフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）を半導体層として有するトランジスタを用いる。酸化物半導体材料がワイドギャップ材料なので、半導体装置のトランジスタが含む酸化物半導体として用いる。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能となる。
本明細書に開示する半導体装置の一形態は、第１のゲート端子がワード線に電気的に接続され、第１のソース端子がビット線に電気的に接続され、第１のドレイン端子がソース線に電気的に接続され、半導体材料を含んだ基板により構成された第１のトランジスタと、第２のゲート端子が酸化物半導体用のワード線に電気的に接続され、第２のソース端子が酸化物半導体用ビット線と電気的に接続され、第２のドレイン端子が第１のトランジスタの第１のゲートに電気的に接続され、酸化物半導体層を含んで構成された第２のトランジスタと、第１のトランジスタの第１のゲート端子とワード線に電気的に接続された容量素子と、を有するメモリセルと、第３のソース端子と、第３のドレイン端子と、第３のゲート端子と、第４のゲート端子からなるデュアルゲート駆動のトランジスタにより構成され、第３のソース端子及び第３のゲート端子が、電源電圧が入力される端子に電気的に接続され、第３のドレイン端子が、ビット線に電気的に接続される抵抗素子と、基準電位を出力する基準電位回路と、基準電位回路及びビット線と電気的に接続され、基準電位回路が出力する基準電位とビット線の電位を比較する電位比較回路と、電位比較回路と電気的に接続され、電位比較回路の出力電位が電源制御回路部及び状態遷移回路部に与えられる制御回路と、を有し、制御回路において、状態遷移回路部は、電源制御回路部の入力部及び抵抗素子の第４のゲート端子と電気的に接続されて第４のゲート端子に電位を与え、電源制御回路部は、酸化物半導体用のビット線と電気的に接続され、酸化物半導体用のビット線に電位を与えることを特徴とする半導体装置である。
また、上記構成において、基準電位回路は、異なる電位を出力する複数の基準電位回路である構成としてもよい。
また、上記構成において、半導体材料は、単結晶半導体基板である構成としてもよい。
また、上記構成において、半導体材料は、シリコンである構成としてもよい。
また、上記構成において、酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含んでなる酸化物半導体材料である構成としてもよい。
なお、上記においては、酸化物半導体材料を用いて第２のトランジスタを構成しているが、開示する発明はこれに限定されない。酸化物半導体材料をはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
また、開示する発明の一形態では、書き込み時において、書き込み電位を段階的に上昇させ、同時に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用することにより、メモリセルでのトランジスタのばらつきの影響を低減し、安定した書き込みをすることができる。
さらに、開示する発明の一形態では、ベリファイ動作時と読み出し時において、異なるしきい値電圧を示すデュアルゲート駆動のトランジスタを抵抗素子として用いることで、ベリファイ動作用の電位と、読み出し用の電位にマージンを設けることができ、一系統の基準電位回路のみで、安定した読み出しを行うことができる。したがって、回路規模を縮小することが可能となる。
半導体装置の回路図。 トランジスタ特性を示す計算結果。 タイミングチャート図。 半導体装置の回路図。 タイミングチャート図。 タイミングチャート図。 タイミングチャート図。 タイミングチャート図。 半導体装置の断面図、及び平面図。 半導体装置の断面図。 半導体装置の作製工程に係わる断面図。 半導体装置の作製工程に係わる断面図。 半導体装置の作製工程に係わる断面図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の作製工程に係る断面図。 半導体装置を用いた電子機器を説明するための図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置について、図１乃至図３を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
＜回路構成＞
はじめに回路構成について、図１を参照して説明する。図１に示す回路構成は、ＮＯＲ型のメモリ（１ｂｉｔ／ｃｅｌｌ）であり、複数のメモリセルがマトリクス状に配置されたメモリセルアレイ２５３と、基準電位回路２５０と、電位比較回路２５４と、駆動の制御を行う制御回路２５９と、トランジスタにより形成された抵抗素子２６０により構成されている。
また、上記回路構成に、ワード線選択回路２５１（Ｒｏｗ Ｄｅｃｏｄｅｒ）または、ビット線選択回路２５２（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）などの周辺回路を適宜設けても良い。
メモリセルアレイ２５３は、一つのメモリセルが半導体材料を含む基板に設けられた第１のトランジスタ２１１と、酸化物半導体層を含んで構成された第２のトランジスタ２１２と、容量素子２１３と、により構成されており、第１のトランジスタ２１１は、ワード線２１７に電気的に接続された第１のゲート端子と、ビット線２１４に電気的に接続された第１のソース端子と、ソース線に電気的に接続された第１のドレイン端子により形成され、第２のトランジスタ２１２は、酸化物半導体用ワード線２１６に電気的に接続された第２のゲート端子と、酸化物半導体用ビット線２１５に電気的に接続された第２のソース端子と、第１のトランジスタ２１１の第１のゲート端子に電気的に接続された第２のドレイン端子により形成され、第１のトランジスタ２１１の第１のゲート端子とワード線２１７の間には、容量素子２１３が電気的に接続されている。
上記一つのメモリセルの構成が、縦ｍ行×横ｎ列（ｍおよびｎは１以上の自然数）に複数配置されている。
ここで、第２のトランジスタ２１２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、第２のトランジスタ２１２をオフ状態とすることで、第１のトランジスタ２１１の第１のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子２１３を有することにより、第１のトランジスタ２１１の第１のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
なお、第１のトランジスタ２１１については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
次に、電位比較回路２５４は、ベリファイ動作時に基準電位回路２５０からの基準電位と、メモリセルアレイ２５３からの電位との比較を行い、制御回路２５９へ出力を与える。
制御回路２５９は、段階的に電位を上昇させる機能を有する電源制御回路２５７（Ｂｉａｓ Ｃｏｎｔｒｏｌｌｅｒ）と、各種関連回路（ワード線選択回路２５１、ビット線選択回路２５２、電位比較回路２５４、電源制御回路２５７など）に信号を送り、書き込み動作、ベリファイ動作、及び読み出し動作を制御する状態遷移回路２５８（ＦＳＭ：Ｆｉｎｉｔｅ Ｓｔａｔｅ Ｍａｃｈｉｎｅ）と、を有する。
また、制御回路２５９は、電位比較回路２５４からの出力２５５（Ｏｕｔｐｕｔ（ＶＥＲＩＦＹ＿ＯＵＴ、ＲＥＡＤ＿ＯＵＴ含む。））と、情報の保持が可能なラッチ回路２５６と、電源制御回路２５７と、を有する。電源制御回路２５７は、ラッチ回路２５６からの信号により、電源電圧ＶＤＤの制御を行う。
次に、抵抗素子２６０は、状態遷移回路２５８（ＦＳＭ）より信号を与えられて機能し、電源電圧ＶＤＤが与えられる第３のゲート電極および第３のソース電極と、状態遷移回路２５８（ＦＳＭ）と電気的に接続された第４のゲート電極と、メモリセルアレイ２５３のビット線２１４に電気的に接続された第３のドレイン電極により構成されている。
なお、抵抗素子２６０は、第３のゲート電極、及び第４のゲート電極と２つのゲート電極を備えている構成から、所謂デュアルゲート駆動トランジスタとも言う。
以上により図１に示す回路構成が形成され、メモリセルアレイ２５３に情報の格納を行うことが可能である。具体的には、第１のトランジスタ２１１の第１のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、ベリファイ、保持、読み出しを行うことが出来る。また、抵抗素子２６０のデュアルゲート駆動トランジスタを生かすことで、回路規模を縮小した、ベリファイ動作、及び読み出しを行うことができる。
＜駆動方法＞
次に、図１の回路構成を用いて具体的な駆動方法について、以下説明を行う。
まず、情報の書き込みとベリファイ動作について説明する。書き込みとベリファイ動作は同時に行い、それぞれ状態遷移回路２５８からの信号により機能する。
書き込みは、酸化物半導体用ワード線２１６に電位を与え、第２のトランジスタ２１２をオン状態とする。これにより、酸化物半導体用ビット線２１５の電位が第１のトランジスタ２１１の第１のゲート電極、及び容量素子２１３に与えられる。なお、酸化物半導体用ビット線２１５の電位は、電源制御回路２５７（Ｂｉａｓ Ｃｏｎｔｒｏｌｌｅｒ）より段階的に上昇させる。このようにすることで、第１のトランジスタ２１１の第１のゲート電極と接続されたノード２０３（すなわちノードＦＧ。記憶ノードともいう。）の電位も段階的に上昇し、第１のトランジスタ２１１に流れる電流も段階的に上昇する。
ベリファイ動作は、状態遷移回路２５８からの信号により、抵抗素子２６０の第４のゲート電極に正の電位を与え、ビット線２１４に電源電圧ＶＤＤの電位が与えられる。その後、ビット線２１４より第１のトランジスタ２１１に流れる電流をモニタし、基準電位回路２５０から出力される基準電位に達するまで酸化物半導体用ビット線２１５の電位を段階的に上昇させ続ける。また、基準電位との比較は電位比較回路２５４にて行われる。
なお、抵抗素子２６０は、第４のゲート電極に正の電位が与えられることにより、トランジスタのしきい値（Ｖｔｈ）がマイナスシフトし、電源電圧ＶＤＤからの電流を流しやすくなる。すなわちトランジスタを抵抗素子としてみた場合、低抵抗となる。抵抗素子はスイッチを用いた回路にて形成することも可能であるが、回路規模が大きくなり好ましくない。
ここで、抵抗素子２６０として用いているデュアルゲート駆動トランジスタの動作について図２を用いて説明を行う。
図２は、デュアルゲート駆動トランジスタの計算結果になる。縦軸はトランジスタに流れる電流ＩＤをログスケールで示し、横軸は第３のゲート電極の電圧をリニアスケールで示している。（ＩＤ−ＶＧカーブともいう。）実線２８０は第４のゲート電極に正の電位を与えたときのトランジスタ特性であり、実線２８２は第４のゲート電極に電位を与えていないときのトランジスタ特性である。第４のゲート電極に正の電位を与えることで、トランジスタのしきい値（Ｖｔｈ）がマイナスシフトする。すなわち、電源電圧ＶＤＤが固定の際、第４のゲート電極に電位を与えていない時よりも正の電位を与えたときの方が、より多くの電流が流れる。
なお、書き込み時に第１のトランジスタ２１１に流れる電流をベリファイしているため、非選択のワード線への誤書き込み、及び誤ベリファイ動作の防止として、非選択のワード線に負の電位を与えることが好ましい。具体的には、非選択のワード線の書き込み用電圧、及び非選択のワード線の読み出し用電圧は、それぞれ−３Ｖの電位を用いることができる。
次に、情報の保持について説明する。状態遷移回路２５８は、第１のトランジスタ２１１に流れる電流が基準電位に達した段階（すなわちベリファイ動作で正しい判定がされた段階）で、酸化物半導体用ビット線２１５をオフ状態とする信号を送る。これにより、第１のトランジスタ２１１の第１のゲート電極に与えられた電荷が保持される。
次に、情報の読み出しについて説明する。状態遷移回路２５８の信号により読み出しの動作を行う。状態遷移回路２５８は、抵抗素子２６０の第４のゲート電極には電位を与えない。すなわち、抵抗素子２６０は、図２に示す実線２８２のトランジスタ特性となり、高抵抗となる。
その後、ビット線２１４に所定の電位（定電位）を与えた状態で、容量素子２１３の一端に接続されたワード線２１７に適切な電位（読み出し電位）を与えると、第１のトランジスタ２１１の第１のゲート電極に保持された電荷量に応じて、第１のトランジスタ２１１のソース電流、またはドレイン電流は異なる電位をとる。例えば、保持された電荷量が多い場合は、第１のトランジスタ２１１に流れる電流が大きいため、電位比較回路２５４に入力される電位のノード２０４（Ｖ＿ＭＥＭ）は小さくなる。
なお、読み出し時の抵抗素子２６０は、第４のゲート電極に電荷を与えられていないため高抵抗となり、ベリファイ時と比較し低い電位で読み出しが可能となる。
以上により、メモリセルアレイ２５３への情報の書き込み、ベリファイ動作、保持、読み出しを行うことが可能となる。
ここで、図３に書き込み時、ベリファイ時、及び読み出し時の各出力のタイミングチャートを示す。
図３は、書き込み、及びベリファイ動作を示すタイミングチャート３００と、読み出し時の動作を示すタイミングチャート３０２である。ここで、図３に示すタイミングチャートにおいて、Ｖ＿ＲＡＭＰは書き込み電圧（電位）、Ｖ＿ＫＥＥＰはノード２０３（ノードＦＧ）の電位、Ｖ＿ＲＥＦは基準電位、Ｖ＿ＭＥＭ（ＶＥＲＩＦＹ）はベリファイ時のノード２０４の電位（メモリセルアレイ２５３の電位）、Ｖ＿ＭＥＭ（ＲＥＡＤ）は読み出し時のノード２０４の電位（メモリセルアレイ２５３の電位）、ＶＥＲＩＦＹ＿ＯＵＴはベリファイ時の判定結果、ＲＥＡＤ＿ＯＵＴは読み出し時の判定結果をそれぞれ示している。
書き込み時は、書き込み電圧（Ｖ＿ＲＡＭＰ）が段階的に上昇し、それに伴いノード２０３に保持される電位（Ｖ＿ＫＥＥＰ）も段階的に上昇する。また、書き込み時と同時に開始するベリファイ動作は、まず抵抗素子２６０の第４のゲート電極に正の電位が与えられ低抵抗となる。その後、ノード２０３に保持される電位（Ｖ＿ＫＥＥＰ）の上昇に伴い、第１のトランジスタ２１１に流れる電流が上昇するため、ノード２０４の電位（Ｖ＿ＭＥＭ（ＶＥＲＩＦＹ））は、段階的に下降し、基準電位（Ｖ＿ＲＥＦ）を満たした段階で書き込み電位は一定の値になる。その後、書き込み電圧（Ｖ＿ＲＡＭＰ）の供給は停止する。一方、ノード２０３の電位Ｖ＿ＫＥＥＰは、書き込み電圧（Ｖ＿ＲＡＭＰ）の供給停止後も、そのまま一定の値を保持している。
なお、基準電位（Ｖ＿ＲＥＦ）を満たした段階で、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ、出力２５５に相当）は正しい書き込みが行われた判定（ｃｏｒｒｅｃｔ）を返す。
一方、読み出し時は、書き込み電圧（Ｖ＿ＲＡＭＰ）の供給は停止した状態であり、第１のトランジスタ２１１のノード２０３の電位（Ｖ＿ＫＥＥＰ）に保持された電荷量を読み出す。この時の電源電圧ＶＤＤは、ベリファイ動作時と同電位である。しかし、抵抗素子２６０の第４のゲート電極は、正の電位が与えられていない。すなわち、抵抗素子２６０は高抵抗となる。したがって、読み出し時のノード２０４の電位（Ｖ＿ＭＥＭ（ＲＥＡＤ））は、ベリファイ時と比較し、低い電位で読み出しを行うことができる。
なお、ノード２０４の電位（Ｖ＿ＭＥＭ（ＲＥＡＤ））が基準電位（Ｖ＿ＲＥＦ）を満たしている場合においては、読み出し時の判定結果（ＲＥＡＤ＿ＯＵＴ）は、正しく読み出される。
このようにベリファイ時と読み出し時において、電源電圧ＶＤＤは、抵抗素子２６０により、異なる値をとる。すなわち、一系統の基準電位回路２５０のみで、みかけ上２種類の基準電位回路２５０を有する構造と同等の機能を有する。従って、基準電位回路２５０を増加させることがないため、回路規模を小さくすることが可能となる。
なお、抵抗素子２６０に使用するトランジスタについては、特に限定されない。ただし、半導体基板上に作製する第１のトランジスタ、または、酸化物半導体を含む第２のトランジスタのどちらか一方のトランジスタの作製工程で同時に作製することで、工程を増加させることなく形成できるため好適である。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、酸化物半導体用ワード線２１６の電位を、第２のトランジスタ２１２がオン状態となる電位にして、第２のトランジスタ２１２をオン状態とする。これにより、酸化物半導体用ビット線２１５の電位（新たな情報に係る電位）が、第１のトランジスタ２１１の第１のゲート電極および容量素子２１３に与えられる。また、書き込み時と同様に、酸化物半導体用ビット線２１５の電位も段階的に上昇させ、第１のトランジスタ２１１に流れる電流をモニタし、あらかじめ設定した電位に達するまで、酸化物半導体用ビット線２１５の電位を段階的に上昇させ続ける。基準電位になった後、酸化物半導体用ワード線２１６の電位を、第２のトランジスタ２１２がオフ状態となる電位にして、第１のトランジスタ２１１の第１のゲート電極は、新たな情報に係る電荷が与えられた状態となることで情報が書き換えられる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、書き込み動作中に読み出し電位をベリファイし、読み出し電位が基準電位に達するまで、書き込み電位を段階的に上昇させることにより、誤書き込みの防止が可能であり、且つベリファイ時と読み出し時においては、基準電位に対し異なる電源電圧を用いることにより、安定した読み出しを行うことが可能となる。
なお、第２のトランジスタ２１２の第２のドレイン電極は、第１のトランジスタ２１１の第１のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図１に示す第２のトランジスタ２１２の第２のドレイン電極と、第１のトランジスタ２１１の第１のゲート電極が電気的に接続されたノード２０３をフローティングゲート（ＦＧ）と呼ぶ場合がある。第２のトランジスタ２１２がオフ状態の場合、当該フローティングゲート（ＦＧ）は絶縁体中に埋設されたと見ることができ、フローティングゲート（ＦＧ）には電荷が保持される。酸化物半導体を用いた第２のトランジスタ２１２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、第２のトランジスタ２１２のリークによる、フローティングゲート（ＦＧ）に蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いた第２のトランジスタ２１２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、第２のトランジスタ２１２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子２１３の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
本実施の形態で示す半導体装置においては、フローティングゲート（ＦＧ）が、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート（ＦＧ）は、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置での、より一層の高集積化が可能である。
また、本実施の形態に係る半導体装置は、電源電圧ＶＤＤとメモリ回路との間に抵抗素子としてデュアルゲート駆動トランジスタを用いている。これにより、ベリファイ時と読み出し時に抵抗素子を使い分け、基準電位に対して異なる電源電圧ＶＤＤを持たせることが可能となる。このような構成とすることで、ベリファイ用と読み出し用と２種類の基準電位回路を設ける必要が無く、回路規模を縮小することが可能である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
以上のように、セル毎に、所望のデータが得られるように、保持電位が調整されているため、セル毎のトランジスタ特性のばらつきを吸収した書き込み、ベリファイ、及び読み出しを行うことができる。従って、メモリとしての書き込み、読み出しに対する信頼性が大幅に向上する。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
次に、図１に示した回路構成と異なる回路構成及び駆動方法について、図４乃至図８を参照して説明する。
＜応用例＞
図１と図４の相違点は、図１に示した回路構成は１ｂｉｔ／ｃｅｌｌであったのに対し、図４に示す回路構成は２ｂｉｔ／ｃｅｌｌの多値メモリ回路となる。
図４に示す多値メモリ回路は、基準電位の信号を送る基準電位回路３５０（Ｒｅｆｅｒｅｎｃｅ Ｂｉａｓ１）、基準電位回路３６０（Ｒｅｆｅｒｅｎｃｅ Ｂｉａｓ２）、及び基準電位回路３７０（Ｒｅｆｅｒｅｎｃｅ Ｂｉａｓ３）と、ワード線のアドレスを選択／制御するワード線選択回路３５１（Ｒｏｗ Ｄｅｃｏｄｅｒ）と、ビット線のアドレスを選択／制御するビット線選択回路３５２（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）と、データを格納するメモリセルアレイ３５３と、基準電位回路３５０、基準電位回路３６０、及び基準電位回路３７０から出力された基準電位とメモリセルアレイ３５３との電位を比較する電位比較回路３５４ａ、電位比較回路３５４ｂ、及び電位比較回路３５４ｃと、制御と確認を可能とする制御回路３５９と、電源電圧ＶＤＤからの電位を変える抵抗素子３８０により形成されている。
制御回路３５９は、電位比較回路３５４ａ、電位比較回路３５４ｂ、電位比較回路３５４ｃから論理和に相当する出力３５５（Ｏｕｔｐｕｔ）の保持が可能なラッチ回路３５６（ＬＡＴ）と、ラッチ回路３５６からの信号により電位を制御する電位制御回路３５７（Ｂｉａｓ Ｃｏｎｔｒｏｌｌｅｒ）と、制御を実現する状態遷移回路３５８（ＦＳＭ）により構成されている。
抵抗素子３８０は、図１に示した抵抗素子２６０と同様の機能を有しており、電源電圧ＶＤＤが与えられる第３のゲート電極および第３のソース電極と、状態遷移回路３５８（ＦＳＭ）と電気的に接続された第４のゲート電極と、メモリセルアレイ３５３の第１のビット線３１４と電気的に接続された第３のドレイン電極により構成されたデュアルゲート駆動トランジスタである。
また、メモリセルアレイ３５３は、第１のトランジスタ３１１と、第２のトランジスタ３１２と、容量素子３１３と、第１のビット線３１４と、第１の酸化物半導体用ビット線３１５と、第１の酸化物半導体用ワード線３１６と、第１のワード線３１７により一つのメモリセルが構成され、複数のメモリセルが形成されている。また、第２のトランジスタ３１２のドレイン電極と、第１のトランジスタ３１１のゲート電極と、容量素子３１３の一方の電極の接続箇所には、ノード３０３（ノードＦＧ）を付記している。
図４に示す多値メモリ回路の構成は、保持電圧を４値に分ける必要があるため、基準電位の信号を送る基準電位回路が３種類必要である。また、同時に各基準電位回路から出力される基準電位と比較する電位比較回路も基準電位回路に合わせて必要となる。
図４に示す回路構成の駆動方法について、図５乃至図８のタイミングチャートを用いて説明を行う。なお、図５乃至図８のタイミングチャートは、図３に示すタイミングチャートと同一の符号については、同様の機能を有し、その繰り返しの説明は省略する。
また、図５乃至図８において、Ｖ＿ＲＡＭＰは書き込み電圧、Ｖ＿ＫＥＥＰはノード３０３（ノードＦＧ）の電位、Ｖ＿ＲＥＦは基準電位、Ｖ＿ＭＥＭ（ＶＥＲＩＦＹ）はベリファイ時のメモリセルアレイ３５３の電位、Ｖ＿ＭＥＭ（ＲＥＡＤ）は読み出し時のメモリセルアレイ３５３の電位、ＶＥＲＩＦＹ＿ＯＵＴはベリファイ時の判定結果、ＲＥＡＤ＿ＯＵＴは読み出し時の判定結果をそれぞれ示している。
なお、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）が”１”を満たす基準電位は、各基準電位回路で異なる電位とする。よって、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）は、３種類設けた基準電位回路３５０（Ｒｅｆｅｒｅｎｃｅ Ｂｉａｓ１）、基準電位回路３６０（Ｒｅｆｅｒｅｎｃｅ Ｂｉａｓ２）、および基準電位回路３７０（Ｒｅｆｅｒｅｎｃｅ Ｂｉａｓ３）の、いずれかの基準電位に対して、確認／判定するかによって決まる。
図５に示すタイミングチャートは基準電位がｄａｔａ＝”００”の場合のタイミングチャートである。なお、図５（Ａ）は、書き込み、及びベリファイ動作のタイミングチャートを示し、図５（Ｂ）は、読み出し動作を示すタイミングチャートを示している。
図５（Ａ）の時刻Ａにおいて、書き込み電圧（Ｖ＿ＲＡＭＰ）が上昇する前に、Ｖ＿ＭＥＭ（ＶＥＲＩＦＹ）は、既に基準電位（Ｖ＿ＲＥＦ）を満たしているので、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）は、基準電位（Ｖ＿ＲＥＦ）に対し一致した信号（ｃｏｒｒｅｃｔ）が電位制御回路３５７（Ｂｉａｓ Ｃｏｎｔｒｏｌｌｅｒ）に送られ、書き込み電圧は保持される。つまり書き込み電圧（Ｖ＿ＲＡＭＰ）が上昇する前に、一致（ｃｏｒｒｅｃｔ）した信号を出力するため、書き込み電圧（Ｖ＿ＲＡＭＰ）が上昇しない。
また、図５（Ｂ）に示す読み出し時において、Ｖ＿ＭＥＭ（ＲＥＡＤ）は、Ｖ＿ＭＥＭ（ＶＥＲＩＦＹ）よりも低い電位で読み出している。これは、抵抗素子３８０の抵抗をベリファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子３８０として機能するデュアルゲート駆動トランジスタは、状態遷移回路３５８からの信号により、ベリファイ時においては第４のゲート電極に正の電位が与えられ、読み出し時においては第４のゲート電極に電位が与えられない。
次に、図６に示すタイミングチャートは基準電位がｄａｔａ＝”０１”の場合のタイミングチャートである。なお、図６（Ａ）は、書き込み、及びベリファイ動作のタイミングチャートを示し、図６（Ｂ）は、読み出し動作を示すタイミングチャートを示している。
図６（Ａ）の時刻Ｂにおいて、書き込み電圧（Ｖ＿ＲＡＭＰ）が段階的に上昇し、Ｖ＿ＭＥＭ（ＶＥＲＩＦＹ）が、基準電位（Ｖ＿ＲＥＦ）を満たした時点で、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）は、基準電位（Ｖ＿ＲＥＦ）に対し一致した信号（ｃｏｒｒｅｃｔ）を電位制御回路３５７（Ｂｉａｓ Ｃｏｎｔｒｏｌｌｅｒ）に送り、Ｖ＿ＫＥＥＰ（ノード３０３（ノードＦＧ））の電位は、保持される。
また、図６（Ｂ）に示す読み出し時において、Ｖ＿ＭＥＭ（ＲＥＡＤ）は、Ｖ＿ＭＥＭ（ＶＥＲＩＦＹ）よりも低い電位で読み出している。これは、抵抗素子３８０の抵抗をベリファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子３８０として機能するデュアルゲート駆動トランジスタは、状態遷移回路３５８からの信号により、ベリファイ時においては第４のゲート電極に正の電位が与えられ、読み出し時においては第４のゲート電極に電位が与えられない。
次に、図７に示すタイミングチャートは基準電位がｄａｔａ＝”１０”の場合のタイミングチャートである。なお、図７（Ａ）は、書き込み、及びベリファイ動作のタイミングチャートを示し、図７（Ｂ）は、読み出し動作を示すタイミングチャートを示している。
図７（Ａ）の時刻Ｃにおいて、書き込み電圧（Ｖ＿ＲＡＭＰ）が段階的に上昇し、Ｖ＿ＭＥＭ（ＶＥＲＩＦＹ）が、基準電位（Ｖ＿ＲＥＦ）を満たした時点で、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）は、基準電位（Ｖ＿ＲＥＦ）に対し一致した信号（ｃｏｒｒｅｃｔ）を電位制御回路３５７（Ｂｉａｓ Ｃｏｎｔｒｏｌｌｅｒ）に送り、Ｖ＿ＫＥＥＰ（ノード３０３（ノードＦＧ））の電位は、保持される。
また、図７（Ｂ）に示す読み出し時において、Ｖ＿ＭＥＭ（ＲＥＡＤ）は、Ｖ＿ＭＥＭ（ＶＥＲＩＦＹ）よりも低い電位で読み出している。これは、抵抗素子３８０の抵抗をベリファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子３８０として機能するデュアルゲート駆動トランジスタは、状態遷移回路３５８からの信号により、ベリファイ時においては第４のゲート電極に正の電位が与えられ、読み出し時においては第４のゲート電極に電位が与えられない。
次に、図８に示すタイミングチャートは基準電位がｄａｔａ＝”１１”の場合のタイミングチャートである。なお、図８（Ａ）は、書き込み、及びベリファイ動作のタイミングチャートを示し、図８（Ｂ）は、読み出し動作を示すタイミングチャートを示している。
図８（Ａ）の時刻Ｄにおいて、書き込み電圧（Ｖ＿ＲＡＭＰ）が段階的に上昇し、Ｖ＿ＭＥＭ（ＶＥＲＩＦＹ）が、基準電位（Ｖ＿ＲＥＦ）を満たした時点で、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）は、基準電位（Ｖ＿ＲＥＦ）に対し一致した信号（ｃｏｒｒｅｃｔ）を電位制御回路３５７（Ｂｉａｓ Ｃｏｎｔｒｏｌｌｅｒ）に送り、Ｖ＿ＫＥＥＰ（ノード３０３（ノードＦＧ））の電位は、保持される。
また、図８（Ｂ）に示す読み出し時において、Ｖ＿ＭＥＭ（ＲＥＡＤ）は、Ｖ＿ＭＥＭ（ＶＥＲＩＦＹ）よりも低い電位で読み出している。これは、抵抗素子３８０の抵抗をベリファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子３８０として機能するデュアルゲート駆動トランジスタは、状態遷移回路３５８からの信号により、ベリファイ時においては第４のゲート電極に正の電位が与えられ、読み出し時においては第４のゲート電極に電位が与えられない。
以上のように、書き込み電圧（Ｖ＿ＲＡＭＰ）を上昇させながら、読み出しも行うことで、読み出し用トランジスタである第１のトランジスタ３１１、及び書き込み用トランジスタである第２のトランジスタ３１２に特性のばらつきがあった場合においても、設定した電位で書き込むことが可能である。
また、本実施の形態に係る半導体装置は、メモリセル毎に、所望のデータが得られるように、保持電位が調整されているため、メモリセル毎のトランジスタ特性の、ばらつきを吸収した書き込みを行うことができる。
また、本実施の形態に係る半導体装置は、電源電圧ＶＤＤとメモリ回路との間に抵抗素子としてデュアルゲート駆動トランジスタを用いている。これにより、ベリファイ時と読み出し時に抵抗素子を使い分け、基準電位に対して異なる電源電圧ＶＤＤを持たせることが可能となる。このような構成とすることで、ベリファイ用と読み出し用と２種類の基準電位回路を設ける必要が無く、回路規模を縮小し、マージンのある読み出しを行うことが可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図９乃至図１３を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図９は、図１に示すメモリセルアレイ２５３が有する第１のトランジスタ２１１、及び第２のトランジスタ２１２、または図４に示すメモリセルアレイ３５３が有する第１のトランジスタ３１１、及び第２のトランジスタ３１２に対応する半導体装置の構成の一例である。図９（Ａ）には、半導体装置の断面を、図９（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＡ１−Ａ２における断面に相当する。なお、図９（Ｂ）では、煩雑になることを避けるため、当該半導体装置の構成要素の一部（絶縁層１５４、絶縁層１７２、配線１７１、及び配線１５８）を省略している。図９（Ａ）および図９（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。
なお、トランジスタ１６０が、第１のトランジスタ２１１、及び第１のトランジスタ３１１と対応し、トランジスタ１６２が、第２のトランジスタ２１２、及び第２のトランジスタ３１２と対応する。また、トランジスタ１６０、トランジスタ１６２、及び容量素子１６４により、メモリセル１９０が構成されている。
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図９（Ａ）および図９（Ｂ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６を挟むように設けられた不純物領域１２０ａおよび不純物領域１２０ｂと、不純物領域１２０ａおよび不純物領域１２０ｂに接する金属化合物領域１２４ａおよび金属化合物領域１２４ｂと、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図９（Ａ）のように、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８が設けられている。なお、高集積化を実現するためには、図９（Ａ）および図９（Ｂ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を設けても良い。
ここで、絶縁層１２８は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
図９（Ａ）および図９（Ｂ）におけるトランジスタ１６２は、絶縁層１２８上に形成された絶縁層１４０に埋め込まれたソース電極１４２ａおよびドレイン電極１４２ｂと、絶縁層１４０、ソース電極１４２ａおよびドレイン電極１４２ｂの一部と接する酸化物半導体層１４４と、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８と、を有する。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
また、絶縁層１４０の表面であって酸化物半導体層１４４と接する領域は、その二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。このように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ１６２のチャネル形成領域を設けることにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能である。
トランジスタ１６２の上には、絶縁層１５０が設けられており、絶縁層１５０および容量素子１６４の電極１５２上には絶縁層１５４が設けられている。絶縁層１５０及び絶縁層１５４にはゲート電極１４８に達する開口が形成され、該開口には電極１７０が形成されている。絶縁層１５４上に、絶縁層１５４に埋め込まれるように形成された電極１７０に接して配線１７１を形成することで、ゲート電極１４８と配線１７１とが電気的に接続している。絶縁層１５４及び配線１７１上には絶縁層１７２が設けられている。
ゲート絶縁層１４６、絶縁層１５０、絶縁層１５４、及び絶縁層１７２に形成された開口には、電極１５６が設けられ、絶縁層１７２上には電極１５６と接続する配線１５８が形成される。ゲート絶縁層１４６、絶縁層１５０、絶縁層１５４、及び絶縁層１７２に形成された開口に設けられた電極１５６と、絶縁層１４０に埋め込まれたドレイン電極１４２ｂと、絶縁層１２８に埋め込まれた電極１２６と、を介して配線１５８とトランジスタ１６０のドレイン領域として機能する金属化合物領域１２４ｂとが電気的に接続される。
なお、開示する発明に係る半導体装置の構成は、図９（Ａ）および図９（Ｂ）に示されるものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図１０および図１１を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図１２および図１３を参照して説明する。
まず、半導体材料を含む基板１００を用意する（図１０（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネル形成領域１１６となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図１０（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図１０（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１０（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８およびゲート電極１１０を形成する（図１０（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６、不純物領域１２０ａ、及び不純物領域１２０ｂを形成する（図１０（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０ａ、及び不純物領域１２０ｂを覆うように金属層１２２を形成する（図１１（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０ａ、不純物領域１２０ｂに接する金属化合物領域１２４ａ、及び金属化合物領域１２４ｂが形成される（図１１（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂを形成した後には、金属層１２２は除去する。
次に、トランジスタ１６０の金属化合物領域１２４ｂ上に接するように電極１２６を形成する（図１１（Ｂ）参照）。電極１２６は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層を所望の形状にエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図１１（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図１１（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層１２８を２層以上の積層構造としても良い。
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図１１（Ｄ）参照）。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましく、例えば、絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、電極１２６、絶縁層１２８などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図１２（Ａ）参照）。
導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極１４２ａおよびドレイン電極１４２ｂがテーパー形状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすることができる。
上部のトランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの上端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
なお、絶縁層１２８の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
次に、ソース電極１４２ａ、およびドレイン電極１４２ｂを覆うように絶縁層１４０を形成した後、ソース電極１４２ａおよびドレイン電極１４２ｂが露出されるように、ＣＭＰ（化学的機械的研磨）処理によって絶縁層１４０を平坦化する（図１２（Ａ）参照）。
絶縁層１４０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁層１４０には、後に酸化物半導体層１４４が接することになるから、特に、酸化シリコンを用いたものにするのが好適である。絶縁層１４０の形成方法に特に限定はないが、酸化物半導体層１４４と接することを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このような方法としては、例えば、スパッタリング法がある。もちろん、プラズマＣＶＤ法をはじめとする他の成膜法を用いても良い。
またＣＭＰ（化学的機械的研磨）処理は、ソース電極１４２ａおよびドレイン電極１４２ｂの表面の少なくとも一部が露出する条件で行う。また、当該ＣＭＰ処理は、絶縁層１４０表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）となる条件で行うのが好ましい。このような条件でＣＭＰ処理を行うことにより、後に酸化物半導体層１４４が形成される表面の平坦性を向上させ、トランジスタ１６２の特性を向上させることができる。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層１４０の表面の平坦性をさらに向上させることができる。
次に、ソース電極１４２ａの上面、ドレイン電極１４２ｂの上面、および絶縁層１４０の上面に接するように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する。
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。また、上記酸化物半導体にＳｉＯ２を含んでもよい。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
また、用いる酸化物半導体材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体材料を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
酸化物半導体層１４４をスパッタリング法で作製するための酸化物ターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタリング法により形成することとする。また、その膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタリングガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタリングによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
また、酸化物半導体層１４４は、上記水素や水などの不純物濃度の低減とともに、アルカリ金属、及びアルカリ土類金属の不純物濃度も低減させる必要がある。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
次に、酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の厚さは、前記の通り１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層１４４を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、上記のように絶縁層１４０を形成することにより、酸化物半導体層１４４のチャネル形成領域に相当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。また、図１２（Ｂ）に示すように、酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることすることにより、酸化物半導体層１４４の断面形状が平坦でない場合と比較して、リーク電流を低減することができる。
なお、酸化物半導体層１４４をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、形成表面（例えば絶縁層１４０の表面）の付着物を除去しても良い。ここで、逆スパッタリングとは、通常のスパッタリングにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、酸素を供給し酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層１４４の形成後やゲート絶縁層１４６の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
酸化物半導体層１４４のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。
酸化物導電層の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、上記材料に酸化珪素を含ませてもよい。
酸化物導電層はソース電極１４２ａ、ドレイン電極１４２ｂと同じフォトリソグラフィ工程によって形状を加工することができる。また、該酸化物導電層を、酸化物半導体層１４４を形成するためのフォトリソグラフィ工程においてさらに同じマスクによって形状を加工してもよい。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６２の高速動作をすることができる。
また、酸化物半導体層１４４、酸化物導電層、ドレイン電極１４２ｂの構成とすることによって、トランジスタ１６２の耐圧を向上させることができる。
ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるためにも有効である。金属電極（モリブデンやタングステン等）と酸化物半導体層との接触に比べ、金属電極（モリブデンやタングステン等）と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。
次に、酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する（図１２（Ｂ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））などを含むように形成するのが好適である。また、ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
また、ゲート絶縁層１４６のように、酸化物半導体層１４４と接する膜には、酸化膜、窒化膜、または金属酸化物膜を用いることが好ましく、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの材料を用いて形成する。また、１３族元素および酸素を含む材料を用いて形成することもできる。１３族元素および酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムおよび酸化ガリウムアルミニウムのいずれか一または複数を含む材料などがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。金属酸化物膜は、上述の材料を用いて、単層構造または積層構造で形成することができる。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
次に、ゲート絶縁層１４６上にゲート電極１４８を形成する。
ゲート電極１４８は、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８となる導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１４２ａまたはドレイン電極１４２ｂなどの場合と同様であり、これらの記載を参酌できる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成する（図１２（Ｃ）参照）。このようなトランジスタ１６２は、オフ電流が十分低減されているという特徴を有する。このため、当該トランジスタを書き込み用のトランジスタとして用いることで、長時間の電荷保持を行うことができる。
次に、ゲート絶縁層１４６およびゲート電極１４８上に、絶縁層１５０を形成する（図１２（Ｄ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
次に、ソース電極１４２ａと重畳するように、絶縁層１５０上に電極１５２を形成する（図１３（Ａ）参照）。電極１５２は、ゲート電極１４８と同様の方法および材料で形成することができるので、詳細は、上記ゲート電極１４８の記載を参酌することができる。以上により、容量素子１６４が完成する。
次に、絶縁層１５０および電極１５２上に、絶縁層１５４を形成する。絶縁層１５０、絶縁層１５４に、ゲート電極１４８にまで達する開口を形成した後、開口に電極１７０を形成し、絶縁層１５４上に、電極１７０に接する配線１７１を形成する（図１３（Ｂ）参照）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
次に、絶縁層１５４および配線１７１上に、絶縁層１７２を形成する。次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５４、および絶縁層１７２に、ドレイン電極１４２ｂにまで達する開口を形成した後、開口に電極１５６を形成し、絶縁層１７２上に、電極１５６に接する配線１５８を形成する（図１３（Ｃ）参照）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
絶縁層１５４および絶縁層１７２は、絶縁層１５０と同様に、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
なお、絶縁層１５４および絶縁層１７２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５４および絶縁層１７２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
なお、上記絶縁層１５４および絶縁層１７２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５４および絶縁層１７２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５４および絶縁層１７２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５４および絶縁層１７２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
電極１７０および電極１５６は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
配線１７１および配線１５８は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層を所望の形状にエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極１４２ａなどと同様である。
なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
以上の工程より、図９（Ａ）、図９（Ｂ）に示すような構成の半導体装置を作製することができる。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６２のオフ電流を十分に低減することが容易になる。そして、このようなトランジスタ１６２を用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。本明細書に開示する半導体装置に適用できるトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
本明細書に開示する半導体装置（例えば、実施の形態１におけるトランジスタ２１２）に適用できるトランジスタの断面構造の例を図１４（Ａ）乃至（Ｄ）に示す。図１４（Ａ）乃至（Ｄ）に示すトランジスタは絶縁層４００上に設ける例を示すが、ガラス基板などの基板上に設けられてもよい。
図１４（Ａ）に示すトランジスタ４１０は、ボトムゲート構造の薄膜トランジスタの一つであり、逆スタガ型薄膜トランジスタともいう。
トランジスタ４１０は、絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを含む。また、トランジスタ４１０を覆い、酸化物半導体層４０３に積層する絶縁層４０７が設けられている。絶縁層４０７上にはさらに絶縁層４０９が形成されている。
図１４（Ｂ）に示すトランジスタ４２０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
トランジスタ４２０は、絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４０３、酸化物半導体層４０３のチャネル形成領域を覆うチャネル保護層として機能する絶縁層４２７、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを含む。また、トランジスタ４２０を覆い、絶縁層４０９が形成されている。
図１４（Ｃ）示すトランジスタ４３０はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、及び酸化物半導体層４０３を含む。また、トランジスタ４３０を覆い、酸化物半導体層４０３に接する絶縁層４０７が設けられている。絶縁層４０７上にはさらに絶縁層４０９が形成されている。
トランジスタ４３０においては、ゲート絶縁層４０２は絶縁層４００及びゲート電極層４０１上に接して設けられ、ゲート絶縁層４０２上にソース電極層４０５ａ、ドレイン電極層４０５ｂが接して設けられている。そして、ゲート絶縁層４０２、及びソース電極層４０５ａ、ドレイン電極層４０５ｂ上に酸化物半導体層４０３が設けられている。
図１４（Ｄ）に示すトランジスタ４４０は、トップゲート構造の薄膜トランジスタの一つである。トランジスタ４４０は、絶縁層４００上に、絶縁層４３７、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ、ゲート絶縁層４０２、ゲート電極層４０１を含み、ソース電極層４０５ａ、ドレイン電極層４０５ｂにそれぞれ配線層４３６ａ、配線層４３６ｂが接して設けられ電気的に接続している。
ボトムゲート構造のトランジスタ４１０、４２０、４３０を基板上に設ける場合、下地膜となる絶縁膜を絶縁層４００とゲート電極層の間に設けてもよい。下地膜は、絶縁層４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
ゲート電極層４０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は積層して形成することができる。例えば、第１のゲート絶縁層としてプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、合計膜厚２００ｎｍのゲート絶縁層とする。
ソース電極層４０５ａ、ドレイン電極層４０５ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。
ソース電極層４０５ａ、ドレイン電極層４０５ｂに接続する配線層４３６ａ、配線層４３６ｂのような導電膜も、ソース電極層４０５ａ、ドレイン電極層４０５ｂと同様な材料を用いることができる。
また、ソース電極層４０５ａ、ドレイン電極層４０５ｂ（これと同じ層で形成される配線層を含む）となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
絶縁層４０７、絶縁層４２７、及び絶縁層４３７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。
絶縁層４０９は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
また、絶縁層４０９上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
また、酸化物半導体層４０３とソース電極層４０５ａ、ドレイン電極層４０５ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図１４（Ｄ）のトランジスタ４４０に酸化物導電層を設けたトランジスタ４４１、及びトランジスタ４４２を図１５（Ａ）（Ｂ）に示す。
図１５（Ａ）、及び図１５（Ｂ）のトランジスタ４４１、トランジスタ４４２は、酸化物半導体層４０３とソース電極層４０５ａ、ドレイン電極層４０５ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層４０４ａ、及び酸化物導電層４０４ｂが形成されている。図１５（Ａ）、及び図１５（Ｂ）のトランジスタ４４１、及びトランジスタ４４２は作製工程により酸化物導電層４０４ａ、酸化物導電層４０４ｂの形状が異なる例である。
図１５（Ａ）のトランジスタ４４１では、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層４０３と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極層４０５ａ、ドレイン電極層４０５ｂを形成した後、ソース電極層４０５ａ、ドレイン電極層４０５ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、および酸化物導電層４０４ｂを形成する。
図１５（Ｂ）のトランジスタ４４２では、酸化物半導体層４０３上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、酸化物導電層４０４ａ、酸化物導電層４０４ｂ、ソース電極層４０５ａ、およびドレイン電極層４０５ｂを形成する。
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
酸化物導電層４０４ａ、および酸化物導電層４０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層４０３とソース電極層４０５ａ、ドレイン電極層４０５ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ４４１、４４２が高速動作をすることができる。
また、酸化物半導体層４０３、酸化物導電層４０４ａ、および酸化物導電層４０４ｂ、ソース電極層４０５ａ、ドレイン電極層４０５ｂの構成とすることによって、トランジスタ４４１、およびトランジスタ４４２の耐圧を向上させることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
上記実施の形態１乃至４において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図１６を用いて説明する。
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
絶縁層４００上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
本実施の形態では、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度を２５０℃、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図１６（Ａ）参照）。
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
本実施の形態では、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度を４００℃、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図１６（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層４５０ｂの高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図１６（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
また、上記作製方法により、得られる第１の結晶性酸化物半導体層４５０ａ、及び第２の結晶性酸化物半導体層４５０ｂは、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層４５０ａ、及び第２の結晶性酸化物半導体層４５０ｂは、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層４５０ａ、及び第２の結晶性酸化物半導体層４５０ｂは、一部に結晶粒界を有している。
ＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
なお、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であり、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料を用いてもよい。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書に開示する半導体装置に適用できるトランジスタ（例えば、実施の形態１におけるトランジスタ２１２、実施の形態２におけるトランジスタ３１２）に、適宜用いることができる。
また、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、具体的に図１６（Ｃ）では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１７を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図１７（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高いノート型のパーソナルコンピュータが実現される。
図１７（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い携帯情報端末が実現される。
図１７（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い電子書籍が実現される。
図１７（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１７（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い携帯電話機が実現される。
図１７（Ｅ）は、デジタルビデオカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高いデジタルビデオカメラが実現される。
図１７（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高いテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い電子機器が実現される。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１０８ａ ゲート絶縁層
１１０ ゲート電極
１１０ａ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２０ａ 不純物領域
１２０ｂ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４０ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１５０ 絶縁層
１５２ 電極
１５４ 絶縁層
１５６ 電極
１５８ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ 電極
１７１ 配線
１７２ 絶縁層
２０２ トランジスタ
２０３ ノード
２０４ ノード
２１１ トランジスタ
２１２ トランジスタ
２１３ 容量素子
２１４ ビット線
２１５ 酸化物半導体用ビット線
２１６ 酸化物半導体用ワード線
２１７ ワード線
２５０ 基準電位回路
２５１ ワード線選択回路
２５２ ビット線選択回路
２５３ メモリセルアレイ
２５４ 電位比較回路
２５５ 出力
２５６ ラッチ回路
２５７ 電源制御回路
２５８ 状態遷移回路
２５９ 制御回路
２６０ 抵抗素子
２８０ 実線
２８２ 実線
３００ タイミングチャート
３０２ タイミングチャート
３０３ ノード
３１１ トランジスタ
３１２ トランジスタ
３１３ 容量素子
３１４ ビット線
３１５ 酸化物半導体用ビット線
３１６ 酸化物半導体用ワード線
３１７ ワード線
３５０ 基準電位回路
３５１ ワード線選択回路
３５２ ビット線選択回路
３５３ メモリセルアレイ
３５４ａ 電位比較回路
３５４ｂ 電位比較回路
３５４ｃ 電位比較回路
３５５ 出力
３５６ ラッチ回路
３５７ 電位制御回路
３５８ 状態遷移回路
３５９ 制御回路
３６０ 基準電位回路
３７０ 基準電位回路
３８０ 抵抗素子
４００ 絶縁層
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０３ｂ 酸化物半導体層
４０４ａ 酸化物導電層
４０４ｂ 酸化物導電層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ 絶縁層
４０９ 絶縁層
４１０ トランジスタ
４２０ トランジスタ
４２７ 絶縁層
４３０ トランジスタ
４３６ａ 配線層
４３６ｂ 配線層
４３７ 絶縁層
４４０ トランジスタ
４４１ トランジスタ
４４２ トランジスタ
４５０ａ 結晶性酸化物半導体層
４５０ｂ 結晶性酸化物半導体層
４５３ 酸化物半導体層
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機

Claims (5)

  1. 第１のゲート端子がワード線に電気的に接続され、第１のソース端子がビット線に電気的に接続され、第１のドレイン端子がソース線に電気的に接続され、半導体材料を含んだ基板により構成された第１のトランジスタと、第２のゲート端子が酸化物半導体用のワード線に電気的に接続され、第２のソース端子が酸化物半導体用ビット線と電気的に接続され、第２のドレイン端子が前記第１のトランジスタの第１のゲート端子に電気的に接続され、酸化物半導体層を含んで構成された第２のトランジスタと、前記第１のトランジスタの第１のゲート端子と前記ワード線に電気的に接続された容量素子と、を有するメモリセルと、
    第３のソース端子と、第３のドレイン端子と、第３のゲート端子と、第４のゲート端子からなるデュアルゲート駆動のトランジスタにより構成され、前記第３のソース端子及び第３のゲート端子が、電源電圧が入力される端子に電気的に接続され、前記第３のドレイン端子が、前記ビット線に電気的に接続される抵抗素子と、
    基準電位を出力する基準電位回路と、
    前記基準電位回路及び前記ビット線と電気的に接続され、該基準電位回路が出力する基準電位と前記ビット線の電位を比較する電位比較回路と、
    前記電位比較回路と電気的に接続され、該電位比較回路の出力電位が電源制御回路部及び状態遷移回路部に与えられる制御回路と、
    を有し、
    前記制御回路において、前記状態遷移回路部は、前記電源制御回路部の入力部及び前記抵抗素子の第４のゲート端子と電気的に接続されて該第４のゲート端子に電位を与え、前記電源制御回路部は、前記酸化物半導体用のビット線と電気的に接続され、前記酸化物半導体用のビット線に電位を与えることを特徴とする半導体装置。
  2. 前記基準電位回路は、異なる電位を出力する複数の基準電位回路である請求項１に記載の半導体装置。
  3. 前記半導体材料は、単結晶半導体基板である請求項１または請求項２に記載の半導体装置。
  4. 前記半導体材料は、シリコンである請求項１乃至請求項３のいずれか一に記載の半導体装置。
  5. 前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含んでなる酸化物半導体材料である請求項１乃至請求項４のいずれか一に記載の半導体装置。
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