JPH10256560A - 半導体装置の駆動方法および半導体装置 - Google Patents

半導体装置の駆動方法および半導体装置

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JPH10256560A
JPH10256560A JP9358848A JP35884897A JPH10256560A JP H10256560 A JPH10256560 A JP H10256560A JP 9358848 A JP9358848 A JP 9358848A JP 35884897 A JP35884897 A JP 35884897A JP H10256560 A JPH10256560 A JP H10256560A
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gate electrode
gate
threshold
semiconductor device
channel region
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JP9358848A
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Yoshihiro Miyazawa
芳宏 宮沢
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Sony Corp
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

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Abstract

(57)【要約】 【課題】 制御電圧に対する閾値電圧の変化率を大きく
すること。また、閾値電圧を下げてメモリセルの蓄積電
荷量を高めること。 【解決手段】 本発明は、基板１０上の埋め込み酸化膜
１１を介して設けられたチャネル領域と、チャネル領域
と対応する埋め込み酸化膜１１内でチャネル領域との間
に第１ゲート酸化膜２０を介して設けられている第１ゲ
ート電極２１と、チャネル領域を間として第１ゲート電
極２１と反対側に第２ゲート酸化膜３０を介して設けら
れている第２ゲート電極３１とを備えている半導体装置
において、第１ゲート電極２１または第２ゲート電極３
１を信号入力用とし、第２ゲート電極３１または第１ゲ
ート電極２１をゲート閾値制御用として駆動する方法で
ある。また、ＭＯＳトランジスタと容量素子とを備える
メモリセルにおいてＭＯＳトランジスタのゲート閾値を
制御するゲート閾値制御手段を備えている半導体装置で
もある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チャネル領域を挟
む状態で２つのゲート電極が設けられた半導体装置の駆
動方法および半導体装置に関する。
【０００２】
【従来の技術】従来、ＭＯＳ−ＦＥＴの閾値電圧Ｖthは
電源電圧ＶDDの１／３以下（例えば１／５）を目安に設
定されている。このようなＭＯＳ−ＦＥＴにおいて、回
路の信号処理速度はＭＯＳ−ＦＥＴの電流駆動能力に比
例し、電源電圧ＶDDと閾値電圧Ｖthとの差（ＶDD−Ｖt
h）が大きいほど速くなる。一方、消費電力のうちの無
駄に消費される分の主要因はＭＯＳ−ＦＥＴのサブスレ
ッシュホールド電流によるリーク電流であり、Ｅｘｐ
（−Ｖth／Ｓ）に比例する。
【０００３】ここで、Ｓは閾値Ｖthより低いゲート電圧
Ｖgsの領域すなわちサブスレッシュホールド領域でのゲ
ート電圧とドレイン電流Ｉdsとの対数の比ΔＶgs／Δｌ
ｏｇ（Ｉds）である。つまり、処理速度向上の観点から
は閾値電圧｜Ｖth｜をできるだけ小さくし、消費電力低
減の観点からは閾値電圧｜Ｖth｜をできるだけ大きくす
る必要が生じている。
【０００４】近年では、ロジックの高速化とＤＲＡＭの
データ保持特性にかかわるリーク電流の減少の必要性と
を同一の閾値電圧Ｖthで満たすことが困難となり、ＤＲ
ＡＭ用には例えば０．７Ｖ、ロジック用には０．４Ｖと
いう２つの閾値電圧を設定する集積回路が使用されるよ
うになってきている。
【０００５】また、さらなる高速化、低電源電圧化に伴
い、ロジック用も更に低い０．２Ｖ程度の閾値電圧を設
定する場合もある。
【０００６】このような閾値電圧の低下においては、Ｄ
ＲＡＭのデータ保持特性の観点のみならず総消費電力に
おけるサブスレッシュホールド領域のリーク電流成分が
無視できなくなる。
【０００７】そこで、ＭＯＳ−ＦＥＴのチャネル下の基
板にバイアス電圧を印加して閾値電圧Ｖthを可変し、動
作時には低い閾値電圧で高速動作し、非動作時には高い
閾値電圧に変えてリーク電流を減少させる技術が考えら
れている。
【０００８】図１０（ａ）に示す半導体装置は、基板１
のウエル２内に形成されたソース３、ドレイン４、およ
びチャネル領域と、チャネル領域上にゲート酸化膜６を
介して設けられたゲート５とを備えており、ウエル２と
導通するウエル電極７を閾値電圧の制御端子としたバル
ク型ＭＯＳトランジスタを示している。
【０００９】また、図１０（ｂ）に示す半導体装置は、
基板１０上の埋め込み酸化膜１１を介して形成されたＳ
ｉ（シリコン）１２にチャネル領域が形成されたＳＯＩ
型の半導体装置であり、チャネル下の空乏化していない
層（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ１３）を閾値電圧の制
御端子として使用する場合を示している。
【００１０】また、図１１（ａ）は図１０（ａ）に示す
バルク型ＭＯＳトランジスタにおいて、ウエル電極７に
接続された制御端子８をゲート５と短絡して使用する場
合、図１１（ｂ）は図１０（ｂ）に示すＳＯＩ型の半導
体装置において、ゲートに接続された制御端子８をＦｌ
ｏａｔｉｎｇ Ｂｏｄｙ１３と短絡して使用する場合を
各々示している。
【００１１】また、近年ではＤＲＡＭのメモリ容量の増
大に伴い、１ビット線につながるセル数も増加してお
り、読み出し時にビット線を駆動するのに必要な電荷量
も大きくなってきている。
【００１２】セルの電荷量を確保するには、キャパシタ
容量を大きくする方法と電圧を高くする方法とがある
が、キャパシタ容量を大きくするとセル面積が大きくな
ったり、キャパシタの高さが増して配線プロセスが複雑
になってしまう。そこで、電圧を高くすることで電荷量
を確保することが望まれている。
【００１３】このような観点から、従来では、選択ワー
ド線の電位を昇圧回路により電源より高い電位にし、Ｈ
ｉｇｈレベル時のキャパシタのノード電位を電源電位に
近い電位に引き上げる、いわゆるワード線ブーストが行
われている。
【００１４】また、ＭＯＳＦＥＴが逆方向の基板バイア
スを受けて、その閾値が増大しないようソースと基板
（実構造ではウェル）とを短絡することも行われてい
る。
【００１５】さらに、ＭＯＳＦＥＴの閾値を低く設定し
てキャパシタのノード電位を高めるようにするととも
に、スタンバイ時（非動作時）にソース電位を上げるこ
とでサブスレッシュホールド領域でのリーク電流低減を
図ることも行われている。
【００１６】
【発明が解決しようとする課題】しかしながら、このよ
うな半導体装置の駆動方法および半導体装置には次のよ
うな問題がある。すなわち、図１０（ａ）に示す例では
ドレイン−基板間に、また図１０（ｂ）に示す例ではド
レイン−Ｆｌｏａｔｉｎｇ Ｂｏｄｙ１３間にバイアス
がかかるため、順バイアス状態で電流が流れださない条
件では０．６Ｖ程度しか制御用の電圧を印加できない。
これにより、閾値電圧の変化量をわずかしか得ることが
できないという問題がある。
【００１７】しかも、閾値電圧を高くした場合には変化
量が大きくなり、閾値電圧を小さくした場合には変化量
が小さくなるというように、閾値電圧の変化量がその大
きさに依存してしまい、閾値電圧を小さくする設定では
変化量もわずかしか得られないという問題が生じる。
【００１８】さらに、ドレイン−制御端子が接合分離さ
れていることで順バイアス状態では寄生容量が大きくな
ってしまうという問題がある。また、逆バイアスにする
ことで大きな閾値電圧の変化量を得ることはできるが、
大きな印加電圧が必要となり、微細パターンによって構
成されるＭＯＳトランジスタ等では耐圧等の信頼性の問
題が生じてしまう。また、素子単位で制御電圧を変える
場合、バルク型ＭＯＳ−ＦＥＴではウエルを素子毎に分
離しなければならず素子の集積密度の低下を招くことに
なる。
【００１９】また、ＤＲＡＭのセルにおけるＭＯＳＦＥ
Ｔにおいてワード線ブースト技術によりキャパシタ容量
を増加させると、ワード線電位が高くなり、耐圧等の信
頼性上必要なゲート酸化膜厚も厚くなり、このようなゲ
ート酸化膜厚では他のロジック部との整合性が取れなく
なってしまう。
【００２０】また、ＭＯＳＦＥＴの閾値が増大しないよ
うソースと基板とを短絡しても、閾値の増大分を抑制で
きるだけであり、キャパシタのノード電位を高めて十分
な電荷量を確保するには至らない。
【００２１】さらに、ＭＯＳＦＥＴの閾値を低く設定し
てキャパシタのノード電位を高め、サブスレッシュホー
ルド領域でのリーク電流低減を図るため非動作時のソー
ス電位を上げる場合でも、あまり高いソース電位を設定
すると閾値変化量が増してしまう。このため、設定する
閾値をあまり低くすることができず、十分な電荷量を確
保できるほどノード電位を高くできないという問題があ
る。
【００２２】
【課題を解決するための手段】本発明はこのような課題
を解決するために成された半導体装置の駆動方法および
半導体装置である。すなわち、本発明の半導体装置の駆
動方法は、基板上の絶縁膜を介して設けられた半導体層
に形成されているチャネル領域と、チャネル領域と対応
する絶縁膜内でチャネル領域との間に絶縁膜による第１
ゲート絶縁膜を介して設けられている第１ゲート電極
と、チャネル領域を間として第１ゲート電極と反対側に
第２ゲート絶縁膜を介して設けられている第２ゲート電
極とを備えている半導体装置において、第１ゲート電極
または第２ゲート電極を信号入力用とし、第２ゲート電
極または第１ゲート電極をゲート閾値制御用として駆動
する方法である。
【００２３】このような本発明では、チャネル領域を挟
む状態で設けられた第１ゲート電極と第２ゲート電極と
において、第１ゲート電極または第２ゲート電極を信号
入力用とし、第２ゲート電極または第１ゲート電極をゲ
ート閾値制御用として駆動することで、チャネル不純物
濃度による閾値電圧と独立してゲート閾値制御用の電圧
を設定でき、ゲート閾値制御電圧に対する閾値電圧変化
量を大きくすることができるようになる。
【００２４】また、本発明の半導体装置は、ＭＯＳトラ
ンジスタと容量素子とからメモリセルが構成されるもの
であり、ＭＯＳトランジスタのゲート閾値を制御するゲ
ート閾値制御手段を備えている。
【００２５】このような本発明では、ゲート閾値制御手
段によってＭＯＳトランジスタのゲート閾値を制御でき
ることから、動作時の閾値を低くしてメモリセルにおけ
るノード電位を高めて十分な電荷量を確保するととも
に、非動作時の閾値を高くしてサブスレッシュホールド
領域でのリーク電流を低減できるようになる。
【００２６】
【発明の実施の形態】以下に、本発明の半導体装置の駆
動方法における実施の形態を図に基づいて説明する。図
１は本実施形態の駆動方法にかかる半導体装置の構成を
説明する模式断面図である。
【００２７】すなわち、この半導体装置は、基板１０上
の絶縁膜である埋め込み酸化膜１１を介して設けられた
シリコン等の半導体層（Ｓｉ１２）に形成されているチ
ャネル領域と、このチャネル領域と対応する埋め込み酸
化膜１１内でチャネル領域との間にその埋め込み酸化膜
１１による第１ゲート酸化膜２０を介して設けられてい
る第１ゲート電極２１と、チャネル領域を間として第１
ゲート電極２１と反対側に第２ゲート酸化膜３０を介し
て設けられている第２ゲート電極３１とを備えるＳＯＩ
構造のＦＥＴとなっている。
【００２８】図２〜図３はこの半導体装置の製造工程を
順に説明する模式断面図である。先ず、図２（ａ）に示
すように、Ｓｉ１２の基板（例えば、７２５μｍ厚）を
用意し、図２（ｂ）に示すように、Ｓｉ１２をエッチン
グして所定の凹部を形成した状態で、ＳｉＯ2 １２ａ
（例えば、０．０６μｍ厚）とｐｏｌｙ−Ｓｉ１２ｂ
（例えば、５μｍ厚）とを積層する。この際、ＳｉＯ2
１２ａを形成した後、凸状となるＳｉ１２の上に、例え
ば３００ｎｍ厚のドーピングを施したｐｏｌｙ−Ｓｉか
ら成る第１ゲート電極（図示せず）を形成しておく。次
いで、図２（ｃ）に示すように、ｐｏｌｙ−Ｓｉ１２ｂ
を平坦化研磨する。
【００２９】次に、図３（ａ）に示すように、先の工程
で平坦化したｐｏｌｙ−Ｓｉ１２ｂを介して基板１０を
貼り合わせる。その後、図３（ｂ）に示すようにエッジ
の研削を行い、図３（ｃ）に示すように、Ｓｉ１２の選
択研磨を行い、例えば０．０３μｍ厚の素子形成部のみ
を残すようにする。
【００３０】本実施形態における半導体装置は、この素
子形成部にチャネル領域を形成するにあたり、チャネル
不純物濃度を下げる（例えば、５×１０15ｃｍ-3）、ま
たはＳｉ１２の層厚を薄くして（例えば、５０ｎｍ）、
ゲートとチャネルＳｉとのワークワンクション差でチャ
ネル領域を空乏層化した完全空乏型ＳＯＩとしている。
【００３１】このような第１ゲート電極２１および第２
ゲート電極３１によってチャネル領域を挟む構造によ
り、閾値電圧Ｖthと、その閾値電圧を制御した場合の変
化量ΔＶthとを各々別個に設定できるようになる。
【００３２】ここで、図１に示す半導体装置の第２ゲー
ト電極３１を信号入力用、第１ゲート電極２１を閾値制
御用として駆動した場合の閾値電圧Ｖthおよび閾値電圧
Ｖthの変位量ΔＶthを数１および数２に示す。
【００３３】
【数１】
【００３４】
【数２】
【００３５】同様に、図１に示す半導体装置の第１ゲー
ト電極２１を信号入力用、第２ゲート電極３１を閾値制
御用として駆動した場合の閾値電圧Ｖthb および閾値電
圧Ｖthb の変位量ΔＶthb を数３および数４に示す。
【００３６】
【数３】
【００３７】
【数４】
【００３８】なお、上記各式においてφs はＳｉ層表面
ポテンシャル、φsbはＳＯＩ層裏面ポテンシャル、ＶFB
はＳｉ層表面フラットバンド電圧、ＶFBb はＳＯＩ層裏
面フラットバンド電圧、Ｃoxは第２ゲート容量、Ｃoxb
は第１ゲート容量、ＣsiはＳｉ層容量、Ｔoxは第２ゲー
ト酸化膜厚、Ｔoxb は第１ゲート酸化膜厚、ＴsiはＳｉ
層厚、ＱsiはＳＯＩ層不純物量、Ｖg は第２ゲート電極
印加電圧、Ｖgbは第１ゲート電極印加電圧、Ｖthは第２
ゲート電極を信号入力用とした場合の閾値電圧、Ｖthb
は第１ゲート電極を信号入力用とした場合の閾値電圧を
各々示している。
【００３９】また、図１に示す半導体装置の第１ゲート
電極２１への印加電圧Ｖgbに対する第２ゲート電極３１
による閾値電圧Ｖthの変化を図４および図５に示す。図
４は第１ゲート電極２１へ順方向バイアスを加えた場
合、図５は第１ゲート電極２１へ逆方向バイアスを加え
た場合である。
【００４０】図４および図５において、横軸は第１ゲー
ト電極２１への印加電圧Ｖgb、縦軸左側は閾値電圧Ｖt
h、縦軸右側は閾値電圧の変化量ΔＶthである。
【００４１】ここで、半導体装置の高速動作とリーク電
流低減のために必要となる閾値電圧Ｖthの変化量の目安
は次のようになる。 （１）ｈｉｇｈ Ｖth …０．７（Ｖ） （２）ｍｅｄｉｕｍ Ｖth…０．４〜０．６（Ｖ） （３）ｌｏｗ Ｖth …０．０〜０．２（Ｖ）
【００４２】すなわち、高速動作を行う場合には比較的
低い閾値電圧Ｖthで動作させ、非動作時のリーク電流を
抑制するためには比較的高い閾値電圧Ｖthにしておく。
上記の目安から、この閾値電圧Ｖthの変化量としては
０．３（Ｖ）程度が必要となる。
【００４３】図４および図５に示すように、例えば第１
ゲート酸化膜２０（図１参照）、第２ゲート酸化膜３０
（図１参照）ともに５ｎｍ厚とした場合には、第１ゲー
ト電極２１へ印加する制御用電圧０．８（Ｖ）で閾値電
圧Ｖthの変化量ΔＶthを０．３（Ｖ）得ることができ
る。
【００４４】例えば、携帯通信端末において電池１本の
電圧が１（Ｖ）であった場合、この電源の範囲で０．３
（Ｖ）の閾値電圧の変化量が得られれば実用的である。
これを満たす条件としては、 （０．３３３Ｔsi＋Ｔoxb ）／Ｔox＜３ のようになる。
【００４５】ただし、この条件を満たす第１ゲート酸化
膜２０の膜厚を得るにはプロセス中の熱処理の制約があ
る。そこで、本実施形態では、第１ゲート酸化膜２０よ
り第２ゲート酸化膜３０の膜厚の方が薄く形成しやすい
点に着目し、第２ゲート電極３０へ閾値電圧制御用の電
圧を印加し、第１ゲート電極２０を信号入力用として駆
動する。
【００４６】数４から分かるように、第１ゲート酸化膜
２０の膜厚Ｔoxb が第２ゲート酸化膜３０の膜厚Ｔoxに
比べて大きくなればなるほど、第２ゲート電極３１への
印加電圧に対する第１ゲート電極２１の閾値電圧Ｖthb
の変化率が大きくなる。この計算例を図６の一点鎖線で
示す。なお、図６では、各係数の絶対値で示している。
【００４７】実用的には閾値電圧の変化量よりも電流駆
動能力の変化量の方が直接回路特性に効く。図６の破線
は、第１ゲート酸化膜２０を第２ゲート酸化膜３０と同
じ厚さ（例えば５ｎｍ）とした場合における特性に換算
した第１ゲート電極２１での等価的閾値電圧Ｅｑ．Ｖth
を示すものである。
【００４８】例えば、第１ゲート酸化膜２０の膜厚が４
０ｎｍであった場合、第２ゲート電極３１に１（Ｖ）の
制御用電圧を印加することによって約０．６（Ｖ）の閾
値電圧の変化を得ることができる。すなわち、このよう
な等価的閾値電圧Ｅｑ．Ｖthb に換算しても十分な効果
が得られることが分かる。
【００４９】この等価的閾値電圧Ｅｑ．Ｖthを式で表す
と数５のようになる。ここで、αはショートチャネル効
果を表す定数（１≦α≦２）である。
【００５０】
【数５】
【００５１】なお、本実施形態ではチャネル領域にＳｉ
を用いた例を示したが、本発明はこれに限定されず他の
半導体（例えば、ＧａＡｓ）を用いたものであっても同
様である。また、本実施形態ではＳＯＩ構造の半導体装
置を駆動する例を示したが、駆動対象の半導体装置はＳ
ＯＩ構造に限定されず、いわゆる薄膜構造（例えば、Ｔ
ＦＴ）であっても適用可能である。
【００５２】さらに、本実施形態では主として第１ゲー
ト酸化膜２０より第２ゲート酸化膜３０の方が薄く、第
２ゲート酸化膜３０と対応する第２ゲート電極３１を閾
値電圧制御用とし、第１ゲート電極２１を信号入力用と
して使用する例を示したが、本発明はこれに限定され
ず、第１ゲート電極２１を閾値電圧制御用、第２ゲート
電極３１を信号入力用として使用してもよい。
【００５３】次に、本発明の半導体装置における実施の
形態を説明する。図７（ａ）は本実施形態の半導体装置
であるＤＲＡＭのセルを示す回路図（その１）である。
すなわち、このＤＲＡＭのセルは、ＭＯＳＦＥＴ１００
と、キャパシタ２００とから構成され、このＭＯＳＦＥ
Ｔ１００として先に説明した第１ゲート電極２１（図１
参照）と対応する第１ゲート電極１０１および第２ゲー
ト電極３１（図１参照）と対応する第２ゲート電極１０
２の２つを備えたものが適用されている。
【００５４】なお、図７（ａ）に示すＭＯＳＦＥＴ１０
０において、ビット線Ｂ側の電極とキャパシタ２００側
の電極とは動作状態によりその電位関係が異なるが、本
実施形態では便宜上ビット線Ｂ側をドレインＤ、キャパ
シタ２００側をソースＳとする。
【００５５】ＭＯＳＦＥＴ１００の第１ゲート電極１０
１にはワード線Ｗが接続される。このワード線Ｗは非動
作時にはＬｏｗレベルとなり、セルへのデータ書き込み
および読み出し時にはＨｉｇｈレベルとなる。
【００５６】また、ビット線Ｂは通常電源電圧の１／２
に保持しておき、データの書き込み時には書き込むべき
情報に対応したＬｏｗレベルまたはＨｉｇｈレベルの電
位となる。読み出し時にはキャパシタ２００の蓄積電
荷、ビット線Ｂの寄生容量の蓄積電荷、ビット線Ｂに接
続された他のセルのＭＯＳＦＥＴのドレイン寄生容量の
蓄積電荷を各容量で分配した電位となる。
【００５７】キャパシタ２００の蓄積電荷は、Ｌｏｗレ
ベルが書き込まれた時は「０」、一方、Ｈｉｇｈレベル
が書き込まれた時はＱ＝Ｃ・Ｖnodeとなる。ここで、Ｑ
は蓄積電荷量、Ｃはキャパシタ２００の容量、Ｖnodeは
ノードＮの電位（Ｖnode＝Ｈｉｇｈレベルの電位−ＭＯ
ＳＦＥＴ１００の閾値電圧）である。
【００５８】このような本実施形態のＤＲＡＭのセルで
は、ＭＯＳＦＥＴ１００の例えば表面側である第２ゲー
ト電極１０２を制御線Ｔに接続して閾値制御用として駆
動することによって、動作時には低閾値でノードＮの電
位を高めてキャパシタ２００の蓄積電荷量を高め、非動
作時には高閾値でサブスレッシュホールド領域でのリー
ク電流を低減する点に特徴がある。
【００５９】本実施形態では、ＭＯＳＦＥＴ１００の閾
値電圧として、キャパシタ２００の電荷がＭＯＳＦＥＴ
１００を介して放電し、データリテンション特性が劣化
しないような値に設定する。
【００６０】ここで、ＭＯＳＦＥＴ１００のリーク電流
は、サブスレッシュホールド電流と接合リーク電流とか
らなる。接合リーク電流はＭＯＳＦＥＴ１００の電極形
成のためのソース領域を形成する接合で物性定数と接合
面積とで決められる。また、サブスレッシュホールド電
流は、閾値設定で変えることができ、 Ｉｌｓ＝Ｉ0 ・Ｅｘｐ（−Ｖth／Ｓ） で表すことができる。
【００６１】この式で、Ｉｌｓはサブスレッシュホール
ド電流、Ｉ0 は物性定数で決まる量、Ｓは物性定数と構
造とで決まる量、Ｖthは閾値電圧である。
【００６２】Ｓは６５ｍＶ〜１００ｍＶの値をもつた
め、閾値電圧Ｖthが６５ｍＶ〜１００ｍＶだけ高くなる
とサブスレッシュホールド電流は１桁小さくなる。した
がって、通常閾値電圧Ｖthを０．７Ｖ程度に設定してお
く。
【００６３】そこで、電源電圧１Ｖの時にビット線Ｂか
らＨｉｇｈレベルの１Ｖを書き込む場合のノード電位を
従来技術と比べて考える。
【００６４】図８は制御用電圧Ｖgbに対する閾値電圧Ｖ
thを示す図（逆方向バイアス）であり、チャネル不純物
濃度Ｎａをパラメータとしたものである。この図より、
例えばチャネル不純物Ｎａが３×１０17ｃｍ-3の場合に
おいて、制御用電圧Ｖgbとして１Ｖの逆バイアスがかか
ったとき、閾値電圧は０．２Ｖ高くなることが分かる。
【００６５】キャパシタ２００の必要電荷蓄積量はソフ
トエラー耐性として必要な約３０ｆＣである。また、近
年のメモリの大容量化にともない、１ビット線につなが
るセル数が増加し、読み出し時にビット線Ｂを駆動する
のに必要な電荷量も上記と同様な値となっている。
【００６６】いま、ワード線Ｂの電位を電源電圧の１Ｖ
とすると、従来のセル構造におけるノード電位Ｖnode
は、Ｖnode＝Ｈｉｇｈレベルの電位（電源電圧の１Ｖ）
−ＭＯＳＦＥＴの閾値電圧（０．７Ｖ）−閾値の変化量
（０．０７Ｖ）より０．２３Ｖとなり、キャパシタの十
分な電荷蓄積を得ることができない。
【００６７】また、従来のワード線ブースト技術によっ
てノード電位を約１Ｖまで上げた場合には、約４倍の電
荷蓄積量を得ることができるものの、そのために必要な
ワード線の電位は、電源電圧（１Ｖ）＋閾値電圧（０．
７Ｖ）＋閾値の変化量（０．２Ｖ）から求まるように
１．９Ｖすなわち電源電圧の約２倍になってしまう。
【００６８】このため、耐圧等の信頼性を確保する上で
ゲート酸化膜を十分に厚くしなければならず、このよう
なゲート酸化膜厚では他のロジック部との整合性がとれ
なくなってしまう。
【００６９】さらに、ＭＯＳＦＥＴのソース電極をウェ
ルとを短絡して閾値電圧変化を抑制する場合には、ノー
ド電位Ｖnodeとして、Ｖnode＝Ｈｉｇｈレベルの電位
（電源電圧の１Ｖ）−ＭＯＳＦＥＴの閾値電圧（０．７
Ｖ）より０．３Ｖとなる。しかしながら、この程度では
先と同様キャパシタの十分な電荷蓄積量を得ることがで
きない。
【００７０】また、このＭＯＳＦＥＴのソース電極をウ
ェルとの短絡とともに、ワード線ブーストを行うことも
考えられるが、この場合でも、ワード線電位として電源
電圧（１Ｖ）＋閾値電圧（０．７Ｖ）から１．７Ｖとな
る。この場合でも電源電圧１Ｖに対して高いワード線電
位になることから、十分にゲート酸化膜を厚くする必要
が生じ、他のロジック部との整合性が取れないことにな
る。
【００７１】また、ＭＯＳＦＥＴの閾値を予め低く設定
しておき、非動作時にソース電位（または、キャパシタ
の接地電位）を上げるか、またはウェル電位を下げて見
かけ上の閾値を高くする従来技術では、電位変化を大き
くとると閾値変化量を大きくとることができるものの、
信頼性上の問題を生じる。そこで、適当な値として、電
圧変化を１Ｖとすると閾値変化量は０．２Ｖとなり、閾
値を０．５Ｖに設定すればオフ時に０．７Ｖの閾値が得
られる。
【００７２】つまり、この従来技術におけるノード電位
Ｖnodeは、電源電圧（１Ｖ）−閾値（０．５Ｖ）−閾値
の変化量（０．１Ｖ）より０．４Ｖとなる。しかし、こ
の程度では先と同様キャパシタの十分な電荷蓄積量を得
ることができない。
【００７３】これに対し、本実施形態では、先に説明し
たように、ＭＯＳＦＥＴ１００の例えば表面側である第
２ゲート電極１０２を閾値制御用として駆動することに
よって、非動作時には高閾値でサブスレッシュホールド
領域でのリーク電流を低減し、動作時には低閾値でノー
ドＮの電位を高めてキャパシタ２００の蓄積電荷量を高
めるようにしている。
【００７４】また、図７（ｂ）の回路図（その２）に示
す実施形態では、第１ゲート電極１０１と第２ゲート電
極１０２とを短絡して使用している。すなわち、第１ゲ
ート電極１０１を短絡線Ｓによってワード線Ｗに接続す
ることで、同じくワード線Ｗに接続されている第２ゲー
ト電極１０２との短絡を構成している。この場合、第１
ゲート電極１０１による閾値電圧Ｖthb の変位量ΔＶth
b は上記の数４と同様となる。
【００７５】この計算例を図９に示す。この結果より、
Ｔox＝５ｎｍ、Ｔoxb ＝５０ｎｍ、Ｔsi＝２５ｎｍの場
合、ΔＶthb ＝−４・ΔＶg となる。
【００７６】つまり、Ｖthb を０．７Ｖに設定し、第１
ゲート電極と第２ゲート電極とを短絡することでＶthb
が０．５６Ｖ下がって０．１４Ｖとなる。
【００７７】これによって、ノードＮの電位Ｖnodeは、
電源電圧（１Ｖ）−閾値電圧（０．１４Ｖ）より、０．
８６Ｖとなる。
【００７８】すなわち、ワード線電位は電源電圧と等し
い１Ｖのままで動作時の閾値だけを下げることができ、
ゲート酸化膜厚も他のロジックと揃えることができるよ
うになる。また、構造上の閾値電圧としては０．７Ｖで
あることから、サブスレッシュホールド領域でのリーク
電流も抑制することができる。さらに、動作時における
実効的な閾値を０．１４Ｖまで下げることができ、ノー
ド電位を０．８６Ｖまで高めてキャパシタ２００の蓄積
電荷量を十分に確保することもできる。
【００７９】なお、上記例では主として第１ゲート電極
１０１と第２ゲート電極１０２とを短絡して使用する場
合を説明したが、いずれか一方を閾値制御用として別の
制御用電圧を入力するようにしてもよい。
【００８０】また、電源電圧として１Ｖ、実効的な閾値
を０．１４Ｖとして計算を行ったが、図９の計算例から
も分かるようにこれが限度ではなく、更に閾値を下げて
キャパシタ２００の蓄積電荷量を増加させることも可能
である。
【００８１】また、上記実施形態では、第２ゲート電極
１０２を閾値制御用として使用する例を示したが、反対
に第１ゲート電極１０１を閾値制御用として使用するよ
うにしてもよい。
【００８２】
【発明の効果】以上説明したように、本発明の半導体装
置の駆動方法および半導体装置によれば次のような効果
がある。すなわち、チャネル領域を挟む状態で第１ゲー
ト電極と第２ゲート電極とを設け、このうちの一方を信
号入力用、他方を閾値電圧制御用として駆動することに
より、チャネル不純物濃度による閾値電圧と独立してゲ
ート閾値制御用の電圧を設定することが可能となる。ま
た、ゲート閾値制御電圧に対して大きな閾値電圧変化率
を得ることができ、閾値制御性の向上を図ることが可能
となる。
【００８３】また、メモリセルの書き込みにおいて、Ｍ
ＯＳトランジスタの閾値電圧を下げることで電圧損失を
少なくすることができ、付加回路なしで容量素子への十
分な電荷蓄積量を確保することが可能となる。さらに、
ワード線電位を電源電圧よりも高める必要がないことか
ら耐圧等の信頼性が高く、またゲート酸化膜厚を他のロ
ジック回路と合わせることができ、製造上の整合性を高
めることも可能となる。
【図面の簡単な説明】
【図１】駆動対象となる半導体装置の構成を説明する模
式断面図である。
【図２】半導体装置の製造工程を説明する模式断面図
（その１）である。
【図３】半導体装置の製造工程を説明する模式断面図
（その２）である。
【図４】制御用電圧Ｖgbに対する閾値電圧Ｖthを示す図
（順方向バイアス）である。
【図５】制御用電圧Ｖgbに対する閾値電圧Ｖthを示す図
（逆方向バイアス）である。
【図６】第１ゲート酸化膜厚Ｔoxb に対する閾値電圧
（係数）を示す図である。
【図７】本実施形態における半導体装置を説明する回路
図で、（ａ）はその１、（ｂ）はその２を示す回路図で
ある。
【図８】チャネル不純物濃度をパラメータとした制御用
電圧Ｖgbに対する閾値電圧Ｖthを示す図（逆方向バイア
ス）である。
【図９】第１ゲート酸化膜厚Ｔoxb に対する閾値電圧変
化量（係数）を示す図である。
【図１０】従来例を説明する模式断面図（その１）であ
る。
【図１１】従来例を説明する模式断面図（その２）であ
る。
【符号の説明】
１０…基板、１１…埋め込み酸化膜、１２…Ｓｉ、２０
…第１ゲート酸化膜、２１…第１ゲート電極、３０…第
２ゲート酸化膜、３１…第２ゲート電極、１００…ＭＯ
ＳＦＥＴ、２００…キャパシタ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基板上の絶縁膜を介して設けられた半導
    体層に形成されているチャネル領域と、該チャネル領域
    と対応する前記絶縁膜内で該チャネル領域との間に該絶
    縁膜による第１ゲート絶縁膜を介して設けられている第
    １ゲート電極と、該チャネル領域を間として前記第１ゲ
    ート電極と反対側に第２ゲート絶縁膜を介して設けられ
    ている第２ゲート電極とを備えている半導体装置におい
    て、 前記第１ゲート電極または前記第２ゲート電極のうちの
    一方を信号入力用とし、他方をゲート閾値制御用として
    駆動することを特徴とする半導体装置の駆動方法。
  2. 【請求項２】 前記第１ゲート絶縁膜と前記第２ゲート
    絶縁膜とのうち、膜厚の厚い方と対応する前記第１ゲー
    ト電極または前記第２ゲート電極を信号入力用とし、該
    膜厚の薄い方と対応する該第２ゲート電極または該第１
    ゲート電極をゲート閾値制御用として駆動することを特
    徴とする請求項１記載の半導体装置の駆動方法。
  3. 【請求項３】 前記半導体装置は完全空乏型ＳＯＩ−Ｍ
    ＯＳトランジスタから成ることを特徴とする請求項１記
    載の半導体装置の駆動方法。
  4. 【請求項４】 ＭＯＳトランジスタと容量素子とからメ
    モリセルが構成される半導体装置において、 前記ＭＯＳトランジスタはそのゲート閾値を制御するゲ
    ート閾値制御手段を備えていることを特徴とする半導体
    装置。
  5. 【請求項５】 前記ゲート閾値制御手段は、前記ＭＯＳ
    トランジスタのチャネル領域の一方側に第１ゲート絶縁
    膜を介して設けられる第１ゲート電極と、 前記チャネル領域の他方側に第２ゲート絶縁膜を介して
    設けられる第２ゲート電極と、 前記第１ゲート電極と前記第２ゲート電極とを導通して
    同電位にする短絡手段とを備えていることを特徴とする
    請求項４記載の半導体装置。
  6. 【請求項６】 前記ゲート閾値制御手段は、前記ＭＯＳ
    トランジスタのチャネル領域の一方側に第１ゲート絶縁
    膜を介して設けられる第１ゲート電極と、 前記チャネル領域の他方側に第２ゲート絶縁膜を介して
    設けられる第２ゲート電極と、 前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とのうち
    膜厚の厚い方と対応する前記第１ゲート電極または前記
    第２ゲート電極に接続される信号入力線と、 前記膜厚の薄い方と対応する第２ゲート電極または第１
    ゲート電極と接続されるゲート閾値制御線とを備えてい
    ることを特徴とする請求項４記載の半導体装置。
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