KR0142575B1 - 반도체 메모리와 그 제조방법 - Google Patents

반도체 메모리와 그 제조방법

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KR0142575B1 KR1019890011920A KR890011920A KR0142575B1 KR 0142575 B1 KR0142575 B1 KR 0142575B1 KR 1019890011920 A KR1019890011920 A KR 1019890011920A KR 890011920 A KR890011920 A KR 890011920A KR 0142575 B1 KR0142575 B1 KR 0142575B1
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Abstract

내용없음.

Description

반도체 메모리의 그 제조 방법
제1도는 본 발명의 반도체 메모리의 일실시예를 나타내는 단면도.
제2a도 내지 제2k도는 본 발명의 반도체 메모리의 제조방법에 대한 일실시예를 공정순으로 나타내는 단면도.
＊도면의 주요부분에 대한 부호의 설명
1 : 반도체기판(제2반도체기판) 2 : 다결정성 실리콘층
3 : 절연층 5 : 반도체 영역
8 : 접촉홀 10 : 제2전극
11 : 유전체막 17 : 반도체기판
본 발명은 반도체 메모리와 그 제조 방법, 특히 MIS 트랜지스터와 용량 소자로서 메모리 셀이 구성된 반도체 메모리와 그 제종 방법에 관한 것이다.
본 발명은 반도체 메모리 셀간의 누설 전류를 작게하고, 비트선의 용량을 작게 하고, 소프트 에러를 발생하기 어렵게 하며, 용량 소자의 전극 전위(플레이트 전위)를 임의로 설정할 수 있도록 하기 위해 반도체 기판상의 절연층 표면에 MIS 트랜지스터가 형성된 반도체 영역을 배치하고, 반도체 기판의 MIS 트랜지스터의 하측 부분에 반도체 기판 자체를 한쪽의 전극으로 하는 용량 소자를 설치하며, 그 전극과 유전체막을 거쳐 대향하는 다른쪽의 전극을 상기 절연층에 형성한 접촉홀을 통하여 상기 반도체 영역의 MIS 트랜지스터에 접속하도록 한 것이다.
최고의 집적 밀도를 높일 수 있는 반도체 메모리는 메모리 셀을 1개의 정보 축적용 용량 소자의 억세스 트랜지스터로서 구성한 다이나믹 RAM이고, 다이나믹 RAM은 여러가지의 전자 장치에 매우 많이 사용되고 있으며, 기술개발도 매우 활발하며, 특공소 60-19596호 공보, 특공소 60-19597호 공보 등에 의하여 개발 성과가 공표되어 있다.
다이나믹 RAM은 월간 Semiconducor World 1988, 2월호 31내지 36항 4M, 16MDRAM의 행방-적층 용량과 구형 용량에 기재되어 있듯이, 반도체 기판 표면상에 적층 타입의 용량 소자를 형성한 적층 용량형의 것과, 반도체 기판에 형성한 트렌치 용량 소자를 형성한 구형 용량형의 것으로 크게 구별되지만, 현재 가장 고집적화를 할 수 있는 것으로 주목되어 있는 것은 반도체 기판의 트렌치에 구형용량을 형성하고, 그 구형 용량의 진상에 억세스 트랜지스터를 형성한 구조의 구형 용량 타입의 스타팅 RAM이고, 이것은 상기 월간지의 36항에 단면 구조가 도시되어 있다.
그런데 상술한 구형 용량의 진상에 억세스 트랜지스터를 형성한 것은 예를 들면 P+형 반도체 기판상의 P-형 에피택셜 성장층에 억세스 MIS 트랜지스터의 n형 소스 드레인 영역(용량 소자측의 영역)이 형성되어 있으며, 메모리 셀 사이의 간격을 좁게 한 경우에는 1개의 셀의 상기 n형 영역에서 P형 에피택셜 성장층내를 연장하는 공핍층이, 인접셀의 n형 소스 드레인 영역(용량 소자측의 영역)에서 연장한 공핍층에 부딪히는 가능성이 있다. 따라서 구조적으로 미세화할 수 있었던 것으로서도 전기적으로는 누설 전류의 증대 문제가 있으며, 결국 셀 사이의 간격을 충분하게 좁힐 수 없다는 문제가 생긴다.
종래의 것은 일반적으로 벌크 실리콘 MOS 타입의 것이므로, 비트선과 기판 사이의 기생 용량을 작게 하는 것이 어렵고, 그 때문에 집적성이 뛰어난 오픈 비트 구성은 그 반면내의 노이즈성에 약하므로 채용하기 어렵게 되며, 그 점으로도 고집적화가 억제되어 버린다. 그리고, 구형 용량 타입의 것은 필연적으로 소프트 에러에 약하고, 플레이트에 임의의 바이어스 전압(예를들면 1/2 Vcc)을 인가할 수 없다는 문제를 가지고 있다.
본 발명은 이러한 문제점을 해결하기 위한 것이고, 셀간의 누설 전류를 작게 하고, 비트선의 용량을 작게 하며, 소프트 에러를 발생하기 어려우며, 용량 소자의 전극 전위(플레이트 전위)를 임의로 설정할 수 있도록 하는 것을 목적으로 한다.
본 발명은 상기 문제점을 해결하기 위하여, 반도체 기판상의 절연층 표면에 MIS 트랜지스터가 형성된 반도체 영역을 배치하고, 반도체 기판의 MIS 트랜지스터의 하측부분에 반도체 기판 자체를 한쪽의 전극으로 하는 용량 소자를 설치하고, 전극과 유전체막을 거쳐 대향하는 다른쪽 전극을 상기 절연층에 형성한 접촉홀을 통하여 상기 반도체 영역의 MIS 트랜지스터에 접속한 것을 특징으로 한다.
본 발명에 의하면 각 MIS 트랜지스터간은 반도체 기판상의 절연층에 의하여 분리되어 있으므로 셀간의 누설전류를 비약적으로 저감할 수 있다. 그리고 SOI 구조이고, MIS 트랜지스터측과 반도체 기판 사이에는 절연층이 사이에 끼워져 있으므로, MIS 트랜지스터측에 설치되는 비트선과 기판사이의 용량을 작게할 수 있고, 따라서 노이즈에 강하게 할 수 있으므로, 집적성에 뛰어난 오픈 비트 구성의 채용이 가능하게 된다. 따라서 반도체 메모리의 보다 고집적화를 할 수 있다.
그리고 용량 소자가 형성된 반도체 기판의 표면에는 절연층이 형성되어 있으며, 이것이 알파선이 침입을 저해함으로 내소프트 에러성이 강하게 된다.
반도체 기판은 전기적으로는 반도체 메모리의 다른 구성용소와의 어느것으로도 접속되어 있지 않고 독립성을 가지고 있으므로, 임의의 바이어스 전위(예를 들면 1/2 Vcc)를 부여할 수 있으며, 나아가서는 유전체 막에 인가되는 전압을 낮게 할 수 있다.
그리고 본 발명의 반도체 메모리는 억세스 MIS 트랜지스터의 하측에 용량 소자가 형성되어 있으므로, 고집적밀도를 높힐 수 있다.
이하 본 발명의 반도체 메모리의 그 제조 방법을 도시한 실시예에 따라 상세히 설명한다.
제1도는 본 발명의 반도체 메모리의 1개의 실시예를 나타내는 단면도이다.
도면에서 (1)은 실리콘 반도체 기판, (2)는 반도체 기판(1)상에 형성된 다결정 실리콘층, (3)은 다결정 실리콘층(2)의 표면에 형성된 SiO2에서의 절연층, (4)는 절연층(3)의 표면부에 선택적으로 형성된 오목부, (5)는 오목부(4)내에 형성된 실리콘 반도체 영역이고, 상기 반도체 기판(1) 및 다결정 실리콘층(2)과 절연층(3)과, 반도체 영역(5)에서 SOI구조를 이루고 있다.
상기 반도체 영역(5)에는 억세스 MIS 트랜지스터가 형성되어 있으며 (6,7.7)은 그 MIS 트랜지스터의 소스, 드레인 영역이고, 그중 (6)은 비트선과 접속되는 영역, (7,7)은 용량 소자와 접속되는 영역이다. (8,8)은 절연층(3)에 이것을 관통하도록 형성된 접촉홀이고, 상기 소스, 드레인 영역(7,7)의 저면에서 아래쪽으로 연장하여 있으며 접촉홀(8,8)에 다결정 실리콘층(9,9)가 충전되어 있다. (10,10)은 다결정 실리콘층(2)표면부의 소스, 드레인 영역(7,7)의 하측 부분에 형성된 다결정 실리콘층이고, 다결정 실리콘층(9,9)을 거쳐 소스, 드레인 영역(7,7)에 접속되어 있다.
(11,11)은 다결정 실리콘층(10,10)과 다결정 실리콘층(2)사이에 끼워져 있는 유전체막이고, 예를들면 SiO2에서, 예를들면 SiO2, SiN, SiO2의 3층 구조(ONO 구조)로서도 양호하다. 그러나 반도체 기판(1), 다결정 실리콘층(2)과, 유전체막(11,11)과, 다결정 실리콘층(10,10)에 의하여 정보 축적용의 용량 소자가 구성되며, 반도체 기판(1), 다결정 실리콘층(2)이 반도체 메모리의 제1전극을 이루고, 다결정 실리콘층(10,10)이 제2전극을 이룬다. 그리고 제2전극을 이루는 다결정 실리콘층(10,10)은 상기 접촉홀(8,8)내의 다결정 실리콘층(9,9)를 거쳐 상기 MIS 트랜지스터의 소스, 드레인 영역(7,7)에 전기적으로 접속되어 있다.
(12,12)는 MIS 트랜지스터의 게이트 산화막(12,12), (13,13)은 예를들면 다결정 실리콘 또는 폴리사이드에서의 게이트 전극, (14)는 층간 절연막, (15)는 층간 절연막(14)에 소스 드레인 영역(6)이 노출하도록 형성된 비트선 접촉용 접촉홀, (16)은 예를들면 알루미늄 또는 폴리사이드에서 되는 비트선이고, 비트선(16)은 접촉홀(15)을 통하여 소스, 드레인 영역(6)에 접속되어 있다.
이러한 반도체 메모리는 메모리 셀 사이에 절연층(3)에 의하여 분리되어 있으며, 일반의 구형 용량 타입의 다이나믹 RAM에 있어서의 같은 셀간의 누설은 없다.
그리고 SOI 구조이므로 비트선(16)과 반도체 기판(1)사이의 정전 용량을 매우 작게할 수 있다. 따라서 내노이즈성을 높일 수 있고, 나아가서는 보다 집적성에 뛰어난 오픈 비트 구성의 채용이 가능하게 된다.
SOI 구조의 반도체 기판측에 용량 소자가 형성되고, 용량 소자로의 알파선의 침입을 절연층에 의하여 막을 수 있으므로, 내소프트 에러성이 높게 된다.
본 반도체 메모리는 반도체 기판(1), 다결정 실리콘층(2)이 다른 어느것과도 전기적으로 접속되어 있지 않으므로, 반도체 기판(1), 다결정 실리콘층(2)에 임의의 바이어스 전압을 인가할 수 있다. 따라서 전원 전압 Vcc의 2분의 1전압 1/2 Vcc를 반도체 기판(1)에 플레이트 전압으로서 인가함으로서 유전체막(11)에 가하는 전압을 반감하고, S/N의 향상, 유전체막의 신뢰성 향상을 할 수 있다.
본 반도체 메모리는 억세스 MIS 트랜지스터의 하측에 용량 소자가 형성되어 있으므로, 집적 밀도가 높힐 수 있고, 16M 비트 64M 비트의 스타팅 RAM을 실현하는 가능성을 가지고 있다.
제2a도 내지 제2k도는 제1도에 나타낸 본 발명의 반도체 메모리의 제조 방법에 대한 일실시예를 공정순으로 나타내는 것이다.
(a) 제1실리콘 반도체 기판(17)을 준비하고, 그 반도체 기판(17)의 표면부를 선택적으로 에칭(깊이 예를들면 0.1㎛)함으로써 볼록부(18)를 형성한다. 제2a도는 볼록부(18)형성후의 상태를 나타낸다. 제1반도체 기판(17)은 제1도에 나타낸 반도체 기판(1)과는 모두 다른 반도체 기판이고, 최종적으로는 볼록부(18)가 MIS 트랜지스터가 형성된 반도체 영역(5)(제1도 참조)으로서 남을 뿐으로 다른 것은 제거된다.
(b) 다음에, 제2b도에 나타나듯이 제1반도체 기판(17)의 표면상에 SiO2에서 되는 절연층(3)을 형성한다.
(c) 다음에, 제2c도에 나타나듯이 절연층(3)에 선택적 에칭에 의하여 접촉홀(8,8)을 형성하여 볼록부(18)표면(이것은 반도체 영역(5)의 이면에 해당한다)의 소스, 드레인 영역(7,7)을 형성하기 위한 부분을 노출시킨다.
(d) 다음에, 제2d도에 나타나듯이 접촉홀(8,8)을 다결정 실리콘층(9,9)로서 묻혀진다. 이것은 다결정 실리콘층(9,9)를 CVD에 의해 형성하고, 그후 에칭하여 다결정 실리콘층(9,9)의 표면을 절연층(3)의 표면과 면일(쯔라이치)하게 되도록 평탄화함으로서 행할 수 있다.
(e) 다음에, 제2e도에 나타나듯이 절연층(3)의 다결정 실리콘층(9,9) 표면이 노출한 부분상에 용량 소자의 제2전극을 이루는 다결정 실리콘층(10,10)을 형성한다. 이 다결정 실리콘층(10,10)의 형성은 다결정 실리콘층을 예를들면 수 ㎛형성하고, 그후 포토 에칭함으로서 행할 수 있다.
(f) 다음에, 제2f도에 나타나듯이 다결정 실리콘층(10,10)의 표면에 가열 산화함으로서 SiO2에서 되는 유전체막(11,11)을 형성한다. 유전체막(11,11)을 예를들면 SiO2, SiN, SiO2의 3층 구조막에서 구성하도록 하여도 좋다. 물론 이렇게 하는 경우에는 기상 성정(CVD)공정이 필요하게 된다.
(g) 다음에, 절연층(3)상에 다결정 실리콘층(2)을 다결정 실리콘층(10,10)의 두께보다도 충분히 두껍게(예를들면 5 내지 10㎛) 형성하고, 그렇게 한 후 다결정 실리콘층(2)의 표면(19)을 연삭하며, 연마함으로서 표면을 평탄화한다.
제 2g 도는 표면(19) 평탄화후의 상태를 나타낸다.
(h) 다음에, 제2h도에 나타나듯이 다결정 실리콘층(2)의 표면(19)상에 제2실리콘 반도체 기판(1)을 점합한다 (20)는 반도체 기판(17)의 이면이다.
(i) 다음에, 제2i도에 나타나듯이 반도체 기판(17)과 반도체 기판(1)의 점합체를 뒤엎게 한다.
(j) 다음에, 제1반도체 기판(17)을 이면(20)측에서 연마하여 제2j도에 나타나듯이 반도체 기판(17)의 볼록부(18)인 부분만이 잔존하는 상태로 한다. 이경우 절연층(3)의 표면이 연마에 있어서 스토퍼로 된다. 그리고 반도체 기판(17)의 잔존한 것이 반도체 영역(5)으로 된다.
(k) 그후, 제2k도에 나타나듯이 반도체 영역(5)에 예를들면 일반의 SOI 트랜지스터를 형성하는 방법과 같은 방법으로 억세스 MIS 트랜지스터를 형성하면, 제1도에 나타나듯이 반도체 메모리를 얻을 수 있다.
이렇게 상술한 여러가지 잇점을 가진 반도체 메모리는 제2도에 나타내는 방법으로 제조할 수 있다.
이상 서술했듯이 본 발명의 반도체 메모리는 MIS 트랜지스터의 용량 소자로서 메모리 셀이 구성된 반도체 메모리에서, 반도체 기판의 절연층 표면에 반도체 영역이 형성되며, 그 반도체 영역의 표면부에 상기 MIS 트랜지스터가 형성되고, 그 반도체 기판의 상기 MIS 트랜지스터의 하측부분에 반도체 기판을 제1전극으로 하고, 이것과 유전체막을 거쳐 대항하는 전극층을 제2전극으로 하는 상기 용량 소자가 형성되며, 용량 소자의 다른쪽 전극을 이루는 반도체층과, 상기 반도체 영역에 형성된 MIS 트랜지스터가 절연층에 형성된 접촉홀을 통하여 전기적으로 접속되는 것을 특징으로 하는 것이다.
따라서 본 발명의 반도체 메모리에 의하면 각 MIS 트랜지스터간은 반도체 기판상의 절연층에 의하여 분리되어 있으므로 셀간의 누설 전류를 비약적으로 저감할 수 있다. 그리고 SOI 구조이고, MIS 트랜지스터측과 반도체 기판의 사이에는 절연층이 사이에 끼워져 있으므로 MIS 트랜지스터측에 설치되는 비트선과 기판 사이의 용량을 작게할 수 있고, 따라서 노이즈에 강하게 할 수 있으므로 집적성이 뛰어난 오픈 비트 구성의 채용이 가능하게 된다. 따라서 반도체 메모리의 보다 고집적화를 할 수 있다.
그리고 용량 소자가 형성된 반도체 기판의 표면에는 절연층이 형성되어 있으며, 이것이 알파선의 침입을 저지하므로, 내소프트 에러성이 강하게 된다.
반도체 기판은 전기적으로는 반도체 메모리의 다른 구성 요소의 어느것으로도 접속되어 있지 않고 독립성을 가지고 있으므로, 임의의 바이어스 전위(예를들면 1/2 Vcc)를 부여할 수 있고, 나아가서는 유전체막에 인가되는 전압을 저감할 수 있다.
그리고 본 발명의 반도체 메모리는 억세스 MIS 트랜지스터의 하측에 용량 소자가 형성되어 있으므로 집적밀도를 높힐 수 있는 것이다.
상기 본 발명의 반도체 메모리는 제1반도체 기판의 표면 뒤에서 MIS 트랜지스터가 형성되는 반도체 영역인 오목부를 형성하는 공정과, 상기 전극층 표면에 유전체 막을 형성하는 공정과, 상기 반도체 기판의 표면에 절연층을 형성하는 공정과, 상기 절연층에 상기 반도체 기판의 볼록부 표면을 노출시키는 접촉홀을 형성하는 공정과, 상기 절연층상에 상기 접촉홀을 통하여 상기 반도체 기판의 볼록부 표면에 접속되는 전극층을 형성하는 공정과, 상기 전극층 표면에 접속되는 전극층을 형성하는 공정과, 상기 전극층 표면에 유전체 막을 형성하는 공정과, 상기 전극층을 상기 유전체막을 거쳐 덮는 반도체층을 절연층상에 형성하는 공정과, 상기 반도체층의 표면을 평탄화한 것에서 그 표면에 제2반도체기판을 접착하는 공정과, 상기 제1반도체 기판을 그 이면측에서 상기 볼록부가 반도체 영역으로서 잔존하도록 제거하는 공정과, 상기 제1반도체 기판의 잔존한 반도체 영역에 MIS 트랜지스터를 형성하는 공정을 가지는 제조 방법에 있어서, 즉 반도체 영역을 얻기 위한 반도체 기판(제1반도체 기판)의 반도체 영역상에 절연층을 형성하고 절연층상의 반도체 영역상 부분에 용량 소자를 형성하고, 용량 소자 형성후 다른 반도체를 점합시켜 제1반도체기판을 이면측에서 연마하여 반도체 영역을 노출시키며, 그 반도체 영역에 MIS 트랜지스터를 형성하는 점합 기술을 구사한 방법에 의하여 제조할 수 있고, 고성능, 고접적도의 반도체 메모리 제공이 가능하다.

Claims (2)

  1. MIS 트랜지스터와 용량 소자로서 메모리 셀이 구성된 반도체 메모리에 있어서, 반도체 기판상의 절연층 표며넹 반도체 영역이 형성되며, 상기 반도체 영역의 표면부에 상기 MIS 트랜지스터가 형성되고, 상기 반도체 기판의 상기 MIS 트랜지스터의 하측부분에 반도체 기판 자체를 제1전극으로 하고, 이것과 유전체막을 거쳐 대향하는 전극층을 제2전극으로 하는 상기 용량 소자가 형성되고, 상기 용량 소자의 제2전극을 이루는 전극층과, 상기 반도체 영역에 형성된 MIS 트랜지스터가 절연층에 형성된 접촉홀을 통하여 전기적으로 접속되는 것을 특징으로 하는 반도체 메모리.
  2. 제1반도체 기판의 표면 뒤에서 MIS 트랜지스터가 형성되는 반도체 영역인 볼록부를 형성하는 공정과, 상기 반도체 기판의 표면에 절연층을 형성하는 공정과, 상기 절연층에 상기 반도체 기판의 볼록부 표면을 노출시키는 접촉홀을 형성하는 공정과, 상기 절연층상에 상기 접촉홀을 통하여 상기 반도체 기판의 볼록부 표면에 접속되는 전극층을 형성하는 공정과, 상기 전극층 표면에 유전체막을 형성하는 공정과, 상기 전극층을 상기 유전체막을 거쳐 덮는 반도체층을 절연층상에 형성하는 공정과, 상기 반도체층의 표면을 평탄화한 것에서 그 표면에 제2반도체 기판을 접착하는 공정과, 상기 제1반도체기판을 그 이면측에서 상기 볼록부가 반도체 영역으로서 잔존하도록 제거하는 공정과, 상기 제1반도체 기판의 잔존한 반도체 영역에 MIS 트랜지스터를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 메모리 제조 방법.
KR1019890011920A 1988-08-25 1989-08-22 반도체 메모리와 그 제조방법 KR0142575B1 (ko)

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