JPH07109874B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07109874B2 JPH07109874B2 JP63170689A JP17068988A JPH07109874B2 JP H07109874 B2 JPH07109874 B2 JP H07109874B2 JP 63170689 A JP63170689 A JP 63170689A JP 17068988 A JP17068988 A JP 17068988A JP H07109874 B2 JPH07109874 B2 JP H07109874B2
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はダイナミック・ランダム・アクセス・メモリ
に関し、特に16MDRAM等の0.5μｍ程度のデザインルール
を有するDRAMの構造を含む半導体装置およびその製造方
法に関するものである。
に関し、特に16MDRAM等の0.5μｍ程度のデザインルール
を有するDRAMの構造を含む半導体装置およびその製造方
法に関するものである。
（従来の技術） ダイナミック・ランダム・アクセス・メモリの集積化
は、３年に４倍のペースで進み、今や1MbitのDRAMが量
産されるに至っている。このままのペースで進むと、６
年後には、16MDRAMが量産されることになる。そこで現
在、いろいろなところで16MDRAMの基礎検討が進められ
ている。
は、３年に４倍のペースで進み、今や1MbitのDRAMが量
産されるに至っている。このままのペースで進むと、６
年後には、16MDRAMが量産されることになる。そこで現
在、いろいろなところで16MDRAMの基礎検討が進められ
ている。
16MDRAMを実現するためには、メモリセルの大きさを前
の世代の4MDRAMの約1/2〜1/3程度にする必要がある。4M
bitDRAMのセルの一例としてトレンチ・セルがある。第
３図に従来例として、セルの断面図を示す。
の世代の4MDRAMの約1/2〜1/3程度にする必要がある。4M
bitDRAMのセルの一例としてトレンチ・セルがある。第
３図に従来例として、セルの断面図を示す。
セルチャージ量（容量と電圧の積）を保存してかつ、セ
ル面積を1/2〜1/3に縮小するための手段としてトレンチ
溝を深くし、ゲート酸化膜を薄くする方法がある。セル
チャージ量を保存することの目的は、動作のマージンを
充分補償することであり、64Kbitから1Mbitに至っても
ほぼ、200フェムト・クーロンのチャージ量は保存され
ている。
ル面積を1/2〜1/3に縮小するための手段としてトレンチ
溝を深くし、ゲート酸化膜を薄くする方法がある。セル
チャージ量を保存することの目的は、動作のマージンを
充分補償することであり、64Kbitから1Mbitに至っても
ほぼ、200フェムト・クーロンのチャージ量は保存され
ている。
しかしながら、キャパシタ酸化膜を単純に薄くしてしま
うとセルへの書込み電圧により、短時間でゲート酸化膜
が破壊してしまう。つまり、4MDRAMでは、キャパシタ絶
縁膜には、外部電圧（Vcc）の1/2だけの電圧が100Åの
酸化膜に印加されるようになっており、充分な信頼性を
補償できているが、16MDRAMで、例えば50Åの酸化膜を
キャパシタ絶縁膜として採用する時には、外部電圧（Vc
c）を例えば4MDRAMの5Vに保存した場合、酸化膜に印加
される電界は、4MDRAMの2.5MV/cmから、5MV/cmに上昇し
てしまい、上述したように短時間で酸化膜が破壊してし
まう。そこでセルには、5Vより低い電圧を印加する方向
での検討が進められている。また一方、周辺回路を構成
するMOSトランジスタの点からもアクセスタイムを速く
するために、MOSトランジスタのコンダクタンスを増加
させる必要があり、トランジスタのゲート酸化膜として
は、4MDRAMの200Åから120Å程度まで薄膜化する必要が
ある。つまり、トランジスタの点からも外部電圧を5Vに
していたのでは4MDRAMの2.5MV/cmから4.2MV/cmと酸化膜
に印加される電界は強くなり、外部電源電圧の低圧化が
望まれる。
うとセルへの書込み電圧により、短時間でゲート酸化膜
が破壊してしまう。つまり、4MDRAMでは、キャパシタ絶
縁膜には、外部電圧（Vcc）の1/2だけの電圧が100Åの
酸化膜に印加されるようになっており、充分な信頼性を
補償できているが、16MDRAMで、例えば50Åの酸化膜を
キャパシタ絶縁膜として採用する時には、外部電圧（Vc
c）を例えば4MDRAMの5Vに保存した場合、酸化膜に印加
される電界は、4MDRAMの2.5MV/cmから、5MV/cmに上昇し
てしまい、上述したように短時間で酸化膜が破壊してし
まう。そこでセルには、5Vより低い電圧を印加する方向
での検討が進められている。また一方、周辺回路を構成
するMOSトランジスタの点からもアクセスタイムを速く
するために、MOSトランジスタのコンダクタンスを増加
させる必要があり、トランジスタのゲート酸化膜として
は、4MDRAMの200Åから120Å程度まで薄膜化する必要が
ある。つまり、トランジスタの点からも外部電圧を5Vに
していたのでは4MDRAMの2.5MV/cmから4.2MV/cmと酸化膜
に印加される電界は強くなり、外部電源電圧の低圧化が
望まれる。
一方、DRAMを実際に部品として使用するユーザー側から
は、5Vに固定して欲しいという要求がある。しかしこの
ことは、低電圧化の方向とは逆行する方向であり、長期
の信頼性を保障してかつ、高いトランジスタ性能を有す
るように、最適に酸化膜厚を設定することは非常に難し
い問題となっている。また、DC動作では、高電界が印加
されることより、スイッチング動作過程で、発生したホ
ットキャリアーがゲート酸化膜中にトラップされ、酸化
膜の寿命を低下させてしまうことも考えられ、スイッチ
ング動作をするトランジスタのゲート酸化膜の信頼性が
従来以上に心配される。
は、5Vに固定して欲しいという要求がある。しかしこの
ことは、低電圧化の方向とは逆行する方向であり、長期
の信頼性を保障してかつ、高いトランジスタ性能を有す
るように、最適に酸化膜厚を設定することは非常に難し
い問題となっている。また、DC動作では、高電界が印加
されることより、スイッチング動作過程で、発生したホ
ットキャリアーがゲート酸化膜中にトラップされ、酸化
膜の寿命を低下させてしまうことも考えられ、スイッチ
ング動作をするトランジスタのゲート酸化膜の信頼性が
従来以上に心配される。
（発明が解決しようとする課題） この発明は前記のような点に鑑みてなされたもので、ユ
ーザー側の望む外部電源電圧で動作しうる、例えばDRAM
に好適な、高集積度、かつ高信頼性を達成できる半導体
装置とその製造方法を提供することを目的とする。
ーザー側の望む外部電源電圧で動作しうる、例えばDRAM
に好適な、高集積度、かつ高信頼性を達成できる半導体
装置とその製造方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するためにこの発明の第１の態様では、
半導体基板と、この基板内に形成された第１の絶縁ゲー
ト型トランジスタ群と、基板上に形成され、第１の絶縁
ゲート型トランジスタ群を基板に対して垂直な方向に絶
縁する絶縁層と、この絶縁層上に形成された半導体層
と、この半導体層内に形成され、第１の絶縁ゲート型ト
ランジスタ群と電気的に結合されることで、少なくとも
２層構造を含んだ集積回路を構成する第２の絶縁ゲート
型トランジスタ群とを具備する。そして、第２の絶縁ゲ
ート型トランジスタ群のゲート絶縁膜を、第１の絶縁ゲ
ート型トランジスタ群のゲート絶縁膜よりも厚くしたこ
とを特徴としている。
半導体基板と、この基板内に形成された第１の絶縁ゲー
ト型トランジスタ群と、基板上に形成され、第１の絶縁
ゲート型トランジスタ群を基板に対して垂直な方向に絶
縁する絶縁層と、この絶縁層上に形成された半導体層
と、この半導体層内に形成され、第１の絶縁ゲート型ト
ランジスタ群と電気的に結合されることで、少なくとも
２層構造を含んだ集積回路を構成する第２の絶縁ゲート
型トランジスタ群とを具備する。そして、第２の絶縁ゲ
ート型トランジスタ群のゲート絶縁膜を、第１の絶縁ゲ
ート型トランジスタ群のゲート絶縁膜よりも厚くしたこ
とを特徴としている。
また、第２の態様では、集積回路はダイナミック型RAM
であり、このダイナミック型RAMメモリセルを、半導体
基板内に設けたことを特徴としている。
であり、このダイナミック型RAMメモリセルを、半導体
基板内に設けたことを特徴としている。
また、第３の態様では、第１の絶縁ゲート型トランジス
タ群により、少なくともダイナミック型RAMのセル周辺
回路を構成し、第２の絶縁ゲート型トランジスタ群によ
り、少なくともダイナミック型RAMのデータ入出力回
路、並びに外部電圧が印加される回路部を構成している
ことを特徴としている。
タ群により、少なくともダイナミック型RAMのセル周辺
回路を構成し、第２の絶縁ゲート型トランジスタ群によ
り、少なくともダイナミック型RAMのデータ入出力回
路、並びに外部電圧が印加される回路部を構成している
ことを特徴としている。
また、第４の態様では、第１の絶縁ゲート型トランジス
タ群には、外部電圧を降圧した電圧が印加されることを
特徴としている。
タ群には、外部電圧を降圧した電圧が印加されることを
特徴としている。
（作用） 上記構成を有する半導体装置であると、第１の絶縁ゲー
ト型トランジスタ群と電気的に結合されることで、少な
くとも２層構造を含んだ集積回路を構成する第２の絶縁
ゲート型トランジスタ群とを具備することで、集積度を
高めることができる。
ト型トランジスタ群と電気的に結合されることで、少な
くとも２層構造を含んだ集積回路を構成する第２の絶縁
ゲート型トランジスタ群とを具備することで、集積度を
高めることができる。
かつ第２の絶縁ゲート型トランジスタ群のゲート絶縁膜
を、第１の絶縁ゲート型トランジスタ群のゲート絶縁膜
よりも厚くしたことで、少なくとも２層構造を含んだ集
積回路の信頼性を高めることができる。
を、第１の絶縁ゲート型トランジスタ群のゲート絶縁膜
よりも厚くしたことで、少なくとも２層構造を含んだ集
積回路の信頼性を高めることができる。
これは、製造プロセス上、後の工程で形成される絶縁膜
ほど、欠陥密度が高くなり、同一電界の時の不良発生率
が高くなるという問題を、後の工程で形成されるゲート
絶縁膜を厚くすることで、このゲート絶縁膜に印加され
る電界が緩和されるからである。
ほど、欠陥密度が高くなり、同一電界の時の不良発生率
が高くなるという問題を、後の工程で形成されるゲート
絶縁膜を厚くすることで、このゲート絶縁膜に印加され
る電界が緩和されるからである。
（実施例） 以下、第１図および、第２図を参照して、この発明の実
施例に係わる半導体装置と、その製造方法を説明する。
施例に係わる半導体装置と、その製造方法を説明する。
第１図（ａ）乃至第１図（ｄ）は、第１の実施例装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
まず、第１図（ａ）において、公知の工程によりＰ型半
導体基板１上に形成された、素子分離領域２、キャパシ
タ用第１のゲート酸化膜３、キャパシタ用のゲート電極
４および、トレンチ溝13の形成工程までの断面図を示
し、キャパシタ用の第１のゲート酸化膜３の膜厚Tox1
は、50Åとする。
導体基板１上に形成された、素子分離領域２、キャパシ
タ用第１のゲート酸化膜３、キャパシタ用のゲート電極
４および、トレンチ溝13の形成工程までの断面図を示
し、キャパシタ用の第１のゲート酸化膜３の膜厚Tox1
は、50Åとする。
第１図（ｂ）において、キャパシタ用の第１の酸化膜３
をエッチングしてゲート電極４の端部までシリコン基板
１の表面を露出させ、第1MOSトランジスタ用の形成領域
にゲート酸化膜５を800Åの酸化雰囲気中で、膜厚Tox2
として120Å程度成長させる。次にＮ型不純物を含むポ
リシリコンを全面に堆積してから、パターニングし、第
1MOSトランジスタ用の複数のゲート電極６を形成する。
をエッチングしてゲート電極４の端部までシリコン基板
１の表面を露出させ、第1MOSトランジスタ用の形成領域
にゲート酸化膜５を800Åの酸化雰囲気中で、膜厚Tox2
として120Å程度成長させる。次にＮ型不純物を含むポ
リシリコンを全面に堆積してから、パターニングし、第
1MOSトランジスタ用の複数のゲート電極６を形成する。
第１図（ｃ）において、第2MOSトランジスタ用の形成領
域にある第1MOSトランジスタ用のゲート酸化膜５をエッ
チング除去し、シリコン基板１の表面を露出させ、第２
のMOSトランジスタ用のゲート酸化膜７を800℃酸化雰囲
気中で、膜厚Tox3として200Å程度成長させる。また、
同時に、図示しないホトレジストを用いて、第1MOSトラ
ンジスタ用のゲート電極６の上面および、側面に酸化膜
７′を堆積する。次に第２のMOSトランジスタのゲート
酸化膜７上に、例えばＮ型不純物を含むポリシリコンに
より第２のMOSトランジスタ用のゲート電極８を形成す
る。その後、ソース／ドレイン拡散層となるべき領域
に、ゲート電極８をマスクとして用いてヒ素イオンを５
×1015cm-2程度注入し、その後、900℃の窒素雰囲気中
で、ヒ素イオンを活性化し、ソース／ドレイン拡散層９
を形成する。
域にある第1MOSトランジスタ用のゲート酸化膜５をエッ
チング除去し、シリコン基板１の表面を露出させ、第２
のMOSトランジスタ用のゲート酸化膜７を800℃酸化雰囲
気中で、膜厚Tox3として200Å程度成長させる。また、
同時に、図示しないホトレジストを用いて、第1MOSトラ
ンジスタ用のゲート電極６の上面および、側面に酸化膜
７′を堆積する。次に第２のMOSトランジスタのゲート
酸化膜７上に、例えばＮ型不純物を含むポリシリコンに
より第２のMOSトランジスタ用のゲート電極８を形成す
る。その後、ソース／ドレイン拡散層となるべき領域
に、ゲート電極８をマスクとして用いてヒ素イオンを５
×1015cm-2程度注入し、その後、900℃の窒素雰囲気中
で、ヒ素イオンを活性化し、ソース／ドレイン拡散層９
を形成する。
第１図（ｄ）において、CVD法により、シリコン酸化膜1
0を5000Å程度、堆積し、その後、各トランジスタのゲ
ートとソース／ドレイン部分にコンタクト孔11を開孔
し、アルミニウム配線12を形成し、DRAMセルを有する半
導体装置が形成される。
0を5000Å程度、堆積し、その後、各トランジスタのゲ
ートとソース／ドレイン部分にコンタクト孔11を開孔
し、アルミニウム配線12を形成し、DRAMセルを有する半
導体装置が形成される。
このような構成によれば、例えば5Vの外部電源電圧が印
加される部分および、データ入出力部分に、最も厚いの
ゲート酸化膜７を有する前記第２のMOSトランジスタを
用い、前記半導体装置のメモリセル以外の内部回路の図
示しない電圧降圧手段により、外部電源電圧を例えば3V
に降圧することにより、前記半導体装置のメモリセル領
域および、該セル周辺回路構成素子にそれより薄いゲー
ト酸化膜５を有する第１のMOSトランジスタを用いるこ
とにより、前記メモリセル領域と該セル周辺回路構成素
子の集積度が向上し、前記半導体装置のチップ上で、こ
れらの薄いゲート酸化膜を有する素子の領域が大部分を
占める前記半導体装置が形成される。また、前記半導体
装置のチップ上において、メモリ容量を少しでも向上さ
せようとすることから、メモリセル領域を最大限に取る
ことにより、メモリセル以外の周辺回路構成領域は必然
的に小さくなることから、この周辺回路部分では、最も
厚い酸化膜７を有する第２のMOSトランジスタの占める
領域のほうが、第１のMOSトランジスタの占める領域よ
り大きくなる。
加される部分および、データ入出力部分に、最も厚いの
ゲート酸化膜７を有する前記第２のMOSトランジスタを
用い、前記半導体装置のメモリセル以外の内部回路の図
示しない電圧降圧手段により、外部電源電圧を例えば3V
に降圧することにより、前記半導体装置のメモリセル領
域および、該セル周辺回路構成素子にそれより薄いゲー
ト酸化膜５を有する第１のMOSトランジスタを用いるこ
とにより、前記メモリセル領域と該セル周辺回路構成素
子の集積度が向上し、前記半導体装置のチップ上で、こ
れらの薄いゲート酸化膜を有する素子の領域が大部分を
占める前記半導体装置が形成される。また、前記半導体
装置のチップ上において、メモリ容量を少しでも向上さ
せようとすることから、メモリセル領域を最大限に取る
ことにより、メモリセル以外の周辺回路構成領域は必然
的に小さくなることから、この周辺回路部分では、最も
厚い酸化膜７を有する第２のMOSトランジスタの占める
領域のほうが、第１のMOSトランジスタの占める領域よ
り大きくなる。
本発明の実施例においては、第1MOSトランジスタ領域中
に形成されたメモリセルのスイッチング・トランジスタ
のゲート酸化膜を周辺回路のMOSトランジスタのゲート
酸化膜と同一としたが、第３のゲート酸化膜と同一であ
ったと仮定してもよい。つまり、内部回路において、外
部電源電圧を何段かに降圧し、その中間の電位をワード
線のレベルとして使用することも可能であり、ゲート酸
化膜に印加される電界を外部電源電圧に接続されるゲー
ト酸化膜のそれよりも小さくすることが可能である。ま
た、本発明の実施例では、第２ゲート酸化膜上の第２ゲ
ート電極６と、第３のゲート酸化膜上の第３のゲート電
極８とは異なる工程で形成されるとしたが、第２ゲート
酸化、第３ゲート酸化、そして第２のゲート電極のよう
な工程で、同一電極下に両ゲート酸化膜を形成してもよ
いことは勿論である。
に形成されたメモリセルのスイッチング・トランジスタ
のゲート酸化膜を周辺回路のMOSトランジスタのゲート
酸化膜と同一としたが、第３のゲート酸化膜と同一であ
ったと仮定してもよい。つまり、内部回路において、外
部電源電圧を何段かに降圧し、その中間の電位をワード
線のレベルとして使用することも可能であり、ゲート酸
化膜に印加される電界を外部電源電圧に接続されるゲー
ト酸化膜のそれよりも小さくすることが可能である。ま
た、本発明の実施例では、第２ゲート酸化膜上の第２ゲ
ート電極６と、第３のゲート酸化膜上の第３のゲート電
極８とは異なる工程で形成されるとしたが、第２ゲート
酸化、第３ゲート酸化、そして第２のゲート電極のよう
な工程で、同一電極下に両ゲート酸化膜を形成してもよ
いことは勿論である。
次に、第２図に、本発明の第２の実施例の半導体装置の
断面図を示す。
断面図を示す。
この実施例は、公知である半導体基板上に半導体素子を
何層か積層して構成された半導体装置に係わり、前記半
導体装置において、本発明の異なる厚さのゲート酸化膜
を２種類以上有するMOSトランジスタと、最も薄いゲー
ト酸化膜を有するキャパシタを導入したものである。
何層か積層して構成された半導体装置に係わり、前記半
導体装置において、本発明の異なる厚さのゲート酸化膜
を２種類以上有するMOSトランジスタと、最も薄いゲー
ト酸化膜を有するキャパシタを導入したものである。
第２図において、下層には、２種類以上の異なる厚さの
ゲート酸化膜を有するMOSトランジスタのうち、最も薄
いゲート酸化膜205を有する第１のMOSトランジスタおよ
び、図示しないさらに薄いゲート酸化膜を有するキャパ
シタにより、メモリセル領域および、セル周辺回路が半
導体基板201上に形成される。さらに、下層の半導体素
子と、上層の半導体素子を絶縁する素子間絶縁層214を
設け、該素子間絶縁層214の上に、上層の半導体の基板
となる領域215を堆積し、下層の第１のMOSトランジスタ
のゲート酸化膜よりも厚いゲート酸化膜207を有する第
２のMOSトランジスタを形成する。上層と、下層の電気
的接続はアルミニウム配線217でとられ、前記上層の半
導体基板となる領域215を通過する際には、絶縁膜216に
より、互いに絶縁されている。
ゲート酸化膜を有するMOSトランジスタのうち、最も薄
いゲート酸化膜205を有する第１のMOSトランジスタおよ
び、図示しないさらに薄いゲート酸化膜を有するキャパ
シタにより、メモリセル領域および、セル周辺回路が半
導体基板201上に形成される。さらに、下層の半導体素
子と、上層の半導体素子を絶縁する素子間絶縁層214を
設け、該素子間絶縁層214の上に、上層の半導体の基板
となる領域215を堆積し、下層の第１のMOSトランジスタ
のゲート酸化膜よりも厚いゲート酸化膜207を有する第
２のMOSトランジスタを形成する。上層と、下層の電気
的接続はアルミニウム配線217でとられ、前記上層の半
導体基板となる領域215を通過する際には、絶縁膜216に
より、互いに絶縁されている。
このような構成によれば、外部電圧が印加される部分
と、データの入出力の部分を上層の第２のMOSトランジ
スタが形成される領域に配置し、下層には、メモリセル
領域および、該セル周辺回路構成素子領域を配置するこ
とにより、下層の半導体領域の集積度を向上することが
でき、メモリセル周辺領域以外の周辺回路部が上層に配
置されることにより、第１の実施例の半導体装置より小
さいチップ面積の半導体装置が実現できる。
と、データの入出力の部分を上層の第２のMOSトランジ
スタが形成される領域に配置し、下層には、メモリセル
領域および、該セル周辺回路構成素子領域を配置するこ
とにより、下層の半導体領域の集積度を向上することが
でき、メモリセル周辺領域以外の周辺回路部が上層に配
置されることにより、第１の実施例の半導体装置より小
さいチップ面積の半導体装置が実現できる。
［発明の効果］ 以上のようにこの発明によれば、半導体装置の内部回路
の電圧降圧手段において、外部電源電圧を降圧すること
により、前記半導体装置の酸化膜に印加される電界を小
さくすることができ、夫々の酸化膜に印加される電圧に
対して酸化膜厚最適化を行うことにより、酸化膜厚が低
下され、酸化膜の面積も微少化され、半導体装置の集積
度を向上することができる。また、MOSトランジスタに
おいては、ゲート酸化膜の薄膜化によりアクセスタイム
が速くなる。さらに、酸化膜の厚さが薄ければ薄いほ
ど、酸化膜に対しての信頼性も向上することから、半導
体装置の信頼性上の問題点は少なくなる。また、製造プ
ロセス上、後工程に形成する酸化膜ほど、欠陥密度が高
くなり、同一電界の不良発生率が高くなるという問題が
あるが、後工程で作った酸化膜をできるだけ厚くするこ
とにより、酸化膜に印加される電界を低下することが可
能となるので、高信頼性を達成できることになる。
の電圧降圧手段において、外部電源電圧を降圧すること
により、前記半導体装置の酸化膜に印加される電界を小
さくすることができ、夫々の酸化膜に印加される電圧に
対して酸化膜厚最適化を行うことにより、酸化膜厚が低
下され、酸化膜の面積も微少化され、半導体装置の集積
度を向上することができる。また、MOSトランジスタに
おいては、ゲート酸化膜の薄膜化によりアクセスタイム
が速くなる。さらに、酸化膜の厚さが薄ければ薄いほ
ど、酸化膜に対しての信頼性も向上することから、半導
体装置の信頼性上の問題点は少なくなる。また、製造プ
ロセス上、後工程に形成する酸化膜ほど、欠陥密度が高
くなり、同一電界の不良発生率が高くなるという問題が
あるが、後工程で作った酸化膜をできるだけ厚くするこ
とにより、酸化膜に印加される電界を低下することが可
能となるので、高信頼性を達成できることになる。
【図面の簡単な説明】 第１図はこの発明の第１の実施例に係わる半導体装置の
製造方法を工程順に示した断面図で、第２図はこの発明
の第２の実施例に係わる半導体装置の断面図、第３図
は、従来の技術により製造された半導体装置の断面図で
ある。 １……シリコン半導体基板、２……フィールド酸化膜、
３……第１のゲート酸化膜、４……第１のゲート電極、
５……第２のゲート酸化膜、５′……第１のゲート電極
上の酸化膜、６……第２のゲート電極、７……第３のゲ
ート酸化膜、７′……第２のゲート電極上の酸化膜、８
……第３のゲート電極、９……ソース／ドレイン拡散
層、10……層間CVDシリコン酸化膜、11……コンタクト
孔、12……アルミニウム配線、13……シリコン・トレン
チ溝。201……シリコン半導体基板、205……第１のMOS
トランジスタのゲート酸化膜、206……第１のMOSトラン
ジスタのゲート電極、207……第２のMOSトランジスタの
ゲート酸化膜、208……第２のMOSトランジスタのゲート
電極、209……ソース／ドレイン拡散層、210……下層の
層間絶縁膜、210′……上層の層間絶縁膜、211……コン
タクト孔、212……下層のアルミニウム配線、212′……
上層のアルミニウム配線、214……上層と下層を絶縁す
る素子間絶縁層、215……上層の半導体基板となる層、2
16……前記215とアルミニウム配線を絶縁する絶縁層、2
17……上層と下層を接続するアルミニウム配線、301…
…シリコン半導体基板、302……フィールド酸化膜、303
……第１のゲート酸化膜、304……第１のゲート電極、3
05……第２のゲート酸化膜、305′……第１のゲート電
極上の酸化膜、306……第２のゲート電極、309……ソー
ス／ドレイン拡散層、310……層間CVDシリコン酸化膜、
311……コンタクト孔、312……アルミニウム配線、313
……シリコン・トレンチ溝。 Q1……メモリセルのスイッチング・トランジスタ、Q2…
…薄いゲート酸化膜を有する周辺回路構成トランジス
タ、Q3……最も厚いゲート酸化膜を有する周辺回路構成
トランジスタ。
製造方法を工程順に示した断面図で、第２図はこの発明
の第２の実施例に係わる半導体装置の断面図、第３図
は、従来の技術により製造された半導体装置の断面図で
ある。 １……シリコン半導体基板、２……フィールド酸化膜、
３……第１のゲート酸化膜、４……第１のゲート電極、
５……第２のゲート酸化膜、５′……第１のゲート電極
上の酸化膜、６……第２のゲート電極、７……第３のゲ
ート酸化膜、７′……第２のゲート電極上の酸化膜、８
……第３のゲート電極、９……ソース／ドレイン拡散
層、10……層間CVDシリコン酸化膜、11……コンタクト
孔、12……アルミニウム配線、13……シリコン・トレン
チ溝。201……シリコン半導体基板、205……第１のMOS
トランジスタのゲート酸化膜、206……第１のMOSトラン
ジスタのゲート電極、207……第２のMOSトランジスタの
ゲート酸化膜、208……第２のMOSトランジスタのゲート
電極、209……ソース／ドレイン拡散層、210……下層の
層間絶縁膜、210′……上層の層間絶縁膜、211……コン
タクト孔、212……下層のアルミニウム配線、212′……
上層のアルミニウム配線、214……上層と下層を絶縁す
る素子間絶縁層、215……上層の半導体基板となる層、2
16……前記215とアルミニウム配線を絶縁する絶縁層、2
17……上層と下層を接続するアルミニウム配線、301…
…シリコン半導体基板、302……フィールド酸化膜、303
……第１のゲート酸化膜、304……第１のゲート電極、3
05……第２のゲート酸化膜、305′……第１のゲート電
極上の酸化膜、306……第２のゲート電極、309……ソー
ス／ドレイン拡散層、310……層間CVDシリコン酸化膜、
311……コンタクト孔、312……アルミニウム配線、313
……シリコン・トレンチ溝。 Q1……メモリセルのスイッチング・トランジスタ、Q2…
…薄いゲート酸化膜を有する周辺回路構成トランジス
タ、Q3……最も厚いゲート酸化膜を有する周辺回路構成
トランジスタ。
Claims (6)
- 【請求項１】半導体基板と、 この基板内に形成された第１の絶縁ゲート型トランジス
タ群と、 前記基板上に形成され、前記第１の絶縁ゲート型トラン
ジスタ群を前記基板に対して垂直な方向に絶縁する絶縁
層と、 前記絶縁層上に形成された半導体層と、 前記半導体層内に形成され、前記第１の絶縁ゲート型ト
ランジスタ群と電気的に結合されることで、少なくとも
２層構造を含んだ集積回路を構成する第２の絶縁ゲート
型トランジスタ群とを具備し、 前記第２の絶縁ゲート型トランジスタ群のゲート絶縁膜
が、前記第１の絶縁ゲート型トランジスタ群のゲート絶
縁膜よりも厚いことを特徴とする半導体装置。 - 【請求項２】前記集積回路はダイナミック型RAMであ
り、このダイナミック型RAMメモリセルを、前記半導体
基板内に設けたことを特徴とする請求項（１）に記載の
半導体装置。 - 【請求項３】前記第１の絶縁ゲート型トランジスタ群
は、少なくとも前記ダイナミック型RAMのセル周辺回路
を構成し、前記第２の絶縁ゲート型トランジスタ群は、
少なくとも前記ダイナミック型RAMのデータ入出力回
路、並びに外部電圧が印加される回路部を構成している
ことを特徴とする請求項（２）に記載の半導体装置。 - 【請求項４】前記第１の絶縁ゲート型トランジスタ群に
は、外部電圧を降圧した電圧が印加されることを特徴と
する請求項（３）に記載の半導体装置。 - 【請求項５】半導体基板内に、第１の絶縁ゲート型トラ
ンジスタ群を形成する工程と、 前記基板上に、前記第１の絶縁ゲート型トランジスタ群
を前記基板に対して垂直な方向に絶縁する絶縁層を形成
する工程と、 前記絶縁層上に、半導体層を形成する工程と、 前記半導体層内に、前記第１の絶縁ゲート型トランジス
タ群と電気的に結合されることで、少なくとも２層構造
を含んだ集積回路を構成し、前記第１の絶縁ゲート型ト
ランジスタ群のゲート絶縁膜よりも厚いゲート絶縁膜を
有する第２の絶縁ゲート型トランジスタ群を形成する工
程と を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】前記集積回路はダイナミック型RAMであ
り、このダイナミック型RAMメモリセルを、前記半導体
基板内に形成する工程をさらに具備することを特徴とす
る請求項（５）に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170689A JPH07109874B2 (ja) | 1988-07-08 | 1988-07-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170689A JPH07109874B2 (ja) | 1988-07-08 | 1988-07-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221653A JPH0221653A (ja) | 1990-01-24 |
| JPH07109874B2 true JPH07109874B2 (ja) | 1995-11-22 |
Family
ID=15909570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170689A Expired - Lifetime JPH07109874B2 (ja) | 1988-07-08 | 1988-07-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109874B2 (ja) |
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| KR100634168B1 (ko) * | 2004-03-03 | 2006-10-16 | 삼성전자주식회사 | 낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를구비하는 반도체 장치 |
| KR101911382B1 (ko) * | 2009-11-27 | 2018-10-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
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| JP6104522B2 (ja) * | 2011-06-10 | 2017-03-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9287405B2 (en) * | 2011-10-13 | 2016-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising oxide semiconductor |
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|---|---|---|---|---|
| JPS58118771A (ja) * | 1982-01-08 | 1983-07-14 | 財団法人 工業開発研究所 | 生命維持装置 |
| JPS6184052A (ja) * | 1984-10-01 | 1986-04-28 | Nec Corp | 半導体装置 |
-
1988
- 1988-07-08 JP JP63170689A patent/JPH07109874B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221653A (ja) | 1990-01-24 |
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