KR100261210B1 - 디커플링 커패시터의 형성방법 - Google Patents
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Abstract
본 발명은 디커플링 커패시터의 형성방법에 관한 것으로, 주변부의 소자 분리용 절연막 위에 전원 공급단 및 접지 전원단과 연결되는 큰 용량의 디커플링 커패시터를 형성한다. 이렇게 해서, 안정된 내부 전류를 얻을 수 있다.
Description
제1도 및 제2도는 종래 디커플링 커패시터를 나타낸 평면도.
제3도는 본 발명에 의한 디커플링 커패시터를 나타낸 평면도.
제4도 내지 제9도는 본 발명에 의한 디커플링 커패시터의 형성방법을 나타낸 공정순서도.
본 발명은 디커플링(de-coupling) 커패시터의 형성방법에 관한 것으로, 특히 콜렉트전류(icc) 및 소오스전류(iss)를 안정화시킬 수 있는 디커플링 커패시터의 형성방법에 관한 것이다.
반도체를 이용한 디바이스(device)의 경우 내부의 동작, 예컨대 감지(sensing), 증폭(amplification), 데이타 입/출력(data in/out)등에 의하여 공급전원(Vcc)단과 접지전원(Vss)단간의 부하저항(1부하저항(loading resistance)의 변화가 일어나고, 이에 의하여 내부 전류들(콜렉트전류 및 소오스전류)의 변화가 생기게 된다. 또한, 상기 공급전원단 또는 상기 접지전원단의 잡음 제거를 위하여, 상기 공급전원단과 접지전원단간에 디커플링 커패시터를 형성하게 된다.
이러한 상기 디커플링 커패시터의 형성방법으로는 종래 몇가지가 제시되었는데, 먼저 제1도에 도시된 바와 같이 칩(chip)의 가장자리를 이용하거나, 제2도에 도시된 바와 같이 셀(cell)이 어레이(array) 되어 있는 부분을 제외한 주변부(periphery)내에 국부적으로 설치하는 방법이 있다.
그러나, 종래의 방법들은 칩의 가장자리를 이용하거나 주변부내의 일부를 이용함으로써, 칩 면적(chip area)이 커지고 큰 용량의 커패시터를 형성하기가 어려운 문제점이 있었다.
따라서 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 별도의 영역을 사용하지 않고도 큰 용량의 커패시터를 형성할 수 있는 디커플링 커패시터의 형성방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명의 방법은, 디커플링 커패시터의 형성방법에 있어서, 상기 디커플링 커패시터는 주변부의 활성영역을 제외한 나머지 부분에 형성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제4도 내지 제9도는 본 발명에 의한 디커플링 커패시터의 형성방법을 나타낸 공정순서도이며, 셀 어레이부와 주변부를 동시에 나타내었다.
제4도는 게이트전극(1)의 형성공정을 도시한 것으로, 먼저 불순물이 주입된 제1전도형의 반도체기판(100)상에 소자형성영역과 소자분리영역을 한정하기 위한 분리절연막(101)을 형성한후, 통상적인 방법을 사용하여 게이트전극(1)을 형성한다. 여기서, 미설명부호 200은 주변부에서의 활성영역을 나타낸다.
제5도는 소오스/드레인영역(3,4) 및 제1콘택트홀(CH)의 형성공정을 도시한 것으로, 먼저 상기 게이트전극(1) 형성후 반도체기판에 불순물을 주입함으로써 소오스/드레인영역(3,4)을 형성하여 상기 게이트전극(1), 소오스/드레인영역(3,4)으로 이루어지는 트랜지스터를 완성하고, 결과물 전면에 상기 트랜지스터를 절연시킬 제1층간절연막(5)을 형성한다. 이어서, 상기 제1층간절연막(5)위에 상기 소오스영역(3)의 일부분을 노출하기 위한 마스크패턴을 형성한후, 이 마스크패턴을 적용하여 상기 제1층간절연막을 식각함으로써 커패시터를 형성하기 위한 제1콘택트홀(CH)을 형성한다. 이때, 소자에 따라 커패시터를 사용하지 않는 경우에는 상기 제1콘택트홀을 형성하지 않을 수 있다.
제6도는 상기 제5도의 공정후 결과물 전면에 커패시터의 제1전극으로 사용하게 될 제1도전층(7) 예컨대 불순물이 도우핑된 다결정실리콘을 소정두께로 침적하는 공정을 나타낸다.
제7도는 제1도전층패턴(7′)의 형성공정을 도시한 것으로, 상기 제1도전층위에 소정크기의 마스크패턴을 적용하여 식각함으로써 제1도전층패턴(7′)을 형성하여, 커패시터를 형성시키고자 하는 부분을 형성한다. 이때 주변부에서는 활성영역을 제외한 영역, 곧 분리절연막(101)의 일부 영역 또는 전체 영역에 커패시터를 형성시킬 수 있으며, 이후공정에서 형성되는 도전층과 연결되는 소오스/ 드레인영역, 폴리 및 반도체기판에는 형성되지 않게 한다. 여기서, 상기 셀 어레이부에 형성된 제1도전층패턴(7′)은 스토리지전극으로 사용되고, 상기 주변부에 형성된 제1도전층패턴(7′)은 디커플링 커패시터의 제1전극으로 사용된다.
제8도는 커패시터(C)의 형성공정을 도시한 것으로, 상기 제6도의 공정후 결과물 전면에 유전체막(9) 및 커패시터의 제2전극용 제2도전층(11), 예컨대 불순물이 도우핑된 다결정실리콘을 차례로 형성한후 사진식각공정을 통하여 패터닝함으로써 상기 셀 어레이부에 제1도전층패턴(7′), 유전체막(9) 및 제2도전층(11)으로 이루어지는 셀 커패시터(C)를 완성하고, 상기 주변부의 분리 절연막(101) 위에 제1도전층패턴(7′), 유전체막(9) 및 제2도전층(11)으로 이루어지는 디커플링 커패시터(C)를 완성한다.
제9도는 비트라인(15)의 형성공정을 도시한 것으로, 먼저 상기 셀 커패시터(C) 및 디커플링 커패시터(C)가 형성된 결과물 전면에 제2층간절연막(13)을 형성한후 이 제2층간절연막(13)위에 소정크기의 마스크패턴을 적용하여, 상기 드레인영역(4)의 일부분이 노출되도록, 상기 제2층간 절연막을 식각함으로써 제2콘택트홀을 형성한다. 이어서, 결과물 전면에 제3도전층 예컨대 불순물이 도우핑된 다결정실리콘을 형성하고, 사진식각공정을 통하여 패터닝함으로써 비트라인(15)을 형성한다. 이때, 상기 디커플링 커패시터의 한 전극(7′)은 공급전원단에 연결하고, 디커플링 커패시터의 다른 전극(11)은 접지전원단에 연결하여, 상기 공급전원단과 접지전원단간에 디커플링 커패시터를 형성한다. 여기서, 미설명부호 201은 주변부에서 디커플링 커패시터의 형성영역을 나타낸 것으로, 주변부의 활성영역을 제외한 영역중의 일부 영역, 곧 분리 절연막(101)의 일부 영역을 나타낸다. 또한, 제3도에 상기 디커플링 커패시터를 평면도상에 배치한 모양을 도시하였다. 또한, 상기 디커플링 커패시터를 파워(power)단과 접지전원단 사이에도 형성시킬 수 있다.
이상과 같이 본 발명에 의한 디커플링 커패시터의 형성방법은 주변부에서 활성영역을 제외한 영역, 곧 주변부의 소자 분리용 절연막(101) 위에 공급 전원단 및 접지 전원단과 연결되는 큰 용량의 커패시터를 형성한다. 이렇게 Vcc의 링잉(ringing) 및 오버슛(overshoot)이 방지되어 안정된 내부전류를 얻을 수 있다.
또한, 셀 커패시터 및 디커플링 커패시터는 동시에 형성하므로 공정을 단순화 할 수 있다.
Claims (1)
- 디커플링 커패시터의 형성방법에 있어서, 상기 디커플링 커패시터는, 주변부의 소자분리용 절연막 위에 공급 전원단에 연결되는 제1 전극, 상기 제1 전극을 덮은 유전체막 및 접지전원단에 연결되는 제2 전극을 순차적으로 형성하여 형성하는 것을 특징으로 하는 디커플링 커패시터의 형성방법.
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| JPH02156563A (ja) * | 1988-12-08 | 1990-06-15 | Fuji Electric Co Ltd | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351452B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 디커플링 커패시터 구조를 갖는 반도체소자 |
| KR100951742B1 (ko) | 2007-12-26 | 2010-04-08 | 주식회사 동부하이텍 | 반도체 소자 레이아웃 방법 |
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