KR100351452B1 - 디커플링 커패시터 구조를 갖는 반도체소자 - Google Patents

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Abstract

본 발명은 반도체 집적회로를 구성하는 트랜지스터들을 형성할 수 없는 영역에 전원전압 배선의 노이즈를 절감하기 위한 디커플링 커패시터를 형성함으로써, 반도체소자의 면적을 줄일 수 있는 디커플링 커패시터 구조를 갖는 반도체소자를 제공한다. 본 발명은 반도체 집적회로들간을 연결하는 신호 전달 배선이 밀집되어 있는 반도체 기판 주변부에 불순물울 주입하여 n형 웰을 형성하고, 신호 전달 배선과 상기 n형 웰을 각각 상기 디커플링 커패시터의 양쪽 전극으로 동작하게 하며, 그들 사이에 형성된 층간절연막을 그 유전체로 이용한다.

Description

디커플링 커패시터 구조를 갖는 반도체소자{SEMICONDUCTOR DEVICE WITH STRUCTURE OF DECOUPLING CAPACITOR}
본 발명은 반도체 소자에 관한 것으로, 특히 레이아웃(layout)의 면적을 줄일 수 있고 반도체소자의 성능을 향상시킬 수 있는 디커플링(decoupling) 커패시터 구조를 갖는 반도체소자에 관한 것이다.
최근 전자기기 시스템의 고기능, 고속 동작에 대응하기 위해, 반도체 집적회로가 복잡해지고 또한 회로의 동작속도도 빨라지고 있다. 반도체 소자를 구성하는 회로가 복잡해짐에 따라 기생 커패시턴스, 인덕턴스, 저항등이 증가하고 있고, 그로 인하여 반도체 소자의 내부회로에 안정된 전원전압을 공급하기 위한 전원전압 배선의 노이즈 대책이 중요한 문제로 대두된다.
종래에 알려져 있는 전원전압 배선의 노이즈 대책중의 하나는 전원전압 배선과 내부회로 특히 드라이버 회로 사이에 디커플링 커패시터라고 불리는 커패시터를 설치하여, 커패시터를 일시적인 전류의 소스로 이용하는 것이다. 즉 드라이버 회로의 클럭이 어떤 한 상태로부터 다른 상태로 변화할 때 필요로 하는 순간적인 거대 전류를 디커플링 커패시터에서 드라이버 회로에 공급함으로써, 파워 서플라이로부터 내부회로로의 급격한 전류의 흐름을 방지하여, 전원전압 배선에 의해 유기되는 노이즈 및 전압강하를 방지한다.
도1은 일반적인 디커플링 커패시터의 구조를 도시한 것이다.
상기 디커플링 커패시터는 p형 반도체기판(100) 또는 p형 웰(100)내에 형성된 제1 및 제2 n형 불순물 확산층들(102a),(102b)과, 상기 제1 n형 불순물 확산층(102a)과 제2 n형 불순물 확산층(102b)사이의 상기 p형 웰(100) 표면에 형성되는 채널영역(112)과, 상기 채널영역(112)위의 상기 p형 웰(100)상면에 형성된 게이트산화막(114)과, 상기 게이트산화막(114)위에 형성된 게이트 전극(116)으로 구성된 n채널 모스(MOS)트랜지스터(200)로 구성되고, 상기 게이트 전극(116)에는 정전원전압(Vdd)이 공급되고, 상기 제1, 제2 n형 불순물 확산층(102a),(102b)에는 부전원전압(예를 들어, 그라운드 전압 : Vss)이 인가된다. 여기서, 게이트전극 (116)에는 정전원전압(Vdd)이 인가되므로, 게이트전극(116) 아래의 p형 웰(100)내에는 n채널(112)이 형성된다. 따라서 게이트 전극(116)과 n채널(112)이 각각 커패시터의 양쪽 전극으로 작용하고 게이트산화막(114)이 커패시터의 유전체로서 작용하여 디커플링 커패시터를 구성한다.
도 2는 종래의 반도체소자의 레이아웃을 보인 것이다. 종래의 반도체 소자는 p형 반도체기판(100)과, 입출력 버퍼와, 상기 입출력 버퍼로부터의 출력신호를 반도체 집적회로의 내부로 전달하는 신호전달 배선(106)들이 밀집되어 있는 신호전달 배선밀집부로 구성되어 있다.
또한, 상기 입축력 버퍼는 다음과 같이 구성된 씨모스(CMOS: Complementary Metal Oxide Semiconductor)이다. 정전원전압(Vdd) 배선(110)과, 상기 정전원전압 배선(110)에 연결되고, n형 웰(101)상에 형성된 p채널 MOS트랜지스터(111)와, 그 p채널 MOS트랜지스터(111)와 직렬로 연결되고 상기 p형 반도체기판(100)상에 형성된 n채널 MOS트랜지스터(103)와, 그 n채널 MOS트랜지스터(103)의 소스에 연결된 부전원전압(Vss) 배선(104)으로 구성되어 있다.
또한, 상기 p채널 MOS트랜지스터(111)는 게이트전극(111a)과, 그 게이트전극 (111a)의 양측 n형 웰(101)내에 형성된 소스(111b) 및 드레인(111c)으로 구성되어 있다.
또한, 상기 n채널 MOS트랜지스터(103)는 게이트전극(103a)과, 그 게이트전극 (103a)의 양측 반도체기판(100)내에 형성된 소스(103b) 및 드레인(103c)으로 구성되어 있다.
또한, 상기 p채널 MOS트랜지스터의 게이트전극(111a)과, n채널 MOS트랜지스터(103)의 게이트전극(103a)은 공통 입력 라인(102)에 의해 연결되어 있다.
또한, 상기 p채널 MOS트랜지스터(111)의 드레인(111c)과, 상기 n채널 MOS트랜지스터(103)의 드레인(103c)이 공통 출력라인(105)에 의해 연결되어 있다.
상기 입력버퍼회로의 공통 출력라인(105)은 신호전달배선(106)에 연결되어 있다. 여기서 신호전달배선(106)이란, 일반적으로 입출력패드 또는 버퍼와, 구동회로, 클럭신호 발생회로, 디코더 등과 같은 내부회로를 연결하는 금속배선을 의미한다.
그런데, 종래의 반도체소자에 있어서, 상기 신호전달배선(106)은 일반적으로 반도체칩의 주변부에 밀집되어 형성되어 있다. 상기 신호전달배선(106)의 주변에는 트랜지스터를 제조할 수 없는 영역이므로, 단지 신호전달배선(106)을 형성하는 데만 이용된다. 또한 상기 신호전달배선(106)은 플로팅상태의 반도체기판(100) 상부에 형성된다.
상기와 같이, 전원전압 배선의 노이즈를 감소시키기 위하여 구비되는 MOS트랜지스터(200)를 이용한 디커플링 커패시터는, 집적회로의 구성요소들과는 별도로 제작해야 되기 때문에, 반도체기판(100)의 레이아웃 면적을 많이 점유한다. 따라서 반도체소자의 크기의 소형화를 저해하며, 결과적으로 반도체 칩의 제조원가를 높이는 단점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 반도체 소자의 레이아웃의 면적을 줄이고, 반도체소자의 성능을 향상시킬 수 있는 디커플링 커패시터 구조를 갖는 반도체소자를 제공하는 것을 목적으로 한다.
본 발명의 또 다른 목적은 반도체 집적회로를 구성하는 트랜지스터들을 형성할 수 없는 영역을 이용하여 전원전압 배선의 노이즈를 절감시키기 위한 디커플링 커패시터를 형성할 수 있는 디커플링 커패시터 구조를 갖는 반도체소자를 제공하는 것이다.
본 발명의 또 다른 목적은, 반도체 집적회로들간을 연결하는 신호전달 배선이 밀집되어 있는 반도체기판 주변부에서, 상기 신호 전달 배선 아래의 반도체 기판내에 n형 웰을 형성함으로써, 신호 전달 배선과 반도체 기판내의 n형 웰을 각각 디커플링 커패시터의 두 전극으로 하고 그들 사이의 층간절연막을 유전체로 이용하는 디커플링 커패시터 구조를 갖는 반도체소자를 제공하는 것이다.
도1은 종래의 반도체 소자에 구비되는 디커플링 커패시터의 구조를 도시한 단면도.
도2는 종래의 반도체 소자의 레이아웃을 보인 도.
도3은 본 발명에 따른 디커플링 커패시터 구조를 갖는 반도체 소자의 레이아웃을 보인 도.
*도면부호에 대한 간단한 설명*
100 : 반도체 기판 102a, 102b : 소스, 드레인
112 : 채널 114 : 게이트 산화막
116 : 게이트 전극 200 : p채널 트랜지스터
30 : p형 반도체 기판 30a, 30b : n형 웰
31 : 정전원전압 배선 32 : 부전원전압 배선
33 : 신호 입력 라인 35 : 신호 출력 라인
36 : 신호 전달 배선 39 : 내부회로
상기 발명의 목적을 달성하기 위하여 본 발명은 제1도전형 반도체 기판과, 상기 제1도전형 반도체 기판상에 형성된 입출력 버퍼회로와, 상기 입출력 버퍼회로의 출력라인에 연결되는 반도체 기판의 주변부에 형성된 신호 전달 배선과, 상기 신호전달 배선 하방측 상기 반도체 기판내에 형성된 제2 도전형의 웰로 구성되고, 상기 제2도전형의 웰은 전원전압 배선에 연결되어 있는 것을 특징으로 하는 전원전압 배선의 노이즈 저감 구조를 제공한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도3은 본 발명에 따른, 전원전압 배선의 노이즈 저감 구조를 갖는 반도체 소자의 레이아웃이다.
즉, 본 발명에 따른 반도체 소자는, p형 반도체기판(30)과, 입출력 버퍼와, 그 입출력 버퍼로부터의 출력신호를 반도체소자의 내부회로(39)로 전달하는 신호전달 배선(36)들이 밀집되어 있는 반도체 기판의 주변부에 형성되는 신호전달 배선밀집부와, 상기 신호전달 배선(36)들 하방의 반도체기판(30)내에 형성된 n형웰(30b)을 포함하고, 상기 n형웰(30b)에는 정전압(Vdd)이 인가되도록 구성되어 있다.
또한, 상기 입출력 버퍼는 다음과 같이 구성된 CMOS이다. 정전원전압(Vdd) 배선(31)과, 그 정전원전압 배선(31)에 연결되고, n형 웰(30a)상에 형성된 p채널 MOS트랜지스터(301)와, 그 p채널 MOS트랜지스터(301)와 직렬로 연결되어 있고 상기 p형 반도체기판(30)상에 형성된 n채널 MOS트랜지스터(302)와, 그 n채널 MOS트랜지스터(302)의 소스에 연결된 부전원전압(Vss) 배선(32)으로 구성되어 있다.
또한, 상기 p채널 MOS트랜지스터(301)는 게이트전극(301a)과, 그 게이트전극 (301a)의 양측 n형 웰(30a)내에 형성된 소스(301b) 및 드레인(301c)으로 구성되어 있다.
또한, 상기 n채널 MOS트랜지스터(302)는 게이트전극(302a)과, 그 게이트전극 (302a)의 양측 반도체기판(30)내에 형성된 소스(302b) 및 드레인(302c)으로 구성되어 있다.
또한, 상기 p채널 MOS트랜지스터의 게이트전극(301a)과, n채널 MOS트랜지스터의 게이트전극(302a)은 공통 입력 라인(34)에 의해 연결되어 있다.
또한, 상기 p채널 MOS트랜지스터의 드레인(301c)과, 상기 n채널 MOS트랜지스터의 드레인(302c)이 공통 출력 라인(35)에 의해 연결되어 있다.
상기 입력버퍼회로의 출력라인(35)은 신호전달배선(36)에 연결되어 있다.
여기서 신호전달배선(36)이란, 일반적으로 입출력패드 또는 버퍼와, 구동회로, 클럭신호 발생회로, 디코더 등과 같은 내부회로(39)를 연결하는 금속배선을 가르킨다.
그런데 도3에 도시한 바와 같이, 본 발명에 따른 반도체 소자에 있어서는, 반도체 기판 주변부의 상기 신호전달 배선(36)들이 밀집되어 있는 부분의 그 하방측의 p형 반도체 기판(30)의 표면에 n형 웰(30b)을 형성하고, 상기 n형 웰(30b)의 상부에까지 상기 입출력 버퍼회로(30)의 정전원전압 배선(31)을 연장형성하여, 상기 n형 웰(30b)과 상기 정전원전압배선(31)을 콘택홀(33)에 의해 연결하였다.
본 발명은 상기와 같이 반도체소자를 구성함으로써, 상기 n형 웰(30b)과 상기신호전달배선(36)을 디커플링 커패시터의 양측전극으로 하고, 그들 사이에 형성된 층간 절연막(미도시)을 유전체로 하여 디커플링 커패시터를 구성하게 된다. 따라서, 전원전압배선의 노이즈를 저감하기 위한 MOS형 디커플링 커패시터를 별도로 제조하여 반도체기판(30) 상에 장착하지 않고, 신호전달 배선을 이용하여 디커플링 커패시터를 형성할 수 있기 때문에, 공정이 용이하고 또한 반도체기판(30)의 점유면적을 줄일 수 있게 된다. 즉, 본 발명의 반도체소자에 있어서는, 단순히 종래 구조의 반도체소자의 신호배선 하방측의 반도체기판(30)내에, 반도체 집적회로를 제조하기 위한 n형 웰 형성공정과 동일한 공정단계에서 n형 웰(30b)을 형성하는 것만으로, 전원전압 배선의 노이즈를 저감할 수 있는 디커플링 커패시터를 제조한다.
상기와 같이 본 발명에 따른 반도체 소자는, 입출력 버퍼회로와 내부회로 사이에 전원전압 배선 노이즈를 절감하기 위한 MOS트랜지스터형의 디커플링 커패시터를 별도로 형성하지 않고, 신호배선이 형성되어 있는 반도체 기판의 주변영역을 디커플링 커패시터로 이용함으로써, 종래에 비하여 반도체기판의 점유면적을 줄일 수 있는 효과가 있다.
또한, 종래 반도체 소자의 집적회로를 제조하는 공정에 새로운 공정 단계를 추가하지 않고 디커플링 커패시터를 형성할 수 있기 때문에 제조비용이 증가하지 않는 효과가 있다.
또한, 본 발명에서는 종래의 노이즈 저감 구조인 MOS형 디커플링 커패시터를 형성할 필요가 없기 때문에, 그 MOS형 디커플링 커패시터가 차지하던 면적에 다른반도체소자를 형성할 수 있어 반도체기판의 이용효율을 높이는 효과가 있다.

Claims (3)

  1. 제1도전형 반도체 기판;
    상기 제1도전형 반도체 기판상에 형성된 입출력 버퍼회로;
    상기 입출력 버퍼회로의 출력라인에 연결된 상기 반도체 기판의 주변부에 형성된 신호 전달 배선; 및
    상기 신호전달 배선 하방측 상기 반도체 기판내에 형성된 제2도전형의 웰로 구성되고, 상기 제2도전형의 웰은 전원전압 배선에 연결되어 있는 것을 특징으로 하는 전원전압 배선의 노이즈 저감 구조를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1도전형은 p형이고 제2도전형은 n형인 것을 특징으로 하는 전원전압 배선의 노이즈 저감 구조를 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 입출력 버퍼회로는 씨모스 인버터인 것을 특징으로 하는 전원전압 배선의 노이즈 저감 구조를 갖는 반도체 소자.
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