JP2800748B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体基板上にＭＯＳ型トランジスタを集積し
た半導体装置に関するものである。
し、特に半導体基板上にＭＯＳ型トランジスタを集積し
た半導体装置に関するものである。
【０００２】
【従来の技術】半導体基板上にＭＯＳ型トランジスタを
集積した従来一般の半導体装置においては、例えば図３
に示すように、１つのＰチャンネルトランジスタ１と１
つのＮチャンネルトランジスタ２で構成されるＣＭＯＳ
インバータ回路Ａを用いる場合がある。図４は、このＣ
ＭＯＳインバータ回路Ａを実現する際のパターンのレイ
アウト図である。
集積した従来一般の半導体装置においては、例えば図３
に示すように、１つのＰチャンネルトランジスタ１と１
つのＮチャンネルトランジスタ２で構成されるＣＭＯＳ
インバータ回路Ａを用いる場合がある。図４は、このＣ
ＭＯＳインバータ回路Ａを実現する際のパターンのレイ
アウト図である。
【０００３】図４において、符号１はＰチャンネルトラ
ンジスタであり、２はＮチャンネルトランジスタであっ
て、Ｐチャンネルトランジスタ１はｐ型ソース拡散層３
とｐ型ドレイン拡散層４とゲート電極５で構成され、Ｎ
チャンネルトランジスタ２はｎ型ソース拡散層６とｎ型
ドレイン拡散層７とゲート電極５で構成されている。そ
して、図３のＣＭＯＳインバータ回路Ａを構成するため
に、ｐ型ドレイン拡散層４とｎ型ドレイン拡散層７、ｐ
型ソース拡散層３とＶDD、ｎ型ソース拡散層６とＧＮＤ
は、それぞれ接続孔８〜１２を介して金属配線層１３〜
１５により接続されている。この場合、各拡散層３、
４、６、７上に形成された接続孔８〜１１の大きさは全
て同一である。
ンジスタであり、２はＮチャンネルトランジスタであっ
て、Ｐチャンネルトランジスタ１はｐ型ソース拡散層３
とｐ型ドレイン拡散層４とゲート電極５で構成され、Ｎ
チャンネルトランジスタ２はｎ型ソース拡散層６とｎ型
ドレイン拡散層７とゲート電極５で構成されている。そ
して、図３のＣＭＯＳインバータ回路Ａを構成するため
に、ｐ型ドレイン拡散層４とｎ型ドレイン拡散層７、ｐ
型ソース拡散層３とＶDD、ｎ型ソース拡散層６とＧＮＤ
は、それぞれ接続孔８〜１２を介して金属配線層１３〜
１５により接続されている。この場合、各拡散層３、
４、６、７上に形成された接続孔８〜１１の大きさは全
て同一である。
【０００４】図５は、図４のＩ−Ｉ’線に沿う、半導体
装置のＮチャンネルトランジスタ２を示す断面図であっ
て、ｐ型シリコン基板１６の表面にｎ型ドレイン拡散層
７とｎ型ソース拡散層６が形成されている。このＮチャ
ンネルトランジスタ２はＬＤＤ構造のＭＯＳトランジス
タであり、ゲート酸化膜１７上にゲート電極５を設け、
このゲート電極５に対して自己整合的に低濃度ｎ- 型拡
散層１９を形成した後、ゲート電極５の側壁に酸化膜サ
イドウォール２０を形成し、酸化膜サイドウォール２０
に対して自己整合的にｎ型ドレイン拡散層７とｎ型ソー
ス拡散層６を形成している。また、ｎ型ドレイン拡散層
７とｎ型ソース拡散層６上の層間絶縁膜２１にはドレイ
ン接続孔１１、ソース接続孔１０がそれぞれ形成され、
これら接続孔１１、１０中に埋め込まれた埋込金属膜２
２を介してｎ型ドレイン拡散層７、ｎ型ソース拡散層６
と金属配線膜１３、１５が電気的に接続されている。
装置のＮチャンネルトランジスタ２を示す断面図であっ
て、ｐ型シリコン基板１６の表面にｎ型ドレイン拡散層
７とｎ型ソース拡散層６が形成されている。このＮチャ
ンネルトランジスタ２はＬＤＤ構造のＭＯＳトランジス
タであり、ゲート酸化膜１７上にゲート電極５を設け、
このゲート電極５に対して自己整合的に低濃度ｎ- 型拡
散層１９を形成した後、ゲート電極５の側壁に酸化膜サ
イドウォール２０を形成し、酸化膜サイドウォール２０
に対して自己整合的にｎ型ドレイン拡散層７とｎ型ソー
ス拡散層６を形成している。また、ｎ型ドレイン拡散層
７とｎ型ソース拡散層６上の層間絶縁膜２１にはドレイ
ン接続孔１１、ソース接続孔１０がそれぞれ形成され、
これら接続孔１１、１０中に埋め込まれた埋込金属膜２
２を介してｎ型ドレイン拡散層７、ｎ型ソース拡散層６
と金属配線膜１３、１５が電気的に接続されている。
【０００５】次に、回路の動作について説明する。図３
に示すＣＭＯＳインバータ回路Ａにおいて、初期状態で
はＶin がグランド電位、Ｖout がＶDD 電位になってい
るとする。この時、図４のｎ型ドレイン拡散層７はＶou
t と同じＶDD 電位、ｎ型ソース拡散層６はグランド電
位となる。また、ゲート電極５はＶin と同じグランド
電位となるため、Ｎチャンネルトランジスタ２はオフ状
態、Ｐチャンネルトランジスタ１はオン状態となってい
る。
に示すＣＭＯＳインバータ回路Ａにおいて、初期状態で
はＶin がグランド電位、Ｖout がＶDD 電位になってい
るとする。この時、図４のｎ型ドレイン拡散層７はＶou
t と同じＶDD 電位、ｎ型ソース拡散層６はグランド電
位となる。また、ゲート電極５はＶin と同じグランド
電位となるため、Ｎチャンネルトランジスタ２はオフ状
態、Ｐチャンネルトランジスタ１はオン状態となってい
る。
【０００６】次に、Ｖin をグランド電位からＶDD 電位
に変化させるとゲート電極５もＶDD電位となり、Ｎチャ
ンネルトランジスタ２はオン状態となってｎ型ドレイン
拡散層７からｎ型ソース拡散層６に向けてオン電流が流
れる。すると、Ｎチャンネルトランジスタ２がオン状態
となることによって、ｎ型ドレイン拡散層７はＶDD電位
からｎ型ソース拡散層６と同じグランド電位へと変化す
る。また、この時、Ｐチャンネルトランジスタ１はオフ
状態となるため、ＣＭＯＳインバータ回路ＡのＶout も
ｎ型ドレイン拡散層７と同様、ＶDD 電位からグランド
電位へと変化する。このように、Ｖin をグランド電位
からＶDD 電位に変化させるとＶoutはＶDD 電位からグ
ランド電位へと変化するため、この回路はインバータ回
路として機能するわけである。
に変化させるとゲート電極５もＶDD電位となり、Ｎチャ
ンネルトランジスタ２はオン状態となってｎ型ドレイン
拡散層７からｎ型ソース拡散層６に向けてオン電流が流
れる。すると、Ｎチャンネルトランジスタ２がオン状態
となることによって、ｎ型ドレイン拡散層７はＶDD電位
からｎ型ソース拡散層６と同じグランド電位へと変化す
る。また、この時、Ｐチャンネルトランジスタ１はオフ
状態となるため、ＣＭＯＳインバータ回路ＡのＶout も
ｎ型ドレイン拡散層７と同様、ＶDD 電位からグランド
電位へと変化する。このように、Ｖin をグランド電位
からＶDD 電位に変化させるとＶoutはＶDD 電位からグ
ランド電位へと変化するため、この回路はインバータ回
路として機能するわけである。
【０００７】ところで、Ｖin をグランド電位からＶDD
電位に変化させた時にＶout がＶDD電位からグランド電
位へと変化するスピードは、Ｎチャンネルトランジスタ
２のオン電流の大きさに関係しており、オン電流が大き
くなる程スピードは速くなる。また、ゲート電極５（Ｖ
in ）がグランド電位でありＮチャンネルトランジスタ
２にオン電流が流れていない状態で、ｎ型ドレイン拡散
層７からｎ型ソース拡散層６またはｐ型シリコン基板１
６に流れる電流、すなわちリーク電流はできるだけ小さ
い方が回路の消費電力が小さくなる。
電位に変化させた時にＶout がＶDD電位からグランド電
位へと変化するスピードは、Ｎチャンネルトランジスタ
２のオン電流の大きさに関係しており、オン電流が大き
くなる程スピードは速くなる。また、ゲート電極５（Ｖ
in ）がグランド電位でありＮチャンネルトランジスタ
２にオン電流が流れていない状態で、ｎ型ドレイン拡散
層７からｎ型ソース拡散層６またはｐ型シリコン基板１
６に流れる電流、すなわちリーク電流はできるだけ小さ
い方が回路の消費電力が小さくなる。
【０００８】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓインバータ回路Ａにおいてスピードをさらに向上させ
る手段としては、ｎ型ドレイン拡散層７の面積を小さく
することによってｎ型ドレイン拡散層７とｐ型シリコン
基板１６の間の寄生ＰＮ接合容量を低減する、という方
法がある。それ以外、例えばゲート電極５のチャンネル
巾を小さくしたのでは、前述したオン電流が小さくなる
ため、スピードの向上が望めない。
Ｓインバータ回路Ａにおいてスピードをさらに向上させ
る手段としては、ｎ型ドレイン拡散層７の面積を小さく
することによってｎ型ドレイン拡散層７とｐ型シリコン
基板１６の間の寄生ＰＮ接合容量を低減する、という方
法がある。それ以外、例えばゲート電極５のチャンネル
巾を小さくしたのでは、前述したオン電流が小さくなる
ため、スピードの向上が望めない。
【０００９】そこで、ｎ型ドレイン拡散層７の縮小化を
実際に行ったところ、ドレイン接続孔１１の径の寸法を
変えずにｎ型ドレイン拡散層７の面積を小さくすると、
ドレイン接続孔１１は層間絶縁膜２１を写真蝕刻法によ
り加工して形成するため、ｎ型ドレイン拡散層７に対す
るドレイン接続孔１１の位置がずれやすくなり、その位
置合わせずれによりｎ型ドレイン拡散層７からｐ型シリ
コン基板１６に流れるリーク電流が増大する、という問
題が発生した。
実際に行ったところ、ドレイン接続孔１１の径の寸法を
変えずにｎ型ドレイン拡散層７の面積を小さくすると、
ドレイン接続孔１１は層間絶縁膜２１を写真蝕刻法によ
り加工して形成するため、ｎ型ドレイン拡散層７に対す
るドレイン接続孔１１の位置がずれやすくなり、その位
置合わせずれによりｎ型ドレイン拡散層７からｐ型シリ
コン基板１６に流れるリーク電流が増大する、という問
題が発生した。
【００１０】また、上記の位置合わせずれに起因するリ
ーク電流の増大を防止するために、ドレイン接続孔１１
の寸法を小さくしてずれに対する余裕を大きくする、と
いう方法も考えられた。ここで、図６は接続孔の径の寸
法と１個当たりの接続孔の抵抗との相関を示す図である
が、この図に示すように、ドレイン接続孔１１を小さく
するに従って接続孔の抵抗が増大するため、この抵抗の
増大により今度はトランジスタのオン電流が小さくなっ
てしまった。
ーク電流の増大を防止するために、ドレイン接続孔１１
の寸法を小さくしてずれに対する余裕を大きくする、と
いう方法も考えられた。ここで、図６は接続孔の径の寸
法と１個当たりの接続孔の抵抗との相関を示す図である
が、この図に示すように、ドレイン接続孔１１を小さく
するに従って接続孔の抵抗が増大するため、この抵抗の
増大により今度はトランジスタのオン電流が小さくなっ
てしまった。
【００１１】本発明は、上記の課題を解決するためにな
されたものであって、オン電流の増加によるスピードの
向上とリーク電流の低減による消費電力の低減の双方を
同時に達成し得る半導体装置を提供することを目的とす
る。
されたものであって、オン電流の増加によるスピードの
向上とリーク電流の低減による消費電力の低減の双方を
同時に達成し得る半導体装置を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、半導体基板表面にソース
拡散層とドレイン拡散層が形成され、これら拡散層上の
絶縁膜が開口されることにより、これら拡散層とその上
方の金属配線膜を電気的に接続する接続孔が形成された
ＭＯＳ型トランジスタにより構成されたＣＯＭＳインバ
ータ回路を有する半導体装置において、前記ＣＯＭＳイ
ンバータ回路を構成するＭＯＳ型トランジスタのソース
拡散層上に形成した接続孔の径の寸法が該トランジスタ
のドレイン拡散層上に形成した接続孔の径の寸法よりも
大きく、かつ該ソース拡散層の面積と該ドレイン拡散層
の面積が等しいことを特徴とするものである。
めに、本発明の半導体装置は、半導体基板表面にソース
拡散層とドレイン拡散層が形成され、これら拡散層上の
絶縁膜が開口されることにより、これら拡散層とその上
方の金属配線膜を電気的に接続する接続孔が形成された
ＭＯＳ型トランジスタにより構成されたＣＯＭＳインバ
ータ回路を有する半導体装置において、前記ＣＯＭＳイ
ンバータ回路を構成するＭＯＳ型トランジスタのソース
拡散層上に形成した接続孔の径の寸法が該トランジスタ
のドレイン拡散層上に形成した接続孔の径の寸法よりも
大きく、かつ該ソース拡散層の面積と該ドレイン拡散層
の面積が等しいことを特徴とするものである。
【００１３】そして、具体的な設計の手法としては、ソ
ース拡散層上に形成した接続孔の径の寸法を、接続孔の
径の寸法と１個当たりの接続孔の抵抗との相関曲線上の
変曲点における寸法よりも大きく設定するとともに、ド
レイン拡散層上に形成した接続孔の径の寸法を、前記相
関曲線上の変曲点における寸法よりも小さく設定すれば
よい。さらに、ソース拡散層上に形成した接続孔の径の
寸法をドレイン拡散層上に形成した接続孔の径の寸法の
１．１倍以上、２．５倍以下とすることが望ましい。
ース拡散層上に形成した接続孔の径の寸法を、接続孔の
径の寸法と１個当たりの接続孔の抵抗との相関曲線上の
変曲点における寸法よりも大きく設定するとともに、ド
レイン拡散層上に形成した接続孔の径の寸法を、前記相
関曲線上の変曲点における寸法よりも小さく設定すれば
よい。さらに、ソース拡散層上に形成した接続孔の径の
寸法をドレイン拡散層上に形成した接続孔の径の寸法の
１．１倍以上、２．５倍以下とすることが望ましい。
【００１４】従来のＭＯＳ型トランジスタの設計におい
ては、ドレイン拡散層側とソース拡散層側の接続孔の寸
法を同一とすることが通例であった。それに対して、本
発明は、トランジスタの理論上、同じ接続孔でもドレイ
ン拡散層側とソース拡散層側の接続孔でオン電流に与え
る影響が同じというわけではなく、ソース拡散層上に形
成した接続孔の方がドレイン拡散層上に形成した接続孔
よりもオン電流の低下に与える影響が大きい、という事
実を見い出し、その事実に基づいてドレイン拡散層側と
ソース拡散層側の接続孔の寸法をそれぞれ最適化するも
のである。
ては、ドレイン拡散層側とソース拡散層側の接続孔の寸
法を同一とすることが通例であった。それに対して、本
発明は、トランジスタの理論上、同じ接続孔でもドレイ
ン拡散層側とソース拡散層側の接続孔でオン電流に与え
る影響が同じというわけではなく、ソース拡散層上に形
成した接続孔の方がドレイン拡散層上に形成した接続孔
よりもオン電流の低下に与える影響が大きい、という事
実を見い出し、その事実に基づいてドレイン拡散層側と
ソース拡散層側の接続孔の寸法をそれぞれ最適化するも
のである。
【００１５】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１を参照して説明する。図１は本実施の形態の半導
体装置のＭＯＳ型トランジスタ２を示す図であるが、図
５に示す従来の半導体装置と同一の構成要素には同一の
符号を付し、その説明を省略する。
を図１を参照して説明する。図１は本実施の形態の半導
体装置のＭＯＳ型トランジスタ２を示す図であるが、図
５に示す従来の半導体装置と同一の構成要素には同一の
符号を付し、その説明を省略する。
【００１６】本実施の形態の半導体装置が従来の半導体
装置と異なる点は、ｎ型ドレイン拡散層２５の面積がｎ
型ソース拡散層２６の面積よりも小さくなっている点
と、ｎ型ソース拡散層２６上に形成されたソース接続孔
２８の径の寸法がｎ型ドレイン拡散層２５上に形成され
たドレイン接続孔２７の径の寸法よりも大きくなってい
る点、の２点である。
装置と異なる点は、ｎ型ドレイン拡散層２５の面積がｎ
型ソース拡散層２６の面積よりも小さくなっている点
と、ｎ型ソース拡散層２６上に形成されたソース接続孔
２８の径の寸法がｎ型ドレイン拡散層２５上に形成され
たドレイン接続孔２７の径の寸法よりも大きくなってい
る点、の２点である。
【００１７】例えばゲート電極５のチャンネル長が０．
５μｍの場合を想定すると、従来の半導体装置ではソー
ス接続孔およびドレイン接続孔の径をともに０．６μｍ
に設定していた。これに対して、本実施の形態の半導体
装置ではソース接続孔２８の径を０．８μｍ、ドレイン
接続孔２７の径を０．５μｍとする。上述したように、
元来、ソース接続孔の方がドレイン接続孔よりもオン電
流の低下に与える影響が大きいという特性を持っている
ため、このようにソース接続孔２８の径をドレイン接続
孔２７の径よりも大きくすることによってそれぞれの接
続孔２８、２７の抵抗がオン電流の低下に対して与える
影響を同一とすることができる。
５μｍの場合を想定すると、従来の半導体装置ではソー
ス接続孔およびドレイン接続孔の径をともに０．６μｍ
に設定していた。これに対して、本実施の形態の半導体
装置ではソース接続孔２８の径を０．８μｍ、ドレイン
接続孔２７の径を０．５μｍとする。上述したように、
元来、ソース接続孔の方がドレイン接続孔よりもオン電
流の低下に与える影響が大きいという特性を持っている
ため、このようにソース接続孔２８の径をドレイン接続
孔２７の径よりも大きくすることによってそれぞれの接
続孔２８、２７の抵抗がオン電流の低下に対して与える
影響を同一とすることができる。
【００１８】また、ソース接続孔２８の径を０．８μ
ｍ、ドレイン接続孔２７の径を０．５μｍとした具体的
な数値の根拠は、前述した図６の接続孔の径の寸法と１
個当たりの接続孔の抵抗との相関曲線にあり、この曲線
は接続孔の寸法を小さくしていくと急激に抵抗値が増加
し始める変曲点を持っている。そこで、従来はこの変曲
点より右側（抵抗値の増加がなだらかな領域）で、かつ
寸法が最小になるように、ソース接続孔、ドレイン接続
孔の径を共通に決めていた。これに対して、本実施の形
態ではオン電流の低下に対する影響が小さいドレイン接
続孔２７の径を変曲点より左側（抵抗値の増加が急激な
領域）で、かつ安定した抵抗が得られる最小の寸法と
し、ソース接続孔２８の径を変曲点より充分右側に設定
した。
ｍ、ドレイン接続孔２７の径を０．５μｍとした具体的
な数値の根拠は、前述した図６の接続孔の径の寸法と１
個当たりの接続孔の抵抗との相関曲線にあり、この曲線
は接続孔の寸法を小さくしていくと急激に抵抗値が増加
し始める変曲点を持っている。そこで、従来はこの変曲
点より右側（抵抗値の増加がなだらかな領域）で、かつ
寸法が最小になるように、ソース接続孔、ドレイン接続
孔の径を共通に決めていた。これに対して、本実施の形
態ではオン電流の低下に対する影響が小さいドレイン接
続孔２７の径を変曲点より左側（抵抗値の増加が急激な
領域）で、かつ安定した抵抗が得られる最小の寸法と
し、ソース接続孔２８の径を変曲点より充分右側に設定
した。
【００１９】このように、本実施の形態の半導体装置に
おいては、ドレイン接続孔２７の径を小さくしたため、
それに応じてｎ型ドレイン拡散層２５の面積を小さくし
ても、ドレイン接続孔２７とｎ型ドレイン拡散層２５と
の位置合わせずれに起因してｎ型ドレイン拡散層２５か
らｐ型シリコン基板１６に流れるリーク電流が増大する
ことがない。そこで、ｎ型ドレイン拡散層２５の寸法を
従来より０．１μｍ小さくすることができ、ｎ型ドレイ
ン拡散層２５とｐ型シリコン基板１６間の寄生ＰＮ接合
容量を低減することができる。その結果、本実施の形態
の半導体装置は低消費電力と高スピードといった双方の
特性を同時に満足することができる。
おいては、ドレイン接続孔２７の径を小さくしたため、
それに応じてｎ型ドレイン拡散層２５の面積を小さくし
ても、ドレイン接続孔２７とｎ型ドレイン拡散層２５と
の位置合わせずれに起因してｎ型ドレイン拡散層２５か
らｐ型シリコン基板１６に流れるリーク電流が増大する
ことがない。そこで、ｎ型ドレイン拡散層２５の寸法を
従来より０．１μｍ小さくすることができ、ｎ型ドレイ
ン拡散層２５とｐ型シリコン基板１６間の寄生ＰＮ接合
容量を低減することができる。その結果、本実施の形態
の半導体装置は低消費電力と高スピードといった双方の
特性を同時に満足することができる。
【００２０】次に、本発明の第２の実施の形態を図２を
参照して説明する。図２は本実施の形態の半導体装置の
ＭＯＳ型トランジスタ２を示す図であるが、図２も図１
と同様、図５に示す従来の半導体装置と同一の構成要素
には同一の符号を付し、その説明を省略する。
参照して説明する。図２は本実施の形態の半導体装置の
ＭＯＳ型トランジスタ２を示す図であるが、図２も図１
と同様、図５に示す従来の半導体装置と同一の構成要素
には同一の符号を付し、その説明を省略する。
【００２１】本実施の形態の半導体装置が第１の実施の
形態の半導体装置と異なる点は、ソース接続孔２８、ド
レイン接続孔２７の径の寸法は第１の実施の形態のま
ま、ｎ型ソース拡散層２９の面積もｎ型ドレイン拡散層
２５と同様に小さくした点である。
形態の半導体装置と異なる点は、ソース接続孔２８、ド
レイン接続孔２７の径の寸法は第１の実施の形態のま
ま、ｎ型ソース拡散層２９の面積もｎ型ドレイン拡散層
２５と同様に小さくした点である。
【００２２】ＣＭＯＳインバータ回路を構成するＮチャ
ンネルトランジスタにおいては、ｎ型ソース拡散層とｐ
型シリコン基板は常にグランド電位に保持され同電位と
なっているため、ソース接続孔２８の径が大きいままｎ
型ソース拡散層２９を小さくすることでソース接続孔２
８とｎ型ソース拡散層２９との位置合わせずれが生じた
としても、ｎ型ソース拡散層２９とｐ型シリコン基板１
６間でリーク電流が流れることはない。したがって、ｎ
型ソース拡散層２９の面積を小さくしても何ら問題はな
く、本実施の形態の半導体装置は、第１の実施の形態の
効果に加えて、ｎ型ソース拡散層２９の面積を小さくし
たことで回路の小型化を実現することができる。
ンネルトランジスタにおいては、ｎ型ソース拡散層とｐ
型シリコン基板は常にグランド電位に保持され同電位と
なっているため、ソース接続孔２８の径が大きいままｎ
型ソース拡散層２９を小さくすることでソース接続孔２
８とｎ型ソース拡散層２９との位置合わせずれが生じた
としても、ｎ型ソース拡散層２９とｐ型シリコン基板１
６間でリーク電流が流れることはない。したがって、ｎ
型ソース拡散層２９の面積を小さくしても何ら問題はな
く、本実施の形態の半導体装置は、第１の実施の形態の
効果に加えて、ｎ型ソース拡散層２９の面積を小さくし
たことで回路の小型化を実現することができる。
【００２３】なお、本発明の技術範囲は上記実施の形態
に限定されるものでなく、本発明の趣旨を逸脱しない範
囲において種々の変更を加えることが可能である。例え
ば上記実施の形態ではソース接続孔２８の径を０．８μ
ｍ、ドレイン接続孔２７の径を０．５μｍとしたため、
ソース接続孔２８の径はドレイン接続孔２７の径の１．
６倍であるが、この値は１．１倍以上とし、できれば
１．２〜２．５倍とすることが好ましい。その理由は、
この種の半導体装置を量産した場合、接続孔の径に１０
％程度、最大２０％程度のバラツキが生じるため、径の
差が１．１倍以下、好ましくは１．２倍以下では充分な
効果が得られないからである。また、上限を２．５倍と
するのは、２．５倍以上としても寸法が大きくなる割に
効果が得られない、また、２．５倍以上とするとソース
接続孔２８を埋込金属膜２２で完全に埋め込むことがで
きなくなる、という理由からである。
に限定されるものでなく、本発明の趣旨を逸脱しない範
囲において種々の変更を加えることが可能である。例え
ば上記実施の形態ではソース接続孔２８の径を０．８μ
ｍ、ドレイン接続孔２７の径を０．５μｍとしたため、
ソース接続孔２８の径はドレイン接続孔２７の径の１．
６倍であるが、この値は１．１倍以上とし、できれば
１．２〜２．５倍とすることが好ましい。その理由は、
この種の半導体装置を量産した場合、接続孔の径に１０
％程度、最大２０％程度のバラツキが生じるため、径の
差が１．１倍以下、好ましくは１．２倍以下では充分な
効果が得られないからである。また、上限を２．５倍と
するのは、２．５倍以上としても寸法が大きくなる割に
効果が得られない、また、２．５倍以上とするとソース
接続孔２８を埋込金属膜２２で完全に埋め込むことがで
きなくなる、という理由からである。
【００２４】さらに、上記実施の形態では、Ｎチャンネ
ルトランジスタのｎ型ドレイン拡散層、ｎ型ソース拡散
層の場合について説明したが、本発明はＰチャンネルト
ランジスタのｐ型ドレイン拡散層、ｐ型ソース拡散層の
場合にも適用することができる。
ルトランジスタのｎ型ドレイン拡散層、ｎ型ソース拡散
層の場合について説明したが、本発明はＰチャンネルト
ランジスタのｐ型ドレイン拡散層、ｐ型ソース拡散層の
場合にも適用することができる。
【００２５】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置によれば、ソース拡散層上の接続孔の径をド
レイン拡散層上の接続孔の径より大きくしたことによ
り、接続孔の抵抗がオン電流低下に与える影響を抑制し
ながらドレイン拡散層上の接続孔の径を小さくすること
ができる。したがって、ドレイン拡散層と半導体基板間
のリーク電流が増大しないようにドレイン拡散層の面積
を小さくすることができ、ドレイン拡散層と半導体基板
間の寄生ＰＮ接合容量を低減することができる。その結
果、本発明の半導体装置は、低消費電力と高スピードと
いった双方の特性を同時に満足することができる。
半導体装置によれば、ソース拡散層上の接続孔の径をド
レイン拡散層上の接続孔の径より大きくしたことによ
り、接続孔の抵抗がオン電流低下に与える影響を抑制し
ながらドレイン拡散層上の接続孔の径を小さくすること
ができる。したがって、ドレイン拡散層と半導体基板間
のリーク電流が増大しないようにドレイン拡散層の面積
を小さくすることができ、ドレイン拡散層と半導体基板
間の寄生ＰＮ接合容量を低減することができる。その結
果、本発明の半導体装置は、低消費電力と高スピードと
いった双方の特性を同時に満足することができる。
【図１】本発明の第１の実施の形態である半導体装置を
示す断面図である。
示す断面図である。
【図２】本発明の第２の実施の形態である半導体装置を
示す断面図である。
示す断面図である。
【図３】ＣＭＯＳインバータ回路の回路図である。
【図４】図３のＣＭＯＳインバータ回路を実現する従来
のパターンのレイアウト図である。
のパターンのレイアウト図である。
【図５】図４のＩ−Ｉ’線に沿う断面図である。
【図６】接続孔の径の寸法と１個当たりの接続孔の抵抗
との相関を示す図である。
との相関を示す図である。
１ Ｐチャンネルトランジスタ ２ Ｎチャンネルトランジスタ ５ ゲート電極 １３〜１５ 金属配線層 １６ ｐ型シリコン基板（半導体基板） １７ ゲート酸化膜 ２１ 層間絶縁膜 ２２ 埋込金属膜 ２５ ｎ型ドレイン拡散層 ２６，２９ ｎ型ソース拡散層 ２７ ドレイン接続孔 ２８ ソース接続孔 Ａ ＣＭＯＳインバータ回路
Claims (4)
- 【請求項１】 半導体基板表面にソース拡散層とドレイ
ン拡散層が形成され、これら拡散層上の絶縁膜が開口さ
れることにより、これら拡散層とその上方の金属配線膜
を電気的に接続する接続孔が形成されたＭＯＳ型トラン
ジスタにより構成されたＣＯＭＳインバータ回路を有す
る半導体装置において、前記ＣＯＭＳインバータ回路を構成するＭＯＳ型トラン
ジスタの ソース拡散層上に形成された接続孔の径の寸法
が該トランジスタのドレイン拡散層上に形成された接続
孔の径の寸法よりも大きく、かつ該ソース拡散層の面積
と該ドレイン拡散層の面積が等しいことを特徴とする半
導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記ソース拡散層上に形成された接続孔の径の寸法が、
接続孔の径の寸法と１個当たりの接続孔の抵抗との相関
曲線上の変曲点における寸法よりも大きく設定されると
ともに、前記ドレイン拡散層上に形成された接続孔の径
の寸法が、前記相関曲線上の変曲点における寸法よりも
小さく設定されたことを特徴とする半導体装置。 - 【請求項３】 請求項１または２に記載の半導体装置に
おいて、 前記ソース拡散層上に形成された接続孔の径の寸法が、
前記ドレイン拡散層上に形成された接続孔の径の寸法の
１．１倍以上とされたことを特徴とする半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、 前記ソース拡散層上に形成された接続孔の径の寸法が、
前記ドレイン拡散層上に形成された接続孔の径の寸法の
２．５倍以下とされたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330745A JP2800748B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330745A JP2800748B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172169A JPH09172169A (ja) | 1997-06-30 |
| JP2800748B2 true JP2800748B2 (ja) | 1998-09-21 |
Family
ID=18236086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7330745A Expired - Fee Related JP2800748B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800748B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7750403B2 (en) * | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
| JP5148932B2 (ja) * | 2006-06-30 | 2013-02-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| DE102007020258B4 (de) | 2007-04-30 | 2018-06-28 | Globalfoundries Inc. | Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131003A (ja) * | 1993-11-04 | 1995-05-19 | Ricoh Co Ltd | 半導体装置 |
-
1995
- 1995-12-19 JP JP7330745A patent/JP2800748B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172169A (ja) | 1997-06-30 |
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Legal Events
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|---|---|---|---|
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