以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
[実施の形態1]
本実施の形態を、図1、図5、図7、図8(A)及び図8(B)、図9、図10、図12(A)〜図12(D)、図13(A)〜図13(C)、図14(A)〜図14(C)、図15を用いて説明する。
図1はマスクROM内のメモリセルアレイの上面図であり、図7は図1中のA−A’の断面図である。
図1、図7に示すマスクROMは、マスクROM内に形成されるメモリセルを形成するTFTのソース領域またはドレイン領域に達するコンタクトホールを開口するかどうかで、記憶状態を表すものである。
なお、図1、図7では説明簡略化のため、4ビット分のメモリセルアレイを示しているが、本発明の不揮発性メモリ回路は、もちろん4ビットに限定されるものではない。
図1及び図7において、TFT118〜121はnチャネル型TFTであり、図1に示すように、TFT118は、活性層である島状半導体膜131、ゲート電極103を有している。TFT119は、活性層である島状半導体膜132、ゲート電極104を有している。TFT120は、活性層である島状半導体膜133、ゲート電極105を有している。TFT121は、活性層である島状半導体膜134、ゲート電極106を有している。ゲート電極103及び104は、ワード線107と電気的に接続されており、ゲート電極105及び106は、ワード線108と電気的に接続されている。
島状半導体膜131〜134のそれぞれにおいて、ソース領域またはドレイン領域の一方の上方には、フォトリソグラフィ、例えばステッパ装置等による露光方法等を用いて、径の小さなコンタクトホール142が複数形成される。またソース領域またはドレイン領域の他方の上方には、必要に応じてレーザ直描装置や電子ビーム直描装置等を用いた露光方法等で、径の大きなコンタクトホール141を1つだけ形成する。なお本明細書の場合、コンタクトホールの「径」は、コンタクトホールの「直径」指している。
またソース領域またはドレイン領域の一方に達する、径の小さな複数のコンタクトホールの底面積の合計と、ソース領域またはドレイン領域の他方に達する、径の大きなコンタクトホール1つの底面積は、同じとなるようにコンタクトホールは形成されている。これにより、ソース領域またはドレイン領域の一方を流れる電流の電流密度と、ソース領域またはドレイン領域の他方を流れる電流の電流密度を同じにすることができる。
なお、径の小さな複数のコンタクトホールの底面積の合計と、径の大きなコンタクトホール1つの底面積は、実際に同じであることが好ましいのはもちろんである。しかし、作製工程中において、レーザ直描装置もしくは電子ビーム直描装置等、例えばレーザ直描装置によりレーザ露光で、径の大きなコンタクトホールを形成する場合、レーザビームが振動することによるビームスポットの位置のずれによる影響を受ける可能性がある。また、例えばステッパ装置等を用いて径の小さなコンタクトホールを形成する場合は、露光後の現像の状態による影響、現像後のエッチングの状態の影響を受ける可能性がある。
そのため、本明細書では、複数のコンタクトホールの底面積の合計と1つのコンタクトホールの底面積が同じ(等しい)、あるいは、2つのコンタクトホールの底面積が同じ、さらにあるいは、複数のコンタクトホールの底面積の合計と別の複数のコンタクトホールの底面積の合計が同じ(等しい)という場合は、少なくとも設計(レイアウト)の段階では、等しくなる必要がある面積を等しくなるように設計したものとする。またさらに、完成した半導体装置において求められる機能が満たされていれば、例えば電流密度が同じになっていれば、面積も同じ(等しい)であるとみなすものとする。
TFT118のソース領域またはドレイン領域の一方、及び、TFT120のソース領域またはドレイン領域の一方は、コンタクトホール142を介して、ビット線109に電気的に接続されている。またTFT119のソース領域またはドレイン領域の一方、及び、TFT121のソース領域またはドレイン領域の一方は、コンタクトホール142を介して、ビット線110に電気的に接続されている。
TFT118〜121それぞれの、ソース領域またはドレイン領域の他方は、必要に応じて、コンタクトホール141を介して、電源線113に接続される。コンタクトホール141が形成するか否かで、マスクROMの記憶状態が決定される。
また図7に示すように、TFT118は、基板151上に形成された、下地膜153上に形成される。TFT118は、島状半導体膜131、ゲート絶縁膜154、下層ゲート電極103a及び上層ゲート電極103bからなるゲート電極103、サイドウォール171a及び171bを有している。島状半導体膜131には、ソース領域またはドレイン領域の一方である領域163、ソース領域またはドレイン領域の他方である領域164、低濃度不純物領域162a及び162b、チャネル形成領域161が含まれている。
TFT119は、基板151上に形成された、下地膜153上に形成される。TFT119は、島状半導体膜132、ゲート絶縁膜154、下層ゲート電極104a及び上層ゲート電極104bからなるゲート電極104、サイドウォール191a及び191bを有している。島状半導体膜132には、ソース領域またはドレイン領域の一方である領域184、ソース領域またはドレイン領域の他方である領域183、低濃度不純物領域182a及び182b、チャネル形成領域181が含まれている。
TFT118及び119上には、第1層間絶縁膜155が形成され、さらに第2層間絶縁膜156が形成されている。ゲート絶縁膜154、第1層間絶縁膜155、第2層間絶縁膜156中に、コンタクトホール141及び142が形成される。
なお、TFT120及び121については、TFT118もしくはTFT119のいずれかと同様の断面構造を有している。コンタクトホール141は、必要に応じて形成されている。
コンタクトホール142は、ステッパ装置等を用いて形成され、径がコンタクトホール141よりも小さい。コンタクトホール141は、レーザ直描装置や電子ビーム直描装置等により形成されるので、コンタクトホール142よりも径が大きく、1つだけ形成される。また、コンタクトホール141の大きさに合わせて、島状半導体膜131〜134は、後述するロジック回路のTFTに含まれる島状半導体膜より面積が大きくなるように形成されている。コンタクトホール142は、底面積の合計がコンタクトホール141と同じになるように、複数個形成される。
第2層間絶縁膜156上に、ビット線109及び110、電源線113が形成されている。
本実施の形態では、コンタクトホール142の径は、例えば1μm、コンタクトホール141の径は、例えば3μmと設計する。
図8(A)にマスクROMを制御するロジック回路(論理回路ともいう)のTFTの上面図、図8(B)にその回路図、図9に図8(A)中B−B’の断面図を示す。ロジック回路の基本構成は、nチャネル型TFTとpチャネル型TFTが相補的に接続されたCMOS回路である。後述の列デコーダ及び行デコーダは、このようなCMOS回路を用いて形成されている。図8(A)〜図8(B)、図9ではCMOS回路を用いたインバータを示している。
ロジック回路のnチャネル型TFT411は、活性層である島状半導体膜412上にゲート絶縁膜454を介してゲート配線401が形成されている。島状半導体膜412はソース領域またはドレイン領域を有しており、ソース領域またはドレイン領域上には、コンタクトホール415が形成される。TFT411のソース領域またはドレイン領域の一方は、コンタクトホール415を介して電源線である配線404に接続されており、ソース領域またはドレイン領域の他方は、コンタクトホール415を介して配線407に接続されている。
ロジック回路のpチャネル型TFT421は、活性層である島状半導体膜422上にゲート絶縁膜454を介してゲート配線401が形成されている。島状半導体膜422はソース領域またはドレイン領域を有しており、ソース領域またはドレイン領域上には、コンタクトホール425が形成される。TFT421のソース領域またはドレイン領域の一方は、コンタクトホール425を介して電源線である配線405に接続されており、ソース領域またはドレイン領域の他方は、コンタクトホール425を介して配線407に接続されている。
配線407は、nチャネル型TFT411のソース領域またはドレイン領域の他方と、pチャネル型TFT421のソース領域またはドレイン領域の他方を電気的に接続している。また配線407は配線402を介して配線403に接続されており、配線403はインバータの出力端子となっている。
またゲート配線401は配線406に接続されており、配線406はインバータの入力端子となっている。
なお本実施の形態では、pチャネル型TFT421は、低濃度不純物領域を形成していないが、必要であれば低濃度不純物領域を形成してもよい。
図8(A)〜図8(B)及び図9において、ゲート配線401、配線402は同じ材料、同じ工程で形成される。また配線403、配線404、配線405、配線406は、同じ材料、同じ工程で形成される。ただし、もちろん必要に応じて違う工程や違う材料で形成してもよいのは言うまでもない。
また図9に示すように、nチャネル型TFT411は、基板451上に形成された下地膜453上に形成される。TFT411は、島状半導体膜412、ゲート絶縁膜454、下層ゲート電極443a及び上層ゲート電極443bからなるゲート電極443、サイドウォール471a及び471bを有している。
島状半導体膜412には、チャネル形成領域461、低濃度不純物領域462a及び462b、ソース領域またはドレイン領域の一方である領域463、ソース領域またはドレイン領域の他方である領域464が形成されている。
pチャネル型TFT421は、基板451上に形成された下地膜453上に形成される。TFT421は、島状半導体膜422、ゲート絶縁膜454、下層ゲート電極444a及び上層ゲート電極444bからなるゲート電極444、サイドウォール491a及び491bを有している。
島状半導体膜422には、チャネル形成領域481、ソース領域またはドレイン領域の一方である領域484、ソース領域またはドレイン領域の他方である領域483が形成されている。
TFT411及び421上には、第1の層間絶縁膜455及び第2の層間絶縁膜456が形成されている。ゲート絶縁膜454、第1の層間絶縁膜455及び第2の層間絶縁膜456中にコンタクトホール415及び425が形成される。コンタクトホール415と425は、どちらもステッパ装置等で形成され、それぞれの底面積の合計は同じである。図8(A)及び図9においては、コンタクトホール415及び425はそれぞれ、複数のコンタクトホールから構成されているが、必要に応じて複数ではなく単数のコンタクトホールでもよい。
第2の層間絶縁膜456上に電源線である配線404、電源線である配線405、配線406、配線407が形成され、電源線である配線404はコンタクトホール415を介して領域463に電気的に接続される。また電源線である配線405は、コンタクトホール425を介して領域484に電気的に接続される。配線407は、コンタクトホール415を介して領域464、及びコンタクトホール425を介して領域483に電気的に接続される。
コンタクトホール415及び425はステッパ装置等により形成される。ステッパ装置では、レーザ直描装置や電子ビーム直描装置よりも径の小さなコンタクトホールを形成することができる。コンタクトホール415の底面積の合計及びコンタクトホール425の底面積の合計は、それぞれコンタクトホール142の底面積の合計、コンタクトホール141の底面積よりも小さい。そのため島状半導体膜412及び422に含まれるソース領域またはドレイン領域は、マスクROMのTFT中の島状半導体膜131及び132に含まれるソース領域またはドレイン領域より面積を小さくすることができる。
なお、本実施の形態ではマスクROMのTFTトップゲート型TFTを形成したが、ボトムゲート型TFTを形成してもよい。
以上の工程により作成された本発明を有するマスクROMの動作について、図5を用いて説明する。なお、メモリセルに記憶されたまたは書き込まれたID番号等の固有データを読み出すことができる回路であれば、以下の回路構成および動作の説明に限定されるものではない。また、図5においては、説明の簡略化のため、4ビットのマスクROMを例に、2ビット分のメモリセルの動作説明を行うが、マスクROMのビット数、動作はこの説明に限定されるものではなく、よりビット数の多い場合でも有効であり、全てのビットのメモリセルのデータを読み出すものとする。
図5に示すように、本発明を有するマスクROMは、列デコーダ15、行デコーダ16、nチャネル型TFT18〜21を含むメモリセルアレイ11、ビット線(データ線)24および25、ワード線W1及びW2、高電圧電源(VDD)22、低電圧電源(VSSまたはGND)23、列スイッチSW1〜SW4、列デコーダ15により制御されるアドレス線S1およびS2、出力線14および制御線17から構成されている。
はじめに、1ビットのメモリセルに記憶または書き込まれているID番号等の固有データを読み出すにあたり、読み出し時間の1/4を使用して、低電圧電源(VSSまたはGND)の電位をプリチャージする動作について説明する。
制御線17に読み出し時間の1/4だけ、SW3およびSW4が選択された状態になり、ビット線(データ線)24および25が低電圧電源(VSSまたはGND)23に電気的に接続される信号を送る。そうすることで、ビット線(データ線)24および25は低電圧電源(VSSまたはGND)になる。
このとき、ワード線W1及びW2はnチャネル型TFT18〜21を選択された状態にしていない。ここで、選択された状態とは、nチャネル型TFT18〜21のソース端子とドレイン端子が電気的に接続されることである。
また、列デコーダ15により制御されるアドレス線S1およびS2も列スイッチSW1およびSW2を選択された状態にしていない。ここで、選択された状態とは、ビット線(データ線)24および25と出力線14が電気的に接続されることである。
なお、プリチャージする電圧であるが、回路構成、方式、論理の違い等により、本発明のように低電圧電源(VSSまたはGND)にプリチャージする場合、高電圧電源(VDD)にプリチャージする場合、および、それ以外の生成電圧にプリチャージする場合と様々であり、限定されるものではない。場合によって最適な電圧を選択すればよい。
次に、読み出し時間の残りの3/4を使用して、本発明を有するマスクROMからID番号等の固有データを読み出す動作について説明する。ここでは、読み出されたID番号等の固有データとして、高電圧電源(VDD)と同じ電圧が出力された場合をハイ、低電圧電源(VSSまたはGND)と同じ電圧が出力された場合をローとする。なお、読み出されたID番号等の固有データがハイなのかローなのかは、回路構成、方式、論理の違い等により異なるので、本説明に限定されない。
行デコーダ16によってワード線W1が選択され、列デコーダ15によってアドレス線S1が選択された場合、nチャネル型TFT18が選択される。そして、nチャネル型TFT18のソース端子とドレイン端子が電気的に接続される。つまり、nチャネル型TFT18のソース端子とドレイン端子にあたる、ビット線(データ線)24と高電圧電源(VDD)22が電気的に接続される。ビット線は高電圧電源(VDD)22よりもnチャネル型TFT18の閾値分低い電圧まで充電される。さらに、列デコーダ15によってアドレス線S1が選択されているので、ビット線(データ線)24と出力線14が電気的に接続される。ここで、ビット線は高電圧電源(VDD)22よりもnチャネル型TFT18の閾値分低い電圧まで充電されているので、出力線14も同じ電位になっていることになる。つまり、出力線14には、高電圧電源(VDD)22よりもnチャネル型TFT18の閾値分低い電圧が出力されたことになる。
図示していないが、高電圧電源(VDD)22よりもnチャネル型TFT18の閾値分低い電圧を増幅器に通すことで、高電圧電源(VDD)と同じ電位を出力させる。ここで増幅器とは、電圧または電流を増大させることができる回路であり、インバータを2段接続した構成でもよいし、比較器等を用いた構成でもよい。
このようにして、nチャネル型TFT18に記憶または書き込まれていたID番号等の固有データであるハイが出力線14に出力される。
同様にして、行デコーダ16によってワード線W1が選択され、列デコーダ15によってアドレス線S2が選択された場合、nチャネル型TFT19が選択される。nチャネル型TFT19の一方の端子はどこにも接続されていないが、前記のプリチャージする動作によって、他方の端子であるビット線(データ線)25が低電圧電源(VSSまたはGND)23の電位になっている。つまり、nチャネル型TFT19の一方の端子と他方の端子は低電圧電源(VSSまたはGND)23とほぼ同じ電位になっている。さらに、列デコーダ15によってアドレス線S2が選択されているので、ビット線(データ線)25と出力線14が電気的に接続される。つまり、出力線14には、低電圧電源(VSSまたはGND)23とほぼ同じ電位が出力されたことになる。
このようにして、nチャネル型TFT19に記憶または書き込まれていたID番号等の固有データであるローが出力線14に出力される。
以上により、本発明を有するマスクROMに記憶されたまたは書き込まれたID番号等の固有データを読み出すことができる。
以下にメモリセルアレイのTFT及びロジック回路のTFTを同一基板に作製する工程について、図10、図12(A)〜図12(D)、図13(A)〜図13(C)、図14(A)〜図14(C)、図15を用いて説明する。
まず図12(A)に示すように、基板601上に下地膜602を成膜する。基板601には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板、あるいは、絶縁表面に単結晶半導体層を形成したいわゆるSOI(Silicon on Insulator)基板等を用いることができる。また、PET(poly(ethylene terephthalate))、PES(poly(ether sulfone))、PEN(poly(ethylene Naphthalate))に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板を用いることも可能である。以下、基板601として、ガラス基板を用いた場合について説明する。
下地膜602は基板601中に含まれるNaなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる窒化珪素、窒素を含む酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマCVD法を用いて酸化珪素膜を10〜100nm(好ましくは20〜70nm、さらに好ましくは50nm)、並びに、窒素を含む酸化珪素膜を10nm〜400nm(好ましくは50nm〜300nm、さらに好ましくは100nm)の膜厚になるように積層して成膜する。
なお下地膜602は窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜単層であっても、酸化珪素、窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜を複数積層したものであっても良い。またガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
次に下地膜602上に半導体膜604を形成する。半導体膜604の膜厚は25nm〜100nm(好ましくは30nm〜80nm、)とする。なお半導体膜604は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体はシリコン(Si)だけではなくシリコンゲルマニウム(SiGe)も用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は0.01〜4.5atomic%程度であることが好ましい。本実施の形態では、半導体膜604として非晶質珪素膜を66nmの厚さで成膜する。
次に図12(B)に示すように、半導体膜604にレーザ照射装置から線状ビーム603を照射し、結晶化を行なう。
レーザ結晶化を行なう場合、レーザ結晶化の前に、レーザに対する半導体膜604の耐性を高めるために、500℃、1時間の加熱処理を半導体膜604に加えてもよい。
レーザ結晶化は、連続発振のレーザ、または擬似CWレーザとして、発振周波数が10MHz以上、好ましくは80MHz以上のパルス発振レーザを用いることができる。
具体的には、連続発振のレーザとして、Arレーザ、Krレーザ、CO2レーザ、YAGレーザ、YVO4レーザ、フォルステライト(Mg2SiO4)レーザ、YLFレーザ、YAlO3レーザ、GdVO4レーザ、Y2O3レーザ、アレキサンドライトレーザ、Ti:サファイアレーザ、ヘリウムカドミウムレーザ、多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4にドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザなどが挙げられる。
また擬似CWレーザとして、発振周波数が10MHz以上、好ましくは80MHz以上のパルス発振させることができるのであれば、Arレーザ、Krレーザ、エキシマレーザ、CO2レーザ、YAGレーザ、Y2O3レーザ、YVO4レーザ、フォルステライト(Mg2SiO4)レーザ、YLFレーザ、YAlO3レーザ、GdVO4レーザ、アレキサンドライトレーザ、Ti:サファイアレーザ、銅蒸気レーザまたは金蒸気レーザ、多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4にドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザのようなパルス発振レーザを用いることができる。
このようなパルス発振レーザは、発振周波数を増加させていくと、いずれは連続発振レーザと同等の効果を示すものである。
例えば連続発振が可能な固体レーザを用いる場合、第2高調波〜第4高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。代表的には、YAGレーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いるのが望ましい。例えば、連続発振のYAGレーザから射出されたレーザ光を非線形光学素子により高調波に変換して、半導体膜604に照射する。エネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)とすれば良い。そして走査速度を10〜2000cm/sec程度として照射する。
なお、単結晶のYAG、YVO4、フォルステライト(Mg2SiO4)、YAlO3、GdVO4、若しくは多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザ、Arレーザ、Krレーザ、またはTi:サファイアレーザは、連続発振をさせることが可能なものであり、Qスイッチ動作やモード同期などを行うことによってパルス発振をさせることも可能である。10MHz以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
媒質としてセラミック(多結晶)を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数mm、長さ数十mmの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
発光に直接寄与する媒質中のNd、Ybなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅に出力が向上がする。
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ1mm以下、長辺の長さ数mm〜数mの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
上述した半導体膜604へのレーザ光の照射により、結晶性がより高められた結晶性半導体膜605が形成される。
次に、図12(C)に示すように結晶性半導体膜605を用いて島状半導体膜611〜614を形成する。この島状半導体膜611〜614は、以降の工程で形成されるTFTの活性層となる。
なお本実施の形態では、基板601としてガラス基板を用いた場合について説明しているが、基板601としてSOI基板を用いた場合は、単結晶半導体層を島状に成形して、TFTの活性層とすればよい。
次に島状半導体膜611〜614にしきい値制御のための不純物を導入する。本実施の形態においてはジボラン(B2H6)をドープすることによってホウ素(B)を島状半導体膜611〜614中に導入する。
次に島状半導体膜611〜614上にゲート絶縁膜615を成膜する。ゲート絶縁膜615には、例えば膜厚10〜110nmの酸化珪素、窒化珪素または窒素を含んだ酸化珪素等を用いることができる。また成膜方法は、プラズマCVD法、スパッタ法などを用いることができる。本実施の形態では、プラズマCVD法で、膜厚20nmで成膜した窒素を含む酸化珪素膜を用いてゲート絶縁膜615を形成する。
次に、ゲート絶縁膜615上に導電膜を成膜した後、導電膜を用いて、ゲート電極621〜624を形成する。
ゲート電極621〜624は、導電膜を単層または2層以上積層させた構造を用いて形成する。導電膜を2層以上積層させている場合は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)から選ばれた元素、または前記元素を主成分とする合金材料、若しくは化合物材料を積層させてゲート電極621〜624を形成してもよい。また、リン(P)等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてゲート電極を形成してもよい。本実施の形態では、下層ゲート電極621a〜624aとして窒化タンタル膜を10〜50nm、例えば30nmの膜厚で成膜したものと、上層ゲート電極621b〜624bとしてタングステン(W)膜を200〜400nm、例えば370nmの膜厚で成膜した積層膜を用いて、ゲート電極621〜624を形成する。
ゲート電極621〜624は、ゲート配線の一部として形成してもよいし、別にゲート配線を形成して、そのゲート配線にゲート電極621〜624を接続してもよい。
次いで島状半導体膜611〜613に、一導電性を付与する不純物を添加する。なおこの添加工程の際に、島状半導体膜614及びゲート電極624、すなわちpチャネル型TFT694となる領域は、レジスト618によって覆われており、一導電性を付与する不純物は島状半導体膜614中には添加されない。
一導電性を付与する不純物として、n型を付与する不純物であれば、リン(P)やヒ素(As)を用いればよい。またp型を付与する不純物であれば、ホウ素(B)を用いればよい。
本実施の形態では、まず、第1の添加工程として、n型を付与する不純物を島状半導体膜611〜613に添加する(図12(D)参照)。具体的には、フォスフィン(PH3)を用いて、リン(P)を、印加電圧を40〜120keV、ドーズ量を1×1013〜1×1015cm−2として島状半導体膜611〜613中に導入する。本実施の形態では、フォスフィンを用いて、印加電圧60keV、ドーズ量2.6×10−13cm−2でリンを島状半導体膜611〜613中に添加する。この不純物導入の際にチャネル形成領域631、641、651となる領域が決定される。
その後図13(A)に示すように、ゲート電極621から624の側面を覆うように、絶縁膜、いわゆるサイドウォール626〜629を形成する。すなわちゲート電極621の側面にサイドウォール626(626a及び626b)、ゲート電極622の側面にサイドウォール627(627a及び627b)、ゲート電極623の側面にサイドウォール628(628a及び628b)、ゲート電極624の側面にサイドウォール629(629a及び629b)を形成する。
サイドウォール626〜629は、プラズマCVD法や減圧CVD(LPCVD)法を用いて、珪素を有する絶縁膜により形成することができる。本実施の形態では、プラズマCVD法により酸化珪素膜を膜厚50〜200nm、好ましくは100nmで成膜し、次いで酸化珪素膜をエッチングすることにより、テーパー状のサイドウォール626〜629を形成する。またサイドウォール626〜629は窒素を含む酸化珪素膜を用いて形成してもよい。
またサイドウォール626〜629の端部はテーパー形状を有さなくともよく、矩形状であってもよい。
次に図13(B)に示すように、島状半導体膜614、ゲート電極624、サイドウォール629、すなわち後にpチャネル型TFT694となる領域を覆って、レジスト616を形成する。
次いで第2の添加工程として、島状半導体膜611〜613中に、フォスフィン(PH3)を用いて、印加電圧10〜50keV、例えば20keV、ドーズ量5.0×1014〜2.5×1016cm−2、例えば3.0×1015cm−2で、リン(P)を導入する。
この第2の添加工程において、ゲート電極621、サイドウォール626をマスクとして、島状半導体膜611にリンが導入され、島状半導体膜611中にソース領域またはドレイン領域の一方の領域633、ソース領域またはドレイン領域の他方の領域634、さらには低濃度不純物領域632a及び632bが形成される。同様に、ゲート電極622、サイドウォール627をマスクとして、島状半導体膜612にリンが導入され、島状半導体膜612中にソース領域またはドレイン領域の一方の領域643、ソース領域またはドレイン領域の他方の領域644、さらには低濃度不純物領域642a及び642bが形成される。さらにゲート電極623、サイドウォール628をマスクとして、島状半導体膜613にリンが導入され、島状半導体膜613中にソース領域またはドレイン領域の一方の領域653、ソース領域またはドレイン領域の他方の領域654、さらには低濃度不純物領域652a及び652bが形成される。
本実施の形態においては、nチャネル型TFT691のソース領域及びドレイン領域である領域633及び領域634、nチャネル型TFT692のソース領域及びドレイン領域である領域643及び領域644、nチャネル型TFT693のソース領域及びドレイン領域である領域653及び領域654それぞれには、1×1019〜5×1021cm−3の濃度でリン(P)が含まれることとなる。
またnチャネル型TFT691の低濃度不純物領域632a及び632b、nチャネル型TFT692の低濃度不純物領域642a及び642b、nチャネル型TFT693の低濃度不純物領域652a及び652bのそれぞれには、1×1018〜5×1019cm−3の濃度でリン(P)が含まれる。
次いでさらにレジスト616を除去し、島状半導体膜611〜613、ゲート電極621〜623、サイドウォール626〜628、すなわちnチャネル型TFT691〜693となる領域を覆ってレジスト617を形成する。
pチャネル型TFT694を作製するために、上記一導電型を付与する不純物と逆の導電型を付与する不純物、すなわちp型を付与する不純物を島状半導体膜614に添加する。具体的には、ジボラン(B2H6)を用いて印加電圧60〜100keV、例えば80keV、ドーズ量1×1013〜5×1015cm−2、例えば3×1015cm−2の条件で、島状半導体膜614中にホウ素(B)を導入する。これによりpチャネル型TFTのソース領域及びドレイン領域である領域663及び領域664、またこの不純物導入の際にチャネル形成領域661が形成される(図13(C)参照)。
なおpチャネル型TFT694について、ホウ素の導入に際しては、印加電圧が高いために、サイドウォール629及びゲート絶縁膜615を通しても、領域663及び領域664を形成するために十分なホウ素が島状半導体膜614中に添加される。
pチャネル型TFT694のソース領域及びドレイン領域である領域663及び664には、それぞれ1×1019〜5×1021cm−3の濃度でボロン(B)が含まれる。
次いでレジスト617を除去し、島状半導体膜611〜614、ゲート絶縁膜615、ゲート電極621〜624、サイドウォール626〜629を覆って、第1層間絶縁膜671を形成する。
第1層間絶縁膜671としては、プラズマCVD法またはスパッタ法を用いて、シリコンを含む絶縁膜、例えば酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、またはその積層膜で形成する。もちろん、第1層間絶縁膜671は窒素を含む酸化珪素膜や窒化珪素膜、またはその積層膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
本実施の形態では、窒素を含む酸化珪素膜をプラズマCVD法により50nm形成し、レーザ照射方法によって不純物を活性化する。又は窒素を含む酸化珪素膜形成後、窒素雰囲気中550℃で4時間加熱して、不純物を活性化してもよい。
次にプラズマCVD法により窒化珪素膜を100nm形成し、更に酸化珪素膜を600nm形成する。この、窒素を含む酸化珪素膜、窒化珪素膜及び酸化珪素膜の積層膜が第1層間絶縁膜671である。
次に全体を410℃で1時間加熱し、窒化珪素膜から水素を放出させることにより水素化を行う。
次に第1層間絶縁膜671を覆って、第2層間絶縁膜672を形成する(図14(A)参照)。
第2層間絶縁膜672としては、CVD法、スパッタリング法、SOG(Spin On Glass)法等により、珪素の酸化物や珪素の窒化物等の無機材料を用いることができる。本実施の形態では、第2層間絶縁膜672として酸化珪素膜を成膜する。
また第2層間絶縁膜672として、シロキサンを用いた絶縁膜を形成してもよい。シロキサンとは、シリコン(Si)と酸素(O)との結合で骨格構造が構成されるものであり、置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素(アリール基))が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
なお、第2層間絶縁膜672上に第3層間絶縁膜を形成してもよい。第3の層間絶縁膜としては、水分や酸素などを他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、スパッタ法またはCVD法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化珪素膜または窒素を含む酸化珪素膜、炭素を主成分とする薄膜(例えばダイヤモンドライクカーボン膜(DLC膜)、窒化炭素膜(CN膜))などを用いることができる。
次いでステッパ装置等を用いて、層間絶縁膜671及び672中に、島状半導体膜611、612、613、614それぞれとの電気的接続を行うためのコンタクトホールを形成する。
層間絶縁膜671及び672に、島状半導体膜611の領域633に到達するコンタクトホール673、島状半導体膜612の領域644に到達するコンタクトホール674、島状半導体膜613の領域653に到達するコンタクトホール676、島状半導体膜613の領域654に到達するコンタクトホール677、島状半導体膜614の領域663に到達するコンタクトホール678、島状半導体膜614の領域664に到達するコンタクトホール679を形成する(図14(B)参照)。なお、コンタクトホール673は領域634、コンタクトホール674は領域643に到達するように形成してもよい。
メモリセルのTFT691及び692においては、ソース領域及びドレイン領域の片方のみにステッパ装置等を用いてコンタクトホールを形成する。ロジック回路のTFT693及び694においては、ソース領域及びドレイン領域の両方にステッパ装置等を用いてコンタクトホールを形成する。
またコンタクトホール673は、複数のコンタクトホール673a、673b、673cにより構成されている。同様に、コンタクトホール674は、複数のコンタクトホール674a、674b、674cに、コンタクトホール676は、複数のコンタクトホール676a及び676bに、コンタクトホール677は、複数のコンタクトホール677a及び677bに、コンタクトホール678は、複数のコンタクトホール678a及び678bに、コンタクトホール679は、複数のコンタクトホール679a及び679bによって構成されている。なお、コンタクトホール676〜679は、複数のコンタクトホールでなく、1つのコンタクトホールでもよい。
コンタクトホール673a、673b、673c、674a、674b、674c、676a、676b、677a、677b、678a、678b、679a、679bはそれぞれ同じ大きさである。
また、コンタクトホール673及び674のそれぞれは、コンタクトホール676〜679のそれぞれよりも大きな底面積になるように形成してもよい。
次いで、レーザ直描装置もしくは電子ビーム直描装置等で、層間絶縁膜671及び672に島状半導体膜611の領域634に到達するコンタクトホール680を形成する(図14(C)参照)。必要に応じて、島状半導体膜612の領域643に到達するようなコンタクトホールを形成してもよい。
このときコンタクトホール680の底面積が、コンタクトホール674の底面積の合計と同じになるようにコンタクトホール680を形成する。
図10に、レーザ直描装置によるレーザ露光の工程を示す。本実施の形態のレーザ直描装置は、内部に乱数作成プログラムを備えており、乱数作成を外部でなく装置内部により行うことを特徴の一つとしている。これにより、コンタクトホール680形成のためのレーザ露光の工程が短縮できるようになる。
座標データと形状データを含むレイアウトデータを、レーザ直描装置に送ると、レーザ直描装置により作成された乱数データと組み合わされ、座標データが形成される。
この座標データを基にして、どのメモリセルのTFTにコンタクトホール680を形成するかが決定される。例えば、TFT691にはコンタクトホール680が形成されるが、TFT692にはコンタクトホールは形成されない。
次いで第2層間絶縁膜672上に導電膜を成膜し、それを用いて、ソース電極またはドレイン電極681、682、683、684、685、686を形成する(図15参照)。
TFT691のソース電極またはドレイン電極の一方である電極681は領域633に、ソース電極またはドレイン電極の他方である電極682は、領域634に電気的に接続される。TFT692のソース電極またはドレイン電極の一方である電極683は領域644に電気的に接続される。また電極683は領域644でなく領域643に電気的に接続されていてもよい。
TFT693のソース電極またはドレイン電極の一方である電極684は領域653に、電気的に接続されている。TFT693のソース電極またはドレイン電極の他方であり、TFT694のソース電極またはドレイン電極の一方である電極685は、領域654及び領域663に電気的に接続される。TFT694のソース電極またはドレイン電極の他方である電極686は、領域664に電気的に接続される。これによりTFT693及び694はCMOS回路695を構成している。
本実施の形態では、電極681〜686として、CVD法やスパッタリング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、コバルト(Co)、鉄(Fe)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。電極681〜686は、例えば、バリア膜とアルミニウムシリコン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、電極681〜686を形成する材料として最適である。またアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。
本実施の形態では、チタン膜(Ti)、窒化チタン膜、アルミニウム膜(Al)、チタン膜(Ti)をそれぞれ60nm、50nm、500nm、100nmに積層したものを用いて、電極681〜686を形成する。
また電極681〜686はそれぞれ、電極と配線を同じ材料で同一工程で形成してもよいし、電極と配線を別々に形成してそれらを接続させてもよい。
なお、図15のTFT691と図7のTFT118、図15のTFT692と図7のTFT119、図15のTFT693と図9のTFT411、図15のTFT694と図9のTFT421は同じものである。図7に示すメモリセルアレイのTFT118及び119、並びに図9に示すロジック回路のTFT411及び421を同一基板上に作成する場合は、図10、図12(A)〜図12(D)、図13(A)〜図13(C)、図14(A)〜図14(C)、図15に示す作製工程によりそれぞれのTFTを形成すればよい。またメモリセルアレイのTFTとロジック回路のTFTを別々の基板上に作製し、配線を用いて電気的に接続させてもよい。なお、図7、図9、図12(A)〜図12(D)、図13(A)〜図13(C)、図14(A)〜図14(C)、図15では下地膜は1層であるが、2層以上の複数の層の積層にしてもよい。下地膜の層数は必要に応じて決めればよい。
本実施の形態により、レーザ直描装置等によりレーザ露光等を行いコンタクトホールを形成するかしないかにより、ID番号等の固有データが決定される。そのため容易に個々のICを用いた無線通信が可能な半導体装置に、ID番号等の固有データを形成することができるようになる。
さらにレーザ直描装置内部に乱数作成プログラムがあり、レーザ直描装置内で乱数データを作成することができるため、ICを用いた無線通信が可能な半導体装置の作製工程を短縮することが可能となる。
[実施の形態2]
本実施の形態では、実施の形態1とは異なる構造を有するマスクROMを有する、ICを用いた無線通信が可能な半導体装置について、図16、図17を用いて説明する。なお、本実施の形態の詳細な作製工程は実施の形態1を援用するものとする。
図16に本実施の形態の上面図、図17に図16におけるC−C’の断面図及びD−D’の断面図を示す。
実施の形態1では、レーザ直描装置等により形成されたコンタクトホール141及び680の有無によりID番号等の固有データを決定している。しかし本実施の形態では、レーザ直描装置等により形成されたコンタクトホールは、メモリセルアレイのTFT全てに形成される。そしてレーザ直描装置等により形成されたコンタクトホールを介して、TFTのソース領域またはドレイン領域の一方が、2つの電源線のどちらに電気的に接続されているかにより、そのメモリセルアレイを含む半導体装置のID番号等の固有データが形成される。
図16及び図17に示すICを用いた無線通信が可能な半導体装置には、基板731上に下地膜732が形成され、さらにTFT781及び782が形成されている。TFT781は、チャネル形成領域741、低濃度不純物領域742a及び742b、ソース領域またはドレイン領域の一方である領域743、並びにソース領域またはドレイン領域の他方である領域744を有する島状半導体膜701、ゲート絶縁膜733、下層ゲート電極761a及び上層ゲート電極761bから構成されるゲート電極761を含んでいる。またTFT782は、チャネル形成領域751、低濃度不純物領域752a及び752b、ソース領域またはドレイン領域の一方である領域753、ソース領域またはドレイン領域の他方である領域754を有する島状半導体膜702、ゲート絶縁膜733、下層ゲート電極762a及び上層ゲート電極762bから構成されるゲート電極762を有している。なおゲート電極761及び762は同じワード線に電気的に接続されている。ゲート電極とワード線は、同じ材料及び同じ工程で形成してもよいし、違う材料及び違う工程で形成して、電気的に接続させてもよい。
ゲート電極761の側面にはサイドウォール771a及び771bが形成されており、ゲート電極762の側面にはサイドウォール772a及び772bが形成されている。
TFT781及び782上には、第1層間絶縁膜734及び第2層間絶縁膜735が形成されている。
第1層間絶縁膜734及び第2層間絶縁膜735中の、TFT781の領域743上に、複数のコンタクトホール721a、721b、等を有するコンタクトホール721、並びにTFT782の領域753上に、複数のコンタクトホール723a、723b、等を有するコンタクトホール723が形成されている。コンタクトホール721及び723は、ステッパ装置等により形成される。
ビット線718はコンタクトホール721を介して、TFT781の領域743に電気的に接続されている。またビット線719はコンタクトホール723を介して、TFT782の領域753に電気的に接続されている。
第1層間絶縁膜734及び第2層間絶縁膜735中に、レーザ直描装置等によりコンタクトホール722及び724が形成されている。TFT781においては、電源線717がコンタクトホール722を介して、領域744に電気的に接続される。電源線716も第2層間絶縁膜734上に形成されているが、第1層間絶縁膜734及び第2層間絶縁膜735中の電源線716が形成される領域にはコンタクトホールが開口されないので、領域744には接続されない。
TFT782においては、逆に領域754には電源線716が接続されるように、第1層間絶縁膜734及び第2層間絶縁膜735中にコンタクトホール724が形成される。第1層間絶縁膜734及び第2層間絶縁膜735中の、電源線717が形成される領域にはコンタクトホールが形成されないので、電源線717は領域754には接続されない。
コンタクトホール721の底面積の合計と、コンタクトホール722の底面積は同じである。またコンタクトホール723の底面積の合計と、コンタクトホール724の底面積は同じである。これにより、それぞれのTFTの、ソース領域を流れる電流の電流密度とドレイン領域を流れる電流の電流密度を同じにすることができる。
電源線716及び717はそれぞれ異なる値の電圧が印加される。どのTFTが電源線716または717に接続されるかにより、半導体装置のID番号等の固有データが形成される。
なお図16には、島状半導体膜703、ゲート電極713を有するTFT、及び、島状半導体膜704、ゲート電極714を有するTFTも示されており、これらのTFTはTFT781と782と同様の構造を有している。
コンタクトホール725(725a、725b、等)及びコンタクトホール727(727a、727b、等)は、層間絶縁膜734及び735中に、ステッパ装置等を用いて形成される。コンタクトホール726及び728は、層間絶縁膜734及び735中に、レーザ直描装置等によりレーザ露光等を行い形成される。
またコンタクトホール725の底面積の合計と、コンタクトホール726の底面積は同じである。さらにコンタクトホール727の底面積の合計と、コンタクトホール728の底面積は同じである。
なお本実施の形態では、TFTはトップゲート型TFTを用いてたが、ボトムゲート型TFTを形成してもよい。
なお本実施の形態は、必要であれば他の実施の形態及び実施例のいかなる記載とも組み合わせることが可能である。
[実施の形態3]
本実施の形態では、実施の形態1及び実施の形態2と異なるICを用いた無線通信が可能な半導体装置の作製方法について、図18(A)〜図18(B)、図19(A)〜図19(B)、図20を用いて説明する。なお本実施の形態において、実施の形態1と同じものは同じ符号を用いるものとする。
まず実施の形態1の記載に基づいて、図15に示す半導体装置を作製する(図18(A))。ただし、下地膜602に代えて、剥離層802、第1の下地膜803、第2の下地膜804を形成する。なお、図18(A)ではTFTはトップゲート型TFTを形成したが、ボトムゲートTFTを形成してもよい。
剥離層802は、非晶質半導体膜、多結晶半導体膜、セミアモルファス半導体膜を用いて形成する。例えば、非晶質シリコン、多結晶シリコン、単結晶シリコン、セミアモルファスシリコン等、シリコンを主成分とする層を用いることができる。剥離層802は、スパッタ法、プラズマCVD法等を用いて形成することができる。本実施の形態では、膜厚500nm程度の非晶質シリコンをスパッタ法で形成し、剥離層802として用いる。
なおセミアモルファス半導体膜(以下SAS膜ともいう)とは、非晶質半導体膜と結晶構造を有する半導体(単結晶、多結晶を含む)膜の中間的な構造の半導体を含む膜である。このセミアモルファス半導体膜は、自由エネルギー的に安定な第3の状態を有する半導体膜であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を0.5〜20nmとして非単結晶半導体膜中に分散させて存在せしめることが可能である。セミアモルファス半導体膜は、そのラマンスペクトルのピークが520cm−1よりも低波数側にシフトしており、またX線回折ではSi結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。また、未結合手(ダングリングボンド)を終端化させるために水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。本明細書では便宜上、このような半導体膜をセミアモルファス半導体(SAS)膜と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体膜が得られる。なお微結晶半導体膜(マイクロクリスタル半導体膜)もセミアモルファス半導体膜に含まれる。
またSAS膜はシリコンを含む気体をグロー放電分解することにより得ることができる。代表的なシリコンを含む気体としては、SiH4であり、その他にもSi2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、このシリコンを含む気体を希釈して用いることで、SAS膜の形成を容易なものとすることができる。希釈率は2倍〜1000倍の範囲でシリコンを含む気体を希釈することが好ましい。またさらに、シリコンを含む気体中に、CH4、C2H6などの炭化物気体、GeH4、GeF4などのゲルマニウム化気体、F2などを混入させて、エネルギーバンド幅を1.5〜2.4eV、若しくは0.9〜1.1eVに調節しても良い。
また下地膜803及び804は、酸化珪素膜、窒化珪素膜または酸素を含む窒化珪素膜、窒素を含む酸化珪素膜などの絶縁膜により形成する。本実施の形態では、第1の下地膜803として酸素を含む窒化珪素膜を10〜200nm、第2の下地膜804として窒素を含む酸化珪素膜を50〜200nmの厚さに順に積層形成する。
実施の形態1の記載に基づいて、電極681〜686まで形成したら、第2の層間絶縁膜672上に第3の層間絶縁膜806を形成し、アンテナとして機能する電極811〜816を形成する。アンテナとして機能する電極811〜816は、CVD法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
そしてアンテナとして機能する電極811〜816を覆うように、第3の層間絶縁膜806上に保護層807を形成する。保護層807は、後に剥離層802をエッチングにより除去する際に、アンテナとして機能する電極811〜816を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層807を形成することができる(図18(B)参照)。
次に、剥離層802を分離するための溝808を形成する(図19(A)参照)。溝808は、剥離層802が露出する程度であれば良い。溝808の形成は、エッチング、ダイシング、スクライビング、あるいはレーザ照射法などを用いることができる。
次に、剥離層802をエッチングにより除去する(図19(B)参照)。本実施の形態では、エッチングガスとしてフッ化ハロゲンを用い、該ガスを溝808から導入する。本実施の形態では、例えばClF3(三フッ化塩素)を用い、温度:350℃、流量:300sccm、気圧:800Pa、時間:3hの条件で行う。また、ClF3ガスに窒素を混ぜたガスを用いても良い。ClF3等のフッ化ハロゲンを用いることで、剥離層802が選択的にエッチングされ、基板601を剥離することができる。なおフッ化ハロゲンは、気体であっても液体であってもどちらでも良い。
次に、剥離されたTFT691及び692を含むメモリセルアレイ、並びに、TFT693及び694を含むロジック回路を、接着剤822を用いて支持体821に貼り合わせる(図20参照)。接着剤822は、支持体821と下地膜803とを貼り合わせることができる材料を用いる。接着剤822は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
支持体821として、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。または支持体821として、フレキシブル無機材料を用いていても良い。支持体821は集積回路において発生した熱を拡散させるために、2〜30W/mK程度の高い熱伝導率を有するのが望ましい。
なおメモリセルアレイおよびロジック回路の集積回路を基板601から剥離する方法は、本実施の形態で示したようにシリコンを主成分とする層のエッチングを用いる方法に限定されず、他の様々な方法を用いることができる。例えば、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離することができる。また例えば、剥離層をレーザー光の照射により破壊し、集積回路を基板から剥離することもできる。また例えば、集積回路が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで、集積回路を基板から剥離することもできる。
また対象物の表面が曲面を有しており、それにより該曲面に貼り合わされた、メモリセルアレイ及びロジック回路を有する半導体装置の支持体が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とTFTのキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、支持体が曲がっても、それによってTFTの特性に影響が出るのを抑えることができる。また、島状半導体膜が集積回路内において占める面積の割合を、1〜30%とすることで、支持体が曲がっても、それによってTFTの特性に影響が出るのをより抑えることができる。
以上の作製工程により、本発明のICを用いた無線通信が可能な半導体装置が作製される。
なお、本実施の形態では、半導体装置が形成されている基板と同一基板上に、アンテナを形成したが、半導体装置を形成した後に、半導体装置が形成されている基板上に印刷法によりアンテナを形成してもよい。またアンテナを半導体装置が形成される基板とは別に形成し、半導体装置が形成された基板とアンテナが形成された基板を貼り合わせ、半導体装置とアンテナを電気的に接続させてもよい。
アンテナを半導体装置が形成される基板とは別に形成し、半導体装置が形成された基板とアンテナが形成された基板を貼り合わせ、半導体装置とアンテナを電気的に接続させた例を図23及び図21を用いて説明する。
メモリセルアレイ及びロジック回路を含む半導体装置1602が設けられた基板1601上に、端子電極等を含む端子部1605を設ける。
そして、端子部1605に、基板1601とは別の基板1611上に設けられたアンテナ1612を電気的に接続する。端子部1605に接続するように、基板1601と、アンテナ1612が設けられた基板1611とを貼り合わせている。基板1601と基板1611の間には、導電性粒子1603と樹脂1604が設けられている。導電性粒子1603によって、アンテナ1612と端子部1605とは電気的に接続されている。なお図23に示すアンテナ1612は、図21に示すアンテナ917と同等なものであり、アンテナ1612及びアンテナ917は、接地電位(GND)、並びに、電源回路915、高周波回路914等の回路に電気的に接続されている。
本実施の形態は、上記の実施の形態や他の実施例と組み合わせて用いることが可能である。