JP5947935B2 - 半導体装置の作製方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の作製方法に関する。

近年、ガラス等の絶縁表面を有する基板上に薄膜トランジスタ（ＴＦＴ）を形成し、当
該薄膜トランジスタをスイッチング素子等として利用する半導体装置の作製が盛んに行わ
れている。薄膜トランジスタは、絶縁表面を有する基板上にＣＶＤ法、フォトリソグラフ
ィ工程等を用いて島状の半導体膜を形成し、当該島状の半導体膜の一部をチャネル形成領
域として利用するように設けられている。（例えば、特許文献１）

一般的な薄膜トランジスタの模式図を図１９に示す。薄膜トランジスタは、基板９０１
上に下地膜として機能する絶縁膜９０２を介して島状の半導体膜９０３を有し、当該島状
の半導体膜９０３を横断するようにゲート絶縁膜９０４を介してゲート電極として機能す
る導電膜９０５が設けられている。また、半導体膜９０３は、導電膜９０５と重なる領域
に形成されたチャネル形成領域９０３ａとソース領域又はドレイン領域を形成する不純物
領域９０３ｂを有している。また、当該不純物領域９０３ｂに電気的に接続されるように
ソース電極又はドレイン電極を形成する導電膜９０７が設けられている。なお、図１９（
Ｂ）、（Ｃ）は、それぞれ図１９（Ａ）におけるＣ_１−Ｄ_１間、Ｃ_２−Ｄ_２間の断面構造
を示している。

特開平０８−０１８０５５

しかしながら、半導体膜を島状に設けた場合、複数の素子同士の分離を行うことができ
るが当該半導体膜の端部に段差が生じるため、半導体膜の端部においてゲート絶縁膜によ
る被覆が十分に行えない問題が生じる。さらに、近年、薄膜トランジスタの低消費電力化
や動作速度の向上を図るため、ゲート絶縁膜の薄膜化が望まれており、ゲート絶縁膜を薄
く設けた際には、半導体膜の端部におけるゲート絶縁膜の被覆不良の問題が顕著になる。
半導体膜の端部におけるゲート絶縁膜の被覆が十分に行えない場合、半導体膜の端部にお
いてゲート電極を形成する導電膜と半導体膜との間でショート等が生じる場合がある。特
に、半導体膜のチャネル形成領域の端部におけるゲート絶縁膜の薄膜化によって、ゲート
電極と半導体膜のチャネル領域の端部におけるリーク電流に起因して薄膜トランジスタの
電気特性が劣化する等の問題が発生する。

また、ゲート絶縁膜の破壊や作製プロセスの処理に起因して半導体膜の端部に固定電荷
がトラップされた場合、半導体膜の中央部と比較して端部におけるチャネル形成領域の特
性が変化し、薄膜トランジスタの電気的特性に影響が生じる等の問題が発生する。

本発明は上記問題を鑑み、半導体膜のチャネル形成領域の端部の特性がトランジスタの
電気特性へ及ぼす影響を低減する半導体装置および当該半導体装置の作製方法の提供を課
題とする。

本発明の半導体装置は、基板上に島状に設けられた半導体膜と、半導体膜の側面に接し
て設けられた絶縁膜と、半導体膜の表面と接して設けられたゲート絶縁膜と、ゲート絶縁
膜上に設けられた第１の導電膜と、第１の導電膜の表面及び絶縁膜の表面と接して設けら
れた第２の導電膜とを有しており、半導体膜の端部の一部と第１の導電膜の端部の一部の
位置が一致するように設けられている。半導体膜の端部の一部と第１の導電膜の端部の一
部の位置が一致するとは、半導体膜の側面と第１の導電膜の側面が少なくともある部分で
概略そろっている状態をいう。また、ここでいう表面とは上面を指している。

また、本発明の半導体装置は、基板上に島状に設けられた半導体膜と、半導体膜の側面
の一部に接して設けられた絶縁膜と、半導体膜の表面と接して設けられたゲート絶縁膜と
、ゲート絶縁膜上に設けられた第１の導電膜と、第１の導電膜の表面及び絶縁膜の表面と
接して設けられた第２の導電膜と、第１の導電膜の側面と第２の導電膜の側面に接して設
けられたサイドウォールとを有しており、半導体膜の端部の一部と第１の導電膜の端部の
一部の位置が一致するように設けられている。また、上記構成において、絶縁膜の端部と
第２の導電膜の端部が一致するように設けてもよい。

また、本発明の半導体装置は、チャネル形成領域と、ソース領域と、ドレイン領域と、
ソース領域及びドレイン領域と異なる導電型を有する不純物領域とを有する半導体膜と、
半導体膜の側面に接して設けられた絶縁膜と、半導体膜の表面と接して設けられたゲート
絶縁膜と、ゲート絶縁膜上に設けられた第１の導電膜と、第１の導電膜の表面及び絶縁膜
の表面と接して設けられた第２の導電膜とを有しており、チャネル形成領域は、ソース領
域とドレイン領域の間に設けられており、不純物領域は半導体膜の端部であってチャネル
形成領域、ソース領域及びドレイン領域と隣接して設けられており、半導体膜の端部の一
部と第１の導電膜の端部の一部の位置が一致するように設けられている。

また、本発明の半導体装置は、基板上に島状に設けられた半導体膜と、半導体膜の側面
に接して設けられた第１の絶縁膜と、半導体膜の表面と接して設けられたトンネル絶縁膜
と、トンネル絶縁膜上に設けられた電荷蓄積層と、電荷蓄積層の表面及び第１の絶縁膜の
表面と接して設けられた第２の絶縁膜と、第２の絶縁膜上に形成された導電膜とを有して
おり、半導体膜の端部の一部と電荷蓄積層の端部の一部の位置が一致するように設けられ
ている。

また、本発明の半導体装置は、基板上に島状に設けられた半導体膜と、半導体膜の側面
の一部に接して設けられた第１の絶縁膜と、半導体膜の表面と接して設けられたトンネル
絶縁膜と、トンネル絶縁膜上に設けられた電荷蓄積層と、電荷蓄積層の表面及び第１の絶
縁膜の表面と接して設けられた第２の絶縁膜と、第２の絶縁膜上に形成された導電膜と、
電荷蓄積層と第２の絶縁膜と導電膜の側面に接して設けられたサイドウォールとを有して
おり、半導体膜の端部の一部と電荷蓄積層の端部の一部の位置が一致するように設けられ
ている。また、上記構成において、第１の絶縁膜の端部と第２の絶縁膜の端部と導電膜の
端部の位置が一致するように設けてもよい。

本発明の半導体装置の作製方法は、基板上に半導体膜とゲート絶縁膜と第１の導電膜を
順に積層した積層体を形成し、積層体を選択的に除去することによって、島状に設けられ
た複数の積層体とし、島状に設けられた積層体を覆うように絶縁膜を形成し、第１の導電
膜の表面と高さが概略一致するように絶縁膜の一部を除去して第１の導電膜の表面を露出
させ、第１の導電膜上及び残存した絶縁膜上に第２の導電膜を形成し、第２の導電膜上に
レジストを形成し、レジストをマスクとして、第１の導電膜及び第２の導電膜を選択的に
除去する。

また、本発明の半導体装置の作製方法は、基板上に半導体膜とゲート絶縁膜と第１の導
電膜を順に積層した積層体を形成し、積層体を選択的に除去することによって、島状に設
けられた複数の積層体とし、島状に設けられた積層体を覆うように絶縁膜を形成し、第１
の導電膜の表面と高さが概略一致するように絶縁膜の一部を除去して第１の導電膜の表面
を露出させ、第１の導電膜上及び残存した絶縁膜上に第２の導電膜を形成し、第２の導電
膜上にレジストを形成し、レジストをマスクとして、第１の導電膜及び第２の導電膜を選
択的に除去し、第１の導電膜及び第２の導電膜をマスクとして半導体膜に第１の不純物元
素を選択的に導入することによって、半導体膜に第１の不純物領域を形成し、第１の導電
膜及び第２の導電膜の側面に接するようにサイドウォールを形成し、第１の導電膜、第２
の導電膜及びサイドウォールをマスクとして半導体膜に第２の不純物元素を選択的に導入
することによって、半導体膜に第２の不純物領域を形成する。

また、本発明の半導体装置の作製方法は、基板上に半導体膜と第１の絶縁膜と電荷蓄積
層を順に積層した積層体を形成し、積層体を選択的に除去することによって、島状に設け
られた複数の積層体とし、島状に設けられた積層体を覆うように第２絶縁膜を形成し、半
導体膜の表面と高さが概略一致するように第２絶縁膜の一部を除去して電荷蓄積層の表面
を露出させ、電荷蓄積層及び残存した第２の絶縁膜上に第３の絶縁膜を形成し、第３の絶
縁膜上に導電膜を形成し、導電膜上にレジストを形成し、レジストをマスクとして、第１
の絶縁膜、電荷蓄積層、第３の絶縁膜及び導電膜を選択的に除去する。

ゲート電極及びゲート配線として機能する導電膜と重なる島状の半導体膜の端部におい
て、半導体膜の側面に接するように絶縁膜を形成し、導電膜を絶縁膜上に設けることによ
って、半導体膜の端部において導電膜の段切れを防止し、半導体膜のチャネル領域端部の
特性によるトランジスタに及ぼす影響を低減することができる。

本発明の半導体装置の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の一例を示す図。 本発明の半導体装置の一例を示す図。 本発明の半導体装置に含まれるメモリ部の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の使用形態の一例を示す図。 本発明の半導体装置の使用形態の一例を示す図。 本発明の半導体装置の一例を示す図。 本発明の半導体装置の使用形態の一例を示す図。 本発明の半導体装置の一例を示す図。 本発明の半導体装置の一例を示す図。 従来の半導体装置の一例を説明する図。 本発明の半導体装置の作製方法の一例を示す図。 本発明の半導体装置の一例を示す図。 本発明の半導体装置に含まれるメモリ部の一例を示す図。 本発明の半導体装置に含まれるメモリ部の一例を示す図。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の
構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。

（実施の形態１）
本実施の形態では、本発明の半導体装置及びその作製方法の一例に関して図面を参照し
て説明する。

まず、本実施の形態で示す半導体装置を図１に示す。図１（Ａ）は本実施の形態で示す
半導体装置の上面図を示し、図１（Ａ）のａ_１−ｂ_１における断面図を図１（Ｂ）に、ａ
_２−ｂ_２における断面図を図１（Ｃ）に示している。

本実施の形態で示す半導体装置は、基板２０１上に絶縁膜２０２を介して島状に設けら
れた半導体膜２０３を含む薄膜トランジスタ２００ａと、半導体膜２１３を含む薄膜トラ
ンジスタ２００ｂとを有している。薄膜トランジスタ２００ａは、半導体膜２０３上にゲ
ート絶縁膜２０４を介して形成された第１の導電膜２０５と第２の導電膜２０６とを有し
ている。薄膜トランジスタ２００ｂは、半導体膜２１３上にゲート絶縁膜２１４を介して
形成された第１の導電膜２１５と第２の導電膜２０６とを有している。

また、図１では、薄膜トランジスタ２００ａにおける半導体膜２０３は、第１の導電膜
２０５と重なる領域にチャネル形成領域２０３ａを有し、当該チャネル形成領域２０３ａ
と隣接してソース領域又はドレイン領域として機能する第１の不純物領域２０３ｂとを有
している。薄膜トランジスタ２００ｂにおける半導体膜２１３は、第１の導電膜２１５と
重なる領域にチャネル形成領域２１３ａを有し、当該チャネル形成領域２１３ａと隣接し
てソース領域又はドレイン領域として機能する第１の不純物領域２１３ｂとを有している
。なお、ソース領域又はドレイン領域として機能する第１の不純物領域２１３ｂは、チャ
ネル形成領域２１３ａを介して離間して設けられている。

また、本実施の形態で示す半導体装置は、薄膜トランジスタ２００ａと薄膜トランジス
タ２００ｂとの間に絶縁膜２０７が設けられている。絶縁膜２０７は、少なくとも半導体
膜２０３と半導体膜２１３の側面に接して設けられている。つまり、半導体膜２０３、半
導体膜２１３は絶縁膜２０７に囲まれて設けられている。また、絶縁膜２０７は、ゲート
絶縁膜２０４、２１４の側面の一部及び第１の導電膜２０５、２１５の側面の一部と接し
て設けられていてもよい。

また、第２の導電膜２０６は、第１の導電膜２０５、２１５及び絶縁膜２０７の表面（
上面）と接するように第１の導電膜２０５、２１５及び絶縁膜２０７上に設けられている
。つまり、本実施の形態で示す半導体装置において、ゲート絶縁膜２０４、２１４と導電
膜２０５、２１５は、側面の一部が絶縁膜２０７と接する場合があっても、絶縁膜２０７
上には形成されない。

絶縁膜２０７は、第１の導電膜２０５、２１５と表面の高さが概略一致するように設け
られている。なお、表面の高さが概略一致するとは、絶縁膜２０７の表面と第１の導電膜
２０５、２１５の表面の高さが完全に一致する場合はもちろん、完全に一致しない場合で
あっても含むものとする。第１の導電膜２０５、２１５の表面と絶縁膜２０７の表面との
高さの差が、半導体膜２０３、ゲート絶縁膜２０４及び第１の導電膜２０５の積層構造又
は半導体膜２１３、ゲート絶縁膜２１４及び第１の導電膜２１５の積層構造の高さの値よ
り小さくなるように設けることによって、半導体膜２０３、２１３の端部における段差を
緩和することが可能となる。

その結果、ゲート絶縁膜を薄膜化した場合であっても、半導体膜のチャネル形成領域の
端部においてゲート電極とのリーク電流に起因する薄膜トランジスタの電気特性の劣化を
抑制することができる。

また、薄膜トランジスタ２００ａ、２００ｂにおいて、第１の導電膜２０５、２１５は
ゲート電極として機能し、第２の導電膜２０６はゲート電極及びゲート配線として機能す
る。

なお、ゲート電極とは、チャネル領域やＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分
の導電膜のことを言う。ゲート配線とは、他の薄膜トランジスタとのゲート電極の間の接
続や、ゲート電極と別の配線との接続を行うための配線のことをいう。ただし、ゲート電
極としても機能し、ゲート配線としても機能するような部分も存在する（例えば、本実施
の形態における導電膜２０６）。そのような領域は、ゲート電極と呼んでも良いし、ゲー
ト配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないよう
な領域も存在する。例えば、延伸して配置されているゲート配線とオーバーラップしてチ
ャネル領域がある場合、その領域はゲート配線として機能しているが、ゲート電極として
も機能していることになる。よって、そのような領域は、ゲート電極と呼んでも良いし、
ゲート配線と呼んでも良い。

次に、上記図１で示した半導体装置の作製方法の一例に関して図２〜図５を参照して説
明する。なお、図２、図３は、図１（Ａ）のａ_１−ｂ_１の断面図を示し、図４、図５は、
図１（Ａ）のａ_２−ｂ_２の断面図を示している。

まず、基板２０１上に絶縁膜２０２を介して、半導体膜２２３、ゲート絶縁膜２２４及
び第１の導電膜２２５を積層して形成する（図２（Ａ）、図４（Ａ））。

基板２０１は、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス
基板など）、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基
板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ
）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。

絶縁膜２０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコ
ン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯ
ｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜２０２を２層構造と
する場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜とし
て酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜
を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロ
ッキング層として機能する絶縁膜２０２を形成することによって、基板２０１からＮａな
どのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを
防ぐことができる。なお、基板２０１として石英を用いるような場合には絶縁膜２０２を
省略してもよい。

半導体膜２２３は、非晶質半導体膜又は結晶質半導体膜で形成する。結晶性半導体膜は
、絶縁膜２０２上に形成した非晶質半導体膜を熱処理やレーザー光の照射によって結晶化
させたもの、絶縁膜２０２上に形成した結晶性半導体膜を非晶質化した後、再結晶化させ
たものなどが含まれる。

レーザー光の照射によって結晶化若しくは再結晶化を行う場合には、レーザー光の光源
としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ_４、第２高調波（波長５３２ｎｍ）
）を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネル
ギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体膜に照射す
ると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にする
と、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって
半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成する
ことができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安
定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り
返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数
が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレー
ザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面
の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他
のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもで
きる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ_２レーザー等
がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ_３レーザー、
ＧｄＶＯ_４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、
Ｔｉ：サファイアレーザー、Ｙ_２Ｏ_３レーザー、ＹＶＯ_４レーザー等がある。ＹＡＧレー
ザー、Ｙ_２Ｏ_３レーザー、ＧｄＶＯ_４レーザー、ＹＶＯ_４レーザーなどをセラミックスレ
ーザともいう。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。ま
た、レーザー発振器において、レーザー光をＴＥＭ_００（シングル横モード）で発振して
射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げ
ることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良
い。

ゲート絶縁膜２２４は、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮ
ｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等を適用する。
このような絶縁膜は、気相成長法やスパッタリング法で形成する。また、半導体膜２２３
に酸素を含む雰囲気下（例えば、酸素（Ｏ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ
の少なくとも一つを含む）雰囲気下、または酸素と水素（Ｈ_２）と希ガス雰囲気下）また
は窒素を含む雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ
の少なくとも一つを含む）雰囲気下、または窒素と水素と希ガス雰囲気下またはＮＨ_３と
希ガス雰囲気下）で高密度プラズマ処理を行い半導体膜２２３の表面を酸化処理または窒
化処理することによって、ゲート絶縁膜２２４を形成することもできる。

高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０^１１ｃｍ^−
３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくいうと、電子密
度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下で、プラズマの電子温度が０．
５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板２０１上に
形成された被処理物（ここでは、半導体膜２２３）付近での電子温度が低いため、被処理
物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１
×１０^１１ｃｍ^−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化ま
たは窒化することよって形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタリング法
等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することが
できる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や
熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基
板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処
理を行うことができる。プラズマを形成するための周波数としては、マイクロ波（２．４
５ＧＨｚ）等の高周波を用いることができる。高密度プラズマ処理により半導体膜２２３
の表面を酸化または窒化することによってゲート絶縁膜２２４を形成することにより、電
子やホールのトラップとなる欠陥準位密度を低減することができる。また、半導体膜２２
３の端部においても、ゲート絶縁膜２２４の段切れ等を低減することができる。

なお、半導体膜２２３にしきい値等を制御するため、あらかじめ低濃度の不純物元素を
導入しておいてもよい。この場合は、半導体膜２２３において、後にチャネル形成領域と
なる領域にも不純物元素が導入されることとなる。不純物元素としては、ｎ型を付与する
不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素
としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素と
しては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができ
る。ここでは、不純物元素として、ボロン（Ｂ）を５×１０^１５〜５×１０^１７／ｃｍ^３
の濃度で含まれるように半導体膜２２３の全面にあらかじめ導入する。

第１の導電膜２２５は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モ
リブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ
）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料
の単層又は積層構造で形成することができる。また、リン等の不純物元素をドーピングし
た多結晶珪素に代表される半導体材料により形成することもできる。また、窒化タンタル
、窒化タングステン、窒化モリブデン等で形成してもよい。

次に、半導体膜２２３、ゲート絶縁膜２２４及び導電膜２２５が順に積層されて設けら
れた積層体２２０を選択的にエッチングして除去することによって、島状の積層体２３０
ａ、２３０ｂとする（図２（Ｂ）、図４（Ｂ））。積層体２３０ａは、半導体膜２０３、
ゲート絶縁膜２３４及び第１の導電膜２３５が順に積層された構造を有し、積層体２３０
ｂは、半導体膜２１３、ゲート絶縁膜２４４及び第１の導電膜２４５が順に積層された構
造を有している。

次に、積層体２３０ａ、２３０ｂを覆うように絶縁膜２１７を形成する（図２（Ｃ）、
図４（Ｃ））。

絶縁膜２１７は、ＣＶＤ法やスパッタリング法等で形成した、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、ダイヤモンドライクカーボン（ＤＬＣ）などを用いること
ができる。また、スピンコート法や、液滴吐出法、スクリーン印刷法等で形成した、ポリ
イミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ
等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからな
る単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓ
ｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で
骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基
、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。ま
たは置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。オキ
サゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオ
キサゾールは、誘電率が低く（常温１ＭＨｚで誘電率２．９）、耐熱性が高く（示差熱熱
重量同時測定（ＴＧ／ＤＴＡ：Ｔｈｅｒｍｏｇｒａｖｉｍｅｔｒｙ−Ｄｉｆｆｅｒｅｎｔ
ｉａｌ Ｔｈｅｒｍａｌ Ａｎａｌｙｓｉｓ）で昇温５℃／ｍｉｎで熱分解温度５５０℃
）、吸水率が低い（常温２４時間で０．３％）材料である。オキサゾール樹脂は、ポリイ
ミド等の比誘電率（３．２〜３．４程度）と比較すると、比誘電率が低いため（２．９程
度）、寄生容量の発生を抑制し、高速動作を行うことができる。ここでは、絶縁膜２１７
として、ＣＶＤ法で形成した酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ
＞０）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）を単層又は積層して形成す
る。また、さらに、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテ
ン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサ
ゾール樹脂を積層して形成してもよい。

次に、絶縁膜２１７を選択的に除去することによって一部を残存させ、第１の導電膜２
３５、２４５の表面を露出させる（図２（Ｄ）、図４（Ｄ））。なお、ここでは、残存し
た絶縁膜２１７を絶縁膜２０７として表している。また、絶縁膜２１７は、第１の導電膜
２３５、２４５の表面が露出するように除去し、好ましくは第１の導電膜２３５、２４５
の表面と残存した絶縁膜２０７の表面の高さが一致するように設ける。このように設けた
場合、後に形成される第２の導電膜２１６が積層体２３０ａ、２３０ｂを横断する際に、
積層体２３０ａ、２３０ｂの端部における第２の導電膜２１６の段切れを抑制することが
できる。

絶縁膜２１７の除去としては、ドライエッチングやウェットエッチングにより行うこと
ができる。また、絶縁膜２１７の表面が凹凸である場合には、あらかじめ絶縁膜２１７の
表面に、スピンコート法等によりレジスト、ポリイミド、ポリアミド、ポリビニルフェノ
ール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等
のシロキサン材料、オキサゾール樹脂等を形成して表面を平坦にした後にエッチングを行
うことによって、第１の導電膜２３５、２４５の表面の高さと絶縁膜２０７の表面の高さ
をそろえることが可能となる。この場合、絶縁膜２１７の表面に形成する材料は、用いる
エッチング剤に対して、絶縁膜２１７とエッチングの選択比が同等の材料を用いることが
好ましい。

また、研削処理、研磨処理、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）等により絶縁膜２１７の除去を行ってもよい。研削処理は、砥石の粒子
を用いて被処理物の表面（ここでは、絶縁膜２１７）を削り取り第１の導電膜２３５、２
４５の表面を露出させる。研磨処理は、研磨布紙や研磨砥粒等の研磨材を用いて被処理物
の表面を塑性的平滑作用または摩擦的みがき作用によって削る。

なお、絶縁膜２１７を除去する際には、第１の導電膜２３５、２４５がストッパとして
機能するため、ゲート絶縁膜２３４、２４４がエッチングされるのを防ぐことができる。
特に、ゲート絶縁膜２３４、２４４と絶縁膜２１７とを同じ材料で設けた場合には、第１
の導電膜２３５、２４５がエッチング等のストッパとして効果的に機能する。

また、絶縁膜２１７は、第１の導電膜２３５、２４５の表面が全面露出するように除去
することが好ましいが、第１の導電膜２３５、２４５の表面の少なくとも一部が露出する
ように除去すればよい。少なくとも第１の導電膜２３５、２４５の一部が露出していれば
、後に形成される第２の導電膜２１６と電気的に接続することが可能となるためである。

なお、第１の導電膜２３５、２４５の表面と絶縁膜２０７の表面とを完全に一致させる
ことが好ましいが、第１の導電膜２３５、２４５の表面と絶縁膜２０７の表面との高さの
差が積層体２３０ａ、２３０ｂの高さの値より小さくなるのであれば、絶縁膜２０７の表
面の高さを第１の導電膜２３５、２４５の表面の高さより低く設けてもよいし、高く設け
てもよい。このように設けた場合であっても、積層体２３０ａ、２３０ｂの端部における
段差を緩和することが可能となる。

次に、第１の導電膜２３５、２４５及び絶縁膜２０７上に第２の導電膜２１６を形成す
る（図２（Ｅ）、図４（Ｅ））。

第２の導電膜２１６は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モ
リブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ
）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料
の単層又は積層構造で形成することができる。また、リン等の不純物元素をドーピングし
た多結晶珪素に代表される半導体材料により形成することもできる。また、第１の導電膜
２３５、２４５と第２の導電膜２１６は、同一の材料で設けてもよいし、異なる材料で設
けてもよい。例えば、第１の導電膜２３５、２４５として窒化タンタルを用い、第２の導
電膜２１６としてタングステンを用いて設けることができる。また、第１の導電膜２３５
、２４５としてチタンを用い、第２の導電膜２１６としてアルミニウムとチタンを順に積
層した構造を用いてもよい。

次に、第２の導電膜２１６上にレジスト２１１を選択的に形成し、当該レジスト２１１
をマスクとして、第１の導電膜２３５、２４５の一部、第２の導電膜２１６の一部を選択
的に除去することによって、第１の導電膜２０５、２１５、第２の導電膜２０６とする（
図３（Ａ）、図５（Ａ））。なお、このときゲート絶縁膜２０４、２１４の一部（レジス
ト２１１に覆われていない部分）も第１の導電膜２３５、２４５、第２の導電膜２１６と
同様に、レジスト２１１をマスクとして選択的に除去してもよい。

次に、第１の導電膜２０５、２１５及び第２の導電膜２０６をマスクとして、半導体膜
２０３、２１３に不純物元素を導入することによって、半導体膜２０３に不純物領域２０
３ｂを形成し、半導体膜２１３に不純物領域２１３ｂを形成する（図３（Ｂ））。不純物
領域２０３ｂは、薄膜トランジスタ２００ａにおいてソース領域又はドレイン領域として
機能し、不純物領域２１３ｂは、薄膜トランジスタ２００ｂにおいてソース領域又はドレ
イン領域として機能する。

不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用い
ることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いる
ことができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）や
ガリウム（Ｇａ）等を用いることができる。例えば、半導体膜２０３にリン（Ｐ）を１×
１０^１９〜１×１０^２０／ｃｍ^３の濃度で含まれるように導入することによりｎ型を示す
不純物領域２０３ｂを形成し、半導体膜２１３にボロン（Ｂ）を１×１０^１９〜１×１０
^２０／ｃｍ^３の濃度で含まれるように導入することによりｐ型を示す不純物領域２１３ｂ
を形成することができる。

次に、第２の導電膜２０６、ゲート絶縁膜２０４、２１４等を覆うように絶縁膜２０８
を形成し、当該絶縁膜２０８上にソース電極又はドレイン電極として機能する導電膜２０
９を選択的に形成する（図３（Ｃ）、図５（Ｂ））。導電膜２０９は、半導体膜２０３、
２１３のソース領域又はドレイン領域として機能する不純物領域２０３ｂ、２１３ｂと電
気的に接続されるように設ける。

絶縁膜２０８は、ＣＶＤ法やスパッタリング法等で形成した、酸化シリコン、酸化窒化
シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ
＞０）などを用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノー
ル、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等の
シロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができ
る。ここでは、絶縁膜２０８として、ＣＶＤ法で形成した酸化シリコン、酸化窒化シリコ
ン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０
）を単層又は積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニルフ
ェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等の
シロキサン材料、又はオキサゾール樹脂を積層して形成してもよい。

導電膜２０９は、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッ
ケル、ネオジウムから選ばれた一種の元素または当該元素を複数含む合金からなる単層構
造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電
膜として、チタンを含有したアルミニウム合金、ネオジウムを含有したアルミニウム合金
などで形成することができる。また、積層構造で設ける場合、例えば、アルミニウム層若
しくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としても
良い。

以上の工程により、図１に示した半導体装置を作製することができる。なお、図１に示
した半導体装置は、図３（Ａ）において、レジスト２１１をマスクとしてゲート絶縁膜２
０４の一部を除去した場合を示している。

なお、本実施の形態では、トランジスタとして薄膜トランジスタを用いた例を示したが
、これに限られず様々な形態のトランジスタを適用させることが出来る。よって、適用可
能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに
代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）に限られず、半導体基
板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トラン
ジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用
いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他の
トランジスタを適用することができる。なお、非単結晶半導体膜には水素またはハロゲン
が含まれていてもよい。

また、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定され
ない。例えば、ゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マ
ルチゲート構造にすることにより、オフ電流の低減や、トランジスタの耐圧の向上による
信頼性の向上や、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレ
インとソース間電流があまり変化せず、フラットな特性にすることができる。また、ＬＤ
Ｄ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流の低減や、トランジス
タの耐圧の向上による信頼性の向上や、飽和領域で動作する時に、ドレインとソース間電
圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすること
ができる。

なお、本実施の形態は、本明細書の他の実施の形態に示す半導体装置の構成と自由に組
み合わせて行うことができる。

（実施の形態２）
本実施の形態では、上記実施の形態と異なる半導体装置及びその作製方法に関して図面
を参照して説明する。具体的には、上記実施の形態で示した半導体装置において、サイド
ウォールを設けた構造に関して説明する。

上記実施の形態で示した薄膜トランジスタに絶縁膜（以下、「サイドウォール」と記す
）を設ける場合の半導体装置の作製方法について図６を参照して説明する。なお、図６は
上述した図１（Ａ）におけるａ_１−ｂ_１の断面図を示している。

まず、上記図３（Ａ）、図５（Ａ）まで同様に形成した後、第２の導電膜２０６をマス
クとして、半導体膜２０３、２１３に不純物元素を導入し、不純物領域２１２を形成する
（図６（Ａ））。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不
純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａ
ｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニ
ウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、半導体膜２０３、
２１３にリン（Ｐ）を１×１０^１５〜１×１０^１９／ｃｍ^３の濃度で含まれるように導入
することによりｎ型を示す不純物領域２１２を形成する。

次に、半導体膜２０３を覆うようにレジスト２２１を形成し、半導体膜２１３に第２の
導電膜２０６をマスクとして不純物元素を導入することにより不純物領域２１３ｂを形成
する（図６（Ｂ））。不純物元素としては、図６（Ａ）で導入した不純物元素より高い濃
度のｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。こ
こでは、半導体膜２１３にボロン（Ｂ）を１×１０^１９〜１×１０^２０／ｃｍ^３の濃度で
含まれるように導入することによって、ｐ型を示す不純物領域２１３ｂを形成することが
できる。その結果、半導体膜２１３に、チャネル形成領域２１３ａ、ソース領域又はドレ
イン領域として機能する不純物領域２１３ｂが形成される。

次に、第１の導電膜２０５、２１５及び第２の導電膜２０６の側面に接するように絶縁
膜（サイドウォール２１８）を形成する（図６（Ｃ））。

サイドウォール２１８の作製方法としては、まず、ゲート絶縁膜２０４、２１４、第２
の導電膜２０６を覆うように、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪
素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂等の有機材料を含む膜を単
層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングによ
り選択的にエッチングすることによって、第１の導電膜２０５、２１５、第２の導電膜２
０６の側面に接するサイドウォール２１８を形成する。なお、サイドウォール２１８の形
成と同時に、ゲート絶縁膜２０４、２１４の一部や絶縁膜２０７の一部がエッチングされ
て除去される場合がある（図６（Ｃ）参照）。ゲート絶縁膜２０４、２１４の一部が除去
されることによって、残存するゲート絶縁膜２０４、２１４は、第１の導電膜２０５、２
１５及びサイドウォール２１８の下方に形成される。また、絶縁膜２０７の一部が除去さ
れることによって、残存する絶縁膜２０７は、第２の導電膜２０６の下方及びサイドウォ
ール２１８の下方に形成される。

次に、半導体膜２１３を覆うようにレジスト２３１を形成し、半導体膜２０３に第２の
導電膜２０６及びサイドウォール２１８をマスクとして不純物元素を導入することにより
不純物領域２０３ｂを形成する（図６（Ｄ））。不純物元素としては、図６（Ａ）で導入
した不純物元素より高い濃度のｎ型を付与する不純物元素又はｐ型を付与する不純物元素
を用いることができる。ここでは、半導体膜２０３にリン（Ｐ）を１×１０^１９〜１×１
０^２０／ｃｍ^３の濃度で含まれるように導入することによって、ｎ型を示す不純物領域２
０３ｂを形成することができる。その結果、半導体膜２０３に、チャネル形成領域２０３
ａ、ソース領域又はドレイン領域として機能する不純物領域２０３ｂ、ＬＤＤ領域として
機能する不純物領域２０３ｃが形成される。

次に、第２の導電膜２０６、ゲート絶縁膜２０４、２１４、サイドウォール２１８等を
覆うように絶縁膜２０８を形成し、当該絶縁膜２０８上にソース電極又はドレイン電極と
して機能する導電膜２０９を選択的に形成する（図６（Ｅ））。導電膜２０９は、半導体
膜２０３、２１３のソース領域又はドレイン領域として機能する不純物領域２０３ｂ、２
１３ｂと電気的に接続されるように設ける。

以上の工程により、サイドウォールを設けた半導体装置を作製することができる。

なお、本実施の形態では、ｎ型の薄膜トランジスタ２００ａに含まれる半導体膜２０３
にＬＤＤ領域を形成し、ｐ型の薄膜トランジスタ２００ｂに含まれる半導体膜２１３にＬ
ＤＤ領域を意図的に設けない構造を示したが、もちろんこれに限られず、半導体膜２０３
と半導体膜２１３の両方にＬＤＤ領域を形成してもよい。

なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことがで
きる。

（実施の形態３）
本実施の形態では、上記実施の形態と異なる半導体装置及びその作製方法に関して図面
を参照して説明する。具体的には、上記実施の形態で示した半導体装置において、半導体
膜にソース領域又はドレイン領域として機能する不純物領域に隣接して、ソース領域又は
ドレイン領域となる不純物領域と異なる導電型を有する不純物領域を設けた構成に関して
説明する。

本実施の形態で示す半導体装置の一例に関して図７を参照して説明する。図７（Ａ）は
本実施の形態で示す半導体装置の上面図を示し、図７（Ａ）のａ_１−ｂ_１における断面図
を図７（Ｂ）に、図７（Ａ）のａ_２−ｂ_２における断面図を図７（Ｃ）に示している。

本実施の形態で示す半導体装置は、上述した図１に示す構造において、半導体膜２０３
、２１３の端部に不純物領域２０３ｄ、２１３ｄを設けたものである。不純物領域２０３
ｄ、２１３ｄは、ゲート電極及びゲート配線として機能する第２の導電膜２０６と重なる
半導体膜２０３、２１３の端部及び／又はその近傍に設ければよい。また、不純物領域２
０３ｄ、２１３ｄは、半導体膜２０３、２１３においてソース領域又はドレイン領域とし
て機能する不純物領域２０３ｂ、２１３ｂと異なる導電型を有するように設ける。

例えば、半導体膜２０３において、ソース領域又はドレイン領域として機能する不純物
領域２０３ｂをｎ型の導電型を有するように設けた場合、半導体膜２０３の端部に設ける
不純物領域２０３ｄはｐ型の導電型を有するように設ける。また、半導体膜２１３におい
て、ソース領域又はドレイン領域として機能する不純物領域２１３ｂをｐ型の導電型を有
するように設けた場合、半導体膜２１３の端部に設ける不純物領域２１３ｄはｎ型の導電
型を有するように設ける。この場合、半導体膜２０３、２１３のいずれか一方に不純物領
域２０３ｄ、２１３ｄを設けてもよいし、両方に設けてもよい。

なお、第２の導電膜２０６と重なる半導体膜２０３、２１３の端部及び／又はその近傍
とは、半導体膜２０３、２１３の端部であって第２の導電膜２０６と重なる領域及び重な
る領域の近傍、又は半導体膜２０３、２１３の端部であって第２の導電膜２０６と重なる
領域の近傍（第２の導電膜２０６と重なる領域は含まない）をいう。例えば、半導体膜２
０３、２１３の端部であって第２の導電膜２０６と重なる領域及び重なる領域の近傍に不
純物領域２０３ｄ、２１３ｄを形成する場合には、第１の導電膜２０５を形成する前に半
導体膜２０３、２１３に不純物元素を導入しておくことが好ましい。一方、半導体膜２０
３、２１３の端部であって第２の導電膜２０６と重なる領域の近傍に不純物領域２０３ｄ
、２１３ｄを形成する場合には、第２の導電膜２０６を形成した後に半導体膜２０３、２
１３に不純物元素を導入することができる。

このように、第２の導電膜２０６と重なる半導体膜２０３、２１３の端部に不純物領域
２０３ｂ、２１３ｂと導電型が異なる不純物領域２０３ｄ、２１３ｄを設けることにより
、不純物領域２０３ｂ、２１３ｂと不純物領域２０３ｄ、２１３ｄの隣接する部分はｐｎ
接合により抵抗が高くなる。その結果、第２の導電膜２０６と重なる半導体膜２０３、２
１３の端部に形成されるチャネル形成領域の特性がトランジスタ全体の特性へ及ぼす影響
を低減することが可能となる。

従来の薄膜トランジスタでは、導電膜と重なる半導体膜の端部において、ゲート絶縁膜
の被覆不良や作製プロセスに伴い、電荷の蓄積される場合がある。半導体膜２０３、２１
３の端部をチャネル形成領域とするトランジスタ１５１（以下、「エッジトランジスタ１
５１」とも記す）と半導体膜２０３、２１３の中央部をチャネル形成領域とするトランジ
スタ１５２（以下、「メイントランジスタ１５２」とも記す）が並列に接続された一つの
トランジスタとみなすことができる。従って、等価回路は図８（Ａ）に示すようになり、
トランジスタ全体（エッジトランジスタ１５１＋メイントランジスタ１５２）の特性はメ
イントランジスタ１５２の特性だけでなく、エッジトランジスタ１５１の特性も影響する
おそれがある。

一方、本実施の形態で示した構造でも、メイントランジスタ１５２及びエッジトランジ
スタ１５１が並列に接続された構造とみなすことができるが、不純物領域２０３ｄ、２１
３ｄを設けることによって、等価回路は図８（Ｂ）に示すようになる。不純物領域２０３
ｂ、２１３ｂと不純物領域２０３ｄ、２１３ｄの間の抵抗が高くなるため、エッジトラン
ジスタ１５１の特性がトランジスタ全体の特性に及ぼす影響を低減することが可能となる
。

特に、本発明の半導体装置において、絶縁膜２１７の形成後に第１の導電膜２３５、２
４５の表面を露出させるために当該絶縁膜２１７の一部を除去する際に、残存した絶縁膜
２０７の表面の高さがゲート絶縁膜２０４、２１４の表面の高さより低く形成される場合
がある。この場合、その後に形成される第２の導電膜２１６が第１の導電膜２０５、２１
５、ゲート絶縁膜２０４、２１４の側面と接するため、半導体膜２０３、２１３と第２の
導電膜２１６において、ショート等が生じやすくなるおそれがある。このような場合であ
っても、本実施の形態で示した構造とすることによって、半導体膜２０３、２１３の端部
におけるショート等の問題を抑制することが可能となる。

なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことがで
きる。例えば、本実施の形態で示した構造に上記実施の形態２に示したサイドウォールを
設けることも可能である。

（実施の形態４）
本実施の形態では、上記実施の形態と異なる半導体装置及びその作製方法に関して図面
を参照して説明する。具体的には、半導体装置において、メモリ部を構成する不揮発性メ
モリ素子と、当該メモリ素子の制御を行うトランジスタ等の素子に関して説明する。

まず、半導体装置に設けられるメモリ部の一例を図９に示す。

図９に示すメモリ部は、制御用トランジスタＳと不揮発性メモリ素子Ｍとを有するメモ
リセルが複数設けられている。図９では、制御用トランジスタＳ０１と不揮発性メモリ素
子Ｍ０１により一つのメモリセルが形成されている。また、同様に、制御用トランジスタ
Ｓ０２と不揮発性メモリ素子Ｍ０２、制御用トランジスタＳ０３と不揮発性メモリ素子Ｍ
０３、制御用トランジスタＳ１１と不揮発性メモリ素子Ｍ１１、制御用トランジスタＳ１
２と不揮発性メモリ素子Ｍ１２、制御用トランジスタＳ１３と不揮発性メモリ素子Ｍ１３
とによりそれぞれメモリセルが形成されている。

制御用トランジスタＳ０１のゲート電極はワード線ＷＬ１に接続され、ソース又はドレ
インの一方はビット線ＢＬ０に接続され、他方は不揮発性メモリ素子Ｍ０１のソース又は
ドレインに接続されている。また、不揮発性メモリ素子Ｍ０１のゲート電極はワード線Ｗ
Ｌ１１に接続され、ソース又はドレインの一方は制御用トランジスタＳ０１のソース又は
ドレインに接続され、他方はソース線ＳＬ０に接続されている。

また、メモリ部に設ける不揮発性メモリ素子を図２２に示すようにＮＡＮＤ型として設
けてもよい。

図２２に示すＮＡＮＤ型メモリセルアレイの等価回路において、ビット線ＢＬには、複
数の不揮発性メモリ素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数の
ＮＡＮＤセルが集まってブロックＢＬＫを構成している。図２２で示すブロックＢＬＫ１
のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に
位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。

この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接
続されているので、これらを一つのまとまりとして一つの半導体層３４で形成しても良い
。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図る
ことができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、
選択トランジスタＳ１、Ｓ２の半導体層３６とＮＡＮＤセルの半導体層３８を分離して形
成しても良い。不揮発性メモリ素子Ｍ０〜Ｍ３１の浮遊ゲートから電荷を引き抜く消去動
作を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、一つの
ワード線に共通接続する不揮発性メモリ素子（例えばＭ３０の行）を一つの半導体層４０
で形成しても良い。

また、他にも、メモリ部に設ける不揮発性メモリ素子を図２３に示すようにＡＮＤ型と
して設けてもよい。

図２３に示すＡＮＤ型メモリセルアレイの等価回路において、ビット線ＢＬには、複数
の不揮発性メモリ素子を並列に接続したＡＮＤセルＡＳ１が接続されている。複数のＡＮ
Ｄセルが集まってブロックＢＬＫを構成している。図２３で示すブロックＢＬＫ１のワー
ド線は１２８本である（ワード線ＷＬ０〜ＷＬ１２７）。ブロックＢＬＫ１の同一行に位
置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。

この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ１２８が並列に
接続されている。具体的には、主ビット線ＢＬと副ビット線ＢＬ’が設けられており、各
々の不揮発性メモリ素子を副ビット線ＢＬ’に並列に接続したアレイ構造とすることによ
って、ワード線ＷＬごとに消去が可能となっている。

ＮＡＮＤ型の利点としてはメモリセルの微細化が挙げられ、ＡＮＤ型の利点としては多
値技術の導入が容易にできることが挙げられる。もちろん本実施の形態で示すメモリ部に
設ける不揮発性メモリ素子は、ＮＡＮＤ型に設けてもよいし、ＡＮＤ型で設けてもよい。

次に、不揮発性メモリ素子と薄膜トランジスタを同時に形成する場合に関して図面を参
照して説明する。なお、図１２〜図１４は上面図を示し、図１０、図１１、図２０は図１
２〜図１４におけるＡ−Ｂ間、Ｃ−Ｄ間の断面図を示している。また、図２１は、図１４
におけるＥ−Ｆ間、Ｇ−Ｈ間の断面図を示している。なお、本実施の形態では、Ａ−Ｂ間
における不揮発性メモリ素子の電荷の蓄積を電子で行う場合を示し、Ｃ−Ｄ間に設けられ
る薄膜トランジスタをｎチャネル型とする場合に関して説明を行うが、これに限られるも
のでない。

まず、基板３０１上に絶縁膜３０２を介して半導体膜３０３を形成し、当該半導体膜３
０３上に第１の絶縁膜３０４、電荷蓄積層３０５を積層させて形成する（図１０（Ａ）参
照）。

基板３０１は、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス
基板など）、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基
板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ
）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。

絶縁膜３０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコ
ン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯ
ｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜３０２を２層構造と
する場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜とし
て酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜
を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロ
ッキング層として機能する絶縁膜３０２を形成することによって、基板３０１からＮａな
どのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを
防ぐことができる。なお、基板３０１として石英を用いるような場合には絶縁膜３０２を
省略してもよい。

半導体膜３０３は、非晶質半導体膜又は結晶質半導体膜で形成する。結晶性半導体膜は
、絶縁膜３０２上に形成した非晶質半導体膜を熱処理やレーザー光の照射によって結晶化
させたもの、絶縁膜３０２上に形成した結晶性半導体膜を非晶質化した後、再結晶化させ
たものなどが含まれる。レーザー光の照射による結晶化は、上記実施の形態１で示したよ
うに行えばよい。

第１の絶縁膜３０４は、半導体膜３０３に熱処理又はプラズマ処理等を行うことによっ
て形成することができる。例えば、高密度プラズマ処理により当該半導体膜３０３に酸化
処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜３０３上にそれぞれ酸
化膜、窒化膜又は酸窒化膜となる第１の絶縁膜３０４を形成する。なお、第１の絶縁膜３
０４は、ＣＶＤ法やスパッタリング法により酸化シリコン、窒化シリコン、酸窒化シリコ
ン、窒化酸化シリコン等で形成してもよいし、ＣＶＤ法やスパッタリング法で形成したこ
れらの膜に高密度プラズマ処理を行うことにより形成してもよい。

例えば、半導体膜３０３としてＳｉを主成分とする材料を用いて高密度プラズマ処理に
より酸化処理又は窒化処理を行った場合、第１の絶縁膜３０４として酸化シリコン（Ｓｉ
Ｏｘ）膜又は窒化シリコン（ＳｉＮｘ）膜が形成される。また、高密度プラズマ処理によ
り半導体膜３０３に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって
窒化処理を行ってもよい。この場合、半導体膜３０３に接して酸化シリコン膜が形成され
、当該酸化シリコン膜の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層が設けら
れる。

ここでは、第１の絶縁膜３０４を１〜１０ｎｍ、好ましくは１〜５ｎｍで形成する。例
えば、高密度プラズマ処理により半導体膜３０３に酸化処理を行い当該半導体膜３０３の
表面に概略３ｎｍの酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を
行い酸化シリコン膜の表面又は表面近傍に窒素プラズマ処理層を形成する。半導体膜３０
３に酸素雰囲気下及び窒素雰囲気下で順に高密度プラズマ処理を行うことによって、第１
の絶縁膜３０４として、概略３ｎｍの酸化シリコン層であって表面から０．２５〜０．７
５ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とすることができる。な
お、窒素プラズマ処理層には、酸素と窒素を含有したシリコン（酸窒化シリコン）が含ま
れている。

また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝され
ることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによっ
て、汚染物の混入の防止や生産効率の向上を実現することができる。

なお、高密度プラズマ処理により半導体膜を酸化する場合には、酸素を含む雰囲気下（
例えば、酸素（Ｏ_２）又は一酸化二窒素（Ｎ_２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、
Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ_２）
と希ガス雰囲気下）で高密度プラズマ処理を行う。一方、高密度プラズマ処理により半導
体膜を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、
Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気
下、若しくはＮＨ_３と希ガス雰囲気下）で高密度プラズマ処理を行う。

希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガス
を用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁膜３０
４は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを
含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶縁膜３０４にＡｒが含ま
れている場合がある。

また、高密度プラズマ処理の条件は、上記実施の形態で示した条件で行えばよい。本実
施の形態では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ_２）
、水素（Ｈ_２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、
酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５
０００ｓｃｃｍとして導入すればよい。なお、酸素：水素：アルゴン＝１：１：１００の
比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃ
ｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。

また、高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ_２）とアルゴン（Ａｒ
）との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０〜２０００ｓｃｃｍ、
アルゴンを１００〜１００００ｓｃｃｍとして導入すればよい。例えば、窒素を２００ｓ
ｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい。

本実施の形態において、メモリ部に設けられた半導体膜３０３上に形成される第１の絶
縁膜３０４は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能す
る。従って、第１の絶縁膜３０４の膜厚が薄いほど、トンネル電流が流れやすく、メモリ
素子として高速動作が可能となる。また、第１の絶縁膜３０４の膜厚が薄いほど、電荷蓄
積層３０５に低電圧で電荷を蓄積させることが可能となるため、半導体装置の消費電力を
低減することができる。そのため、第１の絶縁膜３０４は、膜厚を薄く（例えば、１０ｎ
ｍ以下）形成することが好ましい。

また、一般的に、半導体膜上に絶縁膜を薄く形成する方法として熱酸化法があるが、基
板３０１としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法に
より第１の絶縁膜３０４を形成することは非常に困難である。また、ＣＶＤ法やスパッタ
リング法により形成した絶縁膜は、膜の内部に欠陥を含んでいるため膜質が十分でなく、
膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、ＣＶＤ法や
スパッタリング法により絶縁膜を形成した場合には、半導体膜の端部の被覆が十分でなく
、後に第１の絶縁膜３０４上に形成される導電膜等と半導体膜とがリークする場合がある
。従って、本実施の形態で示すように、高密度プラズマ処理により第１の絶縁膜３０４を
形成することによって、ＣＶＤ法やスパッタリング法等により形成した絶縁膜より緻密な
絶縁膜を形成することができる。その結果、メモリとして高速動作や電荷保持特性を向上
させることができる。なお、ＣＶＤ法やスパッタリング法により第１の絶縁膜３０４を形
成した場合には、絶縁膜を形成した後に高密度プラズマ処理を行い当該絶縁膜の表面に酸
化処理、窒化処理又は酸窒化処理を行うことが好ましく、例えば、ＣＶＤ法で酸化窒化シ
リコンを形成した後に高密度プラズマ処理を用いて酸化処理を行った後に窒化処理を行う
。

電荷蓄積層３０５は、導電膜、半導体膜、膜中に電荷をトラップする欠陥を有している
絶縁膜、導電性粒子又はシリコン等の半導体粒子を含む絶縁膜で形成することができる。
例えば、電荷蓄積層３０５としてシリコン（Ｓｉ）を主成分とする膜で形成することがで
きる。また、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金等のゲルマニウムを含む
膜で形成することができる。ここでは、電荷蓄積層３０５として、ゲルマニウム元素を含
む雰囲気中（例えば、ＧｅＨ_４）でプラズマＣＶＤ法を行うことにより、ゲルマニウムを
主成分とする膜を１〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。また、この場合、
半導体膜３０３としてＳｉを主成分とする材料を用いて形成し、当該半導体膜３０３上に
トンネル酸化膜として機能する第１の絶縁膜３０４を介してＳｉよりエネルギーギャップ
の小さいゲルマニウムを含む膜を電荷蓄積層３０５として設けた場合、半導体膜３０３の
電荷に対する絶縁膜により形成される第１の障壁に対して電荷蓄積層３０５の電荷に対す
る絶縁膜により形成される第２の障壁がエネルギー的に高くなる。その結果、半導体膜３
０３から電荷蓄積層３０５へ電荷を注入しやすくすることができ、電荷蓄積層３０５から
電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧
で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることができる。ま
た、メモリ部に設けられた半導体膜３０３上に形成される電荷蓄積層３０５は、後に完成
する不揮発性メモリ素子において、浮遊ゲートとして機能する。

また、電荷蓄積層３０５として、窒素元素を含む絶縁膜、例えば、窒化シリコン（Ｓｉ
Ｎｘ）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜、酸化窒化シリコン（ＳｉＯ
ｘＮｙ）（ｘ＞ｙ）膜又はこれらの絶縁膜中に導電性粒子や半導体粒子が含まれた膜で形
成してもよい。例えば、膜中に電荷をトラップする欠陥を有している窒化シリコン膜を１
〜２０ｎｍ、好ましくは１〜１０ｎｍの厚さで形成することができる。

次に、電荷蓄積層３０５を選択的に除去することによって、電荷蓄積層３０６とする（
図１０（Ｂ）参照）。ここでは、後に完成する不揮発性メモリ素子に含まれる半導体膜３
０３の上方に電荷蓄積層３０５が残存するように除去する。

次に、第１の絶縁膜３０４、半導体膜３０３を選択的に除去することによって、半導体
膜３０７ａ、第１の絶縁膜３０７ｂ及び電荷蓄積層３０７ｃが順に積層された積層体３０
７と、島状の半導体膜３０８とを形成する（図１０（Ｃ）参照）。

次に、積層体３０７と半導体膜３０８を覆うように第２の絶縁膜３０９を形成する（図
１０（Ｄ）参照）。

第２の絶縁膜３０９は、ＣＶＤ法やスパッタリング法等で形成した、酸化シリコン、酸
化窒化シリコン、窒化酸化シリコン、ダイヤモンドライクカーボン（ＤＬＣ）などを用い
ることができる。また、スピンコート法や、液滴吐出法、スクリーン印刷法等で形成した
、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エ
ポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂など
からなる単層または積層構造で設けることができる。

次に、第２の絶縁膜３０９を選択的に除去することによって一部を残存させ、電荷蓄積
層３０７ｃと半導体膜３０８の表面を露出させる（図１０（Ｅ）、図１２）。なお、ここ
では、残存した第２の絶縁膜３０９を第２の絶縁膜３１０として表している。第２の絶縁
膜３０９の除去は、上記実施の形態で示したいずれかの方法を用いることができる。

また、第２の絶縁膜３０９は、電荷蓄積層３０６、半導体膜３０８の表面が露出するよ
うに除去し、好ましくは半導体膜３０８の表面と残存した第２の絶縁膜３１０の表面の高
さが一致するように設ける。このように設けた場合、後に形成される絶縁膜や導電膜が積
層体３０７や半導体膜３０８を横断する際に、積層体３０７や半導体膜３０８の端部にお
いて段切れ等が生じるのを抑制することができる。

また、電荷蓄積層３０７ｃ、半導体膜３０８の表面が全面露出するように第２の絶縁膜
３０９を除去することが好ましいが、電荷蓄積層３０７ｃ、半導体膜３０８の表面の少な
くとも一部が露出するように除去すればよい。

なお、半導体膜３０８の表面と第２の絶縁膜３１０の表面とを完全に一致させることが
好ましいが、半導体膜３０８の表面と第２の絶縁膜３１０の表面との高さの差が半導体膜
３０８の高さの値より小さくなるのであれば、第２の絶縁膜３１０の表面の高さを半導体
膜３０８の表面の高さより低く設けてもよいし、高く設けてもよい。なぜなら、このよう
に設けた場合であっても、積層体３０７、半導体膜３０８の端部における段差を緩和する
ことが可能であるためである。

次に、電荷蓄積層３０７ｃ、半導体膜３０８及び第２の絶縁膜３１０上に第３の絶縁膜
３１１を形成する（図１１（Ａ））。

第３の絶縁膜３１１は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化
シリコン、酸化窒化シリコン、窒化酸化シリコン等の絶縁材料を用いて単層又は積層して
形成する。例えば、第３の絶縁膜３１１を単層で設ける場合には、ＣＶＤ法により酸化窒
化シリコン膜又は窒化酸化シリコン膜を５〜５０ｎｍの膜厚で形成する。また、第３の絶
縁膜３１１を３層構造で設ける場合には、第１層目の絶縁膜として酸化窒化シリコン膜を
形成し、第２の絶縁膜として窒化シリコン膜を形成し、第３の絶縁膜として酸化窒化シリ
コン膜を形成する。また、他にも第３の絶縁膜３１１として、ゲルマニウムの酸化物又は
窒化物を用いてもよい。

また、第３の絶縁膜３１１として、上述した方法で用いて形成された絶縁膜に高密度プ
ラズマ処理を行うことによって設けてもよい。例えば、ＣＶＤ法を用いて、酸化窒化シリ
コン膜又は窒化酸化シリコン膜を形成した後に高密度プラズマ処理を用いて酸化処理又は
窒化処理を行うことによって第３の絶縁膜３１１を形成することができる。もちろん、上
述したように酸化処理を行った後に窒化処理をおこなってもよい。ＣＶＤ法やスパッタリ
ング法で形成した絶縁膜に高密度プラズマ処理を行うことによって、当該絶縁膜を緻密な
膜にし、電子やホールのトラップとなる欠陥準位密度を低減することができる。

なお、半導体膜３０７ａの上方に形成された第３の絶縁膜３１１は、後に完成する不揮
発性メモリ素子においてコントロール絶縁膜として機能し、半導体膜３０８の上方に形成
された第３の絶縁膜３１１は、後に完成するトランジスタにおいてゲート絶縁膜として機
能する。

次に、第３の絶縁膜３１１上に、導電膜３１２を形成する（図１１（Ｂ））。

導電膜３１２は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデ
ン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等か
ら選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料の単層
又は積層構造で形成することができる。また、これらの元素を窒化した金属窒化膜で形成
することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表され
る半導体材料により形成することもできる。

ここでは、導電膜３１２を窒化タンタルとタングステンが順に積層された構造で設ける
。また、他にも、導電膜３１２として、金属窒化膜と金属膜を順に積層させた構造で設け
ることができる。

次に、導電膜３１２上にレジスト３１３を選択的に形成し、当該レジスト３１３をマス
クとして、導電膜３１２、第３の絶縁膜３１１、電荷蓄積層３０７ｃ、第１の絶縁膜３０
７ｂを選択的にエッチングして除去する（図１１（Ｃ）、図１３）。ここでは、半導体膜
３０７ａの上方の一部にトンネル絶縁膜として機能する第１の絶縁膜３１４、電荷蓄積層
３１５、コントロール絶縁膜として機能する第３の絶縁膜３１６、ゲート電極として機能
する導電膜３１７を残存させ、半導体膜３０８の上方の一部にゲート絶縁膜として機能す
る第３の絶縁膜３１８、ゲート電極として機能する導電膜３１９を残存させる。

次に、半導体膜３０７ａ、３０８に導電膜３１７、３１９をマスクとして不純物元素を
導入することによって、半導体膜３０７ａにチャネル形成領域３２０ａとソース領域又は
ドレイン領域として機能する不純物領域３２０ｂを形成し、半導体膜３０８にチャネル形
成領域３２１ａとソース領域又はドレイン領域として機能する不純物領域３２１ｂを形成
する。そして、導電膜３１７、３１９、半導体膜３０７ａ、３０８等を覆うように絶縁膜
３２２を形成し、当該絶縁膜３２２上にソース電極又はドレイン電極として機能する導電
膜３２３を選択的に形成する（図１１（Ｄ）、図２１（Ａ）、図１４）。

絶縁膜３２２は、ＣＶＤ法やスパッタリング法等で形成した、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコンなどを用いることができる。また、ポリイミド、ポリアミド
、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、また
はシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構
造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に
相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され
る。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）
が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、
少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。オキサゾール樹脂は、例
えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電
率が低く（常温１ＭＨｚで誘電率２．９）、耐熱性が高く（示差熱熱重量同時測定（ＴＧ
／ＤＴＡ：Ｔｈｅｒｍｏｇｒａｖｉｍｅｔｒｙ−Ｄｉｆｆｅｒｅｎｔｉａｌ Ｔｈｅｒｍ
ａｌ Ａｎａｌｙｓｉｓ）で昇温５℃／ｍｉｎで熱分解温度５５０℃）、吸水率が低い（
常温２４時間で０．３％）材料である。オキサゾール樹脂は、ポリイミド等の比誘電率（
３．２〜３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発
生を抑制し、高速動作を行うことができる。ここでは、絶縁膜３２２として、ＣＶＤ法で
形成した酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）又は窒化酸化
シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）を単層又は積層して形成する。また、さらに、
ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポ
キシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を積層し
て形成してもよい。

導電膜３２３は、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッ
ケル、ネオジウムから選ばれた一種の元素または当該元素を複数含む合金からなる単層構
造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電
膜として、チタンを含有したアルミニウム合金、ネオジウムを含有したアルミニウム合金
などで形成することができる。また、積層構造で設ける場合、例えば、アルミニウム層若
しくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としても
良い。

以上の工程により、不揮発性メモリ素子を有する半導体装置を作製することができる。
なお、上記実施の形態２に示したように、不揮発性メモリ素子において、導電膜３１７、
第３の絶縁膜３１６、電荷蓄積層３１５等の側面に接するようにサイドウォールを設けた
構造としてもよい。

なお、上述した作製工程においては、絶縁膜３０９を形成した（図１０（Ｄ））後、半
導体膜３０８の表面を露出するように絶縁膜３０９の一部を除去して絶縁膜３１０を残存
させているが、図２０に示すように絶縁膜３０９の除去を行ってもよい。以下に、図２０
を参照して説明する。

まず、図１０（Ｄ）に示す構造まで上述した方法を用いて形成する（図２０（Ａ））。

次に、絶縁膜３０９の一部を電荷蓄積層３０７ｃの表面が露出するように除去すること
によって、絶縁膜３１０ａを残存させる（図２０（Ｂ））。この際、半導体膜３０８の表
面は露出しないように絶縁膜３０９の除去を行う。なお、この場合、電荷蓄積層３０７ｃ
と絶縁膜３１０ａの表面の高さが概略一致するように設けると、後に形成される第３の絶
縁膜３１１や導電膜３１２の段切れを防止することができるため好ましい。

次に、電荷蓄積層３０７ｃ及びその近傍に設けられた絶縁膜３１０ａ上にレジスト３２
５を形成し、半導体膜３０８の表面が露出するように当該レジスト３２５に覆われていな
い絶縁膜３１０ａを除去することによって、絶縁膜３１０ｂを残存させる（図２０（Ｃ）
）。なお、この際、半導体膜３０８の表面と絶縁膜３１０ｂの表面の高さが概略一致する
ように設けると、後に形成される第３の絶縁膜３１１や導電膜３１２が半導体膜３０８と
絶縁膜３１０ｂの段差により生じる接続不良（段切れ）を防止することができるため好ま
しい。また、図２０（Ｂ）と図２０（Ｃ）におけるエッチング方法を変えることによって
、絶縁膜３０９を除去する際に、半導体膜３０８の表面を露出させることによる半導体膜
３０８へのダメージを低減することができる。例えば、図２０（Ｂ）においては、電荷蓄
積層３０７ｃがストッパとして機能させてドライエッチングを用いて絶縁膜３０９の除去
を行い、図２０（Ｃ）においては、半導体膜３０８の表面がダメージを受けにくいウェッ
トエッチングを用いて絶縁膜３１０ａの除去を行うことができる。

次に、絶縁膜３１０ａ、３１０ｂ、電荷蓄積層３０７ｃ、半導体膜３０８を覆うように
第３の絶縁膜３１１、導電膜３１２を形成する（図２０（Ｄ））。その後、上述した方法
を用いることによって、不揮発性メモリ素子を有する半導体装置を作製することができる
（図２１（Ｂ））。

このように、図２０に示した方法で形成することにより、不揮発性メモリ素子及び薄膜
トランジスタにおいて、電荷蓄積層３１５の端部、半導体膜３０８の端部において、絶縁
膜３１６、３１８に段切れ等が生じることを防止することができる。

なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことがで
きる。

（実施の形態５）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明
する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して図
面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の
形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ
、電子タグまたは無線チップともよばれる。

まず、本実施の形態で示す半導体装置の上面構造の一例について、図１５（Ａ）を参照
して説明する。図１５に示す半導体装置８０は、メモリ部やロジック部を構成する複数の
薄膜トランジスタ等の素子が設けられた薄膜集積回路１３１と、アンテナとして機能する
導電膜１３２を含んでいる。アンテナとして機能する導電膜１３２は、薄膜集積回路１３
１に電気的に接続されている。

また、薄膜集積回路１３１に薄膜トランジスタを設ける場合には、上記実施の形態で示
した構造を適用することができる。

また、図１５（Ｂ）、（Ｃ）に図１５（Ａ）の断面の模式図を示す。アンテナとして機
能する導電膜１３２は、メモリ部及びロジック部を構成する素子の上方に設ければよく、
例えば、上記実施の形態で示した構造の上方に、絶縁膜１３０を介してアンテナとして機
能する導電膜１３２を設けることができる（図１５（Ｂ））。他にも、アンテナとして機
能する導電膜１３２を基板１３３に別に設けた後、薄膜集積回路１３１と貼り合わせて設
けることができる（図１５（Ｃ））。ここでは、絶縁膜１３０上に設けられた導電膜１３
６とアンテナとして機能する導電膜１３２とが、接着性を有する樹脂１３５中に含まれる
導電性粒子１３４を介して電気的に接続されている。

なお、本実施の形態では、アンテナとして機能する導電膜１３２をコイル状に設け、電
磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限ら
れずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁
波の波長によりアンテナとして機能する導電膜１３２の形状を適宜決めればよい。

例えば、半導体装置８０における信号の伝送方式として、マイクロ波方式（例えば、Ｕ
ＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の
伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電膜の長さ等の形状を適
宜設定すればよく、アンテナとして機能する導電膜を線状（例えば、ダイポールアンテナ
（図１６（Ａ））、平坦な形状（例えば、パッチアンテナ（図１６（Ｂ））またはリボン
型の形状（図１６（Ｃ）、（Ｄ））等に形成することができる。また、アンテナとして機
能する導電膜１３２の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状
またはこれらを組み合わせた形状で設けてもよい。

アンテナとして機能する導電膜１３２は、ＣＶＤ法、スパッタリング法、スクリーン印
刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電
性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａ
ｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、
タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分
とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１３２を形成する場
合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電
性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては
、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム
（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一
つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる
。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤お
よび被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。
代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電膜の形成に
あたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性の
ペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下
）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を
得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよ
く、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーは
んだは、低コストであるといった利点を有している。

次に、本実施の形態で示す半導体装置の動作について説明する。

半導体装置８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路
８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路
８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有してい
る（図１７（Ａ））。高周波回路８１はアンテナ８９より信号を受信して、データ変調回
路８６より受信した信号をアンテナ８９から出力する回路であり、電源回路８２は受信信
号から電源電位を生成する回路であり、リセット回路８３はリセット信号を生成する回路
であり、クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロッ
ク信号を生成する回路であり、データ復調回路８５は受信信号を復調して制御回路８７に
出力する回路であり、データ変調回路８６は制御回路８７から受信した信号を変調する回
路である。また、制御回路８７としては、例えばコード抽出回路９１、コード判定回路９
２、ＣＲＣ判定回路９３および出力ユニット回路９４が設けられている。なお、コード抽
出回路９１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出す
る回路であり、コード判定回路９２は抽出されたコードとリファレンスに相当するコード
とを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３は判定されたコード
に基づいて送信エラー等の有無を検出する回路である。

次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９により
無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電
源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８０が有する各回路に
供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調さ
れる（以下、復調信号）。さらに、高周波回路８１を介してリセット回路８３およびクロ
ック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に
送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定回路９３等
によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶され
ている半導体装置８０の情報が出力される。出力された半導体装置８０の情報は出力ユニ
ット回路９４を通って符号化される。さらに、符号化された半導体装置８０の情報はデー
タ変調回路８６を通って、アンテナ８９により無線信号に載せて送信される。なお、半導
体装置８０を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり
、ＶＳＳはＧＮＤとすることができる。

このように、リーダ／ライタから半導体装置８０に信号を送り、当該半導体装置８０か
ら送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読
み取ることが可能となる。

また、半導体装置８０は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず
電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波又は電源
（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する
。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物
３２２０の側面には半導体装置３２３０が設けられる（図１７（Ｂ））。品物３２２０が
含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の
原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品
に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、
リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該
商品３２６０の検品を行うことができる（図１７（Ｃ））。このように、システムに半導
体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化
を実現する。

なお、上述した以外にも本発明の半導体装置の用途は広範にわたり、非接触で対象物の
履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用
することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容
器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類
、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１８を用
いて説明する。

紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用する
もの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す
（図１８（Ａ））。証書類とは、運転免許証、住民票等を指す（図１８（Ｂ））。無記名
債券類とは、切手、おこめ券、各種ギフト券等を指す（図１８（Ｃ））。包装用容器類と
は、お弁当等の包装紙、ペットボトル等を指す（図１８（Ｄ））。書籍類とは、書物、本
等を指す（図１８（Ｅ））。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１
８（Ｆ））。乗物類とは、自転車等の車両、船舶等を指す（図１８（Ｇ））。身の回り品
とは、鞄、眼鏡等を指す（図１８（Ｈ））。食品類とは、食料品、飲料等を指す。衣類と
は、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類と
は、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶
表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯
電話機等を指す。

紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置８０を設けることによ
り、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り
品、食品類、生活用品類、電子機器等に半導体装置８０を設けることにより、検品システ
ムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品
類等に半導体装置８０を設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用
の間違いを防止することができる。半導体装置８０の設け方としては、物品の表面に貼っ
たり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂か
らなるパッケージなら当該有機樹脂に埋め込んだりするとよい。

このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子
機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効
率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防
止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識
別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を
埋め込むことによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容
易に管理することが可能となる。

なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことがで
きる。

８０ 半導体装置
８１ 高周波回路
８２ 電源回路
８３ リセット回路
８４ クロック発生回路
８５ データ復調回路
８６ データ変調回路
８７ 制御回路
８８ 記憶回路
８９ アンテナ
９１ コード抽出回路
９２ コード判定回路
９３ ＣＲＣ判定回路
９４ 出力ユニット回路
１０６ 絶縁膜
１３０ 絶縁膜
１３１ 薄膜集積回路
１３２ 導電膜
１３３ 基板
１３４ 導電性粒子
１３５ 樹脂
１３６ 導電膜
１５１ トランジスタ
１５２ トランジスタ
２０１ 基板
２０２ 絶縁膜
２０３ 半導体膜
２０４ ゲート絶縁膜
２０５ 導電膜
２０６ 導電膜
２０７ 絶縁膜
２０８ 絶縁膜
２０９ 導電膜
２１１ レジスト
２１２ 不純物領域
２１３ 半導体膜
２１４ ゲート絶縁膜
２１５ 導電膜
２１６ 導電膜
２１７ 絶縁膜
２１８ サイドウォール
２２０ 積層体
２２１ レジスト
２２３ 半導体膜
２２４ ゲート絶縁膜
２２５ 導電膜
２３１ レジスト
２３４ ゲート絶縁膜
２３５ 導電膜
２４４ ゲート絶縁膜
２４５ 導電膜
３０１ 基板
３０２ 絶縁膜
３０３ 半導体膜
３０４ 絶縁膜
３０５ 電荷蓄積層
３０６ 電荷蓄積層
３０７ 積層体
３０８ 半導体膜
３０９ 絶縁膜
３１０ 絶縁膜
３１１ 絶縁膜
３１２ 導電膜
３１３ レジスト
３１４ 絶縁膜
３１５ 電荷蓄積層
３１６ 絶縁膜
３１７ 導電膜
３１８ 絶縁膜
３１９ 導電膜
３２２ 絶縁膜
３２３ 導電膜
３２５ レジスト
９０１ 基板
９０２ 絶縁膜
９０３ 半導体膜
９０４ ゲート絶縁膜
９０５ 導電膜
９０７ 導電膜
２００ａ 薄膜トランジスタ
２００ｂ 薄膜トランジスタ
２０３ａ チャネル形成領域
２０３ｂ 不純物領域
２０３ｃ 不純物領域
２０３ｄ 不純物領域
２１３ａ チャネル形成領域
２１３ｂ 不純物領域
２１３ｄ 不純物領域
２３０ａ 積層体
２３０ｂ 積層体
３０７ａ 半導体膜
３０７ｂ 絶縁膜
３０７ｃ 電荷蓄積層
３１０ａ 絶縁膜
３１０ｂ 絶縁膜
３２００ リーダ／ライタ
３２０ａ チャネル形成領域
３２０ｂ 不純物領域
３２１０ 表示部
３２１ａ チャネル形成領域
３２１ｂ 不純物領域
３２２０ 品物
３２３０ 半導体装置
３２４０ リーダ／ライタ
３２５０ 半導体装置
３２６０ 商品
９０３ａ チャネル形成領域
９０３ｂ 不純物領域
９５３ｂ 不純物領域

Claims (1)

1. 基板上の半導体膜と、
   前記半導体膜上のゲート絶縁膜と、
   前記ゲート絶縁膜上の第１の電荷蓄積層と、
   前記第１の電荷蓄積層上のゲート電極と、
   前記ゲート絶縁膜の側面、前記第１の電荷蓄積層の側面及び前記ゲート電極の側面に接する第１及び第２のサイドウォールと、を有する半導体装置の作製方法であって、
   前記半導体膜は、ＩｎとＧａとＺｎとを含む化合物半導体を有し、
   前記半導体膜は、チャネル形成領域と、第１乃至第４の不純物領域とを有し、
   前記第１の不純物領域は、前記第１のサイドウォールと重なり、
   前記第２の不純物領域は、前記第２のサイドウォールと重なり、
   前記第３の不純物領域と電気的に接続するソース電極を有し、
   前記第４の不純物領域と電気的に接続するドレイン電極を有し、
   前記チャネル形成領域、前記第１及び前記第２の不純物領域は、前記第３の不純物領域と前記第４の不純物領域との間に位置し、
   前記第１及び第２の不純物領域の不純物濃度は、前記第３及び前記第４の不純物領域の不純物濃度より小さく、
   前記ゲート電極と前記第１の電荷蓄積層と前記ゲート絶縁膜とは、前記半導体膜上の絶縁膜と、前記絶縁膜上の第２の電荷蓄積層と、前記第２の電荷蓄積層上の導電膜とを有する積層を、同一のレジストマスクを用いてエッチングすることで形成し、
   前記エッチング後に、前記ゲート電極をマスクとして、前記半導体膜に第１の不純物元素を導入することで、前記チャネル形成領域を形成し、
   前記第１の不純物元素導入後、前記第１及び前記第２のサイドウォールを形成し、
   前記ゲート電極、前記第１及び前記第２のサイドウォールをマスクとして、前記半導体膜に第２の不純物元素を導入することで、前記第１乃至前記第４の不純物領域を形成することを特徴とする半導体装置の作製方法。

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