JP2002184873A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

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semiconductor memory
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紀之 川島
Kenichi Taira
健一 平
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Abstract

(57)【要約】 【課題】 メモリセル毎の電気的特性のばらつきが生じ
にくい不揮発性半導体記憶装置を提供する。 【解決手段】基板１上に設けられる浮遊ゲート電極７を
キャリア捕獲効率の異なる２種類以上の材料によって構
成して、該浮遊ゲート電極７にキャリアを蓄積させてデ
ータを記憶させることで、閾値電圧のあまり変化しない
領域を生じさせ、その変化の小さな部分を回路動作のマ
ージンとして、セルごとのばらつきや高速動作を実現す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】本発明はトンネル絶縁膜上
に浮遊ゲート電極を形成した不揮発性半導体記憶装置と
その製造方法に関し、特に記憶できるデータとして２値
を超えた多値データの記憶が可能な不揮発性半導体記憶
装置とその製造方法に関する。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置の１つと
して、一括消去が可能なフラッシュEEPROMが注目されて
いる。このフラッシュEEPROMのメモリセルは、制御ゲー
ト電極とチャンネルが形成される基板との間に、周囲と
は絶縁された浮遊ゲート（フローティングゲート）電極
を配設したMOSトランジスタ構成を有している。そして
浮遊ゲートにおける電荷の有無に応じてトランジスタの
閾値電圧が変化し、その閾値電圧の変化に応じて読み出
しが可能とされる。
【０００３】ところで、トランジスタの閾値電圧に応じ
たオン状態とオフ状態の２状態だけを区別するのではな
く、１つにセルで１ビットすなわち“０”と“１”の２
値の状態よりも多くの状態を記憶する多値メモリセルを
利用する技術が開発されてきている。このような多値メ
モリセルの構造としては、例えば特開平１１−１４４８
０号公報に記載されるような浮遊ゲート電極に蓄積され
る電荷の量の違いから、４種類の閾値を有する４種類の
記憶状態とする技術や、或いは特開平１１−１７０３７
号公報に記載されるような２つの浮遊ゲート電極をソー
ス・ドレイン間のチャンネル上に絶縁膜で分離しながら
並列して形成し、２つの浮遊ゲート電極にそれぞれ設け
られた制御電極を利用して個別に電荷を蓄積させて多値
データを記憶させるメモリセルなどがある。
【０００４】図１６と図１７は、それぞれ従来の多値メ
モリセルへの書き込み時の閾値電圧の変化を示したグラ
フであり、図１６では書き込み電圧を増加させること
で、閾値電圧が高く設定されることを示しており、図１
７では書き込み時間を長くさせることで、閾値電圧が高
く設定されることを示している。図１６に示すように、
閾値電圧は破線で示すようにデータ（００）、（１
０）、（０１）、（１１）に対応して４値に区分され
る。
【０００５】
【発明が解決しようとする課題】上述のような多値メモ
リセル技術においては、データの書き込みをした際にベ
リファイ（検証）回路によって、適切な書き込みがなさ
れているか否か確認され、適切な書き込みが選択されて
いるメモリセルのすべてについて行われるまでベリファ
イ動作が反復される。浮遊ゲート電極に蓄積される電荷
の量の違いから４種類の閾値電圧を得る場合では、ベリ
ファイ回路によって精度の高い検証動作が必要となり、
センスアンプなどの周辺回路の規模が増大したり、複雑
な回路が必要となってしまう。また、精密な閾値電圧の
制御ができない場合では、ベリファイ動作の繰り返しが
長くなり、実質的な書き込み時間が増大する。
【０００６】図１６を参照して、この点について説明す
ると、閾値電圧のうちの中間のレベル（データ（１０）
とデータ（０１））では書き込み電圧に対して立ち上が
りが急峻な点たとえば電圧Ｖｐ１０を正確に与える必要
があり、すこし高い電圧を与えた場合では閾値電圧が次
のデータ（０１）にずれてしまって誤った書き込みとな
り、問題を生ずることになる。図１７においても同様
に、中間のレベルなどは書き込み時間に対して一定の適
正な範囲が決められることになり、その範囲を逸脱して
データの書き込みを行った場合では、誤った書き込みが
生じ、また、メモリセル毎のばらつきが生じた場合では
その均一性が失われることになる。
【０００７】また、２つの浮遊ゲート電極を並べて形成
する多値メモリセルにおいても、製造上の工程数の増大
だけではなく、膜厚やチャンネル長の不均一性に起因し
て、同一の書き込みや消去を行った場合でも、各メモリ
セル毎にばらつきが生じやすい。したがって同様にベリ
ファイ回路によって高精度の検証動作が必要となり、ベ
リファイ動作の繰り返しから書き込み時間が長くなる。
【０００８】そこで、本発明は浮遊ゲート電極にキャリ
アを蓄積してデータを記憶する不揮発性半導体記憶装置
において、メモリセル構造部の膜厚、サイズ、あるいは
膜質のばらつきなどに起因するメモリセル毎の電気的特
性のばらつきが生じにくい不揮発性半導体記憶装置を提
供することを目的とし、特に、２値を超える多値のデー
タの記憶をメモリセルのばらつきの影響を小さくしなが
ら行って且つ書き込み時間なども短時間化できるような
不揮発性半導体記憶装置の提供を目的とする。また、本
発明の第２の目的はそのようなばらつきに強い構造の不
揮発性半導体記憶装置を製造する方法を提供することに
ある。
【０００９】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、基板上に設けられたキャリア捕獲効率の異
なる２種類以上の材料から構成された浮遊ゲート電極に
キャリアを蓄積させてデータを記憶させることを特徴と
する。
【００１０】上述の本発明の不揮発性半導体記憶装置に
おける浮遊ゲート電極は、例えば、キャリア捕獲効率の
比較的低い膜とキャリア捕獲効率の比較的高い膜の組み
合わせから構成することができ、キャリア捕獲効率の比
較的低い膜をキャリア発生領域に近い位置に配設し、キ
ャリア捕獲効率の比較的高い膜をキャリア発生領域に遠
い位置に配設できる。また、これらのキャリア捕獲効率
の異なる２種類以上の材料膜が積層した構造を有してい
ても良い。さらに、上述の浮遊ゲート電極は２値のデー
タの記憶に使用することも可能であるが、２値を超える
状態を記憶して多値データの記憶をするように構成して
も良い。
【００１１】本発明の他の不揮発性半導体記憶装置は、
浮遊ゲート電極にキャリアを蓄積させることで閾値電圧
を変化させてデータを記憶させる不揮発性半導体記憶装
置において、書き込み電圧及び書き込み時間の少なくと
もどちらか一方に対する閾値電圧の変化が変曲点を含ん
だ非線形であることを特徴とする。
【００１２】本発明の不揮発性半導体記憶装置の製造方
法は、半導体基板又は絶縁基板上の薄膜半導体層上に、
トンネル絶縁膜、第１浮遊ゲート電極材料層、該第１浮
遊ゲート電極材料層とはキャリア捕獲効率の異なる第２
浮遊ゲート電極材料層、層間絶縁層、および制御ゲート
電極層が順次積層され、前記トンネル絶縁膜から制御ゲ
ート電極層までを所要のゲート形状に加工した後、前記
半導体基板又は前記薄膜半導体層に前記ゲート形状を反
映したソース・ドレイン領域を形成することを特徴とす
る。
【００１３】本発明の不揮発性半導体記憶装置において
は、キャリア捕獲効率の異なる２種類以上の材料から構
成された浮遊ゲート電極にキャリアが捕獲される際に、
一方のキャリア捕獲効率の比較的に高い材料層に、キャ
リアが当初集まり、次いでキャリア捕獲効率の比較的に
高い材料層が飽和してきたところで、キャリア捕獲効率
の比較的に低い材料層にキャリアが蓄積される。したが
って、キャリアが主に蓄積される場所が移動する過渡期
においては、書き込み時間や書き込み電圧に対しての閾
値電圧の変化が滑らかな曲線とはならず、変曲点を伴っ
た或いは書き込み時間や書き込み電圧に対して閾値電圧
のあまり変化しない領域が現れることになる。この書き
込み時間や書き込み電圧に対して閾値電圧のあまり変化
しない領域では、それだけ書き込み時間や書き込み電圧
のマージンを大きくとることができ、それほど精密な書
き込み制御が不要となる。
【００１４】また、本発明の不揮発性半導体記憶装置の
製造方法では、互いにキャリア捕獲効率の異なる第１浮
遊ゲート電極材料層と第２浮遊ゲート電極材料層を同時
に同じマスクを用いてパターニングでき、これらのサイ
ズの相違によるばらつきは生じない。従って、異なるキ
ャリア捕獲効率の浮遊ゲート電極材料層を形成すること
による書き込み時間や書き込み電圧のマージン確保の利
点と相俟って、更にメモリセル間の書き込み電圧などに
強い構造の素子を提供できる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
【００１６】［第１の実施形態］図１に本実施形態の不
揮発性半導体記憶装置の一例を示す。図１は不揮発性半
導体記憶装置のメモリセル構造を示す断面図であり、当
該不揮発性半導体記憶装置には図１に示す構造のメモリ
セルが複数形成されるが、簡単のため１つのメモリセル
について説明する。
【００１７】基板１上におよそ膜厚５nmのトンネル酸化
膜２がＣＶＤ法などによって形成され、その上に第１浮
遊ゲート電極材料層としてシリコン酸化膜３と、第２浮
遊ゲート電極層としてシリコン窒化膜４が形成されてい
る。基板１は一例として絶縁基板上に半導体薄膜を形成
した構造が使用されるが、後述するようなシリコンなど
の半導体単結晶基板であっても良い。また、基板１には
図示しないソース・ドレイン領域がゲート電極の両側部
にそれぞれ形成され、ソース・ドレイン領域の間の領域
がチャンネル領域となる。
【００１８】第１浮遊ゲート電極材料層としてのシリコ
ン酸化膜３は、後述するような工程によって析出する微
粒子のシリコン粒やシリコンクラスターが散在する構造
を有している。このシリコン酸化膜３は例えば膜厚１５
nmを有している。このシリコン微粒子を含有するシリコ
ン酸化膜３上には、例えば膜厚１０nmのシリコン窒化膜
４が第２浮遊ゲート電極材料層として積層されている。
すなわち、トンネル酸化膜２上に形成される浮遊ゲート
電極７はキャリア捕獲効率の比較的低いシリコン酸化膜
３とキャリア捕獲効率の比較的高いシリコン窒化膜４の
組み合わせから構成されている。ここでキャリア捕獲効
率とは、キャリアの材料層への蓄積し易さを示した値で
あり、キャリア捕獲効率としてキャリア捕獲断面積を用
いた場合では、異なる２種類の材料層の一例として一方
のキャリア捕獲断面積を１０−１ ２ｃｍ２以上とし、他
方のキャリア捕獲断面積を１０−１８ｃｍ２以下とする
ような設定も可能である。
【００１９】本実施形態では、第１浮遊ゲート電極材料
層としてのシリコン酸化膜３と第２浮遊ゲート電極材料
層としてのシリコン窒化膜４が積層される構造となって
いるが、第１浮遊ゲート電極材料層と第２浮遊ゲート電
極材料層は積層構造に限定されず、各材料層が混在する
ような構造であっても良く、浮遊ゲート領域をブロック
毎に区分しながら存在するような構造であっても良い。
また、浮遊ゲート電極を構成するキャリア捕獲効率の異
なる材料層も２種類に限らず、３種類以上としても良
い。
【００２０】浮遊ゲート電極材料層は、本実施形態にお
いてはシリコン微粒子を含有するシリコン酸化膜３とシ
リコン窒化膜４によって形成されているが、これ以外に
も例えばポリシリコン膜、アモルファスシリコン膜、シ
リコン窒化膜、シリコン酸化膜、シリコンゲルマニウム
膜、これらの膜にシリコン、ゲルマニウム若しくはシリ
コンゲルマニウムの微粒子が含有された膜、又はこれら
の非化学量論的組成の膜の２つ以上を組み合わせて構成
された膜などによって形成される。非化学量論的組成の
膜とは、ある材料層の化学量論的組成からずれた組成を
有する膜であり、例えばシリコン酸化膜であればシリコ
ン原子や酸素原子の量がシリコン１に対して酸素２の割
合からずれている場合である。
【００２１】浮遊ゲート電極７を構成する２種類の膜
は、キャリア捕獲効率の比較的低い膜をキャリア発生領
域に近い位置に配設し、キャリア捕獲効率の比較的高い
膜をキャリア発生領域に遠い位置に配設するように構成
できる。本実施形態においては、トンネル酸化膜２の上
にキャリア捕獲効率の比較的低いシリコン酸化膜３が積
層され、さらにそのシリコン酸化膜４の上にキャリア捕
獲効率の比較的高いシリコン窒化膜４が形成される。仮
にキャリア捕獲効率の比較的高い膜をキャリア発生部に
近いところに配設した場合では、初めにキャリア捕獲効
率の比較的高い膜にキャリアが多く蓄積され、それから
更にキャリア捕獲効率の比較的低い膜のキャリアが向か
うようなことが起き難くなる。このため書き込み電圧や
書き込み時間に対して閾値電圧の変化が小さくなるよう
な現象が起き難くなり、メモリセルのばらつきの影響を
受けやすくなる。例えば、キャリアが電子の場合は、ｎ
ＭＯＳ型の構成をメモリセルがとることになり書き込み
時にはドレイン領域から浮遊ゲート電極７に電子が流れ
ることになる。このため、キャリア捕獲効率の比較的低
い膜をよりドレイン側に近く配し、キャリア捕獲効率の
比較的高い膜をドレイン側から遠くに配するようにして
も良い。
【００２２】このようなシリコン微粒子を含有するシリ
コン酸化膜３とシリコン窒化膜４によって構成される浮
遊ゲート電極７の上部には、更にゲート酸化膜としての
シリコン酸化膜５が積層され、さらにそのシリコン酸化
膜５上に制御ゲート電極６が形成される。
【００２３】図２と図３は本実施形態の不揮発性半導体
記憶装置の書き込み時の挙動を示すグラフである。図２
は従来例を説明した図１６と対比することが、本実施形
態の不揮発性半導体記憶装置を理解する上で望ましく、
また図３は従来例を説明した図１７と対比することが、
本実施形態の不揮発性半導体記憶装置を理解する上で望
ましい。
【００２４】先ず、本実施形態の不揮発性半導体記憶装
置の各メモリセルに書き込みを行う場合では、ソース領
域と制御ゲート電極６の間に０から２５Ｖ程度の電圧を
印加することで、トンネル酸化膜２を通過するＦｏｗｌ
ｅｒ‐Ｎｏｌｄｈｅｉｍ電流が流れ、浮遊ゲート電極７
にキャリアである電子を注入することができる。閾値電
圧を変化させるためには、通常の書き込み電圧を制御す
る方法の他に、たとえば書き込み時間を制御する方法も
考えられるが、本実施形態の不揮発性半導体記憶装置に
おいては、それぞれの制御が有効である。
【００２５】図２に示すように、書き込み電圧Ｖｐを変
化させていった場合では、低い書き込み電圧Ｖｐの範囲
では閾値電圧が余り上がらず、ある電圧から書き込み電
圧に対する閾値電圧が上昇し、次いで書き込み電圧Vpが
上昇しても閾値電圧がほとんど変化しない領域P１（図
中、代表点で示す。）が現れる。この領域P１の周囲で
は多少書き込み電圧が変動した場合であっても閾値電圧
がほとんど変化しないことから、略一定の書き込みが行
われるとともに、この部分がマージンとして機能するた
めメモリセルのばらつきにも強い構造が作られている。
閾値電圧がほとんど変化しない領域P１を過ぎたところ
で再び書き込み電圧Vpに対する閾値電圧が上昇して、高
い閾値電圧が得られることになる。
【００２６】このような書き込み電圧Vpが上昇しても閾
値電圧がほとんど変化しない領域P １が現れることが、
本実施形態の特徴であり、従来のグラフである図１６と
比較することでその差が歴然とする。この領域P１につ
いてのキャリアの挙動を説明すると、仮説ではあるが、
初めに書き込み電圧Vpが上昇していった時には、キャリ
ア捕獲効率の比較的高いシリコン窒化膜４にキャリアで
ある電子が多く蓄積されていき、シリコン窒化膜４での
電子の蓄積が飽和し始めたところで、それからキャリア
捕獲効率の比較的低いシリコン酸化膜３へ電子が向か
う。この主たる捕獲先がシリコン窒化膜４からシリコン
酸化膜３に移行するところが、書き込み電圧Vpが上昇し
ても閾値電圧がほとんど変化しない領域P１となって現
れる。領域P １は、非線形な書き込み特性の曲線で変曲
点を与える領域でもあり、キャリアの挙動によってこの
ような変曲点が形成される。
【００２７】図３は書き込み時間に対する閾値電圧の変
化を示した図であり、書き込み時間を増加させていった
場合では、短い書き込み時間の範囲では閾値電圧が徐々
に上昇するが、やがて書き込み時間に応じて閾値電圧が
ほとんど変化せずむしろマイナスの傾きを示す領域P２
（図中、代表点で示す。）が現れる。この領域P２の周
囲では多少書き込み電圧が変動した場合であっても閾値
電圧があまり変化しないことから、略一定の書き込みが
行われるとともに、この部分がマージンとして機能する
ためメモリセルのばらつきにも強い構造が作られてい
る。閾値電圧があまり変化しない領域P２を過ぎたとこ
ろで再び書き込み時間に対する閾値電圧が上昇して、高
い閾値電圧が得られることになる。
【００２８】この書き込み時間に対するキャリアの挙動
も書き込み電圧を変化させて行った場合のキャリアの挙
動と同様に説明できる。すなわち、仮説ではあるが、書
き込み時間が増加していった時には、当初キャリア捕獲
効率の比較的高いシリコン窒化膜４にキャリアである電
子が多く蓄積されていき、シリコン窒化膜４での電子の
蓄積が飽和し始めたところで、それからキャリア捕獲効
率の比較的低いシリコン酸化膜３へ電子が向かう。この
主たる捕獲先がシリコン窒化膜４からシリコン酸化膜３
に移行するところが、書き込み時間が増加しても閾値電
圧がほとんど変化しない領域P２となって現れる。この
本実施形態の時間に対する書き込み特性は従来のグラフ
である図１７と比較することでその差が明確となる。
【００２９】このような閾値電圧があまり変化しない領
域P１、P2を有する特性を示す本実施形態の不揮発性半
導体記憶装置は、各メモリセルを従来からの2値を記憶
するように動作させることもでき、あるいは3値以上の
多値メモリセルとして動作させることもできる。２値を
記憶するメモリセルとして動作させる場合は、閾値電圧
があまり変化しない領域P１、P2で“０”と“１”を区
別するスレッショルドレベルとすることができ、その場
合は領域P１、P2がそれぞれマージンとして機能して、
書き込み電圧や書き込み時間を明確に２分でき、したが
って書き込み電圧の精密な制御は不要となる。また、本
実施形態の不揮発性半導体記憶装置は、多値メモリセル
を制御するものであっても良く、例えば、閾値電圧があ
まり変化しない領域P１、P2を中間値とするような３値
を記憶するメモリセル構造とすることができる。この３
値のメモリセルにおいては、閾値電圧があまり変化しな
い領域P１、P2を含んだ中間値が書き込み電圧や書き込
み時間を十分に確保していることから、２値の場合と同
様に同様に書き込み電圧の精密な制御は不要となる。
【００３０】本実施形態の不揮発性半導体記憶装置は、
３値までではなく、数種類のキャリア捕獲効率の異なる
材料層を組み合わせることで、図４に示すように、例え
ば閾値電圧に応じたレベルの差から（１１）、（１
０）、（０１）、（００）の４値をとるように構成する
ことも可能である。すなわち図４に示すように２つの閾
値電圧があまり変化しない領域を利用することで４値の
メモリセルが実現される。数種類のキャリア捕獲効率の
異なる材料層を組み合わせることに限定されず、キャリ
ア捕獲効率の異なる材料層の位置や厚みあるいは積層構
造の工夫、キャリアの捕獲を増強する層や鈍らせる層の
形成または不純物の導入、さらには制御電圧の最適化な
どによっても、４値以上のメモリセルとしても機能させ
ることが可能である。４値以上のメモリセルとして動作
させる場合であっても、閾値電圧があまり変化しない領
域を含んだ中間値が書き込み電圧や書き込み時間を十分
に確保することになり、２値の場合と同様に同様に書き
込み電圧の精密な制御は不要となるため、均一な書き込
み動作を容易に行うことが可能となる。
【００３１】本願の発明者らは、このような本実施形態
の不揮発性半導体記憶装置の動作確認実験を行ってお
り、その結果を図５と図６に示す。動作確認実験に使用
した記憶装置のメモリセルは図１の構造を有し、トンネ
ル酸化膜上に第１浮遊ゲート電極材料層としてのシリコ
ン酸化膜と第２浮遊ゲート電極材料層としてのシリコン
窒化膜が積層される構造を有しており、さらにゲート酸
化膜を介して制御ゲート電極が形成された構造となって
いる。第１浮遊ゲート電極材料層としてのシリコン酸化
膜にはシリコン微粒子が含まれている。
【００３２】図５は書き込み電圧Vpを変化させていった
場合の実験結果を示すグラフである。この書き込み電圧
に対する特性のグラフは、書き込み時間を約１秒に固定
して閾値電圧のシフトを電圧値で計測したものである。
結果は、書き込み電圧がおよそ１５Ｖ近辺となるところ
で閾値電圧のシフト量が急激に大きくなり、シフト量３
Ｖまで大きくなるが、そこから書き込み電圧がおよそ１
８Ｖとなるところまでは、閾値電圧（のシフト量）があ
まり変化しない領域が現れる。そして書き込み電圧が１
８Ｖを越えた領域では、また書き込み電圧の上昇にした
がって閾値電圧のシフト量が増加する。このように動作
確認実験においても、本実施形態の不揮発性半導体記憶
装置ではまず書き込み電圧の変化に対して閾値電圧があ
まり変化しない領域の存在が確認されている。
【００３３】次に図６では、書き込み時間を変化させて
いった場合の閾値電圧のシフト量を示している。この書
き込み時間に対する特性のグラフは、書き込み電圧を約
１９Ｖに固定して閾値電圧のシフトを電圧値で計測した
ものである。結果は、書き込み時間がおよそ０．０１秒
を越えるあたりまでは、書き込み時間の増加に伴って略
直線状に閾値電圧のシフト量が増大する。ところが書き
込み時間がおよそ０．０１秒を越えておよそ１秒の領域
に達するまで、書き込み時間に対する閾値電圧のシフト
量は増大することなくむしろ減少する。そして、書き込
み時間がおよそ１秒を越える領域では再び閾値電圧のシ
フト量が増大する。このように書き込み時間に対する挙
動としては、閾値電圧があまり変化しない領域の１つの
形態として閾値電圧がマイナスの傾きをもって変化する
すなわち閾値電圧が減少する領域の存在が確認されてい
る。
【００３４】ここで書き込み時間に対する閾値電圧のシ
フト量は一部の領域において増大することなくむしろ減
少する点について仮説ながら説明を加える。図７はメモ
リセル構造の断面方向におけるポテンシャル図である。
図７においてトンネル酸化膜（ＳｉＯ２）はシリコン
（Ｓｉ）に隣接するポテンシャル障壁部として描かれて
おり、書き込み動作の場合にはトンネル酸化膜を図中矢
印ＪＦＮで示すようにトンネルしながら、シリコン酸化
膜（ＳｉＯｘ）を越えてポテンシャルＷＮを有するシリ
コン窒化膜（ＳｉＮ）に電子が到達し、そこで蓄積され
る。なお、ポテンシャルＷＣはシリコン微粒子のポテン
シャルに対応する。この時シリコン窒化膜（ＳｉＮ）の
トラップ準位Ｌｓに電子が捕獲されるのに伴い、シリコ
ン窒化膜のポテンシャルが持ち上がり、注入電流（Ｊ
ＦＮ）が減少する。よって電子の捕獲よりもシリコン窒
化膜中の電子の再分布によって閾値電圧変化が支配され
ている領域が存在する。つまり捕獲された電子がゲート
方向に向かって再分布するため閾値電圧が一時的に減少
している。もしくはシリコン窒化膜のポテンシャルが持
ち上がることにより、ゲート酸化膜に印加される電界が
強まり、電流Ｊｇによってゲート方向に捕獲された電子
が抜けているために閾値電圧が減少していることが考え
られる。
【００３５】上述のように本実施形態の不揮発性半導体
記憶装置においては、キャリア捕獲効率の異なる２種類
以上の材料から構成された浮遊ゲート電極によって、書
き込み電圧の変化に対して閾値電圧があまり変化しない
領域が生成され、所定電圧を加えながらの書き込み時間
の変化に対しては閾値電圧がむしろ減少するような領域
が存在する。したがって、キャリア捕獲効率の異なる２
種類以上の材料からなる浮遊ゲート電極を組み合わせた
メモリセル構造によって、書き込み電圧や時間の精密な
制御は不要となり、均一な書き込み動作を容易に行うこ
とが可能となる。また、換言すれば、メモリセルごとの
ばらつきが回路動作の上で問題とならなくなるように動
作マージンを確保することが容易であり、周辺回路の規
模や負荷を減らして、高速書き込みなどが可能となる。
【００３６】[第２の実施形態]次に図８を参照しなが
ら、第２の実施形態の不揮発性半導体記憶装置について
説明する。当該不揮発性半導体記憶装置には図８に示す
構造のメモリセルが複数形成されるが、簡単のため１つ
のメモリセルについて説明する。
【００３７】図８に示すように、単結晶シリコンなどの
半導体基板２１の表面に、熱酸化により形成された膜厚
１０ｎｍのトンネル酸化膜２４を介し、第１浮遊ゲート
電極であるポリシリコン膜２６と、さらに膜厚１０ｎｍ
のシリコン酸化膜２７を介し、第２浮遊ゲート電極であ
るシリコン窒化膜２８とが積層されている。この積層構
造においてポリシリコン膜２６とシリコン窒化膜２８が
互いにキャリア捕獲効率の異なる材料層を構成してい
る。シリコン窒化膜２８のさらに上部にはシリコン酸化
膜２９を介して制御電極３０が形成されている。この制
御電極３０は、基板２１若しくはソース・ドレイン領域
２２、２３に対する書き込み電圧や消去電圧を印加する
ための電極であり、たとえばポリシリコン層をパターン
ニングして形成されるが、タングステンシリサイド膜を
成膜するようにしても良い。
【００３８】ソース・ドレイン領域２２、２３は、半導
体基板２１の表面にゲート部分を形成した後に、ｎ型ド
ーパント例えば燐、砒素などのイオン注入などの方法で
ゲート電極と自己整合的に形成されており、ソース・ド
レイン領域２２、２３の間の半導体基板２１の表面部分
がチャンネル領域２５となる。制御電極３０からトンネ
ル酸化膜２４にかけての側壁部には、全面のＣＶＤ法な
どによって形成されたシリコン酸化膜をＲＩＥ（反応性
イオンエッチング）でエッチングすることで形成された
サイドウォール３１、３１が形成される。図示を省略し
ているが、ソース・ドレイン領域２２、２３には開口部
が形成されて電極の取出しが行われる。
【００３９】このようなメモリセル構造を有する本実施
形態の不揮発性半導体記憶装置においては、キャリア捕
獲効率の異なる２種類以上の材料からなる浮遊ゲート電
極として、ポリシリコン膜２６とシリコン窒化膜２８が
用いられており、書き込み電圧を上げていった場合で
は、初めにキャリア捕獲効率の高い膜の方にキャリアで
ある電子が蓄積され、キャリア捕獲効率の高い膜の方が
飽和し始めたところでキャリア捕獲効率の低い膜に電子
が集められる。上述の第１の実施形態と同様に閾値電圧
がほとんど変化しない領域が現れることになり、その部
分が書き込み時のマージンとして機能することから、精
密な書き込み電圧の制御をしなくとも確実な書き込みが
可能となり、その結果ベリファイ回路の構成も簡単にな
ると共に、実質的な高速書き込みが実現される。
【００４０】書き込み動作は、具体的には半導体基板２
１の電位若しくはソース領域の電位を０Ｖ（接地電位）
とし、制御電極３０におよそ１２Ｖ程度の電圧を印加す
れば良い。制御電極３０が１２Ｖの電圧を受けると、基
板から浮遊ゲート電極に向かってＦｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍ電流が流れ、それぞれポリシリコン膜２６と
シリコン窒化膜２８に電子が注入される。ソース領域２
２を接地しながら、制御電極３０とドレイン領域２３に
それぞれ５Ｖを印加することで、ホットエレクトロンに
よる書き込みを行っても良い。
【００４１】このような書き込み動作を行った時では、
図２や図３に示したものと同様の書き込み特性が得られ
ることになる。すなわち、本実施形態の書き込み特性で
は閾値電圧がほとんど変化しない領域が書き込み時のマ
ージンとして機能する。このため精密な書き込み電圧の
制御をしなくとも確実な書き込みが可能となり、その結
果ベリファイ回路の構成も簡単になると共に、実質的な
高速書き込みが実現されることになる。
【００４２】また、互いにキャリア捕獲効率の異なる材
料層を構成するポリシリコン膜２６とシリコン窒化膜２
８は同じ電極形状を有し、同じフォトリソグラフィのマ
スクを用いてパターンニングされることから、ポリシリ
コン膜２６とシリコン窒化膜２８の間にはサイズのばら
つきがなく、メモリセルの動作をさらに安定させること
ができる。
【００４３】なお、上述の実施形態では、2種類のキャ
リア捕獲効率の異なる材料層としてポリシリコン膜２６
とシリコン窒化膜２８が形成されているが、他の材料層
との組み合わせも可能である。たとえば、ポリシリコン
膜とシリコン窒化膜に加えて若しくは代えて、アモルフ
ァスシリコン、絶縁膜中にシリコン微粒子を含有する
膜、シリコンゲルマニウム膜などを用いることができ
る。同じシリコン窒化膜やシリコン酸化膜などでも膜質
の違いに起因する捕獲断面積やトラップ密度が異なる場
合は浮遊ゲート電極を構成する他の材料層として利用で
きる。また、本実施形態の不揮発性半導体記憶装置は、
数種類のキャリア捕獲効率の異なる材料層を組み合わせ
ることで、４値以上の多値メモリセル構成とすることも
可能である
【００４４】［第３の実施形態］本実施形態の不揮発性
半導体記憶装置は、ＴＦＴ（薄膜トランジスタ）型のメ
モリセルを構成した例であり、図９を参照しながら説明
する。
【００４５】図９は本実施形態の不揮発性半導体記憶装
置のメモリセル部分の断面図であり、石英やサファイ
ヤ、ガラスなどの絶縁材料からなる絶縁基板４１の表面
に、結晶化された薄膜半導体層４２が形成されており、
その上にＣＶＤ法などによってトンネル酸化膜４５が形
成されている。このトンネル酸化膜４５上には、第２の
実施形態と同様に、第１浮遊ゲート電極であるポリシリ
コン膜４６と、さらに膜厚１０ｎｍのシリコン酸化膜４
７を介し、第２浮遊ゲート電極であるシリコン窒化膜４
８とが積層されている。この積層構造においてポリシリ
コン膜４６とシリコン窒化膜４８が互いにキャリア捕獲
効率の異なる材料層を構成している。シリコン窒化膜４
８のさらに上部にはシリコン酸化膜４９を介して制御電
極５０が形成されている。この制御電極５０は、ソース
・ドレイン領域４３、４４に対する書き込み電圧や消去
電圧を印加するための電極であり、たとえばポリシリコ
ン層をパターンニングして形成されるが、タングステン
シリサイド膜を成膜するようにしても良い。
【００４６】ソース・ドレイン領域４３、４４は、第２
の実施形態と同様に、ｎ型ドーパント例えば燐、砒素な
どのイオン注入などの方法でゲート電極と自己整合的に
形成されており、ソース・ドレイン領域４３、４４の間
の薄膜半導体層４２の表面部分がチャンネル領域とな
る。制御電極５０からトンネル酸化膜４５にかけての側
壁部には、全面のＣＶＤ法などによって形成されたシリ
コン酸化膜をＲＩＥ（反応性イオンエッチング）でエッ
チングすることで形成されたサイドウォールが形成され
る。図示を省略しているが、ソース・ドレイン領域４
３、４４には開口部が形成されて電極の取出しが行われ
る。
【００４７】このようなメモリセル構造を有する本実施
形態の不揮発性半導体記憶装置においては、第２の実施
形態と同様に、キャリア捕獲効率の異なる２種類以上の
材料からなる浮遊ゲート電極として、ポリシリコン膜４
６とシリコン窒化膜４８が用いられており、書き込み電
圧を上げていった場合では、初めにキャリア捕獲効率の
高い膜の方にキャリアである電子が蓄積され、キャリア
捕獲効率の高い膜の方が飽和し始めたところでキャリア
捕獲効率の低い膜に電子が集められる。上述の第１の実
施形態と同様に閾値電圧がほとんど変化しない領域が現
れることになり、その部分が書き込み時のマージンとし
て機能することから、精密な書き込み電圧の制御をしな
くとも確実な書き込みが可能となり、その結果ベリファ
イ回路の構成も簡単になると共に、実質的な高速書き込
みが実現される。
【００４８】本実施形態の不揮発性半導体記憶装置はＴ
ＦＴ構造であるため、ＴＦＴを用いた他の素子と同一基
板上に形成する場合に特に有効である。また、ガラス基
板や石英基板などの絶縁基板４１上に形成する場合に
は、アモルファスシリコンをＣＶＤ法などによって成膜
し、たとえば窒素雰囲気での高温の熱処理やエキシマレ
ーザーアニールによって成膜したアモルファスシリコン
を結晶化する。結晶化した薄膜半導体層４２をＲＩＥな
どによって素子分離し、ＣＶＤによってトンネル酸化膜
４５を形成し、次いで、ポリシリコン膜４６と、シリコ
ン酸化膜４７と、シリコン窒化膜４８とを形成し、さら
にシリコン酸化膜４９と制御電極５０を積層する。
【００４９】また、互いにキャリア捕獲効率の異なる材
料層を構成するポリシリコン膜４６とシリコン窒化膜４
８は同じ電極形状を有し、同じフォトリソグラフィのマ
スクを用いてパターンニングされることから、ポリシリ
コン膜４６とシリコン窒化膜４８の間にはサイズのばら
つきがなく、メモリセルの動作をさらに安定させること
ができる。
【００５０】なお、上述の実施形態では、2種類のキャ
リア捕獲効率の異なる材料層としてポリシリコン膜４６
とシリコン窒化膜４８が形成されているが、他の材料層
との組み合わせも可能である。たとえば、ポリシリコン
膜とシリコン窒化膜に加えて若しくは代えて、アモルフ
ァスシリコン、絶縁膜中にシリコン微粒子を含有する
膜、シリコンゲルマニウム膜などを用いることができ
る。同じシリコン窒化膜やシリコン酸化膜などでも膜質
の違いに起因する捕獲断面積やトラップ密度が異なる場
合は浮遊ゲート電極を構成する他の材料層として利用で
きる。また、本実施形態の不揮発性半導体記憶装置は、
数種類のキャリア捕獲効率の異なる材料層を組み合わせ
ることで、４値以上の多値メモリセル構成とすることも
可能である
【００５１】［第４の実施形態］第４の実施形態は不揮
発性半導体記憶装置の製造方法の例であり、特にシリコ
ン微粒子を含有するシリコン酸化膜を形成した製造方法
の例である。図１０の（ａ）〜（ｃ）及び図１１の
（ａ）、（ｂ）を参照しながら本実施形態をその工程に
したがって説明する。
【００５２】まず、図１０の（ａ）に示すように、ｐ型
の単結晶のシリコン基板６１をＬＯＣＯＳなどによって
素子分離を行い、熱酸化法によってトンネル酸化膜６２
をシリコン基板６１の基板主面に形成する。次にＣＶＤ
法によって、非化学量論的組成のシリコン酸化膜６３を
堆積させる。
【００５３】続いて、図１０の（ｂ）に示すように、非
化学量論的組成のシリコン酸化膜６３を堆積させて成膜
したところで、窒素雰囲気中で例えば８００℃から１０
００℃の熱処理を加える。この熱処理によってシリコン
酸化膜６４には、数ナノメートル程度のシリコン微粒子
６５が析出される。シリコン微粒子６５を含有するシリ
コン酸化膜６４は第１浮遊ゲート電極として機能する。
【００５４】このようなシリコン微粒子６５を含有する
シリコン酸化膜６４上に、図１０の（ｃ）に示すよう
に、さらにシリコン窒化膜６６を積層する。このシリコ
ン窒化膜６６はたとえばＣＶＤ法によって形成される
が、同じシリコン窒化膜でもＣＶＤの成膜において原料
ガスＳｉＨ４／ＮＨ３の流量比など変化させることによ
り、膜質の異なる膜を成膜できる。そこで、流量比を制
御することで、膜質の違いからキャリア捕獲効率の異な
る２以上のシリコン窒化膜を形成でき、浮遊ゲート電極
として利用できる。シリコン窒化膜６６の形成後、さら
にシリコン酸化膜６７が形成され、次いで制御ゲート電
極を構成する電極層６８が形成される。
【００５５】図１１の（ｄ）はゲート電極のパターンニ
ングを示しており、ＲＩＥなどの方法によって、トンネ
ル酸化膜６２、シリコン微粒子６５を含有するシリコン
酸化膜６４、シリコン窒化膜６６、シリコン酸化膜６
７、および電極層６８は同じサイズに切断される。互い
にキャリア捕獲効率の異なる材料層を構成する、シリコ
ン微粒子６５を含有するシリコン酸化膜６４とシリコン
窒化膜６６は同じ電極形状を有し、同じフォトリソグラ
フィのマスクを用いてパターンニングされることから、
シリコン酸化膜６４とシリコン窒化膜６６の間にはサイ
ズのばらつきがなく、メモリセルの動作をさらに安定さ
せることができる。
【００５６】図１１の（ｅ）では、イオン注入法などに
よって、シリコン基板６１の表面に例えば燐や砒素など
のｎ型ドーパントを導入し、ゲート電極と自己整合的に
ソース・ドレイン領域７０、７０が形成される。次いで
全面にＣＶＤ法によって絶縁膜を形成し、それをＲＩＥ
などによってエッチングすることで浮遊ゲート電極の側
壁にサイドウォール６９が形成される。最後に、ソース
・ドレイン領域７０、７０を開口して図示しない電極を
所要のパターンで取り付けてメモリセルを完成する。
【００５７】このような本実施形態の不揮発性半導体記
憶装置の製造方法においては、既存技術を活用して、キ
ャリア捕獲効率の異なる２種類以上の材料から構成され
た浮遊ゲート電極を形成することができ、製造された不
揮発性半導体記憶装置はキャリア捕獲効率の異なる２種
類以上の材料による閾値電圧がほとんど変化しない領域
を書き込み時のマージンとして用いることができる。こ
のため精密な書き込み電圧の制御をしなくとも確実な書
き込みが可能となり、その結果ベリファイ回路の構成も
簡単になると共に、実質的な高速書き込みが実現され
る。
【００５８】また、互いにキャリア捕獲効率の異なる材
料層を構成する、シリコン微粒子６５を含有するシリコ
ン酸化膜６４とシリコン窒化膜６６は同じ電極形状を有
し、同じフォトリソグラフィのマスクを用いてパターン
ニングされることから、シリコン酸化膜６４とシリコン
窒化膜６６の間にはサイズのばらつきがなく、メモリセ
ルの動作をさらに安定させることができる。
【００５９】［第５の実施形態］図１２に示すように、
単結晶シリコンなどのｐ型のシリコン基板８１のソース
・ドレイン領域８２、８２の間に表面に形成されたチャ
ンネル領域上に、熱酸化により形成された膜厚約５ｎｍ
のトンネル酸化膜８３を介して第１浮遊ゲート電極であ
るシリコン微粒子の埋めこまれたシリコン酸化膜８４が
形成されている。シリコン酸化膜８４は膜厚約１０ｎｍ
の非化学量論組成の膜であり、例えばＣＶＤ法によって
堆積される。このシリコン微粒子の埋めこまれたシリコ
ン酸化膜８４上には、さらに分離膜としての膜厚５ｎｍ
のシリコン酸化膜８５を介し、第２浮遊ゲート電極であ
る膜厚約５nmシリコン窒化膜８６とが積層されている。
この積層構造においてシリコン酸化膜８４とシリコン窒
化膜８６が互いにキャリア捕獲効率の異なる材料層を構
成している。シリコン窒化膜８６のさらに上部には膜厚
約１０nmのシリコン酸化膜８７を介して制御電極である
電極層８８が形成されている。この電極層８８は、基板
８１若しくはソース・ドレイン領域８２、８２に対する
書き込み電圧や消去電圧を印加するための電極であり、
たとえばポリシリコン層をパターンニングして形成され
るが、タングステンシリサイド膜を成膜するようにして
も良い。
【００６０】本実施形態の不揮発性半導体記憶装置を製
造する際においては、はじめにｐ型のシリコン基板８１
にＬＯＣＯＳによる素子間分離を施す。ソース・ドレイ
ン領域８２、８２はシリコン基板８１の表面にゲート部
分を形成した後に、ｎ型ドーパント例えば燐、砒素など
のイオン注入などの方法でゲート電極と自己整合的に形
成されており、ソース・ドレイン領域８２、８２の間の
シリコン基板８１の表面部分がチャンネル領域となる。
ゲートパターンの加工によって形成される電極層８８か
らトンネル酸化膜２４にかけての側壁部には、全面のＣ
ＶＤ法などによって形成されたシリコン酸化膜をＲＩＥ
（反応性イオンエッチング）でエッチングすることで形
成されたサイドウォール８９、８９が形成される。図示
を省略しているが、ソース・ドレイン領域８２、８２に
は開口部が形成されて電極の取出しが行われる。
【００６１】このようなメモリセル構造を有する本実施
形態の不揮発性半導体記憶装置においては、キャリア捕
獲効率の異なる２種類以上の材料からなる浮遊ゲート電
極として、非化学量論組成のシリコン酸化膜８４とシリ
コン窒化膜８６が用いられており、図１３に示すような
書き込み電圧に対する閾値電圧のシフト量の特性と、図
１４に示すような書き込み時間に対する閾値電圧のシフ
ト量の特性とが得られる。ここで図１３は書き込み時間
１ｍｓでの書き込み電圧に対する閾値電圧のシフト量を
示した図であり、図１４は書き込み電圧２０Ｖでの書き
込み時間に対する閾値電圧のシフト量を示した図であ
る。書き込み電圧に対する閾値電圧のシフト量の特性に
おいては、図１３に示すように、書き込み電圧がおよそ
１５Ｖから２０Ｖ近辺となるところで閾値電圧のシフト
量が急激に大きくなり、シフト量約２Ｖまで大きくなる
が、そこから書き込み電圧がおよそ２２Ｖとなるところ
までは、閾値電圧のシフト量が逆に減少する領域が現れ
る。そして書き込み電圧が約２２Ｖを越えた領域では、
また書き込み電圧の上昇にしたがって閾値電圧のシフト
量が増加する。本実施形態の不揮発性半導体記憶装置で
は書き込み電圧の変化に対して閾値電圧が逆に減少する
領域が存在する。
【００６２】次に書き込み時間に対する閾値電圧のシフ
ト量の特性においては、図１４に示すように、書き込み
時間がおよそ０．０１秒を越えるあたりまでは、書き込
み時間の増加に伴って略直線状に閾値電圧のシフト量が
増大する。ところが書き込み時間がおよそ０．０１秒を
越えておよそ１秒の領域に達するまで、書き込み時間に
対する閾値電圧のシフト量は増大することなくむしろ減
少する。そして、書き込み時間がおよそ１秒を越える領
域では再び閾値電圧のシフト量が増大する。このように
書き込み時間に対する挙動としては、閾値電圧があまり
変化しない領域の１つの形態として閾値電圧がマイナス
の傾きをもって変化するすなわち閾値電圧が減少する領
域が存在する。
【００６３】図１５は本実施形態の不揮発性半導体記憶
装置の挙動を仮説的に説明するためのポテンシャル図で
ある。図１５の（ａ）から（ｃ）はその順に書き込み電
圧を上げて行った場合のエネルギーポテンシャルをそれ
ぞれ示す。図１５の（ａ）に示すように、書き込み電圧
が低い状態では、トンネル酸化膜８３を電子がトンネリ
ングし、第１浮遊ゲート電極であるシリコン微粒子の埋
めこまれたシリコン酸化膜８４（ＳｉＯｘ）の浅いトラ
ップ準位に電子が捕獲される。この時、本実施形態で
は、分離膜であるシリコン酸化膜８５（ＳｉＯ２）が介
在するため、シリコン酸化膜８４の浅いトラップ準位か
ら次の第２浮遊ゲート電極であるシリコン窒化膜８６
（ＳｉＮｘ）への電子の移動は起こり難くなっている。
次に、図１５の（ｂ）に示すように、更に書き込み電圧
を上昇させると、最初のトンネリングで書き込まれた電
子は、分離膜であるシリコン酸化膜８５をトンネリング
しながら第２浮遊ゲート電極であるシリコン窒化膜８６
へ移動し、閾値電圧を減少させるように作用する。続い
て、図１５の（ｃ）に示すように、さらに書き込み電圧
を高くすると、Fowler‐Nordheim電流により指数関数的
にチャンネルからゲート方向に流れる電子が増大し、閾
値電圧もそれに比例して増大する。
【００６４】以上のように、本実施形態の不揮発性半導
体記憶装置においては、書き込み電圧を上げていった場
合では閾値電圧が逆に減少する領域が存在する。この閾
値電圧が減少する領域は書き込み時のマージンとして機
能させることもでき、その結果、精密な書き込み電圧の
制御をしなくとも確実な書き込みが可能となり、その結
果ベリファイ回路の構成も簡単になると共に、実質的な
高速書き込みが実現される。
【００６５】
【発明の効果】上述のように、本発明の不揮発性半導体
記憶装置によれば、キャリア捕獲効率の異なる２種類以
上の材料による閾値電圧がほとんど変化しない領域を書
き込み時の動作マージンとして用いることができる。こ
のため精密な書き込み電圧の制御をしなくとも確実な書
き込みが可能となり、その結果ベリファイ回路の構成も
簡単になると共に、実質的な高速書き込みが実現され
る。
【００６６】また、互いにキャリア捕獲効率の異なる材
料層を構成する層を積層構造とすることで、各材料層の
間のサイズのばらつきをなくすことができ、メモリセル
の動作をさらに安定させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の不揮発性半導体記憶
装置のメモリセル部分の模式断面図である。
【図２】本発明の第１の実施形態の不揮発性半導体記憶
装置の書き込み電圧に対する閾値電圧の特性を示すグラ
フである。
【図３】本発明の第１の実施形態の不揮発性半導体記憶
装置の書き込み時間に対する閾値電圧の特性を示すグラ
フである。
【図４】本発明の不揮発性半導体記憶装置を４値のデー
タを記憶するように構成した場合の書き込み電圧または
書き込み時間に対する閾値電圧の特性を示すグラフであ
る。
【図５】本発明の第１の実施形態の不揮発性半導体記憶
装置で行った動作確認実験のデータを示す書き込み電圧
に対する閾値電圧の特性を示すグラフである。
【図６】本発明の第１の実施形態の不揮発性半導体記憶
装置で行った動作確認実験のデータを示す書き込み時間
に対する閾値電圧の特性を示すグラフである。
【図７】本発明の第１の実施形態の不揮発性半導体記憶
装置のゲート部分のポテンシャル図である。
【図８】本発明の第２の実施形態の不揮発性半導体記憶
装置のメモリセル部分の模式断面図である。
【図９】本発明の第３の実施形態の不揮発性半導体記憶
装置のメモリセル部分の模式断面図である。
【図１０】本発明の第４の実施形態の不揮発性半導体記
憶装置の製造方法を説明するための工程断面図であり、
（ａ）はシリコン酸化膜の形成工程、（ｂ）はシリコン
微粒子形成工程、（ｃ）は電極層の形成工程までのそれ
ぞれ断面図である。
【図１１】本発明の第４の実施形態の不揮発性半導体記
憶装置の製造方法を説明するための工程断面図であり、
（ｄ）はゲート電極のパターンニング工程、（ｅ）はサ
イドウォールの形成工程までのそれぞれ断面図である。
【図１２】本発明の第５の実施形態の不揮発性半導体記
憶装置のメモリセル部分の模式断面図である。
【図１３】本発明の第５の実施形態の不揮発性半導体記
憶装置における書き込み電圧に対する閾値電圧の特性を
示すグラフである。
【図１４】本発明の第５の実施形態の不揮発性半導体記
憶装置における書き込み時間に対する閾値電圧の特性を
示すグラフである。
【図１５】本発明の第５の実施形態の不揮発性半導体記
憶装置のゲート部分のポテンシャル図であり、（ａ）は
書き込み電圧が低電圧の場合、（ｂ）は書き込み電圧が
中間電圧の場合、（ｃ）は書き込み電圧が高電圧の場合
である。
【図１６】従来例の不揮発性半導体記憶装置における書
き込み電圧に対する閾値電圧の特性を示すグラフであ
る。
【図１７】従来例の不揮発性半導体記憶装置における書
き込み時間に対する閾値電圧の特性を示すグラフであ
る。
【符号の説明】
１ 基板 ２ トンネル酸化膜 ３ シリコン酸化膜 ４ シリコン窒化膜 ５ シリコン酸化膜 ６ 制御ゲート電極 ７ 浮遊ゲート電極 ２１ 半導体基板 ２２ ソース領域 ２３ ドレイン領域 ２４ トンネル酸化膜 ２６ ポリシリコン膜 ２７ シリコン酸化膜 ２８ シリコン窒化膜 ３０ 制御電極 ４１ 絶縁基板 ４２ 薄膜半導体層 ４６ ポリシリコン膜 ４８ シリコン窒化膜 ５０ 制御電極 ６１ シリコン基板 ６２ トンネル酸化膜 ６４ シリコン酸化膜 ６５ シリコン微粒子 ６６ シリコン窒化膜 ８１ シリコン基板 ８３ トンネル酸化膜 ８４ 非化学量論組成のシリコン酸化膜 ８５ シリコン酸化膜 ８６ シリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA11 AA13 AA16 AA19 AB03 AC02 AD12 AD62 AD70 AE02 AF20 AG03 AG30 5F083 EP02 EP17 EP18 EP23 ER02 ER09 GA01 HA02 JA33 JA35 JA39 PR21 PR33 ZA21 5F101 BA41 BA44 BA45 BA54 BB04 BC02 BD02 BD30 BD37 BE05 BF05 BH05 BH16

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】基板上に設けられたキャリア捕獲効率の異
    なる２種類以上の材料から構成された浮遊ゲート電極に
    キャリアを蓄積させてデータを記憶させることを特徴と
    する不揮発性半導体記憶装置。
  2. 【請求項２】前記浮遊ゲート電極は絶縁基板上に薄膜半
    導体層が形成された構造の上に絶縁膜を介して形成され
    たもの又は半導体基板の上に絶縁膜を介して形成された
    ものであることを特徴とする請求項１記載の不揮発性半
    導体記憶装置。
  3. 【請求項３】前記浮遊ゲート電極は、ポリシリコン膜、
    アモルファスシリコン膜、シリコン窒化膜、シリコン酸
    化膜、シリコンゲルマニウム膜、これらの膜にシリコ
    ン、ゲルマニウム若しくはシリコンゲルマニウムの微粒
    子が含有された膜、又はこれらの非化学量論的組成の膜
    の２つ以上を組み合わせて構成されたものであることを
    特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 【請求項４】前記浮遊ゲート電極はキャリア捕獲効率の
    比較的低いシリコン酸化膜とキャリア捕獲効率の比較的
    高いシリコン窒化膜の組み合わせからなることを特徴と
    する請求項１記載の不揮発性半導体記憶装置。
  5. 【請求項５】前記浮遊ゲート電極は、キャリア捕獲効率
    の比較的低い膜をキャリア発生領域に近い位置に配設
    し、キャリア捕獲効率の比較的高い膜をキャリア発生領
    域に遠い位置に配設してなることを特徴とする請求項１
    記載の不揮発性半導体記憶装置。
  6. 【請求項６】前記浮遊ゲート電極は、キャリア捕獲効率
    の異なる２種類以上の材料膜を積層した構造を有してな
    ることを特徴とする請求項１記載の不揮発性半導体記憶
    装置。
  7. 【請求項７】前記浮遊ゲート電極は２値を超える状態を
    記憶できることを特徴とする請求項１記載の不揮発性半
    導体記憶装置。
  8. 【請求項８】浮遊ゲート電極にキャリアを蓄積させるこ
    とで閾値電圧を変化させてデータを記憶させる不揮発性
    半導体記憶装置において、書き込み電圧及び書き込み時
    間の少なくともどちらか一方に対する閾値電圧の変化が
    変曲点を含んだ非線形であることを特徴とする不揮発性
    半導体記憶装置。
  9. 【請求項９】前記浮遊ゲート電極は半導体基板又は絶縁
    基板上に薄膜半導体層が形成された構造の上に絶縁膜を
    介して形成されたものであることを特徴とする請求項８
    記載の不揮発性半導体記憶装置。
  10. 【請求項１０】前記浮遊ゲート電極はキャリア捕獲効率
    の異なる２種類以上の材料から構成されることを特徴と
    する請求項８記載の不揮発性半導体記憶装置。
  11. 【請求項１１】前記浮遊ゲート電極は、ポリシリコン
    膜、アモルファスシリコン膜、シリコン窒化膜、シリコ
    ン酸化膜、シリコンゲルマニウム膜、これらの膜にシリ
    コン、ゲルマニウムあるいはシリコンゲルマニウムの微
    粒子が含有された膜、及びこれらの非化学量論的組成の
    膜の２つ以上を組み合わせて構成されたものであること
    を特徴とする請求項１０記載の不揮発性半導体記憶装
    置。
  12. 【請求項１２】前記浮遊ゲート電極はキャリア捕獲効率
    の比較的低いシリコン酸化膜とキャリア捕獲効率の比較
    的高いシリコン窒化膜の組み合わせからなることを特徴
    とする請求項１０記載の不揮発性半導体記憶装置。
  13. 【請求項１３】前記浮遊ゲート電極は、キャリア捕獲効
    率の比較的低い膜をキャリア発生領域に近い位置に配設
    し、キャリア捕獲効率の比較的高い膜をキャリア発生領
    域に遠い位置に配設してなることを特徴とする請求項１
    ０記載の不揮発性半導体記憶装置。
  14. 【請求項１４】前記浮遊ゲート電極は２値を超える状態
    を記憶できることを特徴とする請求項１０記載の不揮発
    性半導体記憶装置。
  15. 【請求項１５】半導体基板又は絶縁基板上の薄膜半導体
    層上に、トンネル絶縁膜、第１浮遊ゲート電極材料層、
    該第１浮遊ゲート電極材料層とはキャリア捕獲効率の異
    なる第２浮遊ゲート電極材料層、層間絶縁層、および制
    御ゲート電極層が順次積層され、前記トンネル絶縁膜か
    ら制御ゲート電極層までを所要のゲート形状に加工した
    後、前記半導体基板又は前記薄膜半導体層に前記ゲート
    形状を反映したソース・ドレイン領域を形成することを
    特徴とする不揮発性半導体記憶装置の製造方法。
  16. 【請求項１６】前記第１及び第２浮遊ゲート電極材料層
    の作成工程の少なくとも一方は全面に非化学量論的な組
    成のシリコン絶縁膜を形成し、熱処理で該シリコン絶縁
    膜中にシリコンまたはゲルマニウムの微粒子を析出させ
    る工程を有することを特徴とする請求項１５記載の不揮
    発性半導体記憶装置の製造方法。
  17. 【請求項１７】基板上に設けられたキャリア捕獲効率の
    異なる２種類以上の材料から構成された浮遊ゲート電極
    に該キャリア捕獲効率の異なる各材料層ごとに分離する
    分離膜を介在させ、前記浮遊ゲート電極にキャリアを蓄
    積させてデータを記憶させることを特徴とする不揮発性
    半導体記憶装置。
  18. 【請求項１８】前記浮遊ゲート電極はキャリア捕獲効率
    の比較的低い非化学量論組成のシリコン酸化膜とキャリ
    ア捕獲効率の比較的高いシリコン窒化膜の組み合わせか
    らなり、前記分離膜はシリコン酸化膜からなることを特
    徴とする請求項１７記載の不揮発性半導体記憶装置。
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