JP2005252266A - 均一に分布されたシリコンナノドットが含まれたゲートを備えるメモリ素子の製造方法 - Google Patents

均一に分布されたシリコンナノドットが含まれたゲートを備えるメモリ素子の製造方法 Download PDF

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Abstract

【課題】 均一に分布されたシリコンナノドットが含まれたゲートを備えるメモリ素子の製造方法を提供する。
【解決手段】 絶縁膜と、所定の間隔をあけて順次に積層されると共に前記絶縁膜に内包されるナノドット層及び導電膜パターンとを含むゲートを、基板上に形成する第１段階と、前記ゲートと接触するソース領域とドレイン領域とを前記基板に形成する第２段階と、前記ソース領域と前記ドレイン領域とに、第１金属層と第２金属層とを、それぞれ形成する第３段階とからなるメモリ素子の製造方法である。これにより、前記ゲート形成のためのエッチング工程でナノドットが全く露出されないので、ナノドットがゲートの外に突出するか、またはゲートの縁部がでこぼこになることを防止できる。
【選択図】 図７

Description

本発明は、半導体素子の製造方法に係り、特に均一に分布されたナノドットを含むゲートが備えられたメモリ素子の製造方法に関する。
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のサイズが小さくなるにつれ、ＭＯＳＦＥＴの縮小化を難しくする問題点が表れている。例えば、素子のサイズが小さくなるにつれ、有効チャンネル長の減少によるＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）やパンチスルー、素子内部の電界増加により発生する高温キャリアによる酸化膜の劣化や漏れ電流の増加などの問題が発生している。このような問題は、ＭＯＳＦＥＴの縮小化を難しくする主な要因となっている。
しかし、何より重要なことは、ＭＯＳＦＥＴについてのスケーリングを続けて、その大きさをナノメートルのレベルまで小さくする場合に、根本的な物理的限界に直面するという事実である。
即ち、極小化されたＭＯＳＦＥＴでは、素子の動作に関与する電子の数と熱的に揺動する電子の数がほぼ同一になって、常温での適切な動作を期待できなくなる。
これにより、前記問題点を有するＭＯＳＦＥＴを代替する素子が必要となり、このような必要性によって開発されたメモリ素子のうち一つがフラッシュメモリ素子である。
図１を参照すれば、従来のフラッシュメモリ素子は、既存のＭＯＳＦＥＴに使われる基板１０と、基板１０上に形成されたゲート積層物１２とで構成される。基板１０にソース領域１０ｓ及びドレイン領域１０ｄが、所定の間隔で形成されている。ゲート積層物１２は、ソース領域１０ｓとドレイン領域１０ｄの間の基板１０上に存在する。ゲート積層物１２は、ゲート絶縁膜１２ａ、電子がトラップされるフローティングゲート１２ｂ、層間絶縁膜１２ｃ及びコントロールゲート１２ｄが順次に積層されたものである。
このようなフラッシュメモリ素子は、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、かつフローティングゲート１２ｂにトラップされた電子が電源をオフにした後もそのまま存在する不揮発性メモリ素子である。したがって、フラッシュメモリ素子を利用すれば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）より安価な不揮発性メモリ素子を実現できる。
このような利点にもかかわらず、図１に示されたフラッシュメモリ素子の場合、記録速度が遅く、記録電圧が高く、記録回数が一万回程度に制限されるという短所を有する。また、保持時間を十分に増やすために、ゲート絶縁膜の厚さを十分に厚く維持せねばならない。このような要因によって、前記フラッシュメモリ素子の縮小化も制限される。
これにより、最近には、ナノ技術を使用したフラッシュメモリ素子が紹介されている。
現在まで紹介されたナノ技術が使われたフラッシュメモリ素子の特徴は、フローティングゲートをナノドットで形成することである。
しかし、現在まで紹介されたナノ技術が使われたフラッシュメモリ素子の場合、ナノドットが先に形成され、次いで、ゲート形成のためのエッチング工程が実施されるため、前記ナノドットとゲート絶縁膜とのエッチング率の差により、ゲートの境界が前記ナノドットに沿ってでこぼこになり、特に一部のナノドットが前記ゲートの外に飛び出ることがある。
本発明が解決しようとする課題は、前述した従来技術の問題点を改善するためのものであって、シリコンナノドットをゲートに均一に分布でき、前記ナノドットがゲートの外に飛び出ることを防止できるメモリ素子の製造方法を提供するところにある。
本発明に係るメモリ素子の製造方法は、絶縁膜と、所定の間隔をあけて順次に積層されると共に前記絶縁膜に内包されるナノドット層及び導電膜パターンとを含むゲートを、基板上に形成する第１段階と、前記ゲートと接触するソース領域とドレイン領域とを前記基板に形成する第２段階と、前記ソース領域と前記ドレイン領域とに、第１金属層と第２金属層とを、それぞれ形成する第３段階とからなる。
前記第１段階は、前記絶縁膜と、ナノドット層形成用の物質膜と、導電膜パターンとを含むゲート積層物を前記基板上に形成する第１Ａ段階と、前記ナノドット層形成用の物質膜を少なくとも一つのナノドットを含むナノドット層に変換する第１Ｂ段階とを含むことが好ましい。
前記第１Ｂ段階で、前記ナノドット層形成用の物質膜が前記ナノドット層になるまで前記ゲート積層物をアニーリングすることが好ましい。
前記第１Ａ段階は、第１絶縁膜と、前記ナノドット層形成用の物質膜と、第２絶縁膜と、導電膜と、第３絶縁膜とを、前記基板上に順次に積層する第１ＡＡ段階と、前記第１絶縁膜と、前記ナノドット層形成用の物質膜と、前記第２絶縁膜と、前記導電膜と、前記第３絶縁膜とを、パターニングして積層物を形成する第１ＡＢ段階と、前記積層物の側面にスペーサを形成する第１ＡＣ段階とを含むことが好ましい。
前記第１Ｂ段階より前記第２段階を先に実施することが好ましい。
前記ナノドット層形成用の物質膜は、ＳｉＯ2-X膜（０＜Ｘ＜１）またはＳｉ3Ｎ4-X膜（０＜Ｘ＜１）で形成することが好ましい。
前記ゲートのアニーリングは、７００℃〜１１００℃の温度で、３０秒〜１時間行うことが好ましい。
前記第１段階は、基板上に第１絶縁膜を形成する第１Ｃ段階と、前記第１絶縁膜上にナノドット層形成用の物質膜を形成する第１Ｄ段階と、前記ナノドット層形成用の物質膜をパターニングにより、ゲート形成領域を規定するナノドット層形成用の物質膜パターンを形成する第１Ｅ段階と、前記ナノドット層形成用の物質膜パターンを少なくとも一つのナノドットを含むナノドット層に変換させる第１Ｆ段階と、前記ナノドット層が形成された結果物の上に前記ナノドット層を覆う第２絶縁膜を形成する第１Ｇ段階と、前記第２絶縁膜の前記ナノドット層に対応する位置に前記導電膜パターンを形成する第１Ｈ段階と、前記第２絶縁膜上に前記導電膜パターンを覆う第３絶縁膜を形成する第１Ｉ段階と、前記導電膜パターンと前記ナノドット層とを含むように、前記第１絶縁膜と、第２絶縁膜と、第３絶縁膜とをパターニングする第１Ｊ段階とを含むことが好ましい。
前記第１絶縁膜と、第２絶縁膜と、第３絶縁膜とを同一物質膜で形成することが好ましい。
前記ナノドット層形成用の物質膜は、ＳｉＯ2-X膜（０＜Ｘ＜１）またはＳｉ3Ｎ4-X膜（０＜Ｘ＜１）で形成することが好ましい。
前記第１Ｆ段階で、前記ナノドット層形成用の物質膜をアニーリングして前記ナノドット層に変換することが好ましい。
前記アニーリングは、７００℃〜１１００℃の温度で、３０秒〜１時間行うことが好ましい。
前記第１段階は、基板上に第１絶縁膜を形成する第１Ｋ段階と、前記第１絶縁膜にナノドットの形成のためのシードを注入する第１Ｌ段階と、前記シードが注入された第１絶縁膜をパターニングして、ゲート形成領域を限定する第１絶縁膜パターンを形成する第１Ｍ段階と、前記第１絶縁膜パターンに少なくとも一つのナノドットを含むナノドット層を形成する第１Ｎ段階と、前記基板上に前記ナノドット層が含まれた前記第１絶縁膜パターンを覆う第２絶縁膜を形成する第１Ｏ段階と、前記第２絶縁膜の前記ナノドット層の真上側に対応する所定領域上に前記導電膜パターンを形成する第１Ｐ段階と、前記第２絶縁膜上に前記導電膜パターンを覆う第３絶縁膜を形成する第１Ｑ段階と、前記導電膜パターンと前記ナノドット層とを含むように、前記第１絶縁膜と、第２絶縁膜と、第３絶縁膜とをパターニングする第１Ｒ段階とを含むことが好ましい。
前記第１絶縁膜と、第２絶縁膜と、第３絶縁膜とは、シリコン酸化膜で形成することが好ましい。
前記シードは、シリコンであることが好ましい。
前記第１Ｍ段階を前記第１Ｌ段階より先に実施することが好ましい。
前記第１Ｎ段階で、前記ナノドット層は、前記第１絶縁膜パターンをアニーリングして形成することが好ましい。
前記アニーリングは、７００℃〜１１００℃の温度で、３０秒〜１時間行うことが好ましい。
本発明に係るメモリ素子の製造方法を利用してメモリ素子を製造する場合、前記ゲート形成のためのエッチング工程でナノドットが全く露出されないので、ナノドットがゲートの外に突出するか、またはゲートの縁部がでこぼこになることを防止できる。
以下、本発明の実施形態によるメモリ素子の製造方法を、添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書を明確にするために誇張して示されたものである。
＜第１の実施形態＞
本発明の第１の実施形態によるメモリ素子の製造方法（以下、本発明の第１製造方法）を図２ないし図６を参照して説明する。
図２を参照すれば、基板４０上に第１絶縁膜４２、ナノドットの形成のための物質膜（以下、ナノドット物質膜）４４、第２絶縁膜４６、導電膜４８及び第３絶縁膜５０を順次に形成する。基板４０は半導体基板で形成でき、第１絶縁膜４２はトンネリング膜で、例えばシリコン酸化膜ＳｉＯ2で形成できる。そして、ナノドット物質膜４４は、電子がトラップされる所定厚さの物質膜、例えばシリコン酸化膜ＳｉＯ2-Xまたは窒化膜Ｓｉ3Ｎ4-Xで形成できる。ここで、下添字“Ｘ”の値は０＜Ｘ＜１である。第２絶縁膜４６は、所定の酸化膜、例えばシリコン酸化膜で形成できる。そして、導電膜４８は、コントロールゲートを形成するためのものであって、例えばドーピングされたポリシリコン膜または金属膜で形成できる。
次に、第３絶縁膜５０上にゲート形成領域を限定する感光膜パターン（図示せず）を形成する。前記感光膜パターンをマスクとして使用して、基板４０上に順次に積層された前記物質膜４２、４４、４６、４８、５０を逆順にエッチングする。この際、前記エッチングは、基板４０が露出されるまで実施する。前記エッチングが完了した後、前記感光膜パターンを除去する。その結果、図３Ａに示したように、基板４０の所定領域上にゲート積層物Ｇが形成され、ゲート積層物Ｇの間に基板４０を露出させるホールｈ１が形成される。基板４０のホールｈ１を通じて露出された領域は、後続工程でソース及びドレイン領域となる。ゲート積層物Ｇは、基板４０上に順次に積層された物質膜４２、４４、４６、４８、５０（図２参照）のパターン４２ａ、４４ａ、４６ａ、４８ａ、５０ａで構成される。
このように、ゲート積層物Ｇを形成した後、基板４０の全面にゲート積層物Ｇを覆う薄い厚さのシリコン酸化膜を形成し、前記シリコン酸化膜を異方性エッチングする。前記異方性エッチングの性質によって、ゲート積層物Ｇの側面を除いた全領域で前記シリコン酸化膜が除去され、ゲート積層物Ｇの側面にのみシリコン酸化膜パターンＳＰ、即ちスペーサが形成される。
以下、図３Ｂに示したように、ゲート積層物ＧとスペーサＳＰとを合わせて第１ゲートＧ１で表示する。そして、スペーサＳＰと第１ないし第３絶縁膜パターン４２ａ、４６ａ、５０ａは、相異なる絶縁膜でも形成できるが、同一な絶縁膜で形成することが望ましいので、絶縁膜５２で表示する。
次いで、上述したように、基板４０上に第１ゲートＧ１を形成した後で、基板４０を所定のアニーリング装置にローディングして所定の温度で所定の時間アニーリングする。例えば、７００℃〜１１００℃の温度で３０秒〜１時間の間にアニーリングすることが好ましい。前記アニーリングの間に、ナノドット物質膜パターン４４ａからシリコンＳｉが析出される。このようなアニーリングを行ったことにより、第１ゲートＧ１のナノドット物質膜パターン４４ａにナノサイズを有する結晶ドットが形成され、こうしてナノドット物質膜パターン４４ａは、図４に示したように、所定の間隔に分布するナノサイズの結晶ドット５４を含むナノドット層５６となる。ナノドット層５６は、所定の間隔で離隔された複数のナノドット群Ｎ１からなっており、各群Ｎ１は再び複数のナノドット５４を含む。ナノドット層５６は、フローティングゲートであって、各ナノドット５４に電子がトラップされる。したがって、ナノドット層５６は、保存電極で使われることができる。
第１ゲートＧ１にこのようなナノドット層５６を形成した後で、基板４０を前記アニーリング装置から取り出す。
次に、図５に示したように、第１ゲートＧ１が形成された基板４０に導電性不純物をイオン注入して、ホールｈ１を通じて露出された基板４０の所定領域にソース領域Ｓ及びドレイン領域Ｄを形成する。
これにより、基板４０に第１ゲートＧ１とソース領域Ｓ及びドレイン領域Ｄを含むトランジスタが形成されるが、第１ゲートＧ１は、保存電極として使うことができるナノドット層５６が含まれているので、前記トランジスタは単電子メモリ素子と同等な役割を行える。
次に、図６に示したように、第１ゲートＧ１上にホールｈ１を通じてソース領域Ｓに連結される第１金属層５８を形成し、ホールｈ１を通じてドレイン領域Ｄに連結される第２金属層６０を形成する。第１金属層５８及び第２金属層６０は、第１ゲートＧ１上にホールｈ１を充填する金属層（図示せず）を形成した後、前記金属層上に第１金属層５８及び第２金属層６０を限定する感光膜パターン（図示せず）を形成し、前記感光膜パターンをエッチングマスクとして前記金属層をエッチングすることによって形成できる。
＜第２の実施形態＞
本発明の第２の実施形態によるメモリ素子の製造方法（以下、本発明の第２製造方法）は、前記本発明の第１製造方法と異なって、ナノドット層をまず形成した後、コントロールゲートと第２ゲートとを順次に形成することに特徴がある。
下記の本発明の第２製造方法についての詳細な説明に記載された参照番号のうち、本発明の第１製造方法の詳細な説明に記載された参照番号と同じものは、本発明の第１製造方法で説明した部材と同じ部材を示す。以下では、同じ部材についての説明を省略する。
図７を参照すれば、本発明の第２製造方法は、まず基板４０上に第１絶縁膜４２及びナノドット物質膜４４を順次に形成する。ナノドット物質膜４４の厚さによって、後続工程で形成されるナノドットのサイズが変わる。したがって、ナノドット物質膜４４は、所望のナノドットのサイズによって異なる厚さに形成できる。例えば、ナノドット物質膜４４は、ナノドットのサイズが２ｎｍ〜５ｎｍとなる厚さに形成できる。
次に、図８に示したように、ナノドット物質膜４４についての写真及びエッチング工程（フォトエッチング）を実施して、第１絶縁膜４２上に第１絶縁膜４２の所定領域を露出させるナノドット物質膜パターン４４ａを形成する。第１絶縁膜４２の前記露出された領域の下の基板４０には、後続工程でソース領域及びドレイン領域が形成される。ナノドット物質膜パターン４４ａを形成した後、その結果物を所定のアニーリング装置を利用して、所定の温度と圧力で所定時間アニーリングする。例えば、７００℃〜１１００℃の温度で３０秒〜１時間の間にアニーリングすることが好ましい。
この過程において、ナノドット物質膜パターン４４ａからシリコンが析出される一方、ナノドット物質膜パターン４４ａにナノドットが形成され始め、その結果ナノドット物質膜パターン４４ａは、図９に示したように、所定の間隔で均一に分布された複数のナノドット５４を含むナノドット層５６となる。
図１０を参照すれば、第１絶縁膜４２上にナノドット層５４を覆う第４絶縁膜６２及び導電膜６４を順次に形成する。第４絶縁膜６２は、所定の酸化膜、例えばシリコン酸化膜で形成できる。第４絶縁膜６２は、本発明の第１製造方法の第２絶縁膜４６に対応できる。導電膜６４は、ドーピングされたポリシリコン膜または金属膜で形成できる。導電膜６４は、本発明の第１製造方法の導電膜４８に対応できる。
導電膜６４を形成した後、導電膜６４に写真及びエッチング工程を適用して、第４絶縁膜６２の所定領域上に導電膜パターン６４ａを形成する。導電膜パターン６４ａは、図１１に示したように、ナノドット層５６と導電膜パターン６４ａが上下に向き合うように、ナノドット層５６の真上側の第４絶縁膜６２上に形成することが望ましい。導電膜パターン６４ａはフローティングゲートで使われる。
次に、図１２に示したように、第４絶縁膜６２上に導電膜パターン６４ａを覆う第５絶縁膜６６を所定の厚さに形成する。第５絶縁膜６６は、所定の酸化膜、例えばシリコン酸化膜で形成できる。この場合、第１絶縁膜４２、第４絶縁膜６２、第５絶縁膜６６はいずれも同一な物質膜であるので、図１３に示したように、一つの第６絶縁膜６８で示すことができる。
次いで、図１４に示したように、導電層パターン６４ａの間の第６絶縁膜６８に基板４０を露出させるホールｈ２を形成し、ホールｈ２の間の基板４０上に第２ゲートＧ２を形成する。第２ゲートＧ２は、第６絶縁膜６８を含み、第６絶縁膜６８には、順次に積層されたナノドット層５６及び導電膜パターン６４ａが、上下に離隔されて内包される。第２ゲートＧ２は、本発明の第１製造方法の第１ゲートＧ１と同等なものである。
次に、図１５に示したように、ホールｈ２を通じて露出された基板４０の所定領域に導電性不純物をイオン注入して、ソース領域Ｓとドレイン領域Ｄとを形成する。
次に、図１６に示したように、第２ゲートＧ２上にソース領域Ｓと接触されるように第１金属層５８を、ドレイン領域Ｄと接触されるように第２金属層６０を、それぞれ形成する。第１及び第２金属層５８、６０は離隔されている。
＜第３の実施形態＞
本発明の第３の実施形態によるメモリ素子の製造方法（以下、本発明の第３製造方法）は、トンネリング膜として使われる第１絶縁膜にシリコンをイオン注入し、前記第１絶縁膜４２をパターニングした後、パターニングされた第１絶縁膜４２にナノドットを形成するところに特徴がある。
下記の本発明の第３製造方法についての詳細な説明に記載された参照番号のうち、本発明の第１製造方法または第２製造方法の詳細な説明に記載された参照番号と同じものは、本発明の第１製造方法または第２製造方法で説明した部材と同じ部材を示す。以下では、同じ部材についての説明を省略する。
本発明の第３製造方法は、まず図１７に示したように、基板４０上に第７絶縁膜７０を形成する。第７絶縁膜７０は、所定の酸化膜、例えばシリコン酸化膜で形成できる。
次に、図１８に示したように、第７絶縁膜７０にナノドットの形成のためのシード、例えばシリコンＳｉをドーピングする（７１）。この際、前記シードは、第７絶縁膜７０の表層に注入することが望ましい。ナノドットは、第７絶縁膜７０に形成される。したがって、ナノドットの所望のサイズによって第７絶縁膜７０の厚さを変えて形成できる。例えば、第７絶縁膜７０は、ナノドットのサイズが２ｎｍ〜５ｎｍ程度になる厚さに形成できる。
次に、図１９に示したように、前記シードがドーピングされた第７絶縁膜７０に写真及びエッチング工程を適用して、基板４０上に第７絶縁膜パターン７０ａを形成する。第７絶縁膜パターン７０ａが形成されるとき、第７絶縁膜７０の一部も除去されて基板４０の所定領域が露出される。基板４０の露出された領域は、後続工程でソース領域Ｓ及びドレイン領域Ｄとなる。尚、図１９では、シードの表示は省略されているものとする。
第７絶縁膜パターン７０ａを形成した後、第７絶縁膜パターン７０ａを所定のアニーリング装置で、所定の温度と圧力下で所定時間アニーリングする。例えば、７００℃〜１１００℃の温度で３０秒〜１時間の間にアニーリングすることが好ましい。
このアニーリングの間に、第７絶縁膜パターン７０ａにドーピングされたシード、例えばシリコンが析出され、第７絶縁膜パターン７０ａにナノドットが形成され始め、終局に第７絶縁膜パターン７０ａの上層部に、複数のナノドット５４が均一に分布されたナノドット層５６が、所定の間隔で離隔されて形成される（図２０）。
次いで、図２１に示したように、基板４０上に第７絶縁膜パターン７０ａを覆う第８絶縁膜７２を形成する。第８絶縁膜７２は所定の酸化膜、例えばシリコン酸化膜ＳｉＯ2で形成できる。第８絶縁膜７２は、前記本発明の第１製造方法の第２絶縁膜４６や前記本発明の第２製造方法の第５絶縁膜６６と同等である。
一方、第７絶縁膜パターン７０ａと第８絶縁膜７２は、相異なる絶縁膜でも形成できるが、同一な絶縁膜で形成することが望ましい。これにより、第７絶縁膜パターン７０ａと第８絶縁膜７２を、図２２に示したように、一つの絶縁膜７４で示し、以下、絶縁膜７４を第９絶縁膜とする。
次に、図２３に示したように、第９絶縁膜７４上にコントロールゲートで使用する導電膜７６を形成する。導電膜７６は、ドーピングされたポリシリコン膜または金属膜で形成することができる。次いで、導電膜７６をパターニングして、図２４に示したように、第９絶縁膜７４上のナノドット層５６と上下に向き合う位置に導電膜パターン７６ａを形成する。導電膜パターン７６ａは、コントロールゲートである。
図２５を参照すれば、第９絶縁膜７４上に導電膜パターン７６ａを覆う第１０絶縁膜７８を所定の厚さに形成する。第１０絶縁膜７８は、所定の酸化膜、例えばシリコン酸化膜ＳｉＯ2で形成できる。第１０絶縁膜７８と第９絶縁膜７４とは、同一な絶縁膜で形成することが望ましいので、図２６に示したように、第９及び第１０絶縁膜７４、７８を一つの絶縁膜８０で示す。以下、絶縁膜８０を第１１絶縁膜とする。
次に、図２７に示したように、第１１絶縁膜８０をパターニングして、基板４０を露出させるホールｈ３と第３ゲートＧ３とを形成する。第３ゲートＧ３の構成は、第１ゲート（図３ＢのＧ１）や第２ゲート（図１４のＧ２）と同一である。第３ゲートＧ３は、ホールｈ３の間に形成する。ホールｈ３を通じて、ソース領域及びドレイン領域が形成された基板４０の所定領域が露出される。
上述したように、また図２７から分かるように、ナノドット層５６は、所定の間隔で離隔された複数のナノドット群Ｎ１からなっており、各群Ｎ１は再び複数のナノドット５４を含む。第１ゲートＧ１及び第２ゲートＧ２と同様に、第３ゲートＧ３は一つのナノドット群Ｎ１を含む。そして、ナノドット群Ｎ１は第１１絶縁膜８０に完全に内包されるので、ナノドット群Ｎ１をなすナノドット５４が第３ゲートＧ３の外に露出されておらず、ナノドット５４の輪郭も第３ゲートＧ３の側面に現れていない。
即ち、第１１絶縁膜８０のホールｈ３が形成される領域にナノドット５４が存在していない。したがって、第３ゲートＧ３を形成する過程において、ナノドット５４と第１１絶縁膜８０とのエッチング率の差に起因して、ナノドット５４が第３ゲートＧ３の側面から突出したり、第３ゲートＧ３の周りがでこぼこになったりする従来のメモリ素子が有する問題点を解消できる。
上述したように、第３ゲートＧ３を形成した後、図２８に示したように、基板４０の露出された領域にソース領域Ｓとドレイン領域Ｄとを形成する。ソース領域Ｓ及びドレイン領域Ｄは、ホールｈ３を通じて露出された基板４０の所定領域に、基板４０に注入された導電性不純物と相反するタイプの導電性不純物をイオン注入して形成する。
次に、図２９に示したように、第３ゲートＧ３上にソース領域Ｓと接触される第１金属層５８を形成し、ドレイン領域Ｄと接触される第２金属層６０を形成する。第１金属層５８及び第２金属層６０は離隔されている。
図３０は、上述した本発明の第１ないし第３製造方法のうちいずれか一つの方法で形成したメモリ素子のゲートについての断面を示す写真である。
図３０を参照すれば、基板（黒い部分）上に均一のサイズを有するシリコンナノドット層Ｃが形成されたことが分かる。
図３１は、上述した本発明の第１ないし第３製造方法のうちいずれか一つの方法で形成したメモリ素子のゲートに含まれたシリコンナノドットの結晶を示す写真である。
図３１を参照すれば、シリコンナノドット（円で表示された部分）の結晶は、概してサイズが均一であることが分かる。
上記した説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者であればナノドットが含まれた他のメモリ素子にも本発明の製造方法を応用できる。また、ナノドット層は、少なくとも１つの層で形成できる。また、前記本発明の第１製造方法において、ナノドット層５６は、ソース領域Ｓ及びドレイン領域Ｄを形成した後で形成できる。また、前記本発明の第３製造方法において、シリコンをドーピングする過程は、第７絶縁膜パターン７０ａを形成した後で実施できる。したがって、本発明の範囲は、説明された実施形態によって決まるものではなく、特許請求の範囲に記載された技術的思想により決まらねばならない。
本発明は、各種コンピュータ、携帯電話やＰＤＡなどの携帯用通信端末器、カムコーダやデジタルカメラなどのデータメモリ機能を有する家電製品、ＧＰＳやＭＰ３のようなメモリ機能を有する各種プレーヤなどに使用できる。
従来技術によるフラッシュメモリ素子の断面図である。 本発明の第１の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第１の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第１の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第１の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第１の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第１の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第２の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第２の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第２の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第２の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第２の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第２の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第２の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第２の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第２の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第２の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の第３の実施形態による均一に分布されたシリコンナノドットを含むゲートを備えるメモリ素子の製造方法を段階別に示す断面図である。 本発明の実施形態による製造方法で形成したメモリ素子のゲートの断面を示す走査電子顕微鏡（ＳＥＭ）の写真である。 本発明の実施形態による製造方法で形成したメモリ素子のゲートに含まれたシリコンナノドットの結晶を示す走査電子顕微鏡の写真である。
符号の説明
１０ 基板
１０ｓ ソース領域
１０ｄ ドレイン領域
１２ ゲート積層物
１２ａ ゲート絶縁膜
１２ｂ フローティングゲート
１２ｃ 層間絶縁膜
１２ｄ コントロールゲート
４０ 基板
４２ 第１絶縁膜
４４ ナノドット物質膜
４６ 第２絶縁膜
４８ 導電膜
５０ 第３絶縁膜
Ｇ ゲート積層物
ｈ１ ホール
ＳＰ スペーサ
５２ 絶縁膜
５４ 結晶ドット
５６ ナノドット層
Ｎ１ ナノドット群
Ｓ ソース領域
Ｄ ドレイン領域
５８ 第１金属層
６０ 第２金属層
６２ 第４絶縁膜
６４ 導電膜
６４ａ 導電膜パターン
６６ 第５絶縁膜
６８ 第６絶縁膜
ｈ２ ホール
Ｇ２ 第２ゲート
７０ 第７絶縁膜
７２ 第８絶縁膜
７４ 第９絶縁膜
７６ 導電膜
７８ 第１０絶縁膜
８０ 第１１絶縁膜

Claims (18)

  1. 絶縁膜と、所定の間隔をあけて順次に積層されると共に前記絶縁膜に内包されるナノドット層及び導電膜パターンとを含むゲートを、基板上に形成する第１段階と、
    前記ゲートと接触するソース領域とドレイン領域とを前記基板に形成する第２段階と、
    前記ソース領域と前記ドレイン領域とに、第１金属層と第２金属層とを、それぞれ形成する第３段階と
    からなるメモリ素子の製造方法。
  2. 前記第１段階は、
    前記絶縁膜と、ナノドット層形成用の物質膜と、導電膜パターンとを含むゲート積層物を前記基板上に形成する第１Ａ段階と、
    前記ナノドット層形成用の物質膜を少なくとも一つのナノドットを含むナノドット層に変換する第１Ｂ段階と
    を含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
  3. 前記第１Ｂ段階で、前記ナノドット層形成用の物質膜が前記ナノドット層になるまで前記ゲート積層物をアニーリングすることを特徴とする請求項２に記載のメモリ素子の製造方法。
  4. 前記第１Ａ段階は、
    第１絶縁膜と、前記ナノドット層形成用の物質膜と、第２絶縁膜と、導電膜と、第３絶縁膜とを、前記基板上に順次に積層する第１ＡＡ段階と、
    前記第１絶縁膜と、前記ナノドット層形成用の物質膜と、前記第２絶縁膜と、前記導電膜と、前記第３絶縁膜とを、パターニングして積層物を形成する第１ＡＢ段階と、
    前記積層物の側面にスペーサを形成する第１ＡＣ段階と
    を含むことを特徴とする請求項２に記載のメモリ素子の製造方法。
  5. 前記第１Ｂ段階より前記第２段階を先に実施することを特徴とする請求項２に記載のメモリ素子の製造方法。
  6. 前記ナノドット層形成用の物質膜は、ＳｉＯ2-X膜（０＜Ｘ＜１）またはＳｉ3Ｎ4-X膜（０＜Ｘ＜１）で形成することを特徴とする請求項２または５に記載のメモリ素子の製造方法。
  7. 前記ゲートのアニーリングは、７００℃〜１１００℃の温度で、３０秒〜１時間行うことを特徴とする請求項３に記載のメモリ素子の製造方法。
  8. 前記第１段階は、
    基板上に第１絶縁膜を形成する第１Ｃ段階と、
    前記第１絶縁膜上にナノドット層形成用の物質膜を形成する第１Ｄ段階と、
    前記ナノドット層形成用の物質膜のパターニングにより、ゲート形成領域を規定するナノドット層形成用の物質膜パターンを形成する第１Ｅ段階と、
    前記ナノドット層形成用の物質膜パターンを少なくとも一つのナノドットを含むナノドット層に変換させる第１Ｆ段階と、
    前記ナノドット層が形成された結果物の上に前記ナノドット層を覆う第２絶縁膜を形成する第１Ｇ段階と、
    前記第２絶縁膜の前記ナノドット層に対応する位置に前記導電膜パターンを形成する第１Ｈ段階と、
    前記第２絶縁膜上に前記導電膜パターンを覆う第３絶縁膜を形成する第１Ｉ段階と、
    前記導電膜パターンと前記ナノドット層とを含むように、前記第１絶縁膜と、第２絶縁膜と、第３絶縁膜とをパターニングする第１Ｊ段階と
    を含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
  9. 前記第１絶縁膜と、第２絶縁膜と、第３絶縁膜とを同一物質膜で形成することを特徴とする請求項８に記載のメモリ素子の製造方法。
  10. 前記ナノドット層形成用の物質膜は、ＳｉＯ2-X膜（０＜Ｘ＜１）またはＳｉ3Ｎ4-X膜（０＜Ｘ＜１）で形成することを特徴とする請求項８に記載のメモリ素子の製造方法。
  11. 前記第１Ｆ段階で、前記ナノドット層形成用の物質膜をアニーリングして前記ナノドット層に変換することを特徴とする請求項８に記載のメモリ素子の製造方法。
  12. 前記アニーリングは、７００℃〜１１００℃の温度で、３０秒〜１時間行うことを特徴とする請求項１１に記載のメモリ素子の製造方法。
  13. 前記第１段階は、
    基板上に第１絶縁膜を形成する第１Ｋ段階と、
    前記第１絶縁膜にナノドットの形成のためのシードを注入する第１Ｌ段階と、
    前記シードが注入された第１絶縁膜をパターニングして、ゲート形成領域を限定する第１絶縁膜パターンを形成する第１Ｍ段階と、
    前記第１絶縁膜パターンに少なくとも一つのナノドットを含むナノドット層を形成する第１Ｎ段階と、
    前記基板上に前記ナノドット層が含まれた前記第１絶縁膜パターンを覆う第２絶縁膜を形成する第１Ｏ段階と、
    前記第２絶縁膜の前記ナノドット層の真上側に対応する所定領域上に前記導電膜パターンを形成する第１Ｐ段階と、
    前記第２絶縁膜上に前記導電膜パターンを覆う第３絶縁膜を形成する第１Ｑ段階と、
    前記導電膜パターンと前記ナノドット層とを含むように、前記第１絶縁膜と、第２絶縁膜と、第３絶縁膜とをパターニングする第１Ｒ段階と
    を含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
  14. 前記第１絶縁膜と、第２絶縁膜と、第３絶縁膜とは、シリコン酸化膜で形成することを特徴とする請求項１３に記載のメモリ素子の製造方法。
  15. 前記シードは、シリコンであることを特徴とする請求項１３に記載のメモリ素子の製造方法。
  16. 前記第１Ｍ段階を前記第１Ｌ段階より先に実施することを特徴とする請求項１３に記載のメモリ素子の製造方法。
  17. 前記第１Ｎ段階で、前記ナノドット層は、前記第１絶縁膜パターンをアニーリングして形成することを特徴とする請求項１３に記載のメモリ素子の製造方法。
  18. 前記アニーリングは、７００℃〜１１００℃の温度で、３０秒〜１時間行うことを特徴とする請求項１７に記載のメモリ素子の製造方法。
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