JP2001291785A - スプリット・ゲート不揮発性メモリ用の組み合わされた自己整合ソースおよびｏｎｏキャパシタ - Google Patents
スプリット・ゲート不揮発性メモリ用の組み合わされた自己整合ソースおよびｏｎｏキャパシタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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Abstract
(57)【要約】 （修正有）
【課題】 ポリシリコン・ストラップ拡散領域と組み合
わせた酸化物−窒化物−酸化物（ＯＮＯ）キャパシタを
有する不揮発性メモリ・セルの製造方法を提供する。 【解決手段】 ポリシリコン・ストラップ拡散領域と組
み合わせたＯＮＯキャパシタを有する不揮発性メモリ・
セルは、浮動ゲート・ポリシリコン層１６の一部を露出
させるステップと、酸化物スペーサ２４を形成するステ
ップと、酸化物−窒化物−酸化物キャパシタを形成する
ステップと、コンタクト・ホール３４を設けて基板の一
部を露出させるステップと、基板１０にソース領域３８
を形成するステップと、前記窒化物層２０まで平坦化す
るステップとからなる。
わせた酸化物−窒化物−酸化物（ＯＮＯ）キャパシタを
有する不揮発性メモリ・セルの製造方法を提供する。 【解決手段】 ポリシリコン・ストラップ拡散領域と組
み合わせたＯＮＯキャパシタを有する不揮発性メモリ・
セルは、浮動ゲート・ポリシリコン層１６の一部を露出
させるステップと、酸化物スペーサ２４を形成するステ
ップと、酸化物−窒化物−酸化物キャパシタを形成する
ステップと、コンタクト・ホール３４を設けて基板の一
部を露出させるステップと、基板１０にソース領域３８
を形成するステップと、前記窒化物層２０まで平坦化す
るステップとからなる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ・セ
ルに関し、詳細には、ソースの浮動ゲートに対する結合
を強化するために、ポリシリコン・ストラップと組み合
わせた酸化物−窒化物−酸化物（ОＮО）キャパシタを
拡散領域と一体化することによって不揮発性メモリ・セ
ルを形成する方法に関する。本発明は、他の要素の内、
ポリシリコン・ストラップで拡散領域に組み合わされた
ОＮОキャパシタを含み、これによりソースから浮動ゲ
ートまでの強化された結合が得られる新規の不揮発性メ
モリ・セルをも提供する。
ルに関し、詳細には、ソースの浮動ゲートに対する結合
を強化するために、ポリシリコン・ストラップと組み合
わせた酸化物−窒化物−酸化物（ОＮО）キャパシタを
拡散領域と一体化することによって不揮発性メモリ・セ
ルを形成する方法に関する。本発明は、他の要素の内、
ポリシリコン・ストラップで拡散領域に組み合わされた
ОＮОキャパシタを含み、これによりソースから浮動ゲ
ートまでの強化された結合が得られる新規の不揮発性メ
モリ・セルをも提供する。
【０００２】
【従来の技術】当分野の技術者に知られているように、
不揮発性メモリ・セルは電源が除去された後で格納され
た情報を保持できるタイプのメモリ・デバイスである。
このタイプのメモリ・セルとしては：消去可能にプログ
ラミングできる読み取り専用メモリ（ＥＰＲОＭ）と電
子的に消去可能にプログラミングできる読み取り専用メ
モリ（ＥＥＰＲОＭ）がある。ＥＥＰＲОＭメモリ・セ
ルにおいて、プログラミングまたは書き込みは、高い印
加ドレン電圧に応答して基板から酸化物層を通してホッ
ト・エレクトロンを注入させることによって実現され
る。これに対し、消去は、浮動ゲートから制御ゲートお
よび基板へのホット・エレクトロンの光電子放出によっ
て実現される。
不揮発性メモリ・セルは電源が除去された後で格納され
た情報を保持できるタイプのメモリ・デバイスである。
このタイプのメモリ・セルとしては：消去可能にプログ
ラミングできる読み取り専用メモリ（ＥＰＲОＭ）と電
子的に消去可能にプログラミングできる読み取り専用メ
モリ（ＥＥＰＲОＭ）がある。ＥＥＰＲОＭメモリ・セ
ルにおいて、プログラミングまたは書き込みは、高い印
加ドレン電圧に応答して基板から酸化物層を通してホッ
ト・エレクトロンを注入させることによって実現され
る。これに対し、消去は、浮動ゲートから制御ゲートお
よび基板へのホット・エレクトロンの光電子放出によっ
て実現される。
【０００３】ＥＥＰＲОＭは、一般に２つのトランジス
タを備えた２つの要素セルを使用する。プログラミング
および消去は、シリコン・シリコン酸化物界面でのエネ
ルギ障壁を通って酸化物伝導帯へトンネリングする電子
を使用したファウラー・ノードハイム効果（Fowlwer-No
rdheim effect）手段によって実現される。メモリ・セ
ルの「読み取り」中に、ＥＥＰＲОＭの状態は電流を検
知することによって決定される。
タを備えた２つの要素セルを使用する。プログラミング
および消去は、シリコン・シリコン酸化物界面でのエネ
ルギ障壁を通って酸化物伝導帯へトンネリングする電子
を使用したファウラー・ノードハイム効果（Fowlwer-No
rdheim effect）手段によって実現される。メモリ・セ
ルの「読み取り」中に、ＥＥＰＲОＭの状態は電流を検
知することによって決定される。
【０００４】従来の不揮発性スプリット・ゲート・メモ
リ・セルにおいて、自己整合ソース／ドレン注入が３０
μｍ2以下にセル・サイズを縮小するために使用され
る。このようなセルにおいて、プログラミングは、ホッ
ト・エレクトロンをチャネル注入させることによって実
現され、消去は浮動ゲートからのファウラー・ノードハ
イム・トンネリングまたは光電子放出によって実現され
る。
リ・セルにおいて、自己整合ソース／ドレン注入が３０
μｍ2以下にセル・サイズを縮小するために使用され
る。このようなセルにおいて、プログラミングは、ホッ
ト・エレクトロンをチャネル注入させることによって実
現され、消去は浮動ゲートからのファウラー・ノードハ
イム・トンネリングまたは光電子放出によって実現され
る。
【０００５】従来技術のプロセスにより作られられた従
来のスプリット・ゲート・メモリ・セルは、トランジス
タのチャネル領域からホット・エレクトロンの注入によ
って充電される浮動ゲートを含む。スプリット・ゲート
動作を実現するために、浮動ゲートとソース領域の間に
あるチャネル領域の一部を制御する制御ゲートが浮動ゲ
ート上に形成される。
来のスプリット・ゲート・メモリ・セルは、トランジス
タのチャネル領域からホット・エレクトロンの注入によ
って充電される浮動ゲートを含む。スプリット・ゲート
動作を実現するために、浮動ゲートとソース領域の間に
あるチャネル領域の一部を制御する制御ゲートが浮動ゲ
ート上に形成される。
【０００６】さらに、スプリット・ゲート・メモリ・デ
バイスにおいて、書き込みおよびプログラミングが実施
できるように、浮動ゲートはデバイスのドレン領域に重
なるように形成される。重なりがないか、実際にはアン
ダラップがある時に、書き込みはホット・エレクトロン
の注入によって行うことができず、これによって、メモ
リ・デバイスのプログラミング効率が下がる。さらに、
スプリット・ゲート・メモリ・デバイスにおいて、「オ
ン」になって、メモリ・セルを駆動できるようにするた
めに、制御ゲートは浮動ゲートに重なり、かつチャネル
上に延びてソース領域に重ならなければならない。従来
のスプリット・ゲート処理においては、通常、ソース／
ドレン領域が形成されてから、すなわち注入および活性
化されてから、ポリ・ゲートが形成される。このような
従来技術の処理は完全な自己整合のソース／ドレン領域
を使用しておらず、したがって、セルの面積が広がり、
トランジスタのチャネル長さが増加する。
バイスにおいて、書き込みおよびプログラミングが実施
できるように、浮動ゲートはデバイスのドレン領域に重
なるように形成される。重なりがないか、実際にはアン
ダラップがある時に、書き込みはホット・エレクトロン
の注入によって行うことができず、これによって、メモ
リ・デバイスのプログラミング効率が下がる。さらに、
スプリット・ゲート・メモリ・デバイスにおいて、「オ
ン」になって、メモリ・セルを駆動できるようにするた
めに、制御ゲートは浮動ゲートに重なり、かつチャネル
上に延びてソース領域に重ならなければならない。従来
のスプリット・ゲート処理においては、通常、ソース／
ドレン領域が形成されてから、すなわち注入および活性
化されてから、ポリ・ゲートが形成される。このような
従来技術の処理は完全な自己整合のソース／ドレン領域
を使用しておらず、したがって、セルの面積が広がり、
トランジスタのチャネル長さが増加する。
【０００７】従来技術のスプリット・ゲート・メモリ・
セルにおいて、浮動ゲートに対するソースのあらゆる不
整合は読み取り電流の均一性に影響する。不整合を回避
するため、従来技術の不揮発性メモリ・デバイスは制御
ゲートのソースへの重なり部を含む。また、幾つかの不
揮発性メモリ・デバイスにおいては、ドレインが浮動ゲ
ートに対して自己整合であるが、ソース領域は浮動ゲー
トに対して自己整合ではなく、したがって、チャンネル
長は確定しない。これが、動作中のメモリ・デバイスに
おける電流のばらつきに悪影響を及ぼす。
セルにおいて、浮動ゲートに対するソースのあらゆる不
整合は読み取り電流の均一性に影響する。不整合を回避
するため、従来技術の不揮発性メモリ・デバイスは制御
ゲートのソースへの重なり部を含む。また、幾つかの不
揮発性メモリ・デバイスにおいては、ドレインが浮動ゲ
ートに対して自己整合であるが、ソース領域は浮動ゲー
トに対して自己整合ではなく、したがって、チャンネル
長は確定しない。これが、動作中のメモリ・デバイスに
おける電流のばらつきに悪影響を及ぼす。
【０００８】全チャネル長が一定距離でない場合、プロ
グラミングにも悪影響がある。全チャネル長が変動する
場合、メモリ・セルを形成するのに使用される層の寸法
をスケーリングするのが困難になり、したがって、高い
プログラミング効率とセルの高い再現性が得られなくな
る。他方、長さ方向の寸法が大き過ぎる場合、プログラ
ミング効率は十分にならず、セルの読み取り電流が低減
して、デバイスの動作が損なわれる。さらに、重なり部
を設けると、セルのかなりの部分が無駄になり、セルの
サイズが不必要に大きくなる。
グラミングにも悪影響がある。全チャネル長が変動する
場合、メモリ・セルを形成するのに使用される層の寸法
をスケーリングするのが困難になり、したがって、高い
プログラミング効率とセルの高い再現性が得られなくな
る。他方、長さ方向の寸法が大き過ぎる場合、プログラ
ミング効率は十分にならず、セルの読み取り電流が低減
して、デバイスの動作が損なわれる。さらに、重なり部
を設けると、セルのかなりの部分が無駄になり、セルの
サイズが不必要に大きくなる。
【０００９】従来技術の不揮発性メモリ・デバイスに関
する欠点に鑑み、浮動ゲートとソース領域の間に十分な
重なりを維持し、ならびに浮動ゲート・チャネルが機能
することを維持しながら、非常に小さい幾何形状までス
ケーリングできるスプリット・ゲート不揮発性メモリ・
セルを製造する新規の改善された方法を開発すること
が、継続的に必要とされている。
する欠点に鑑み、浮動ゲートとソース領域の間に十分な
重なりを維持し、ならびに浮動ゲート・チャネルが機能
することを維持しながら、非常に小さい幾何形状までス
ケーリングできるスプリット・ゲート不揮発性メモリ・
セルを製造する新規の改善された方法を開発すること
が、継続的に必要とされている。
【００１０】
【発明が解決しようとする課題】本発明の一目的は、そ
れに関連した約０．５μｍまたはそれ以下の幾何形状を
有する浮動ゲート不揮発性メモリ・セルを製造する方法
を提供することである。
れに関連した約０．５μｍまたはそれ以下の幾何形状を
有する浮動ゲート不揮発性メモリ・セルを製造する方法
を提供することである。
【００１１】本発明の他の目的は浮動ゲートとソース拡
散の間に十分な重なり領域を有しており、浮動ゲート・
チャネルが機能することを維持する不揮発性メモリ・セ
ルを製造する方法を提供することである。
散の間に十分な重なり領域を有しており、浮動ゲート・
チャネルが機能することを維持する不揮発性メモリ・セ
ルを製造する方法を提供することである。
【００１２】本発明のさらなる目的は、組み合わされた
ОＮОキャパシタと拡散領域に一体化されたポリシリコ
ン・ストラップを含む不揮発性メモリ・セルを製造する
方法を提供することである。
ОＮОキャパシタと拡散領域に一体化されたポリシリコ
ン・ストラップを含む不揮発性メモリ・セルを製造する
方法を提供することである。
【００１３】
【課題を解決するための手段】上記目的および利点は、
ポリシリコン・スペーサを使用して、酸化半導体基板上
の浮動ゲート・ポリシリコン上で定義された窒化物トレ
ンチ内に浮動ゲートのソース縁部を画定することによっ
て、本発明において実現される。詳細にいうと、上記目
的および利益は、組み合わされたОＮОキャパシタとポ
リシリコン・ストラップをデバイスの拡散領域に一体化
することによって実現される。これらの要素を一体化す
ることによって、浮動ゲートに対するソースの強化され
た結合が得られる。
ポリシリコン・スペーサを使用して、酸化半導体基板上
の浮動ゲート・ポリシリコン上で定義された窒化物トレ
ンチ内に浮動ゲートのソース縁部を画定することによっ
て、本発明において実現される。詳細にいうと、上記目
的および利益は、組み合わされたОＮОキャパシタとポ
リシリコン・ストラップをデバイスの拡散領域に一体化
することによって実現される。これらの要素を一体化す
ることによって、浮動ゲートに対するソースの強化され
た結合が得られる。
【００１４】本発明方法は（ａ）基板の表面の上に膜ス
タックを形成し、前記膜スタックが少なくとも、浮動ゲ
ート酸化物層、浮動ゲート・ポリシリコン層、酸化物層
および窒化物層を含むステップと、（ｂ）前記膜スタッ
クに開口を形成し、前記浮動ゲート・ポリシリコン層の
一部を露出させるステップと、（ｃ）前記開口に酸化物
スペーサを形成するステップと、（ｄ）前記開口に酸化
物−窒化物−酸化物キャパシタを形成するステップと、
（ｅ）前記酸化物−窒化物−酸化物キャパシタの上にポ
リシリコン・スペーサを形成するステップと、（ｆ）前
記開口にコンタクト・ホールを提供し、前記基板の一部
を露出させるステップと、（ｇ）前記コンタクト・ホー
ルに、および前記膜スタックの前記窒化物層の上に酸化
物ライナを形成するステップと、（ｈ）前記基板にソー
ス領域を形成するステップと、（ｉ）前記酸化物ライナ
から酸化物スペーサを形成するステップと、（ｊ）前記
開口およびコンタクト・ホールをドーピングされたポリ
シリコンで充填するステップと、（ｋ）前記膜スタック
の前記窒化物の層まで平坦化するステップを含む。
タックを形成し、前記膜スタックが少なくとも、浮動ゲ
ート酸化物層、浮動ゲート・ポリシリコン層、酸化物層
および窒化物層を含むステップと、（ｂ）前記膜スタッ
クに開口を形成し、前記浮動ゲート・ポリシリコン層の
一部を露出させるステップと、（ｃ）前記開口に酸化物
スペーサを形成するステップと、（ｄ）前記開口に酸化
物−窒化物−酸化物キャパシタを形成するステップと、
（ｅ）前記酸化物−窒化物−酸化物キャパシタの上にポ
リシリコン・スペーサを形成するステップと、（ｆ）前
記開口にコンタクト・ホールを提供し、前記基板の一部
を露出させるステップと、（ｇ）前記コンタクト・ホー
ルに、および前記膜スタックの前記窒化物層の上に酸化
物ライナを形成するステップと、（ｈ）前記基板にソー
ス領域を形成するステップと、（ｉ）前記酸化物ライナ
から酸化物スペーサを形成するステップと、（ｊ）前記
開口およびコンタクト・ホールをドーピングされたポリ
シリコンで充填するステップと、（ｋ）前記膜スタック
の前記窒化物の層まで平坦化するステップを含む。
【００１５】不揮発性メモリ・デバイスは従来処理技法
を使用して完成するが、これは次のものを含む。（ｌ）
窒化物層と前記膜スタックの前記浮動ゲート・ポリシリ
コン層とを除去するステップと、（ｍ）ワード線ゲート
酸化物を形成するステップと、（ｎ）前記ワード線ゲー
ト酸化物の周りにワード線スペーサを形成するステッ
プ。
を使用して完成するが、これは次のものを含む。（ｌ）
窒化物層と前記膜スタックの前記浮動ゲート・ポリシリ
コン層とを除去するステップと、（ｍ）ワード線ゲート
酸化物を形成するステップと、（ｎ）前記ワード線ゲー
ト酸化物の周りにワード線スペーサを形成するステッ
プ。
【００１６】上記方法によって、基板と、前記基板に形
成されたソース領域とをみ、前記ソース領域が上にある
浮動ゲート領域に対し自己整合され、前記浮動ゲート領
域がポリシリコン・ストラップと組み合わされたОＮО
キャパシタを含み、前記ОＮОキャパシタと前記ポリシ
リコン・ストラップが構造内で前記ソース領域と一体化
されている不揮発性メモリ・セルがもたらされる。
成されたソース領域とをみ、前記ソース領域が上にある
浮動ゲート領域に対し自己整合され、前記浮動ゲート領
域がポリシリコン・ストラップと組み合わされたОＮО
キャパシタを含み、前記ОＮОキャパシタと前記ポリシ
リコン・ストラップが構造内で前記ソース領域と一体化
されている不揮発性メモリ・セルがもたらされる。
【００１７】
【発明の実施の形態】自己整合ポリシリコン・ストラッ
プと組み合わせたОＮОキャパシタを拡散領域に一体化
することによって、スプリット・ゲート不揮発性メモリ
・セルを製造する方法を提供する本発明を、本出願に添
付の図面を参照して詳細に説明する。添付図面におい
て、同様な参照番号が、同様の、または対応する、ある
いはその両方の要素を説明するのに使用されることに留
意されたい。
プと組み合わせたОＮОキャパシタを拡散領域に一体化
することによって、スプリット・ゲート不揮発性メモリ
・セルを製造する方法を提供する本発明を、本出願に添
付の図面を参照して詳細に説明する。添付図面におい
て、同様な参照番号が、同様の、または対応する、ある
いはその両方の要素を説明するのに使用されることに留
意されたい。
【００１８】本発明に使用された各種処理ステップ中の
本発明の不揮発性メモリ・セルの断面図を示す図１〜図
９を参照する。詳細には、図１は、本発明で使用される
初期構造を含む。図示のように、初期構造は、基板１０
と基板の表面の上に形成された膜スタック１２とを含
む。膜スタック１２は、基板１０の表面の上に形成され
た浮動ゲート酸化物層１４と、前記浮動ゲート酸化物層
の上に形成された浮動ゲート・ポリシリコン層１６と、
前記浮動ゲート・ポリシリコン層上の酸化物層１８と、
酸化物層１８の上に形成された窒化物層２０とを含む。
本発明の不揮発性メモリ・セルの断面図を示す図１〜図
９を参照する。詳細には、図１は、本発明で使用される
初期構造を含む。図示のように、初期構造は、基板１０
と基板の表面の上に形成された膜スタック１２とを含
む。膜スタック１２は、基板１０の表面の上に形成され
た浮動ゲート酸化物層１４と、前記浮動ゲート酸化物層
の上に形成された浮動ゲート・ポリシリコン層１６と、
前記浮動ゲート・ポリシリコン層上の酸化物層１８と、
酸化物層１８の上に形成された窒化物層２０とを含む。
【００１９】図１に示す初期構造は当技術で公知の従来
材料で構成されており、また、この構造は、当技術で公
知の技法を利用して形成される。図１に示した構造を形
成するのに使用される方法および材料の簡単な説明をこ
こで与える。
材料で構成されており、また、この構造は、当技術で公
知の技法を利用して形成される。図１に示した構造を形
成するのに使用される方法および材料の簡単な説明をこ
こで与える。
【００２０】基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、Ｇａ
Ａｓ、ＩｎＡｓ、ＩｎＰおよび他のすべてのＩＩＩ／Ｖ
属の半導体化合物を含むが、これらに限定されない任意
の従来型半導体材料で構成できる。基板はＳｉ／ＳｉＧ
ｅのような層状半導体でも構成できる。基板は製造され
るデバイスのタイプに応じｎ型またはｐ型である。基板
は、任意選択で、様々な活性領域、または絶縁領域、あ
るいはその両方を含む。これらは、基板の表面上に形成
されるか、あるいは、基板上に膜スタックが形成される
前に基板内に形成される。
Ａｓ、ＩｎＡｓ、ＩｎＰおよび他のすべてのＩＩＩ／Ｖ
属の半導体化合物を含むが、これらに限定されない任意
の従来型半導体材料で構成できる。基板はＳｉ／ＳｉＧ
ｅのような層状半導体でも構成できる。基板は製造され
るデバイスのタイプに応じｎ型またはｐ型である。基板
は、任意選択で、様々な活性領域、または絶縁領域、あ
るいはその両方を含む。これらは、基板の表面上に形成
されるか、あるいは、基板上に膜スタックが形成される
前に基板内に形成される。
【００２１】膜スタック１２の浮動ゲート酸化物層１４
は従来の熱成長プロセスを使用して基板１０の上に形成
されるか、あるいは、酸化物層を化学的気相付着（ＣＶ
Ｄ）、プラズマ補助ＣＶＤ、スパッタ、蒸着およびその
他の類似付着プロセスなどの、ただしこれらに限定され
ない従来の付着プロセスによって形成できる。浮動ゲー
ト酸化物層１４の厚さは変えてよいが、酸化物層は典型
的には、約６ｎｍから約１５ｎｍの厚さを持っており、
約８ｎｍから約１０ｎｍの厚さがより強く好まれる。Ｓ
ｉО2などの任意の酸化物含有材料を浮動ゲート酸化物
層１４として使用できる。
は従来の熱成長プロセスを使用して基板１０の上に形成
されるか、あるいは、酸化物層を化学的気相付着（ＣＶ
Ｄ）、プラズマ補助ＣＶＤ、スパッタ、蒸着およびその
他の類似付着プロセスなどの、ただしこれらに限定され
ない従来の付着プロセスによって形成できる。浮動ゲー
ト酸化物層１４の厚さは変えてよいが、酸化物層は典型
的には、約６ｎｍから約１５ｎｍの厚さを持っており、
約８ｎｍから約１０ｎｍの厚さがより強く好まれる。Ｓ
ｉО2などの任意の酸化物含有材料を浮動ゲート酸化物
層１４として使用できる。
【００２２】浮動ゲート・ポリシリコン層１６に関する
限り、この層はＣＶＤ、プラズマ補助ＣＶＤおよびスパ
ッタなどの従来の付着プロセスを利用して浮動ゲート酸
化物層の上に形成される。浮動ゲート・ポリシリコン層
１６の厚さは変えてよいが、ポリシリコン層は典型的に
は、約１０ｎｍから約５００ｎｍの厚さを持っており、
約６０ｎｍから約８０ｎｍの厚さがより強く好まれる。
限り、この層はＣＶＤ、プラズマ補助ＣＶＤおよびスパ
ッタなどの従来の付着プロセスを利用して浮動ゲート酸
化物層の上に形成される。浮動ゲート・ポリシリコン層
１６の厚さは変えてよいが、ポリシリコン層は典型的に
は、約１０ｎｍから約５００ｎｍの厚さを持っており、
約６０ｎｍから約８０ｎｍの厚さがより強く好まれる。
【００２３】膜スタック１２の酸化物層１８は浮動ゲー
ト酸化物層１４に関連して上述した技法の何れかを利用
して形成されるが、酸化物層１８の厚さは典型的には、
約６ｎｍから約１２ｎｍであり、約８ｎｍから約１０ｎ
ｍの厚さがより強く好まれる。
ト酸化物層１４に関連して上述した技法の何れかを利用
して形成されるが、酸化物層１８の厚さは典型的には、
約６ｎｍから約１２ｎｍであり、約８ｎｍから約１０ｎ
ｍの厚さがより強く好まれる。
【００２４】膜スタックの窒化物層、すなわち窒化物層
２０は窒化物層を形成できる当技術の技術者に公知の従
来の付着プロセスを利用して酸化物層１８上に形成され
る。窒化物層２０を形成するのに使用される典型的な付
着プロセスの例示的な例はＣＶＤ、プラズマ補助ＣＶ
Ｄ、スパッタ、蒸着およびその他類似の付着プロセスを
含むが、これらに限定されない。窒化物層２０の厚さは
変えてよいが、典型的には、約２５０ｎｍから約４５０
ｎｍの厚さを持っており、約３００ｎｍから約３５０ｎ
ｍの厚さがより強く好まれる。窒化物層を形成できるＳ
ｉ3Ｎ4などの任意の材料を本発明で使用できる。
２０は窒化物層を形成できる当技術の技術者に公知の従
来の付着プロセスを利用して酸化物層１８上に形成され
る。窒化物層２０を形成するのに使用される典型的な付
着プロセスの例示的な例はＣＶＤ、プラズマ補助ＣＶ
Ｄ、スパッタ、蒸着およびその他類似の付着プロセスを
含むが、これらに限定されない。窒化物層２０の厚さは
変えてよいが、典型的には、約２５０ｎｍから約４５０
ｎｍの厚さを持っており、約３００ｎｍから約３５０ｎ
ｍの厚さがより強く好まれる。窒化物層を形成できるＳ
ｉ3Ｎ4などの任意の材料を本発明で使用できる。
【００２５】次に、図２に示すように、開口２２を膜ス
タックに形成し、浮動ゲート・ポリシリコン１６の一部
を露出させる。本発明の図面にはたった１つの開口しか
示していないが、本発明は膜スタックに複数の開口を形
成しても同様にうまく動作することに留意されたい。詳
細には、図面に示されていない、フォトレジストを従来
の付着プロセスを利用して窒化物層２０の露出表面層の
上に形成される。フォトレジスト層が従来のリソグラフ
ィを利用してパターン化され、開口が形成される膜スタ
ックの選択領域を露出させる。本発明で使用されるリソ
グラフィ・ステップは、放射線に対してフォトレジスト
を露光させ、フォトレジストにパターンを形成し、パタ
ーンを現像することを含む。このようなステップは当技
術の技術者にとって公知であるから、その詳細な説明は
本明細書では必要ない。
タックに形成し、浮動ゲート・ポリシリコン１６の一部
を露出させる。本発明の図面にはたった１つの開口しか
示していないが、本発明は膜スタックに複数の開口を形
成しても同様にうまく動作することに留意されたい。詳
細には、図面に示されていない、フォトレジストを従来
の付着プロセスを利用して窒化物層２０の露出表面層の
上に形成される。フォトレジスト層が従来のリソグラフ
ィを利用してパターン化され、開口が形成される膜スタ
ックの選択領域を露出させる。本発明で使用されるリソ
グラフィ・ステップは、放射線に対してフォトレジスト
を露光させ、フォトレジストにパターンを形成し、パタ
ーンを現像することを含む。このようなステップは当技
術の技術者にとって公知であるから、その詳細な説明は
本明細書では必要ない。
【００２６】開口の形成を、ＲＩＥ、イオン・ビーム・
エッチング、プラズマ・エッチングまたはその他のドラ
イ・エッチング・プロセスなどの従来ドライ・エッチン
グ・プロセスを利用して、膜スタックの窒化物層および
酸化物層の露出領域をエッチングすることによって行
う。上述のドライ・エッチング・プロセスの組合せも、
浮動ゲート・ポリシリコン層に対する開口を設けるのに
使用できる。トレンチ・エッチングに引き続き、パター
ン化されたフォトレジストを従来の剥離プロセスによっ
て除去して、図２に示す構造を設ける。
エッチング、プラズマ・エッチングまたはその他のドラ
イ・エッチング・プロセスなどの従来ドライ・エッチン
グ・プロセスを利用して、膜スタックの窒化物層および
酸化物層の露出領域をエッチングすることによって行
う。上述のドライ・エッチング・プロセスの組合せも、
浮動ゲート・ポリシリコン層に対する開口を設けるのに
使用できる。トレンチ・エッチングに引き続き、パター
ン化されたフォトレジストを従来の剥離プロセスによっ
て除去して、図２に示す構造を設ける。
【００２７】本発明における次の２つの処理ステップ、
すなわち前記開口に酸化物スペーサを形成すること、お
よび前記開口に酸化物−窒化物−酸化物（ОＮО）キャ
パシタを形成することを図３に示す。詳細には、構造に
開口を設け、浮動ゲート・ポリシリコンの一部を露出さ
せた後、薄い（５０ｎｍ以下）酸化物スペーサ２４を開
口における露出側壁の上に形成する。酸化物スペーサ２
４を当技術で公知の従来プロセスを利用して形成する。
たとえば、酸化物スペーサの形成は、開口の露出側壁に
薄い酸化物層を付着させ、次いで、薄い酸化物層をエッ
チングして、酸化物スペーサを形成することによって行
うことができる。薄い酸化物層を形成するのに使用され
た付着プロセスはＣＶＤおよびプラズマ補助ＣＶＤなど
の任意の従来の付着プロセスを含み、エッチングはＲＩ
Ｅなどの従来のドライ・エッチング・プロセスによって
行うことができる。
すなわち前記開口に酸化物スペーサを形成すること、お
よび前記開口に酸化物−窒化物−酸化物（ОＮО）キャ
パシタを形成することを図３に示す。詳細には、構造に
開口を設け、浮動ゲート・ポリシリコンの一部を露出さ
せた後、薄い（５０ｎｍ以下）酸化物スペーサ２４を開
口における露出側壁の上に形成する。酸化物スペーサ２
４を当技術で公知の従来プロセスを利用して形成する。
たとえば、酸化物スペーサの形成は、開口の露出側壁に
薄い酸化物層を付着させ、次いで、薄い酸化物層をエッ
チングして、酸化物スペーサを形成することによって行
うことができる。薄い酸化物層を形成するのに使用され
た付着プロセスはＣＶＤおよびプラズマ補助ＣＶＤなど
の任意の従来の付着プロセスを含み、エッチングはＲＩ
Ｅなどの従来のドライ・エッチング・プロセスによって
行うことができる。
【００２８】酸化物スペーサの形成に引き続き、ОＮО
キャパシタが開口に形成される。ОＮОキャパシタ（図
３参照）は底部酸化物層２６、窒化物層２８、および上
部酸化物層３０を含む。底部および上部酸化物層は、浮
動ゲート酸化物層を形成するのに以前使用されたものと
同じあるいは異なる処理技法、すなわち熱成長または付
着を利用して形成される。上部酸化物層だけの場合、酸
化物層は窒化物層の一部を酸化することによって形成さ
れる。キャパシタの窒化物層に関して、この層は、膜ス
タック１２の窒化物層２０を形成するのに以前使用され
たものと同じまたは異なる付着プロセスを利用して形成
される。
キャパシタが開口に形成される。ОＮОキャパシタ（図
３参照）は底部酸化物層２６、窒化物層２８、および上
部酸化物層３０を含む。底部および上部酸化物層は、浮
動ゲート酸化物層を形成するのに以前使用されたものと
同じあるいは異なる処理技法、すなわち熱成長または付
着を利用して形成される。上部酸化物層だけの場合、酸
化物層は窒化物層の一部を酸化することによって形成さ
れる。キャパシタの窒化物層に関して、この層は、膜ス
タック１２の窒化物層２０を形成するのに以前使用され
たものと同じまたは異なる付着プロセスを利用して形成
される。
【００２９】キャパシタの底部酸化物層の厚さは典型的
には、約５ｎｍから約１５ｎｍであり、約６ｎｍから約
８ｎｍの厚さがより強く好まれる。ОＮОキャパシタの
上部酸化物層に関する限り、上部酸化物層は典型的に
は、約１ｎｍから約１０ｎｍの厚さを持っており、約６
ｎｍから約８ｎｍの厚さがより強く好まれる。キャパシ
タの窒化物層は典型的には、約４ｎｍから約１０ｎｍの
厚さを持っており、約６ｎｍから約８ｎｍの厚さがより
強く好まれる。
には、約５ｎｍから約１５ｎｍであり、約６ｎｍから約
８ｎｍの厚さがより強く好まれる。ОＮОキャパシタの
上部酸化物層に関する限り、上部酸化物層は典型的に
は、約１ｎｍから約１０ｎｍの厚さを持っており、約６
ｎｍから約８ｎｍの厚さがより強く好まれる。キャパシ
タの窒化物層は典型的には、約４ｎｍから約１０ｎｍの
厚さを持っており、約６ｎｍから約８ｎｍの厚さがより
強く好まれる。
【００３０】本発明における次の幾つかの処理ステップ
を図４に示す。詳細には、図４では、前記酸化物−窒化
物−酸化物キャパシタの上にポリシリコン・スペーサを
形成し、前記開口内にコンタクト・ホールを設けて、前
記基板の一部が露出された後で形成される構造を示して
いる。
を図４に示す。詳細には、図４では、前記酸化物−窒化
物−酸化物キャパシタの上にポリシリコン・スペーサを
形成し、前記開口内にコンタクト・ホールを設けて、前
記基板の一部が露出された後で形成される構造を示して
いる。
【００３１】開口内にОＮОキャパシタが形成された
後、ポリシリコン・スペーサ３２が、従来の付着プロセ
スおよびエッチングを利用してОＮОキャパシタの上部
酸化物層、すなわち、酸化物層３０上に形成される。図
４に示すように、ポリシリコン・スペーサは、ОＮОキ
ャパシタの側壁ならびに開口の底部上にあるОＮОキャ
パシタの部分に対して形成され、開口の底部の上にある
ОＮОキャパシタの部分は露出されたままである。
後、ポリシリコン・スペーサ３２が、従来の付着プロセ
スおよびエッチングを利用してОＮОキャパシタの上部
酸化物層、すなわち、酸化物層３０上に形成される。図
４に示すように、ポリシリコン・スペーサは、ОＮОキ
ャパシタの側壁ならびに開口の底部上にあるОＮОキャ
パシタの部分に対して形成され、開口の底部の上にある
ОＮОキャパシタの部分は露出されたままである。
【００３２】ポリシリコン・スペーサの形成に引き続
き、コンタクト・ホール３４が、ОＮОキャパシタ、浮
動ゲート・ポリシリコン層１６、および浮動ゲート酸化
物層１４の露出部分を通して形成され、基板１０の一部
を露出させる。コンタクト・ホール３４は上述の各種層
を除去できる任意の技法またはその組合せを利用して形
成される。たとえば、コンタクト・ホールをドライ・エ
ッチング・プロセス、化学的ウエット・エッチング・プ
ロセスまたはその任意の組合せを利用して形成できる。
コンタクト・ホールを形成するのに本発明において使用
される１つの好ましい技法はフッ素ベースのエッチャン
トによって、キャパシタの酸化物−窒化物−酸化物層を
先ずエッチングし、次いで塩素ベースのエッチャントに
よって浮動ゲート・ポリシリコン層を除去し、フッ素ベ
ースのエッチャントによって浮動ゲート酸化物層をその
後除去することである。
き、コンタクト・ホール３４が、ОＮОキャパシタ、浮
動ゲート・ポリシリコン層１６、および浮動ゲート酸化
物層１４の露出部分を通して形成され、基板１０の一部
を露出させる。コンタクト・ホール３４は上述の各種層
を除去できる任意の技法またはその組合せを利用して形
成される。たとえば、コンタクト・ホールをドライ・エ
ッチング・プロセス、化学的ウエット・エッチング・プ
ロセスまたはその任意の組合せを利用して形成できる。
コンタクト・ホールを形成するのに本発明において使用
される１つの好ましい技法はフッ素ベースのエッチャン
トによって、キャパシタの酸化物−窒化物−酸化物層を
先ずエッチングし、次いで塩素ベースのエッチャントに
よって浮動ゲート・ポリシリコン層を除去し、フッ素ベ
ースのエッチャントによって浮動ゲート酸化物層をその
後除去することである。
【００３３】本発明方法における次の２つの処理ステッ
プを図５および図６に示す。詳細には、図５はコンタク
ト・ホールの底部領域に酸化物ライナ３６を形成し、次
いで基板にソース領域３８を形成した後の構造を示す。
図示のように、酸化物ライナ３６は、コンタクト・ホー
ルを含む開口、ならびに窒化物層２０の表面に形成され
る。
プを図５および図６に示す。詳細には、図５はコンタク
ト・ホールの底部領域に酸化物ライナ３６を形成し、次
いで基板にソース領域３８を形成した後の構造を示す。
図示のように、酸化物ライナ３６は、コンタクト・ホー
ルを含む開口、ならびに窒化物層２０の表面に形成され
る。
【００３４】酸化物ライナ３６はＣＶＤなどの従来の共
形付着プロセスを利用して形成される。本発明で使用さ
れる酸化物ライナの厚さは典型的には、約１５ｎｍから
約３５ｎｍであり、約２０ｎｍから約２５ｎｍの厚さが
より強く好まれる。
形付着プロセスを利用して形成される。本発明で使用さ
れる酸化物ライナの厚さは典型的には、約１５ｎｍから
約３５ｎｍであり、約２０ｎｍから約２５ｎｍの厚さが
より強く好まれる。
【００３５】ソース領域３８は従来イオン注入および活
性化アニールによって形成される。この処理ステップが
当技術の技術者に公知であるから、その詳細な説明は本
明細書では与えない。
性化アニールによって形成される。この処理ステップが
当技術の技術者に公知であるから、その詳細な説明は本
明細書では与えない。
【００３６】ソース領域の形成に引き続き、任意選択の
酸化物ライナを、以前形成された酸化物ライナ上に形成
できる。本発明のこの任意選択の実施形態は本発明の図
面には示されない。
酸化物ライナを、以前形成された酸化物ライナ上に形成
できる。本発明のこの任意選択の実施形態は本発明の図
面には示されない。
【００３７】次に、図６に示すように、酸化物スペーサ
４０が前記酸化物ライナ３６から形成され、形成ステッ
プ中に、前記基板の一部が再露出される。酸化物スペー
サが、ＲＩＥなどの従来のエッチング・プロセスを利用
して以前形成された酸化物層をエッチングして形成され
る。
４０が前記酸化物ライナ３６から形成され、形成ステッ
プ中に、前記基板の一部が再露出される。酸化物スペー
サが、ＲＩＥなどの従来のエッチング・プロセスを利用
して以前形成された酸化物層をエッチングして形成され
る。
【００３８】図７はポリシリコン充填および平坦化後の
構造を示す。詳細には、酸化物スペーサがコンタクト・
ホールに形成された後、コンタクト・ホールならびに開
口がドーピングされたポリシリコン４２で充填される。
ドーピングされたポリシリコン領域４２はポリシリコン
を先ず付着し、次いでイオン注入およびアニールによる
適切なドーピング原子でポリシリコンをドーピングして
形成されるか、あるいは、ドーピングされたポリシリコ
ン領域４２を従来のインシチュ（in-situ）のドーピン
グ付着プロセスを利用して形成する。平坦化は化学・機
械的研磨（ＣＭＰ）や研削などの任意の従来平坦化プロ
セスを利用することによって本発明で実現される。
構造を示す。詳細には、酸化物スペーサがコンタクト・
ホールに形成された後、コンタクト・ホールならびに開
口がドーピングされたポリシリコン４２で充填される。
ドーピングされたポリシリコン領域４２はポリシリコン
を先ず付着し、次いでイオン注入およびアニールによる
適切なドーピング原子でポリシリコンをドーピングして
形成されるか、あるいは、ドーピングされたポリシリコ
ン領域４２を従来のインシチュ（in-situ）のドーピン
グ付着プロセスを利用して形成する。平坦化は化学・機
械的研磨（ＣＭＰ）や研削などの任意の従来平坦化プロ
セスを利用することによって本発明で実現される。
【００３９】図７に示した不揮発性メモリ・セル構造
が、ポリシリコン・ストラップ領域４２と組み合わされ
たОＮОキャパシタ（酸化物層２６、窒化物層２８、酸
化物層３０）を含むことに留意されたい。これら２つの
領域、すなわち、ОＮОキャパシタとポリシリコン・ス
トラップはソース領域３８に一体化される。ソース領域
３８が、デバイスの浮動ゲート領域に自己整合し、かつ
浮動ゲート・チャネル領域へ浮動ゲートの下を延びる拡
散領域であることにも留意されたい。
が、ポリシリコン・ストラップ領域４２と組み合わされ
たОＮОキャパシタ（酸化物層２６、窒化物層２８、酸
化物層３０）を含むことに留意されたい。これら２つの
領域、すなわち、ОＮОキャパシタとポリシリコン・ス
トラップはソース領域３８に一体化される。ソース領域
３８が、デバイスの浮動ゲート領域に自己整合し、かつ
浮動ゲート・チャネル領域へ浮動ゲートの下を延びる拡
散領域であることにも留意されたい。
【００４０】次いで、不揮発性メモリ・デバイスは、従
来の処理技法を使用することによって完成する。この技
法は、前記膜スタックの窒化物層２０と浮動ゲート・ポ
リシリコン層１６の一部を除去するステップと（このス
テップにおいて、酸化物層１８が完全に除去される）、
ワード線ゲート酸化物４４を形成するステップと、前記
ワード線ゲート酸化物の周りにワード線スペーサ４６を
形成するステップとを含むこれら各種処理ステップによ
って形成される構造を図８と図９に示す。
来の処理技法を使用することによって完成する。この技
法は、前記膜スタックの窒化物層２０と浮動ゲート・ポ
リシリコン層１６の一部を除去するステップと（このス
テップにおいて、酸化物層１８が完全に除去される）、
ワード線ゲート酸化物４４を形成するステップと、前記
ワード線ゲート酸化物の周りにワード線スペーサ４６を
形成するステップとを含むこれら各種処理ステップによ
って形成される構造を図８と図９に示す。
【００４１】窒化物層とポリシリコン層は緩衝ＨＦのよ
うな化学的エッチャントが使用された従来のダマシーン
・エッチ・バック処理ステップを利用して除去される。
ワード線ゲート酸化物は従来の付着プロセスを利用して
（あるいは、熱成長によって）形成され、ワード線スペ
ーサは従来付着プロセスおよびエッチングによって形成
される。
うな化学的エッチャントが使用された従来のダマシーン
・エッチ・バック処理ステップを利用して除去される。
ワード線ゲート酸化物は従来の付着プロセスを利用して
（あるいは、熱成長によって）形成され、ワード線スペ
ーサは従来付着プロセスおよびエッチングによって形成
される。
【００４２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４３】（１）ポリシリコン・ストラップと組み合
わされた酸化物−窒化物−酸化物（ОＮО）キャパシタ
を有する不揮発性メモリ・セルを形成する方法であっ
て、（ａ）基板の表面の上に膜スタックを形成するステ
ップであって、前記膜スタックが少なくとも、浮動ゲー
ト酸化物層、浮動ゲート・ポリシリコン層、酸化物層お
よび窒化物層を含むステップと、（ｂ）前記膜スタック
に開口を形成して、前記浮動ゲート・ポリシリコン層の
一部を露出させるステップと、（ｃ）前記開口に酸化物
スペーサを形成するステップと、（ｄ）前記開口に酸化
物−窒化物−酸化物キャパシタを形成するステップと、
（ｅ）前記酸化物−窒化物−酸化物キャパシタの上にポ
リシリコン・スペーサを形成するステップと、（ｆ）前
記開口にコンタクト・ホールを形成して、前記基板の一
部を露出させるステップと、（ｇ）前記コンタクト・ホ
ールに、また前記膜スタックの前記窒化物層の上に酸化
物ライナを形成するステップと、（ｈ）前記基板にソー
ス領域を形成するステップと、（ｉ）前記酸化物ライナ
から酸化物スペーサを形成するステップと、（ｊ）前記
開口およびコンタクト・ホールをドーピングされたポリ
シリコンで充填するステップと、（ｋ）前記膜スタック
の前記窒化物層を平坦化するステップとを含む方法。 （２）（ｌ）前記窒化物層と、前記膜スタックの前記浮
動ゲート・ポリシリコン層とを除去するステップと、
（ｍ）ワード線ゲート酸化物を形成するステップと、
（ｎ）前記ワード線ゲート酸化物の周りにワード線スペ
ーサを形成するステップとをさらに含む上記（１）に記
載の方法。 （３）前記浮動ゲート酸化物層が熱成長によって、ある
いは化学的気相付着（ＣＶＤ）、プラズマ補助ＣＶＤ、
スパッタおよび蒸着からなる群から選ばれた付着プロセ
スによって形成されている上記（１）に記載の方法。 （４）前記浮動ゲート酸化物層が約６ｎｍから約１５ｎ
ｍの厚さを有する上記（１）に記載の方法。 （５）前記浮動ゲート酸化物層が約８ｎｍから約１０ｎ
ｍの厚さを有する上記（４）に記載の方法。 （６）前記浮動ゲート・ポリシリコン層がＣＶＤ、プラ
ズマ補助ＣＶＤおよびスパッタからなる群から選ばれた
付着プロセスによって形成される上記（１）に記載の方
法。 （７）前記浮動ゲート・ポリシリコン層が約１０ｎｍか
ら約５００ｎｍの厚さを有する上記（１）に記載の方
法。 （８）前記浮動ゲート・ポリシリコン層が約６０ｎｍか
ら約８０ｎｍの厚さを有する上記（７）に記載の方法。 （９）前記開口がリソグラフィおよびエッチングによっ
て形成される上記（１）に記載の方法。 （１０）前記リソグラフィ・ステップが前記膜スタック
の上にフォトレジストを形成し、前記フォトレジストを
放射線に対して露光させて前記フォトレジストにパター
ンを形成し、前記パターン化されたフォトレジストを現
像することを含む上記（９）に記載の方法。 （１１）前記エッチングが反応性イオン・エッチング
（ＲＩＥ）、イオン・ビーム・エッチングまたはプラズ
マ・エッチングを含む上記（９）に記載の方法。 （１２）ステップ（ｃ）が酸化物層を形成すること、お
よび前記酸化物層をエッチングすることを含む上記
（１）に記載の方法。 （１３）前記酸化物−窒化物−酸化物キャパシタがＣＶ
Ｄ、プラズマ補助ＣＶＤ、スパッタおよび蒸着からなる
群から選ばれた同じあるいは異なる付着プロセスを使用
して酸化物、窒化物、酸化物の層を付着させることによ
って形成される上記（１）に記載の方法。 （１４）前記酸化物−窒化物−酸化物キャパシタの前記
酸化物層が熱的に形成される上記（１）に記載の方法。 （１５）前記ポリシリコン・スペーサがポリシリコンの
層を付着し、ポリシリコンの前記層をエッチングして形
成される上記（１）に記載の方法。 （１６）前記コンタクト・ホールがドライ・エッチン
グ、化学的エッチングまたはその任意の組合せによって
与えられる上記（１）に記載の方法。 （１７）前記酸化物ライナが熱的に形成されるか、ＣＶ
Ｄ、プラズマ補助ＣＶＤ、スパッタおよび蒸着からなる
群から選ばれた付着プロセスによって形成される上記
（１）に記載の方法。 （１８）前記ソース領域がイオン注入および活性化アニ
ールによって形成される上記（１）に記載の方法。 （１９）ステップ（ｊ）がポリシリコンを付着し、次い
でドーピングすることを含むか、インシチュ（in-sit
u）のドーピング付着プロセスを含む上記（１）に記載
の方法。 （２０）ステップ（ｋ）が化学機械的研磨ないし研削を
含む上記（１）に記載の方法。 （２１）基板と、前記基板に形成されたソース領域とを
含み、前記ソース領域が上にある浮動ゲート領域と自己
整合されており、前記浮動ゲート領域がポリシリコン・
ストラップと組み合わされたОＮОキャパシタを含んで
おり、前記ОＮОキャパシタと前記ポリシリコン・スト
ラップが前記ソース領域と一体化されている不揮発性メ
モリ・セル。 （２２）前記基板がＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、
ＩｎＡｓ、ＩｎＰまたは層状半導体を含む上記（２１）
に記載の不揮発性メモリ・セル。 （２３）前記浮動ゲート領域が浮動ゲート酸化物と浮動
ゲート・ポリシリコン層をさらに含み、前記浮動ゲート
酸化物が前記基板の表面の上に形成されている上記（２
１）に記載の不揮発性メモリ・セル。 （２４）前記浮動ゲート領域に隣接して形成されたワー
ド線ゲート酸化物をさらに含み、前記ワード線ゲート酸
化物がその上に形成されたワード線スペーサを有する上
記（２１）に記載の不揮発性メモリ・セル。
わされた酸化物−窒化物−酸化物（ОＮО）キャパシタ
を有する不揮発性メモリ・セルを形成する方法であっ
て、（ａ）基板の表面の上に膜スタックを形成するステ
ップであって、前記膜スタックが少なくとも、浮動ゲー
ト酸化物層、浮動ゲート・ポリシリコン層、酸化物層お
よび窒化物層を含むステップと、（ｂ）前記膜スタック
に開口を形成して、前記浮動ゲート・ポリシリコン層の
一部を露出させるステップと、（ｃ）前記開口に酸化物
スペーサを形成するステップと、（ｄ）前記開口に酸化
物−窒化物−酸化物キャパシタを形成するステップと、
（ｅ）前記酸化物−窒化物−酸化物キャパシタの上にポ
リシリコン・スペーサを形成するステップと、（ｆ）前
記開口にコンタクト・ホールを形成して、前記基板の一
部を露出させるステップと、（ｇ）前記コンタクト・ホ
ールに、また前記膜スタックの前記窒化物層の上に酸化
物ライナを形成するステップと、（ｈ）前記基板にソー
ス領域を形成するステップと、（ｉ）前記酸化物ライナ
から酸化物スペーサを形成するステップと、（ｊ）前記
開口およびコンタクト・ホールをドーピングされたポリ
シリコンで充填するステップと、（ｋ）前記膜スタック
の前記窒化物層を平坦化するステップとを含む方法。 （２）（ｌ）前記窒化物層と、前記膜スタックの前記浮
動ゲート・ポリシリコン層とを除去するステップと、
（ｍ）ワード線ゲート酸化物を形成するステップと、
（ｎ）前記ワード線ゲート酸化物の周りにワード線スペ
ーサを形成するステップとをさらに含む上記（１）に記
載の方法。 （３）前記浮動ゲート酸化物層が熱成長によって、ある
いは化学的気相付着（ＣＶＤ）、プラズマ補助ＣＶＤ、
スパッタおよび蒸着からなる群から選ばれた付着プロセ
スによって形成されている上記（１）に記載の方法。 （４）前記浮動ゲート酸化物層が約６ｎｍから約１５ｎ
ｍの厚さを有する上記（１）に記載の方法。 （５）前記浮動ゲート酸化物層が約８ｎｍから約１０ｎ
ｍの厚さを有する上記（４）に記載の方法。 （６）前記浮動ゲート・ポリシリコン層がＣＶＤ、プラ
ズマ補助ＣＶＤおよびスパッタからなる群から選ばれた
付着プロセスによって形成される上記（１）に記載の方
法。 （７）前記浮動ゲート・ポリシリコン層が約１０ｎｍか
ら約５００ｎｍの厚さを有する上記（１）に記載の方
法。 （８）前記浮動ゲート・ポリシリコン層が約６０ｎｍか
ら約８０ｎｍの厚さを有する上記（７）に記載の方法。 （９）前記開口がリソグラフィおよびエッチングによっ
て形成される上記（１）に記載の方法。 （１０）前記リソグラフィ・ステップが前記膜スタック
の上にフォトレジストを形成し、前記フォトレジストを
放射線に対して露光させて前記フォトレジストにパター
ンを形成し、前記パターン化されたフォトレジストを現
像することを含む上記（９）に記載の方法。 （１１）前記エッチングが反応性イオン・エッチング
（ＲＩＥ）、イオン・ビーム・エッチングまたはプラズ
マ・エッチングを含む上記（９）に記載の方法。 （１２）ステップ（ｃ）が酸化物層を形成すること、お
よび前記酸化物層をエッチングすることを含む上記
（１）に記載の方法。 （１３）前記酸化物−窒化物−酸化物キャパシタがＣＶ
Ｄ、プラズマ補助ＣＶＤ、スパッタおよび蒸着からなる
群から選ばれた同じあるいは異なる付着プロセスを使用
して酸化物、窒化物、酸化物の層を付着させることによ
って形成される上記（１）に記載の方法。 （１４）前記酸化物−窒化物−酸化物キャパシタの前記
酸化物層が熱的に形成される上記（１）に記載の方法。 （１５）前記ポリシリコン・スペーサがポリシリコンの
層を付着し、ポリシリコンの前記層をエッチングして形
成される上記（１）に記載の方法。 （１６）前記コンタクト・ホールがドライ・エッチン
グ、化学的エッチングまたはその任意の組合せによって
与えられる上記（１）に記載の方法。 （１７）前記酸化物ライナが熱的に形成されるか、ＣＶ
Ｄ、プラズマ補助ＣＶＤ、スパッタおよび蒸着からなる
群から選ばれた付着プロセスによって形成される上記
（１）に記載の方法。 （１８）前記ソース領域がイオン注入および活性化アニ
ールによって形成される上記（１）に記載の方法。 （１９）ステップ（ｊ）がポリシリコンを付着し、次い
でドーピングすることを含むか、インシチュ（in-sit
u）のドーピング付着プロセスを含む上記（１）に記載
の方法。 （２０）ステップ（ｋ）が化学機械的研磨ないし研削を
含む上記（１）に記載の方法。 （２１）基板と、前記基板に形成されたソース領域とを
含み、前記ソース領域が上にある浮動ゲート領域と自己
整合されており、前記浮動ゲート領域がポリシリコン・
ストラップと組み合わされたОＮОキャパシタを含んで
おり、前記ОＮОキャパシタと前記ポリシリコン・スト
ラップが前記ソース領域と一体化されている不揮発性メ
モリ・セル。 （２２）前記基板がＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、
ＩｎＡｓ、ＩｎＰまたは層状半導体を含む上記（２１）
に記載の不揮発性メモリ・セル。 （２３）前記浮動ゲート領域が浮動ゲート酸化物と浮動
ゲート・ポリシリコン層をさらに含み、前記浮動ゲート
酸化物が前記基板の表面の上に形成されている上記（２
１）に記載の不揮発性メモリ・セル。 （２４）前記浮動ゲート領域に隣接して形成されたワー
ド線ゲート酸化物をさらに含み、前記ワード線ゲート酸
化物がその上に形成されたワード線スペーサを有する上
記（２１）に記載の不揮発性メモリ・セル。
【図１】自己整合ポリシリコン・ストラップと組み合わ
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
【図２】自己整合ポリシリコン・ストラップと組み合わ
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
【図３】自己整合ポリシリコン・ストラップと組み合わ
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
【図４】自己整合ポリシリコン・ストラップと組み合わ
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
【図５】自己整合ポリシリコン・ストラップと組み合わ
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
【図６】自己整合ポリシリコン・ストラップと組み合わ
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
【図７】自己整合ポリシリコン・ストラップと組み合わ
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
【図８】自己整合ポリシリコン・ストラップと組み合わ
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
【図９】自己整合ポリシリコン・ストラップと組み合わ
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
されたОＮОキャパシタを有する不揮発性浮動ゲート・
メモリ・セルを形成するのに使用される本発明の各種処
理ステップを示す断面図である。
１０ 基板 １２ 膜スタック １４ 浮動ゲート酸化物層 １６ 浮動ゲート・ポリシリコン層 １８ 酸化物層 ２０ 窒化物層 ２２ 開口 ２４ 酸化物スペーサ ２６ 底部酸化物層 ２８ 窒化物層 ３０ 上部酸化物層 ３２ ポリシリコン・スペーサ ３４ コンタクト・ホール ３６ 酸化物ライナ ３８ ソース領域 ４０ 酸化物スペーサ ４２ ドーピングされたポリシリコン ４４ ワード線ゲート酸化物 ４６ ワード線スペーサ
Claims (24)
- 【請求項１】ポリシリコン・ストラップと組み合わされ
た酸化物−窒化物−酸化物（ОＮО）キャパシタを有す
る不揮発性メモリ・セルを形成する方法であって、 （ａ）基板の表面の上に膜スタックを形成するステップ
であって、前記膜スタックが少なくとも、浮動ゲート酸
化物層、浮動ゲート・ポリシリコン層、酸化物層および
窒化物層を含むステップと、 （ｂ）前記膜スタックに開口を形成して、前記浮動ゲー
ト・ポリシリコン層の一部を露出させるステップと、 （ｃ）前記開口に酸化物スペーサを形成するステップ
と、 （ｄ）前記開口に酸化物−窒化物−酸化物キャパシタを
形成するステップと、 （ｅ）前記酸化物−窒化物−酸化物キャパシタの上にポ
リシリコン・スペーサを形成するステップと、 （ｆ）前記開口にコンタクト・ホールを形成して、前記
基板の一部を露出させるステップと、 （ｇ）前記コンタクト・ホールに、また前記膜スタック
の前記窒化物層の上に酸化物ライナを形成するステップ
と、 （ｈ）前記基板にソース領域を形成するステップと、 （ｉ）前記酸化物ライナから酸化物スペーサを形成する
ステップと、 （ｊ）前記開口およびコンタクト・ホールをドーピング
されたポリシリコンで充填するステップと、 （ｋ）前記膜スタックの前記窒化物層を平坦化するステ
ップとを含む方法。 - 【請求項２】（ｌ）前記窒化物層と、前記膜スタックの
前記浮動ゲート・ポリシリコン層とを除去するステップ
と、 （ｍ）ワード線ゲート酸化物を形成するステップと、 （ｎ）前記ワード線ゲート酸化物の周りにワード線スペ
ーサを形成するステップとをさらに含む請求項１に記載
の方法。 - 【請求項３】前記浮動ゲート酸化物層が熱成長によっ
て、あるいは化学的気相付着（ＣＶＤ）、プラズマ補助
ＣＶＤ、スパッタおよび蒸着からなる群から選ばれた付
着プロセスによって形成されている請求項１に記載の方
法。 - 【請求項４】前記浮動ゲート酸化物層が約６ｎｍから約
１５ｎｍの厚さを有する請求項１に記載の方法。 - 【請求項５】前記浮動ゲート酸化物層が約８ｎｍから約
１０ｎｍの厚さを有する請求項４に記載の方法。 - 【請求項６】前記浮動ゲート・ポリシリコン層がＣＶ
Ｄ、プラズマ補助ＣＶＤおよびスパッタからなる群から
選ばれた付着プロセスによって形成される請求項１に記
載の方法。 - 【請求項７】前記浮動ゲート・ポリシリコン層が約１０
ｎｍから約５００ｎｍの厚さを有する請求項１に記載の
方法。 - 【請求項８】前記浮動ゲート・ポリシリコン層が約６０
ｎｍから約８０ｎｍの厚さを有する請求項７に記載の方
法。 - 【請求項９】前記開口がリソグラフィおよびエッチング
によって形成される請求項１に記載の方法。 - 【請求項１０】前記リソグラフィ・ステップが前記膜ス
タックの上にフォトレジストを形成し、前記フォトレジ
ストを放射線に対して露光させて前記フォトレジストに
パターンを形成し、前記パターン化されたフォトレジス
トを現像することを含む請求項９に記載の方法。 - 【請求項１１】前記エッチングが反応性イオン・エッチ
ング（ＲＩＥ）、イオン・ビーム・エッチングまたはプ
ラズマ・エッチングを含む請求項９に記載の方法。 - 【請求項１２】ステップ（ｃ）が酸化物層を形成するこ
と、および前記酸化物層をエッチングすることを含む請
求項１に記載の方法。 - 【請求項１３】前記酸化物−窒化物−酸化物キャパシタ
がＣＶＤ、プラズマ補助ＣＶＤ、スパッタおよび蒸着か
らなる群から選ばれた同じあるいは異なる付着プロセス
を使用して酸化物、窒化物、酸化物の層を付着させるこ
とによって形成される請求項１に記載の方法。 - 【請求項１４】前記酸化物−窒化物−酸化物キャパシタ
の前記酸化物層が熱的に形成される請求項１に記載の方
法。 - 【請求項１５】前記ポリシリコン・スペーサがポリシリ
コンの層を付着し、ポリシリコンの前記層をエッチング
して形成される請求項１に記載の方法。 - 【請求項１６】前記コンタクト・ホールがドライ・エッ
チング、化学的エッチングまたはその任意の組合せによ
って与えられる請求項１に記載の方法。 - 【請求項１７】前記酸化物ライナが熱的に形成される
か、ＣＶＤ、プラズマ補助ＣＶＤ、スパッタおよび蒸着
からなる群から選ばれた付着プロセスによって形成され
る請求項１に記載の方法。 - 【請求項１８】前記ソース領域がイオン注入および活性
化アニールによって形成される請求項１に記載の方法。 - 【請求項１９】ステップ（ｊ）がポリシリコンを付着
し、次いでドーピングすることを含むか、インシチュ
（in-situ）のドーピング付着プロセスを含む請求項１
に記載の方法。 - 【請求項２０】ステップ（ｋ）が化学機械的研磨ないし
研削を含む請求項１に記載の方法。 - 【請求項２１】基板と、前記基板に形成されたソース領
域とを含み、前記ソース領域が上にある浮動ゲート領域
と自己整合されており、前記浮動ゲート領域がポリシリ
コン・ストラップと組み合わされたОＮОキャパシタを
含んでおり、前記ОＮОキャパシタと前記ポリシリコン
・ストラップが前記ソース領域と一体化されている不揮
発性メモリ・セル。 - 【請求項２２】前記基板がＳｉ、Ｇｅ、ＳｉＧｅ、Ｇａ
Ａｓ、ＩｎＡｓ、ＩｎＰまたは層状半導体を含む請求項
２１に記載の不揮発性メモリ・セル。 - 【請求項２３】前記浮動ゲート領域が浮動ゲート酸化物
と浮動ゲート・ポリシリコン層をさらに含み、前記浮動
ゲート酸化物が前記基板の表面の上に形成されている請
求項２１に記載の不揮発性メモリ・セル。 - 【請求項２４】前記浮動ゲート領域に隣接して形成され
たワード線ゲート酸化物をさらに含み、前記ワード線ゲ
ート酸化物がその上に形成されたワード線スペーサを有
する請求項２１に記載の不揮発性メモリ・セル。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/525,973 US6352895B1 (en) | 2000-03-15 | 2000-03-15 | Method of forming merged self-aligned source and ONO capacitor for split gate non-volatile memory |
| US09/525973 | 2000-03-15 |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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