KR101117857B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 메모리 셀 어레이 배치에 적합한 저 저항 게이트를 구비하는 불휘발성 반도체 기억 장치를 제공한다. 스플릿 게이트 구조의 불휘발성 반도체 기억 장치에서, 메모리 게이트가 사이드월 스페이서에 의해 형성되어 있을 때, 해당 메모리 게이트를 다결정 실리콘에 의해 형성한 후 니켈 실리사이드로 치환한다. 이에 의해, 선택 게이트나 확산층으로의 실리사이드화에 영향을 주지 않고 저 저항화할 수 있다.
실리사이드, 실리콘, 트랜지스터, 절연막
Description
도 1은 메모리 셀 구조를 설명하기 위한 대표적 소자 단면도.
도 2는 메모리 셀 구조를 설명하기 위한 등가 회로도.
도 3은 종래 구조의 과제를 설명하는 소자 단면 구조의 도면.
도 4는 소자 제조 공정을 설명하는 단면 구조도.
도 5는 소자 제조 공정을 설명하는 단면 구조도.
도 6은 소자 제조 공정을 설명하는 단면 구조 도면.
도 7은 소자 제조 공정을 설명하는 단면 구조도.
도 8은 소자 제조 공정을 설명하는 단면 구조 도면.
도 9는 소자 제조 공정을 설명하는 단면 구조도.
도 10은 소자 제조 공정을 설명하는 단면 구조 도면.
도 11은 소자 제조 공정을 설명하는 단면 구조 도면.
도 12는 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조 도면.
도 13은 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조도.
도 14는 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조 도면.
도 15는 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조도.
도 16은 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조 도면.
도 17은 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조 도면.
도 18은 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조 도면.
도 19는 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조 도면.
도 20은 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조 도면.
도 21은 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조 도면.
도 22는 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조 도면.
도 23은 본 발명의 제2 소자 제조 공정을 설명하는 단면 구조도.
<도면의 주요 부분에 대한 부호의 설명>
101, 102, 103 : 웰
201, 202, 203 : 확산층 전극
240, 241, 242, 244 : 불순물 이온 주입부
301, 302, 303 : 영역 표시
462 : 마스크 패턴
501 : 메모리 게이트
502 : 게이트
505, 506, 550, 560 : 다결정 실리콘
254, 255, 554, 555, 601, 602 : 실리사이드층
640, 650 : 금속 배선
651 : 메탈층
901 : 메모리 게이트 절연막
902, 905 : 게이트 절연막
950 : 실리콘 질화막
930, 945, 946, 960, 970, 980 : 절연막
본 발명은 반도체 기억 장치 및 그 제조 방법, 특히 불휘발성 메모리 구조를 갖는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
LSI에 조립된 집적 반도체 메모리의 하나로 불휘발성 메모리가 있다. 이는, LSI가 전원을 끄더라도 기억 정보가 남는 소자이고, LSI를 여러가지 응용에 이용하기 위해서는, 매우 중요한 소자로 되어 있다.
반도체 소자의 불휘발성 메모리에 대해서는, S. Sze 저 피직스 오브 세미컨덕터 디바이스 제2판, 윌리 출판(Physics of Semiconductor Devices, 2nd editio n, A Willey-Interscience publication)의 496페이지부터 506페이지에, 소위 부유 게이트형 메모리나 절연막을 이용한 메모리가 기재되어 있다(비 특허 문헌 1). 이에 의하면, 절연막을 이용한 메모리는, 절연막을 적층하고, 그 경계면이나 절연막 내의 트랩 등에 전하를 저장하는 것은, 부유 게이트형에 비해 새로운 도전층을 형성할 필요가 없다. 따라서, CM0SLSI 프로세스와 정합성 좋게 메모리를 형성할 수 있는 것이 알려져 있다.
그러나, 지금까지의 절연막 내에 전하를 저장하는 것에서는, 전하의 주입과 방출을 행하게 하면서, 또한, 충분히 전하 유지 특성을 갖게 하는 것이 요구되고 있기 때문에, 실현이 곤란한 것이 되어 있다. 이에 대해, 전하를 방출시키는 대신에, 서로 다른 부호를 갖는 전하를 주입함으로써 기억 정보의 재기입을 행하는 것이 제안되어 있다. 이 동작에 대해서는, 1997년의 심포지움 온 VLSI 테크놀러지 63페이지에 기술되어 있다. 이 구조에서는, 메모리 동작시키는 다결정 실리콘 게이트와 셀의 선택을 행하는 게이트가 분리되어 형성되어 있다(비 특허 문헌 2). 또한, 마찬가지의 기재가 미국 특허 5969383(US005969383)에도 기재되어 있다(특허 문헌 1).
이 메모리 셀 구조에서는, 기본적으로는 NMOS를 베이스로 하고, 도 1에 도시한 바와 같이 선택 게이트(502)의 옆에 메모리 게이트(501)로 이루어지는 2개의 트랜지스터가 형성되어 있다고 추찰된다.
실리콘 기판(101)에 확산층 전극(202, 201)이 대향하여 형성되고, 그 사이에 게이트 절연막(902, 901)을 개재하여 선택 게이트(502), 메모리 게이트(501)가 배치된다. 이들 게이트에 대응하여 반도체 기판에 각 채널(302, 301)이 형성된다. 이 구조를 등가 회로로서 도시한 것이 도 2이다. 메모리 게이트의 게이트 절연막( 901)은 실리콘 산화막으로 실리콘 질화막을 사이에 두는 구조로 형성하고 있어, 소위 MONOS 구조(Meta1-Oxide-Nitride-Oxide-Semiconductor(Silicon))로 되어 있다. 선택 게이트(502)의 게이트 절연막(902)은 실리콘 산화막이다. 확산층 전극(202, 201)은, 각각, 선택 게이트와 메모리 게이트를 마스크에 형성하고 있다. 또한, 여 기서, 선택 게이트란 등가 회로에서의 선택 트랜지스터(1)에 대응하는 게이트, 메모리 게이트란 메모리 트랜지스터(2)에 대응하는 게이트를 가리키고 있다.
이 메모리 셀의 기본적인 동작으로서, (1)기입, (2) 소거, (3) 유지, (4) 판독의 4가지 상태를 생각할 수 있다. 단, 이 4가지 상태의 호칭은, 대표적인 것으로서 이용되고 있고, 기입과 소거에 대해서는, 견해에 따라 역 호칭할 수도 있다. 또한, 동작 오퍼레이션도 대표적인 것을 이용하여 설명하는데, 여러가지 다른 오퍼레어션법을 생각할 수 있다. 여기서는, 설명을 위해 NMOS 타입으로 형성한 메모리 셀에 대하여 설명하는데, PM0S 타입으로도 원리적으로는 마찬가지로 형성할 수 있다.
(1)기입 시, 메모리 게이트측 확산층 전극(201)에 플러스 전위를 인가하고, 선택 게이트측 확산층(202) 전극에는 기판(101)과 동일한 접지 전위를 인가한다. 메모리 게이트(501)에 메모리 게이트측 확산층 전극(201)에 대하여 높은 게이트 오버 드라이브 전압을 가함으로써, 메모리 게이트(501) 하의 채널(301)을 온 상태로 한다. 여기서 선택 게이트의 전위를 임계값보다 0.1 내지 0.2V 높은 값을 취함으로써 온 상태로 한다. 이 때, 2개의 게이트(901, 902)의 경계 부근에 가장 강한 전계를 발생시키기 때문에, 이 영역에서 많은 핫 일렉트론이 발생하고, 메모리 게이트측에 주입된다. 이 현상은 소스 사이드 인젝션(Source side injection:SSI)으로서 알려져 있는 것이다. 이 현상에 대해서는, 1986년 IEEE 인터네셔널 일렉트론 디바이스 미팅 테크니컬 다이제스트 584페이지부터 587페이지(IEEE Internation a1 Electron Device Meeting, Technical Digest, pp 584-587, 1986)에 A. T. Wu 등에 의해 보고되어 있다(비 특허 문헌 3). 여기서는, 부유 게이트형 메모리 셀을 이용하고 있는데, 절연막형에서도 주입 기구는 마찬가지이다. 이 방식에서의 핫 일렉트론 주입의 특징으로서, 전계가 선택 게이트와 메모리 게이트의 경계 부근에 집중하기 때문에, 메모리 게이트의 선택 게이트측 단부에 집중적으로 주입이 행해지는 것이다. 또한, 부유 게이트형에서는, 전하 유지층이 전극에 의해 구성되어 있는데, 절연막형에서는, 절연막 내에 축적되게 되기 때문에, 매우 좁은 영역에 일렉트론이 유지되는 것으로 된다.
(2) 소거 시에는, 메모리 게이트에 마이너스 전위를 인가하고, 메모리 게이트측 확산층(201)에 플러스 전위를 인가한다. 이에 의해, 확산층 단부의 메모리 게이트(901)와 확산층(201)이 오버랩된 영역에서, 강 반전이 발생하도록 한다. 이러한 강 반전에 의해, 밴드 간 터널 현상을 일으켜, 홀을 생성할 수 있다. 이 밴드 간 터널 현상에 대해서는, 예를 들면 1987년 IEEE 인터내셔날 전자 디바이스미팅 테크니컬 다이제스트 718페이지부터 721페이지(IEEE International Electron Device Meeting, Technical Digest, pp 718-721, 1987)에 T.Y.Chan 등에 의한 보고가 되어 있다(비 특허 문헌 4). 이 메모리 셀에서는, 발생한 홀이 채널 방향으로 가속되고, 메모리 게이트의 바이어스에 의해 이끌려, MONOS 막 내에 주입됨으로써 소거 동작이 행하여 진다. 즉, 전자의 전하에 의해 상승하고 있던 메모리 게이트의 임계값을, 주입된 홀의 전하에 의해 내릴 수 있다. 이 소거 방식의 특징은, 홀을 확산층단에서 발생시키고 있기 때문에, 메모리 게이트(501)의 확산층 측 단부에 집중적으로 홀이 주입되는 것이다.
(3)유지 시, 전하는 절연막 MONOS 내에 주입된 캐리어의 전하로서 유지된다. 절연막 내에서의 캐리어 이동은 매우 적고 느리기 때문에 전극에 전압이 걸려 있지 않아도, 양호하게 유지할 수 있다.
(4)판독 시, 선택 게이트측 확산층(202)에 플러스 전위를 인가하고, 선택 게이트(502)에 플러스 전위를 인가함으로써, 선택 게이트 하(302)의 채널을 온 상태로 한다. 여기서, 기입, 소거 상태에 의해 주어지는 메모리 게이트의 임계값을 판별할 수 있는 적당한 메모리 게이트 전위(즉, 기입 상태의 임계값과 소거 상태의 임계값의 중간 전위)를 인가함으로써, 유지하고 있던 전하 정보를 전류로서 판독할 수 있다.
<특허 문헌 1> US005969383
<특허 문헌 2> 특개2002-231829(도 6)
<비 특허문헌 1> S. Sze 저 Physics of Semiconductor Device, 2nd edtion, A Willey-Interscience publication 496페이지부터 506페이지
<비 특허 문헌 2> 1997년 심포지움 온 VLSI 테크놀러지 63페이지
<비 특허 문헌 3> 1986년 IEEE 인터내셔널 일렉트론 디바이스 미팅 테크니컬 다이제스트 584페이지부터 587페이지
<비 특허 문헌 4> 1987년 IEEE 인터내셔널 일렉트론 디바이스 미팅 테크니컬 다이제스트 718페이지부터 721페이지
상기 종래 기술을 실현하는 메모리 셀의 단면 구조를 도 3에 도시한다. 도 3은, 소위 스플릿 게이트형 셀 구조의 예이다. 이러한 예는, 예를 들면, 특개 200 2-231829호 등에 기재되어 있다(특허 문헌 2). 스플릿 게이트형 셀 구조를 이용한 메모리셀의 확장성을 향상시키는 데에는, 가공성이 높은 다결정 실리콘을 이용한, 소위 사이드월 스페이서에 의한 메모리 게이트 가공이 유익하다. 도 3은 이 대표적인 예이다. 반도체 기판(101)에 대향하여 확산층 전극(201, 202)이 형성된다. 이들 확산층 전극(201, 202) 간에 형성되는 채널(205, 206)에 대응하여 선택 게이트(502) 및 메모리 게이트(501)가 배치된다. 선택 게이트(502) 및 메모리 게이트( 501)는 각각 게이트 절연막(902, 901)을 개재하여 형성된다. 그리고, 이러한 예에서는, 확산층 전극(201, 202) 및 각 게이트(501, 502) 상부에 실리사이드층이 배치되어 있다.
이러한 구조가 유리한 점은, 메모리 게이트의 게이트 길이(Lgm)를 작게 함으로써, 정공의 주입을 용이하게 할 수 있기 때문이다. 그러나, 통례의 사이드월 스페이서를 이용하는 형태로 형성하면 작게 할 수 있는 반면, 메모리 게이트 전극의 배선 저항이 증대하는 문제가 일어난다. 이 배선 저항의 문제는, 집적 반도체 불휘발성 메모리 셀로서는 적당하지 않다. 즉, 메모리 셀을 어레이 형상으로 배치할 때, 게이트용 도체층을 배선으로서 취급해야 하기 때문이다. 예를 들면, 게이트 저항의 증대는, 전위 공급을 불안정하게 하여, 셀의 고속 동작에 있어서 커다란 과제로 된다. 그래서, 이 문제의 해결을 위해, 게이트 저항을 저감하는데, 종래의 CM0S에서 많이 사용되고 있는 다결정 실리콘으로 형성된 게이트 전극을, 실리사이드화하는 것을 생각할 수 있다.
도 3은, 종래의 실리사이드 프로세스를 적용한 경우의 모습을 도시한 것으로 되어 있다. 각 게이트(501, 502)의 상부에 실리사이드층(554, 555)을 형성하고 있다. 이 도면으로부터 알 수 있듯이, 선택 게이트의 게이트 길이(Lcg)에 비해 게이트 길이(Lmg)가 짧은 메모리 게이트에서는, 실리사이드 재료가 갖는 치수 의존성 때문에, 충분히 저항을 낮출 수 없게 되는 문제가 있다. 이의 대응책이, 또한, 새로운 문제를 낳게 된다. 즉, 게이트용 도체층의 저항을 낮추기 위해 상기 실리사이드층(xm)을 두껍게 형성하면, 동일한 공정에서 형성해야만 하는 확산층(201, 202 )에서의 실리사이드 층(254, 255)도 두꺼워 진다. 그 때문에, 확산층(201, 202)을 더욱 깊게 하는 것이 필요해진다. 이는, 셀의 스켈러빌리티가 손상되게 된다.
또한, 본 예에서는, 메모리 게이트가 다결정 실리콘에 의한 사이드월 스페이서로서 형성되어 있기 때문에, 반도체 기판 측의 확산층 전극(201, 202)과 게이트 상부(502, 501)를 동시에 실리사이드화하면 게이트 확산층 간, 즉 실리사이드(55 5)와 실리사이드(554)가 단락하는 것을 생각할 수 있다. 이러한 문제를 회피하기 위해서, 실리사이드화의 재료층을 반도체 기판측의 확산층만을 피복하도록 하는 프로세스가 특개 2002-231829호 공보에서 보고되어 있다(특허 문헌 2). 그러나, 이러한 방법에서는 선택 게이트나 확산층을 모두 저 저항화할 수 없는 문제가 새로이 생겨나게 된다.
한편, 실리사이드 반응을 이용하지 않고서 저항을 낮추기 위해서, 예를 들면 텅스텐 같은 고 융점 금속을 이용하여 메모리 게이트를 형성하는 것을 생각할 수 있다. 그러나, 이러한 경우에는, 다결정 실리콘에 비해 가공성이 곤란해질 뿐만 아니라, 게이트를 마스크로 하여 이온 주입함으로써 소스, 드레인 확산층 전극을 자기 정합 프로세스로 형성할 수 없게 된다. 이는 마스크로 이루어지는 게이트 내로부터 이온 주입에 의한 노크 온 현상에 의해 금속이 기판 내에 주입되기 때문이다.
그래서, 본 발명의 목적은, 상기 여러 문제를 해결하여, 저 저항의 메모리 게이트를 갖는 스플릿 게이트 구조의 절연 게이트형 불휘발성 메모리를 제공하는 것이다.
본원 발명의 골자는 다음과 같다. 즉, 메모리 게이트를 다결정 실리콘으로 가공한 후, 메모리 게이트만을, 예를 들면 ONO막을 보호막으로서 실리사이드화한다. 이 프로세스에 의하면, 소스 혹은 드레인으로 되는 불순물 확산 영역 내에서의 실리사이드층의 두께와는 독립적으로 메모리 게이트의 저 저항화를 행할 수 있다. 메모리 게이트의 실리사이드층을 소스 혹은 드레인으로 되는 불순물 확산 영역 내에서의 실리사이드층 두께보다도 두껍게 형성할 수 있다. 또한, 메모리 게이트의 실리사이드층 두께를 최대로 함으로써, 메모리 게이트를 완전하게 실리사이드층으로 할 수 있다. 따라서, 낮은 게이트 저항을 실현할 수 있다.
스플릿 게이트형 메모리 셀에 있어서의 상기 메모리 게이트를, 선택 게이트의 측벽에 절연막을 개재하여 형성한, 소위 사이드월로 형성함으로써, 메모리 게이트의 게이트 길이를 작게 할 수 있다. 따라서, 메모리 게이트의 선택 게이트측 단부로부터의 캐리어 주입이 용이하게 이루어짐과 함께, 짧은 게이트 길이에도 불구 하고, 충분한 저 저항 재료를 이용하는 것이 가능해지므로, 실용상 충분한 저 저항의 메모리 게이트를 이룰 수 있다. 여기서, 스플릿 게이트형 메모리 셀에서의 메모리 트랜지스터의 게이트 절연막이, 제1 실리콘 산화막, 실리콘 질화막, 및 제2 실리콘 산화막의 적층체를 이용하는 것이 대표적인 형태이다.
또한, 본원 발명의 스플릿 게이트형 메모리 셀의 등가 회로는 도 2와 마찬가지이다. 즉, 기본적 형태는, 실리콘 기판에 불순물 확산층 전극이 대향하여 형성되고, 그 사이에 게이트 절연막을 개재하여 선택 게이트, 메모리 게이트가 배치된다. 이들 게이트에 대응하여 반도체 기판에 각 채널이 형성되어 있다. 또한, 본원 발명의 불휘발성 기억 장치에 있어서의 기입, 소거, 유지, 및 판독의 기본 상태의 개념 자체는, 배경 기술란에서 설명한 것과 마찬가지이다.
이하, 주요 본원 발명의 여러가지 형태를 열거한다.
본 발명의 제1 형태는, 반도체 기체의 주 표면에, 채널 영역과, 이것을 사이에 두고 배치된 제1 불순물 영역과 제2 불순물 영역과 채널 영역 상에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극(즉, 선택 게이트)와, 제1 게이트 전극의 제1 불순물 영역 및 제2 불순물 영역 중 어느 한쪽의 측면에 분리용 절연막을 개재하고, 또한 채널 영역 위에는 제2 게이트 절연막을 개재하여 박층으로서 형성된 제2 게이트 전극(즉, 메모리 게이트)을 구비하고, 또한, 제2 게이트 전극이 실리사이드로 형성되어 있다. 그리고, 이 불휘발성 반도체 기억 장치는, 제1 및 제2 게이트 전극과, 제1 불순물 영역과 제2 불순물 영역에의 전위를 제어하고, 제2 게이트 절연막에의 전하의 축적 및 판독을 제어하고 있다.
본원 발명을 다른 표현으로 나타내면, 즉, 제2 형태는, 실리콘 기체 상에 형성된, 제1 절연 게이트형 전계 효과 트랜지스터와, 제1 절연 게이트형 트랜지스터와, 제2 절연 게이트형 전계 효과 트랜지스터를, 제1 절연 게이트형 전계 효과 트랜지스터가 갖는 제1 게이트 전극과, 제2 절연 게이트형 전계 효과 트랜지스터가 갖는 제2 게이트 전극이 동일한 방향으로 연장하여 구비한다. 그리고, 상기 실리콘 기체에, 제1 및 제2 게이트 전극이 연장하는 방향과 직행하는 방향으로 순차적으로, 제1 확산층 전극과, 제1 게이트 전극 및, 제1 게이트 절연막을 개재하여 제1 게이트 전극에 대향하고 이에 의해 제어된 제1 채널과, 제2 게이트 전극 및, 제2 게이트 절연막을 개재하여 제2 게이트 전극에 대향하고 이에 따라 제어된 제2 채널과, 제2 확산층 전극을 갖는다. 상기 제2 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막이 전하 유지 기능을 갖고, 또한, 캐리어를 상기 제2 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막에 주입함으로써, 캐리어가 갖는 전하에 의해, 상기 제1 확산층 전극과 상기 제2 확산층 전극 사이를 흐르는 전류의, 상기 제2 게이트 전극에 의한 전압 특성을 변화시킨다. 본원 발명에서는, 제2 게이트 전극이, 제1 게이트의 채널 방향에 대향하는 측면 중 제2 확산층 전극 측에, 절연막층을 사이에 두고 형성된 실리사이드의 박층으로 이루어지는 것이 매우 중요하다. 상기 제2 게이트 전극의 실리사이드 박층이, 니켈 실리사이드인 것은, 가장 실용적인 실리사이드 재료이다.
또한, 본원 발명의 불휘발성 기억 장치에서는, 상기 제1 게이트 전극이 다결정 실리콘층과 실리사이드층과의 적층 구조로 형성되고, 상기 제2 게이트 전극이 단일 실리사이드 재료에 의해 형성되어 있는 것이 실용적이다.
통례적으로, 본원 발명의 불휘발성 기억 장치에서는, 상기 제1 확산층 전극 및 상기 제2 확산층 전극이 실리사이드 영역을 갖고 있다. 그러나, 후에 구체적으로 설명한 바와 같이, 제2 게이트 전극의 실리사이드화 공정과, 제1 확산층 전극 및 상기 제2 확산층 전극의 실리사이드화 공정을 별도의 공정에서 실행하고 있고, 각 실리사이드의 여러가지 조건을 만족하는 것으로 할 수 있다.
다음으로, 본원 발명의 불휘발성 반도체 기억 장치의 제조 방법에 대해 설명한다.
본원 발명의 제조 방법은, 기체의 주 표면에 제1 및 제2의 한쌍의 불순물 영역이 이격하여 배치되고, 상기 제1 및 제2 불순물 영역 사이에 제1 게이트 전극 및 제2 게이트 전극이 게이트 절연막을 개재하여 배치된 불휘발성 반도체 기억 장치의 제조 방법으로서, 실리콘 기체 상에, 제1 게이트 절연막을 형성하는 공정, 상기 제1 게이트 절연막 상에 제1 게이트 전극을 형성하는 공정, 제2 게이트 절연막을 형성하는 공정, 상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 공정, 상기 제2 게이트 전극을 저 저항 금속 재료로 치환하는 공정, 상기 제1 게이트 전극에 실리사이드층을 형성하는 공정을 갖는다.
또한, 보다 구체적인 제조 방법의 예를 나타내면 다음과 같다.
즉, 기체의 주 표면에 제1 및 제2의 한쌍의 불순물 영역이 이격되어 배치되고, 상기 제1 및 제2 불순물 영역 사이에 제1 게이트 전극 및 제2 게이트 전극이 게이트 절연막을 개재하여 배치된 불휘발성 반도체 기억 장치의 제조 방법으로서,
실리콘 기체 상에, 제1 게이트 절연막을 개재하여 제1 게이트 전극을 형성하는 공정,
지금까지의 공정에서 준비된 반도체 기체의 주 표면에 제2 게이트 절연막층을 형성하는 공정,
상기 제2 게이트 절연막층 상에 다결정 실리콘층을 형성하는 공정,
상기 다결정 실리콘층을 이방성 에칭에 의해서 선택적으로 에칭하고, 상기 제1 게이트 전극의 상기 채널 방향의 한쌍의 측면의 적어도 한쪽에 제2 게이트 전극을 측벽 형상으로 형성하는 공정,
상기 제1 및 제2 게이트 전극의 영역에 대하여 제1 및 제2의 한쌍의 불순물 영역을 형성하는 공정,
지금까지의 공정에서 준비된 반도체 기체 상에, 상기 다결정 실리콘층을 실리사이드화하기 위한 금속층을 형성하는 공정,
상기 다결정 실리콘층으로 이루어지는 제2 게이트 전극을 실리사이드화 하는 공정,
미반응의 실리사이드화하기 위한 금속층을 제거하는 공정,
상기 제1 및 제2 게이트의 양 전극이 구성하는 볼록 형상 영역의 상기 채널 방향의 한쌍의 측면에 적어도 절연막을 형성하는 공정,
상기 제1 및 제2의 한쌍의 불순물 영역의 적어도 일부를 저 저항 금속화하는 공정을 갖는다.
이 경우, 상기 저 저항 금속화하는 공정이 실리사이드화 공정인 것이, 실제 적이다. 또한, 상기 제1 및 제2의 한쌍의 불순물 영역을 형성하는 공정은, 상기 제1 및 제2 게이트 전극의 영역을 마스크 영역으로서 이온 주입을 행하고, 자기 정합적으로 제1 및 제2의 한쌍의 불순물 영역을 형성하는 것이 실제적으로 유용하다.
또한, 본원 발명의 목적에서 볼 때, 상기 제2 게이트 전극을 실리사이드화하는 공정은, 상기 제2 게이트 전극 전체를 실리사이드하는 것이 매우 바람직하다. 저 저항화 공정, 구체적인 예로서는 실리사이드화의 공정은 실제적인 편리성 때문에, 다음과 같은 변경을 행할 수 있다. 우선, 상기 저 저항 금속화하는 공정에서, 상기 제1 게이트 전극의 상부의 저 저항 금속화에 맞춰 행할 수 있다.
또한, 상기 제2 게이트 전극을 측벽 형상으로 형성하는 공정 후, 상기 측벽형상으로 실리사이드화되는 제2 게이트 전극의 두께를 얇게(즉, 에치 백)하고, 상기 제2 게이트 전극과 소스 혹은 드레인으로 되는 불순물 영역을 적절한 간격으로 하고, 이 상태에서, 제2 게이트 전극과 소스 혹은 드레인으로 되는 불순물 영역의 저 저항 금속화를 동일한 공정에서 행할 수 있도록 할 수 있다.
<실시예 1>
이하, 본 발명을 본 발명의 실시예를 참조하여 상세히 설명한다. 우선, 본 발명의 주요부가 되는 메모리 게이트를 중심으로 형성법 및 본 발명에 관한 구조를 설명한다.
도 4 내지 도 10은, 본 발명의 제1 실시예인 반도체 장치를 모식적으로 도시한 단면도이다.
통례의 반도체 장치의 제조 방법에 따라서, 웰(101)을 갖는 반도체 기체를 준비한다. 웰(101)에 있어서의 활성 영역 표면에 3nm의 게이트 산화막(902)을 형성한 후, 인을 도핑한 다결정 실리콘을 200nm CVD법에 의해 퇴적한다. 이 후, 통례의 리소그래피 기술을 이용하여, 상기 다결정 실리콘층을 원하는 형상으로 가공하여 선택 게이트(502)를 형성한다(도 4).
이어서, 전하 유지층으로 되는 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 적층 구조(901)(이하, ONO막이라 약기한다)를 형성한 후, 인을 도핑한 다결정 실리콘(501)을 60nm 퇴적한다(도 5). 이 때, 적층 구조를 구성하는 각 절연막은, 그 두께를, 예를 들면, 기판측으로부터 각각 2nm-7nm, 5nm-12Dm, 5nm-1Onm의 범위로 설정한다. 단, 이 막 두께는 응용에 따라, 물론 최적화할 수 있다. 또한, 도면 중에는 각 층마다가 아니라 적층막을 부호 901로서 표시한다. 또한, 제1 실리콘 산화막, 실리콘 질화막, 및 제2 실리콘 산화막의 적층체는, 기판 측의 제1 실리콘 산화막은 기판과의 사이에 전위 장벽을 형성하기 위한 절연막, 중간의 실리콘 질화막은 제1 및 제2 실리콘 산화막 각각과의 경계 및 실리콘 질화막의 적어도 한쪽에 캐리어를 포획 준위를 형성하기 위한 절연막, 또한, 제2 실리콘 산화막은 제2 게이트 전극 사이에 전위 장벽을 형성하기 위한 절연막이다.
이러한 다결정 실리콘(501)을 기판 면에 수직 방향으로 이방성 에칭함으로써, 선택 게이트(502)의 측면에 스페이서(503, 504)를 형성한다(도 6).
편측의 스페이서(503)를, 기초의 ONO막(901)을 스톱퍼로 하여 에칭으로 제거한다. 여기서, 선택 게이트(502) 및 다결정 실리콘의 스페이서(503, 504)의 영역을 마스크로 하여, 비소의 이온 주입을 행하고, 확산층 전극(201, 202)을 형성한다 (도 7). 이 때, 마스크는 모두 다결정 실리콘이기 때문에, 통상 도핑 및 활성화를 위한 열 처리 공정을 취할 수 있다.
니켈 및 티탄 니트라이드의 적층막(651)을, 각각 두께 40nm, 10nm로 스퍼터 법에 의해 퇴적한다(도 8).
섭씨 500도에서 열 처리를 행함으로써, 적층막(651)에서의 니켈층과 접촉하고 있던 다결정 실리콘(501)을 반응시키고, 니켈 실리사이드(554)를 형성한다. 그 후, 미반응의 니켈 등을 염산과 과산화수소수를 이용한 웨트 에칭에 의해 제거한다 (도 9). 이러한 프로세스에 의해, 니켈 실리사이드로 형성된 메모리 게이트(554)를 얻을 수 있다. 이 때, 확산층 전극(201, 202), 및 선택 게이트(502)는, ONO막 (901)에 의해 피복되어 있기 때문에, 실리사이드 반응이 일어나지 않는다.
본 실시예에 도시한 바와 같이, 본 발명에서는, 제2 트랜지스터 게이트가 절연막층을 사이에 두고 제1 게이트의 측면에 형성된, 소위 스페이서로 구성되고, 또한 상기 제2 트랜지스터의 게이트가 단일 실리사이드 재료로 형성되어 있다.
실리콘 산화막(930)을 CVD법에 의해 퇴적한 후, 기판 면과 수직으로 이방성 에칭을 행함으로써, 선택 게이트 상 및 기판 상의 확산층 전극 영역을 노출시키고, 다시 니켈을 이용하여 실리사이드화한다(도 10). 이에 의해, 확산층(201, 202), 및 선택 게이트(502) 상에 실리사이드층(254, 255, 555)이 형성된다. 이 때, 메모리 게이트(554)는, 이미 완전하게 실리사이드화되어 있기 때문에, 열 처리를 가해도 안정되게 존재할 수 있다. 이렇게 해서, 제1 게이트(502)의 상부 및 기판의 확산층 전극부(201, 202)의 실리사이드화(실리사이드층(555 및 254, 255의 형성)가 행해진다.
이상, 상세히 설명한 바와 같이, 제2 게이트의 실리사이드화와, 제1 게이트( 502)의 상부 및 기판의 확산층 전극부(201, 202)의 실리사이드화가, 각각에 요구되는 특성을 만족시킨 반도체 기억 장치를 제공할 수 있다.
본 발명의 프로세스에서는, 실리사이드 공정을 2개로 나눈 것으로 되어 있는데, 둘 다 종래의 스페이서 프로세스를 이용한 자기 정합 프로세스를 이용하여 형성되어 있기 때문에, 정합성 좋게 저 저항화할 수 있다. 또한, 도 10에서는, 메모리 게이트를 산화막(930)이 피복하도록 되어 있는데, 도 11에 도시한 바와 같이, 메모리 게이트(554) 상에 산화막(930)이 존재하지 않고 개구하여 있어도, 발명의 취지로부터 물론 좋은 것은 말할 필요도 없다.
이상, 상세히 설명한 바와 같이, 선택 게이트와 절연막 내에 전하를 유지하는 메모리 게이트를 갖고, 메모리 게이트를 사이드월 스페이서로 형성한 불휘발성 반도체 장치에서, 메모리 게이트를 단일 금속 재료로 형성함으로써, 메모리 게이트의 저항을 저감시킬 수 있다. 단, 본 실시예에서는 메모리 게이트를 단일 금속 재료로 형성하는 예를 나타냈는데, 반드시 단일 금속 재료일 필요는 없고, 적어도 확산층(201, 202) 및 선택 게이트(502) 상에 형성되는 실리사이드 층 두께보다도 메모리 게이트의 실리사이드층 두께가 두꺼워도 되고, 다결정 실리콘과 실리사이드의 복합 재료여도 상관 없다. 여기서 말하는 실리사이드층 두께란, 사이드월 스페이서의 측벽의 곡부 표면에 대한 법선 방향의 두께를 말한다.
본 실시예에 의하면, 메모리 게이트의 저항을 저감할 수 있는 것 이외에, 메 모리 게이트의 저 저항화를 이용하는 재료와 다른 금속을 이용하여 선택 게이트 및 확산층 전극의 실리사이드화를 행할 수 있다. 또한, 선택 게이트 및 확산층 전극의 실리사이드화 전에 메모리 게이트의 실리사이드화를 행하고 있기 때문에, 선택 게이트 및 확산층 전극의 실리사이드화의 열 처리로 메모리 게이트의 실리사이드화를 촉진시켜, 더욱 저 저항화할 수 있다.
<실시예 2>
본 실시예는, 반도체 집적 회로에서의 메모리 셀부와 메모리 주변 회로부를 포함한 제조 공정을 예시한다. 도 12 내지 도 23은, 본 실시예의 반도체 장치를 공정순으로 도시한 모식적인 단면도이다. 본 실시예는, 메모리 셀부와 메모리 주변 회로부, 특히, 기입 등에서 높은 전압이 필요해지기 때문에, 고 내압 소자부와 통상의 소자부를 형성해 가는 모습을 도시하고 있다.
상기 도 12에서는, 메모리 셀부(1)와 메모리 주변 회로부, 특히, 기입 등에서 높은 전압이 필요해지는 고 내압 소자부(2)와 통상의 소자부(3)의 각 영역이 상기 각각의 부호로 도시되고 있다. 도 13 및 도 14에 있어서는, 이들 영역의 특별한 표시는 없지만, 대응하는 영역은 도 12의 그것과 마찬가지이다. 또한, 도 15에는 상기 각 영역(1), (2), (3)의 보다 구체적인 역할, 즉, MONOS(1), 주변 고 내압 회로부(2), 미세 CMOS(3)로서 표시했다. 도 16 내지 도 23에서는, 이들 영역의 특별한 표시는 없지만, 대응하는 영역은 도 15의 그것과 마찬가지이다.
여기서는, NMOS를 염두에 두고 도시하지만, 실제로는 이미 알려진 이온 주입법 등에 의해 CMOS를 형성하고 있다. 또한, 양호한 소자 특성을 부여하기 위해, 게이트 절연막을 소자 분리 영역의 형성 전에 형성하는 프로세스를 이용하고 있는데, 본 발명의 고 전계를 인가하는 구조는 본질적으로 소자 분리 영역의 형성법에 근거하지 않기 때문에, 종래 널리 이용되고 있던 소자 분리 공정, 예를 들면 STI(Shallow Trench Isolation)나 L0C0S를 행한 후, 게이트 절연막 형성 공정을 행할 수 있다.
기판 표면을 열 산화한 후, 이온 주입법에 의해 기판 표면에 웰(101, 102, 103)을 형성한다. 한번, 기판 표면을 열 산화막을 제거한 후, 희생 산화를 행하여 다시 제거하고, 게이트 산화막(905 및 902)을 형성한다. 이들 산화막의 형성은 2단계의 산화막 형성 공정을 이용한다. 우선, 고 내압부(2)가, 가장 두꺼운 게이트 절연막(905)을 갖기 때문에, 그 막 두께에 맞춰 산화하고, 다른 부분은 포토리소그래피법을 이용하여 제거한다. 다음으로, 다른 영역(1)(3)에 맞춰 산화를 행하고, 3nm의 절연막(902)을 형성한다. 이 2회째의 산화 시에, 최초로 형성한 고 내압부의 게이트 절연막(905)도 두꺼워진다. 그 때문에, 최초 산화시에는, 이 막 두께 변화분을 예상하고 산화하면 된다. 또한, 많은 막 두께 종류가 필요한 경우에는, 이러한 공정을 반복해서 행함으로써 형성할 수 있다. 또한, 포토레지스트와 접촉한 산화막은 내압 저하가 야기되는 것이 알려져 있다. 그래서, 포토레지스트 도포 전에, 5nm 정도의 얇은 산화막을 CVD법으로 퇴적해도 된다. CVD막은 열 산화막에 비해 불산에 대해 빠른 에칭 속도를 갖기 때문에, 퇴적해도 불필요한 부분의 게이트 절연막 제거 시에 용이하게 제거할 수 있다(도 12).
게이트 절연막 형성 후, 다결정 실리콘(550)을 30nm, 실리사이드 질화막(950 )을 50nm, CVD법에 의해 퇴적한다(도 13).
소자 분리 영역을 패터닝하고, 질화막(950), 다결정 실리콘(550), 게이트 절연막(905/902) 및 기판을 300nm 에칭하여, 홈(551)을 형성한다(도 14).
노출된 실리사이드 기판 표면을 10nm 정도 열 산화한 후, CVD법에 의해 실리콘 산화막을 500nm 퇴적한다. 이 실리콘 산화막을 CMP법에 의해 연마함으로써 퇴적한 질화막 표면이 노출되도록 평탄화를 행하고, 홈(551) 내부에 산화막(960)을 채워 넣는다. 또한, 기체 볼록부 표면의 질화막(950)을 웨트 에칭에 의해 제거한다. 여기서, 필요하다면 임계값 설정을 위해 채널 표면에 불순물(240)을 이온 주입할 수 있다. 도면 중 부호 240은 고 내압부이지만, 메모리 셀의 선택 게이트를 이용해도 되고, 예를 들면 선택 게이트의 임계값을 Vcg=OV의 오프 상태에서 10-9 A/μm의 전류값으로 되도록 설정할 수 있다(도 15).
다결정 실리콘(560)을 150nm 퇴적하고, NMOS 영역에 인을 고 농도로 도핑한 후, 또한 산화막(970)을 50nm CVD법에 의해 더 적층한다(도 16).
메모리 셀의 메모리 게이트를 형성하는 측의 산화막(970), 다결정 실리콘(56 0 및 550)의 적층막을, 원하는 형상으로 에칭 가공한다. 이 패턴을 마스크로 하여 P형 불순물(241)을 이온 주입함으로써, 이 후 형성되는 확산층과의 PN 접합에 의한 전계를 높게 할 수 있고, 또한 임계값을 설정할 수 있다(도 17).
지금까지 준비한 반도체 기체의 표면을 희생 산화한 후, 열 산화에 의해 실리콘 산화막을 4nm 형성한다. 그 후, 실리콘 질화막 8nm, 실리콘 산화막 7nm을 퇴 적한다. 도면에서, 이 적층막을 901로서 도시했다. 최후의 산화막은, 질화막을 산화하여 형성함으로써, 고 내압막을 형성할 수 있다. 이 때 하층 실리콘 산화막 형성에서, ISSG(In-Situ Steam Generation) 산화법을 이용함으로써, 불순물을 다량으로 포함한 다결정 실리콘과 단결정 실리콘 상에서도 성장 속도의 차를 작게 할 수 있다. 이 때문에, 순조로운 막 형상을 얻을 수 있다. 이들 막 두께 구성은 형성하는 반도체 장치의 사용법에 따라 변하기 때문에, 여기서는 대표적인 구성만으로 도시한다. 예를 들면, 전하 유지 시간을 보다 길게 하기 위해서는, 상하에 위치한 산화막의 막 두께를 크게 함으로써 달성된다. 이 경우, 판독 전류가 감소한 특성으로 된다(도 18).
인을 도핑한 다결정 실리콘을 100nm의 두께로 CVD법에 의해 퇴적한 후, 퇴적 막 두께만큼 에칭함으로써 선택 게이트측면에 메모리 게이트(501)로 되는 다결정 실리콘 스페이서를 형성한다. 또한 스페이서 가공 시에, 도시하지는 않았지만, 포토 레지스트에 의해 인출부의 패터닝을 행한다. 이 때 다결정 실리콘 막 두께가 메모리 게이트의 길이를 정할 수 있다. 막 두께를 얇게 함으로써 게이트 길이를 작게 할 수 있다. 채널 제어성과 기입 소거 특성이 트레이드-오프로 되기 때문에, 퇴적 막 두께는 30nm-150nm로 하는 것이 좋지만, 선택 게이트의 게이트 길이가 200nm 정도인 경우, 80nm-100nm로 하는 것이 바람직하다. 또한, 이 공정 후에 불필요한 부분의 다결정 실리콘 등을 제거할 수 있다.
이 스페이서 및 게이트를 마스크로 하여 비소를 1OkeV의 가속 전계에서 1× 1O15cm-2 이온 주입함으로써, 메모리 게이트측 확산층(2O1)을 선택적으로 형성하는 것이 가능하다. 이렇게 준비한 기체에 대해, 제1 실시예와 마찬가지로 니켈을 이용한 실리사이드화를 행하고, 니켈 실리사이드에 의한 메모리 게이트(554)를 얻는다(도 19).
PMOS 영역의 게이트에 불순물을 도핑한 후, 선택 게이트 및 주변 트랜지스터 게이트(502)의 가공을 행한다(도 20).
이온 주입법에 의해 비소를 도핑함으로써 소스, 드레인 전극으로 되는 불순물 확산층 전극(202, 203)을 형성한다. 또한, 선택 게이트측 확산층에 이온 주입할 때, 메모리 게이트 상은 레지스트(462)에 의해 피복함으로써, 금속 재료의 노크 온을 회피할 수 있다(도 21).
산화막을 80nm 퇴적 후, 에칭함으로써, 게이트측면에 스페이서(980)를 형성하고, 게이트 전극의 다결정 실리콘을 노출시킨다. 이 때 패터닝함으로써 메모리 게이트부를 피복할 수 있다. 니켈을 이용한 이미 알려진 실리사이드법에 의해, 실리사이드층을 형성한다. 이 때, 스페이서는 패터닝하지 않고 형성하고, 또한 얇은 산화막을 퇴적시킴으로써, 실리사이드 형성부를 한정시키는 것으로, 미세한 가공을 행할 수 있는 예를 나타낸다(도 22).
도 23은, 이미 알려진 금속 배선을 형성한 것을 나타내는 것이다. 층간 절연막(945, 946) 및 콘택트 플러그(640), 배선(650)을 배치한 곳을 나타내고 있다. 이하, 종래 배선 공정을 행함으로써 집적화한 반도체 칩이 형성된다.
도 12-도 23에 도시한 프로세스에서는, 선택 게이트를 실리사이드화할 때, 980을 커버로서 이용하는 예를 나타내고 있다. 이러한 구조를 이용함으로써 니켈에 비해 단락하기 쉬운 실리사이드 재료, 예를 들면 티탄, 코발트 몰리브덴 등을 이용하여 본 발명에 의한 메모리 게이트의 저항 저감을 달성할 수 있다. 또한, 메모리 게이트의 저 저항화에 이용하는 실리사이드 재료와, 서로 다른 금속을 이용하여 선택 게이트 및 확산층 전극의 실리사이드화를 행할 수 있다.
본 발명 방식은, 현행의 반도체 프로세스만을 이용하여, 보다 성능이 높은 반도체 장치를 얻을 수 있기 때문에, 높은 이용 가능성을 갖는다.
본원 발명은, 메모리 트랜지스터의 게이트 전극과 소스, 드레인으로 이루어지는 불순물 영역의 저 저항화를, 이들 각각의 요청을 만족시킨, 스플릿 게이트를 갖는 절연 게이트형 불휘발성 반도체 기억 장치의 신규 구조 및 그 제조 방법을 제공한다.
또한, 이러한 구조는 메모리 셀 어레이의 배치에 적합하다.
Claims (16)
- 반도체 기체(基體)의 주 표면에,채널 영역과, 이것을 사이에 두고 배치된 제1 불순물 영역과 제2 불순물 영역과,상기 채널 영역 상에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과,상기 제1 게이트 전극의, 상기 제1 불순물 영역 및 제2 불순물 영역의 어느 한쪽의 측면에 분리용 절연막을 개재하고, 또한 상기 채널 영역 상에는 제2 게이트 절연막을 개재하여 박층으로서 형성된 제2 게이트 전극과,상기 제1 불순물 영역과 상기 제2 불순물 영역 및 상기 제1 게이트 전극 상에 형성된 제1 실리사이드층을 갖고, 또한,상기 제2 게이트 전극이 제2 실리사이드층으로 형성되고,상기 제2 실리사이드층은 상기 제1 실리사이드층보다도 층 두께가 두껍고,상기 제1 및 제2 게이트 전극과, 상기 제1 불순물 영역과 제2 불순물 영역에의 전위를 제어하고, 상기 제2 게이트 절연막에의 전하의 축적 및 판독을 제어하는 불휘발성 반도체 기억 장치.
- 실리콘 기체 상에 형성된, 제1 절연 게이트형 전계 효과 트랜지스터와, 제2 절연 게이트형 전계 효과 트랜지스터를, 상기 제1 절연 게이트형 전계 효과 트랜지스터가 갖는 제1 게이트 전극과, 상기 제2 절연 게이트형 전계 효과 트랜지스터가 갖는 제2 게이트 전극이 동일 방향으로 연장하여, 갖고,상기 실리콘 기체에,상기 제1 및 제2 게이트 전극이 연장하는 방향과 직교하는 방향으로 순차적으로,제1 확산층 전극과,상기 제1 게이트 전극 및, 제1 게이트 절연막을 개재하여 상기 제1 게이트 전극에 대향하고 이것에 의해 제어된 제1 채널과,상기 제2 게이트 전극 및, 제2 게이트 절연막을 개재하여 상기 제2 게이트 전극에 대향하고 이것에 의해 제어된 제2 채널과,제2 확산층 전극을 갖고,상기 제2 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막이 전하 유지 기능을 갖고, 또한, 캐리어를 상기 제2 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막에 주입함으로써, 캐리어가 갖는 전하에 의해, 상기 제1 확산층 전극과 상기 제2 확산층 전극 사이를 흐르는 전류의, 상기 제2 게이트 전극에 의한 전압 특성을 변화시키고,또한,상기 제1 확산층 전극과 상기 제2 확산층 전극 및 제1 게이트 전극 상에 제1 실리사이드층을 갖고,상기 제2 게이트 전극이, 상기 제1 게이트 전극의 채널 방향에 대향하는 측면 중 상기 제2 확산층 전극 측에, 절연막층을 사이에 두고 형성된 제2 실리사이드의 박층으로 이루어지고,상기 제2 실리사이드의 박층은 상기 제1 실리사이드층보다도 층 두께가 두꺼운 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제2 게이트 전극의 상기 제2 실리사이드층이, 니켈 실리사이드층인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제1 게이트 전극이 다결정 실리콘층과 실리사이드층의 적층 구조로 형성되고, 상기 제2 게이트 전극이 단일 실리사이드 재료에 의해 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제2 게이트 절연막이, 제1 실리콘 산화막, 실리콘 질화막, 및 제2 실리콘 산화막의 적층체인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 반도체 기판 내에 형성된 제1 반도체 영역과 제2 반도체 영역과, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이의 상기 반도체 기판 상에 형성된 제1 게이트 전극과 제2 게이트 전극을 갖고,상기 제2 게이트 전극은 상기 제1 게이트 전극의 측벽에 절연막을 개재하여 형성된 사이드월 형성의 전극이고, 상기 제1 반도체 영역 표면과 상기 제2 반도체 영역 표면 및 상기 제1 게이트 전극 상에 제1 실리사이드층이 형성되고, 상기 제2 게이트 전극 표면에는 제2 실리사이드층이 형성되고, 상기 제2 실리사이드층의 층 두께는, 상기 제1 실리사이드층의 층 두께보다도 두꺼운 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 기체의 주 표면에 제1 및 제2의 한쌍의 불순물 영역이 이격하여 배치되고, 상기 제1 및 제2의 한쌍의 불순물 영역 사이에 제1 게이트 전극 및 제2 게이트 전극이 게이트 절연막을 개재하여 배치된 불휘발성 반도체 기억 장치의 제조 방법으로서,실리콘 기체 상에,제1 게이트 절연막을 형성하는 공정,상기 제1 게이트 절연막 상에 제1 게이트 전극을 형성하는 공정,제2 게이트 절연막을 형성하는 공정,상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 공정,상기 제2 게이트 전극을 실리사이드화하여 제2 실리사이드층을 형성하는 공정, 및상기 제1 및 제2의 한쌍의 불순물 영역 및 상기 제1 게이트 전극 상에 제1 실리사이드층을 형성하는 공정을 갖고,상기 제2 실리사이드층은 상기 제1 실리사이드층보다도 층 두께가 두꺼운 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제7항에 있어서,상기 제2 게이트 전극을 형성하는 공정은,상기 제2 게이트 절연막 상에 다결정 실리콘층을 형성하는 공정,상기 다결정 실리콘층을 이방성 에칭에 의해서 선택적으로 에칭하고, 상기 제1 게이트 전극의 채널 방향의 한쌍의 측면의 적어도 한쪽에 제2 게이트 전극을 측벽 형상으로 형성하는 공정을 갖고,상기 제2 게이트 전극을 실리사이드화하여 제2 실리사이드층을 형성하는 공정은,상기 제2 게이트 전극을 형성하는 공정 후 상기 기체 상에, 상기 다결정 실리콘층을 실리사이드화하기 위한 금속층을 형성하는 공정,상기 다결정 실리콘층으로 이루어지는 제2 게이트 전극을 실리사이드화하는 공정,미반응의 실리사이드화하기 위한 상기 금속층을 제거하는 공정을 갖는 것을 특징으로하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제7항에 있어서,상기 제1 및 제2의 한쌍의 불순물 영역은,상기 제1 및 제2 게이트 전극의 영역을 마스크 영역으로 하여 이온 주입을 행하고, 자기 정합(自己 整合)적으로 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제8항에 있어서,상기 제2 게이트 전극을 실리사이드화하는 공정은,상기 제2 게이트 전극 전체를 실리사이드화하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제8항에 있어서,상기 제2 게이트 전극을 측벽 형상으로 형성하는 공정 후, 상기 실리사이드화되는 제2 게이트 전극의 두께를 얇게 하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제7항에 있어서,상기 제2 게이트 절연막이, 제1 실리콘 산화막, 실리콘 질화막, 및 제2 실리콘 산화막의 적층체인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 반도체 기판 내에 형성된 제1 반도체 영역과 제2 반도체 영역과, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이의 상기 반도체 기판 상에 형성된 제1 게이트 전극과 제2 게이트 전극을 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서,상기 반도체 기판 상에 제1 게이트 전극을 형성하는 공정,상기 제1 게이트 전극의 표면 및 반도체 기판의 표면에 제1 절연막을 형성하는 공정,상기 제1 게이트 전극의 측벽에 상기 제1 절연막을 개재하여 제2 게이트 전극을 형성하는 공정,상기 제2 게이트 전극의 표면을 실리사이드화하여 제2 실리사이드층을 형성하는 공정,상기 제2 게이트 전극의 표면의 실리사이드화 공정 후에, 상기 제1 반도체 영역과 상기 제2 반도체 영역 및 상기 제1 게이트 전극의 표면을 실리사이드화하여 제1 실리사이드층을 형성하는 공정을 갖고,상기 제2 실리사이드층은 상기 제1 실리사이드층보다도 층 두께가 두꺼운 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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