JP3452056B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリ領域とロジ
ック回路領域とを含む半導体装置の製造方法に関し、特
に、メモリ領域に形成される不揮発性記憶装置が１つの
ワードゲートに対して２つの電荷蓄積領域を有する半導
体装置の製造方法に関する。
ック回路領域とを含む半導体装置の製造方法に関し、特
に、メモリ領域に形成される不揮発性記憶装置が１つの
ワードゲートに対して２つの電荷蓄積領域を有する半導
体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】不揮発
性半導体記憶装置のひとつのタイプとして、チャネル領
域とコントロールゲートとの間のゲート絶縁層が酸化シ
リコン層と窒化シリコン層との積層体からなり、前記窒
化シリコン層に電荷がトラップされるMONOS（Metal Ox
ide Nitride Oxide Semiconductor）型もしくはSONO
S（Silicon Oxide Nitride Oxide Silicon）型と呼
ばれるタイプがある。
性半導体記憶装置のひとつのタイプとして、チャネル領
域とコントロールゲートとの間のゲート絶縁層が酸化シ
リコン層と窒化シリコン層との積層体からなり、前記窒
化シリコン層に電荷がトラップされるMONOS（Metal Ox
ide Nitride Oxide Semiconductor）型もしくはSONO
S（Silicon Oxide Nitride Oxide Silicon）型と呼
ばれるタイプがある。
【０００３】MONOS型の不揮発性半導体記憶装置とし
て、図１６に示すデバイスが知られている（文献：Ｙ．
Hayashi，et al ，2000 Symposium on VLSI Tech
nologyDigest of Technical Papers ｐ．１２２−
ｐ．１２３）。
て、図１６に示すデバイスが知られている（文献：Ｙ．
Hayashi，et al ，2000 Symposium on VLSI Tech
nologyDigest of Technical Papers ｐ．１２２−
ｐ．１２３）。
【０００４】このMONOS型のメモリセル１００は、半導
体基板１０上に第１ゲート絶縁層１２を介してワードゲ
ート１４が形成されている。そして、ワードゲート１４
の両側には、それぞれサイドウォール状の第１コントロ
ールゲート２０と第２コントロールゲート３０とが配置
されている。第１コントロールゲート２０の底部と半導
体基板１０との間には、第２ゲート絶縁層２２が存在
し、第１コントロールゲート２０の側面とワードゲート
１４との間には絶縁層２４が存在する。同様に、第２コ
ントロールゲート３０の底部と半導体基板１０との間に
は、第２ゲート絶縁層２２が存在し、第２コントロール
ゲート３０の側面とワードゲート１４との間には絶縁層
２４が存在する。そして、隣り合うメモリセルの、対向
するコントロールゲート２０とコントロールゲート３０
との間の半導体基板１０には、ソース領域またはドレイ
ン領域を構成する不純物層１６，１８が形成されてい
る。
体基板１０上に第１ゲート絶縁層１２を介してワードゲ
ート１４が形成されている。そして、ワードゲート１４
の両側には、それぞれサイドウォール状の第１コントロ
ールゲート２０と第２コントロールゲート３０とが配置
されている。第１コントロールゲート２０の底部と半導
体基板１０との間には、第２ゲート絶縁層２２が存在
し、第１コントロールゲート２０の側面とワードゲート
１４との間には絶縁層２４が存在する。同様に、第２コ
ントロールゲート３０の底部と半導体基板１０との間に
は、第２ゲート絶縁層２２が存在し、第２コントロール
ゲート３０の側面とワードゲート１４との間には絶縁層
２４が存在する。そして、隣り合うメモリセルの、対向
するコントロールゲート２０とコントロールゲート３０
との間の半導体基板１０には、ソース領域またはドレイ
ン領域を構成する不純物層１６，１８が形成されてい
る。
【０００５】このように、ひとつのメモリセル１００
は、ワードゲート１４の側面に２つのMONOS型メモリ素
子を有する。また、これらの２つのMONOS型メモリ素子
は独立に制御される。したがって、ひとつのメモリセル
１００は、２ビットの情報を記憶することができる。
は、ワードゲート１４の側面に２つのMONOS型メモリ素
子を有する。また、これらの２つのMONOS型メモリ素子
は独立に制御される。したがって、ひとつのメモリセル
１００は、２ビットの情報を記憶することができる。
【０００６】本発明の目的は、２つの電荷蓄積領域を有
するMONOS型の不揮発性記憶装置を含む半導体装置の製
造方法であって、MONOS型のメモリセルを含むメモリ領
域と、メモリの周辺回路などを含むロジック回路領域と
を同一基板上に形成する方法を提供することにある。
するMONOS型の不揮発性記憶装置を含む半導体装置の製
造方法であって、MONOS型のメモリセルを含むメモリ領
域と、メモリの周辺回路などを含むロジック回路領域と
を同一基板上に形成する方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、不揮発性記憶装置を含むメモリ領域と、該不
揮発性記憶装置の周辺回路を含むロジック回路領域とを
含む半導体装置の製造方法であって、以下の工程を含
む。
造方法は、不揮発性記憶装置を含むメモリ領域と、該不
揮発性記憶装置の周辺回路を含むロジック回路領域とを
含む半導体装置の製造方法であって、以下の工程を含
む。
【０００８】半導体層の上方に、第１絶縁層を形成する
工程、前記第１絶縁層の上方に、第１導電層を形成する
工程、前記第１導電層の上方に、ストッパ層を形成する
工程、前記メモリ領域内の前記ストッパ層と前記第１導
電層とをパターニングする工程、少なくとも前記半導体
層の上方と前記第１導電層の両側面とにＯＮＯ膜を形成
する工程、少なくとも前記メモリ領域の全面に、第２導
電層を形成する工程、前記第２導電層を異方性エッチン
グすることにより、少なくとも前記メモリ領域内の前記
第１導電層の両側面に、前記ＯＮＯ膜を介してサイドウ
ォール状のコントロールゲートを形成する工程、前記ロ
ジック回路領域内の前記ストッパ層を除去する工程、前
記ロジック回路領域内の前記第１導電層をパターニング
して、該ロジック回路領域内に絶縁ゲート電界効果トラ
ンジスタのゲート電極を形成する工程、少なくとも前記
ゲート電極の両側面にサイドウォール絶縁層を形成する
工程、前記不揮発性記憶装置のソース領域またはドレイ
ン領域となる第１不純物層と、前記絶縁ゲート電界効果
トランジスタのソース領域またはドレイン領域となる第
２不純物層とを形成する工程、前記第１不純物層と前記
第２不純物層と前記ゲート電極との表面にシリサイド層
を形成する工程、前記メモリ領域と前記ロジック回路領
域との全面に第２絶縁層を形成する工程、前記メモリ領
域内の前記ストッパ層は露出し、かつ、前記ロジック回
路領域内の前記ゲート電極は露出しないように、前記第
２絶縁層を研磨する工程、前記メモリ領域内の前記スト
ッパ層を除去する工程、前記メモリ領域内の前記第１導
電層をパターニングして、該メモリ領域内に前記不揮発
性記憶装置のワードゲートを形成する工程。
工程、前記第１絶縁層の上方に、第１導電層を形成する
工程、前記第１導電層の上方に、ストッパ層を形成する
工程、前記メモリ領域内の前記ストッパ層と前記第１導
電層とをパターニングする工程、少なくとも前記半導体
層の上方と前記第１導電層の両側面とにＯＮＯ膜を形成
する工程、少なくとも前記メモリ領域の全面に、第２導
電層を形成する工程、前記第２導電層を異方性エッチン
グすることにより、少なくとも前記メモリ領域内の前記
第１導電層の両側面に、前記ＯＮＯ膜を介してサイドウ
ォール状のコントロールゲートを形成する工程、前記ロ
ジック回路領域内の前記ストッパ層を除去する工程、前
記ロジック回路領域内の前記第１導電層をパターニング
して、該ロジック回路領域内に絶縁ゲート電界効果トラ
ンジスタのゲート電極を形成する工程、少なくとも前記
ゲート電極の両側面にサイドウォール絶縁層を形成する
工程、前記不揮発性記憶装置のソース領域またはドレイ
ン領域となる第１不純物層と、前記絶縁ゲート電界効果
トランジスタのソース領域またはドレイン領域となる第
２不純物層とを形成する工程、前記第１不純物層と前記
第２不純物層と前記ゲート電極との表面にシリサイド層
を形成する工程、前記メモリ領域と前記ロジック回路領
域との全面に第２絶縁層を形成する工程、前記メモリ領
域内の前記ストッパ層は露出し、かつ、前記ロジック回
路領域内の前記ゲート電極は露出しないように、前記第
２絶縁層を研磨する工程、前記メモリ領域内の前記スト
ッパ層を除去する工程、前記メモリ領域内の前記第１導
電層をパターニングして、該メモリ領域内に前記不揮発
性記憶装置のワードゲートを形成する工程。
【０００９】
【００１０】
【発明の実施の形態】図１および図１７は、本実施の形
態に係る製造方法によって得られた半導体装置のメモリ
領域のレイアウトを示す平面図である。図２は、本実施
の形態に係る半導体装置の一部分を示す平面図である。
図３は、図２のＡ−Ａ線に沿った断面図である。
態に係る製造方法によって得られた半導体装置のメモリ
領域のレイアウトを示す平面図である。図２は、本実施
の形態に係る半導体装置の一部分を示す平面図である。
図３は、図２のＡ−Ａ線に沿った断面図である。
【００１１】図１〜図３および図１７に示す半導体装置
は、MONOS型不揮発性記憶装置（以下、「メモリセル」
という）１００が複数の行および列に格子状に配列され
てメモリセルアレイを構成しているメモリ領域１０００
と、メモリの周辺回路などを含むロジック回路領域２０
００とを含む。
は、MONOS型不揮発性記憶装置（以下、「メモリセル」
という）１００が複数の行および列に格子状に配列され
てメモリセルアレイを構成しているメモリ領域１０００
と、メモリの周辺回路などを含むロジック回路領域２０
００とを含む。
【００１２】（デバイスの構造）まず、図１および図１
７を参照しながら、メモリ領域１０００のレイアウトに
ついて説明する。
７を参照しながら、メモリ領域１０００のレイアウトに
ついて説明する。
【００１３】図１には、メモリ領域１０００の一部であ
る第１のブロックＢ１と、これに隣り合う第２のブロッ
クＢ２とが示されている。図１７には、第１のブロック
Ｂ１と、第１のブロックＢ１のコンタクト構造とが示さ
れている。
る第１のブロックＢ１と、これに隣り合う第２のブロッ
クＢ２とが示されている。図１７には、第１のブロック
Ｂ１と、第１のブロックＢ１のコンタクト構造とが示さ
れている。
【００１４】第１のブロックＢ１と第２のブロックＢ２
との間の一部領域には、素子分離領域３００が形成され
ている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行
方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４に接続されている。ビット
線６０は不純物層１６，１８によって構成されている。
との間の一部領域には、素子分離領域３００が形成され
ている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行
方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４に接続されている。ビット
線６０は不純物層１６，１８によって構成されている。
【００１５】第１および第２コントロールゲート２０，
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層によって互いに
接続されている。また、１組の第１，第２コントロール
ゲート２０，３０の他方の端部はともに１つの共通コン
タクト部２００に接続されている。したがって、各第
１，第２コントロールゲート２０，３０は、メモリセル
のコントロールゲートの機能と、Ｙ方向に配列された各
コントロールゲートを接続する配線としての機能とを有
する。
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層によって互いに
接続されている。また、１組の第１，第２コントロール
ゲート２０，３０の他方の端部はともに１つの共通コン
タクト部２００に接続されている。したがって、各第
１，第２コントロールゲート２０，３０は、メモリセル
のコントロールゲートの機能と、Ｙ方向に配列された各
コントロールゲートを接続する配線としての機能とを有
する。
【００１６】単一のメモリセル１００は、１つのワード
ゲート１４と、このワードゲート１４の両側に形成され
た第１，第２コントロールゲート２０，３０と、これら
のコントロールゲート２０，３０の外側であって、半導
体基板内に形成された不純物層１６，１８とを含む。そ
して、不純物層１６，１８は、それぞれ隣り合うメモリ
セル１００によって共有される。
ゲート１４と、このワードゲート１４の両側に形成され
た第１，第２コントロールゲート２０，３０と、これら
のコントロールゲート２０，３０の外側であって、半導
体基板内に形成された不純物層１６，１８とを含む。そ
して、不純物層１６，１８は、それぞれ隣り合うメモリ
セル１００によって共有される。
【００１７】Ｙ方向に互いに隣り合う不純物層１６であ
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
【００１８】このコンタクト用不純物層４００上には、
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
【００１９】同様に、Ｙ方向に互いに隣り合う２つの不
純物層１８は、共通コンタクト部２００が配置されてい
ない側において、コンタクト用不純物層４００によって
互いに電気的に接続されている（図１７参照）。
純物層１８は、共通コンタクト部２００が配置されてい
ない側において、コンタクト用不純物層４００によって
互いに電気的に接続されている（図１７参照）。
【００２０】図１からわかるように、１つのブロックに
おいて、複数の共通コンタクト部２００の平面レイアウ
トは、不純物層１６と不純物層１８とで交互に異なる側
に形成され、千鳥配置となる。同様に、図１７に示すよ
うに、１つのブロックにおいて、複数のコンタクト用不
純物層４００の平面レイアウトは、不純物層１６と不純
物層１８とで交互に異なる側に形成され、千鳥配置とな
る。
おいて、複数の共通コンタクト部２００の平面レイアウ
トは、不純物層１６と不純物層１８とで交互に異なる側
に形成され、千鳥配置となる。同様に、図１７に示すよ
うに、１つのブロックにおいて、複数のコンタクト用不
純物層４００の平面レイアウトは、不純物層１６と不純
物層１８とで交互に異なる側に形成され、千鳥配置とな
る。
【００２１】次に、図２および図３を参照しながら、半
導体装置の平面構造および断面構造について説明する。
メモリ領域１０００と隣り合う位置に、例えばメモリの
周辺回路を構成するロジック回路領域２０００が形成さ
れている。メモリ領域１０００とロジック回路領域２０
００とは、素子分離領域３００によって電気的に分離さ
れている。メモリ領域１０００には、少なくともメモリ
セル１００が形成されている。ロジック回路領域２００
０には、少なくともロジック回路を構成する絶縁ゲート
電界効果トランジスタ（以下、「ＭＯＳトランジスタ」
という）５００が形成されている。
導体装置の平面構造および断面構造について説明する。
メモリ領域１０００と隣り合う位置に、例えばメモリの
周辺回路を構成するロジック回路領域２０００が形成さ
れている。メモリ領域１０００とロジック回路領域２０
００とは、素子分離領域３００によって電気的に分離さ
れている。メモリ領域１０００には、少なくともメモリ
セル１００が形成されている。ロジック回路領域２００
０には、少なくともロジック回路を構成する絶縁ゲート
電界効果トランジスタ（以下、「ＭＯＳトランジスタ」
という）５００が形成されている。
【００２２】まず、メモリ領域１０００について説明す
る。
る。
【００２３】メモリセル１００は、半導体基板１０の上
方に第１ゲート絶縁層１２を介して形成されたワードゲ
ート１４と、半導体基板１０内に形成された、ソース領
域またはドレイン領域を構成する不純物層１６，１８
と、ワードゲート１４の両側に沿ってそれぞれ形成され
た、サイドウォール状の第１および第２のコントロール
ゲート２０，３０とを含む。また、不純物層１６，１８
上には、シリサイド層９２が形成されている。
方に第１ゲート絶縁層１２を介して形成されたワードゲ
ート１４と、半導体基板１０内に形成された、ソース領
域またはドレイン領域を構成する不純物層１６，１８
と、ワードゲート１４の両側に沿ってそれぞれ形成され
た、サイドウォール状の第１および第２のコントロール
ゲート２０，３０とを含む。また、不純物層１６，１８
上には、シリサイド層９２が形成されている。
【００２４】第１コントロールゲート２０は、半導体基
板１０の上方に第２ゲート絶縁層２２を介して形成さ
れ、かつ、ワードゲート１４の一方の側面に対してサイ
ド絶縁層２４を介して形成されている。同様に、第２コ
ントロールゲート３０は、半導体基板１０の上方に第２
ゲート絶縁層２２を介して形成され、かつ、ワードゲー
ト１４の他方の側面に対してサイド絶縁層２４を介して
形成されている。
板１０の上方に第２ゲート絶縁層２２を介して形成さ
れ、かつ、ワードゲート１４の一方の側面に対してサイ
ド絶縁層２４を介して形成されている。同様に、第２コ
ントロールゲート３０は、半導体基板１０の上方に第２
ゲート絶縁層２２を介して形成され、かつ、ワードゲー
ト１４の他方の側面に対してサイド絶縁層２４を介して
形成されている。
【００２５】第２ゲート絶縁層２２およびサイド絶縁層
２４は、ＯＮＯ膜である。具体的には、第２ゲート絶縁
層２２およびサイド絶縁層２４は、ボトム酸化シリコン
層（第１酸化シリコン層）、窒化シリコン層、トップ酸
化シリコン層（第２酸化シリコン層）の積層膜である。
２４は、ＯＮＯ膜である。具体的には、第２ゲート絶縁
層２２およびサイド絶縁層２４は、ボトム酸化シリコン
層（第１酸化シリコン層）、窒化シリコン層、トップ酸
化シリコン層（第２酸化シリコン層）の積層膜である。
【００２６】第２ゲート絶縁層２２の第１酸化シリコン
層は、チャネル領域と電荷蓄積領域との間に電位障壁
（potential barrier）を形成する。
層は、チャネル領域と電荷蓄積領域との間に電位障壁
（potential barrier）を形成する。
【００２７】第２ゲート絶縁層２２の窒化シリコン層
は、キャリア（たとえば電子）をトラップする電荷蓄積
領域として機能する。
は、キャリア（たとえば電子）をトラップする電荷蓄積
領域として機能する。
【００２８】第２ゲート絶縁層２２の第２酸化シリコン
層は、コントロールゲートと電荷蓄積領域との間に電位
障壁（potential barrier）を形成する。
層は、コントロールゲートと電荷蓄積領域との間に電位
障壁（potential barrier）を形成する。
【００２９】サイド絶縁層２４は、ワードゲート１４
と、コントロールゲート２０，３０とをそれぞれ電気的
に分離させる。また、サイド絶縁層２４の上端は、ワー
ドゲート１４と第１，第２コントロールゲート２０，３
０とのショートを防ぐために、コントロールゲート２
０，３０の上端に比べ、半導体基板１０に対して上方に
位置している。
と、コントロールゲート２０，３０とをそれぞれ電気的
に分離させる。また、サイド絶縁層２４の上端は、ワー
ドゲート１４と第１，第２コントロールゲート２０，３
０とのショートを防ぐために、コントロールゲート２
０，３０の上端に比べ、半導体基板１０に対して上方に
位置している。
【００３０】サイド絶縁層２４と第２ゲート絶縁層２２
とは、同一の成膜工程で形成され、それぞれの層構造は
等しくなる。
とは、同一の成膜工程で形成され、それぞれの層構造は
等しくなる。
【００３１】そして、隣り合うメモリセル１００におい
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、埋め込み絶縁層７０が形
成される。この埋め込み絶縁層７０は、少なくともコン
トロールゲート２０，３０が露出しないようにこれらを
覆っている。具体的には、埋込み絶縁層７０の上面は、
サイド絶縁層２４の上端より半導体基板１０に対して上
方に位置している。埋込み絶縁層７０をこのように形成
することで、第１，第２コントロールゲート２０，３０
と、ワードゲート１４およびワード線５０との電気的分
離をより確実に行うことができる。
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、埋め込み絶縁層７０が形
成される。この埋め込み絶縁層７０は、少なくともコン
トロールゲート２０，３０が露出しないようにこれらを
覆っている。具体的には、埋込み絶縁層７０の上面は、
サイド絶縁層２４の上端より半導体基板１０に対して上
方に位置している。埋込み絶縁層７０をこのように形成
することで、第１，第２コントロールゲート２０，３０
と、ワードゲート１４およびワード線５０との電気的分
離をより確実に行うことができる。
【００３２】共通コンタクト部２００には、コントロー
ルゲート２０，３０に所定の電位を供給するための導電
層が形成される。共通コンタクト部２００は、第１コン
タクト絶縁層２１２、第２コンタクト絶縁層２１０、第
１コンタクト導電層２１４、第２コンタクト導電層２３
２、第３コンタクト絶縁層２５２および第３コンタクト
導電層２６０から構成されている。
ルゲート２０，３０に所定の電位を供給するための導電
層が形成される。共通コンタクト部２００は、第１コン
タクト絶縁層２１２、第２コンタクト絶縁層２１０、第
１コンタクト導電層２１４、第２コンタクト導電層２３
２、第３コンタクト絶縁層２５２および第３コンタクト
導電層２６０から構成されている。
【００３３】第１コンタクト絶縁層２１２は、第１ゲー
ト絶縁層１２と同一の工程で形成される。
ト絶縁層１２と同一の工程で形成される。
【００３４】第２コンタクト絶縁層２１０は、第２ゲー
ト絶縁層２２およびサイド絶縁層２４と同一の工程で形
成される。従って、第２コンタクト絶縁層２１０は、第
１酸化シリコン層，窒化シリコン層および第２酸化シリ
コン層の積層体から構成されている。
ト絶縁層２２およびサイド絶縁層２４と同一の工程で形
成される。従って、第２コンタクト絶縁層２１０は、第
１酸化シリコン層，窒化シリコン層および第２酸化シリ
コン層の積層体から構成されている。
【００３５】第１コンタクト導電層２１４は、ワードゲ
ート１４と同一の工程で形成される。第１コンタクト導
電層２１４は、第２コンタクト絶縁層２１０の外側に形
成されている。
ート１４と同一の工程で形成される。第１コンタクト導
電層２１４は、第２コンタクト絶縁層２１０の外側に形
成されている。
【００３６】第２コンタクト導電層２３２は、第２コン
タクト絶縁層２１０の内側に形成されている。第２コン
タクト導電層２３２は、第１，第２コントロールゲート
２０，３０の形成と同一の工程によって、これらのコン
トロールゲート２０，３０と連続するように形成され
る。従って、第２コンタクト導電層２３２と、コントロ
ールゲート２０，３０とは、同一の材質で形成されてい
る。
タクト絶縁層２１０の内側に形成されている。第２コン
タクト導電層２３２は、第１，第２コントロールゲート
２０，３０の形成と同一の工程によって、これらのコン
トロールゲート２０，３０と連続するように形成され
る。従って、第２コンタクト導電層２３２と、コントロ
ールゲート２０，３０とは、同一の材質で形成されてい
る。
【００３７】第３コンタクト絶縁層２５２は、第２コン
タクト導電層２３２の内側に形成されている。第３コン
タクト絶縁層２５２は、サイドウォール絶縁層１５２と
同一の工程によって形成される。
タクト導電層２３２の内側に形成されている。第３コン
タクト絶縁層２５２は、サイドウォール絶縁層１５２と
同一の工程によって形成される。
【００３８】第３コンタクト導電層２６０は、ワード線
５０と同一の工程で形成され、第１コンタクト導電層２
１４と第２コンタクト導電層２３２とに接続されてい
る。
５０と同一の工程で形成され、第１コンタクト導電層２
１４と第２コンタクト導電層２３２とに接続されてい
る。
【００３９】ロジック回路領域２０００においては、Ｍ
ＯＳトランジスタ５００が形成されている。ＭＯＳトラ
ンジスタ５００は、半導体基板１０の上方に第３ゲート
絶縁層１２２を介して形成されたゲート電極１４２と、
半導体基板１０内に形成されたソース領域またはドレイ
ン領域を構成する不純物層１６２，１８２と、ゲート電
極１４２の両側面に沿ってそれぞれ形成されたサイドウ
ォール絶縁層１５２とを含む。さらに、不純物層１６
２，１８２の上面にはシリサイド層１９２が形成され、
ゲート電極１４２の上面にはシリサイド層１９４が形成
されている。
ＯＳトランジスタ５００が形成されている。ＭＯＳトラ
ンジスタ５００は、半導体基板１０の上方に第３ゲート
絶縁層１２２を介して形成されたゲート電極１４２と、
半導体基板１０内に形成されたソース領域またはドレイ
ン領域を構成する不純物層１６２，１８２と、ゲート電
極１４２の両側面に沿ってそれぞれ形成されたサイドウ
ォール絶縁層１５２とを含む。さらに、不純物層１６
２，１８２の上面にはシリサイド層１９２が形成され、
ゲート電極１４２の上面にはシリサイド層１９４が形成
されている。
【００４０】ロジック回路領域２０００においては、Ｍ
ＯＳトランジスタ５００は絶縁層２７０によって覆われ
ている。この絶縁層２７０は、埋込み絶縁層７０と同一
の工程で形成される。
ＯＳトランジスタ５００は絶縁層２７０によって覆われ
ている。この絶縁層２７０は、埋込み絶縁層７０と同一
の工程で形成される。
【００４１】メモリ領域１０００とロジック回路領域２
０００との境界領域には、図２および図３に示すよう
に、ワードゲート１４およびゲート電極１４２と同一の
材質からなる境界部１４０ｃが形成される。この境界部
１４０ｃは、ワードゲート１４およびゲート電極１４２
と同一の成膜工程で形成される。また、境界部１４０ｃ
の少なくとも一部は、素子分離領域３００の上方に形成
される。
０００との境界領域には、図２および図３に示すよう
に、ワードゲート１４およびゲート電極１４２と同一の
材質からなる境界部１４０ｃが形成される。この境界部
１４０ｃは、ワードゲート１４およびゲート電極１４２
と同一の成膜工程で形成される。また、境界部１４０ｃ
の少なくとも一部は、素子分離領域３００の上方に形成
される。
【００４２】境界部１４０ｃの一方の側面（メモリ領域
１０００側）には、コントロールゲート２０，３０と同
一の材質のサイドウォール状導電層２０ａが形成されて
いる。このサイドウォール状導電層２０ａは、Ｙ方向に
延びており、共通コンタクト部２００を介して隣り合う
コントロールゲート３０と電気的に接続されている。こ
のサイドウォール状導電層２０ａは、メモリセルのコン
トロールゲートとしては利用されない。しかしながら、
サイドウォール状導電層２０ａを隣り合うコントロール
ゲート３０と電気的に接続させることによって、サイド
ウォール状導電層２０ａと隣り合うコントロールゲート
３０の電気特性を、他のコントロールゲートの電気特性
と等しくすることができる。
１０００側）には、コントロールゲート２０，３０と同
一の材質のサイドウォール状導電層２０ａが形成されて
いる。このサイドウォール状導電層２０ａは、Ｙ方向に
延びており、共通コンタクト部２００を介して隣り合う
コントロールゲート３０と電気的に接続されている。こ
のサイドウォール状導電層２０ａは、メモリセルのコン
トロールゲートとしては利用されない。しかしながら、
サイドウォール状導電層２０ａを隣り合うコントロール
ゲート３０と電気的に接続させることによって、サイド
ウォール状導電層２０ａと隣り合うコントロールゲート
３０の電気特性を、他のコントロールゲートの電気特性
と等しくすることができる。
【００４３】また、境界部１４０ｃの他の側面（ロジッ
ク回路領域２０００側）には、ＭＯＳトランジスタ５０
０のサイドウォール絶縁層１５２の形成と同一の工程に
よって形成されたサイドウォール状絶縁層１５２が形成
されている。
ク回路領域２０００側）には、ＭＯＳトランジスタ５０
０のサイドウォール絶縁層１５２の形成と同一の工程に
よって形成されたサイドウォール状絶縁層１５２が形成
されている。
【００４４】メモリセル１００およびＭＯＳトランジス
タ５００などが形成された半導体基板１０上には、層間
絶縁層７２が形成されている。そして、層間絶縁層７２
には、例えば共通コンタクト部２００の第３コンタクト
導電層２６０に到達するコンタクトホールが形成されて
いる。このコンタクトホール内に、タングステンプラグ
または銅プラグなどの導電層８２が充填され、この導電
層８２は層間絶縁層７２上に形成された配線層８０と接
続されている。
タ５００などが形成された半導体基板１０上には、層間
絶縁層７２が形成されている。そして、層間絶縁層７２
には、例えば共通コンタクト部２００の第３コンタクト
導電層２６０に到達するコンタクトホールが形成されて
いる。このコンタクトホール内に、タングステンプラグ
または銅プラグなどの導電層８２が充填され、この導電
層８２は層間絶縁層７２上に形成された配線層８０と接
続されている。
【００４５】（半導体装置の製造方法）次に、図４〜図
１５を参照しながら、本実施の形態に係る半導体装置の
製造方法について説明する。各断面図は、図２のＡ−Ａ
線に沿った部分に対応する。図４〜図１５において、図
１〜図３で示す部分と実質的に同一の部分には同一の符
号を付し、重複する記載は省略する。
１５を参照しながら、本実施の形態に係る半導体装置の
製造方法について説明する。各断面図は、図２のＡ−Ａ
線に沿った部分に対応する。図４〜図１５において、図
１〜図３で示す部分と実質的に同一の部分には同一の符
号を付し、重複する記載は省略する。
【００４６】（１）図４に示すように、まず、半導体基
板１０の表面に、トレンチアイソレーション法によって
素子分離領域３００を形成する。次いで、イオン注入に
よって、コンタクト用不純物層４００（図１参照）を半
導体基板１０内に形成する。
板１０の表面に、トレンチアイソレーション法によって
素子分離領域３００を形成する。次いで、イオン注入に
よって、コンタクト用不純物層４００（図１参照）を半
導体基板１０内に形成する。
【００４７】次いで、半導体基板１０の表面に、ゲート
絶縁層となる絶縁層１２０を形成する。次いで、ワード
ゲート１４とゲート電極１４２とになるゲート層１４０
を絶縁層１２０上に堆積する。ゲート層１４０はドープ
トポリシリコンからなる。次いで、後のＣＭＰ工程にお
けるストッパ層Ｓ１００をゲート層１４０上に形成す
る。ストッパ層Ｓ１００は、窒化シリコン層からなる。
絶縁層となる絶縁層１２０を形成する。次いで、ワード
ゲート１４とゲート電極１４２とになるゲート層１４０
を絶縁層１２０上に堆積する。ゲート層１４０はドープ
トポリシリコンからなる。次いで、後のＣＭＰ工程にお
けるストッパ層Ｓ１００をゲート層１４０上に形成す
る。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００４８】（２）次いで、ロジック回路領域２０００
の全てを覆い、さらに、メモリ領域１０００の一部にま
で張り出したレジスト層（図示しない）を形成する。次
いで、このレジスト層をマスクとしてストッパ層Ｓ１０
０をパターニングする。その後、パターニングされたス
トッパ層をマスクとして、ゲート層１４０をエッチング
する。図５に示すように、メモリ領域１０００では、ゲ
ート層１４０がパターニングされゲート層１４０ａとな
る。一方、この工程では、ロジック回路領域２０００内
のゲート層１４０はパターニングされない（以後、ロジ
ック回路領域内のゲート層１４０を便宜的に１４０ｂと
呼ぶ）。
の全てを覆い、さらに、メモリ領域１０００の一部にま
で張り出したレジスト層（図示しない）を形成する。次
いで、このレジスト層をマスクとしてストッパ層Ｓ１０
０をパターニングする。その後、パターニングされたス
トッパ層をマスクとして、ゲート層１４０をエッチング
する。図５に示すように、メモリ領域１０００では、ゲ
ート層１４０がパターニングされゲート層１４０ａとな
る。一方、この工程では、ロジック回路領域２０００内
のゲート層１４０はパターニングされない（以後、ロジ
ック回路領域内のゲート層１４０を便宜的に１４０ｂと
呼ぶ）。
【００４９】パターニング後の様子を平面的に示したの
が図６である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
が図６である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
【００５０】（３）図７に示すように、半導体基板１０
上に、ＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２
２０は、第１酸化シリコン層、窒化シリコン層および第
２酸化シリコン層を順次堆積させることで形成される。
第１酸化シリコン層は、たとえば熱酸化法、ＣＶＤ法を
用いて成膜することができる。窒化シリコン層は、たと
えばＣＶＤ法によって成膜することができる。第２酸化
シリコン層は、ＣＶＤ法、具体的には高温酸化法（ＨＴ
Ｏ）を用いて成膜することができる。これらの各層を成
膜した後、アニール処理を行い、各層を緻密化すること
が好ましい。
上に、ＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２
２０は、第１酸化シリコン層、窒化シリコン層および第
２酸化シリコン層を順次堆積させることで形成される。
第１酸化シリコン層は、たとえば熱酸化法、ＣＶＤ法を
用いて成膜することができる。窒化シリコン層は、たと
えばＣＶＤ法によって成膜することができる。第２酸化
シリコン層は、ＣＶＤ法、具体的には高温酸化法（ＨＴ
Ｏ）を用いて成膜することができる。これらの各層を成
膜した後、アニール処理を行い、各層を緻密化すること
が好ましい。
【００５１】ＯＮＯ膜２２０は、後のパターニングによ
って、第２ゲート絶縁層２２およびサイド絶縁層２４、
ならびに第２コンタクト絶縁層２１０となる（図３参
照）。
って、第２ゲート絶縁層２２およびサイド絶縁層２４、
ならびに第２コンタクト絶縁層２１０となる（図３参
照）。
【００５２】（４）図８に示すように、ドープトポリシ
リコン層２３０を、ＯＮＯ膜２２０上に全面的に形成す
る。ドープトポリシリコン層２３０は、後にエッチング
されて、コントロールゲート２０，３０を構成する導電
層４０（図１参照）および共通コンタクト部２００の第
２導電層２３２（図３参照）となる。
リコン層２３０を、ＯＮＯ膜２２０上に全面的に形成す
る。ドープトポリシリコン層２３０は、後にエッチング
されて、コントロールゲート２０，３０を構成する導電
層４０（図１参照）および共通コンタクト部２００の第
２導電層２３２（図３参照）となる。
【００５３】次いで、共通コンタクト部が形成される領
域に、レジスト層Ｒ１００を形成する。
域に、レジスト層Ｒ１００を形成する。
【００５４】（５）図９に示すように、ドープトポリシ
リコン層２３０（図８参照）をレジスト層Ｒ１００をマ
スクとして全面的に異方性エッチングすることにより、
第１および第２コントロールゲート２０，３０および第
２コンタクト導電層２３２を形成する。
リコン層２３０（図８参照）をレジスト層Ｒ１００をマ
スクとして全面的に異方性エッチングすることにより、
第１および第２コントロールゲート２０，３０および第
２コンタクト導電層２３２を形成する。
【００５５】すなわち、このエッチング工程によって、
メモリ領域１０００の開口部１６０，１８０（図６参
照）の側面に沿って、サイドウォール状のコントロール
ゲート２０，３０が形成される。これと同時に、レジス
ト層Ｒ１００（図８参照）でマスクされた部分には、第
２コンタクト導電層２３２が形成される。一方、ロジッ
ク回路領域２０００内に堆積されたドープトポリシリコ
ン層２３０は完全に除去される。但し、境界領域におい
ては、ゲート層１４０ｂの一方の端部（メモリ領域１０
００側）の側面に、ドープトポリシリコン層２３０がサ
イドウォール状に残存することになる。その後、レジス
ト層Ｒ１００は除去される。
メモリ領域１０００の開口部１６０，１８０（図６参
照）の側面に沿って、サイドウォール状のコントロール
ゲート２０，３０が形成される。これと同時に、レジス
ト層Ｒ１００（図８参照）でマスクされた部分には、第
２コンタクト導電層２３２が形成される。一方、ロジッ
ク回路領域２０００内に堆積されたドープトポリシリコ
ン層２３０は完全に除去される。但し、境界領域におい
ては、ゲート層１４０ｂの一方の端部（メモリ領域１０
００側）の側面に、ドープトポリシリコン層２３０がサ
イドウォール状に残存することになる。その後、レジス
ト層Ｒ１００は除去される。
【００５６】（６）図１０に示すように、メモリ領域１
０００の全てを覆い、さらにロジック回路領域の一部に
まで張り出したレジスト層Ｒ２００を形成する。次い
で、レジスト層Ｒ２００をマスクとしてロジック回路領
域２０００におけるＯＮＯ膜２２０とストッパ層Ｓ１０
０とを除去する。このエッチング工程によって、境界領
域を除くロジック回路領域２０００内のストッパ層Ｓ１
００は全て除去される。
０００の全てを覆い、さらにロジック回路領域の一部に
まで張り出したレジスト層Ｒ２００を形成する。次い
で、レジスト層Ｒ２００をマスクとしてロジック回路領
域２０００におけるＯＮＯ膜２２０とストッパ層Ｓ１０
０とを除去する。このエッチング工程によって、境界領
域を除くロジック回路領域２０００内のストッパ層Ｓ１
００は全て除去される。
【００５７】このとき、メモリ領域１０００とロジック
回路領域２０００との境界領域に位置するゲート層１４
０ｂであって、上記（２）のエッチング工程で使用され
るレジスト層と、この（６）のエッチング工程で使用さ
れるレジスト層Ｒ２００とに共に覆われていた領域は、
後の工程で境界部１４０ｃ（図３参照）となる。また、
このパターニングによって形成されたストッパ層Ｓ１０
０ａは、メモリ領域１０００内の他のストッパ層Ｓ１０
０より幅が大きい。その後、レジスト層Ｒ２００は除去
される。
回路領域２０００との境界領域に位置するゲート層１４
０ｂであって、上記（２）のエッチング工程で使用され
るレジスト層と、この（６）のエッチング工程で使用さ
れるレジスト層Ｒ２００とに共に覆われていた領域は、
後の工程で境界部１４０ｃ（図３参照）となる。また、
このパターニングによって形成されたストッパ層Ｓ１０
０ａは、メモリ領域１０００内の他のストッパ層Ｓ１０
０より幅が大きい。その後、レジスト層Ｒ２００は除去
される。
【００５８】（７）図１１に示すように、ゲート電極１
４２を形成するためのレジスト層Ｒ３００が形成され
る。このレジスト層Ｒ３００は、メモリ領域１０００の
全てと、ロジック回路領域２０００内の所定の部分とを
覆うようにパターニングされている。次いで、レジスト
層Ｒ３００をマスクとしてゲート層１４０ｂ（図１０参
照）をエッチングすることにより、ロジック回路領域２
０００内にゲート電極１４２が形成される。また、この
エッチングによって、境界領域にはレジスト層Ｒ３００
とストッパ層Ｓ１００ａとをマスクとして自己整合的に
境界部１４０ｃがパターニングされる。
４２を形成するためのレジスト層Ｒ３００が形成され
る。このレジスト層Ｒ３００は、メモリ領域１０００の
全てと、ロジック回路領域２０００内の所定の部分とを
覆うようにパターニングされている。次いで、レジスト
層Ｒ３００をマスクとしてゲート層１４０ｂ（図１０参
照）をエッチングすることにより、ロジック回路領域２
０００内にゲート電極１４２が形成される。また、この
エッチングによって、境界領域にはレジスト層Ｒ３００
とストッパ層Ｓ１００ａとをマスクとして自己整合的に
境界部１４０ｃがパターニングされる。
【００５９】その後、レジスト層Ｒ３００は除去され
る。次いで、Ｎ型不純物をドープすることで、ロジック
回路領域２０００においてソース領域およびドレイン領
域のエクステンション層１６１，１８１が形成される。
る。次いで、Ｎ型不純物をドープすることで、ロジック
回路領域２０００においてソース領域およびドレイン領
域のエクステンション層１６１，１８１が形成される。
【００６０】（８）図１２に示すように、メモリ領域１
０００およびロジック回路領域２０００において、酸化
シリコンまたは窒化酸化シリコンなどの絶縁層２５０を
全面的に形成する。
０００およびロジック回路領域２０００において、酸化
シリコンまたは窒化酸化シリコンなどの絶縁層２５０を
全面的に形成する。
【００６１】（９）図１３に示すように、絶縁層２５０
（図１２参照）を全面的に異方性エッチングすることに
より、ロジック回路領域２０００において、ゲート電極
１４２の両側面にサイドウォール絶縁層１５２が形成さ
れる。これと共に、境界部１４０ｃのロジック回路領域
２０００側の側面にサイドウォール絶縁層１５２が形成
さる。また、コントロールゲート２０，３０上には絶縁
層１５２ａが残存させられる。また、第２コンタクト導
電層２３２を覆う第３コンタクト絶縁層２５２が形成さ
れる。さらに、このエッチングによって、後の工程でシ
リサイド層が形成される領域に堆積された絶縁層は除去
され、半導体基板が露出する。
（図１２参照）を全面的に異方性エッチングすることに
より、ロジック回路領域２０００において、ゲート電極
１４２の両側面にサイドウォール絶縁層１５２が形成さ
れる。これと共に、境界部１４０ｃのロジック回路領域
２０００側の側面にサイドウォール絶縁層１５２が形成
さる。また、コントロールゲート２０，３０上には絶縁
層１５２ａが残存させられる。また、第２コンタクト導
電層２３２を覆う第３コンタクト絶縁層２５２が形成さ
れる。さらに、このエッチングによって、後の工程でシ
リサイド層が形成される領域に堆積された絶縁層は除去
され、半導体基板が露出する。
【００６２】次いで、Ｎ型不純物をイオン注入すること
により、半導体基板１０内に、メモリ領域１０００のソ
ース領域またはドレイン領域を構成する不純物層１６，
１８、およびロジック回路領域２０００のソース領域ま
たはドレイン領域を構成する不純物層１６２，１８２を
形成する。
により、半導体基板１０内に、メモリ領域１０００のソ
ース領域またはドレイン領域を構成する不純物層１６，
１８、およびロジック回路領域２０００のソース領域ま
たはドレイン領域を構成する不純物層１６２，１８２を
形成する。
【００６３】次いで、シリサイド形成用の金属を全面的
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、不純物層１６，１
８，１６２，１８２と、ゲート電極１４２との上に形成
された金属をシリサイド化反応させることにより、不純
物層１６，１８の上面にシリサイド層９２を形成させ、
不純物層１６２，１８２の上面にシリサイド層１９２を
形成させ、ゲート電極１４２の上面にシリサイド層１９
４を形成させる。従って、このシリサイド工程によっ
て、ロジック回路領域２０００のＭＯＳトランジスタ５
００は、ゲート電極と、ソース領域またはドレイン領域
とが共に自己整合的にシリサイド化される。また、同一
のシリサイド工程によって、メモリ領域１０００のメモ
リセル１００は、ソース領域またはドレイン領域の表面
が自己整合的にシリサイド化される。
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、不純物層１６，１
８，１６２，１８２と、ゲート電極１４２との上に形成
された金属をシリサイド化反応させることにより、不純
物層１６，１８の上面にシリサイド層９２を形成させ、
不純物層１６２，１８２の上面にシリサイド層１９２を
形成させ、ゲート電極１４２の上面にシリサイド層１９
４を形成させる。従って、このシリサイド工程によっ
て、ロジック回路領域２０００のＭＯＳトランジスタ５
００は、ゲート電極と、ソース領域またはドレイン領域
とが共に自己整合的にシリサイド化される。また、同一
のシリサイド工程によって、メモリ領域１０００のメモ
リセル１００は、ソース領域またはドレイン領域の表面
が自己整合的にシリサイド化される。
【００６４】次いで、メモリ領域１０００およびロジッ
ク回路領域２０００において、酸化シリコンまたは窒化
酸化シリコンなどの絶縁層２７０を全面的に形成する。
絶縁層２７０は、ストッパ層Ｓ１００とＳ１００ａとを
覆うように形成される。
ク回路領域２０００において、酸化シリコンまたは窒化
酸化シリコンなどの絶縁層２７０を全面的に形成する。
絶縁層２７０は、ストッパ層Ｓ１００とＳ１００ａとを
覆うように形成される。
【００６５】（１０）図１４に示すように、絶縁層２７
０をＣＭＰ法を用いて、ストッパ層Ｓ１００，Ｓ１００
ａが露出するまで研磨し、絶縁層２７０を平坦化する。
この研磨によって、コントロールゲート２０，３０をは
さんで対向する２つのサイド絶縁層２４の間に絶縁層２
７０が残存され、埋込み絶縁層７０となる。
０をＣＭＰ法を用いて、ストッパ層Ｓ１００，Ｓ１００
ａが露出するまで研磨し、絶縁層２７０を平坦化する。
この研磨によって、コントロールゲート２０，３０をは
さんで対向する２つのサイド絶縁層２４の間に絶縁層２
７０が残存され、埋込み絶縁層７０となる。
【００６６】このとき、メモリ領域１０００において
は、ゲート層１４０ａおよびストッパ層Ｓ１００の側面
に形成されたサイド絶縁層２４の上端は、第１，第２コ
ントロールゲート２０，３０の上端に比べ、半導体基板
１０に対して上方に位置する。また、ロジック回路領域
２０００においては、ＭＯＳトランジスタ５００は絶縁
層２７０によって完全に覆われている。
は、ゲート層１４０ａおよびストッパ層Ｓ１００の側面
に形成されたサイド絶縁層２４の上端は、第１，第２コ
ントロールゲート２０，３０の上端に比べ、半導体基板
１０に対して上方に位置する。また、ロジック回路領域
２０００においては、ＭＯＳトランジスタ５００は絶縁
層２７０によって完全に覆われている。
【００６７】従って、この研磨工程が終わった段階で、
ワードゲート１４となるゲート層１４０ａと境界部１４
０ｃとの上方にはそれぞれストッパ層Ｓ１００とＳ１０
０ａとが存在することになる。一方、ゲート電極１４２
の上方にはストッパ層は無く、絶縁層２７０が存在する
ことになる。
ワードゲート１４となるゲート層１４０ａと境界部１４
０ｃとの上方にはそれぞれストッパ層Ｓ１００とＳ１０
０ａとが存在することになる。一方、ゲート電極１４２
の上方にはストッパ層は無く、絶縁層２７０が存在する
ことになる。
【００６８】（１１）ストッパ層Ｓ１００，Ｓ１００ａ
（図１４参照）を熱りん酸で除去する。この結果、少な
くともゲート層１４０ａと境界部１４０ｃとの上面が露
出する。その後、全面的にドープトポリシリコン層を堆
積させる。
（図１４参照）を熱りん酸で除去する。この結果、少な
くともゲート層１４０ａと境界部１４０ｃとの上面が露
出する。その後、全面的にドープトポリシリコン層を堆
積させる。
【００６９】次いで、図１５に示すように、前記ドープ
トポリシリコン層上にパターニングされたレジスト層Ｒ
４００を形成する。レジスト層Ｒ４００をマスクとし
て、前記ドープトポリシリコン層をパターニングするこ
とにより、ワード線５０と第３コンタクト導電層２６０
とが形成される。
トポリシリコン層上にパターニングされたレジスト層Ｒ
４００を形成する。レジスト層Ｒ４００をマスクとし
て、前記ドープトポリシリコン層をパターニングするこ
とにより、ワード線５０と第３コンタクト導電層２６０
とが形成される。
【００７０】引き続き、レジスト層Ｒ４００をマスクと
して、ゲート層１４０ａ（図１４参照）のエッチングが
行われる。このエッチングにより、ワード線５０が上方
に形成されないゲート層１４０ａが除去される。その結
果、アレイ状に配列したワードゲート１４を形成するこ
とができる。ゲート層１４０ａの除去領域は、後に形成
されるＰ型不純物層（素子分離用不純物層）１５の領域
と対応する（図２参照）。
して、ゲート層１４０ａ（図１４参照）のエッチングが
行われる。このエッチングにより、ワード線５０が上方
に形成されないゲート層１４０ａが除去される。その結
果、アレイ状に配列したワードゲート１４を形成するこ
とができる。ゲート層１４０ａの除去領域は、後に形成
されるＰ型不純物層（素子分離用不純物層）１５の領域
と対応する（図２参照）。
【００７１】尚、このエッチング工程では、第１，第２
のコントロールゲート２０、３０をなす導電層４０は、
埋込み絶縁層７０で覆われているために、エッチングさ
れずに残る。また、ロジック回路領域２０００のＭＯＳ
トランジスタ５００は、絶縁層２７０によって完全に覆
われているため、このエッチングによって影響を受ける
ことは無い。
のコントロールゲート２０、３０をなす導電層４０は、
埋込み絶縁層７０で覆われているために、エッチングさ
れずに残る。また、ロジック回路領域２０００のＭＯＳ
トランジスタ５００は、絶縁層２７０によって完全に覆
われているため、このエッチングによって影響を受ける
ことは無い。
【００７２】次いで、Ｐ型不純物を半導体基板１０に全
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４の相互間の領域にＰ型不純物層（素子分離用
不純物層）１５（図２参照）が形成される。このＰ型不
純物層１５によって、不揮発性半導体記憶装置１００相
互の素子分離がより確実に行われる。
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４の相互間の領域にＰ型不純物層（素子分離用
不純物層）１５（図２参照）が形成される。このＰ型不
純物層１５によって、不揮発性半導体記憶装置１００相
互の素子分離がより確実に行われる。
【００７３】（１２）次いで、第１層間絶縁層を形成し
た後、公知の方法でコンタクトホールを形成し、コンタ
クトホール内の導電層および第１配線層を形成できる。
例えば、図３に示すように、層間絶縁層７２にコンタク
トホールを形成した後、共通コンタクト部２００と接続
された導電層８２および配線層８０を形成する。この工
程では、ロジック回路領域２０００においても同様にコ
ンタクト部および配線層を形成することができる。
た後、公知の方法でコンタクトホールを形成し、コンタ
クトホール内の導電層および第１配線層を形成できる。
例えば、図３に示すように、層間絶縁層７２にコンタク
トホールを形成した後、共通コンタクト部２００と接続
された導電層８２および配線層８０を形成する。この工
程では、ロジック回路領域２０００においても同様にコ
ンタクト部および配線層を形成することができる。
【００７４】以上の工程により、図１、図２および図３
に示す半導体装置を製造することができる。
に示す半導体装置を製造することができる。
【００７５】この製造方法による利点は以下の通りであ
る。
る。
【００７６】第１に、前記（９）の工程によって、メモ
リセル１００のソース領域またはドレイン領域１６，１
８と、ＭＯＳトランジスタ５００のソース領域またはド
レイン領域１６２，１８２とを形成するイオン注入工程
を同一の工程で行うことができる。
リセル１００のソース領域またはドレイン領域１６，１
８と、ＭＯＳトランジスタ５００のソース領域またはド
レイン領域１６２，１８２とを形成するイオン注入工程
を同一の工程で行うことができる。
【００７７】第２に、前記（９）の工程によって、メモ
リセル１００のソース領域またはドレイン領域１６，１
８と、ＭＯＳトランジスタ５００のゲート電極１４２お
よびソース領域またはドレイン領域１６２，１８２との
上にシリサイド層を自己整合的に形成する工程を同一の
工程で行うことができる。
リセル１００のソース領域またはドレイン領域１６，１
８と、ＭＯＳトランジスタ５００のゲート電極１４２お
よびソース領域またはドレイン領域１６２，１８２との
上にシリサイド層を自己整合的に形成する工程を同一の
工程で行うことができる。
【００７８】第３に、メモリセル１００のワードゲート
１４をパターニングする前記（１１）の工程において、
ＭＯＳトランジスタ５００は絶縁層２７０で覆われてい
るため、ＭＯＳトランジスタ５００がエッチングガスに
晒され、特性上影響を受けることは無い。
１４をパターニングする前記（１１）の工程において、
ＭＯＳトランジスタ５００は絶縁層２７０で覆われてい
るため、ＭＯＳトランジスタ５００がエッチングガスに
晒され、特性上影響を受けることは無い。
【００７９】第４に、サイドウォール状のコントロール
ゲートを形成する前記（５）の工程において、メモリセ
ルのコントロールゲートとして機能しないサイドウォー
ル状導電層は境界領域１４０ｃの側部に形成される導電
層２０ａのみである。しかしながら、この導電層２０ａ
は隣り合うコントロールゲート３０と接続されることに
より、該コントロールゲート３０の電気特性を、他のコ
ントロールゲートの電気特性と等しくすることができ
る。すわわち、本実施の形態においては、余分なサイド
ウォール状導電層が形成されることは無い。
ゲートを形成する前記（５）の工程において、メモリセ
ルのコントロールゲートとして機能しないサイドウォー
ル状導電層は境界領域１４０ｃの側部に形成される導電
層２０ａのみである。しかしながら、この導電層２０ａ
は隣り合うコントロールゲート３０と接続されることに
より、該コントロールゲート３０の電気特性を、他のコ
ントロールゲートの電気特性と等しくすることができ
る。すわわち、本実施の形態においては、余分なサイド
ウォール状導電層が形成されることは無い。
【００８０】以上、本発明の一実施の形態について述べ
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の態様をとりうる。たとえば、上記実施の形態
では、半導体層としてバルク状の半導体基板を用いた
が、ＳＯＩ基板の半導体層を用いてもよい。
たが、本発明はこれに限定されず、本発明の要旨の範囲
内で種々の態様をとりうる。たとえば、上記実施の形態
では、半導体層としてバルク状の半導体基板を用いた
が、ＳＯＩ基板の半導体層を用いてもよい。
【図１】半導体装置のメモリ領域のレイアウトを模式的
に示す平面図である。
に示す平面図である。
【図２】半導体装置の要部を模式的に示す平面図であ
る。
る。
【図３】図２のＡ−Ａ線に沿った部分を模式的に示す断
面図である。
面図である。
【図４】図１から図３に示す半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図５】図１から図３に示す半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図６】図５に示す半導体装置の製造方法の一工程を示
す平面図である。
す平面図である。
【図７】図１から図３に示す半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図８】図１から図３に示す半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図９】図１から図３に示す半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図１０】図１から図３に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１１】図１から図３に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１２】図１から図３に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１３】図１から図３に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１４】図１から図３に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１５】図１から図３に示す半導体装置の製造方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図１６】公知のMONOS型メモリセルを示す断面図であ
る。
る。
【図１７】半導体装置のメモリ領域のレイアウトを模式
的に示す平面図である。
的に示す平面図である。
１０ 半導体基板
１２ 第１ゲート絶縁層
１４ ワードゲート
１６，１８ 不純物層
２０ 第１コントロールゲート
２２ 第２ゲート絶縁層
２４ サイド絶縁層
３０ 第２コントロールゲート
５０ ワード線
６０ ビット線
７０ 埋込み絶縁層
７２ 層間絶縁層
８０ 配線層
１００ 不揮発性記憶装置（メモリセル）
１２０ 絶縁層
１２２ 第３ゲート絶縁層
１４０，１４０ａ，１４０ｂ ゲート層
１４２ ゲート電極
１６０，１８０ 開口部
１６２，１８２ 不純物層
２００ 共通コンタクト部
２１０ 第２コンタクト絶縁層
２１２ 第１コンタクト絶縁層
２１４ 第１コンタクト導電層
２２０ ＯＮＯ膜
２３０ ドープドポリシリコン層
２３２ 第２コンタクト導電層
２５２ 第３コンタクト絶縁層
２６０ 第３コンタクト導電層
２７０ 絶縁層
３００ 素子分離領域
４００ コンタクト用不純物層
５００ 絶縁ゲート電界効果トランジスタ（ＭＯＳトラ
ンジスタ） Ｓ１００ ストッパ層 Ｒ１００、Ｒ２００、Ｒ３００、Ｒ４００ レジスト層 １０００ メモリ領域 ２０００ ロジック回路領域
ンジスタ） Ｓ１００ ストッパ層 Ｒ１００、Ｒ２００、Ｒ３００、Ｒ４００ レジスト層 １０００ メモリ領域 ２０００ ロジック回路領域
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開2002−289715（ＪＰ，Ａ)
特開2001−168219（ＪＰ，Ａ)
特開 昭55−156370（ＪＰ，Ａ)
特開2001−237330（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/792
Claims (4)
- 【請求項１】 不揮発性記憶装置を含むメモリ領域と、
該不揮発性記憶装置の周辺回路を含むロジック回路領域
とを含む半導体装置の製造方法であって、以下の工程を
含む、半導体装置の製造方法。 半導体層の上方に、第１絶縁層を形成する工程、 前記第１絶縁層の上方に、第１導電層を形成する工程、 前記第１導電層の上方に、ストッパ層を形成する工程、 前記メモリ領域内の前記ストッパ層と前記第１導電層と
をパターニングする工程、少なくとも前記半導体層の上方と前記第１導電層の両側
面とに ＯＮＯ膜を形成する工程、少なくとも前記メモリ領域の全面 に、第２導電層を形成
する工程、 前記第２導電層を異方性エッチングすることにより、少
なくとも前記メモリ領域内の前記第１導電層の両側面
に、前記ＯＮＯ膜を介してサイドウォール状のコントロ
ールゲートを形成する工程、 前記ロジック回路領域内の前記ストッパ層を除去する工
程、 前記ロジック回路領域内の前記第１導電層をパターニン
グして、該ロジック回路領域内に絶縁ゲート電界効果ト
ランジスタのゲート電極を形成する工程、 少なくとも前記ゲート電極の両側面にサイドウォール絶
縁層を形成する工程、 前記不揮発性記憶装置のソース領域またはドレイン領域
となる第１不純物層と、前記絶縁ゲート電界効果トラン
ジスタのソース領域またはドレイン領域となる第２不純
物層とを形成する工程、 前記第１不純物層と前記第２不純物層と前記ゲート電極
との表面にシリサイド層を形成する工程、 前記メモリ領域と前記ロジック回路領域との全面に第２
絶縁層を形成する工程、 前記メモリ領域内の前記ストッパ層は露出し、かつ、前
記ロジック回路領域内の前記ゲート電極は露出しないよ
うに、前記第２絶縁層を研磨する工程、 前記メモリ領域内の前記ストッパ層を除去する工程、 前記メモリ領域内の前記第１導電層をパターニングし
て、該メモリ領域内に前記不揮発性記憶装置のワードゲ
ートを形成する工程。 - 【請求項２】 請求項１において、 前記ワードゲートを形成した後に、さらに前記第１不純
物層の延在方向に隣り合う前記ワードゲートの相互間に
素子分離用不純物層を形成する工程を含む、半導体装置
の製造方法。 - 【請求項３】 請求項１または２において、 前記メモリ領域内の前記第１導電層の両側面に前記ＯＮ
Ｏ膜を介してサイドウォール状のコントロールゲートを
形成する工程は、さらに前記メモリ領域と前記ロジック
回路領域との境界領域に形成された境界部の一方の端部
に前記第２導電層をサイドウォール状に残存させる工程
を含む、半導体装置の製造方法。 - 【請求項４】 請求項１乃至３のいずれかにおいて、 前記ゲート電極の両側面にサイドウォール絶縁層を形成
する工程は、さらに前記境界部の他方の端部に該サイド
ウォール絶縁層を形成する工程を含む、半導体装置の製
造方法。
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