JP5563109B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、書き込み、消去特性に優れた不揮発性半導体記憶装置を実現する方法に関するものである。

ＬＳＩに組み込まれた集積半導体メモリの一つに不揮発性メモリがある。不揮発性メモリは、ＬＳＩの電源を切っても記憶情報が残る素子であり、ＬＳＩを様々な応用に用いるためには、極めて重要な素子になっている。

半導体素子の不揮発性メモリには、いわゆる浮遊ゲート型メモリや絶縁膜を用いたメモリがある（非特許文献１参照）。絶縁膜を積層し、その界面や絶縁膜中のトラップ等に電荷を蓄える絶縁膜型のメモリは、浮遊ゲート型のメモリに比べて新たな導電層を形成する必要がなく、ＣＭＯＳＬＳＩプロセスと整合性よくメモリを形成できることが知られている。

しかし、これまでの絶縁膜中に電荷を蓄えるもの（絶縁膜型のメモリ）では、電荷の注入と放出を行なわせながら、かつ、十分に電荷保持特性を持たせることが求められるため、実現が困難なものになっている。これに対して、電荷を放出させる代わりに、異なる符号を持った電荷を注入することで記憶情報の書き換えを行なうことが提案されている（特許文献１参照）。

この構造では、メモリ動作させる多結晶シリコンゲート（メモリゲート）とセルの選択を行なうゲート（選択ゲート）が分かれて形成されている。このメモリセル構造では、基本的にはｎチャネル型ＭＯＳをベースとした、選択ゲートの脇にメモリゲートからなる２つのトランジスタが配置される。メモリゲートのゲート絶縁膜は２つの酸化シリコン膜で窒化シリコン膜を挟む構造を有しており、いわゆるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor(Silicon)）構造になっている。選択ゲートのゲート絶縁膜は酸化シリコン膜である。不純物拡散層（ソース、ドレイン）は、選択ゲートおよびメモリゲートをマスクに形成されている。

エス・ツェ（Ｓ．Ｓｚｅ）著，「フィジックス オブ セミコンダクタ デバイス（Physics of Semiconductor Devices）」，第２版（2nd edition），（米国），ウィリー出版（Wiley-Interscience publication），１９８１年，ｐ．４９６−５０６

米国特許第５９６９３８３号明細書

上記のようなメモリ動作させる多結晶シリコンゲート（メモリゲート）とセルの選択を行なうゲート（選択ゲート）が分かれて隣接して配置されたメモリセルの基本的な動作として、書きこみ、消去、保持、および読み出しの４つの状態が考えられる。なお、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作オペレーションも代表的なものを用いて説明するが、様々な異なるオペレーション法が考えられる。ここでは、説明のためｎチャネル型ＭＯＳタイプで形成したメモリセルについて述べるが、ｐチャネル型ＭＯＳタイプでも原理的には同様に形成することができる。

書きこみ時には、メモリゲート側不純物拡散層に正電位を与え、選択ゲート側不純物拡散層には半導体基板と同じ接地電位を与える。メモリゲートにメモリゲート側不純物拡散層よりも高いゲートオーバードライブ電圧を加えることで、メモリゲート下のチャネルをオン状態にする。ここで選択ゲートの電位を閾値より０．１ないし０．２Ｖ高い値をとることで、オン状態にする。このとき、２つのゲートの境付近に最も強い電界を生じるため、多くのホットエレクトロンが発生し、メモリゲート側に注入される。この現象はソースサイドインジェクション(Source side injection:ＳＳＩ)として知られている。この方式でのホットエレクトロン注入の特長として、電界が選択ゲートとメモリゲート境界付近に集中するため、メモリゲートの選択ゲート側端部に集中的に注入が行なわれることがある。また、メモリゲート下の絶縁膜（ゲート絶縁膜）中に電荷が蓄積されることになるため、極めて狭い領域にエレクトロンが保持されることになる。

消去時には、メモリゲートに負電位を与え、メモリゲート側不純物拡散層に正電位を与えることにより、メモリゲート側不純物拡散層端部のメモリゲートと不純物拡散層がオーバーラップした領域で、強反転が生じるようにすることで、バンド間トンネル現象を起こし、ホールを生成することができる。発生したホールが、メモリゲートのバイアスにより引かれメモリゲート下の絶縁膜（ゲート絶縁膜）中に注入されることにより消去動作が行なわれる。すなわち、エレクトロンの電荷により上昇していたメモリゲートの閾値を、注入されたホールの電荷により引き下げることができる。この消去方式の特長は、ホールをメモリゲート側不純物拡散層端部で発生させているため、メモリゲート（の下のゲート絶縁膜）の不純物拡散層側端部に集中的にホールが注入されることである。

保持時には、電荷は絶縁膜（メモリゲート下のゲート絶縁膜）中に注入されたキャリアの電荷として保持される。絶縁膜中でのキャリア移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。

読み出し時には、選択ゲート側不純物拡散層に正電位を与え、選択ゲートに正電位を与えることで、選択ゲート下のチャネルをオン状態にする。ここで、書きこみ、消去状態により与えられるメモリゲートの閾値差を判別できる適当なメモリゲート電位、（すなわち、書きこみ状態の閾値と消去状態の閾値の中間電位）を与えることで、保持していた電荷情報を電流として読み出すことができる。

上記のように、書き込み動作時と消去動作時に生成されるエレクトロンとホールは、それぞれメモリゲート（の下のゲート絶縁膜）の異なる端部に注入されている。情報の読み出し時には、上記のようにメモリゲートの閾値としてみる必要があるため、電荷の注入位置の違いは、書きこみ、消去動作における効率の低下を引き起こす問題がある。これは、不揮発性半導体記憶装置の性能を低下させる。また、電荷保持特性を良好なものにするには、通常用いられるチャネルおよびゲートとなるシリコンに対してポテンシャル障壁高さの高い絶縁膜、すなわち酸化シリコン膜によって電荷トラップの多い層（窒化シリコン膜）を挟む積層構造（のゲート絶縁膜）が望ましい。しかし、この場合、有効に電荷を注入するにはこの障壁を越えることが求められることになる。

また、選択トランジスタは、大きな読み出し電流を得るため、ゲート絶縁膜を薄くすることが望ましい。一方、メモリトランジスタは、ゲート絶縁膜中に電荷を保持するため、積層された厚膜構造になる。このため、ゲート絶縁膜が厚いことによりメモリトランジスタの閾値は、極めて高くなるという問題が生じてしまう。

本発明の目的は、高性能な書きこみ、消去特性を有する不揮発性半導体記憶装置およびその製造方法を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の不揮発性半導体記憶装置は、メモリセルを構成する選択ゲートにより制御されるチャネル領域とメモリゲートにより制御されるチャネル領域との不純物の電荷密度を制御したものである。

本発明の不揮発性半導体記憶装置の製造方法は、メモリセル構造を形成する際に選択ゲートをマスクとしてイオン注入を行った後にメモリゲートを形成するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

メモリセルを構成する選択ゲートにより制御されるチャネル領域とメモリゲートにより制御されるチャネル領域との不純物の電荷密度を制御することにより、高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供することができる。

本発明の一実施の形態である不揮発性半導体記憶装置の製造工程中の要部断面図である。 図１に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図２に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図３に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図４に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図５に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図６に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図７の部分拡大断面図である。 図７に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図９に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図１０に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図１１に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図１２に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 本発明の一実施の形態である不揮発性半導体記憶装置の要部平面図である。 他の実施の形態の不揮発性半導体記憶装置の要部平面図である。 本発明の一実施の形態である不揮発性半導体記憶装置のメモリセル構造の要部断面図である。 図１６のメモリセル構造のメモリゲートの端部近傍の部分拡大断面図である。 メモリセルにホールを注入することで電流が流れる状態にしたときの読み出し電流のグラフである。 メモリセルにホールを注入することで電流が流れる状態にしたときの読み出し電流のグラフである。 メモリセルにホールを注入することで電流が流れる状態にしたときの読み出し電流のグラフである。 図１６のメモリセルに注入されたキャリアの様子を模式的に示す断面図である。 メモリゲート端部近傍での消去後の様子を模式的に示す断面図である。 図２２のＣ−Ｃ線に沿ったポテンシャル分布を示す説明図である。 消去動作時の印加電圧パルスを示すグラフである。 消去動作時の印加電圧パルスを示すグラフである。 消去動作時の印加電圧パルスを示すグラフである。 消去動作時の印加電圧パルスを示すグラフである。 本発明の他の実施の形態である不揮発性半導体記憶装置の製造工程中の要部断面図である。 図２８に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図２９に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図３０に続く不揮発性半導体記憶装置の製造工程中における要部断面図である。 図２９の部分拡大断面図である。 本発明の他の実施の形態である不揮発性半導体記憶装置の製造工程中の要部断面図である。 本発明の他の実施の形態である不揮発性半導体記憶装置の製造工程中の要部断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態の不揮発性半導体記憶装置（半導体装置）およびその製造工程を図面を参照して説明する。図１〜図１３は、本発明の一実施の形態である不揮発性半導体記憶装置の製造工程中の要部断面図であり、そのうちの図８は図７の部分拡大断面図である。

図１〜図１３においては、メモリセル部Ａ１とメモリ周辺回路部に半導体素子が形成される様子が示されている。また、特に、書き込みなどで高い電圧が必要となるため、メモリ周辺回路部では高耐圧素子部Ａ２と通常の素子部Ａ３が形成される様子が示されている。メモリセル部Ａ１とメモリ周辺回路部（高耐圧素子部Ａ２と通常の素子部Ａ３）は隣り合っていなくともよいが、理解を簡単にするために、図１〜図１３においてはメモリセル部Ａ１の隣にメモリ周辺回路部を図示している。また、本実施の形態においては、メモリセル部Ａ１にｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをメモリセル部Ａ１に形成することもできる。同様に、本実施の形態においては、メモリ周辺回路部にｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをメモリ周辺回路部に形成することもできる。また、メモリ周辺回路部に、ＣＭＯＳＦＥＴ（Complementary MOSFET）またはＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。また、本実施の形態においては、良好な素子特性を与えるため、ゲート絶縁膜を素子分離領域形成前に形成するプロセス（製造工程）を用いているが、本発明の（高電界を与える）構造は本質的に素子分離領域の形成法に拠らないものであるため、従来広く用いられている素子分離工程、例えばＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ（Local Oxidization of Silicon ）を行った後、ゲート絶縁膜形成工程を行なうことができる。

まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（ウエハ）１を準備する。次に、半導体基板１の表面を熱酸化した後（熱酸化膜を形成した後）、イオン打ち込み法（例えばホウ素などの不純物をイオン注入する）などにより半導体基板１表面に、例えばｐ型ウエル２，３，４を形成する。ｐ型ウエル２，３，４は、半導体基板１の主面から所定の深さに渡って形成される。

それから、一度、熱酸化膜を除去した後、犠牲酸化を行い再び除去し、ゲート酸化を行う。このとき、高耐圧素子部（高耐圧部）Ａ２で最も厚いゲート絶縁膜が必要となるため、その膜厚（高耐圧素子部Ａ２で必要なゲート絶縁膜の膜厚）にあわせて酸化して高耐圧素子部Ａ２にゲート絶縁膜５を形成する。他の部分（高耐圧素子部Ａ２以外の領域）の酸化膜はフォトリソグラフィ法などを用いて除去する。次に、他の領域Ａ１，Ａ３（で必要なゲート絶縁膜の膜厚）にあわせて酸化を行い、例えば３ｎｍの厚みのゲート絶縁膜６をメモリセル部Ａ１および素子部Ａ３に形成する。この２回目の酸化時（ゲート絶縁膜６形成時）に、最初に形成した高耐圧部Ａ２のゲート絶縁膜５も更に（例えば３ｎｍ分）厚くなる。そのため、最初の酸化時には、この（ゲート絶縁膜５の）膜厚変化分を見込んで酸化すればよい。さらに多くの膜厚種が必要な場合には、この工程を繰り返し行うことで形成することができる。また、フォトレジストと接触した酸化膜は耐圧低下が引き起こされることが知られている。そこで、フォトレジスト塗布前に、例えば５ｎｍ程度の薄い酸化膜（酸化シリコン膜）をＣＶＤ（Chemical Vapor Deposition）法で半導体基板１上に堆積してもよい。ＣＶＤ膜（ＣＶＤ法で形成した酸化シリコン膜）は熱酸化膜（熱酸化法で形成した酸化シリコン膜）に比べフッ酸に対して早いエッチング速度をもつ（エッチングされやすい）ため、堆積しても不要部のゲート絶縁膜（酸化膜）除去時に容易に取り除くことができる。

次に、ゲート絶縁膜５，６の形成後、図２に示されるように、多結晶シリコン膜７および窒化シリコン膜（シリコン窒化膜）８をＣＶＤ法などを用いて半導体基板1上に順に形成する。多結晶シリコン膜７の膜厚は、例えば３０ｎｍ程度であり、窒化シリコン膜８の膜厚は、例えば５０ｎｍ程度である。

次に、図３に示されるように、例えばフォトリソグラフィ法などを用いて、窒化シリコン膜８、多結晶シリコン膜７、ゲート絶縁膜５，６および半導体基板１（ｐ型ウエル２，３，４）を例えば３００ｎｍの深さまで選択的にエッチングして、素子分離領域の形成予定領域に溝９を形成する。

次に、図４に示されるように、溝９から露出した半導体基板１（ｐ型ウエル２，３，４）の表面を例えば１０ｎｍ程度熱酸化した後、ＣＶＤ法などを用いて例えば５００ｎｍ程度の厚みを有する酸化シリコン膜（シリコン酸化膜）を溝９を埋めるように半導体基板１上に堆積し、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨する。これにより、窒化シリコン膜８の表面が露出するように平坦化を行い、溝９の内部に酸化シリコン膜を埋込んで素子分離領域１０を形成する。そして、窒化シリコン膜８を例えばウエットエッチングなどにより除去する。ここで、必要ならば閾値設定のためチャネル表面に例えばボロン（Ｂ：ホウ素）などのｐ型（アクセプタとして機能する不純物）の不純物１１をイオン注入（イオン打ち込み）することができる。図４においては、高耐圧部Ａ２のｐ型ウエル３の表面近傍領域に不純物１１をイオン注入した様子が模式的に示されているが、メモリセル部Ａ１のｐ型ウエル２の表面近傍領域に不純物１１をイオン注入してもよい。これより、メモリセル部Ａ１に形成するメモリセルの選択ゲート下のチャネル領域の不純物濃度（不純物の電荷密度）を調節することができ、例えば選択ゲートの閾値をVcg＝０Vのオフ状態において１０^−９A/μｍの電流値となるように設定することができる。なお、イオン注入された不純物１１は、図５およびそれ以降では図示を省略している。

次に、図５に示されるように、半導体基板１上に例えばＣＶＤ法などを用いて、例えば１５０ｎｍ程度の厚みを有する多結晶シリコン膜１２を堆積し、ｎチャネル型ＭＩＳＦＥＴが形成されるべき領域（の多結晶シリコン膜１２）に例えばリン（Ｐ）などの不純物を高濃度にドーピングする。それから、多結晶シリコン膜１２上に、例えば５０ｎｍ程度の厚みを有する酸化シリコン膜１３を例えばＣＶＤ法などを用いて積層（形成）する。

次に、図６に示されるように、フォトリソグラフィ法などを用いて、酸化シリコン膜１３、多結晶シリコン膜１２および多結晶シリコン膜７（の積層膜）を選択的にエッチングしてメモリセルのメモリゲートを形成する側をパターニングする。これにより、後述するメモリゲートと不純物拡散層との形成予定領域が露出される。それから、後で選択ゲートとなるパターン化された多結晶シリコン膜７、多結晶シリコン膜１２および酸化シリコン膜１３（の積層膜）をマスクとして用いて、図６で模式的に示されているように、不純物１４をイオン注入（イオン打ち込み）する。不純物１４は、必要に応じて、ｐ型の不純物（例えばホウ素など）またはｎ型の不純物（例えばヒ素またはリンなど）を選択することができる。これにより、メモリゲート形成予定領域とそれに隣接する不純物拡散層形成予定領域とに不純物１４が導入され、後で形成されるメモリゲートの下の領域（チャネル領域）の不純物濃度（不純物の電荷密度）を調整することができる。このため、この後形成される不純物拡散層とのＰＮ接合によって生じる電界を高くすることができ、また閾値を設定（調整）することができる。図６においては、不純物１４をイオン注入した様子が模式的に示されているが、イオン注入された不純物１４は、図７およびそれ以降では図示を省略している。

次に、図７および図７のメモリゲート形成予定領域近傍の部分拡大断面図である図８に示されるように、犠牲酸化した後、半導体基板１上に熱酸化により例えば６〜７ｎｍ程度の厚みの酸化シリコン膜１５ａを形成し、その酸化シリコン膜１５ａ上に例えば８〜９ｎｍ程度の厚みの窒化シリコン膜１５ｂを堆積（形成）し、その窒化シリコン１５ｂ膜上に例えば７〜８ｎｍ程度の厚みの酸化シリコン膜１５ｃを堆積（形成）して、積層膜１５を形成する。図７においては、理解を簡単にするために、酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃの積層膜を、積層膜１５として示している。従って、積層膜１５の厚みは、例えば２１〜２４ｎｍ程度となる。最後の酸化膜（積層膜１５のうちの最上層の酸化シリコン膜１５ｃ）は、例えば窒化膜（積層膜１５のうちの中間層の窒化シリコン膜１５ｂ）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。

積層膜１５は、後で形成されるメモリゲートのゲート絶縁膜として機能し、電荷保持機能を有する。従って、積層膜１５は少なくとも３層の積層構造を有し、外側の層のポテンシャル障壁高さに比べ、内側の層のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、例えば積層膜１５を酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃの積層膜とすることで達成できる。

酸化シリコン膜１５ｃは、窒化シリコン膜１５ｂの上層部分の酸化だけで形成することもできるが、酸化膜の成長（窒化シリコン膜１５ｂの酸化による酸化シリコン膜の成長速度）は比較的遅いので、例えば６ｎｍ程度の酸化シリコン膜を窒化シリコン膜１５ｂ上に堆積した後、窒化シリコン膜１５ｂの上層部分を例えば１ｎｍ分だけ酸化して全厚みが７ｎｍ程度の酸化シリコン膜１５ｃを形成することで、良好な膜を得ることもできる。

積層膜１５を構成する各膜の膜厚（酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃの膜厚）構成は形成する半導体装置（不揮発性半導体記憶装置）の使用法によって変わるため、ここでは代表的な構成（値）のみを例示しており、上記の値には限定されない。例えば、電荷保持時間をより長くするには、（窒化シリコン膜１５ｂの）上下においた酸化膜（酸化シリコン膜１５ａ，１５ｃ）の膜厚を比較的厚くすることで達成される。この場合、読み出し電流が減少した特性になる。

次に、図９に示されるように、半導体基板１の全面上に、リンなどをドーピングした多結晶シリコン膜１６をＣＶＤ法などを用いて堆積する。多結晶シリコン膜１６の堆積膜厚は例えば１００ｎｍ程度である。それから、図１０に示されるように、堆積膜厚（１００ｎｍ程度）分だけ多結晶シリコン膜１６をエッチング（ドライエッチング、異方性エッチング、エッチバック）することにより、選択ゲート（となるべき多結晶シリコン膜７、多結晶シリコン膜１２および酸化シリコン膜１３の積層構造）側面にメモリゲート（ゲート電極）となるべき多結晶シリコンスペーサ（メモリゲート、ゲート電極）１７ａを形成する。すなわち、ゲート電極の側壁上に絶縁膜のサイドウォール（側壁スペーサ）を形成するのと同様の手法を用いて、多結晶シリコンスペーサ１７ａを形成することができる。これにより、多結晶シリコン膜７、多結晶シリコン膜１２および酸化シリコン膜１３の積層構造の側壁上に積層膜１５を介して多結晶シリコン膜１６が残存し、他の領域の多結晶シリコン膜１６が除去されて、残存した多結晶シリコン膜１６からなる多結晶シリコンスペーサ１７ａが形成される。また、多結晶シリコンスペーサ１７ａの加工時に、図示していないが、フォトリソグラフィ法により引き出し部のパターニングを行う。すなわち、後でメモリゲートに接続するコンタクトホールの形成予定領域では多結晶シリコン膜１６をエッチングせずに残存させておく。

また、多結晶シリコン膜１６の堆積膜厚がメモリゲート長を決めることができ、半導体基板１上に堆積する多結晶シリコン膜１６の膜厚を調整することで、メモリゲート長を調整することができる。例えば、多結晶シリコン膜１６の堆積膜厚を薄くすることでゲート長を小さくすることができ、多結晶シリコン膜１６の堆積膜厚を厚くそればゲート長を大きくすることができる。チャネル制御性と書き込み消去特性がトレードオフになるため、多結晶シリコン膜１６の堆積膜厚は３０〜１５０ｎｍにするのが良いが、選択ゲートのゲート長が２００ｎｍ程度の場合、多結晶シリコン膜１６の堆積膜厚は５０〜１００ｎｍとすることがより望ましい。これにより、メモリゲートのゲート長を５０〜１００ｎｍ程度とすることができる。また、この工程の後に不要部分の多結晶シリコン１６などを取り除くことができる。

次に、図示しないｐチャネル型ＭＩＳＦＥＴ形成予定領域のゲート（多結晶シリコン膜１６）にｐ型の不純物をドーピングした後、図１１に示されるように、選択ゲートおよび周辺トランジスタのゲート加工を行う。すなわち、フォトリソグラフィ法およびドライエッチング法などを用いて、多結晶シリコン膜７、多結晶シリコン膜１２、酸化シリコン膜１３および積層膜１５を選択的に除去して、選択ゲート（第１ゲート、ゲート電極）１８および周辺トランジスタ（高耐圧素子部Ａ２および素子部Ａ３に形成されるＭＩＳＦＥＴなどのトランジスタ）のゲート電極１９を形成する。この際、多結晶シリコンスペーサ１７ａのうちの不要なものも除去され、残存する多結晶シリコンスペーサ１７ａがメモリゲート（第２ゲート、ゲート電極）１７となる。選択ゲート１８は、図１１の紙面に垂直な方向に延在している。メモリゲート１７は選択ゲート１８の一方の側壁（側面）上に積層膜１５を介して形成されており、図１１の紙面に垂直な方向に延在している。

それから、イオン注入（イオン打ち込み）法などを用いて例えばヒ素（Ａｓ）などの（ｎ型の）不純物を（メモリゲート１７、選択ゲート１８およびゲート電極１９をマスクとして用いて）ドーピングすることでソース、ドレイン（ソース、ドレイン電極）となるｎ型の不純物拡散層（半導体領域、不純物拡散層電極）２０，２１，２２を形成する。不純物拡散層（半導体領域）２０および不純物拡散層（半導体領域）２１は、メモリセル部Ａ１に形成されるメモリセルのソース、ドレインとして機能し、不純物拡散層２２は周辺回路部に形成されるＭＩＳＦＥＴのソース、ドレインとして機能することができる。なお、本実施の形態の構造においては、消去時には、不純物拡散層２０の端部でいわゆるバンド間トンネル現象を利用してホールの生成を行なう。この現象によるホール生成効率は、不純物拡散層２０側の不純物濃度（不純物の電荷密度）に依存し、最適な濃度があることが知られている。そこで、この不純物拡散層２０形成時、ヒ素とともに、例えば１０^１３〜１０^１４ｃｍ^−２のイオン注入量（ドーズ量）でリンなどをイオン注入することで、ヒ素により形成される不純物拡散層の脇（端部）に最適濃度領域（ホール生成に適した不純物の電荷密度領域）を形成できる。すなわち、イオン注入されたリンとヒ素とでは、リンの方がヒ素よりも横方向（半導体基板１の主面に平行な方向）に拡散しやすいので、中央部よりも相対的に低不純物濃度の領域が不純物拡散層２０の端部に形成される。これにより、極めて有効なホール発生を行うことが可能になる。

また、ヒ素を用いて（イオン注入により）不純物拡散層２０を形成する際、同時にボロンをイオン注入（イオン打ち込み）することで、ヒ素拡散層周辺をボロン（ボロン拡散層）がとりまく構造、一般にＨａｌｏと呼ばれる構造を形成することもできる。これにより、電界をより高くすることができる。

次に、図１２に示されるように、半導体基板１上に例えば８０ｎｍ程度の厚みを有する酸化シリコン膜を形成し、その酸化シリコン膜をフォトリソグラフィ法を用いて選択的にエッチング（ドライエッチング）してパターン化し、ゲート（メモリゲート１７）側面に酸化シリコンからなるスペーサ（絶縁膜スペーサ、酸化シリコンスペーサ）２３を形成する。スペーサ２３は、メモリゲート部を覆うように形成され、すなわちメモリゲート１７（多結晶シリコンスペーサ１７ａ）と不純物拡散層２０とを覆うように形成され、メモリゲート１７と不純物拡散層２０との間を絶縁するように機能する。この際、選択ゲート１８およびゲート電極１９の上部の酸化シリコン膜１３および積層膜１５もエッチング（ドライエッチング）によって除去され、選択ゲート１８およびゲート電極１９の（最上層の）多結晶シリコン膜１２が露出される。また、選択ゲート１８およびゲート電極１９の側壁上には酸化膜が残存してサイドウォール（側壁スペーサ）２４が形成される。

また、ゲート電極１９およびそのサイドウォール２４の両側の領域に例えばヒ素などの（ｎ型の）不純物をドーピングすることで高不純物濃度の不純物拡散層２５を形成してＬＤＤ（lightly doped drain）構造とすることもできる。同様に、隣り合う選択ゲート１９のサイドウォール２４の間の領域に例えばヒ素などの（ｎ型の）不純物をドーピングすることで高不純物濃度のｎ型の不純物拡散層（ｎ型の半導体領域）２６を形成してＬＤＤ（lightly doped drain）構造とすることもできる。

それから、コバルトを用いた既知のサリサイド法などを用いて、シリサイド層２７を形成する。すなわち、半導体基板１上にコバルト（Ｃｏ）膜を堆積して熱処理することによって、選択ゲート１８およびゲート電極１９上と不純物拡散層２５，２６上とにシリサイド層２７を形成する。その後、未反応のコバルト膜は除去する。なお、スペーサ２３はパターニングしないで形成し、さらに薄い酸化膜を堆積させることで、シリサイド形成部を限定させることで、より細かな加工を行うこともできる。

次に、図１３に示されるように、半導体基板１上に酸化シリコンなどからなる層間絶縁膜（絶縁膜）２８を形成する。それから、フォトリソグラフィ法およびドライエッチング法などを用いて、層間絶縁膜２８にコンタクトホール２９を形成する。コンタクトホール２９の底部では、半導体基板１の主面の一部、例えば不純物拡散層２０，２５，２６（あるいはその上のシリサイド層２７）の一部、やゲート電極１７，１８，１９（あるいはその上のシリサイド層２７）の一部などが露出される。

次に、コンタクトホール２９内に、タングステン（Ｗ）などからなるプラグ３０が形成される。プラグ３０は、例えば、コンタクトホール２９の内部を含む層間絶縁膜２８上にバリア膜として例えば窒化チタン膜を形成した後、タングステン膜をＣＶＤ法などによって窒化チタン膜上にコンタクトホール２９を埋めるように形成し、層間絶縁膜２８上の不要なタングステン膜および窒化チタン膜をＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。

次に、プラグ３０が埋め込まれた層間絶縁膜２８上に、層間絶縁膜３１が形成される。それから、フォトリソグラフィ法およびドライエッチング法などを用いて層間絶縁膜３１に配線開口部３２が形成される。そして、配線開口部３２を埋めるように層間絶縁膜３１上に窒化チタンなどのバリア絶縁膜と銅膜が形成され、ＣＭＰ法などを用いて研磨することにより、配線開口部３２内に配線（第１層配線）３３が形成される。配線３３はプラグ３０を介して、不純物拡散層２０，２５，２６やゲート電極１７，１８，１９などと電気的に接続する。配線３３は、アルミニウム配線とすることもできる。例えば、層間絶縁膜２８上にチタン膜、窒化チタン膜、アルミニウム膜、チタン膜および窒化チタン膜を積層し、フォトリソグラフィ法などを用いてパターン化することでアルミニウム配線を形成することができる。

その後、必要に応じて上層配線などが形成されるが、ここではその説明は省略する。このようにして、本実施の形態の不揮発性半導体記憶装置（半導体装置）が製造される。

図１４は本実施の形態の不揮発性半導体記憶装置（半導体装置）のメモリセルを行列状に配置したメモリセルアレイの平面図（レイアウト図）であり、代表的な構成要素のレイアウトが示されている。

図１４では、代表的なレイアウトが、配線層とのシャント部（接続部）などを中心に示されている。図１３の断面図のメモリセル部Ａ１では、２つのメモリセルが図１３の横方向に配置されていたが、図１４の平面図では、４つのメモリセルが図１４の横方向に配置され、図１４の平面図全体では、上下に４セルづつ、合計８セル（８つのメモリセル）が配置されている。なお、図１４では、上側の４セルのみ、セル（メモリセル）の境界４１が示されている。また、金属層（配線やプラグ）は省略し、コンタクトホールのみが示されている。

図１４には、活性領域４２および選択ゲート１８が示されている。また、図１４では図示されていないが、上記のように選択ゲート１８の一方の側壁上にはメモリゲート１７が形成されており、メモリゲートの引き出し部４３で、メモリゲート用のコンタクトホール４４により引き出される。従って、図１４においては、引き出し部４３が設けられている側の選択ゲート１８側壁上に図示しないメモリゲート１７が形成されていることとなる。なお、メモリゲートの引き出し部４３とは、図１０の工程で多結晶シリコン膜１６をエッチバックして選択ゲート１８側面に多結晶シリコンスペーサ１７ａ（メモリゲート１７）を形成する際に、その上部にフォトレジストパターンを形成しておいて多結晶シリコン膜１６をエッチングさせずに残存させた領域に対応する。選択ゲート１８は、選択ゲート用のコンタクトホール４５により引き出され、活性領域４２の不純物拡散層２０に対応する領域がソース用のコンタクトホール４６により引き出される。図１４は、選択ゲート側の不純物拡散層２６（不純物拡散層２１）を共通にした場合のレイアウトに対応する。

図１５は、他の形態の不揮発性半導体記憶装置のメモリセルアレイの平面図であり、図１４で示されたのと同様の構成要素が示されている。図１４は、選択ゲート１８側の不純物拡散層（不純物拡散層２１，２６）を共通にした場合のレイアウトであり、図１５は同様のセルで、メモリゲート側の不純物拡散層（不純物拡散層２０）を共通にしたものである。また、図１５においても、図示は省略しているが、引き出し部４３が設けられている側の選択ゲート１８側壁上にメモリゲート１７が形成されている。他の構成は図１４とほぼ同様であるので、ここではその説明は省略する。

図１６は、本実施の形態の不揮発性半導体記憶装置（半導体装置）のメモリセル構造の要部断面（拡大）図である。図１６では、図１〜図１３のようにしてメモリセル部Ａ１に形成されている２つのメモリセル構造のうちの１つが模式的に示されている。また、図１６では、ｐ型ウエル２、ゲート絶縁膜６、積層膜１５、メモリゲート１７、選択ゲート１８、不純物拡散層２０および不純物拡散層２１（不純物拡散層２６）が示され、理解を簡単にするために、他の構成要素、例えば選択ゲート１８のメモリゲート１７とは逆側の側壁上に形成されたサイドウォール２４などは図示を省略している。

図１６に示されるように、本実施の形態の不揮発性半導体記憶装置におけるメモリセルは、選択ゲート１８とメモリゲート１７からなる２つのＭＩＳＦＥＴを、いわゆる縦積みに接続したものである。メモリゲート１７のゲート絶縁膜としてＯＮＯ（Oxide Nitride Oxide）積層膜である積層膜１５が用いられており、いわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造が形成され、この積層膜１５中に電荷を保持することができる。不純物拡散層２０と不純物拡散層２１（不純物拡散層２６）との間に位置するチャネル部（チャネル領域）は、選択ゲート１８により制御され得る選択ゲート１８下の領域（第１チャネル領域）５１と、メモリゲート１７により制御され得るメモリゲート１７の下の領域（第２チャネル領域）５２とからなる。厳密には、この２つのゲート（メモリゲート１７および選択ゲート１８）に挟まれた領域（に対応する領域）が（チャネル部に）できるが、この領域は、ＯＮＯ膜（積層膜１５）の膜厚程度の極めて狭いものとすることができる。

図１６に示されるメモリセル構造における代表的なオペレーション（動作）を説明する。なお、ソースとしての不純物拡散層２０の電位をＶｓとし、メモリゲート１７の電位をＶｍｇとし、選択ゲート１８の電位をＶｃｇとし、ドレインとしての不純物拡散層２１（不純物拡散層２６）の電位をＶｄとする。

書き込み動作は、例えば、Ｖｓ＝５Ｖ、Ｖｍｇ＝１０Ｖ、Ｖｃｇ＝０．４Ｖ、Ｖｄ＝０Ｖ、とする。この電位を例えば１０^−６秒間パルスとして印加することで、必要なメモリセルに対して電子を（メモリゲート１７の下の）積層膜１５（の窒化シリコン膜１５ｂ）に注入することができる。すなわち、不純物拡散層２１より高い電位を不純物拡散層２０に与え、かつ不純物拡散層２０より高い電位をメモリゲート１７に与えることで積層膜１５に電子を注入することができる。

消去動作は、例えば、Ｖｓ＝８Ｖ、Ｖｍｇ＝−６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖとする。この電位を例えば１０^−４秒間パルスとして印加することで、必要なメモリセルに対してホール（ホットホール）を積層膜１５（の窒化シリコン膜１５ｂ）に注入することができる。すなわち、不純物拡散層２０より低い電位をメモリゲート１７に与えることで積層膜１５にホールを注入することができる。ここで、Ｖｃｇ＝０Ｖとしたが、Ｖｃｇとして正電位を与えることでホールの注入を抑えることもできる。また、Ｖｄをフローティング電位とすることで、チャネルリーク電流を低減することもできる。

読み出し動作は、例えば、Ｖｓ＝０Ｖ、Ｖｍｇ＝１．５Ｖ、Ｖｃｇ＝１．５Ｖ、Ｖｄ＝１．５Ｖとする。すなわち、不純物拡散層２０より高い電位を不純物拡散層２１に与え、選択ゲート１８に正電位を与えることで、選択ゲート１８下のチャネルをオン状態にし、メモリゲート１７の電位として書き込み状態の閾値と消去状態の閾値との間の電位を与える。これにより、電子が書き込まれた（注入された）メモリセルでは、オフ状態を保つが、ホールを保持したメモリセルでは、オン状態となる。すなわち、（書き込み動作により）積層膜１５に電子が注入されてメモリゲート１７の閾値電圧が上昇したメモリセルでは、不純物拡散層２０と不純物拡散層２１（不純物拡散層２６）との間には読み出し電流がほとんど流れないが、（消去動作により）積層膜１５にホールを注入してメモリゲート１７の閾値電圧を低下させたメモリセルでは、不純物拡散層２０と不純物拡散層２１（不純物拡散層２６）との間に所定の読み出し電流が流れることとなる。

このため、書き込み動作や消去動作により積層膜１５に電子やホールが注入されることで、積層膜１５に注入されたキャリアのもつ電荷により、不純物拡散層２０と不純物拡散層２１（不純物拡散層２６）との間を流れる電流のメモリゲート１７の電圧特性（電圧依存性）を変化させることができる。

これにより、本実施の形態の構造では、両電荷型のキャリアを用いて電荷情報を書き換えることができるため、容易に電荷情報を読み出すことができる。すなわち、初期状態、注入電荷を持たない場合に比べ、閾値を上下に動かすことができる。そのため、メモリゲートを保持状態に保ったまま読み出しを行うことができる。メモリゲートの保持・読み出し電位を接地電位に設定することでメモリゲートの電位制御を容易なものにすることができる。

メモリ消去動作状態においては、領域５２はホールが強く蓄積された状態になっている。その様子をメモリゲートの不純物拡散層２０側の端部近傍を拡大して図１７に示す。図１７は、図１６のメモリセル構造のメモリゲート１７の不純物拡散層２０側端部近傍の部分拡大断面図である。消去状態では、不純物拡散層２０に正電位を与え、メモリゲート１７に負電位を与えている。このとき半導体基板（ｐ型ウエル２）内にできる（生じる）空乏層が図１７に模式的に示してある。図１７において、空乏層端部を示す境界線５３ａと境界線５３ｂとに挟まれた領域が空乏層となっている。このとき、境界線５３ａの外（すなわち空乏層の外）になるチャネル領域５４では、ゲート絶縁膜（積層膜１５）を介して強くホールが蓄積した状態になっている。消去動作でのホールの動きを考えると、不純物拡散層２０の端部（端部近傍領域）２０ａで発生したホールはゲート（ゲート絶縁膜、積層膜１５）に注入される。チャネル方向に広がりを持たせてホールを注入するには、ホールをチャネル方向（横方向、半導体基板１の主面に平行な方向、不純物拡散層２０から不純物拡散層２１に向かう方向）に運動させる必要がある。

この状態を説明するために、選択ゲート１８のチャネル長（ゲート長）Ｌｃｇを固定し、メモリゲート１７のチャネル長（ゲート長）Ｌｍｇをパラメータとして変化させ、電荷保持部（ゲート絶縁膜）は酸化膜と窒化膜積層構造のため、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層したものとしてメモリセルを形成した評価用デバイスを作製し、この評価用デバイスを用いて、横方向での加速によるホール注入距離を変えられることを示したのが図１８〜図２０のグラフである。図１８〜図２０のグラフでは、メモリセルにホールを注入する（消去動作を行なう）ことで、電流が流れる状態にしたときの読み出し電流を、メモリゲートのチャネル長（ゲート長）Ｌｍｇをパラメータとしてプロットしてある。図１８〜図２０は、消去動作特性を示すものであり、グラフの横軸は消去動作時間、縦軸はそれぞれの時間の消去動作経過後の読み出し電流（ここでは不純物拡散層２０と不純物拡散層２１との間を流れる電流）に対応し、それぞれ任意単位（arbitrary unit）で記載されている。図１８〜図２０の各グラフは、読み出し動作の前に行なう消去動作（ホール注入）時の不純物拡散層２０（ソース）の電位Ｖｓを変えて消去動作特性の測定を行なっている。ここでは、Ｖｍｇを−７Ｖとし、図１８ではＶｓ＝４Ｖ、図１９ではＶｓ＝６Ｖ、図２０ではＶｓ＝８Ｖとして消去動作を行なっている。図１８〜図２０の各グラフでは、メモリゲートのチャネル長Ｌｍｇを種々の値に変えた場合が示されている。消去動作時の電位Ｖｓが小さいとき（図１８の場合）にはメモリゲートのチャネル長Ｌｍｇが短いものしか読み出し電流が現れていないが、消去動作時の電位Ｖｓを大きくすると（図１９，２０の場合）メモリゲートのチャネル長Ｌｍｇの長いものでも、電流が流れるようになる様子がみられる。また、短時間の消去動作でも電流が流れるようになる様子がみられる。これは、消去動作時の電位Ｖｓを大きくすることで、メモリゲート全体にホールが注入できることを示している。すなわち、メモリゲートに高い電圧をかけることで水平方向電界を高くすること、また、不純物拡散層端（不純物拡散層２０の端部近傍領域）における水平方向電界（横方向、半導体基板１の主面に平行な方向の電界）を高くする構造をとることで、発生したホールをチャネル方向に加速することにより良好な消去効率を得ることができることを示している。

また、実際のデバイス構造で上記現象を考慮すると、チャネル不純物プロファイル（チャネル領域の不純物プロファイル）が大きな問題となる。すなわち、選択トランジスタは、大きな読み出し電流を得るため、ゲート絶縁膜を薄くすることが望ましい。一方、メモリトランジスタは、ゲート絶縁膜中に電荷を保持するため、積層された厚膜構造になる。そのため、選択トランジスタのチャネル領域とメモリトランジスタのチャネル領域とを同じ基板不純物プロファイルに設定すると、ゲート絶縁膜が厚いためメモリトランジスタの閾値は、極めて高くなるという問題が生じてしまう。よって、消去効率の高い基板−不純物拡散層構造を得るには、選択トランジスタとメモリトランジスタの基板構造（不純物プロファイル）を自由に設定できる形成プロセスを構築することが重要となる。

本実施の形態では、メモリゲート１７の下（図１６の領域５２）の電界制御が詳細にできることが特徴である。選択ゲート１８の下の領域５１の不純物の電荷密度（不純物濃度）は、ｐウエル２を形成したときに導入した不純物濃度などにより調整し決定することができる。また、不純物１１のイオン注入（イオン打ち込み）により、選択ゲート１８の下の領域５１の不純物の電荷密度（不純物濃度）を更に調整し決定することもできる。あるいは、図４や図５の段階でイオン注入を行って、選択ゲート１８の下の領域５１の不純物の電荷密度（不純物濃度）を更に調整し決定することもできる。

ここで、半導体領域にドープされているｐ型の不純物の空乏層中での電荷は負であり、ｎ型の不純物の電荷は正である。このため、ある半導体領域にドープされている不純物が同じ導電型の不純物同士であれば、電荷の符号は同じなので、その半導体領域の不純物の電荷密度は、各不純物濃度を合算したものとなる。一方、逆の導電型の不純物同士については電荷が相殺し合うので、不純物の電荷密度は、一方の導電型の不純物濃度から他方の導電型の不純物濃度を差し引いたものに対応する。従って、不純物の電荷密度とは、ドープされた不純物が１種類の場合はその不純物濃度に対応し、ドープされた不純物が複数の場合は、同じ導電型の不純物については各不純物濃度を足し合わせ、異なる導電型の不純物同士は一方の導電型の不純物濃度から他方の導電型の不純物濃度を差し引いたものに対応する。例えば、１０^１８／ｃｍ^３の不純物濃度でｎ型不純物（例えばリン）がドープされかつ３×１０^１７／ｃｍ^３の不純物濃度で別のｎ型不純物（例えばヒ素）がドープされている場合、不純物の電荷密度は、両者を合算した１．３×１０^１８／ｃｍ^３となる。また、１０^１８／ｃｍ^３の不純物濃度でｎ型不純物（例えばリン）がドープされかつ３×１０^１７／ｃｍ^３の不純物濃度でｐ型不純物（例えばホウ素）がドープされている場合、不純物の電荷密度は、両者の差である７×１０^１７／ｃｍ^３となる。なお、ドープした不純物が有する電荷の価数が２以上となる場合は、不純物の電荷密度は不純物濃度をその価数倍したものに対応し得る。上記２例はいずれもｎ型不純物の濃度の方が大きいので、ｎ型領域として機能する。ｎ型不純物とｐ型不純物とが混在する場合は、互いに相殺しあって、その不純物濃度の差の分だけが実効的な不純物（ドナーまたはアクセプタ）として機能し得る。従って、不純物の電荷密度は、その半導体領域の実効的な不純物濃度と考えることもできる。

一方、メモリゲート１７の下の領域５２の不純物の電荷密度（不純物濃度）は、多結晶シリコン膜７、多結晶シリコン膜１２および酸化シリコン膜１３を図６に示されるようにパターン化した後、後で選択ゲート１８となるパターン化された多結晶シリコン膜７、多結晶シリコン膜１２および酸化シリコン膜１３（の積層膜）をマスクとして用いた不純物１４のイオン注入（イオン打ち込み）によって調整し決定することができる。

不純物１４のイオン注入では、選択ゲート１８の下の領域５１には、その上の多結晶シリコン膜７、多結晶シリコン膜１２および酸化シリコン膜１３がマスクとして機能するので、不純物１４は導入（注入）されない。これにより、本実施の形態では、選択ゲート１８の下の領域５１の不純物の電荷密度（不純物濃度）とメモリゲート１７の下の領域５２の不純物の電荷密度（不純物濃度）とは異なるものとすることができる。

メモリゲート１７の下の領域（チャネル領域）５２の不純物の電荷密度（不純物濃度）は、１０^１７〜１０^１８／ｃｍ^３であることが好ましく、３×１０^１７／ｃｍ^３〜７×１０^１７／ｃｍ^３であればより好ましく、例えば５×１０^１７／ｃｍ^３程度である。メモリゲート１７の下の領域５２の不純物の電荷密度（不純物濃度）を高くすると、不純物拡散層２０と領域５２との間の（ＰＮ接合によって生じる）エネルギー勾配を急峻に（電界を大きく）することができ、不純物拡散層２０から領域５２へのホールの横方向（半導体基板１の主面に平行な方向、チャネル方向、チャネル長の方向）の移動が容易になるので好ましい。しかしながら、領域５２の不純物の電荷密度（不純物濃度）を高くしすぎると閾値が低下し、消去後の読み出し値が電流値として低くなってしまう恐れがある。このため、領域５２の不純物の電荷密度（不純物濃度）は上記範囲が好ましい。

また、選択ゲート１８の下の領域（第１チャネル領域）５１の不純物の電荷密度は、メモリゲート１７の下の領域（第２チャネル領域）５２の不純物の電荷密度より高い（大きい）ことが好ましく、例えば１０^１８／ｃｍ^３程度である。これは、例えば、領域５１上の多結晶シリコン膜７、多結晶シリコン膜１２および酸化シリコン膜１３をマスクとして（領域５２に）イオン打ち込みする不純物１４を、領域５１の導電型（不純物の導電型）とは逆の導電型とすることで、不純物１４が導入された領域５２の不純物の電荷密度を不純物１４が導入されなかった領域５１の不純物の電荷密度よりも低くすることができる。例えば、領域５２において、予め導入されていたｐ型の不純物（アクセプタとして機能できる不純物）の一部を、不純物１４としてイオン注入されたｎ型の不純物（ドナーとして機能できる不純物）で相殺させる。これにより、領域５２の実効的な不純物濃度である不純物の電荷密度を領域５１よりも低くすることができる。このとき、不純物１４のイオン注入量が過剰になり過ぎて領域５２の導電型（ここではｐ型）が逆の導電型（ここではｎ型）に変わらないように、不純物１４のドーズ量を調節する。従って、領域５１にはｐ型の不純物が導入（ドープ）され、領域５２にはｐ型の不純物およびｎ型の不純物が導入（ドープ）されることによって、ｐ型の領域５２における不純物の電荷密度をｐ型の領域５１における不純物の電荷密度よりも小さくすることができる。また、不純物拡散層２０の不純物の電荷密度（不純物濃度）は領域５１および領域５２と比較して高いので、図１１の工程の不純物拡散層２０形成のために導入（イオン注入）する不純物濃度によって、ほぼ決定することができる。

（選択ゲート１８を構成要素とする）選択トランジスタは、大きな読み出し電流を得るため、そのゲート絶縁膜（選択ゲート１８の下のゲート絶縁膜６）を薄くすることが望ましい。一方、（メモリゲート１７を構成要素とする）メモリトランジスタは、ゲート絶縁膜中に電荷を保持するため、そのゲート絶縁膜（メモリゲート１７の下の積層膜１５）は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜が積層された厚膜構造になる。このため、メモリゲート１７下のゲート絶縁膜、ここでは積層膜１５の膜厚は、選択ゲート１８下のゲート絶縁膜、ここではゲート絶縁膜６の膜厚よりも相対的に厚くなる。従って、選択ゲート１８の下の領域５１の不純物の電荷密度（不純物濃度）とメモリゲート１７の下の領域５２の不純物の電荷密度（不純物濃度）とを同じに形成すると、メモリトランジスタのゲート絶縁膜（積層膜１５）が選択トランジスタのゲート絶縁膜（ゲート絶縁膜６）より厚いためメモリトランジスタ（メモリゲート１７）の閾値が極めて高くなるという問題が生じてしまう。

本実施の形態では、上記のように、選択ゲート１８の下の領域５１の不純物の電荷密度（不純物濃度）とメモリゲート１７の下の領域５２の不純物の電荷密度（不純物濃度）とが異なり、イオン注入時の不純物の導電型や注入量（ドーズ量）を調節することなどによって、それぞれの不純物の電荷密度（不純物濃度）を所望の値に調整することができる。例えば、上記のように、選択ゲート１８の下の領域（チャネル領域）５１における不純物の電荷密度を、メモリゲート１７の下の領域５２における不純物の電荷密度よりも高くすることができる。より薄いゲート絶縁膜６を介して選択ゲート１８により制御される領域５１において不純物の電荷密度を相対的に高くし、ゲート絶縁膜６よりも厚い積層膜１５を介してメモリゲート１７により制御される領域５２において不純物の電荷密度を相対的に低くすることで、上記のようなメモリトランジスタ（メモリゲート１７）の閾値が極めて高くなるという問題を防止できる。また、選択ゲート１８の下の領域５１の不純物の電荷密度（不純物濃度）とは切り離してメモリゲート１７の下の領域５２の不純物の電荷密度（不純物濃度）を所望の値に調整でき、不純物拡散層２０から領域５２へのホールの横方向（半導体基板１の主面に平行な方向、チャネル方向、チャネル長方向）の移動を容易にすることが可能となる。また、メモリゲート１７の下の領域５２の不純物の電荷密度（不純物濃度）を、不純物拡散層２０から領域５２へのホールの横方向の移動を容易とするのに最適な濃度に設定することで、消去効率を向上させることができる。

また、選択ゲート１８（選択トランジスタ）の閾値設定が、メモリゲート１７（メモリトランジスタ）の閾値に影響することを防ぐため、選択ゲート１８の閾値を低く設定することが有効である。これは、チャネルの不純物の電荷密度（不純物濃度）を低くすることで達成できる。しかし、選択ゲート１８の低閾値化は、例えば読み出し時のリーク（リーク電流）を増大させる問題を生じる。これに対して、読み出し時に選択されていない選択ゲート電位（Ｖｃｇ）を負側に振り込む（負電位とする）ことでリークを抑えることができる。また、読み出し時に選択ゲートに比べ拡散層電位を高くすることで、実効的に負電位を与えるのと同じ効果を得ることができる。そのため、選択ゲート１８のドライバ回路で、負電位を発生させる必要をなくすことができる。また、読み出し時に半導体基板に負電位を与え、いわゆるバックバイアス効果によりリークを抑えてもよい。このとき、メモリゲート１７の下のチャネル部への不純物のドーピング量は少ないため、メモリゲート１７に最適な不純物拡散層およびチャネル分布（チャネル領域の不純物プロファイル）を形成することができる。

図２１は、図１６のメモリセルに注入されたキャリアの様子を模式的に示す断面図である。本実施の形態のメモリセル構造により、上記のように消去効率を高くしても、ホール６１は不純物拡散層２０側、電子６２は選択ゲート１８側に若干分布が残る（偏った分布となる）。そこで、読み出すとき（読み出し動作時）、前記方式例とは逆に、Ｖｓを１ＶにＶｄを０Ｖとすること（不純物拡散層２１より高い電位を不純物拡散層２０に与えること）で、効率よく情報を読み出すことができる。すなわち、図２１において、チャネル（チャネル領域）６３は、図１６における領域５１に対応し、チャネル（チャネル領域）６４は、図１７におけるチャネル領域５４に対応し、チャネル６４とチャネル（チャネル領域）６５の境界は、図１７における境界線５３ａに対応し、チャネル６４とチャネル６５を合わせた領域が図１６における領域５２に対応する。（読み出し時に）不純物拡散層２１（不純物拡散層２６、選択ゲート１８側の不純物拡散層）をソースとし、不純物拡散層２０（メモリゲート１７側の不純物拡散層）をドレインとして動作させると（不純物拡散層２１より高い電位を不純物拡散層２０に与えると）、電子はソース端（ソース側）に入っていることになるため、閾値を変えることができる。また、境界線５３ａ（チャネル６４とチャネル６５の境界）が広がることで、ホール注入によりダメージを受けている領域が空乏層により隠されるため、（ダメージを受けた）界面特性の影響を見えなくすることができる。また、消去時（消去動作時）にはチャネル６４が極めて短くなることから、大きな電流を流すことができる。

図２２は、メモリゲート１７端部近傍での消去後（消去動作後、ホール注入後）の様子を模式的に示す断面図である。図２２は、図１７の構造（の積層膜１５）にホールを注入したものに対応する。不純物拡散層２０の端部（端部近傍領域）でホールが生成されるため、不純物拡散層２０の端部の直上からチャネルにかけてホール７１が積層膜１５（積層絶縁膜）に注入されている。このため、図２１に示されるように、境界線５３ａで示した空乏層端は、図１７の場合（ホール注入前）に比較してホール７１の電荷によりチャネル方向に張り出すこととなる。従って、空乏層（境界線５３ａと境界線５３ｂとに挟まれた領域）の広がり（図２２の横方向の幅）７２は大きなものになり、横方向電界（半導体基板１の主面に平行な方向の電界）が減少する。

図２２のＣ−Ｃ線に沿ったポテンシャル分布（エネルギーバンド構造）を模式的に示したのが図２３である。図２３では、チャネル界面の電界を説明するため、積層構造は省略して記している。すなわち、理解を簡単にするために、積層膜１５を単層とした場合のポテンシャル分布を示してある。図２３のグラフの横軸が厚み方向（半導体基板１の主面に垂直な方向）の距離または位置（任意単位：arbitrary unit）に対応し、図２３のグラフの縦軸がエネルギーバンドに対応し、各位置における伝導帯下端のエネルギー準位Ｅ_Ｃと価電子帯上端のエネルギー準位Ｅ_Ｖとが示されている。実際には、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる積層膜１５においては、外側の層である酸化シリコン膜におけるポテンシャル障壁の高さに比べ、内側（中間）の層である窒化シリコン膜におけるポテンシャル障壁の高さが低くなる。

積層絶縁膜（積層膜１５）および界面にホール電荷が存在するため、図２３に示されるように、絶縁膜（積層膜１５）中でのポテンシャル分布が矢印で示されるシフト量８１の分シフトし、また、半導体基板中（不純物拡散層２０中）のポテンシャル分布も矢印で示されるシフト量８２の分シフトし、垂直方向の電界も弱まる方向にシフトする。よって、消去（消去動作）を行うと、ホールの発生が減少するとともに、横方向への電界による加速も減少され、消去が進み難くなる。

そこで、（消去動作時の）消去パルスを２回（あるいはそれ以上の複数回）に分けて加える。図２４〜図２７は、消去動作時の印加電圧パルスを示すグラフである。図２４〜図２７では、それぞれの端子電位が示されており、パルス形状として動作タイミング例を記したものである。図２４では、Ｖｍｇ＝−６Ｖ、Ｖｓ＝８Ｖの消去パルス（消去動作時の印加電圧パルス）が、２回印加されている。このように消去パルス（例えば半導体基板１を接地電位としたときにメモリゲート１７に負電位を与え、不純物拡散層２０に正電位を与える電圧パルス）を２回あるいはそれ以上の複数回に分けて加えることで、表面の極めて浅い準位に捕獲されたホールをなくすことで電界を強め、消去効率をより高くすることができる。

また、図２５に示すように消去パルスの前にＶｍｇ（メモリゲート１７）に正電位（例えばＶｍｇ＝２Ｖ）を加えることで、表面のホールを減少させ、電界を強くできるようにしてから消去動作を行うことができる。これにより、消去効率をより高くすることができる。また、このホール減少動作としては、図２６に示されるように、（消去パルス印加前に）極めて弱いソース（不純物拡散層２０）端での書き込み状態をとることでも有効にホールを消滅させることができる。

また、図２７に示すように、消去パルスを加えた後に、Ｖｍｇ（メモリゲート１７）に負電位（例えばＶｍｇ＝−６Ｖ）を印加することで、（積層膜１５の最下層の）酸化シリコン膜界面付近等にある不安定な状態のホールをより安定した位置に動かすことができる。これにより、消去効率をより高くすることができる。このとき、ホールを発生させる必要はないので、Ｖｓは接地あるいは、ホールの発生しない電位に保つことで、電力消費を抑えることができる。

上記例では、パルスを複数印加する例を示したが、例えば、Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｄ＝０Ｖ、Ｖｃｇ＝０．４Ｖで書きこみを行なった後、Ｖｍｇのみ電位、例えば１２Ｖを印加することで、チャネル電流は流さなくても、注入直後より安定した電荷分布を採らせることができる。これにより、保持電荷の経時変化をより小さいものとすることができる。消去動作においても同様のことを行なうことができる。

（実施の形態２）
図２８〜図３１は、本発明の他の実施の形態である不揮発性半導体記憶装置（半導体装置）の製造工程中の要部断面図であり、メモリトランジスタのメモリゲート１７として機能する多結晶シリコンスペーサ１７ｂの形成工程が示されている。図７の製造工程までは上記実施の形態１と同様であるのでここではその説明は省略する。

図７の構造が得られた後、図２８に示されるように、半導体基板１の全面上に、リンなどをドーピングした多結晶シリコン膜１６ａをＣＶＤ法などを用いて堆積する。多結晶シリコン膜１６ａの堆積膜厚は、上記実施の形態１における多結晶シリコン膜１６の堆積膜厚よりも薄い。それから、多結晶シリコン膜７、多結晶シリコン膜１２および酸化シリコン膜１３の積層膜（選択ゲート１８形成用の積層構造）と、その上および側壁上の多結晶シリコン膜１６ａとをマスクとして、ｐ型の不純物９１（例えばホウ素など）をイオン注入（イオン打ち込み）する。図２８においては、不純物９１をイオン注入した様子が模式的に示されているが、イオン注入された不純物９１は、図２９およびそれ以降では図示を省略している。

次に、図２９に示されるように、半導体基板１の全面上に、リンなどをドーピングした多結晶シリコン膜１６ｂをＣＶＤ法などを用いて堆積する。多結晶シリコン膜１６ａおよび多結晶シリコン膜１６ｂの積層膜の全厚みが、上記実施の形態１における多結晶シリコン膜１６の堆積膜厚にほぼ相当し、例えば１００ｎｍ程度である。

それから、図３０に示されるように、多結晶シリコン膜１６ａ，１６ｂの堆積膜厚（ここでは１００ｎｍ程度）分だけ多結晶シリコン膜１６ａ，１６ｂをエッチング（ドライエッチング、異方性エッチング、エッチバック）することにより、選択ゲート側面にメモリゲート（ゲート電極）１７となる多結晶シリコンスペーサ１７ｂを形成する。これにより、図３０の構造が得られる。図３０の構造は、上記実施の形態１における図１０の構造に対応する。従って、上記実施の形態１では、多結晶シリコンスペーサ１７ａは一層の多結晶シリコン膜１６により形成したが、本実施の形態では、多結晶シリコンスペーサ１７ｂは二層の多結晶シリコン膜１６ａ，１６ｂ（の積層膜）により形成される。

多結晶シリコンスペーサ１７ｂの形成後、上記実施の形態１と同様にして、図３１に示されるように、多結晶シリコン膜７、多結晶シリコン膜１２、酸化シリコン膜１３および積層膜１５を選択的に除去して、選択ゲート（ゲート電極）１８および周辺トランジスタ（高耐圧素子部Ａ２および素子部Ａ３に形成されるトランジスタ）のゲート電極１９を形成する。それから、メモリゲート１７、選択ゲート１８およびゲート電極１９をマスクとして用いたイオン注入法などを用いて例えばヒ素などのｎ型の不純物をドーピングすることでソース、ドレイン（ソース、ドレイン電極）となる不純物拡散層（不純物拡散層電極）２０，２１，２２を形成する。以降の工程は、上記実施の形態１における図１２およびそれ以降の製造工程とほぼ同様であるので、ここではその説明は省略する。

図３２は、図２９の工程段階の不揮発性半導体記憶装置の部分拡大断面図である。本実施の形態では、図３２に示されるように、メモリゲート１７の下の領域（図１６の領域５２に対応）内において、選択ゲート１８側の領域５２ａと不純物拡散層２０側（不純物拡散層２０に隣接する）の領域５２ｂの不純物の電荷密度（不純物濃度）が異なる。

領域５２ａの不純物の電荷密度（不純物濃度）は、酸化シリコン膜１３、多結晶シリコン膜１２および多結晶シリコン膜７をパターニングしてメモリゲート形成予定領域を露出した後で、かつ多結晶シリコン膜１６ａを形成する前に行われる（不純物１４の）イオン注入の注入量（ドーズ量）などを調節することによって調整し決定することができる。このときのイオン注入では、領域５２ａおよび領域５２ｂに不純物１４が導入される（選択ゲート１８の下の領域５１には不純物１４は導入されない）。上記実施の形態１と同様に、不純物１４としてｎ型の不純物を用いれば、領域５２ａの不純物の電荷密度を領域５１よりも低くすることができる。

領域５２ｂの不純物の電荷密度（不純物濃度）は、多結晶シリコン膜１６ａを形成した後で、かつ多結晶シリコン膜１６ｂを形成する前に行われる不純物９１のイオン注入の注入量（ドーズ量）を調節することによって調整し決定することができる。このときのイオン注入では、領域５２ａに不純物９１は導入されない。これは領域５２ａの上部においては、多結晶シリコン膜１６ａの半導体基板１の主面に垂直な方向の厚みが厚くなり、マスクとして機能する（選択ゲート１８（形成用の積層構造）およびその側壁上の多結晶シリコン膜１６ａがマスクとして機能する）からである。例えば、領域５２ｂの不純物の電荷密度（不純物濃度）を領域５２ａよりも高くすることができる。

このため、領域５１にはｐ型の不純物が導入（ドープ）され、領域５２ａおよび領域５２ｂにはｐ型の不純物およびｎ型の不純物が導入（ドープ）され、領域５２ｂにおけるｐ型の不純物濃度が領域５２ａにおけるｐ型の不純物濃度よりも大きくなるので、ｐ型の領域５２ｂにおける不純物の電荷密度をｐ型の領域５２ａにおける不純物の電荷密度よりも大きくし、かつｐ型の領域５２ａにおける不純物の電荷密度をｐ型の領域５１における不純物の電荷密度よりも小さくすることができる。

これにより、領域５２ｂは（不純物拡散層２０との間のＰＮ接合による横方向の）電界を高くするためｐ型不純物濃度を高くし、領域５２ａでは不純物濃度を低くすること、あるいは、反対導電型不純物（ｎ型不純物）をドーピングすることで、チャネル部の不純物を相殺することで（不純物の電荷密度を低くしてメモリゲート１７の）閾値を低くすることができる。すなわち、領域５２ｂのｐ型不純物濃度（不純物の電荷密度）を比較的高くすることで、不純物拡散層と領域５２ｂの間の（ＰＮ接合によって生じる）エネルギー勾配を急峻にし（電界を高くし）、不純物拡散層２０から領域５２ｂへのホールの横方向の移動を容易にすることが可能となる。また、領域５２ａの不純物の電荷密度を領域５２ｂの不純物の電荷密度よりも低くすることで、メモリトランジスタの閾値が高くなるのを防止することができる。これにより、メモリゲート下の領域の電界制御をより詳細に行なうことが可能となる。

（実施の形態３）
図３３は、本発明の他の実施の形態である不揮発性半導体記憶装置（半導体装置）の製造工程中の要部断面図である。図５の製造工程までは上記実施の形態１と同様であるのでここではその説明は省略する。

本実施の形態では、選択ゲート１８を加工した後、選択ゲート１８を透過し、選択ゲート１８下のチャネル表面に打ち込み深さを持ったイオン打ち込みを行なうことで、不純物層１００を形成する。すなわち、図５の構造が得られた後、図３３に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、酸化シリコン膜１３、多結晶シリコン膜１２および多結晶シリコン膜７（の積層膜）を選択的にエッチングしてパターン化（パターニング）し、メモリセル部Ａ１に選択ゲート１８を形成する。それから、パターン化された多結晶シリコン膜７、多結晶シリコン膜１２および酸化シリコン膜１３（の積層膜）をマスクとして用いて、ｐ型の不純物（例えばホウ素など）をイオン注入（イオン打ち込み）する。この際、不純物が選択ゲート１８を透過して選択ゲート１８下のチャネル領域（表面）に打ち込まれるように、イオン注入のエネルギー（打ち込み深さ）を調節する。このイオン打ち込みにより、比較的不純物高濃度のｐ型の不純物拡散層１００が形成される。以降の工程は、選択ゲート１８のパターン化が不要であることなど以外は、上記実施の形態１における図７およびそれ以降の製造工程とほぼ同様であるので、ここではその説明は省略する。

選択ゲート１８の下においては不純物拡散層１００は半導体基板１の表層部分に形成されるので、選択ゲート１８の下のチャネル領域は比較的高い不純物濃度（不純物の電荷密度）にすることができる。一方、メモリゲート１７形成予定領域においては、イオン注入のマスクとしての酸化シリコン膜１３、多結晶シリコン膜１２および多結晶シリコン膜７（の積層膜）が存在しないため、不純物の打ち込み深さが深くなり、不純物拡散層１００は半導体基板１の比較的深い領域（例えば選択ゲート１８およびその上の酸化シリコン膜１３の全膜厚分だけ深い領域）に形成される。このため、後で形成されるメモリゲート１７の下のチャネル領域の不純物の電荷密度（不純物濃度）は、上記イオン打ち込み（不純物拡散層１００形成のためのイオン打ち込み）には影響されない。このため、選択ゲート１８のチャネル領域（領域５１）の不純物の電荷密度（不純物濃度）とメモリゲート１７のチャネル領域（領域５２）の不純物の電荷密度（不純物濃度）を異なる値にすることができ、選択ゲート１８のチャネル領域の不純物の電荷密度をメモリゲート１７のチャネル領域の不純物の電荷密度よりも高くすることが可能となる。これにより（不純物拡散層１００の形成により）、メモリゲート１７の閾値を変えずに、選択ゲート１８の閾値を設定することができる。

また、本実施の形態では、ｐ型ウエル２に同じ導電型（ここではｐ型）の不純物をイオン打ち込みして不純物拡散層１００を形成するので、ｐ型ウエル２に逆導電型（ここではｎ型）の不純物をイオン注入する必要がない。このため、選択ゲートおよびメモリゲート下の領域を所望の濃度分布（プロファイル）に調整することがより容易である。また、選択ゲート１８を一度のパターニングにより決める（形成する）ことができるため、選択ゲート１８のチャネル長のばらつきを抑えることができる。

また、本実施の形態では、メモリゲート１７（多結晶シリコンスペーサ１７ａ）形成時には選択ゲート１８の両側にメモリゲート１７が形成される。このため、選択ゲート１８の加工（形成）後、選択ゲート１８の片側（不純物拡散層２１の形成予定領域）には高濃度に不純物をドーピングすることで不純物拡散層（拡散層電極）２１を形成し、拡散層電極２１形成後にその上に形成されるスペーサゲート（多結晶シリコンスペーサ１７ａ）の影響を受けないようにすることができる。また、不要部分のスペーサゲート（多結晶シリコンスペーサ１７ａ）をパターニングにより除去することもできる。このとき、下地は比較的厚い積層膜１５があるため、不要部分のスペーサゲート（多結晶シリコンスペーサ１７ａ）は容易に除去することができる。

（実施の形態４）
図３４は、本発明の他の実施の形態である不揮発性半導体記憶装置（半導体装置）の製造工程中の要部断面図であり、上記実施の形態１の図１２の工程段階に対応する。図１０の製造工程までは上記実施の形態１と同様であるのでここではその説明は省略する。

上記実施の形態１では、シリサイド層２７の形成工程（サリサイド工程）では、メモリゲートと選択ゲート１８との短絡やメモリゲートと不純物拡散層２０との短絡を防ぐために、スペーサ２３をカバー（保護絶縁膜）として用い、不純物拡散層２０もスペース２３で覆うようにしている。メモリゲートの側面上に絶縁膜スペーサが残存すれば短絡を防止できるので、本実施の形態では、スペーサ形成用の酸化シリコン膜をエッチバック（異方性エッチング）してメモリゲート１７の側面上を覆うようにスペーサ２３ａ（実施の形態１のスペーサ２３に対応）を形成し、不純物拡散層２０はメモリゲート近傍領域を除いてほぼ露出させた状態でシリサイド化を行なう。これにより、図３４に示されるように、メモリゲート１７の一部および不純物拡散層２０の一部の表面部分もシリサイド化してシリサイド層２７を形成することができる。上記実施の形態１では、スペーサ２３によりブリッジングを防いでいたが、Ｎｉ等のシリサイドでは、ブリッジングさせずにサリサイド化することが可能となる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、不揮発性半導体記憶装置に適用して有効である。

１ 半導体基板
２ ｐ型ウエル
３ ｐ型ウエル
４ ｐ型ウエル
５ ゲート絶縁膜
６ ゲート絶縁膜
７ 多結晶シリコン膜
８ 窒化シリコン膜
９ 溝
１０ 素子分離領域
１１ 不純物
１２ 多結晶シリコン膜
１３ 酸化シリコン膜
１４ 不純物
１５ 積層膜
１５ａ 酸化シリコン膜
１５ｂ 窒化シリコン膜
１５ｃ 酸化シリコン膜
１６ 多結晶シリコン膜
１６ａ 多結晶シリコン膜
１６ｂ 多結晶シリコン膜
１７ メモリゲート
１７ａ 多結晶シリコンスペーサ
１７ｂ 多結晶シリコンスペーサ
１８ 選択ゲート
１９ ゲート電極
２０ 不純物拡散層
２１ 不純物拡散層
２２ 不純物拡散層
２３ スペーサ
２４ サイドウォール
２５ 不純物拡散層
２６ 不純物拡散層
２７ シリサイド層
２８ 層間絶縁膜
２９ コンタクトホール
３０ プラグ
３１ 層間絶縁膜
３２ 配線開口部
３３ 配線
４１ セルの境界
４２ 活性領域
４３ 引き出し部
４４ コンタクトホール
４５ コンタクトホール
４６ コンタクトホール
５１ 領域
５２ 領域
５２ａ 領域
５２ｂ 領域
５３ａ 境界線
５３ｂ 境界線
５４ チャネル領域
６１ ホール
６２ 電子
６３ チャネル
６４ チャネル
６５ チャネル
７１ ホール
７２ 空乏層の広がり
８１ シフト量
８２ シフト量
９１ 不純物
１００ 不純物拡散層

Claims (6)

1. 半導体基板上にメモリセル部と周辺回路部を有する半導体装置の製造方法において；
   （ａ）前記メモリセル部及び前記周辺回路部の前記半導体基板上に第１絶縁膜を形成する工程、
   （ｂ）前記メモリセル部及び前記周辺回路部の前記第１絶縁膜上に第１導電膜を形成する工程、
   （ｃ）前記周辺回路部の前記第１導電膜は残し、前記メモリセル部の前記第１導電膜を選択的にパターニングすることにより、前記メモリセル部に第１ゲート電極を形成する工程、
   （ｄ）前記（ｃ）工程の後、前記メモリセル部及び前記周辺回路部上に電荷蓄積領域を有する第２絶縁膜を形成する工程、
   （ｅ）前記メモリセル部及び前記周辺回路部の前記第２絶縁膜上に、第２導電膜を形成する工程、
   （ｆ）前記第２導電膜をエッチバックすることにより、前記周辺回路部において前記第２導電膜を除去し、前記メモリセル部において前記第１ゲート電極の側壁上に前記第２絶縁膜を介して第２ゲート電極を形成する工程、
   （ｇ）前記（ｆ）工程の後、前記周辺回路部の前記第１導電膜をパターニングすることにより、前記周辺回路部に第３ゲート電極を形成する工程、
   を有し、
   前記（ｆ）工程においては、前記第１ゲート電極の両側の側壁上に前記第２導電膜からなるスペーサゲートが形成され、
   前記（ｇ）工程の前に、前記第１ゲート電極の一方の側壁上に形成された不要部分の前記スペーサゲートを除去する工程を含むことを特徴とする半導体装置の製造方法。
2. 半導体基板上にメモリセル部と周辺回路部を有する半導体装置の製造方法において；
   （ａ）前記メモリセル部及び前記周辺回路部の前記半導体基板上に第１絶縁膜を形成する工程、
   （ｂ）前記メモリセル部及び前記周辺回路部の前記第１絶縁膜上に第１導電膜を形成する工程、
   （ｃ）前記周辺回路部の前記第１導電膜は残し、前記メモリセル部の前記第１導電膜を選択的にパターニングすることにより、前記メモリセル部に第１ゲート電極を形成する工程、
   （ｄ）前記（ｃ）工程の後、前記メモリセル部及び前記周辺回路部上に電荷蓄積領域を有する第２絶縁膜を形成する工程、
   （ｅ）前記メモリセル部及び前記周辺回路部の前記第２絶縁膜上に、第２導電膜を形成する工程、
   （ｆ）前記第２導電膜をエッチバックすることにより、前記周辺回路部において前記第２導電膜を除去し、前記メモリセル部において前記第１ゲート電極の側壁上に前記第２絶縁膜を介して第２ゲート電極を形成する工程、
   （ｇ）前記（ｆ）工程の後、前記周辺回路部の前記第１導電膜をパターニングすることにより、前記周辺回路部に第３ゲート電極を形成する工程、
   を有し、
   前記（ａ）工程の前に、前記メモリセル部の前記半導体基板中に、第１導電型の不純物を注入することにより、第１ウエルを形成する工程と、
   前記（ａ）工程の前に、前記第１ウエル中に前記第１導電型の不純物を注入することにより、第１チャネル領域を形成する工程と、
   前記（ｃ）工程の後で前記（ｄ）工程の前に、前記第１ウエル中に前記第１導電型と逆の導電型である第２導電型の不純物を注入することにより、第２チャネル領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
3. 請求項１または２に記載の半導体装置の製造方法において、
   前記（ｇ）工程後に、前記第１ゲート電極、前記第２ゲート電極、及び、前記第３ゲート電極をマスクとして、不純物をドーピングすることにより、
   前記メモリセル部の前記半導体基板中に、前記メモリセル部に形成されるメモリセルのソース、ドレインとして機能する第１不純物拡散層を形成し、
   前記周辺回路部の前記半導体基板中に、前記周辺回路部に形成されるＭＩＳＦＥＴのソース、ドレインとして機能する第２不純物拡散層を形成することを特徴とする半導体装置の製造方法。
4. 請求項２に記載の半導体装置の製造方法において、
   前記第１チャネル領域の不純物の電荷密度は、前記第２チャネル領域の不純物の電荷密度よりも高く形成されていることを特徴とする半導体装置の製造方法。
5. 請求項１または２に記載の半導体装置の製造方法において、
   前記電荷蓄積領域は、窒化シリコン膜を含むことを特徴とする半導体装置の製造方法。
6. 請求項１または２に記載の半導体装置の製造方法において、
   前記第２絶縁膜は、前記半導体基板上に形成された第１酸化シリコン膜と、前記第１酸化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成された第２酸化シリコン膜とからなることを特徴とする半導体装置の製造方法。

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