JP2002170891A - デュアルビット多準位バリスティックｍｏｎｏｓメモリの製造、プログラミング、および動作のプロセス - Google Patents
デュアルビット多準位バリスティックｍｏｎｏｓメモリの製造、プログラミング、および動作のプロセスInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Abstract
(57)【要約】 （修正有）
【課題】高速低電圧バリスティックプログラム、超短チ
ャネル、超高集積度、デュアルビット多準位のフラッシ
ュメモリを提供する。 【解決手段】セル構造は、（ｉ）ワードゲートの両サイ
ド上の酸化膜−窒化膜−酸化膜（ＯＮＯ）の積層膜上に
サイドウォール制御ゲートを配設すること、および（ｉ
ｉ）自己整合によって制御ゲートおよびビット不純膜を
形成し、高集積のために隣接するメモリセル間の制御ゲ
ートおよびビット不純膜を共有することによって実現さ
れる。本プロセスで用いられる主要素は、１）ステップ
構造を有するか、または無しで、超短チャネルおよびサ
イドウォール制御ゲートを製造するための、除去可能な
サイドウォールの製造プロセス、および２）蓄積窒化膜
および不純物膜上の制御ゲートの自己整合による形成で
ある。
ャネル、超高集積度、デュアルビット多準位のフラッシ
ュメモリを提供する。 【解決手段】セル構造は、（ｉ）ワードゲートの両サイ
ド上の酸化膜−窒化膜−酸化膜（ＯＮＯ）の積層膜上に
サイドウォール制御ゲートを配設すること、および（ｉ
ｉ）自己整合によって制御ゲートおよびビット不純膜を
形成し、高集積のために隣接するメモリセル間の制御ゲ
ートおよびビット不純膜を共有することによって実現さ
れる。本プロセスで用いられる主要素は、１）ステップ
構造を有するか、または無しで、超短チャネルおよびサ
イドウォール制御ゲートを製造するための、除去可能な
サイドウォールの製造プロセス、および２）蓄積窒化膜
および不純物膜上の制御ゲートの自己整合による形成で
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、高集積される金属
ポリシリコン−酸化膜−窒化膜−酸化シリコン膜（ＭＯ
ＮＯＳ）メモリアレイの製造方法および高集積ＭＯＮＯ
Ｓメモリアレイに関する。
ポリシリコン−酸化膜−窒化膜−酸化シリコン膜（ＭＯ
ＮＯＳ）メモリアレイの製造方法および高集積ＭＯＮＯ
Ｓメモリアレイに関する。
【０００２】
【従来の技術】不揮発性メモリには、浮遊ゲートおよび
ＭＯＮＯＳという２つの様式がある。従来の浮遊ゲート
構造では、Ｆ−Ｎトンネリングあるいはソースサイド注
入のどちらかによって、浮遊ゲート上に電子が格納され
る。従来のＭＯＮＯＳデバイスでは通常、メモリワード
ゲート下の酸化膜・窒化膜・酸化膜（ＯＮＯ）層内の直
接トンネリングによって電子を格納する。電子はＯＮＯ
積層膜の窒化膜に捕獲される。ＭＯＮＯＳトランジスタ
は、浮遊ゲートデバイスよりも１つ少ないポリシリコン
膜しか必要としないので、プロセスが簡略化され、より
一層密なアレイを得ることができる。
ＭＯＮＯＳという２つの様式がある。従来の浮遊ゲート
構造では、Ｆ−Ｎトンネリングあるいはソースサイド注
入のどちらかによって、浮遊ゲート上に電子が格納され
る。従来のＭＯＮＯＳデバイスでは通常、メモリワード
ゲート下の酸化膜・窒化膜・酸化膜（ＯＮＯ）層内の直
接トンネリングによって電子を格納する。電子はＯＮＯ
積層膜の窒化膜に捕獲される。ＭＯＮＯＳトランジスタ
は、浮遊ゲートデバイスよりも１つ少ないポリシリコン
膜しか必要としないので、プロセスが簡略化され、より
一層密なアレイを得ることができる。
【０００３】
【発明が解決しようとする課題】ＭＯＮＯＳ構造は、一
般的には、その中のＯＮＯ積層膜がワードゲートの下に
堆積されるプレーナーデバイスである。プログラム動作
用の直接トンネリングを利用するためには、ＯＮＯ膜の
底部酸化膜の厚さは３．６ｎｍより薄くなければならな
い。しかしながら１９９８年に、クォ−タン チャン
（Kuo-Tung Chang）らによる「プログラミングのために
ソースサイド注入を用いる新ＳＯＮＯＳメモリ（A New
SONOS Memory Using Source Side Injection for Progr
amming）」（IEEE Electron Letters、１９９８年７
月、Vol.19,No.7）で、厚さ５．０ｎｍの底部酸化膜、
サイドウォールポリシリコンゲート、およびソースサイ
ド注入プログラムを有するＭＯＮＯＳ構造が初めて報告
された。当該構造では、図１に示されるように、典型的
なサイドウォールプロセスによって、ワードゲートの一
方上にサイドウォールスペーサ２０が形成されて、従来
のＭＯＮＯＳメモリセルに関するワードゲート下の代わ
りに、サイドウォールゲート下にＯＮＯ積層膜２２があ
る。ＳＯＮＯＳサイドウォール制御ゲート下のチャネル
長は１００ｎｍより大きいので、プログラム機構は、よ
り厚い底部酸化膜にもかかわらず、電子トンネリングよ
りも高速で低い電圧を必要とするようなソースサイド注
入である。ソースサイド注入の間、サイドウォールゲー
トと選択／ワードゲートとの間隙にチャネル電位が形成
される。チャネル電子３０は、前記間隙内で加速され
て、ＯＮＯ膜内に注入するのに充分な熱電子になる。し
たがって、クォ−タン チャンのＳＯＮＯＳメモリは、
従来の直接トンネリングＭＯＮＯＳセルよりもすぐれた
プログラム性能を達成することができる。
般的には、その中のＯＮＯ積層膜がワードゲートの下に
堆積されるプレーナーデバイスである。プログラム動作
用の直接トンネリングを利用するためには、ＯＮＯ膜の
底部酸化膜の厚さは３．６ｎｍより薄くなければならな
い。しかしながら１９９８年に、クォ−タン チャン
（Kuo-Tung Chang）らによる「プログラミングのために
ソースサイド注入を用いる新ＳＯＮＯＳメモリ（A New
SONOS Memory Using Source Side Injection for Progr
amming）」（IEEE Electron Letters、１９９８年７
月、Vol.19,No.7）で、厚さ５．０ｎｍの底部酸化膜、
サイドウォールポリシリコンゲート、およびソースサイ
ド注入プログラムを有するＭＯＮＯＳ構造が初めて報告
された。当該構造では、図１に示されるように、典型的
なサイドウォールプロセスによって、ワードゲートの一
方上にサイドウォールスペーサ２０が形成されて、従来
のＭＯＮＯＳメモリセルに関するワードゲート下の代わ
りに、サイドウォールゲート下にＯＮＯ積層膜２２があ
る。ＳＯＮＯＳサイドウォール制御ゲート下のチャネル
長は１００ｎｍより大きいので、プログラム機構は、よ
り厚い底部酸化膜にもかかわらず、電子トンネリングよ
りも高速で低い電圧を必要とするようなソースサイド注
入である。ソースサイド注入の間、サイドウォールゲー
トと選択／ワードゲートとの間隙にチャネル電位が形成
される。チャネル電子３０は、前記間隙内で加速され
て、ＯＮＯ膜内に注入するのに充分な熱電子になる。し
たがって、クォ−タン チャンのＳＯＮＯＳメモリは、
従来の直接トンネリングＭＯＮＯＳセルよりもすぐれた
プログラム性能を達成することができる。
【０００４】ＳＯＮＯＳメモリセルは、そのスプリット
ゲート構造およびソースサイド注入プログラムの点でＭ
ＯＮＯＳメモリの内で独特だけれども、その構造および
プログラムの主要部分は、従来のスプリットゲート浮遊
ゲートデバイス用のそれらと類似である。どちらのセル
様式も、ワードゲートとサイドウォールスペーサゲート
とを並べて有する。サイドウォールゲートの利用と電子
蓄積領域の構造に、非常に大きな違いがある。スプリッ
トゲート浮遊ゲートセルでは、サイドウォールスペーサ
は、その上に電子が格納されるような浮遊ゲートであ
る。ワードゲート、拡散領域、および浮遊ゲート間を接
続する電気容量によって浮遊ゲート電圧が決定される。
ＳＯＮＯＳセルでは、制御ゲートと呼ばれるサイドウォ
ールスペーサ下の窒化物領域内に電子が格納される。窒
化物領域の電圧は、前記サイドウォールゲート電圧によ
って直接的に制御される。
ゲート構造およびソースサイド注入プログラムの点でＭ
ＯＮＯＳメモリの内で独特だけれども、その構造および
プログラムの主要部分は、従来のスプリットゲート浮遊
ゲートデバイス用のそれらと類似である。どちらのセル
様式も、ワードゲートとサイドウォールスペーサゲート
とを並べて有する。サイドウォールゲートの利用と電子
蓄積領域の構造に、非常に大きな違いがある。スプリッ
トゲート浮遊ゲートセルでは、サイドウォールスペーサ
は、その上に電子が格納されるような浮遊ゲートであ
る。ワードゲート、拡散領域、および浮遊ゲート間を接
続する電気容量によって浮遊ゲート電圧が決定される。
ＳＯＮＯＳセルでは、制御ゲートと呼ばれるサイドウォ
ールスペーサ下の窒化物領域内に電子が格納される。窒
化物領域の電圧は、前記サイドウォールゲート電圧によ
って直接的に制御される。
【０００５】１９９９年５月１７日に出願された、同一
発明者の米国特許出願第０９／３１３,３０２号で、よ
り高速なプログラム、およびより高い集積度を有する浮
遊ゲートメモリセルが紹介された。図３Ａは前記高速プ
ログラム、デュアルビット、高集積度のメモリセルの配
列図であり、図３Ｂはその配置断面図である。このメモ
リ構造では、２つのサイドウォール浮遊ゲートを１つの
ワードゲートに組み合わせること（例えば、浮遊ゲート
３１２、３１３とワードゲート３４１）、および互換性
のあるソースドレイン拡散領域（３２１、３２２）をセ
ル間に共有することによって高集積度が実現される。す
なわち、１つのメモリセルは２つの電子記憶領域を有す
る。追加したポリシリコン線の「制御ゲート」は、拡散
領域に対して平行に、かつワードゲートに対して直角に
進む。制御ゲート（３３１、３３２）は浮遊ゲートに結
合されて、一対の浮遊ゲートから個別に１つの浮遊ゲー
トを選択するように異なる制御方向を提供する。さら
に、このメモリはバリスティック注入による高速プログ
ラミングによって特徴づけられる。同じデバイス構造を
用いて、サイドウォールゲートチャネルが適当な不純物
断面（profile）を含み、４０ｎｍより短くされる場合
には、注入機構が、ソースサイド注入から、バリスティ
ック注入と呼ばれるような新しく、極めて一層有効な注
入機構に変化する。エス．オグラ（S.Ogura）による、
１９９８年発行のＩＥＤＭ、９８７頁の「ＥＥＰＲＯＭ
／フラッシュのためのバリスティック直接注入を有する
ステップ・スプリット・ゲートセル」（Step Split Gat
e Cell with Ballistic Direction Injection for EEPR
OM/Flash）で、バリスティック注入機構が証明された。
図２Ａでは、浮遊ゲートメモリセルの、バリスティック
注入（線２５）および従来のソースサイド注入（線２
７）の結果が比較される。それらの構造は非常に似てい
るけれども、制御ゲートが１００ｎｍの場合、注入機構
はソースサイド注入である。しかしながら、図２Ｂに示
されるように、バリスティック注入（線３５）用に必要
な短いチャネル長を満たすように、チャネル長が４０ｎ
ｍにまで低減されると、プログラム速度が、同じバイア
ス条件下で３倍になるか、またはソースサイド注入（線
３７）用に必要な浮遊ゲート電圧の半分で加速される。
発明者の米国特許出願第０９／３１３,３０２号で、よ
り高速なプログラム、およびより高い集積度を有する浮
遊ゲートメモリセルが紹介された。図３Ａは前記高速プ
ログラム、デュアルビット、高集積度のメモリセルの配
列図であり、図３Ｂはその配置断面図である。このメモ
リ構造では、２つのサイドウォール浮遊ゲートを１つの
ワードゲートに組み合わせること（例えば、浮遊ゲート
３１２、３１３とワードゲート３４１）、および互換性
のあるソースドレイン拡散領域（３２１、３２２）をセ
ル間に共有することによって高集積度が実現される。す
なわち、１つのメモリセルは２つの電子記憶領域を有す
る。追加したポリシリコン線の「制御ゲート」は、拡散
領域に対して平行に、かつワードゲートに対して直角に
進む。制御ゲート（３３１、３３２）は浮遊ゲートに結
合されて、一対の浮遊ゲートから個別に１つの浮遊ゲー
トを選択するように異なる制御方向を提供する。さら
に、このメモリはバリスティック注入による高速プログ
ラミングによって特徴づけられる。同じデバイス構造を
用いて、サイドウォールゲートチャネルが適当な不純物
断面（profile）を含み、４０ｎｍより短くされる場合
には、注入機構が、ソースサイド注入から、バリスティ
ック注入と呼ばれるような新しく、極めて一層有効な注
入機構に変化する。エス．オグラ（S.Ogura）による、
１９９８年発行のＩＥＤＭ、９８７頁の「ＥＥＰＲＯＭ
／フラッシュのためのバリスティック直接注入を有する
ステップ・スプリット・ゲートセル」（Step Split Gat
e Cell with Ballistic Direction Injection for EEPR
OM/Flash）で、バリスティック注入機構が証明された。
図２Ａでは、浮遊ゲートメモリセルの、バリスティック
注入（線２５）および従来のソースサイド注入（線２
７）の結果が比較される。それらの構造は非常に似てい
るけれども、制御ゲートが１００ｎｍの場合、注入機構
はソースサイド注入である。しかしながら、図２Ｂに示
されるように、バリスティック注入（線３５）用に必要
な短いチャネル長を満たすように、チャネル長が４０ｎ
ｍにまで低減されると、プログラム速度が、同じバイア
ス条件下で３倍になるか、またはソースサイド注入（線
３７）用に必要な浮遊ゲート電圧の半分で加速される。
【０００６】対照的に、クォ タン チャンのＳＯＮＯ
Ｓメモリ構造のサイドウォールチャネル長は２００ｎｍ
であり、したがってプログラム機構はソースサイド注入
である。すなわち、短いチャネル長と注入機構との間に
は重大な相関関係が存在する。
Ｓメモリ構造のサイドウォールチャネル長は２００ｎｍ
であり、したがってプログラム機構はソースサイド注入
である。すなわち、短いチャネル長と注入機構との間に
は重大な相関関係が存在する。
【０００７】
【発明を解決するための手段】発明の概要 本発明では、２つまたは３つのポリシリコンスプリット
ゲート・サイドウォールプロセスによって、高速低電圧
バリスティックプログラム、超短チャネル、超高集積
度、デュアルビット多準位のフラッシュメモリが達成さ
れる。３〜５Ｖの低いプログラム電圧で高い電子注入効
果および極めて高速なプログラムを提供するようなバリ
スティック注入（エス．オグラ：S. Ogura）を伴なう、
４０ｎｍより短い超短制御ゲートチャネルを有するツイ
ンＭＯＮＯＳセル構造によって、本発明の構造および動
作が実現可能である。セル構造は、（ｉ）ワードゲート
の両サイド上の酸化膜−窒化膜−酸化膜（ＯＮＯ）の積
層膜上にサイドウォール制御ゲートを配設すること、お
よび（ｉｉ）自己整合によって制御ゲートおよびビット
拡散領域を形成し、高集積度用メモリセル間で制御ゲー
トおよびビット拡散領域を共有することによって実現さ
れる。本プロセスに用いられる主要素は、 （ｉ）超短チャネルを製造するための除去可能なサイド
ウォールプロセスおよび段差付きあるいは無しのサイド
ウォール制御ゲート （ｉｉ）蓄積窒化膜上の制御ゲートと自己整合された拡
散領域、および制御ゲートと同じ方向に延設されたビッ
ト線拡散領域である。
ゲート・サイドウォールプロセスによって、高速低電圧
バリスティックプログラム、超短チャネル、超高集積
度、デュアルビット多準位のフラッシュメモリが達成さ
れる。３〜５Ｖの低いプログラム電圧で高い電子注入効
果および極めて高速なプログラムを提供するようなバリ
スティック注入（エス．オグラ：S. Ogura）を伴なう、
４０ｎｍより短い超短制御ゲートチャネルを有するツイ
ンＭＯＮＯＳセル構造によって、本発明の構造および動
作が実現可能である。セル構造は、（ｉ）ワードゲート
の両サイド上の酸化膜−窒化膜−酸化膜（ＯＮＯ）の積
層膜上にサイドウォール制御ゲートを配設すること、お
よび（ｉｉ）自己整合によって制御ゲートおよびビット
拡散領域を形成し、高集積度用メモリセル間で制御ゲー
トおよびビット拡散領域を共有することによって実現さ
れる。本プロセスに用いられる主要素は、 （ｉ）超短チャネルを製造するための除去可能なサイド
ウォールプロセスおよび段差付きあるいは無しのサイド
ウォール制御ゲート （ｉｉ）蓄積窒化膜上の制御ゲートと自己整合された拡
散領域、および制御ゲートと同じ方向に延設されたビッ
ト線拡散領域である。
【０００８】本発明の高速プログラム、低電圧、超高集
積度、デュアルビット、多準位のＭＯＮＯＳ ＮＶＲＡ
Ｍの特徴は、 １．制御ゲート下のＯＮＯ膜内の窒化物領域内の電子メ
モリ ２．セル毎に２つの窒化膜メモリ要素がある高集積デュ
アルビットセル ３．高集積デュアルビットセルが各窒化物領域内に多準
位を記憶できること ４．ワードゲートおよび制御ゲートによって制御される
低電流プログラム ５．制御可能な超短チャネルＭＯＮＯＳを利用するバリ
スティック注入による高速、低電圧プログラム ６．選択されていない隣接の窒化物領域およびメモリセ
ルのメモリ蓄積状態の影響をマスキングアウトする間
に、多準位をプログラムし、かつ読み出すためのサイド
ウォール制御ポリゲートを含む。
積度、デュアルビット、多準位のＭＯＮＯＳ ＮＶＲＡ
Ｍの特徴は、 １．制御ゲート下のＯＮＯ膜内の窒化物領域内の電子メ
モリ ２．セル毎に２つの窒化膜メモリ要素がある高集積デュ
アルビットセル ３．高集積デュアルビットセルが各窒化物領域内に多準
位を記憶できること ４．ワードゲートおよび制御ゲートによって制御される
低電流プログラム ５．制御可能な超短チャネルＭＯＮＯＳを利用するバリ
スティック注入による高速、低電圧プログラム ６．選択されていない隣接の窒化物領域およびメモリセ
ルのメモリ蓄積状態の影響をマスキングアウトする間
に、多準位をプログラムし、かつ読み出すためのサイド
ウォール制御ポリゲートを含む。
【０００９】バリスティックＭＯＮＯＳメモリセルは、
次のような配列で整列される。各メモリセルは１つのワ
ードゲート用の２つの窒化物領域、および２分の１のソ
ース拡散領域、２分の１のビット拡散領域を含む。制御
ゲートは、離して区切られるか、または同じ拡散領域上
で共有される。拡散領域はセル間で共有されて、サイド
ウォール制御ゲートに対して平行に、かつワード線に対
して垂直に延設される。
次のような配列で整列される。各メモリセルは１つのワ
ードゲート用の２つの窒化物領域、および２分の１のソ
ース拡散領域、２分の１のビット拡散領域を含む。制御
ゲートは、離して区切られるか、または同じ拡散領域上
で共有される。拡散領域はセル間で共有されて、サイド
ウォール制御ゲートに対して平行に、かつワード線に対
して垂直に延設される。
【００１０】多準位記憶のための作動条件の概要が図３
Ｂに示される。読み出し中は次の条件が満たされなけれ
ばならない。選択されたメモリセル内の選択されない制
御ゲートの電圧は、制御の閾値電圧とソース電圧との和
より大きくなければならない。一対の制御ゲート内のワ
ード選択ゲートは、ワードゲートの閾値電圧と０．５Ｖ
付近のオーバーライド増加分（override delta）とソー
ス電圧との和（Ｖt-wl＋Ｖoverdrive＋Ｖs）まで高めら
れる。関連する制御ゲートを０Ｖまで低減することによ
って、選択されないＭＯＮＯＳセルが無効にされるであ
ろう。プログラム条件は、ワード線電圧が、その閾値
と、低電流プログラムのためのオーバードライブ電圧増
加分との和より大きいこと、選択された一対の制御ゲー
トのいずれもがＶt-high（多準位閾値の範囲内での最高
閾値電圧）とオーバーライド増加分との和より大きいこ
と、および同一ワード線電圧を共有する隣接メモリセル
が制御ゲートのみを調整されることによって無効とされ
ることである。
Ｂに示される。読み出し中は次の条件が満たされなけれ
ばならない。選択されたメモリセル内の選択されない制
御ゲートの電圧は、制御の閾値電圧とソース電圧との和
より大きくなければならない。一対の制御ゲート内のワ
ード選択ゲートは、ワードゲートの閾値電圧と０．５Ｖ
付近のオーバーライド増加分（override delta）とソー
ス電圧との和（Ｖt-wl＋Ｖoverdrive＋Ｖs）まで高めら
れる。関連する制御ゲートを０Ｖまで低減することによ
って、選択されないＭＯＮＯＳセルが無効にされるであ
ろう。プログラム条件は、ワード線電圧が、その閾値
と、低電流プログラムのためのオーバードライブ電圧増
加分との和より大きいこと、選択された一対の制御ゲー
トのいずれもがＶt-high（多準位閾値の範囲内での最高
閾値電圧）とオーバーライド増加分との和より大きいこ
と、および同一ワード線電圧を共有する隣接メモリセル
が制御ゲートのみを調整されることによって無効とされ
ることである。
【００１１】
【発明の実施の形態】好ましい実施例の説明本発明によ
って、２つの窒化膜メモリ要素および２分割された制御
ゲートを有するバリスティックツインＭＯＮＯＳメモリ
セルのための製造方法が提供される。その方法は、フラ
ットチャネルを有するデバイス、および／あるいはＭＯ
ＮＯＳセル内の窒化膜の下にステップチャネルを有する
デバイスに適用できる。
って、２つの窒化膜メモリ要素および２分割された制御
ゲートを有するバリスティックツインＭＯＮＯＳメモリ
セルのための製造方法が提供される。その方法は、フラ
ットチャネルを有するデバイス、および／あるいはＭＯ
ＮＯＳセル内の窒化膜の下にステップチャネルを有する
デバイスに適用できる。
【００１２】
【実施例】浅溝分離、ｐウェル、およびｎウェルの形成
手順は、従来のＣＭＯＳ手法のそれと同じなので示され
ない。ポリシリコンワードゲートもまた、図４Ａに示さ
れるような従来のＣＭＯＳプロセスによって形成され
る。ワードゲートを形成するために、メモリゲート酸化
シリコン膜２２１が、約５〜１０ナノメートルの間の厚
さに形成される。それから、ゲート材料用に、化学気相
成長法（ＣＶＤ）によって、約１５０〜２５０ｎｍの厚
さのポリシリコン２４５が堆積される。化学的機械研磨
（chemical mechanical polishing：ＣＭＰ）に対する
エッチングストッパとして後に使用される窒化膜２３２
が、ＣＶＤよって約５０〜１００ｎｍの厚さに堆積され
る。標準的なＣＭＯＳプロセスでメモリワードゲートを
形成する。すなわち、フォトレジストプロセス、露光お
よび現像を伴うマスキングプロセス、および反応イオン
エッチング（ＲＩＥ）による窒化膜２３２およびポリシ
リコン２４５への水平エッチングが実現される。ホウ素
２０２が追加的に、浮遊ゲート下のＶＴを調整するため
に、１平方センチメートルあたり３Ｅ１２〜３Ｅ１３の
ドーズ量で、かつ低エネルギ（約１０ＫｅＶエネルギよ
り低い）で注入される。ワードゲートを形成するために
用いられたフォトレジストの除去後に、ワードゲートは
図４Ａに示されるようになる。
手順は、従来のＣＭＯＳ手法のそれと同じなので示され
ない。ポリシリコンワードゲートもまた、図４Ａに示さ
れるような従来のＣＭＯＳプロセスによって形成され
る。ワードゲートを形成するために、メモリゲート酸化
シリコン膜２２１が、約５〜１０ナノメートルの間の厚
さに形成される。それから、ゲート材料用に、化学気相
成長法（ＣＶＤ）によって、約１５０〜２５０ｎｍの厚
さのポリシリコン２４５が堆積される。化学的機械研磨
（chemical mechanical polishing：ＣＭＰ）に対する
エッチングストッパとして後に使用される窒化膜２３２
が、ＣＶＤよって約５０〜１００ｎｍの厚さに堆積され
る。標準的なＣＭＯＳプロセスでメモリワードゲートを
形成する。すなわち、フォトレジストプロセス、露光お
よび現像を伴うマスキングプロセス、および反応イオン
エッチング（ＲＩＥ）による窒化膜２３２およびポリシ
リコン２４５への水平エッチングが実現される。ホウ素
２０２が追加的に、浮遊ゲート下のＶＴを調整するため
に、１平方センチメートルあたり３Ｅ１２〜３Ｅ１３の
ドーズ量で、かつ低エネルギ（約１０ＫｅＶエネルギよ
り低い）で注入される。ワードゲートを形成するために
用いられたフォトレジストの除去後に、ワードゲートは
図４Ａに示されるようになる。
【００１３】図４Ｂに示されるように、サイドウォール
ポリシリコンの表面に、約５〜１０ｎｍの薄い酸化シリ
コン膜２３４が熱的に成長されるか、または二酸化シリ
コンおよび／あるいは窒化シリコンフィルムが共通のＣ
ＶＤ法によって堆積される。それから、制御可能な短チ
ャネルを限定し、高い電子注入効果による高速プログラ
ミングを提供する除去可能なサイドウォールの製造プロ
セスが実行される。典型的には３０〜５０ｎｍの厚さを
有する１つの薄いポリシリコン膜が堆積される。さら
に、図４Ｂに示されるように、ワードゲート２４５の両
サイド上に除去可能なサイドウォールスペーサ２４２を
形成するような、垂直または異方性のポリシリコンエッ
チングが施される。ヒ素などのＮドーパント２０３の注
入が、１０〜１５ＫｅＶで３Ｅ１３〜４Ｅ１３／ｃｍ2
のイオンドーズ量で実行される。つまり、ポリシリコン
膜の厚さが制御ゲート下の有効チャネル長を決定する。
ポリシリコンの表面に、約５〜１０ｎｍの薄い酸化シリ
コン膜２３４が熱的に成長されるか、または二酸化シリ
コンおよび／あるいは窒化シリコンフィルムが共通のＣ
ＶＤ法によって堆積される。それから、制御可能な短チ
ャネルを限定し、高い電子注入効果による高速プログラ
ミングを提供する除去可能なサイドウォールの製造プロ
セスが実行される。典型的には３０〜５０ｎｍの厚さを
有する１つの薄いポリシリコン膜が堆積される。さら
に、図４Ｂに示されるように、ワードゲート２４５の両
サイド上に除去可能なサイドウォールスペーサ２４２を
形成するような、垂直または異方性のポリシリコンエッ
チングが施される。ヒ素などのＮドーパント２０３の注
入が、１０〜１５ＫｅＶで３Ｅ１３〜４Ｅ１３／ｃｍ2
のイオンドーズ量で実行される。つまり、ポリシリコン
膜の厚さが制御ゲート下の有効チャネル長を決定する。
【００１４】図４Ｃに関しては、乾式の化学的異方性エ
ッチングによって、除去可能なサイドウォールスペーサ
２４２が徐々に除去される。この段階での典型的なエッ
チング環境は、ＨＢｒ／Ｃｌ2／Ｏ2である。次に、（例
えば水酸化アンモニウム水で）緩衝されたフッ化水素酸
（ＢＨＦ）、気相ＨＦ、あるいはＣＦ2／Ｏ2のような反
応イオンエッチングによって、底部酸化シリコン膜２２
１が徐々に食刻（etching out）される。酸化膜（Ｏ）
−窒化膜（Ｎ）−酸化膜（Ｏ）の積層膜２３０が形成さ
れる。膜２３０は、簡略にするために３層では示されな
い。底部酸化膜は熱成長され、その厚さは直接トンネリ
ングの限界値（３．６ｎｍ）より僅かに厚い３．６〜５
ｎｍであり、ＣＶＤによって堆積された窒化シリコン膜
は約２〜５ｎｍであり、さらに頂部酸化膜はＣＶＤ堆積
法によって堆積されて、それは約４〜８ｎｍである。頂
部酸化膜の品質を高めるために、熱酸化を加えることが
できる。また底部酸化膜の信頼性を高めるために、窒化
膜の堆積の前にＮ2Ｏ環境内での短時間の窒化を加える
こともできる。
ッチングによって、除去可能なサイドウォールスペーサ
２４２が徐々に除去される。この段階での典型的なエッ
チング環境は、ＨＢｒ／Ｃｌ2／Ｏ2である。次に、（例
えば水酸化アンモニウム水で）緩衝されたフッ化水素酸
（ＢＨＦ）、気相ＨＦ、あるいはＣＦ2／Ｏ2のような反
応イオンエッチングによって、底部酸化シリコン膜２２
１が徐々に食刻（etching out）される。酸化膜（Ｏ）
−窒化膜（Ｎ）−酸化膜（Ｏ）の積層膜２３０が形成さ
れる。膜２３０は、簡略にするために３層では示されな
い。底部酸化膜は熱成長され、その厚さは直接トンネリ
ングの限界値（３．６ｎｍ）より僅かに厚い３．６〜５
ｎｍであり、ＣＶＤによって堆積された窒化シリコン膜
は約２〜５ｎｍであり、さらに頂部酸化膜はＣＶＤ堆積
法によって堆積されて、それは約４〜８ｎｍである。頂
部酸化膜の品質を高めるために、熱酸化を加えることが
できる。また底部酸化膜の信頼性を高めるために、窒化
膜の堆積の前にＮ2Ｏ環境内での短時間の窒化を加える
こともできる。
【００１５】ここで、約３０〜５０ｎｍのリン添加ポリ
シリコン薄膜および６０〜１００ｎｍのタングステンシ
リサイドがＣＶＤにより堆積される。ポリシリコンおよ
びタングステンシリサイドの積層膜は制御サイドウォー
ルスペーサゲートになる。図４Ｃに示されるように、サ
イドウォール制御ゲート２４０を形成するために、垂
直、異方向性反応エッチングが実行される。酸化膜−窒
化膜−酸化膜の積層膜も貫通してエッチングされて、サ
イドウォール制御ゲート下のみに、このＯＮＯ膜２３０
が残る。
シリコン薄膜および６０〜１００ｎｍのタングステンシ
リサイドがＣＶＤにより堆積される。ポリシリコンおよ
びタングステンシリサイドの積層膜は制御サイドウォー
ルスペーサゲートになる。図４Ｃに示されるように、サ
イドウォール制御ゲート２４０を形成するために、垂
直、異方向性反応エッチングが実行される。酸化膜−窒
化膜−酸化膜の積層膜も貫通してエッチングされて、サ
イドウォール制御ゲート下のみに、このＯＮＯ膜２３０
が残る。
【００１６】厚さ約１０ｎｍの酸化シリコン膜あるいは
窒化膜の薄いＣＶＤ膜２３３が堆積される。図４Ｃに示
されるように、ｎ+注入領域２０４のためのリンおよび
／あるいはヒ素が、３Ｅ１４〜５Ｅ１５イオン／ｃｍ2
のドーズ量で注入される。合計の厚さは９０〜１５０ｎ
ｍであり、それは有効な制御ゲートチャネル長とｎ+注
入領域の外部拡散領域の和に等しい。
窒化膜の薄いＣＶＤ膜２３３が堆積される。図４Ｃに示
されるように、ｎ+注入領域２０４のためのリンおよび
／あるいはヒ素が、３Ｅ１４〜５Ｅ１５イオン／ｃｍ2
のドーズ量で注入される。合計の厚さは９０〜１５０ｎ
ｍであり、それは有効な制御ゲートチャネル長とｎ+注
入領域の外部拡散領域の和に等しい。
【００１７】変形例としては、サイドウォールスペーサ
ゲート２４０は、ポリシリコンとタングステンシリサイ
ドの積層膜ではなく、単純に、リンあるいはヒ素添加ポ
リシリコン膜であってよい。制御ゲートをシリサイド化
して低抵抗化するのであれば、図４Ｄに示されるよう
に、ｎ+注入領域の形成、および厚さ約１０ｎｍの酸化
シリコン膜あるいは窒化膜の薄いＣＶＤ膜２３３の堆積
の後に、ゲート２４０上にサイドウォール酸化膜スペー
サ２３３を形成するために垂直反応イオンエッチングが
実行される。典型的なシリサイド化では、プラズマスパ
ッタ法（sputtering）によって約１０ｎｍのコバルトあ
るいはチタンが堆積され、約６５０℃で高速熱焼きなま
し（アニール）が実行される。ゲート２４０および拡散
領域２０４の頂部上のシリサイド層２４１の構成が図４
Ｄに示される。図４Ｄにはシリサイド層２４１が図示さ
れるが、それは必須ではない。動作、読み出し、プログ
ラム、および消去の全モードのパフォーマンスを向上す
るために、制御ゲート線あるいは拡散領域線のＲＣ時定
数を低減することは一つの選択である。
ゲート２４０は、ポリシリコンとタングステンシリサイ
ドの積層膜ではなく、単純に、リンあるいはヒ素添加ポ
リシリコン膜であってよい。制御ゲートをシリサイド化
して低抵抗化するのであれば、図４Ｄに示されるよう
に、ｎ+注入領域の形成、および厚さ約１０ｎｍの酸化
シリコン膜あるいは窒化膜の薄いＣＶＤ膜２３３の堆積
の後に、ゲート２４０上にサイドウォール酸化膜スペー
サ２３３を形成するために垂直反応イオンエッチングが
実行される。典型的なシリサイド化では、プラズマスパ
ッタ法（sputtering）によって約１０ｎｍのコバルトあ
るいはチタンが堆積され、約６５０℃で高速熱焼きなま
し（アニール）が実行される。ゲート２４０および拡散
領域２０４の頂部上のシリサイド層２４１の構成が図４
Ｄに示される。図４Ｄにはシリサイド層２４１が図示さ
れるが、それは必須ではない。動作、読み出し、プログ
ラム、および消去の全モードのパフォーマンスを向上す
るために、制御ゲート線あるいは拡散領域線のＲＣ時定
数を低減することは一つの選択である。
【００１８】混成障壁用の酸化膜および／あるいは窒化
膜２３５がＣＶＤによって堆積される。次に、間隙を埋
めるためにＣＶＤ酸化シリコン膜あるいはＢＳＧの膜２
４７が堆積される。間隙充填材はＣＭＰによって磨かれ
て窒化膜２３２になる。
膜２３５がＣＶＤによって堆積される。次に、間隙を埋
めるためにＣＶＤ酸化シリコン膜あるいはＢＳＧの膜２
４７が堆積される。間隙充填材はＣＭＰによって磨かれ
て窒化膜２３２になる。
【００１９】変形例としては、間隙充填材２４７は、サ
イドウォールゲートのＲＣ時定数あるいは必要に応じて
はビット拡散領域を低減するために用いることができる
ような、ポリシリコンあるいはタングステンなどの導電
性材料であることができる。導電膜がＣＭＰによって磨
かれて窒化膜２３２になる時に、導電膜は垂直反応イオ
ンエッチングによって数百ナノメートル（５０ｎｍ）へ
こまされる。次に、ＣＶＤにより二酸化シリコン膜（約
５０ｎｍ）が堆積されて、図４Ｅの２３６によって示さ
れるようにＣＭＰが実行される。
イドウォールゲートのＲＣ時定数あるいは必要に応じて
はビット拡散領域を低減するために用いることができる
ような、ポリシリコンあるいはタングステンなどの導電
性材料であることができる。導電膜がＣＭＰによって磨
かれて窒化膜２３２になる時に、導電膜は垂直反応イオ
ンエッチングによって数百ナノメートル（５０ｎｍ）へ
こまされる。次に、ＣＶＤにより二酸化シリコン膜（約
５０ｎｍ）が堆積されて、図４Ｅの２３６によって示さ
れるようにＣＭＰが実行される。
【００２０】図４Ｅの窒化膜２３２は、Ｈ3ＰＯ4によっ
て、あるいは乾式の化学的エッチングによって選択的に
エッチングされる。１５０〜２００ｎｍの厚さのポリシ
リコン膜がＣＶＤによって堆積される。当該ポリシリコ
ン膜２４８および下層のポリシリコンワードゲート２４
５が、通常のフォトレジストおよびＲＩＥプロセスによ
って限定される。この時点の構造が図４Ｆに示される。
て、あるいは乾式の化学的エッチングによって選択的に
エッチングされる。１５０〜２００ｎｍの厚さのポリシ
リコン膜がＣＶＤによって堆積される。当該ポリシリコ
ン膜２４８および下層のポリシリコンワードゲート２４
５が、通常のフォトレジストおよびＲＩＥプロセスによ
って限定される。この時点の構造が図４Ｆに示される。
【００２１】隣接するワード線ゲートを結合することに
よって、ポリシリコン膜２４８がワード線ワイヤとして
機能する。最終的なメモリセルがこの時点で完成され
る。シート抵抗を低減するために、当該ワードポリシリ
コン膜はチタンあるいはコバルトでシリサイド化され得
る。メモリセルの典型的な平面図が図４Ｇに示される。
浅溝分離領域が図４Ｇに領域２０９で示される。
よって、ポリシリコン膜２４８がワード線ワイヤとして
機能する。最終的なメモリセルがこの時点で完成され
る。シート抵抗を低減するために、当該ワードポリシリ
コン膜はチタンあるいはコバルトでシリサイド化され得
る。メモリセルの典型的な平面図が図４Ｇに示される。
浅溝分離領域が図４Ｇに領域２０９で示される。
【００２２】前述のプロセスは、非常に短いチャネル
（３０〜５０ｎｍ）を有するプレーナーチャネル浮遊ゲ
ートの製造を説明する。少しのプロセス段階を変更およ
び追加することによって、プレーナー構造と同じ集積配
列を用いて、より効果的なバリスティック注入を伴なう
ステップスプリット構造が構成され得る。本発明の、こ
の第２の実施例は図５Ｂ、５Ｃ、および５Ｆを参照して
詳述される。
（３０〜５０ｎｍ）を有するプレーナーチャネル浮遊ゲ
ートの製造を説明する。少しのプロセス段階を変更およ
び追加することによって、プレーナー構造と同じ集積配
列を用いて、より効果的なバリスティック注入を伴なう
ステップスプリット構造が構成され得る。本発明の、こ
の第２の実施例は図５Ｂ、５Ｃ、および５Ｆを参照して
詳述される。
【００２３】ドープされたポリシリコンを垂直にエッチ
ングすることによって除去可能なサイドウォールスペー
サ２４２を形成した後に、図４Ｂに対応するように、酸
化シリコン膜２２１が垂直にエッチングされる。ステッ
プスプリットメモリセルを形成するためのプロセス変更
は、エッチングをシリコン基板内におよそ２０〜５０ｎ
ｍの深さまで続けることから始まる。次に、図５Ｂに示
されるようにポリサイドウォールをマスクとして用い
て、１０〜１５ＫｅＶのエネルギでドーズ量が３Ｅ１３
〜４Ｅ１３／ｃｍ2であるようなＮ領域２０３を形成す
るために、段差部の底部にヒ素が僅かに埋め込まれる。
次に、除去可能なＮ+添加ポリシリコンスペーサが、湿
式エッチング（ＨＮＯ3／ＨＦ／Ａｃｉｔｉｃ酸、ある
いはＨ3ＰＯ 4またはＮＨ4ＯＨ）か乾式プラズマエッチ
ングのどちらかによって、ドープされたバルクＮ-領域
まで選択的に除去される。この除去可能なスペーサエッ
チング中のバルクエッチングは、段差状エッチングの一
部として含まれ得る。除去可能なポリシリコンスペーサ
下に残されたゲート酸化膜２２１を徐々に食刻した後
に、シリコン表面が一掃される。シリコン内への総段差
は約２０〜５０ｎｍでなければならない。段差部の角が
尖っている場合には、約６０秒間の約１０００〜１１０
０℃での高速熱焼きなまし（ＲＴＡ）による角の丸めが
選択的に加えられるか、あるいは９００℃、２００〜３
００ｍトール圧での水素焼きなましが実行され得る。こ
れらの変更または追加の後に、製造工程は前述の手順に
戻る。
ングすることによって除去可能なサイドウォールスペー
サ２４２を形成した後に、図４Ｂに対応するように、酸
化シリコン膜２２１が垂直にエッチングされる。ステッ
プスプリットメモリセルを形成するためのプロセス変更
は、エッチングをシリコン基板内におよそ２０〜５０ｎ
ｍの深さまで続けることから始まる。次に、図５Ｂに示
されるようにポリサイドウォールをマスクとして用い
て、１０〜１５ＫｅＶのエネルギでドーズ量が３Ｅ１３
〜４Ｅ１３／ｃｍ2であるようなＮ領域２０３を形成す
るために、段差部の底部にヒ素が僅かに埋め込まれる。
次に、除去可能なＮ+添加ポリシリコンスペーサが、湿
式エッチング（ＨＮＯ3／ＨＦ／Ａｃｉｔｉｃ酸、ある
いはＨ3ＰＯ 4またはＮＨ4ＯＨ）か乾式プラズマエッチ
ングのどちらかによって、ドープされたバルクＮ-領域
まで選択的に除去される。この除去可能なスペーサエッ
チング中のバルクエッチングは、段差状エッチングの一
部として含まれ得る。除去可能なポリシリコンスペーサ
下に残されたゲート酸化膜２２１を徐々に食刻した後
に、シリコン表面が一掃される。シリコン内への総段差
は約２０〜５０ｎｍでなければならない。段差部の角が
尖っている場合には、約６０秒間の約１０００〜１１０
０℃での高速熱焼きなまし（ＲＴＡ）による角の丸めが
選択的に加えられるか、あるいは９００℃、２００〜３
００ｍトール圧での水素焼きなましが実行され得る。こ
れらの変更または追加の後に、製造工程は前述の手順に
戻る。
【００２４】図５Ｃに示したように、酸化膜−窒化膜−
酸化膜の積層膜が形成される。膜２３０は簡明にするた
めに３層では示されない。底部酸化膜は熱酸化により形
成され、その厚さは直接トンネリングの限界（３．６ｎ
ｍ）よりも僅かに厚い３．６〜５ｎｍである。ＣＶＤに
よって堆積された窒化シリコン膜は約２〜５ｎｍであ
る。さらに頂部酸化膜がＣＶＤによって堆積されて、そ
れは約４〜８ｎｍである。頂部酸化膜の品質を高めるた
めに熱酸化を加えることができる。また底部酸化膜の信
頼性を高めるために、窒化膜を堆積する前に酸化窒素環
境内での短時間の窒化を加えることもできる。
酸化膜の積層膜が形成される。膜２３０は簡明にするた
めに３層では示されない。底部酸化膜は熱酸化により形
成され、その厚さは直接トンネリングの限界（３．６ｎ
ｍ）よりも僅かに厚い３．６〜５ｎｍである。ＣＶＤに
よって堆積された窒化シリコン膜は約２〜５ｎｍであ
る。さらに頂部酸化膜がＣＶＤによって堆積されて、そ
れは約４〜８ｎｍである。頂部酸化膜の品質を高めるた
めに熱酸化を加えることができる。また底部酸化膜の信
頼性を高めるために、窒化膜を堆積する前に酸化窒素環
境内での短時間の窒化を加えることもできる。
【００２５】次に、制御ゲートになるリン添加ポリシリ
コン膜が９０〜１８０ｎｍの厚さで堆積されて、図５Ｃ
に示されるように、サイドウォールゲート２４０を形成
するために、垂直あるいは異方性のエッチングが実行さ
れる。プレーナースプリットデバイス用に与えられた製
造工程を続けることによって、図５Ｆに示されるよう
に、ステップスプリットデバイスを製造できる。当該サ
イドウォールポリシリコンゲートは、シリサイド化され
るか、または平坦チャネルＭＯＮＯＳツインセルの第１
の実施例で実現されるような耐熱性シリサイドによって
置き換えることができる。
コン膜が９０〜１８０ｎｍの厚さで堆積されて、図５Ｃ
に示されるように、サイドウォールゲート２４０を形成
するために、垂直あるいは異方性のエッチングが実行さ
れる。プレーナースプリットデバイス用に与えられた製
造工程を続けることによって、図５Ｆに示されるよう
に、ステップスプリットデバイスを製造できる。当該サ
イドウォールポリシリコンゲートは、シリサイド化され
るか、または平坦チャネルＭＯＮＯＳツインセルの第１
の実施例で実現されるような耐熱性シリサイドによって
置き換えることができる。
【００２６】プレーナーおよびステップデバイスの両方
用の前述の製造工程においては、除去可能なサイドウォ
ールスペーサ２４２は、ポリシリコンの代わりに、プラ
ズマ窒化膜、酸化膜またはホウ素リンガラス（ＢＰＳ
Ｇ）でも良い。なぜならば、熱酸化シリコン膜に対す
る、Ｈ3ＰＯ4酸または希釈ＨＦ内でのエッチング割合は
非常に高い（例えば少なくとも１０−１００倍）からで
ある。
用の前述の製造工程においては、除去可能なサイドウォ
ールスペーサ２４２は、ポリシリコンの代わりに、プラ
ズマ窒化膜、酸化膜またはホウ素リンガラス（ＢＰＳ
Ｇ）でも良い。なぜならば、熱酸化シリコン膜に対す
る、Ｈ3ＰＯ4酸または希釈ＨＦ内でのエッチング割合は
非常に高い（例えば少なくとも１０−１００倍）からで
ある。
【００２７】本発明の第３の実施例が図６Ａ−６Ｄ、お
よび６Ｆを参照して述べられる。本発明の第３の実施例
では、２つのサイドウォールスペーサの代わりに単一の
大きなスペーサを用いることによって制御可能性が喪失
され、その結果、僅かにプログラム速度が遅くなるもの
の、第１の実施例のプレーナーツインＭＯＮＯＳメモリ
セルの製造工程が簡略化される。通常のＣＭＯＳプロセ
スからの変更がワードゲートポリシリコン２４５の堆積
の前から始まる。図６Ａの酸化膜−窒化膜−酸化膜（Ｏ
ＮＯ）の積層膜２３０が形成される。膜２３０はここで
も簡略化のために３層では示されない。底部酸化シリコ
ン膜は約３．６〜５ｎｍの厚さで熱酸化により形成され
るのが好ましく、ＣＶＤによって堆積された窒化シリコ
ン膜は約２〜５ｎｍであり、頂部の酸化膜はＣＶＤによ
って堆積されて、約５〜８ｎｍの厚さである。ポリシリ
コンおよび除去可能なサイドウォールスペーサが連続し
てエッチングされないように、頂部のＣＶＤ酸化膜は第
１および第２のプロセス実施例に較べて僅かに厚い。次
に、ＣＶＤによってゲート材料用のポリシリコン２４５
が堆積され、引き続きＣＶＤ窒化シリコン膜２３２が約
５０〜１００ｎｍの厚さに堆積される。
よび６Ｆを参照して述べられる。本発明の第３の実施例
では、２つのサイドウォールスペーサの代わりに単一の
大きなスペーサを用いることによって制御可能性が喪失
され、その結果、僅かにプログラム速度が遅くなるもの
の、第１の実施例のプレーナーツインＭＯＮＯＳメモリ
セルの製造工程が簡略化される。通常のＣＭＯＳプロセ
スからの変更がワードゲートポリシリコン２４５の堆積
の前から始まる。図６Ａの酸化膜−窒化膜−酸化膜（Ｏ
ＮＯ）の積層膜２３０が形成される。膜２３０はここで
も簡略化のために３層では示されない。底部酸化シリコ
ン膜は約３．６〜５ｎｍの厚さで熱酸化により形成され
るのが好ましく、ＣＶＤによって堆積された窒化シリコ
ン膜は約２〜５ｎｍであり、頂部の酸化膜はＣＶＤによ
って堆積されて、約５〜８ｎｍの厚さである。ポリシリ
コンおよび除去可能なサイドウォールスペーサが連続し
てエッチングされないように、頂部のＣＶＤ酸化膜は第
１および第２のプロセス実施例に較べて僅かに厚い。次
に、ＣＶＤによってゲート材料用のポリシリコン２４５
が堆積され、引き続きＣＶＤ窒化シリコン膜２３２が約
５０〜１００ｎｍの厚さに堆積される。
【００２８】次に、メモリゲート２４５を形成するため
に、フォトレジスト膜が形成され、露光および現像を伴
なうマスキングプロセスが実行される。次いで、下層の
積層膜２３０内の頂部の酸化シリコン膜をエッチングス
トッパとして、反応イオンエッチング（ＲＩＥ）によっ
てポリシリコン膜が垂直にエッチングされる。次に、図
６Ａに示されるように、ホウ素２０２が低エネルギ（１
０ＫｅＶより低い）、かつ５Ｅ１２〜２Ｅ１３イオン／
ｃｍ2のドーズ量で追加的にイオン打ち込みされ、ヒ素
もまた、前記ホウ素と同じ程度の約５Ｅ１２〜１．５Ｅ
１３ＫｅＶで同時に浅く打ち込まれる。ヒ素の影響によ
り、チャネル閾値が非常に低いけれども、短チャネル領
域内にチャネル電位降下を生じるための不純物は多く存
在する。
に、フォトレジスト膜が形成され、露光および現像を伴
なうマスキングプロセスが実行される。次いで、下層の
積層膜２３０内の頂部の酸化シリコン膜をエッチングス
トッパとして、反応イオンエッチング（ＲＩＥ）によっ
てポリシリコン膜が垂直にエッチングされる。次に、図
６Ａに示されるように、ホウ素２０２が低エネルギ（１
０ＫｅＶより低い）、かつ５Ｅ１２〜２Ｅ１３イオン／
ｃｍ2のドーズ量で追加的にイオン打ち込みされ、ヒ素
もまた、前記ホウ素と同じ程度の約５Ｅ１２〜１．５Ｅ
１３ＫｅＶで同時に浅く打ち込まれる。ヒ素の影響によ
り、チャネル閾値が非常に低いけれども、短チャネル領
域内にチャネル電位降下を生じるための不純物は多く存
在する。
【００２９】約５ｎｍのシリコン薄膜２３４がポリシリ
コンの側面上に熱酸化で形成されるか、あるいは同様に
ＣＶＤにより堆積される。次に、典型的には約９０〜１
５０ｎｍの厚さを有する除去可能なポリシリコン膜が堆
積される。さらに、図６Ｂの除去可能なサイドウォール
スペーサ２４３を形成するような、垂直あるいは異方向
性のポリシリコンエッチングが実行される。このスペー
サは第１および第２の実施例のスペーサより厚い。次
に、Ｎ+注入領域２０４を形成するために、酸化膜−窒
化膜の積層膜を貫通して、１Ｅ１５〜５Ｅ１５／ｃｍ2
のドーズ量、かつ２０〜５０ＫｅＶのエネルギレンジ
で、ヒ素イオンが打ち込まれる。低電力での高いバリス
ティック注入効果のために、焼きなましの温度と時間
（８５０〜９００℃で５〜２０秒）で外部拡散領域を調
整することによって、ワードゲートのエッジからＮ+注
入領域２０４のエッジまでで定義されるチャネル長が、
約３０〜５０ｎｍ（電子の平均自由工程の３〜４倍）に
設計される。
コンの側面上に熱酸化で形成されるか、あるいは同様に
ＣＶＤにより堆積される。次に、典型的には約９０〜１
５０ｎｍの厚さを有する除去可能なポリシリコン膜が堆
積される。さらに、図６Ｂの除去可能なサイドウォール
スペーサ２４３を形成するような、垂直あるいは異方向
性のポリシリコンエッチングが実行される。このスペー
サは第１および第２の実施例のスペーサより厚い。次
に、Ｎ+注入領域２０４を形成するために、酸化膜−窒
化膜の積層膜を貫通して、１Ｅ１５〜５Ｅ１５／ｃｍ2
のドーズ量、かつ２０〜５０ＫｅＶのエネルギレンジ
で、ヒ素イオンが打ち込まれる。低電力での高いバリス
ティック注入効果のために、焼きなましの温度と時間
（８５０〜９００℃で５〜２０秒）で外部拡散領域を調
整することによって、ワードゲートのエッジからＮ+注
入領域２０４のエッジまでで定義されるチャネル長が、
約３０〜５０ｎｍ（電子の平均自由工程の３〜４倍）に
設計される。
【００３０】その後、乾式の化学的等方性エッチングに
よって、除去可能なサイドウォールスペーサ２４３が徐
々に除去される。この段階での典型的なエッチング環境
はＨＢｒ／ＣＬ2／Ｏ2である。緩衝フッ化水素酸によっ
て、窒化膜上の露出された酸化シリコン膜が徐々に食刻
される。図６Ｃに示される積層膜ＯＮＯ２３０内の頂部
酸化膜に代わって、ＣＶＤによって約４〜６ｎｍの新し
い酸化シリコン膜２４４が堆積される。頂部酸化膜の品
質を高めるために、頂部膜が堆積された後に熱酸化が加
えられる。
よって、除去可能なサイドウォールスペーサ２４３が徐
々に除去される。この段階での典型的なエッチング環境
はＨＢｒ／ＣＬ2／Ｏ2である。緩衝フッ化水素酸によっ
て、窒化膜上の露出された酸化シリコン膜が徐々に食刻
される。図６Ｃに示される積層膜ＯＮＯ２３０内の頂部
酸化膜に代わって、ＣＶＤによって約４〜６ｎｍの新し
い酸化シリコン膜２４４が堆積される。頂部酸化膜の品
質を高めるために、頂部膜が堆積された後に熱酸化が加
えられる。
【００３１】変形例としては、除去可能なサイドウォー
ルスペーサ２３４の除去の前に、ＲＩＥによって酸化膜
−窒化膜の露光された頂部２層がエッチングされる。次
に、頂部酸化膜を改質するために、ＣＶＤおよび連続的
な熱酸化によって約４〜６ｎｍの新しい酸化膜が堆積さ
れる。ウェットな二酸化環境内での約８５９〜９００℃
で２０分の前記酸化プロセス中に、図６Ｄに２４４で示
されるように、ｎ+注入領域上の窒化膜除去領域上に約
２０ｎｍの酸化膜が追加的に形成される。この厚い酸化
膜が、制御ゲート２４０とビット拡散領域２０４との間
の接続静電容量を低減する。
ルスペーサ２３４の除去の前に、ＲＩＥによって酸化膜
−窒化膜の露光された頂部２層がエッチングされる。次
に、頂部酸化膜を改質するために、ＣＶＤおよび連続的
な熱酸化によって約４〜６ｎｍの新しい酸化膜が堆積さ
れる。ウェットな二酸化環境内での約８５９〜９００℃
で２０分の前記酸化プロセス中に、図６Ｄに２４４で示
されるように、ｎ+注入領域上の窒化膜除去領域上に約
２０ｎｍの酸化膜が追加的に形成される。この厚い酸化
膜が、制御ゲート２４０とビット拡散領域２０４との間
の接続静電容量を低減する。
【００３２】ワードポリシリコン２４５と頂部窒化膜２
３２の高さの和よりもわずかに厚い、およそ３００ｎｍ
のポリシリコン膜が堆積されて、エッチングストッパと
して窒化膜を用いたＣＭＰが実行される。次に、充填さ
れたポリシリコン膜２４０が、垂直、異方向性反応イオ
ンエッチングによって、約５０ｎｍへこまされる。次
に、約１０ｎｍの薄いチタンあるいはコバルトが堆積さ
れてシリサイド化が実行される。シリサイド膜２４１は
制御ゲート抵抗を低減するためのものである。２３６に
よって図示されるように、ＣＶＤによる二酸化シリコン
の堆積およびＣＭＰが再度実行される。この時点でのデ
バイスの断面が図６Ｃおよび６Ｄに示される。
３２の高さの和よりもわずかに厚い、およそ３００ｎｍ
のポリシリコン膜が堆積されて、エッチングストッパと
して窒化膜を用いたＣＭＰが実行される。次に、充填さ
れたポリシリコン膜２４０が、垂直、異方向性反応イオ
ンエッチングによって、約５０ｎｍへこまされる。次
に、約１０ｎｍの薄いチタンあるいはコバルトが堆積さ
れてシリサイド化が実行される。シリサイド膜２４１は
制御ゲート抵抗を低減するためのものである。２３６に
よって図示されるように、ＣＶＤによる二酸化シリコン
の堆積およびＣＭＰが再度実行される。この時点でのデ
バイスの断面が図６Ｃおよび６Ｄに示される。
【００３３】次に、Ｈ3ＰＯ4あるいは乾式の化学的エッ
チングによって、窒化膜２３２が選択的にエッチングさ
れる。約１５０〜２００ｎｍの厚さを有するポリシリコ
ン膜２４８がＣＶＤによって堆積される。通常のフォト
レジストおよびＲＩＥプロセスによって、当該ポリシリ
コン膜および下層のワードゲートポリシリコン２４５が
加工される。この時点での構造が図６Ｄに示される。
チングによって、窒化膜２３２が選択的にエッチングさ
れる。約１５０〜２００ｎｍの厚さを有するポリシリコ
ン膜２４８がＣＶＤによって堆積される。通常のフォト
レジストおよびＲＩＥプロセスによって、当該ポリシリ
コン膜および下層のワードゲートポリシリコン２４５が
加工される。この時点での構造が図６Ｄに示される。
【００３４】隣接するワード線ゲートを結合することに
よって、ポリシリコン膜２４８がワード線ワイヤとして
機能する。最終的なメモリセルがこの時点で完成され
る。シート抵抗を低減するために、当該ワードポリシリ
コン膜は、チタンあるいはコバルトでシリサイド化され
る。メモリセルの典型的な平面図が図４Ｇに示される。
浅溝分離領域が領域２０９によって提供される。これら
の臨界寸法が、臨界寸法が低減されるような技術で決定
されることが理解される。
よって、ポリシリコン膜２４８がワード線ワイヤとして
機能する。最終的なメモリセルがこの時点で完成され
る。シート抵抗を低減するために、当該ワードポリシリ
コン膜は、チタンあるいはコバルトでシリサイド化され
る。メモリセルの典型的な平面図が図４Ｇに示される。
浅溝分離領域が領域２０９によって提供される。これら
の臨界寸法が、臨界寸法が低減されるような技術で決定
されることが理解される。
【００３５】前述の実施例においては、本発明のメモリ
集積度を高めるために、２つの用法が組み合わされてい
た。第１の用法では、できるだけ多くのセル要素を共有
することによって、集積度が２倍より大きい。１つのワ
ード選択ゲートが２つの窒化膜蓄積領域間で共有され、
制御ゲート線と同じソース線／ビット線が接合セル間で
共有される。第２の用法では、複数の閾値が制御ゲート
下の窒化物領域に記憶され、各閾値間のマージンを適正
に保ちながら、高集積度アレイを可能にする多準位の感
知およびプログラムを実現するために、所定の電圧およ
び制御条件が開発されている。
集積度を高めるために、２つの用法が組み合わされてい
た。第１の用法では、できるだけ多くのセル要素を共有
することによって、集積度が２倍より大きい。１つのワ
ード選択ゲートが２つの窒化膜蓄積領域間で共有され、
制御ゲート線と同じソース線／ビット線が接合セル間で
共有される。第２の用法では、複数の閾値が制御ゲート
下の窒化物領域に記憶され、各閾値間のマージンを適正
に保ちながら、高集積度アレイを可能にする多準位の感
知およびプログラムを実現するために、所定の電圧およ
び制御条件が開発されている。
【００３６】多準位記憶用の動作方法 以下に詳述される手順は、２ビット以上の多準位記憶ば
かりでなく、制御ゲート下の窒化物領域内に記憶される
ための、Ｖt-hiおよびＶt-lowがそれぞれ閾値電圧の最
高値および最低値であるような単一ビット／２準位記憶
用法にも適用される。メモリセルのデュアルビット性
は、単一のワードゲートに組み合わされた２つの窒化物
領域の関連およびセル間のソースおよびドレイン領域の
互換性に由来する。当該セル構造はサイドウォール堆積
プロセスによって得られ、製造および動作の概念は、ス
テップスプリット・バリスティックトランジスタおよび
／あるいはプレーナースプリットゲート・バリスティッ
クトランジスタのどちらにも適用することができる。ス
テップスプリットおよびプレーナーバリスティックトラ
ンジスタは、低いプログラミング電力、高速プログラミ
ング、および薄い酸化膜を有する。
かりでなく、制御ゲート下の窒化物領域内に記憶される
ための、Ｖt-hiおよびＶt-lowがそれぞれ閾値電圧の最
高値および最低値であるような単一ビット／２準位記憶
用法にも適用される。メモリセルのデュアルビット性
は、単一のワードゲートに組み合わされた２つの窒化物
領域の関連およびセル間のソースおよびドレイン領域の
互換性に由来する。当該セル構造はサイドウォール堆積
プロセスによって得られ、製造および動作の概念は、ス
テップスプリット・バリスティックトランジスタおよび
／あるいはプレーナースプリットゲート・バリスティッ
クトランジスタのどちらにも適用することができる。ス
テップスプリットおよびプレーナーバリスティックトラ
ンジスタは、低いプログラミング電力、高速プログラミ
ング、および薄い酸化膜を有する。
【００３７】プレーナースプリットゲートバリスティッ
クトランジスタアレイの断面が図７Ｂに示される。ワー
ドゲート３４０、３４１、および３４２は全て第１準位
ポリシリコン内に形成され、相互に接続されてワード線
３５０を形成する。ワードゲート３４０、３４１、およ
び３４２の両サイド上に堆積される一対のサイドウォー
ルの下にＯＮＯが形成される。各サイドウォール下のＯ
ＮＯ膜内の窒化膜は、電子メモリ用の事実上の領域であ
る。これらの窒化物領域は、図７Ｂおよび７Ｃの３１
０、３１１、３１２、３１３、３１４、３１５である。
周辺復号化回路を単純にするために、プロセス実施例
３、および間隙充填材料２４７が導電体であるような実
施例１および２によって単一制御ゲート３３０、３３
１、３３２、３３３を形成することにより、同じ拡散領
域を共有する２つのサイドウォール制御ゲートが結合さ
れる。１つの拡散領域を共有する２つのサイドウォール
ゲートがお互いに隔離される（間隙充填材料が絶縁材で
ある）ようなプロセス実施例１および２の場合には、メ
モリアレイのワイヤアウトサイドでこれら２つのゲート
を電気的に接続することが実現可能である。個別のサイ
ドウォールゲートを制御ゲートとしてメモリアレイを操
作することも可能だが、周辺論理回路は、高集積度メモ
リの利点を損なうような、さらなる負担となるであろ
う。
クトランジスタアレイの断面が図７Ｂに示される。ワー
ドゲート３４０、３４１、および３４２は全て第１準位
ポリシリコン内に形成され、相互に接続されてワード線
３５０を形成する。ワードゲート３４０、３４１、およ
び３４２の両サイド上に堆積される一対のサイドウォー
ルの下にＯＮＯが形成される。各サイドウォール下のＯ
ＮＯ膜内の窒化膜は、電子メモリ用の事実上の領域であ
る。これらの窒化物領域は、図７Ｂおよび７Ｃの３１
０、３１１、３１２、３１３、３１４、３１５である。
周辺復号化回路を単純にするために、プロセス実施例
３、および間隙充填材料２４７が導電体であるような実
施例１および２によって単一制御ゲート３３０、３３
１、３３２、３３３を形成することにより、同じ拡散領
域を共有する２つのサイドウォール制御ゲートが結合さ
れる。１つの拡散領域を共有する２つのサイドウォール
ゲートがお互いに隔離される（間隙充填材料が絶縁材で
ある）ようなプロセス実施例１および２の場合には、メ
モリアレイのワイヤアウトサイドでこれら２つのゲート
を電気的に接続することが実現可能である。個別のサイ
ドウォールゲートを制御ゲートとしてメモリアレイを操
作することも可能だが、周辺論理回路は、高集積度メモ
リの利点を損なうような、さらなる負担となるであろ
う。
【００３８】窒化物領域３１１および３１２は制御ゲー
ト３３１を共有し、窒化物領域３１３および３１４は制
御ゲート３３２を共有する。メモリセル３０１は、ソー
ス拡散領域３２１およびビット拡散領域３２２を有し、
そのソース拡散領域とビット拡散領域との間に連続する
３つのゲート、すなわち下層に窒化物領域３１２を具備
する制御ゲート３３１、ワードゲート３４１、および下
層に窒化物領域３１３を具備する他方の制御ゲート３３
２を有するように説明することができる。ワードゲート
３４１は単純論理オン／オフスイッチであり、制御ゲー
トは、読み出し中の選択された窒化物領域の電圧状態を
個別に出力することを可能にする。同じワードゲートを
共有する２つの窒化物蓄積領域は、本明細書において以
下「窒化物蓄積領域ペア」と表現される。単一メモリセ
ル３０１内では、窒化物蓄積領域ペア内の１つの窒化物
蓄積領域３１３が、読み出しアクセスあるいはプログラ
ム動作のために選択される。「選択された窒化物蓄積領
域」３１３とは、選択された窒化膜ペアのうちの選択さ
れた窒化物領域のことである。「選択されない窒化物蓄
積領域」３１２とは、選択された窒化物蓄積領域ペアの
うちの選択されない窒化物蓄積領域のことである。「近
位隣接窒化物蓄積領域」３１１および３１４とは、選択
されたメモリセル３０１に最も隣接するような選択され
ないメモリセル内の窒化膜充填ペアの窒化物蓄積領域の
ことである。「遠位の選択されない隣接窒化物蓄積領
域」３１０および３１５とは、同一の選択されない隣接
メモリセル窒化物蓄積領域ペア内の隣の選択されない隣
接窒化物蓄積領域の反対側の窒化物蓄積領域のことであ
る。さらに、選択されたメモリセルの「ソース」拡散領
域３２１は、選択された窒化物蓄積領域からの２つのメ
モリセル拡散領域であり、選択された窒化物蓄積領域に
最も接近した接合部は、「ビット」拡散領域３２２と呼
ばれる。
ト３３１を共有し、窒化物領域３１３および３１４は制
御ゲート３３２を共有する。メモリセル３０１は、ソー
ス拡散領域３２１およびビット拡散領域３２２を有し、
そのソース拡散領域とビット拡散領域との間に連続する
３つのゲート、すなわち下層に窒化物領域３１２を具備
する制御ゲート３３１、ワードゲート３４１、および下
層に窒化物領域３１３を具備する他方の制御ゲート３３
２を有するように説明することができる。ワードゲート
３４１は単純論理オン／オフスイッチであり、制御ゲー
トは、読み出し中の選択された窒化物領域の電圧状態を
個別に出力することを可能にする。同じワードゲートを
共有する２つの窒化物蓄積領域は、本明細書において以
下「窒化物蓄積領域ペア」と表現される。単一メモリセ
ル３０１内では、窒化物蓄積領域ペア内の１つの窒化物
蓄積領域３１３が、読み出しアクセスあるいはプログラ
ム動作のために選択される。「選択された窒化物蓄積領
域」３１３とは、選択された窒化膜ペアのうちの選択さ
れた窒化物領域のことである。「選択されない窒化物蓄
積領域」３１２とは、選択された窒化物蓄積領域ペアの
うちの選択されない窒化物蓄積領域のことである。「近
位隣接窒化物蓄積領域」３１１および３１４とは、選択
されたメモリセル３０１に最も隣接するような選択され
ないメモリセル内の窒化膜充填ペアの窒化物蓄積領域の
ことである。「遠位の選択されない隣接窒化物蓄積領
域」３１０および３１５とは、同一の選択されない隣接
メモリセル窒化物蓄積領域ペア内の隣の選択されない隣
接窒化物蓄積領域の反対側の窒化物蓄積領域のことであ
る。さらに、選択されたメモリセルの「ソース」拡散領
域３２１は、選択された窒化物蓄積領域からの２つのメ
モリセル拡散領域であり、選択された窒化物蓄積領域に
最も接近した接合部は、「ビット」拡散領域３２２と呼
ばれる。
【００３９】本発明では、一組の窒化物蓄積領域から一
方の窒化物蓄積領域の働きを消去するために、制御ゲー
ト電圧が操作される。制御ゲート電圧の３つの状態、す
なわち「オーバーライド（over-ride）」、「エクスプ
レス（express）」、および「抑止（suppress）」があ
る。制御ゲート電圧状態は、ワード線電圧の合計が２．
０Ｖになり、「ビット」拡散領域電圧が０Ｖであり、か
つ「ソース」拡散領域電圧の合計が１．２Ｖになるよう
に説明される。与えられた電圧は、プロセス技術の特徴
に基づく多数の適用可能例のうちの１例であり、いかな
る限定でもないということが理解されなければならな
い。オーバーライド状態では、制御ゲート下のチャネル
が窒化物領域内に蓄積された電荷に関わらず導電化され
るように、Ｖ（ＣＧ）が高電圧（〜５Ｖ）まで高められ
る。エクスプレス状態では、制御ゲート電圧が約Ｖt-hi
（２．０Ｖ）まで高められ、制御ゲート下のチャネル
は、窒化物領域のプログラム状態に依存して導電化され
るであろう。抑止モードでは、下層のチャネルの導電化
を抑止するために、制御ゲートが０Ｖに設定される。
方の窒化物蓄積領域の働きを消去するために、制御ゲー
ト電圧が操作される。制御ゲート電圧の３つの状態、す
なわち「オーバーライド（over-ride）」、「エクスプ
レス（express）」、および「抑止（suppress）」があ
る。制御ゲート電圧状態は、ワード線電圧の合計が２．
０Ｖになり、「ビット」拡散領域電圧が０Ｖであり、か
つ「ソース」拡散領域電圧の合計が１．２Ｖになるよう
に説明される。与えられた電圧は、プロセス技術の特徴
に基づく多数の適用可能例のうちの１例であり、いかな
る限定でもないということが理解されなければならな
い。オーバーライド状態では、制御ゲート下のチャネル
が窒化物領域内に蓄積された電荷に関わらず導電化され
るように、Ｖ（ＣＧ）が高電圧（〜５Ｖ）まで高められ
る。エクスプレス状態では、制御ゲート電圧が約Ｖt-hi
（２．０Ｖ）まで高められ、制御ゲート下のチャネル
は、窒化物領域のプログラム状態に依存して導電化され
るであろう。抑止モードでは、下層のチャネルの導電化
を抑止するために、制御ゲートが０Ｖに設定される。
【００４０】表１は、選択された窒化物領域３１３の読
み出し中の電圧である。
み出し中の電圧である。
【００４１】
【表１】
【００４２】閾値電圧がわずかに負の場合、わずかに負
の制御ゲート電圧（約−０．７Ｖ）で窒化膜閾値領域を
抑止することができる。
の制御ゲート電圧（約−０．７Ｖ）で窒化膜閾値領域を
抑止することができる。
【００４３】図３Ｃに示される窒化物領域３１３の読み
出し動作中、ソース線３２１は、ある中間の電圧（〜
１．２Ｖ）に設定されることができ、ビット線３２２は
あらかじめ０Ｖに設定されてよい。さらに、選択された
窒化物蓄積領域から読み出すためには、次の条件が満た
されなければならない：１）ワード選択ゲート電圧が０
Ｖから、ワード選択ゲートの閾値電圧（Ｖt-wl＝０．５
Ｖ）とソース電圧（１．２Ｖ）との合計よりも大きな増
加分である電圧（２．５Ｖ）まで高められなければなら
ない、および２）選択された窒化物蓄積領域上の制御ゲ
ートの電圧がＶt-hi（「エクスプレス」）に近くなけれ
ばならない。選択されない窒化物蓄積領域上の制御ゲー
トの電圧は、ソース電圧＋Ｖt-hi（「オーバーライ
ド」）より大きくなければならない。選択されない隣接
窒化物蓄積領域上の制御ゲートの電圧は、ゼロ（「抑
止」）でなければならない。シリアルあるいはパラレル
読み出しのそれぞれにおいて、窒化物蓄積領域３１３の
閾値電圧に対応するバイナリ値を決定するために、ビッ
ト拡散領域３２２の電圧がセンス増幅器によって監視さ
れ、切換え可能な基準電圧、あるいはそれぞれ異なる基
準電圧を有する複数のセンス増幅器と比較される。つま
り、選択されたメモリセル内の選択されない窒化物領域
をオーバーライドし、次に隣接セルの選択されない窒化
物領域を抑止することによって、個々の選択された窒化
物領域の閾値状態が決定される。
出し動作中、ソース線３２１は、ある中間の電圧（〜
１．２Ｖ）に設定されることができ、ビット線３２２は
あらかじめ０Ｖに設定されてよい。さらに、選択された
窒化物蓄積領域から読み出すためには、次の条件が満た
されなければならない：１）ワード選択ゲート電圧が０
Ｖから、ワード選択ゲートの閾値電圧（Ｖt-wl＝０．５
Ｖ）とソース電圧（１．２Ｖ）との合計よりも大きな増
加分である電圧（２．５Ｖ）まで高められなければなら
ない、および２）選択された窒化物蓄積領域上の制御ゲ
ートの電圧がＶt-hi（「エクスプレス」）に近くなけれ
ばならない。選択されない窒化物蓄積領域上の制御ゲー
トの電圧は、ソース電圧＋Ｖt-hi（「オーバーライ
ド」）より大きくなければならない。選択されない隣接
窒化物蓄積領域上の制御ゲートの電圧は、ゼロ（「抑
止」）でなければならない。シリアルあるいはパラレル
読み出しのそれぞれにおいて、窒化物蓄積領域３１３の
閾値電圧に対応するバイナリ値を決定するために、ビッ
ト拡散領域３２２の電圧がセンス増幅器によって監視さ
れ、切換え可能な基準電圧、あるいはそれぞれ異なる基
準電圧を有する複数のセンス増幅器と比較される。つま
り、選択されたメモリセル内の選択されない窒化物領域
をオーバーライドし、次に隣接セルの選択されない窒化
物領域を抑止することによって、個々の選択された窒化
物領域の閾値状態が決定される。
【００４４】電子が酸化膜を貫通して窒化膜上に注入さ
れるバリスティックチャネルのホットエレクトロン注入
用に、電子が高いソースドレイン電位によって励起され
る。プログラムされた閾値電圧の大きさは、ソースドレ
イン電位およびプログラム時間によって制御される。表
２は、選択された窒化物領域３１３に対して複数の閾値
電圧をプログラムするための電圧を示す。これらの電圧
は、単にプログラム方法の説明をするための例であっ
て、いかなる限定でもない。表２Ａでは、窒化物蓄積領
域３１２および３１３をオーバーライドするために、選
択されたメモリセル３０１に関連する制御ゲート３３
１、３３２が高電圧（５Ｖ）まで高められる。
れるバリスティックチャネルのホットエレクトロン注入
用に、電子が高いソースドレイン電位によって励起され
る。プログラムされた閾値電圧の大きさは、ソースドレ
イン電位およびプログラム時間によって制御される。表
２は、選択された窒化物領域３１３に対して複数の閾値
電圧をプログラムするための電圧を示す。これらの電圧
は、単にプログラム方法の説明をするための例であっ
て、いかなる限定でもない。表２Ａでは、窒化物蓄積領
域３１２および３１３をオーバーライドするために、選
択されたメモリセル３０１に関連する制御ゲート３３
１、３３２が高電圧（５Ｖ）まで高められる。
【００４５】
【表２Ａ】
【００４６】所望の閾値のプログラムはビット拡散領域
３２２によって決定される。２．０Ｖ、１．６Ｖ、およ
び１．２Ｖの閾値をプログラムするために、ビット拡散
領域３２２がそれぞれ５Ｖ、４．５Ｖ、および４．０Ｖ
に固定される。ワード線３５０の電位がワードゲート３
４１の閾値近くに高められた時に、高エネルギの電子が
チャネル内に放出されて、注入が始まる。隣接するメモ
リセル内でのプログラムを防止するために、遠位の隣接
制御ゲートは０Ｖに設定されるので、隣接メモリセルの
チャネル内には電子が存在しないであろう。つまり、当
該高集積度メモリアレイ用のビット拡散領域の電位制御
によって、多準位閾値プログラムが達成される。例え
ば、１．２Ｖ、１．６Ｖ、および２．０Ｖをプログラム
するために、それぞれ４．５Ｖ、５Ｖ、および５．５Ｖ
にワード線電圧を変更することによって複数の閾値をプ
ログラムすることもできる。
３２２によって決定される。２．０Ｖ、１．６Ｖ、およ
び１．２Ｖの閾値をプログラムするために、ビット拡散
領域３２２がそれぞれ５Ｖ、４．５Ｖ、および４．０Ｖ
に固定される。ワード線３５０の電位がワードゲート３
４１の閾値近くに高められた時に、高エネルギの電子が
チャネル内に放出されて、注入が始まる。隣接するメモ
リセル内でのプログラムを防止するために、遠位の隣接
制御ゲートは０Ｖに設定されるので、隣接メモリセルの
チャネル内には電子が存在しないであろう。つまり、当
該高集積度メモリアレイ用のビット拡散領域の電位制御
によって、多準位閾値プログラムが達成される。例え
ば、１．２Ｖ、１．６Ｖ、および２．０Ｖをプログラム
するために、それぞれ４．５Ｖ、５Ｖ、および５．５Ｖ
にワード線電圧を変更することによって複数の閾値をプ
ログラムすることもできる。
【００４７】他の適用可能なプログラム方法は、異なる
閾値を得るために制御ゲート電圧を変更するものであ
る。多準位が制御ゲート電圧によって得られるものであ
るならば、選択されたメモリセル３０１内の選択されな
い制御ゲート３３１は、窒化物領域３１２をオーバーラ
イドするために５Ｖにまで高めて設定されるであろう。
閾値電位１．２Ｖ、１．６Ｖ、および２．０Ｖを得るた
めに、選択された窒化物領域３１３上の制御ゲート３３
２は、それぞれ４．５Ｖ、５Ｖ、および５．５Ｖに変更
されるだろう。
閾値を得るために制御ゲート電圧を変更するものであ
る。多準位が制御ゲート電圧によって得られるものであ
るならば、選択されたメモリセル３０１内の選択されな
い制御ゲート３３１は、窒化物領域３１２をオーバーラ
イドするために５Ｖにまで高めて設定されるであろう。
閾値電位１．２Ｖ、１．６Ｖ、および２．０Ｖを得るた
めに、選択された窒化物領域３１３上の制御ゲート３３
２は、それぞれ４．５Ｖ、５Ｖ、および５．５Ｖに変更
されるだろう。
【００４８】多準位プログラム用に説明された電圧条件
に対する第４のプログラム方法が表２Ｂに示されてお
り、選択された制御ゲート電圧はビット電圧に一致し、
それぞれＶd＝５Ｖ、４．５Ｖ、４．０ＶとＶcg＝５
Ｖ、４．５Ｖ、４．０Ｖである。
に対する第４のプログラム方法が表２Ｂに示されてお
り、選択された制御ゲート電圧はビット電圧に一致し、
それぞれＶd＝５Ｖ、４．５Ｖ、４．０ＶとＶcg＝５
Ｖ、４．５Ｖ、４．０Ｖである。
【００４９】
【表２Ｂ】
【００５０】プログラム電流が低いために、かつ前述の
プログラミング構成によって、並列動作で同じワード線
上の複数のセルをプログラムすることができる。さら
に、ビット拡散領域あるいは制御ゲートのプログラム方
法が用いられる場合には、周辺の復号化回路によって、
複数の閾値が同時にプログラムされることもできる。し
かしながら、適当な絶縁性を得るためには、選択された
メモリセルが、それらの間に２つ以上ものメモリセルを
具備しなければならないことに注意しなければならな
い。また、多準位動作のために必要な狭いＶt範囲を得
るために、読み出し動作と類似のプログラム確認サイク
ルによって、プログラムの間中、閾値電圧が定期的に検
査されなければならない。本発明におけるバリスティッ
ク短チャネルサイドウォールＭＯＮＯＳ用のプログラム
確認は、プログラム電圧が極めて低く、読み出し電圧条
件に非常に似ているので、従来の浮遊ゲートおよびＭＯ
ＮＯＳメモリよりも単純である。
プログラミング構成によって、並列動作で同じワード線
上の複数のセルをプログラムすることができる。さら
に、ビット拡散領域あるいは制御ゲートのプログラム方
法が用いられる場合には、周辺の復号化回路によって、
複数の閾値が同時にプログラムされることもできる。し
かしながら、適当な絶縁性を得るためには、選択された
メモリセルが、それらの間に２つ以上ものメモリセルを
具備しなければならないことに注意しなければならな
い。また、多準位動作のために必要な狭いＶt範囲を得
るために、読み出し動作と類似のプログラム確認サイク
ルによって、プログラムの間中、閾値電圧が定期的に検
査されなければならない。本発明におけるバリスティッ
ク短チャネルサイドウォールＭＯＮＯＳ用のプログラム
確認は、プログラム電圧が極めて低く、読み出し電圧条
件に非常に似ているので、従来の浮遊ゲートおよびＭＯ
ＮＯＳメモリよりも単純である。
【００５１】消去中の窒化物領域からの電子の除去は、
窒化物領域から拡散領域へのホットホール注入による
か、あるいは窒化物領域から制御ゲートへのＦ−Ｎトン
ネリングによってなされる。ホットホール注入では、基
板がアース接地され、拡散領域が５Ｖに設定され、かつ
−５Ｖが制御ゲートに給電される。Ｆ−Ｎトンネリング
では、−３．５Ｖが基板と拡散領域の両方に給電され、
５Ｖが制御ゲートに給電される。窒化物領域の障壁は同
時に除去されなければならない。単一窒化物領域は除去
されることができない。
窒化物領域から拡散領域へのホットホール注入による
か、あるいは窒化物領域から制御ゲートへのＦ−Ｎトン
ネリングによってなされる。ホットホール注入では、基
板がアース接地され、拡散領域が５Ｖに設定され、かつ
−５Ｖが制御ゲートに給電される。Ｆ−Ｎトンネリング
では、−３．５Ｖが基板と拡散領域の両方に給電され、
５Ｖが制御ゲートに給電される。窒化物領域の障壁は同
時に除去されなければならない。単一窒化物領域は除去
されることができない。
【００５２】読み出しの好ましい実施例 各窒化物領域内の２ビット多準位記憶用の読み出し動作
が、０．２５μプロセス用のシミュレーションに基づい
て説明される。図８Ａは、メモリセルおよび窒化物蓄積
領域３１３の読み出し用の電圧条件を示す。記憶された
４つの準位の閾値電圧は「１１」、「１０」、「０
１」、および「００」状態用に、それぞれ０．８Ｖ、
１．２Ｖ、１．６Ｖ、および２．０Ｖである。このこと
が図８Ｂに示される。ワード選択ゲート用の閾値電圧は
０．５Ｖである。読み出し中、ソース電圧は１．２Ｖに
固定される。選択されない窒化物蓄積領域上の制御ゲー
トは、全ての可能な閾値状態をオーバーライドするよう
な５Ｖに設定され、選択された窒化物蓄積領域上の制御
ゲートは、全ての可能な閾値状態の最高閾値電圧である
２．０Ｖに設定される。その他の制御ゲートは全てゼロ
に設定されて、ビット接合部はあらかじめゼロに設定さ
れる。ワード線は０Ｖから１．０Ｖに高められて、ビッ
ト接合部が監視される。
が、０．２５μプロセス用のシミュレーションに基づい
て説明される。図８Ａは、メモリセルおよび窒化物蓄積
領域３１３の読み出し用の電圧条件を示す。記憶された
４つの準位の閾値電圧は「１１」、「１０」、「０
１」、および「００」状態用に、それぞれ０．８Ｖ、
１．２Ｖ、１．６Ｖ、および２．０Ｖである。このこと
が図８Ｂに示される。ワード選択ゲート用の閾値電圧は
０．５Ｖである。読み出し中、ソース電圧は１．２Ｖに
固定される。選択されない窒化物蓄積領域上の制御ゲー
トは、全ての可能な閾値状態をオーバーライドするよう
な５Ｖに設定され、選択された窒化物蓄積領域上の制御
ゲートは、全ての可能な閾値状態の最高閾値電圧である
２．０Ｖに設定される。その他の制御ゲートは全てゼロ
に設定されて、ビット接合部はあらかじめゼロに設定さ
れる。ワード線は０Ｖから１．０Ｖに高められて、ビッ
ト接合部が監視される。
【００５３】ビット接合部の感知結果は図８Ｃに示され
るようなカーブを生じる。窒化物蓄積領域３１３からの
読み出し中のビット線電圧感知カーブ７１、７３、７
５、および７７が、それぞれ異なる閾値０．８Ｖ、１．
２Ｖ、１．６Ｖ、および２．０Ｖと対応して示される。
電圧カーブから、それぞれの状態間の電圧差が、感知マ
ージンに良好な約３００ｍＶであることが解る。シミュ
レーションはまた、選択されないセルの状態が、図８Ｃ
のビット接合部電圧カーブで変化を示さないことも裏付
ける。
るようなカーブを生じる。窒化物蓄積領域３１３からの
読み出し中のビット線電圧感知カーブ７１、７３、７
５、および７７が、それぞれ異なる閾値０．８Ｖ、１．
２Ｖ、１．６Ｖ、および２．０Ｖと対応して示される。
電圧カーブから、それぞれの状態間の電圧差が、感知マ
ージンに良好な約３００ｍＶであることが解る。シミュ
レーションはまた、選択されないセルの状態が、図８Ｃ
のビット接合部電圧カーブで変化を示さないことも裏付
ける。
【００５４】本発明は、超短チャネルを伴ない、下層に
ＯＮＯ窒化膜蓄積記憶領域を有するダブルサイドウォー
ル制御ゲートを形成するための方法を提供する。拡張モ
ードチャネルは３５ｎｍ位であり、サイドウォールスペ
ーサによって限定される。自己整合による二酸化シリコ
ンの充填技術によって、ワードゲート間の絶縁が形成さ
れる。化学機械的研磨を用いる自己整合技術によって、
ポリシリコン制御ゲートが形成される。本発明のプロセ
スは、２つの実施例、すなわち、バリスティック注入を
有するプレーナー短チャネル構造、およびバリスティッ
ク注入を有するステップスプリットチャネル構造を含
む。第３の実施例は、制御ゲート形成後の隣接ワードゲ
ートの絶縁を提供する。
ＯＮＯ窒化膜蓄積記憶領域を有するダブルサイドウォー
ル制御ゲートを形成するための方法を提供する。拡張モ
ードチャネルは３５ｎｍ位であり、サイドウォールスペ
ーサによって限定される。自己整合による二酸化シリコ
ンの充填技術によって、ワードゲート間の絶縁が形成さ
れる。化学機械的研磨を用いる自己整合技術によって、
ポリシリコン制御ゲートが形成される。本発明のプロセ
スは、２つの実施例、すなわち、バリスティック注入を
有するプレーナー短チャネル構造、およびバリスティッ
ク注入を有するステップスプリットチャネル構造を含
む。第３の実施例は、制御ゲート形成後の隣接ワードゲ
ートの絶縁を提供する。
【００５５】本発明を好ましい実施例によって説明して
きたが、本発明の精神や範囲を逸脱することなく詳細や
形式上の変更が可能なことを当業者は理解するであろ
う。
きたが、本発明の精神や範囲を逸脱することなく詳細や
形式上の変更が可能なことを当業者は理解するであろ
う。
【００５６】
【発明の効果】本発明によって、高速低電圧バリスティ
ックプログラム、超短チャネル、超高集積度、デュアル
ビット多準位のフラッシュメモリが、２つまたは３つの
ポリシリコン・スプリット・ゲート・サイドウォール・
プロセスで実現される。
ックプログラム、超短チャネル、超高集積度、デュアル
ビット多準位のフラッシュメモリが、２つまたは３つの
ポリシリコン・スプリット・ゲート・サイドウォール・
プロセスで実現される。
【図１】 従来技術のＳＯＮＯＳ（シリコン−酸化膜−
窒化膜−酸化膜−シリコン）のデバイス構造である。
窒化膜−酸化膜−シリコン）のデバイス構造である。
【図２Ａ】 １００ｎｍのチャネル長のためにはソース
サイド注入が高電圧動作を必要とすることを証明するよ
うな、スプリットゲート浮遊ゲートトランジスタの実験
結果を示す図である。
サイド注入が高電圧動作を必要とすることを証明するよ
うな、スプリットゲート浮遊ゲートトランジスタの実験
結果を示す図である。
【図２Ｂ】 ４０ｎｍのチャネル長のためには、バリス
ティック注入動作が、はるかに低い電圧および／あるい
は、はるかに高速なプログラム速度で動作することを示
すような、スプリットゲート浮遊ゲートトランジスタの
実験結果を示す図である。
ティック注入動作が、はるかに低い電圧および／あるい
は、はるかに高速なプログラム速度で動作することを示
すような、スプリットゲート浮遊ゲートトランジスタの
実験結果を示す図である。
【図３Ａ】 超短バリスティックチャネルを有する従来
のダブルサイドウォールデュアルビットスプリット浮遊
ゲートセルの配列概要図である。
のダブルサイドウォールデュアルビットスプリット浮遊
ゲートセルの配列概要図である。
【図３Ｂ】 超短バリスティックチャネルを有する従来
のダブルサイドウォールデュアルビットスプリット浮遊
ゲートセルの配置断面図である。
のダブルサイドウォールデュアルビットスプリット浮遊
ゲートセルの配置断面図である。
【図４Ａ】 本発明のプロセスの、第１の好ましい実施
例の断面図である。
例の断面図である。
【図４Ｂ】 本発明のプロセスの、第１の好ましい実施
例の断面図である。
例の断面図である。
【図４Ｃ】 本発明のプロセスの、第１の好ましい実施
例の断面図である。
例の断面図である。
【図４Ｄ】 本発明のプロセスの、第１の好ましい実施
例の断面図である。
例の断面図である。
【図４Ｅ】 本発明のプロセスの、第１の好ましい実施
例の断面図である。
例の断面図である。
【図４Ｆ】 本発明のプロセスの、第１の好ましい実施
例の断面図である。
例の断面図である。
【図４Ｇ】 本発明の完成されたメモリセルの平面図で
ある。
ある。
【図５Ｂ】 本発明のプロセスの、第２の好ましい実施
例の断面図である。
例の断面図である。
【図５Ｃ】 本発明のプロセスの、第２の好ましい実施
例の断面図である。
例の断面図である。
【図５Ｆ】 本発明のプロセスの、第２の好ましい実施
例の断面図である。
例の断面図である。
【図６Ａ】 本発明のプロセスの、第３の好ましい実施
例の断面図である。
例の断面図である。
【図６Ｂ】 本発明のプロセスの、第３の好ましい実施
例の断面図である。
例の断面図である。
【図６Ｃ】 本発明のプロセスの、第３の好ましい実施
例の断面図である。
例の断面図である。
【図６Ｄ】 本発明のプロセスの、第３の好ましい実施
例の断面図である。
例の断面図である。
【図６Ｆ】 本発明のプロセスの、第３の好ましい実施
例の断面図である。
例の断面図である。
【図７Ａ】 本発明の配置概略図である。
【図７Ｂ】 本発明の断面図である。
【図７Ｃ】 本発明において読み出し中に必要とされる
電圧状態を示す。
電圧状態を示す。
【図８Ａ】 本発明における読み出し中の感知電圧曲線
を示す図である。
を示す図である。
【図８Ｂ】 本発明における読み出し中の感知電圧曲線
を示す図である。
を示す図である。
【図８Ｃ】 本発明における読み出し中の感知電圧曲線
を示す図である。
を示す図である。
２０２……ホウ素、２０３……Ｎドーパント、２０４…
…ｎ+注入領域、２２１、２３４……酸化シリコン膜、
２３５……酸化膜および／あるいは窒化膜、２４０……
サイドウォール制御ゲート、２４１……シリサイド層、
２４５……ポリシリコン、２４７……間隙充填材、２４
８……ポリシリコン膜
…ｎ+注入領域、２２１、２３４……酸化シリコン膜、
２３５……酸化膜および／あるいは窒化膜、２４０……
サイドウォール制御ゲート、２４１……シリサイド層、
２４５……ポリシリコン、２４７……間隙充填材、２４
８……ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小椋 正気 アメリカ合衆国 12590 ニューヨーク州、 ワッピンガー フォールズ、オールドホー プウェルロード 140 (72)発明者 トモコ オグラ アメリカ合衆国 12590 ニューヨーク州、 ワッピンガー フォールズ、オールドホー プウェルロード 140 (72)発明者 林 豊 茨城県つくば市梅園２丁目３番10号 Ｆターム(参考） 5F001 AA13 AB02 AC01 AC06 AD15 AD16 AD22 AE02 AE03 AE08 AF20 AG07 AG10 AG12 5F083 EP18 EP22 EP62 EP67 ER02 ER11 ER18 ER30 JA04 JA35 JA39 KA01 MA04 MA19 PR03 PR09 PR29 PR36 PR40 ZA21 5F101 BA45 BB02 BC01 BC11 BD05 BD06 BD14 BE02 BE05 BE07 BF05 BH09 BH14 BH19
Claims (86)
- 【請求項１】 半導体基板の表面上にゲートシリコン酸
化膜を形成すること、 前記ゲートシリコン酸化膜を覆うように第１のポリシリ
コン膜を堆積すること、 前記第１ポリシリコン膜を覆うように第１の窒化膜を堆
積すること、 ワードゲートが、その間に間隙が残るように形成される
ように、前記第１のポリシリコン膜および前記第１の窒
化膜をパターニングすること、 前記ワードゲートのサイドウォール上に第１の絶縁膜を
形成すること、 前記ワードゲートおよび前記ゲートシリコン酸化膜を覆
うようにスペーサ膜を堆積すること、 除去可能なスペーサが前記ワードゲートのサイドウォー
ル上に残るように、前記スペーサ膜を異方性エッチング
により除去すること、 浅いドープ領域を形成するために、前記除去可能なスペ
ーサをイオン打ち込みマスクとして機能させて、前記半
導体基板内にイオンを打ち込むこと、 その後に前記除去可能なスペーサを取り除くこと、 前記間隙内の前記半導体基板上に窒化物含有膜を堆積す
ること、 前記ワードゲートおよび前記窒化物含有膜上に第２のポ
リシリコン膜を堆積すること、 前記ワードゲートのサイドウォール上に、制御サイドウ
ォールスペーサゲートとなるポリシリコンスペーサが残
り、電荷が蓄積される窒化物領域を形成する窒化物含有
膜が前記制御サイドウォールスペーサゲートのそれぞれ
の下に形成されるように、前記第２のポリシリコン膜お
よび前記窒化物含有膜を異方性エッチングにより除去す
ること、 前記制御サイドウォールスペーサゲート上に第２の絶縁
膜を形成すること、ビット拡散領域を形成するために、
前記制御サイドウォールスペーサゲートを打ち込みマス
クとして機能させて、前記半導体基板内にイオンを打ち
込むこと、 前記２つのサイドワードゲート間の間隙を充填するよう
な間隙充填材で前記基板の表面を被覆すること、 前記間隙充填材料を平坦にすること、 その後に前記ワードゲート上の前記第１の窒化膜を除去
すること、およびＭＯＮＯＳメモリ素子の前記製造を完
了させるために、前記ワードゲート下で接続されるワー
ド線を形成するような第３のポリシリコン膜を、前記基
板上に堆積することを含むＭＯＮＯＳメモリデバイスの
製造方法。 - 【請求項２】 前記ゲートシリコン酸化膜が約５〜１０
ｎｍの厚さを有する請求項１の製造方法。 - 【請求項３】 前記第１のポリシリコン膜がＣＶＤによ
り約１５０〜２５０ｎｍの厚さにまで堆積される請求項
１の製造方法。 - 【請求項４】 前記第１の窒化膜がＣＶＤにより約５０
〜１００ｎｍの厚さにまで堆積される請求項１の製造方
法。 - 【請求項５】 前記第１の絶縁膜が、前記ワードゲート
のサイドウォールの表面を熱酸化して約５〜１０ｎｍの
厚さに形成されたシリコン酸化膜である請求項１の製造
方法。 - 【請求項６】 前記第１の絶縁膜が、ＣＶＤによって前
記ワードゲートのサイドウォール上に約５〜１０ｎｍの
厚さに堆積されたシリコン酸化膜である請求項１の製造
方法。 - 【請求項７】 前記第１の絶縁膜が、前記ワードゲート
のサイドウォール上に約５〜１０ｎｍの厚さに堆積され
たシリコン窒化膜である請求項１の製造方法。 - 【請求項８】 前記第１の絶縁膜が、前記ワードゲート
のサイドウォール上に、合わせて約５〜１０ｎｍの厚さ
に堆積されたシリコン酸化膜およびシリコン窒化膜であ
る請求項１の製造方法。 - 【請求項９】 前記スペーサ膜が、ポリシリコン、プラ
ズマ窒化膜、プラズマ酸化窒化膜、およびホウ素リンガ
ラス（ＢＰＳＧ）を含むグループ内のいずれかによって
構成され、約３０〜５０ｎｍの厚さである請求項１の製
造方法。 - 【請求項１０】 前記除去可能なスペーサを除去する段
階が乾式の化学的異法性エッチングを含む請求項１の製
造方法。 - 【請求項１１】 前記窒化物含有膜を堆積する段階が、
前記半導体基板上に、約３．６〜５．０ｎｍの厚さにま
で第１のシリコン酸化膜を成長させること、 前記第１のシリコン酸化膜上に、約２〜５ｎｍの厚さを
有するシリコン窒化膜を堆積すること、および前記シリ
コン窒化膜上に、約４〜８ｎｍの厚さを有する第２のシ
リコン酸化膜を堆積することを含む請求項１の製造方
法。 - 【請求項１２】 前記シリコン窒化膜を堆積する段階の
前に、前記第１のシリコン酸化膜を窒化することをさら
に含む請求項１の製造方法。 - 【請求項１３】 前記第２のポリシリコン膜が約３０〜
５０ｎｍの厚さを有する請求項１の製造方法。 - 【請求項１４】 前記第２のポリシリコン膜が約３０〜
５０ｎｍの厚さを有し、約６０〜１００ｎｍの厚さを有
するタングステンシリサイド層を堆積することをさらに
含み、前記第２のポリシリコン膜およびタングステンシ
リサイド層が共に前記制御サイドウォールスペーサゲー
トを形成する請求項１の製造方法。 - 【請求項１５】 前期第２の絶縁膜が、ＣＶＤによって
約１０ｎｍの厚さにまで堆積されたシリコン酸化膜を含
む請求項１の製造方法。 - 【請求項１６】 前記第２の絶縁膜が、ＣＶＤによって
約１０ｎｍの厚さにまで堆積されたシリコン窒化膜を含
む請求項１の製造方法。 - 【請求項１７】 前記制御サイドウォールスペーサゲー
トの下層部分にサイドウォール酸化膜スペーサを形成す
るために、前記第２の絶縁膜に異方性エッチングを施す
こと、およびその後に、前記制御サイドスペーサゲート
の上層部分および前記ビット拡散領域をシリサイド化す
ることをさらに含む請求項１の製造方法。 - 【請求項１８】 前記間隙充填材が、シリコン酸化膜お
よびホウ素リンガラス（ＢＰＳＧ）を含むグループのい
ずれかにより構成される請求項１の製造方法。 - 【請求項１９】 前記間隙充填材が伝導性材料を含み、
さらに前記伝導性材料を前記第１の窒化膜の表面下にへ
こませること、 前記へこまされた伝導性材料上にシリコン酸化膜を堆積
すること、および前記シリコン酸化膜を平坦にすること
を含み、 前記伝導性材料および下層の前記制御サイドウォールス
ペーサゲートが共に制御ゲートを形成する請求項１の製
造方法。 - 【請求項２０】 前記第３のポリシリコン膜が約１５０
〜２００ｎｍの厚さを有する請求項１の製造方法。 - 【請求項２１】 前記ワード線をシリサイド化すること
をさらに含む請求項１の製造方法。 - 【請求項２２】 半導体基板の表面上にゲートシリコン
酸化膜を形成すること、 前記ゲートシリコン酸化膜を覆うように第１のポリシリ
コン膜を堆積すること、 前記第１ポリシリコン膜を覆うように第１の窒化膜を堆
積すること、 ワードゲートが、その間に間隙が残るように形成される
ように、前記第１のポリシリコン膜および前記第１の窒
化膜をパターニングすること、 前記ワードゲートのサイドウォール上に第１の絶縁膜を
形成すること、 前記ワードゲートおよび前記ゲートシリコン酸化膜を覆
うようにスペーサ膜を堆積すること、 除去可能なスペーサが前記ワードゲートのサイドウォー
ル上に残るように、前記スペーサ膜を異方性エッチング
により除去すること、 前記半導体基板の１部を露出するために、前記ワードゲ
ートおよび前記除去可能なスペーサによって覆われない
部分の前記ゲートシリコン酸化膜をエッチングするこ
と、 前記半導体基板の露出部分をエッチングすることによ
り、前記基板に段差を形成すること、 浅いドープ領域を形成するために、前記除去可能なスペ
ーサをイオン打ち込みマスクとして機能させて、前記半
導体基板内にイオンを打ち込むこと、 その後に前記除去可能なスペーサを取り除くこと、 前記除去可能なポリシリコンスペーサ下のゲートシリコ
ン酸化膜を除去すること、 前記半導体基板上に酸化膜−窒化膜−酸化膜の積層膜を
形成すること、 前記ワードゲートおよび前記第２のゲートシリコン酸化
膜上に第２のポリシリコン膜を堆積すること、 前記ワードゲートのサイドウォール上に、サイドウォー
ル制御ゲートとなるポリシリコンスペーサが残り、電荷
が蓄積される窒化物領域を形成する酸化膜−窒化膜−酸
化膜の積層膜の窒化部分が前記サイドウォール制御ゲー
トのそれぞれの下に形成されるように、前記第２のポリ
シリコン膜および前記酸化膜−窒化膜−酸化膜の積層膜
を異方性エッチングにより除去すること、 前記制御サイドウォールスペーサゲート上に第２の絶縁
膜を形成すること、 ビット拡散領域を形成するために、前記制御サイドウォ
ールゲートを打ち込みマスクとして機能させて、前記半
導体基板内にイオンを打ち込むこと、 前記２つのサイドワードゲート間の間隙を充填するよう
な間隙充填材で前記基板の表面を被覆すること、 前記間隙充填材料を平坦にすること、 その後に前記ワードゲート上の前記第１の窒化膜を除去
すること、およびＭＯＮＯＳメモリ素子の前記製造を完
了させるために、前記ワードゲート下で接続されるワー
ド線を形成するような第３のポリシリコン膜を、前記基
板上に堆積することを含むステップスピリット構造ＭＯ
ＮＯＳメモリデバイスの製造方法。 - 【請求項２３】 前記第１のポリシリコン膜がＣＶＤに
より約１５０〜２５０ｎｍの厚さにまで堆積される請求
項２２の製造方法。 - 【請求項２４】 前記第１の窒化膜がＣＶＤにより約５
０〜１００ｎｍの厚さにまで堆積される請求項２２の製
造方法。 - 【請求項２５】 前記第１の絶縁膜が、前記ワードゲー
トのサイドウォールの表面を熱酸化して約５〜１０ｎｍ
の厚さに形成されたシリコン酸化膜である請求項２２の
製造方法。 - 【請求項２６】 前記ワードゲートのサイドウォール上
の第１の絶縁膜が約５〜１０ｎｍの厚さである請求項２
２の製造方法。 - 【請求項２７】 前記スペーサ膜が、ポリシリコン、プ
ラズマ窒化膜、プラズマ酸化窒化膜、およびホウ素リン
ガラス（ＢＰＳＧ）を含むグループ内のいずれかによっ
て構成され、約３０〜５０ｎｍの厚さである請求項２２
の製造方法。 - 【請求項２８】 前記除去可能なスペーサを除去する段
階が乾式の化学的異法性エッチングを含む請求項２２の
製造方法。 - 【請求項２９】 前記半導体基板に形成される段差が約
２０〜５０ｎｍの深さを有する請求項２２の製造方法。 - 【請求項３０】 前記除去可能なスペーサ下の前記ゲー
トシリコン酸化膜を除去する工程の後に、前記段差の角
を丸めることをさらに含む請求項２２の製造方法。 - 【請求項３１】 前記段差の角の丸め工程が、約１００
０〜１１００℃で、約６０秒間の高速熱焼きなましを含
む請求項３０の製造方法。 - 【請求項３２】 前記段差の角の丸め工程が、約９００
℃、約２００〜３００ｍトール圧の水素内での焼きなま
しを含む請求項３０の製造方法。 - 【請求項３３】 前記酸化膜−窒化膜−酸化膜の積層膜
が、 約３．６〜５．０ｎｍの厚さを有する第１のシリコン酸
化膜、 約２〜５ｎｍの厚さを有する第２のシリコン窒化膜、お
よび約４〜８ｎｍの厚さを有する第３のシリコン酸化膜
を含む請求項２２の製造方法。 - 【請求項３４】 前記第２のポリシリコン膜が約３０〜
５０ｎｍの厚さを有する請求項２２の製造方法。 - 【請求項３５】 前記第２のポリシリコン膜が約３０〜
５０ｎｍの厚さを有し、約６０〜１００ｎｍの厚さを有
するタングステンシリサイド層を堆積することをさらに
含み、前記第３のポリシリコン膜およびタングステンシ
リサイド層が共に前記制御サイドウォールゲートを形成
する請求項２２の製造方法。 - 【請求項３６】 前記第２の絶縁膜が、ＣＶＤによって
約１０ｎｍの厚さにまで堆積されたシリコン酸化膜を含
む請求項２２の製造方法。 - 【請求項３７】 前記第２の絶縁膜が、ＣＶＤによって
約１０ｎｍの厚さにまで堆積されたシリコン窒化膜を含
む請求項２２の製造方法。 - 【請求項３８】 前記制御サイドウォールスペーサゲー
トの下層部分にサイドウォール酸化膜スペーサを形成す
るために、前記第２の絶縁膜に異方性エッチングを施す
こと、およびその後に、前記制御サイドスペーサゲート
の上層部分および前記ビット拡散領域をシリサイド化す
ることをさらに含む請求項２２の製造方法。 - 【請求項３９】 前記間隙充填材が、シリコン酸化膜お
よびホウ素リンガラス（ＢＰＳＧ）を含むグループのい
ずれかにより構成される請求項２２の製造方法。 - 【請求項４０】 前記間隙充填材が伝導性材料を含み、
さらに前記伝導性材料を前記第１の窒化膜の表面下にへ
こませること、 前記へこまされた伝導性材料上にシリコン酸化膜を堆積
すること、および前記シリコン酸化膜を平坦にすること
を含み、 前記伝導性材料および下層の前記制御サイドウォールス
ペーサゲートが共に制御ゲートを形成する請求項２２の
製造方法。 - 【請求項４１】 前記第３のポリシリコン膜が約９０〜
１８０ｎｍの厚さを有する請求項２２の製造方法。 - 【請求項４２】 前記ワード線をシリサイド化すること
をさらに含む請求項２２の製造方法。 - 【請求項４３】 前記ワード線をシリサイド化すること
をさらに含む請求項２２の製造方法。 - 【請求項４４】 半導体基板の表面上に窒化物含有膜を
形成すること、 前記窒化物含有膜上を覆うように第１のポリシリコン膜
を堆積すること、 前記第１ポリシリコン膜上を覆うように第２の窒化膜を
堆積すること、 ワードゲートが、その間に間隙が残るように形成される
ように、前記第１のポリシリコン膜および前記第２の窒
化膜をパターニングすること、 前記ワードゲートのサイドウォール上に第１の絶縁膜を
形成すること、 前記ワードゲートおよび前記ゲートシリコン酸化膜を覆
うようにスペーサ膜を堆積すること、 除去可能なスペーサが前記ワードゲートのサイドウォー
ル上に残るように、前記スペーサ膜を異方エッチングに
より除去すること、 ビット拡散領域を形成するために、前記除去可能なスペ
ーサをイオン打ち込みマスクとして機能させて、前記半
導体基板内にイオンを打ち込むこと、 その後に前記除去可能なスペーサを取り除くこと、 前記ワードゲート上を覆い、前記間隙を充填する第２の
ポリシリコン膜を堆積すること、 前記第２のポリシリコン膜を前記第２の窒化膜の表面下
までへこませること、 前記へこまされた第２のポリシリコン膜をシリサイド化
し、そのシリサイド化され、へこまされた第２のポリシ
リコン膜が制御ゲートを形成すること、 前記シリサイド化され、へこまされた第２のポリシリコ
ン膜上に酸化膜を堆積すること、 その後に前記ワードゲート上の前記第２の窒化層を除去
すること、およびＭＯＮＯＳメモリ素子の前記製造を完
了させるために、前記ワードゲート下で接続されるワー
ド線を形成するような第３のポリシリコン膜を、前記基
板上に堆積することを含むＭＯＮＯＳメモリデバイスの
製造方法。 - 【請求項４５】 前記窒化物含有膜を形成する段階が、
前記半導体基板上に、約３．６〜５．０ｎｍの厚さにま
で第１のシリコン酸化膜を成長させること、 前記第１のシリコン酸化膜上に、約２〜５ｎｍの厚さを
有するシリコン窒化膜を堆積すること、および前記シリ
コン窒化膜上に、約４〜８ｎｍの厚さを有する第２のシ
リコン酸化膜を堆積することを含む請求項４４の製造方
法。 - 【請求項４６】 前記シリコン窒化膜を堆積する段階の
前に、前記第１のシリコン酸化膜を窒化することをさら
に含む請求項４５の製造方法。 - 【請求項４７】 前記第１のポリシリコン膜がＣＶＤに
より約１５０〜２５０ｎｍの厚さにまで堆積される請求
項４４の製造方法。 - 【請求項４８】 前記第１の窒化膜がＣＶＤにより約５
０〜１００ｎｍの厚さにまで堆積される請求項４４の製
造方法。 - 【請求項４９】 前記第１の絶縁膜が、前記ワードゲー
トのサイドウォール上に約５〜１０ｎｍの厚さである請
求項４４の製造方法。 - 【請求項５０】 前記スペーサ膜が、ポリシリコン、プ
ラズマ窒化膜、プラズマ酸化窒化膜、およびホウ素リン
ガラス（ＢＰＳＧ）を含むグループ内のいずれかによっ
て構成され、約３０〜５０ｎｍの厚さである請求項４４
の製造方法。 - 【請求項５１】 前記除去可能なスペーサを除去する工
程の前に、 前記除去可能なスペーサによって被覆されない前記第２
のシリコン酸化膜をエッチングすること、 前記窒化膜上に約４〜６ｎｍの厚さにまで第３のシリコ
ン酸化膜を堆積すること、および前記制御ゲートおよび
前記ビット拡散領域間の結合容量が低減されるように、
前記第３のシリコン酸化膜を酸化することによって、前
記窒化膜上に約２０ｎｍの厚さを有する酸化膜を形成す
ることをさらに含む請求項４４の製造方法。 - 【請求項５２】 前記除去可能なスペーサを除去する段
階が乾式の化学的異法性エッチングを含む請求項４４の
製造方法。 - 【請求項５３】 前記第２のポリシリコン膜が約３０〜
５０ｎｍの厚さを有する請求項４４の製造方法。 - 【請求項５４】 前期第２の絶縁膜が、ＣＶＤによって
約１０ｎｍの厚さにまで堆積されたシリコン酸化膜を含
む請求項４４の製造方法。 - 【請求項５５】 前期第２の絶縁膜が、ＣＶＤによって
約１０ｎｍの厚さにまで堆積されたシリコン酸化膜を含
む請求項４４の製造方法。 - 【請求項５６】 前記第３のポリシリコン膜が約１５０
〜２００ｎｍの厚さを有する請求項４４の製造方法。 - 【請求項５７】 間隙がその間に残るように、半導体基
板の表面上のゲートシリコン酸化膜上にワードゲートを
提供すること、 前記ワードゲートのサイドウォール上に除去可能なスペ
ーサを形成すること、 浅いドープ領域を形成するために、前記除去可能なスペ
ーサをイオン打ち込みマスクとして機能させて、前記半
導体基板内にイオンを打ち込むこと、 その後に前記除去可能なスペーサを取り除くこと、 窒化膜注入領域として機能するような窒化物含有膜を下
層にそれぞれ有するサイドウォールポリシリコンゲート
を前記サイドワードゲート上に形成すること、 ビット拡散領域を形成ために、前記制御サイドウォール
ポリシリコンゲートをイオン打ち込みマスクとして機能
させて、前記半導体基板内にイオンを打ち込むこと、 前記サイドウォールゲート上に絶縁膜を形成すること、 前記２つのワードゲート間の間隙を第２のポリシリコン
膜で充填すること、 前記第２のポリシリコン膜をへこませること、 前記へこまされた第２のポリシリコン膜をシリサイド化
すること、 前記へこまされ、シリサイド化された第２のポリシリコ
ン層が前記下層のサイドウォールポリシリコンゲートと
共に制御ゲートを形成するような酸化膜で、前記へこま
され、シリサイド化された第２のポリシリコン膜を被覆
すること、およびフラッシュメモリデバイスの製造を完
了させるために、前記ワードゲート下で接続されるワー
ド線を形成するような第３のポリシリコン膜を、前記基
板上に堆積することを含むフラッシュメモリデバイスの
製造方法。 - 【請求項５８】 前記第１のポリシリコン膜が約１５０
〜２５０ｎｍの厚さを有する請求項５７の製造方法。 - 【請求項５９】 前記スペーサ膜が、ポリシリコン、プ
ラズマ窒化膜、プラズマ酸化窒化膜、およびホウ素リン
ガラス（ＢＰＳＧ）を含むグループ内のいずれかによっ
て構成される請求項５７の製造方法。 - 【請求項６０】 前記窒化物含有膜が、酸化シリコン膜
の第１層、窒化シリコン膜の第２層、および酸化シリコ
ン膜の第３層を含む請求項５７の製造方法。 - 【請求項６１】 前記除去可能なスペーサの除去の後
に、約２０〜５０ｎｍの深さを有する段差を前記半導体
基板内に形成するために、前記半導体基板内にエッチン
グすることをさらに含む請求項５７の製造方法。 - 【請求項６２】 前記段差の角を丸める工程をさらに含
む請求項５７の製造方法。 - 【請求項６３】 前記段差の角の丸め工程が、約１００
０〜１１００℃で、約６０秒間の高速熱焼きなましを含
む請求項６２の製造方法。 - 【請求項６４】 前記段差の角の丸め工程が、約９００
℃、約２００〜３００ｍトール圧の水素内での焼きなま
しを含む請求項６２の製造方法。 - 【請求項６５】 前記ワードゲート縁から前記ビット拡
散領域の縁までに限定されるチャネル長が約３０〜５０
ｎｍであり、これによってバリスティック電子注入が発
生する請求項５７の製造方法。 - 【請求項６６】 半導体基板表面上のワードゲートと、 前記ワードゲートのサイドウォール上で絶縁膜によって
前記ワードゲートから絶縁されたサイドウォール制御ゲ
ートと、 前記サイドウォール制御ゲート下のＯＮＯ膜内に形成さ
れ、電子メモリ蓄積が実行される窒化物領域と、 前記ワードゲートおよび他のメモリセル内のワードゲー
トを覆って、これらを相互に接続し、さらに、絶縁膜に
よって前記サイドウォール制御ゲートから絶縁されて、
当該サイドウォール制御ゲートを覆うポリシリコンワー
ド線と、 前記半導体基板内で前記サイドウォール制御ゲートのそ
れぞれに隣接するビット線拡散領域とを含むＭＯＮＯＳ
メモリセル。 - 【請求項６７】 各サイドウォールゲートが、絶縁膜に
よって前記他のメモリセルのサイドウォール制御ゲート
から絶縁された請求項６６のＭＯＮＯＳメモリセル。 - 【請求項６８】 各制御ゲートが、前記ビット拡散領域
および前記サイドウォール制御ゲートを覆うポリシリコ
ン膜を２つのワードゲート間に含み、前記窒化物領域が
前記サイドウォール制御ゲート下のみに形成された請求
項６６のＭＯＮＯＳメモリセル。 - 【請求項６９】 前記ワードゲート縁から前記ビット拡
散領域の縁までに限定されるチャネル長が約３０〜５０
ｎｍであり、これによってバリスティック電子注入が発
生する請求項６６のＮＯＭＯＳメモリセル。 - 【請求項７０】 前記窒化物領域の一方が選択窒化物領
域であり、他方の窒化物領域が非選択窒化領域であっ
て、前記選択窒化物領域に近いビット線拡散領域がビッ
ト拡散領域であり、前記非選択窒化物領域に近いビット
線拡散領域がソース拡散領域であって、セルの読み出し
動作が、 前記非選択窒化物領域をオーバーライドすること、 ワードゲート閾値電圧、オーバードライブ電圧、および
前記ソース拡散領域上の電圧の和を前記ワードゲートに
供給すること、 前記選択窒化物領域に隣接する前記制御ゲートに、選択
窒化物領域からの読み出しを可能にするのに充分な電圧
を供給すること、および前記ビット拡散領域上の電圧準
位を測定することによって前記セルを読み出すことによ
って実行される請求項６６のＭＯＮＯＳメモリセル。 - 【請求項７１】 前記メモリセルがＭＯＮＯＳメモリア
レイ内の多数のメモリセルの１つであって、読み出され
る以外の全てのセルに０Ｖの制御ゲート電圧を供給する
ことをさらに含む請求項７０のＭＯＮＯＳメモリセル。 - 【請求項７２】 前記メモリセルがＭＯＮＯＳメモリア
レイ内の多数のメモリセルの１つであって、リークを防
ぐために、読み出される以外の全てのセルに−０．７Ｖ
の制御ゲート電圧を供給することをさらに含む請求項７
０のＭＯＮＯＳメモリセル。 - 【請求項７３】 前記ビット拡散領域上の電圧準位が、
前記セルの複数の閾値準位の内の１つを代表する請求項
６６のＭＯＮＯＳメモリセル。 - 【請求項７４】 前記窒化物領域の一方が選択窒化物領
域であり、他方の窒化物領域が非選択窒化領域であっ
て、前記選択窒化物領域に近いビット線拡散領域がビッ
ト拡散領域であり、前記非選択窒化物領域に近いビット
線拡散領域がソース拡散領域であって、セルのプログラ
ム動作が、 前記非選択窒化物領域をオーバーライドするために前記
非選択制御ゲート上に高圧を供給すること、 前記選択窒化物領域の制御ゲート電圧を高めること、 前記ビット拡散領域上に一定の電圧を供給すること、 前記ワードゲート閾値電圧より大きな電圧を前記ワード
線上に供給すること、およびその時にチャネル領域から
前記選択窒化物領域への電子のバリスティック注入が生
じるような、前記ソース拡散領域から前記ビット拡散領
域への電流が流れるように、前記ソース拡散領域の電圧
を低くすることによって実行される請求項６６のＭＯＮ
ＯＳメモリセル。 - 【請求項７５】 前記ビット拡散線上の電圧を変えるこ
とによって複数の閾値がプログラムされる請求項７４の
ＭＯＮＯＳメモリセル。 - 【請求項７６】 前記メモリセルがＭＯＮＯＳメモリア
レイ内の多数のメモリセルの１つであって、１つのワー
ド線を共有する隣接したセルの窒化物領域を、そのセル
に０Ｖの制御ゲート電圧を供給することによって無効に
することをさらに含む請求項７４のＭＯＮＯＳメモリセ
ル。 - 【請求項７７】 前記制御ゲートの一方が選択制御ゲー
トであり、その下層の窒化物領域が選択窒化物領域であ
り、かつ、他方の制御ゲートが非選択制御ゲートであ
り、その下層の窒化物領域が非選択窒化物領域であっ
て、前記選択窒化物領域に近いビット線拡散領域がビッ
ト拡散領域であり、前記非選択窒化物領域に近いビット
線拡散領域がソース拡散領域であって、セルのプログラ
ム動作が、 前記非選択窒化物領域をオーバーライドするように前記
非選択制御ゲート上に高電圧を供給すること、および前
記選択制御ゲート上の電圧を変えることによって実行さ
れる請求項６６のＭＯＮＯＳメモリセル。 - 【請求項７８】 前記メモリセルが、１つのワード線を
共有するフラッシュメモリアレイ内の多数のセルの１つ
であり、前記制御ゲートあるいは前記ビット拡散領域の
どちらかの電圧を変えることによって、複数のセルを異
なる閾値で同時にプログラムすることをさらに含む請求
項６６のＭＯＮＯＳメモリセル。 - 【請求項７９】 窒化物領域の１つのブロックの消去動
作が、 前記ビット線拡散領域に正の電圧を供給すること、およ
び前記ビット線拡散領域上の制御ゲートに負の電圧を供
給することによって実行される請求項６６のＭＯＮＯＳ
メモリセル。 - 【請求項８０】 窒化物領域の１つのブロックの消去動
作が、 前記半導体基板および前記ビット線拡散領域に負の電圧
を供給すること、および前記制御ゲートに正の電圧を供
給することによって実行される請求項６６のＭＯＮＯＳ
メモリセル。 - 【請求項８１】 半導体基板表面上のワードゲートと、 前記ワードゲートのサイドウォール上で絶縁膜によって
前記ワードゲートから絶縁されたサイドウォール制御ゲ
ートと、 前記サイドウォール制御ゲート下のＯＮＯ膜内に形成さ
れ、電子メモリ蓄積が実行される窒化物領域と、 前記ワードゲートおよび他のメモリセル内のワードゲー
トを覆って、これらを相互に接続し、さらに、絶縁膜に
よって前記サイドウォール制御ゲートから絶縁されて、
当該サイドウォール制御ゲートを覆うポリシリコンワー
ド線と、 前記半導体基板内で前記サイドウォール制御ゲートのそ
れぞれに隣接するビット線拡散領域とを含み、 前記窒化物領域の一方が選択窒化物領域であり、他方の
窒化物領域が非選択窒化領域であって、前記選択窒化物
領域に近いビット線拡散領域がビット拡散領域であり、
前記非選択窒化物領域に近いビット線拡散領域がソース
拡散領域であって、セルの読み出し動作が、 前記非選択窒化物領域をオーバーライドすること、 ワードゲート閾値電圧、オーバードライブ電圧、および
前記ソース拡散領域上の電圧の和を前記ワードゲートに
供給すること、 前記選択窒化物領域に隣接する前記制御ゲートに、選択
窒化物領域からの読み出しを可能にするのに充分な電圧
を供給すること、および前記ビット拡散領域上の電圧準
位を測定することによって前記セルを読み出すことによ
って実行されるＭＯＮＯＳメモリセルの書込み方法。 - 【請求項８２】 半導体基板表面上のワードゲートと、 前記ワードゲートのサイドウォール上で絶縁膜によって
前記ワードゲートから絶縁されたサイドウォール制御ゲ
ートと、 前記サイドウォール制御ゲート下のＯＮＯ膜内に形成さ
れ、電子メモリ蓄積が実行される窒化物領域と、 前記ワードゲートおよび他のメモリセル内のワードゲー
トを覆って、これらを相互に接続し、さらに、絶縁膜に
よって前記サイドウォール制御ゲートから絶縁されて、
当該サイドウォール制御ゲートを覆うポリシリコンワー
ド線と、 前記半導体基板内で前記サイドウォール制御ゲートのそ
れぞれに隣接するビット線拡散領域と含み、 前記窒化物領域の一方が選択窒化物領域であり、他方の
窒化物領域が非選択窒化領域であって、前記選択窒化物
領域に近いビット線拡散領域がビット拡散領域であり、
前記非選択窒化物領域に近いビット線拡散領域がソース
拡散領域であって、セルの読み出し動作が、 前記非選択窒化物領域をオーバーライドすること、 ワードゲート閾値電圧、オーバードライブ電圧、および
前記ソース拡散領域上の電圧の和を前記ワードゲートに
供給すること、 前記選択窒化物領域に隣接する前記制御ゲートに、選択
窒化物領域からの読み出しを可能にするのに充分な電圧
を供給すること、および前記選択制御ゲート上の電圧を
変える段階を含むＭＯＮＯＳメモリセルのプログラム方
法。 - 【請求項８３】 半導体基板表面上のワードゲートと、 前記ワードゲートのサイドウォール上で絶縁膜によって
前記ワードゲートから絶縁されたサイドウォール制御ゲ
ートと、 前記サイドウォール制御ゲート下のＯＮＯ膜内に形成さ
れ、電子メモリ蓄積が実行される窒化物領域と、 前記ワードゲートおよび他のメモリセル内のワードゲー
トを覆って、これらを相互に接続し、さらに、絶縁膜に
よって前記サイドウォール制御ゲートから絶縁されて、
当該サイドウォール制御ゲートを覆うポリシリコンワー
ド線と、 前記半導体基板内で前記サイドウォール制御ゲートのそ
れぞれに隣接するビット線拡散領域とを含み、 窒化物領域の１つのブロックの消去方法が、 前記ビット線拡散領域に正の電圧を供給する段階、およ
び前記ビット線拡散領域上の制御ゲートに負の電圧を供
給する段階を含むＭＯＮＯＳメモリセルの消去方法。 - 【請求項８４】 半導体基板表面上のワードゲートと、 前記ワードゲートのサイドウォール上で絶縁膜によって
前記ワードゲートから絶縁されたサイドウォール制御ゲ
ートと、 前記２つのサイドウォール制御ゲート間の半導体基板内
のビット線拡散領域と、 前記サイドウォール制御ゲート下の窒化物充填領域とを
含むフラッシュメモリデバイス。 - 【請求項８５】 前記サイドウォール制御ゲート上の絶
縁膜と、 前記制御ゲート上にあって、前記ワードゲートを接続す
るワード線とをさらに含む請求項８４のデバイス。 - 【請求項８６】 前記ワードゲートの縁から前記ビット
拡散領域の縁までに限定される前記チャネル長が約３０
〜５０ｎｍであり、そこでバリスティック電子注入が生
じる請求項８４のＭＯＮＯＳメモリセル。
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004034474A1 (ja) * | 2002-10-09 | 2004-04-22 | Sharp Kabushiki Kaisha | 半導体記憶装置 |
| JP2004186452A (ja) * | 2002-12-04 | 2004-07-02 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6958939B2 (en) | 2003-09-15 | 2005-10-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory cell having multi-program channels |
| US7061043B2 (en) | 2003-02-28 | 2006-06-13 | Seiko Epson Corporation | Non-volatile semiconductor memory device and method of manufacturing the same |
| JP2007220914A (ja) * | 2006-02-16 | 2007-08-30 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| JP2008027566A (ja) * | 2006-07-20 | 2008-02-07 | Winbond Electron Corp | 窒化メモリセルのマルチレベル操作 |
| US7541637B2 (en) | 2002-08-23 | 2009-06-02 | Infineon Technologies Ag | Non-volatile semiconductor memory element and corresponding production and operation method |
| JP2011014920A (ja) * | 2010-08-30 | 2011-01-20 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
| JP2013058795A (ja) * | 2006-11-14 | 2013-03-28 | Nec Corp | 半導体装置 |
| JP2013123072A (ja) * | 2013-01-28 | 2013-06-20 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
| US8901637B2 (en) | 2005-01-24 | 2014-12-02 | Spansion Llc | Semiconductor memory device having lowered bit line resistance |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1215681B1 (en) * | 2000-12-05 | 2008-04-16 | Halo Lsi Design and Device Technology Inc. | Program and erase methods in twin MONOS cell memories |
| DE60133259D1 (de) | 2000-12-15 | 2008-04-30 | Halo Lsi Design & Device Tech | Schnelles Programmier- und Programmierverifikationsverfahren |
| KR100518583B1 (ko) * | 2003-07-02 | 2005-10-04 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| JP2017045947A (ja) * | 2015-08-28 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145080A (ja) * | 1991-11-25 | 1993-06-11 | Kawasaki Steel Corp | 不揮発性記憶装置 |
| JPH05326976A (ja) * | 1992-05-20 | 1993-12-10 | Rohm Co Ltd | 半導体記憶装置およびその製法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4422791C2 (de) * | 1993-06-29 | 2001-11-29 | Toshiba Kawasaki Kk | Halbleitervorrichtungen mit einem eine Inversionsschicht in einem Oberflächenbereich eines Halbleitersubstrats induzierenden leitenden Film |
| DE19600422C1 (de) * | 1996-01-08 | 1997-08-21 | Siemens Ag | Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US6255166B1 (en) * | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| JP4547749B2 (ja) * | 1999-09-29 | 2010-09-22 | ソニー株式会社 | 不揮発性半導体記憶装置 |
| US6177318B1 (en) * | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6248633B1 (en) * | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| JP2001357681A (ja) | 2000-06-12 | 2001-12-26 | Sony Corp | 半導体記憶装置およびその駆動方法 |
-
2000
- 2000-11-21 JP JP2000354722A patent/JP2002170891A/ja active Pending
-
2001
- 2001-11-21 WO PCT/JP2001/010156 patent/WO2002043158A1/ja not_active Application Discontinuation
- 2001-11-21 CN CNB01803926XA patent/CN1258231C/zh not_active Expired - Fee Related
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- 2001-11-21 KR KR1020027009298A patent/KR100884788B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145080A (ja) * | 1991-11-25 | 1993-06-11 | Kawasaki Steel Corp | 不揮発性記憶装置 |
| JPH05326976A (ja) * | 1992-05-20 | 1993-12-10 | Rohm Co Ltd | 半導体記憶装置およびその製法 |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541637B2 (en) | 2002-08-23 | 2009-06-02 | Infineon Technologies Ag | Non-volatile semiconductor memory element and corresponding production and operation method |
| US7141849B2 (en) | 2002-10-09 | 2006-11-28 | Sharp Kabushiki Kaisha | Semiconductor storage device having a function to convert changes of an electric charge amount to a current amount |
| WO2004034474A1 (ja) * | 2002-10-09 | 2004-04-22 | Sharp Kabushiki Kaisha | 半導体記憶装置 |
| JP2004186452A (ja) * | 2002-12-04 | 2004-07-02 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US7061043B2 (en) | 2003-02-28 | 2006-06-13 | Seiko Epson Corporation | Non-volatile semiconductor memory device and method of manufacturing the same |
| US6958939B2 (en) | 2003-09-15 | 2005-10-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory cell having multi-program channels |
| US8901637B2 (en) | 2005-01-24 | 2014-12-02 | Spansion Llc | Semiconductor memory device having lowered bit line resistance |
| US9496275B2 (en) | 2005-01-24 | 2016-11-15 | Monterey Research, Llc | Semiconductor memory device having lowered bit line resistance |
| JP2007220914A (ja) * | 2006-02-16 | 2007-08-30 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| JP2008027566A (ja) * | 2006-07-20 | 2008-02-07 | Winbond Electron Corp | 窒化メモリセルのマルチレベル操作 |
| JP4620068B2 (ja) * | 2006-07-20 | 2011-01-26 | ウインボンド エレクトロニクス コーポレイション | 窒化メモリセルのマルチレベル操作 |
| US7656704B2 (en) | 2006-07-20 | 2010-02-02 | Winbond Electronics Corp. | Multi-level operation in nitride storage memory cell |
| JP2013058795A (ja) * | 2006-11-14 | 2013-03-28 | Nec Corp | 半導体装置 |
| JP2011014920A (ja) * | 2010-08-30 | 2011-01-20 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
| JP2013123072A (ja) * | 2013-01-28 | 2013-06-20 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
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