JP4502801B2 - 不揮発性メモリー素子の製造方法 - Google Patents
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Description
即ち、本発明に係わる不揮発性メモリー素子の製造方法の第1の態様は、
不揮発性メモリー素子の製造方法において、
半導体基板の全面に順にゲート酸化膜、第1コントロールゲート用ポリシリコン膜、バッファ酸化膜及びバッファ窒化膜を形成する段階と;
第1コントロールゲートを列の方向にパターニングし、前記バッファ窒化膜、バッファ酸化膜及び第1コントロールゲート用のポリシリコン膜の一部を除去する段階と;
前記第1コントロールゲートを含む前記基板上にサイドウォール・フローティングゲート用のポリシリコン膜を蒸着せしめる段階と;
前記サイドウォール・フローティングゲート用のポリシリコン膜をエッチングすることで、前記第1コントロールゲートの側壁にサイドウォール・フローティングゲートを形成する段階と;
前記基板に共通ソース/ドレーン領域を形成する段階と;
前記基板を行の方向にパターニングしてワードラインの領域間のサイドウォール・フローティングゲートをとり除く段階と;
前記第1コントロールゲート及びサイドウォール・フローティングゲート間に絶縁膜を堆積し、平坦化し、前記第1コントロールゲート間のギャップを埋める段階と;
前記第1コントロールゲート上の前記バッファ窒化膜とバッファ酸化膜とをとり除く段階と;
前記第1コントロールゲート及び前記絶縁膜上に第2コントロールゲート用ポリシリコン膜を蒸着する段階と;
前記第1コントロールゲート及び第2コントロールゲート用のポリシリコン膜の一部を除去して、ワードラインの方向にスタックゲートを形成する段階と;及び
前記スタックゲートの側壁にサイドウォール・スペイサを形成する段階とからなり、
前記スタックゲートが、一つの第1コントロールゲートと一つの第2コントロールゲートとからなることを特徴とするものである。
不揮発性メモリー素子の製造方法において、
半導体基板の全面に順に第1バッファ酸化膜及び第1バッファ窒化膜を形成する段階と;
前記第1バッファ窒化膜及び第1バッファ酸化膜の一部を除去して、前記第1バッファ窒化膜及び第1バッファ酸化膜を介して開口部を形成する段階と;
前記開口部内の前記第1バッファ窒化膜の側壁にサイドウォール・フローティングゲートを形成する段階と;
前記サイドウォール・フローティングゲート及び前記第1バッファ窒化膜を含む前記基板の全面にブロック酸化膜を形成する段階と;
前記ブロック酸化膜の上に順にポリシリコン主ゲート用のポリシリコン膜及び第2バッファ窒化膜を蒸着する段階と;
前記第2バッファ窒化膜及び前記ポリシリコン主ゲート用のポリシリコン膜の一部を除去して、ポリシリコン主ゲートを形成する段階と;
前記サイドウォール・フローティングゲート及び前記ポリシリコン主ゲートの側壁に第1サイドウォール・スペイサを形成する段階と;
前記基板に不純物イオンを注入して共通ソース/ドレーン領域を形成する段階と;
前記基板に絶縁膜を蒸着し、平坦化して前記ポリシリコン主ゲート間のギャップを埋める段階と;
前記絶縁膜を含む前記基板上にワードライン用ポリシリコン膜を蒸着する段階と;
前記ワードラインの方向に前記ワードライン用ポリシリコン膜、ポリシリコン主ゲートをパターニングし、前記ワードライン用ポリシリコン膜及びポリシリコン主ゲートの一部を除去する段階と;及び
前記ワードライン及び前記ポリシリコン主ゲートの側壁に第2サイドウォール・スペイサを形成する段階とからなり、
前記ワードラインは、前記ワードラインの方向に前記ポリシリコン主ゲートを相互に接続することを特徴とするものである。
まず、図2は従来のビットコンタクトを持つNORフラッシュ・ユニットセルの面積と本発明の製造工程で具現するビットコンタクトがない2ビットサイドウォール・フローティングゲート不揮発性メモリー素子のユニットセルの面積を比べた図面である。
11 素子分離膜
12 ゲート酸化膜
13 第1ポリシリコン層
15 誘電体層
16 第2ポリシリコン層
17 金属層
18 窒化膜
501 P型半導体基板
502 Nウェル
503 Pウェル
504 ゲート酸化膜
505 第1コントロールゲート
506 バッファ酸化膜
507 バッファ窒化膜
508 トンネル酸化膜
509 サイドウォール・フローティングゲート
510 共通ソース/ドレーン領域
511 酸化膜
512 第2コントロールゲート
Claims (20)
- 不揮発性メモリー素子の製造方法において、
半導体基板の全面に順にゲート酸化膜、第1コントロールゲート用ポリシリコン膜、バッファ酸化膜及びバッファ窒化膜を形成する段階と;
前記バッファ窒化膜、バッファ酸化膜及び第1コントロールゲート用のポリシリコン膜の一部を除去し、第1コントロールゲートとなる部分を第一の方向に形成する段階と;
前記第1コントロールゲートとなる部分を含む前記基板上にサイドウォール・フローティングゲート用のポリシリコン膜を蒸着せしめる段階と;
前記サイドウォール・フローティングゲート用のポリシリコン膜をエッチングすることで、前記第1コントロールゲートの側壁にサイドウォール・フローティングゲートを形成する段階と;
前記基板に共通ソース/ドレーン領域を形成する段階と;
スタックゲートが形成される領域間に形成されているサイドウォール・フローティングゲートをとり除く段階と;
前記第1コントロールゲート及びサイドウォール・フローティングゲート間に絶縁膜を堆積し、平坦化し、前記第1コントロールゲート間のギャップを埋める段階と;
前記第1コントロールゲート上の前記バッファ窒化膜とバッファ酸化膜とをとり除く段階と;
前記第1コントロールゲート及び前記絶縁膜上に第2コントロールゲート用ポリシリコン膜を蒸着する段階と;
前記第1コントロールゲート及び第2コントロールゲート用のポリシリコン膜の一部を除去して、前記第一の方向に直交する第二の方向にスタックゲートを形成する段階と;及び
前記スタックゲートの側壁にサイドウォール・スペイサを形成する段階とからなり、
前記スタックゲートが、一つの第1コントロールゲートと一つの第2コントロールゲートとからなることを特徴とする不揮発性メモリー素子の製造方法。 - 前記ゲート酸化膜は10乃至200Åの厚さで形成することを特徴とする請求項1に記載の不揮発性メモリー素子の製造方法。
- 前記第1コントロールゲート用ポリシリコン膜は500乃至4000Åの厚さで形成することを特徴とする請求項1に記載の不揮発性メモリー素子の製造方法。
- 前記バッファ酸化膜は100乃至200Åの厚さで形成することを特徴とする請求項1に記載の不揮発性メモリー素子の製造方法。
- 前記バッファ窒化膜は100乃至2000Åの厚さで形成することを特徴とする請求項1に記載の不揮発性メモリー素子の製造方法。
- 前記第1コントロールゲートの側壁にサイドウォール・フローティングゲートを形成する前に、
前記第1コントロールゲート間の基板上のゲート酸化膜をとり除く段階と、
前記第1コントロールゲート間の露出した基板上にトンネル酸化膜を形成する段階と、
を含むことを特徴とする請求項1に記載の不揮発性メモリー素子の製造方法。 - 基板上に前記トンネル酸化膜を形成する際、前記第1コントロールゲートの側面にカップルリング酸化膜が同時に形成されることを特徴とする請求項6に記載の不揮発性メモリー素子の製造方法。
- 前記第2コントロールゲートは前記第1コントロールゲートを前記第二の方向に互いに連結させることを特徴とする請求項1に記載の不揮発性メモリー素子の製造方法。
- 不揮発性メモリー素子の製造方法において、
半導体基板の全面に順に第1バッファ酸化膜及び第1バッファ窒化膜を形成する段階と;
前記第1バッファ窒化膜及び第1バッファ酸化膜の一部を除去して、前記第1バッファ窒化膜及び第1バッファ酸化膜に開口部を形成する段階と;
前記開口部内の前記第1バッファ窒化膜の側壁にサイドウォール・フローティングゲートを形成する段階と;
前記サイドウォール・フローティングゲート及び前記第1バッファ窒化膜を含む前記基板の全面にブロック酸化膜を形成する段階と;
前記ブロック酸化膜の上に順にポリシリコン主ゲート用のポリシリコン膜及び第2バッファ窒化膜を蒸着する段階と;
前記第2バッファ窒化膜及び前記ポリシリコン主ゲート用のポリシリコン膜の一部を除去して、ポリシリコン主ゲートを形成する段階と;
前記サイドウォール・フローティングゲート及び前記ポリシリコン主ゲートの側壁に第1サイドウォール・スペイサを形成する段階と;
前記基板に不純物イオンを注入して共通ソース/ドレーン領域を形成する段階と;
前記基板に絶縁膜を蒸着し、平坦化して前記ポリシリコン主ゲート間のギャップを埋める段階と;
前記絶縁膜を含む前記基板上にワードライン用ポリシリコン膜を蒸着する段階と;
前記ワードライン用ポリシリコン膜、ポリシリコン主ゲートをパターニングし、前記ワードライン用ポリシリコン膜及びポリシリコン主ゲートの一部を除去し、ワードラインを形成する段階と;及び
前記ワードライン及び前記ポリシリコン主ゲートの側壁に第2サイドウォール・スペイサを形成する段階とからなり、
前記ワードラインは、前記ワードラインの形成方向に前記ポリシリコン主ゲートを相互に接続することを特徴とする不揮発性メモリー素子の製造方法。 - 前記第1バッファ酸化膜は50乃至300Åの厚さで形成することを特徴とする請求項9に記載の不揮発性メモリー素子の製造方法。
- 前記第2バッファ窒化膜は100乃至2000Åの厚さで形成することを特徴とする請求項9に記載の不揮発性メモリー素子の製造方法。
- 前記ポリシリコン主ゲートの形成のためのポリシリコン膜は500乃至4000Åの厚さで形成することを特徴とする請求項9に記載の不揮発性メモリー素子の製造方法。
- 前記ワードラインの形成のためのポリシリコンは500乃至3000Åの厚さで形成することを特徴とする請求項9に記載の不揮発性メモリー素子の製造方法。
- 前記ブロック酸化膜は第1ブロック酸化膜と第2ブロック酸化膜の積層構造であることを特徴とする請求項9に記載の不揮発性メモリー素子の製造方法。
- 前記第1ブロック酸化膜はAl2O3またはY2O3を40乃至400Åの厚さで形成することを特徴とする請求項14に記載の不揮発性メモリー素子の製造方法。
- 前記第2ブロック酸化膜はSiO2を20乃至200Åの厚さで形成することを特徴とする請求項14に記載の不揮発性メモリー素子の製造方法。
- 前記サイドウォール・フローティングゲートのポリシリコン膜のエッチングは、過剰蝕刻によりエッチングされ、前記サイドウォール・フローティングゲートの頂部が、前記第1コントロールゲートの頂部より低いことを特徴とする請求項1に記載の不揮発性メモリー素子の製造方法。
- 前記絶縁膜の平坦化は、前記絶縁膜の頂部表面が、前記バッファ窒化膜の側壁の中間部に達する迄、エッチバックプロセスを用いて行われることを特徴とする請求項1に記載の不揮発性メモリー素子の製造方法。
- 前記ポリシリコン主ゲート間のギャップを埋めるために、前記基板上の絶縁膜を平坦化する段階は、前記絶縁膜の頂部表面が、前記第2バッファ窒化膜の側壁の中間部に達する迄行われることを特徴とする請求項9に記載の不揮発性メモリー素子の製造方法。
- 前記第2バッファ窒化膜が形成される前に、前記ポリシリコン主ゲート用のポリシリコン膜上に第2バッファ酸化膜を形成する工程を更に含むことを特徴とする請求項9に記載の不揮発性メモリー素子の製造方法。
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Families Citing this family (10)
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KR100601915B1 (ko) * | 2003-12-31 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자 |
KR100599106B1 (ko) * | 2003-12-31 | 2006-07-12 | 동부일렉트로닉스 주식회사 | 비 휘발성 메모리 장치 및 그 구동방법 |
KR100620217B1 (ko) * | 2003-12-31 | 2006-09-11 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자의 제조 방법 |
JP2005259898A (ja) * | 2004-03-10 | 2005-09-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR100643468B1 (ko) * | 2005-12-01 | 2006-11-10 | 동부일렉트로닉스 주식회사 | 절연막 스페이서가 형성된 비휘발성 메모리 소자 및 그제조 방법 |
KR100889545B1 (ko) * | 2006-09-12 | 2009-03-23 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리 소자의 구조 및 동작 방법 |
US8884358B2 (en) * | 2013-01-24 | 2014-11-11 | Freescale Semiconductor, Inc. | Method of making a non-volatile memory (NVM) cell structure |
CN105551994B (zh) * | 2016-02-17 | 2018-03-23 | 上海华力微电子有限公司 | 一种验证快闪存储器隧穿氧化层可靠性的方法 |
CN109148456B (zh) * | 2017-06-16 | 2021-09-14 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及其制作方法、电子装置 |
CN111029252B (zh) * | 2019-12-24 | 2022-09-02 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其制造方法 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09116119A (ja) * | 1995-10-13 | 1997-05-02 | Sony Corp | 不揮発性半導体記憶装置 |
JPH09172095A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 不揮発性半導体記憶装置とその製造方法および使用方法 |
JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
JP2001308289A (ja) * | 2000-04-15 | 2001-11-02 | Samsung Electronics Co Ltd | 二重量子点を応用した単一電子多値メモリ及びその駆動方法 |
JP2002050703A (ja) * | 2000-08-01 | 2002-02-15 | Hitachi Ltd | 多値不揮発性半導体記憶装置 |
JP2002124584A (ja) * | 2000-10-13 | 2002-04-26 | Hitachi Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
JP2002190536A (ja) * | 2000-10-13 | 2002-07-05 | Innotech Corp | 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法 |
JP2003282741A (ja) * | 2002-03-20 | 2003-10-03 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
JP2005197726A (ja) * | 2003-12-31 | 2005-07-21 | Dongbuanam Semiconductor Inc | 不揮発性メモリー素子の製造方法 |
JP2006521024A (ja) * | 2003-03-20 | 2006-09-14 | フリースケール セミコンダクター インコーポレイテッド | 多ビット不揮発性記憶デバイス及びその形成方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6130132A (en) * | 1998-04-06 | 2000-10-10 | Taiwan Semiconductor Manufacturing Company | Clean process for manufacturing of split-gate flash memory device having floating gate electrode with sharp peak |
US6093945A (en) * | 1998-07-09 | 2000-07-25 | Windbond Electronics Corp. | Split gate flash memory with minimum over-erase problem |
US6197639B1 (en) * | 1998-07-13 | 2001-03-06 | Samsung Electronics Co., Ltd. | Method for manufacturing NOR-type flash memory device |
JP2000311957A (ja) * | 1999-04-27 | 2000-11-07 | Seiko Instruments Inc | 半導体装置 |
US6714456B1 (en) * | 2000-09-06 | 2004-03-30 | Halo Lsi, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic flash memory |
KR100381953B1 (ko) * | 2001-03-16 | 2003-04-26 | 삼성전자주식회사 | 노어형 플래시 메모리 소자의 제조방법 |
JP3726760B2 (ja) * | 2002-02-20 | 2005-12-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP2003249575A (ja) * | 2002-02-22 | 2003-09-05 | Seiko Epson Corp | 不揮発性記憶装置の製造方法 |
JP3640186B2 (ja) * | 2002-03-06 | 2005-04-20 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP3664161B2 (ja) * | 2002-10-30 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
-
2004
- 2004-12-27 DE DE102004063609A patent/DE102004063609A1/de not_active Withdrawn
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Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09116119A (ja) * | 1995-10-13 | 1997-05-02 | Sony Corp | 不揮発性半導体記憶装置 |
JPH09172095A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 不揮発性半導体記憶装置とその製造方法および使用方法 |
JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
JP2001308289A (ja) * | 2000-04-15 | 2001-11-02 | Samsung Electronics Co Ltd | 二重量子点を応用した単一電子多値メモリ及びその駆動方法 |
JP2002050703A (ja) * | 2000-08-01 | 2002-02-15 | Hitachi Ltd | 多値不揮発性半導体記憶装置 |
JP2002124584A (ja) * | 2000-10-13 | 2002-04-26 | Hitachi Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
JP2002190536A (ja) * | 2000-10-13 | 2002-07-05 | Innotech Corp | 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法 |
JP2003282741A (ja) * | 2002-03-20 | 2003-10-03 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
JP2006521024A (ja) * | 2003-03-20 | 2006-09-14 | フリースケール セミコンダクター インコーポレイテッド | 多ビット不揮発性記憶デバイス及びその形成方法 |
JP2005197726A (ja) * | 2003-12-31 | 2005-07-21 | Dongbuanam Semiconductor Inc | 不揮発性メモリー素子の製造方法 |
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