JP2001308289A - 二重量子点を応用した単一電子多値メモリ及びその駆動方法 - Google Patents
二重量子点を応用した単一電子多値メモリ及びその駆動方法Info
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Abstract
(57)【要約】
【課題】 ＥＥＰＲＯＭあるいはフラッシュメモリの浮
遊ゲートを２個の量子点で構成し、これらを多値メモリ
に応用した多重量子点応用単一電子多値メモリ及びその
駆動方法を提供する。 【解決手段】 本発明に係る二つの量子点応用単一電子
メモリは、チャネル１上の両端に各々浮遊ゲート５、６
を形成した後、その上に絶縁層４を介在させて制御ゲー
ト７を形成した構造を有する。このように構成すること
によって、２個の量子点を応用した多値メモリを具現化
することが可能となり、他のメモリとは異なってＭＯＳ
ＦＥＴのスケールダウンによる短チャネル効果のような
物理的限界に達することなく、１Ｔｂ以上の超高集積メ
モリを具現化することができる。
遊ゲートを２個の量子点で構成し、これらを多値メモリ
に応用した多重量子点応用単一電子多値メモリ及びその
駆動方法を提供する。 【解決手段】 本発明に係る二つの量子点応用単一電子
メモリは、チャネル１上の両端に各々浮遊ゲート５、６
を形成した後、その上に絶縁層４を介在させて制御ゲー
ト７を形成した構造を有する。このように構成すること
によって、２個の量子点を応用した多値メモリを具現化
することが可能となり、他のメモリとは異なってＭＯＳ
ＦＥＴのスケールダウンによる短チャネル効果のような
物理的限界に達することなく、１Ｔｂ以上の超高集積メ
モリを具現化することができる。
Description
【０００１】
【発明の属する技術分野】本発明はＥＥＰＲＯＭ（ｅｌ
ｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒ
ａｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ；電
気消去可能プログラマブル読出し専用メモリー）あるい
はフラッシュメモリの浮遊ゲート（Ｆｌｏａｔｉｎｇ
Ｇａｔｅ）を２個の量子点（Ｑｕａｎｔｕｍ ｄｏｔ）
で構成し、これらを多値（Ｍｕｌｔｉ−ｖａｌｕｅ）メ
モリに応用した多重量子点応用単一電子多値メモリ及び
その駆動方法に関する。
ｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒ
ａｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ；電
気消去可能プログラマブル読出し専用メモリー）あるい
はフラッシュメモリの浮遊ゲート（Ｆｌｏａｔｉｎｇ
Ｇａｔｅ）を２個の量子点（Ｑｕａｎｔｕｍ ｄｏｔ）
で構成し、これらを多値（Ｍｕｌｔｉ−ｖａｌｕｅ）メ
モリに応用した多重量子点応用単一電子多値メモリ及び
その駆動方法に関する。
【０００２】
【従来の技術】従来の単一電子充電を用いたメモリとし
て、浮遊ゲート型フラッシュメモリが多くの研究者によ
り研究されてきた。日立製作所は、１９９８年に１２８
Ｍビット級の記憶容量を有し、常温で作動させるセット
フラッシュメモリ（ＳＥＴ ｆｌａｓｈ ｍｅｍｏｒ
ｙ）の技術を開示している（米国特許第５，６００，１
６３号）。
て、浮遊ゲート型フラッシュメモリが多くの研究者によ
り研究されてきた。日立製作所は、１９９８年に１２８
Ｍビット級の記憶容量を有し、常温で作動させるセット
フラッシュメモリ（ＳＥＴ ｆｌａｓｈ ｍｅｍｏｒ
ｙ）の技術を開示している（米国特許第５，６００，１
６３号）。
【０００３】またＩＢＭは、既存のＦＥＴ（ｆｉｅｌｄ
−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；電界効果トラ
ンジスター）のチャネル上に数多くのナノメートルスケ
ールの大きさの結晶（以下、単に「ナノ結晶」とい
う。）を形成してこれらをＦＧに応用した技術を開示し
ている（米国特許第５，７１４，７６６号、及び第５，
８０１，４０１号）。
−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；電界効果トラ
ンジスター）のチャネル上に数多くのナノメートルスケ
ールの大きさの結晶（以下、単に「ナノ結晶」とい
う。）を形成してこれらをＦＧに応用した技術を開示し
ている（米国特許第５，７１４，７６６号、及び第５，
８０１，４０１号）。
【０００４】そして、富士通及びミネソタ大学は、ＦＥ
Ｔのチャネル上にナノメータオーダーの大きさを有する
量子点を形成して浮遊ゲートとして応用し、チャネル幅
を電子のデバイ・スクリーン長さ（Ｄｅｂｙｅ Ｓｃｒ
ｅｅｎ Ｌｅｎｇｔｈ；ＬD）より小さくすれば、１個
の電子によってもチャネルをスクリーン（遮蔽）するこ
とができるという原理によって常温で不揮発性メモリを
動作させる技術を開示している（各々、米国特許第５，
８８６，３８０号、ＷＯ特許第９，９０５，７２４
号）。
Ｔのチャネル上にナノメータオーダーの大きさを有する
量子点を形成して浮遊ゲートとして応用し、チャネル幅
を電子のデバイ・スクリーン長さ（Ｄｅｂｙｅ Ｓｃｒ
ｅｅｎ Ｌｅｎｇｔｈ；ＬD）より小さくすれば、１個
の電子によってもチャネルをスクリーン（遮蔽）するこ
とができるという原理によって常温で不揮発性メモリを
動作させる技術を開示している（各々、米国特許第５，
８８６，３８０号、ＷＯ特許第９，９０５，７２４
号）。
【０００５】さらに、ＮＥＣ（日本電気株式会社）及び
ＮＴＴ（日本電信電話株式会社）は、単一電子トランジ
スタが電子を一つずつ検知するようにするエレクトロメ
ータで動作させて浮遊ゲートに電子が蓄積されたか否か
を判断してメモリを動作させる技術を報告している（各
々、学術論文Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏ
ｌ．７１，ｐ２０３８（１９９７）、Ｅｌｅｃｔｒｏ
ｎ．Ｌｅｔｔ．，Ｖｏｌ．３４，ｐ４５（１９９
８））。
ＮＴＴ（日本電信電話株式会社）は、単一電子トランジ
スタが電子を一つずつ検知するようにするエレクトロメ
ータで動作させて浮遊ゲートに電子が蓄積されたか否か
を判断してメモリを動作させる技術を報告している（各
々、学術論文Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏ
ｌ．７１，ｐ２０３８（１９９７）、Ｅｌｅｃｔｒｏ
ｎ．Ｌｅｔｔ．，Ｖｏｌ．３４，ｐ４５（１９９
８））。
【０００６】しかしながら、これらの従来技術はいずれ
も一長一短がある。即ち、日立製作所が開示したセット
フラッシュメモリは、浮遊ゲートＦＧで用いられるナノ
結晶とチャネルとして応用されるナノ結晶とが、他社の
メモリとは異なって任意に制御することが難しいという
短所を有している。また、ＩＢＭが開示した技術では、
浮遊ゲートとして応用されるナノ結晶の数が均一となる
ようにナノ結晶が制御されて形成され難く（蒸着によっ
て核生成と結晶成長とを各々均一に制御して形成するこ
とが難しいため)ΔＶｔｈ（スレショルド（ｔｈｒｅｓ
ｈｏｌｄ）電圧変化）の揺らぎ（Ｆｌｕｃｔｕａｔｉｏ
ｎ）が発生し易いという問題がある。
も一長一短がある。即ち、日立製作所が開示したセット
フラッシュメモリは、浮遊ゲートＦＧで用いられるナノ
結晶とチャネルとして応用されるナノ結晶とが、他社の
メモリとは異なって任意に制御することが難しいという
短所を有している。また、ＩＢＭが開示した技術では、
浮遊ゲートとして応用されるナノ結晶の数が均一となる
ようにナノ結晶が制御されて形成され難く（蒸着によっ
て核生成と結晶成長とを各々均一に制御して形成するこ
とが難しいため)ΔＶｔｈ（スレショルド（ｔｈｒｅｓ
ｈｏｌｄ）電圧変化）の揺らぎ（Ｆｌｕｃｔｕａｔｉｏ
ｎ）が発生し易いという問題がある。
【０００７】また、前記した富士通及びミネソタ大学の
技術を用いて製造されたメモリの基本概念としては、チ
ャネル幅をデバイ・スクリーン長さ以下に縮小して単一
電子による充電効果を用いてフラッシュ型セットメモリ
を具現化することである。しかしながら、このようなメ
モリの構造では、直接トンネリングによって記録が行わ
れるため漏れ電流が大きく、そのため記録を適切に維持
することができる時間が５秒程度以内になるという致命
的な弱点を有する。従って、記録を適切に維持すること
ができる時間を引き延ばすためには、トンネリング障壁
として用いられる絶縁膜（ＳｉＯ2）の厚さを増加させ
ることが必須となり、それにともなって記録の方法も適
宜に変える必要が生じるという問題がある。
技術を用いて製造されたメモリの基本概念としては、チ
ャネル幅をデバイ・スクリーン長さ以下に縮小して単一
電子による充電効果を用いてフラッシュ型セットメモリ
を具現化することである。しかしながら、このようなメ
モリの構造では、直接トンネリングによって記録が行わ
れるため漏れ電流が大きく、そのため記録を適切に維持
することができる時間が５秒程度以内になるという致命
的な弱点を有する。従って、記録を適切に維持すること
ができる時間を引き延ばすためには、トンネリング障壁
として用いられる絶縁膜（ＳｉＯ2）の厚さを増加させ
ることが必須となり、それにともなって記録の方法も適
宜に変える必要が生じるという問題がある。
【０００８】そして、このような富士通及びミネソタ大
学が開示したメモリでは、浮遊ゲートに充電させる電子
も１個のみではなく、２０個程度とすることが必要であ
る。また、このメモリ構造では１個の量子点を用いる
が、高集積化のためにチャネルを短くする場合、一般に
ＭＯＳＦＥＴでのサイズ縮小による短チャネル効果が起
こるために超高集積化が難しくなる。特に、ナノメータ
オーダーの大きさで浮遊ゲートＦＧを形成する技術は再
現性及び均一性に難点があるため、浮遊ゲートＦＧに充
電される電子の数を正確に制御することが難しく、ΔＶ
ｔｈの揺らぎが発生し易いという問題がある。一方、Ｎ
ＥＣ及びＮＴＴの技術は、このような問題点は生じ難い
ものの、素子構造及び工程が非常に複雑であるという問
題点が内包されている。
学が開示したメモリでは、浮遊ゲートに充電させる電子
も１個のみではなく、２０個程度とすることが必要であ
る。また、このメモリ構造では１個の量子点を用いる
が、高集積化のためにチャネルを短くする場合、一般に
ＭＯＳＦＥＴでのサイズ縮小による短チャネル効果が起
こるために超高集積化が難しくなる。特に、ナノメータ
オーダーの大きさで浮遊ゲートＦＧを形成する技術は再
現性及び均一性に難点があるため、浮遊ゲートＦＧに充
電される電子の数を正確に制御することが難しく、ΔＶ
ｔｈの揺らぎが発生し易いという問題がある。一方、Ｎ
ＥＣ及びＮＴＴの技術は、このような問題点は生じ難い
ものの、素子構造及び工程が非常に複雑であるという問
題点が内包されている。
【０００９】このようにして、これまで特許出願された
前記各メモリ素子の特性及び実現性を分析し、詳細に検
討した結果、ＩＢＭが提案したような多数のナノ結晶を
浮遊ゲートとして用いる方法、即ち１ビットを１個では
ない数十個以上の電子で構成したものが信頼性の面で非
常に優れているものであると判断された。
前記各メモリ素子の特性及び実現性を分析し、詳細に検
討した結果、ＩＢＭが提案したような多数のナノ結晶を
浮遊ゲートとして用いる方法、即ち１ビットを１個では
ない数十個以上の電子で構成したものが信頼性の面で非
常に優れているものであると判断された。
【００１０】しかしながら、前記したようにこのような
ＩＢＭのメモリ構造でも、ナノ結晶を所望の数に意図的
に制御することが困難であるため、前記したようないく
つかの短所のみを補完する点においては、富士通、及び
ミネソタ大学が提案したような技術の方が、ナノ結晶の
数や大きさを意図的に制御することを実現させる可能性
が高いと考えられる。即ち、１個の量子点を用いて電子
を蓄積させて動作させるという概念を有するメモリ素子
の構造が、より有利となる可能性を秘めている。
ＩＢＭのメモリ構造でも、ナノ結晶を所望の数に意図的
に制御することが困難であるため、前記したようないく
つかの短所のみを補完する点においては、富士通、及び
ミネソタ大学が提案したような技術の方が、ナノ結晶の
数や大きさを意図的に制御することを実現させる可能性
が高いと考えられる。即ち、１個の量子点を用いて電子
を蓄積させて動作させるという概念を有するメモリ素子
の構造が、より有利となる可能性を秘めている。
【００１１】
【発明が解決しようとする課題】本発明は、前記した問
題点を解決するために創案されたものであって、１個の
電子によってもチャネルを意図的にスクリーン（遮蔽）
することができるように、基板の不純物の濃度を調節し
てチャネル幅をデバイ・スクリーン長さより小さくし、
その後短チャネル効果による超高集積化の限界を乗り越
えるためにソースとドレイン上に二つの量子点を配列さ
せることによって、メモリに多値機能を付与するもので
ある。
題点を解決するために創案されたものであって、１個の
電子によってもチャネルを意図的にスクリーン（遮蔽）
することができるように、基板の不純物の濃度を調節し
てチャネル幅をデバイ・スクリーン長さより小さくし、
その後短チャネル効果による超高集積化の限界を乗り越
えるためにソースとドレイン上に二つの量子点を配列さ
せることによって、メモリに多値機能を付与するもので
ある。
【００１２】さらに、ＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏ
ｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）法を用い
ることによって記録方法が改善され、１個の量子点に充
電される電子の個数を数十個程度とするが、各量子点に
は相異なる個数の電子を充電させて１Ｔｂ以上の記憶容
量を有する二重量子点を構成し、この二重量子点を用い
ることによって単一の電子で動作することが可能な単一
電子多値メモリ及びその駆動方法を提供することを目的
とする。
ｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）法を用い
ることによって記録方法が改善され、１個の量子点に充
電される電子の個数を数十個程度とするが、各量子点に
は相異なる個数の電子を充電させて１Ｔｂ以上の記憶容
量を有する二重量子点を構成し、この二重量子点を用い
ることによって単一の電子で動作することが可能な単一
電子多値メモリ及びその駆動方法を提供することを目的
とする。
【００１３】
【課題を解決するための手段】前記した目的を達成する
ために本発明の請求項１に係る二重量子点を応用した単
一電子多値メモリは、半導体基板上部にデバイ・スクリ
ーン長さ（ＤｅｂｙｅＳｃｒｅｅｎ Ｌｅｎｇｔｈ）以
下の幅を有するチャネル領域と、前記チャネル領域を介
在して前記チャネル領域と異なる不純物がドーピングさ
れて形成されたソースとドレインと、前記ソースとドレ
イン及びチャネル領域上に形成された絶縁層と、前記チ
ャネル両縁部側の前記ソース及びドレイン上の絶縁層内
に量子点の役割を演ずるように各々形成された第１浮遊
ゲート及び第２浮遊ゲートと、前記第１浮遊ゲート及び
第２浮遊ゲートを覆っている前記絶縁層上に形成された
制御ゲートとを具備して構成されることを特徴とする。
ために本発明の請求項１に係る二重量子点を応用した単
一電子多値メモリは、半導体基板上部にデバイ・スクリ
ーン長さ（ＤｅｂｙｅＳｃｒｅｅｎ Ｌｅｎｇｔｈ）以
下の幅を有するチャネル領域と、前記チャネル領域を介
在して前記チャネル領域と異なる不純物がドーピングさ
れて形成されたソースとドレインと、前記ソースとドレ
イン及びチャネル領域上に形成された絶縁層と、前記チ
ャネル両縁部側の前記ソース及びドレイン上の絶縁層内
に量子点の役割を演ずるように各々形成された第１浮遊
ゲート及び第２浮遊ゲートと、前記第１浮遊ゲート及び
第２浮遊ゲートを覆っている前記絶縁層上に形成された
制御ゲートとを具備して構成されることを特徴とする。
【００１４】本発明の請求項２に係る二重量子点を応用
した単一電子多値メモリは、請求項１において、前記半
導体基板が、１０13〜１０18／ｃｍ3の濃度に不純物が
ドーピングされたシリコン（Ｓｉ）基板で構成されるこ
とを特徴とする。
した単一電子多値メモリは、請求項１において、前記半
導体基板が、１０13〜１０18／ｃｍ3の濃度に不純物が
ドーピングされたシリコン（Ｓｉ）基板で構成されるこ
とを特徴とする。
【００１５】本発明の請求項３に係る二重量子点を応用
した単一電子多値メモリは、請求項１において、前記量
子点の役割を演ずる第１浮遊ゲート及び第２浮遊ゲート
が、相異なる電荷充電容量を有するようにその大きさを
相異にして構成されるか、あるいは充電される電荷の個
数を相異にするために浮遊ゲートの大きさを同一にして
構成され、さらに前記ドレインとソースとの間の電圧Ｖ
ｄｓの大きさを相異に印加して、前記各量子点に蓄積さ
れた電子の数によって多値記憶機能を有することを特徴
とする。
した単一電子多値メモリは、請求項１において、前記量
子点の役割を演ずる第１浮遊ゲート及び第２浮遊ゲート
が、相異なる電荷充電容量を有するようにその大きさを
相異にして構成されるか、あるいは充電される電荷の個
数を相異にするために浮遊ゲートの大きさを同一にして
構成され、さらに前記ドレインとソースとの間の電圧Ｖ
ｄｓの大きさを相異に印加して、前記各量子点に蓄積さ
れた電子の数によって多値記憶機能を有することを特徴
とする。
【００１６】前記量子点の役割を演ずる第１浮遊ゲート
及び第２浮遊ゲートが、数十個未満の相異なる電子をＣ
ＨＥＩ法により蓄積して前記各量子点に蓄積された電子
の個数によって多値記憶機能を有するように構成する
際、相異なる電子を有するようにする方法は二つある。
そのうちの一つは、大きさは同じで極性だけ異なるソー
スとドレインとの間の電圧Ｖｄｓを与え、第１浮遊ゲー
トと第２浮遊ゲートの電荷容量を異にして充電される電
子個数を異にする方法である。他の一つは第１浮遊ゲー
トと第２浮遊ゲートの電荷容量を同一とし、ソースとド
レインとの間の電圧Ｖｄｓの極性及び大きさを異にして
充電させる方法である。
及び第２浮遊ゲートが、数十個未満の相異なる電子をＣ
ＨＥＩ法により蓄積して前記各量子点に蓄積された電子
の個数によって多値記憶機能を有するように構成する
際、相異なる電子を有するようにする方法は二つある。
そのうちの一つは、大きさは同じで極性だけ異なるソー
スとドレインとの間の電圧Ｖｄｓを与え、第１浮遊ゲー
トと第２浮遊ゲートの電荷容量を異にして充電される電
子個数を異にする方法である。他の一つは第１浮遊ゲー
トと第２浮遊ゲートの電荷容量を同一とし、ソースとド
レインとの間の電圧Ｖｄｓの極性及び大きさを異にして
充電させる方法である。
【００１７】本発明の請求項４に係る二重量子点を応用
した単一電子多値メモリは、請求項１において、前記チ
ャネルは、前記半導体基板にドーピングされた不純物濃
度によって決定されるデバイ・スクリーン長さ以下の幅
を有し、電子１個による充電で前記チャネルのスレショ
ルド（閾値）電圧の変化がを誘起されるように構成され
ることを特徴とする。
した単一電子多値メモリは、請求項１において、前記チ
ャネルは、前記半導体基板にドーピングされた不純物濃
度によって決定されるデバイ・スクリーン長さ以下の幅
を有し、電子１個による充電で前記チャネルのスレショ
ルド（閾値）電圧の変化がを誘起されるように構成され
ることを特徴とする。
【００１８】本発明の請求項５に係る二重量子点を応用
した単一電子多値メモリは、請求項１において、前記絶
縁層が、前記ソース、ドレイン及びチャネル上にＳｉＯ
2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ及びＳｉＯＮからなる
群の中から選ばれた１種を１０ｎｍ以下の厚さで蒸着し
て形成され、トンネル障壁として用いられることを特徴
とする。
した単一電子多値メモリは、請求項１において、前記絶
縁層が、前記ソース、ドレイン及びチャネル上にＳｉＯ
2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ及びＳｉＯＮからなる
群の中から選ばれた１種を１０ｎｍ以下の厚さで蒸着し
て形成され、トンネル障壁として用いられることを特徴
とする。
【００１９】本発明の請求項６に係る二重量子点を応用
した単一電子多値メモリは、請求項１において、前記絶
縁層が、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、Ｓｉ
ＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／ＳｉＯ2
及びＡｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた１
種である誘電体物質の組み合わせで形成されて構成され
ることを特徴とする。
した単一電子多値メモリは、請求項１において、前記絶
縁層が、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、Ｓｉ
ＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／ＳｉＯ2
及びＡｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた１
種である誘電体物質の組み合わせで形成されて構成され
ることを特徴とする。
【００２０】即ち、本発明に係る二重量子点を応用した
単一電子多値メモリは、前記絶縁層が、前記ソース、ド
レイン及びチャネル上にＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、
ＡｌＯＮ及びＳｉＯＮからなる群の中から選ばれた１種
を１０ｎｍ以下の厚さに蒸着して用いるとトンネル障壁
の現象を発現させることが可能となる。あるいは、この
ようなトンネル障壁の現象を発現させるためにＴｉＯ2
／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯＮ／ＳｉＯ2、
ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／ＳｉＯ2及びＡｌ2Ｏ3／Ｓ
ｉＯ2からなる群の中から選ばれた１種である誘電体物
質の組み合わせを１０ｎｍ以下の厚さで蒸着して用いて
もよい。
単一電子多値メモリは、前記絶縁層が、前記ソース、ド
レイン及びチャネル上にＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、
ＡｌＯＮ及びＳｉＯＮからなる群の中から選ばれた１種
を１０ｎｍ以下の厚さに蒸着して用いるとトンネル障壁
の現象を発現させることが可能となる。あるいは、この
ようなトンネル障壁の現象を発現させるためにＴｉＯ2
／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯＮ／ＳｉＯ2、
ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／ＳｉＯ2及びＡｌ2Ｏ3／Ｓ
ｉＯ2からなる群の中から選ばれた１種である誘電体物
質の組み合わせを１０ｎｍ以下の厚さで蒸着して用いて
もよい。
【００２１】本発明の請求項７に係る二重量子点を応用
した単一電子多値メモリは、請求項１において、前記第
１浮遊ゲート及び第２浮遊ゲートが、その幅を前記チャ
ネル幅と同じか、あるいは前記チャネル幅よりも小さく
して形成され、その厚さを１００ｎｍ以下として形成さ
れ、その半径を１０ｎｍ以下として形成されて構成され
ることを特徴とする。
した単一電子多値メモリは、請求項１において、前記第
１浮遊ゲート及び第２浮遊ゲートが、その幅を前記チャ
ネル幅と同じか、あるいは前記チャネル幅よりも小さく
して形成され、その厚さを１００ｎｍ以下として形成さ
れ、その半径を１０ｎｍ以下として形成されて構成され
ることを特徴とする。
【００２２】即ち、本発明に係る二重量子点を応用した
単一電子多値メモリは、前記第１浮遊ゲート及び第２浮
遊ゲートは、インプランタあるいは拡散炉を用いてｎ型
の不純物をドーピングし、前記第１浮遊ゲート及び第２
浮遊ゲート上の絶縁層が、ＳｉＯ2、Ａｌ2Ｏ3、Ａｌ
Ｎ、ＡｌＯＮ、ＳｉＯＮ、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5
／ＳｉＯ2、ＳｉＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、
ＡｌＮ／ＳｉＯ2及びＡｌ 2Ｏ3／ＳｉＯ2からなる群の中
から選ばれた１種である誘電体物質あるいは誘電体の組
み合わせで厚さ１００ｎｍ以下に積層して形成すること
が望ましい。
単一電子多値メモリは、前記第１浮遊ゲート及び第２浮
遊ゲートは、インプランタあるいは拡散炉を用いてｎ型
の不純物をドーピングし、前記第１浮遊ゲート及び第２
浮遊ゲート上の絶縁層が、ＳｉＯ2、Ａｌ2Ｏ3、Ａｌ
Ｎ、ＡｌＯＮ、ＳｉＯＮ、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5
／ＳｉＯ2、ＳｉＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、
ＡｌＮ／ＳｉＯ2及びＡｌ 2Ｏ3／ＳｉＯ2からなる群の中
から選ばれた１種である誘電体物質あるいは誘電体の組
み合わせで厚さ１００ｎｍ以下に積層して形成すること
が望ましい。
【００２３】本発明の請求項８に係る二重量子点を応用
した単一電子多値メモリは、請求項７において、前記第
１浮遊ゲート及び第２浮遊ゲートが、フィールド酸化に
よって前記幅、厚さ及び半径をさらに縮小して形成さ
れ、各量子点の両端を嘴状（ｂｉｒｄ‘ｓ ｂｅａｋ）
に形成して構成されることを特徴とする。
した単一電子多値メモリは、請求項７において、前記第
１浮遊ゲート及び第２浮遊ゲートが、フィールド酸化に
よって前記幅、厚さ及び半径をさらに縮小して形成さ
れ、各量子点の両端を嘴状（ｂｉｒｄ‘ｓ ｂｅａｋ）
に形成して構成されることを特徴とする。
【００２４】即ち、本発明に係る二重量子点を応用した
単一電子多値メモリは、前記第１浮遊ゲート及び第２浮
遊ゲートの幅を、前記チャネル幅と同じか、あるいは前
記チャネル幅よりも小さく形成し、その厚さを１００ｎ
ｍ以下に形成し、その半径を１０ｎｍ以下に形成し、さ
らにフィールド酸化により前記第１浮遊ゲート及び第２
浮遊ゲートの幅、厚さ及び半径をさらに縮小して形成
し、各量子点の両端を嘴状（ｂｉｒｄ‘ｓ ｂｅａｋ）
に形成することが望ましい。
単一電子多値メモリは、前記第１浮遊ゲート及び第２浮
遊ゲートの幅を、前記チャネル幅と同じか、あるいは前
記チャネル幅よりも小さく形成し、その厚さを１００ｎ
ｍ以下に形成し、その半径を１０ｎｍ以下に形成し、さ
らにフィールド酸化により前記第１浮遊ゲート及び第２
浮遊ゲートの幅、厚さ及び半径をさらに縮小して形成
し、各量子点の両端を嘴状（ｂｉｒｄ‘ｓ ｂｅａｋ）
に形成することが望ましい。
【００２５】本発明の請求項９に係る二重量子点を応用
した単一電子多値メモリは、請求項１において、前記第
１浮遊ゲート及び第２浮遊ゲートが、インプランタまた
は拡散炉を用いてｎ型の不純物がドーピングされて構成
されることを特徴とする。
した単一電子多値メモリは、請求項１において、前記第
１浮遊ゲート及び第２浮遊ゲートが、インプランタまた
は拡散炉を用いてｎ型の不純物がドーピングされて構成
されることを特徴とする。
【００２６】本発明の請求項１０に係る二重量子点を応
用した単一電子多値メモリは、請求項１において、前記
第１浮遊ゲート及び第２浮遊ゲートが、その上に形成さ
れた絶縁層を厚さ１００ｎｍ以下に積層させて構成され
ることを特徴とする。
用した単一電子多値メモリは、請求項１において、前記
第１浮遊ゲート及び第２浮遊ゲートが、その上に形成さ
れた絶縁層を厚さ１００ｎｍ以下に積層させて構成され
ることを特徴とする。
【００２７】本発明の請求項１１に係る二重量子点を応
用した単一電子多値メモリは、請求項１０において、前
記絶縁層がＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、Ｓ
ｉＯＮ、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、Ｓｉ
ＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／ＳｉＯ2
及びＡｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた１
種である誘電体物質あるいは誘電体の組み合わせで構成
されることを特徴とする。
用した単一電子多値メモリは、請求項１０において、前
記絶縁層がＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、Ｓ
ｉＯＮ、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、Ｓｉ
ＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／ＳｉＯ2
及びＡｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた１
種である誘電体物質あるいは誘電体の組み合わせで構成
されることを特徴とする。
【００２８】本発明の請求項１２に係る二重量子点を応
用した単一電子多値メモリは、請求項１において、前記
制御ゲートは、Ａｌ、Ｗ、Ｃｏ、Ｔｉ及び多結晶シリコ
ン（Ｓｉ）からなる群の中から選ばれた少なくとも１種
の物質で形成されて構成されることを特徴とする。
用した単一電子多値メモリは、請求項１において、前記
制御ゲートは、Ａｌ、Ｗ、Ｃｏ、Ｔｉ及び多結晶シリコ
ン（Ｓｉ）からなる群の中から選ばれた少なくとも１種
の物質で形成されて構成されることを特徴とする。
【００２９】本発明の請求項１３に係る二重量子点を応
用した単一電子多値メモリは、請求項１２において、前
記制御ゲートが、多結晶シリコン（Ｓｉ）からなり、イ
ンプランタあるいは拡散炉を用いてこの多結晶シリコン
（Ｓｉ）にｎ型の不純物がドーピングされて構成される
ことを特徴とする。
用した単一電子多値メモリは、請求項１２において、前
記制御ゲートが、多結晶シリコン（Ｓｉ）からなり、イ
ンプランタあるいは拡散炉を用いてこの多結晶シリコン
（Ｓｉ）にｎ型の不純物がドーピングされて構成される
ことを特徴とする。
【００３０】本発明の請求項１４に係る二重量子点を応
用した単一電子多値メモリは、半導体基板上部にデバイ
・スクリーン長さ（Ｄｅｂｙｅ Ｓｃｒｅｅｎ Ｌｅｎ
ｇｔｈ）以下の幅を有するチャネル領域と、前記チャネ
ル領域を介在して前記チャネル領域と異なる不純物がド
ーピングされて形成されたソースとドレインと、前記ソ
ースとドレイン及びチャネル領域上に形成された絶縁層
と、前記チャネル両縁部側の前記ソース及びドレイン上
の絶縁層内に量子点の役割を演ずるように各々形成され
た第１浮遊ゲート及び第２浮遊ゲートと、前記第１浮遊
ゲート及び第２浮遊ゲートを覆っている前記絶縁層上に
形成された制御ゲートとを具備したメモリセルがマトリ
ックス状に前記半導体基板に配置され、前記制御ゲート
がストライプ状に形成されてワードラインをなし、前記
ドレインが前記ワードラインと交差する方向のストライ
プ状に形成されたビットラインに接続されて構成される
ことを特徴とする。
用した単一電子多値メモリは、半導体基板上部にデバイ
・スクリーン長さ（Ｄｅｂｙｅ Ｓｃｒｅｅｎ Ｌｅｎ
ｇｔｈ）以下の幅を有するチャネル領域と、前記チャネ
ル領域を介在して前記チャネル領域と異なる不純物がド
ーピングされて形成されたソースとドレインと、前記ソ
ースとドレイン及びチャネル領域上に形成された絶縁層
と、前記チャネル両縁部側の前記ソース及びドレイン上
の絶縁層内に量子点の役割を演ずるように各々形成され
た第１浮遊ゲート及び第２浮遊ゲートと、前記第１浮遊
ゲート及び第２浮遊ゲートを覆っている前記絶縁層上に
形成された制御ゲートとを具備したメモリセルがマトリ
ックス状に前記半導体基板に配置され、前記制御ゲート
がストライプ状に形成されてワードラインをなし、前記
ドレインが前記ワードラインと交差する方向のストライ
プ状に形成されたビットラインに接続されて構成される
ことを特徴とする。
【００３１】本発明の請求項１５に係る二重量子点を応
用した単一電子多値メモリは、請求項１４において、前
記半導体基板が、１０13〜１０18／ｃｍ3の濃度で不純
物がドーピングされたシリコン（Ｓｉ）基板で構成され
ることを特徴とする。
用した単一電子多値メモリは、請求項１４において、前
記半導体基板が、１０13〜１０18／ｃｍ3の濃度で不純
物がドーピングされたシリコン（Ｓｉ）基板で構成され
ることを特徴とする。
【００３２】本発明の請求項１６に係る二重量子点を応
用した単一電子多値メモリは、請求項１４において、前
記量子点の役割を演ずる第１浮遊ゲート及び第２浮遊ゲ
ートは、相異なる電荷充電容量を有するようにその大き
さを相異にして構成されるか、あるいは充電される電荷
の個数を相異にするために、第１浮遊ゲート及び第２浮
遊ゲートはそれらの大きさを同一にして構成され、ドレ
インとソースとの間の電圧Ｖｄｓの大きさを相異に印加
し、前記各量子点に蓄積された電子の数によって多値記
憶機能を有することを特徴とする。
用した単一電子多値メモリは、請求項１４において、前
記量子点の役割を演ずる第１浮遊ゲート及び第２浮遊ゲ
ートは、相異なる電荷充電容量を有するようにその大き
さを相異にして構成されるか、あるいは充電される電荷
の個数を相異にするために、第１浮遊ゲート及び第２浮
遊ゲートはそれらの大きさを同一にして構成され、ドレ
インとソースとの間の電圧Ｖｄｓの大きさを相異に印加
し、前記各量子点に蓄積された電子の数によって多値記
憶機能を有することを特徴とする。
【００３３】本発明の請求項１７に係る二重量子点を応
用した単一電子多値メモリは、請求項１４において、前
記チャネルが、前記シリコン（Ｓｉ）基板にドーピング
された不純物の濃度によって決定されるデバイ・スクリ
ーン長さ以下の幅を有し、電子１個による充電で前記チ
ャネルのスレショルド（閾値）電圧の変化が誘起される
ように構成されることを特徴とする。
用した単一電子多値メモリは、請求項１４において、前
記チャネルが、前記シリコン（Ｓｉ）基板にドーピング
された不純物の濃度によって決定されるデバイ・スクリ
ーン長さ以下の幅を有し、電子１個による充電で前記チ
ャネルのスレショルド（閾値）電圧の変化が誘起される
ように構成されることを特徴とする。
【００３４】本発明の請求項１８に係る二重量子点を応
用した単一電子多値メモリは、請求項１４において、前
記絶縁層が、前記ソース、ドレイン及びチャネル上にＳ
ｉＯ 2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ及びＳｉＯＮから
なる群の中から選ばれた１種を１０ｎｍ以下の厚さで蒸
着して形成され、トンネル障壁として用いられることを
特徴とする。
用した単一電子多値メモリは、請求項１４において、前
記絶縁層が、前記ソース、ドレイン及びチャネル上にＳ
ｉＯ 2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ及びＳｉＯＮから
なる群の中から選ばれた１種を１０ｎｍ以下の厚さで蒸
着して形成され、トンネル障壁として用いられることを
特徴とする。
【００３５】本発明の請求項１９に係る二重量子点を応
用した単一電子多値メモリは、請求項１４において、前
記絶縁層が、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、
ＳｉＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／Ｓｉ
Ｏ2及びＡｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた
１種である誘電体物質の組み合わせで形成されて構成さ
れることを特徴とする。
用した単一電子多値メモリは、請求項１４において、前
記絶縁層が、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、
ＳｉＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／Ｓｉ
Ｏ2及びＡｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた
１種である誘電体物質の組み合わせで形成されて構成さ
れることを特徴とする。
【００３６】本発明の請求項２０に係る二重量子点を応
用した単一電子多値メモリは、請求項１４において、前
記第１浮遊ゲート及び第２浮遊ゲートが、その幅を前記
チャネル幅と同じとするか、あるいは前記チャネル幅よ
りも小さくするように形成し、その厚さを１００ｎｍ以
下に形成し、その半径が１０ｎｍ以下に形成して構成さ
れることを特徴とする。
用した単一電子多値メモリは、請求項１４において、前
記第１浮遊ゲート及び第２浮遊ゲートが、その幅を前記
チャネル幅と同じとするか、あるいは前記チャネル幅よ
りも小さくするように形成し、その厚さを１００ｎｍ以
下に形成し、その半径が１０ｎｍ以下に形成して構成さ
れることを特徴とする。
【００３７】本発明の請求項２１に係る二重量子点を応
用した単一電子多値メモリは、請求項２０において、前
記第１浮遊ゲート及び第２浮遊ゲートが、フィールド酸
化によって前記幅、厚さ及び半径をさらに縮小し、各量
子点の両端は嘴状（ｂｉｒｄ‘ｓ ｂｅａｋ）に形成し
て構成されることを特徴とする。
用した単一電子多値メモリは、請求項２０において、前
記第１浮遊ゲート及び第２浮遊ゲートが、フィールド酸
化によって前記幅、厚さ及び半径をさらに縮小し、各量
子点の両端は嘴状（ｂｉｒｄ‘ｓ ｂｅａｋ）に形成し
て構成されることを特徴とする。
【００３８】本発明の請求項２２に係る二重量子点を応
用した単一電子多値メモリは、請求項１４において、前
記第１浮遊ゲート及び第２浮遊ゲートが、インプランタ
あるいは拡散炉を用いてｎ型の不純物がドーピングされ
て構成されることを特徴とする。
用した単一電子多値メモリは、請求項１４において、前
記第１浮遊ゲート及び第２浮遊ゲートが、インプランタ
あるいは拡散炉を用いてｎ型の不純物がドーピングされ
て構成されることを特徴とする。
【００３９】本発明の請求項２３に係る二重量子点を応
用した単一電子多値メモリは、請求項１４において、前
記第１浮遊ゲート及び第２浮遊ゲートが、その上に形成
された絶縁層を、厚さ１００ｎｍ以下に積層して構成さ
れることを特徴とする。
用した単一電子多値メモリは、請求項１４において、前
記第１浮遊ゲート及び第２浮遊ゲートが、その上に形成
された絶縁層を、厚さ１００ｎｍ以下に積層して構成さ
れることを特徴とする。
【００４０】本発明の請求項２４に係る二重量子点を応
用した単一電子多値メモリは、請求項２３において、前
記絶縁層が、ＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、
ＳｉＯＮ、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、Ｓ
ｉＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／ＳｉＯ
2及びＡｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた１
種である誘電体物質または誘電体の組み合わせで構成さ
れることを特徴とする。
用した単一電子多値メモリは、請求項２３において、前
記絶縁層が、ＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、
ＳｉＯＮ、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、Ｓ
ｉＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／ＳｉＯ
2及びＡｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた１
種である誘電体物質または誘電体の組み合わせで構成さ
れることを特徴とする。
【００４１】本発明の請求項２５に係る二重量子点を応
用した単一電子多値メモリは、請求項１４において、前
記制御ゲートが、Ａｌ、Ｗ、Ｃｏ、Ｔｉ及び多結晶シリ
コン（Ｓｉ）からなる群の中から選ばれた少なくとも１
種で形成されて構成されることを特徴とする。
用した単一電子多値メモリは、請求項１４において、前
記制御ゲートが、Ａｌ、Ｗ、Ｃｏ、Ｔｉ及び多結晶シリ
コン（Ｓｉ）からなる群の中から選ばれた少なくとも１
種で形成されて構成されることを特徴とする。
【００４２】本発明の請求項２６に係る二重量子点を応
用した単一電子多値メモリは、請求項２５において、前
記結晶シリコン（Ｓｉ）からなる制御ゲートが、インプ
ランタあるいは拡散炉を用いてｎ型の不純物がドーピン
グされて構成されることを特徴とする。
用した単一電子多値メモリは、請求項２５において、前
記結晶シリコン（Ｓｉ）からなる制御ゲートが、インプ
ランタあるいは拡散炉を用いてｎ型の不純物がドーピン
グされて構成されることを特徴とする。
【００４３】本発明の請求項２７に係る二重量子点を応
用した単一電子多値メモリの駆動方法は、半導体基板上
部にデバイ・スクリーン長さ以下の幅を有するチャネル
領域と、前記チャネル領域を介在して前記チャネル領域
と異なる不純物がドーピングされて形成されたソースと
ドレインと、前記ソースとドレイン及びチャネル領域上
に形成された絶縁層と、前記チャネル両縁部側の前記ソ
ース及びドレイン上の絶縁層内に量子点の役割を演ずる
ように各々形成された第１浮遊ゲート及び第２浮遊ゲー
トと、前記第１浮遊ゲート及び第２浮遊ゲートを覆って
いる前記絶縁層上に形成された制御ゲートとを具備して
構成されたメモリセルがマトリックス状に前記半導体基
板に配置され、前記制御ゲートはストライプ状に形成さ
れてワードラインをなし、前記ドレインは前記ワードラ
インと交差する方向のストライプ状に形成されたビット
ラインに接続されて構成された二重量子点を応用した単
一電子多値メモリの駆動方法において、ＣＨＥＩ法で選
択された前記メモリセルにソースとドレインとの間の電
圧Ｖｄｓを１２Ｖｏｌｔ以内として印加し、制御ゲート
電圧Ｖｇを１５Ｖｏｌｔ以内として印加し、前記第２浮
遊ゲートに所定個数の電子を充電させて記録したり、あ
るいは前記選択された他のメモリセルに前記電圧Ｖｄｓ
を−１２Ｖｏｌｔ以内として印加し、前記電圧Ｖｇを１
５Ｖｏｌｔ以内として印加して前記第２浮遊ゲートに充
電する電子の個数と異なる個数の電子を充電させて記録
したり、あるいは前記選択されたセルに電子を充電しな
い状態にして、前記選択されたセルに０、１及び２とい
う多重値の中で￥のいずれか一つの値を記録することに
より情報を記録する記録段階と、Ｆ−Ｎトンネリング法
を用いて前記Ｖｄｓはオープンさせ、前記電圧Ｖｇを１
５Ｖｏｌｔ程度として印加して前記第２浮遊ゲートから
前記記録段階で充電された電子が前記制御ゲートに抜け
出るようにして前記記録段階で記録された情報を消去す
る消去段階と、前記記録段階で記録された情報を読み出
すために、前記選択されたセルにＶｄｓを５Ｖｏｌｔ以
内として印加し、Ｖｇには第１浮遊ゲートのスレショル
ド（閾値）電圧Ｖｔｈと第２浮遊ゲートのスレショルド
電圧Ｖｔｈとの中間値を選んで印加し、前記選択された
セルの電流値を検出して前記記録段階で記録された情報
を読み出す読出し段階とを含むことを特徴とする。
用した単一電子多値メモリの駆動方法は、半導体基板上
部にデバイ・スクリーン長さ以下の幅を有するチャネル
領域と、前記チャネル領域を介在して前記チャネル領域
と異なる不純物がドーピングされて形成されたソースと
ドレインと、前記ソースとドレイン及びチャネル領域上
に形成された絶縁層と、前記チャネル両縁部側の前記ソ
ース及びドレイン上の絶縁層内に量子点の役割を演ずる
ように各々形成された第１浮遊ゲート及び第２浮遊ゲー
トと、前記第１浮遊ゲート及び第２浮遊ゲートを覆って
いる前記絶縁層上に形成された制御ゲートとを具備して
構成されたメモリセルがマトリックス状に前記半導体基
板に配置され、前記制御ゲートはストライプ状に形成さ
れてワードラインをなし、前記ドレインは前記ワードラ
インと交差する方向のストライプ状に形成されたビット
ラインに接続されて構成された二重量子点を応用した単
一電子多値メモリの駆動方法において、ＣＨＥＩ法で選
択された前記メモリセルにソースとドレインとの間の電
圧Ｖｄｓを１２Ｖｏｌｔ以内として印加し、制御ゲート
電圧Ｖｇを１５Ｖｏｌｔ以内として印加し、前記第２浮
遊ゲートに所定個数の電子を充電させて記録したり、あ
るいは前記選択された他のメモリセルに前記電圧Ｖｄｓ
を−１２Ｖｏｌｔ以内として印加し、前記電圧Ｖｇを１
５Ｖｏｌｔ以内として印加して前記第２浮遊ゲートに充
電する電子の個数と異なる個数の電子を充電させて記録
したり、あるいは前記選択されたセルに電子を充電しな
い状態にして、前記選択されたセルに０、１及び２とい
う多重値の中で￥のいずれか一つの値を記録することに
より情報を記録する記録段階と、Ｆ−Ｎトンネリング法
を用いて前記Ｖｄｓはオープンさせ、前記電圧Ｖｇを１
５Ｖｏｌｔ程度として印加して前記第２浮遊ゲートから
前記記録段階で充電された電子が前記制御ゲートに抜け
出るようにして前記記録段階で記録された情報を消去す
る消去段階と、前記記録段階で記録された情報を読み出
すために、前記選択されたセルにＶｄｓを５Ｖｏｌｔ以
内として印加し、Ｖｇには第１浮遊ゲートのスレショル
ド（閾値）電圧Ｖｔｈと第２浮遊ゲートのスレショルド
電圧Ｖｔｈとの中間値を選んで印加し、前記選択された
セルの電流値を検出して前記記録段階で記録された情報
を読み出す読出し段階とを含むことを特徴とする。
【００４４】
【発明の実施の形態】以下、図面を参照しながら本発明
に係る二重量子点を応用した単一電子多値メモリ及びそ
の駆動方法を詳細に説明する。なお、本発明はこの実施
の形態のみに限定されるものではなく、本発明の技術的
思想に基づく限りにおいて適宜に変更することが可能で
ある。本発明の目的は、前記した富士通及びミネソタ大
学で開示された方法で製造されたメモリ素子が有する問
題点を乗り越えて、１Ｔｂ以上の超高集積メモリを実現
することにある。従って、本発明に係る二重量子点を応
用した単一電子多値メモリにあっては、前記富士通及び
ミネソタ大学の技術を用いて製造されたメモリのよう
に、先ず１個の電子によってもチャネルをスクリーン
（遮蔽）することができるようにすべく、基板に含まれ
る不純物の濃度を適切に調節することによってチャネル
幅をデバイ・スクリーン長さより小さくする。
に係る二重量子点を応用した単一電子多値メモリ及びそ
の駆動方法を詳細に説明する。なお、本発明はこの実施
の形態のみに限定されるものではなく、本発明の技術的
思想に基づく限りにおいて適宜に変更することが可能で
ある。本発明の目的は、前記した富士通及びミネソタ大
学で開示された方法で製造されたメモリ素子が有する問
題点を乗り越えて、１Ｔｂ以上の超高集積メモリを実現
することにある。従って、本発明に係る二重量子点を応
用した単一電子多値メモリにあっては、前記富士通及び
ミネソタ大学の技術を用いて製造されたメモリのよう
に、先ず１個の電子によってもチャネルをスクリーン
（遮蔽）することができるようにすべく、基板に含まれ
る不純物の濃度を適切に調節することによってチャネル
幅をデバイ・スクリーン長さより小さくする。
【００４５】つぎに、このようにしてチャネル幅がデバ
イ・スクリーン長さより小さくなるように形成した後、
短チャネル効果による超高集積化の限界を乗り越えるた
めにソースとドレインの上に二つの量子点を配列して多
値機能を付与する。
イ・スクリーン長さより小さくなるように形成した後、
短チャネル効果による超高集積化の限界を乗り越えるた
めにソースとドレインの上に二つの量子点を配列して多
値機能を付与する。
【００４６】さらに、記録の方法を直接方法からＣＨＥ
Ｉ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎ
ｊｅｃｔｉｏｎ）に変更して前記量子点に充電される電
子の個数が数十個程度となるようにすれば、１Ｔｂ以上
の超高集積メモリを実現することができるのみならず、
消費電力が可及的に抑えられて極小電力で動作するメモ
リを実現することができるということは、本発明の大き
な特徴である。
Ｉ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎ
ｊｅｃｔｉｏｎ）に変更して前記量子点に充電される電
子の個数が数十個程度となるようにすれば、１Ｔｂ以上
の超高集積メモリを実現することができるのみならず、
消費電力が可及的に抑えられて極小電力で動作するメモ
リを実現することができるということは、本発明の大き
な特徴である。
【００４７】このように、本発明に係る二重量子点を応
用した単一電子多値メモリにあっては、単一電子充電効
果を応用して電子１個ずつを浮遊ゲートに蓄積すること
ができ、電子１個のみでチャネルをスクリーン（遮蔽）
することできるために消費電力が可及的に抑えられて、
極小電力で動作するメモリとなる。また、２個の量子点
を浮遊ゲートＦＧとして用いるため、高集積化時に問題
となる短チャネル効果がなくなって１Ｔｂ以上の超高集
積化が可能となり、またナノ秒オーダーの高速動作を実
現することができる不揮発性メモリとなる。このような
長所を有する２個の量子点を用いた単一電子多値メモリ
の構成を模式的に示すと図１のようになる。
用した単一電子多値メモリにあっては、単一電子充電効
果を応用して電子１個ずつを浮遊ゲートに蓄積すること
ができ、電子１個のみでチャネルをスクリーン（遮蔽）
することできるために消費電力が可及的に抑えられて、
極小電力で動作するメモリとなる。また、２個の量子点
を浮遊ゲートＦＧとして用いるため、高集積化時に問題
となる短チャネル効果がなくなって１Ｔｂ以上の超高集
積化が可能となり、またナノ秒オーダーの高速動作を実
現することができる不揮発性メモリとなる。このような
長所を有する２個の量子点を用いた単一電子多値メモリ
の構成を模式的に示すと図１のようになる。
【００４８】図１は、本発明に係る２個の量子点応用単
一電子多値メモリの垂直断面を模式的に示す図である。
図１に示すように、本発明に係る二重量子点を応用した
単一電子多値メモリは、基本的には半導体基板中にチャ
ネル１領域を介在させて不純物がドーピングされ、ソー
ス２及びドレイン３が形成された構造を有する。このよ
うに構成された構造の上部に絶縁層４が形成され、チャ
ネル１領域上の絶縁層４の上に第１浮遊ゲート及び第２
浮遊ゲートの二つの浮遊ゲート５、６が形成され、これ
らの浮遊ゲート５、６の外部は絶縁層で覆われている。
そして浮遊ゲート５、６上部の絶縁層４上には制御ゲー
ト７が備わっている。
一電子多値メモリの垂直断面を模式的に示す図である。
図１に示すように、本発明に係る二重量子点を応用した
単一電子多値メモリは、基本的には半導体基板中にチャ
ネル１領域を介在させて不純物がドーピングされ、ソー
ス２及びドレイン３が形成された構造を有する。このよ
うに構成された構造の上部に絶縁層４が形成され、チャ
ネル１領域上の絶縁層４の上に第１浮遊ゲート及び第２
浮遊ゲートの二つの浮遊ゲート５、６が形成され、これ
らの浮遊ゲート５、６の外部は絶縁層で覆われている。
そして浮遊ゲート５、６上部の絶縁層４上には制御ゲー
ト７が備わっている。
【００４９】このように構成される二重量子点を応用し
た単一電子多値メモリは、次のようにして製作すること
ができる。その製作方法の一例を、図２（Ａ）、
（Ｂ）、（Ｃ）に示す。先ず、図２（Ａ）に示すように
従来公知の方法で半導体(シリコン；Ｓｉ)基板にチャネ
ル１領域を介在させて不純物をドーピングし、ソース１
及びドレイン２が形成されてなるＦＥＴの基本構造を製
造する。その際、Ｓｉ基板の不純物の濃度は１０13〜１
０18／ｃｍ3の範囲とし、基板の不純物濃度に対応させ
てデバイ・スクリーン長さＬDを決定し、チャネル幅を
このＬDと同一小さいか同一に形成させる。
た単一電子多値メモリは、次のようにして製作すること
ができる。その製作方法の一例を、図２（Ａ）、
（Ｂ）、（Ｃ）に示す。先ず、図２（Ａ）に示すように
従来公知の方法で半導体(シリコン；Ｓｉ)基板にチャネ
ル１領域を介在させて不純物をドーピングし、ソース１
及びドレイン２が形成されてなるＦＥＴの基本構造を製
造する。その際、Ｓｉ基板の不純物の濃度は１０13〜１
０18／ｃｍ3の範囲とし、基板の不純物濃度に対応させ
てデバイ・スクリーン長さＬDを決定し、チャネル幅を
このＬDと同一小さいか同一に形成させる。
【００５０】次に、図２（Ｂ）に示すように、ＦＥＴ基
本構造上に絶縁膜４'を覆い、チャネル１、ソース２及
びドレイン３上の絶縁層４'上に二つの量子点としての
役割を演ずる第１浮遊ゲート及び第２浮遊ゲートの浮遊
ゲート５、６を各々形成する。即ち、既に形成されたソ
ース２、ドレイン３及びチャネル１上に１０ｎｍ以下の
ＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、ＳｉＯＮある
いはＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯＮ
／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2及びＡｌＮ／ＳｉＯ2、
Ａｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた１種で
ある誘電体の組み合わせで構成される絶縁膜４'を１０
ｎｍ以下の厚さでＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ）法で蒸着してトンネル障壁
として用いる。その後、このトンネル障壁の上に二つの
量子点５、６を形成して、第１浮遊ゲート及び第２浮遊
ゲートの二つの浮遊ゲートで作動させる。このような二
つの浮遊ゲートを形成する方法としては、例えば次の通
りである。
本構造上に絶縁膜４'を覆い、チャネル１、ソース２及
びドレイン３上の絶縁層４'上に二つの量子点としての
役割を演ずる第１浮遊ゲート及び第２浮遊ゲートの浮遊
ゲート５、６を各々形成する。即ち、既に形成されたソ
ース２、ドレイン３及びチャネル１上に１０ｎｍ以下の
ＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、ＳｉＯＮある
いはＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯＮ
／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2及びＡｌＮ／ＳｉＯ2、
Ａｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた１種で
ある誘電体の組み合わせで構成される絶縁膜４'を１０
ｎｍ以下の厚さでＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ）法で蒸着してトンネル障壁
として用いる。その後、このトンネル障壁の上に二つの
量子点５、６を形成して、第１浮遊ゲート及び第２浮遊
ゲートの二つの浮遊ゲートで作動させる。このような二
つの浮遊ゲートを形成する方法としては、例えば次の通
りである。
【００５１】先ず、絶縁膜４’上にＣＶＤ（ｃｈｅｍｉ
ｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、ある
いはＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏ
ｓｉｔｉｏｎ）法で多結晶Ｓｉを蒸着した後、フォトリ
ソグラフィーあるいは電子ビームリソグラフィーと蝕刻
工程を通じて、図２（Ｂ）に示すように第１浮遊ゲート
及び第２浮遊ゲートの二つの浮遊ゲート５、６をソース
(またはドレイン)及びドレイン(またはソース)側に形成
する。その際、浮遊ゲート５、６の幅はチャネル幅より
小さいか、あるいはチャネル幅と同一とし、浮遊ゲート
５、６の厚さは１００ｎｍ以下とする。
ｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、ある
いはＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏ
ｓｉｔｉｏｎ）法で多結晶Ｓｉを蒸着した後、フォトリ
ソグラフィーあるいは電子ビームリソグラフィーと蝕刻
工程を通じて、図２（Ｂ）に示すように第１浮遊ゲート
及び第２浮遊ゲートの二つの浮遊ゲート５、６をソース
(またはドレイン)及びドレイン(またはソース)側に形成
する。その際、浮遊ゲート５、６の幅はチャネル幅より
小さいか、あるいはチャネル幅と同一とし、浮遊ゲート
５、６の厚さは１００ｎｍ以下とする。
【００５２】充電電荷容量を相異にする方法としては、
二つの浮遊ゲートの大きさを相異にして充電される電子
個数を異にする場合（同じＶｄｓで飽和充電電荷個数が
異なるようするべく、浮遊ゲートの大きさを相異にした
場合）、または二つの浮遊ゲートの大きさを同一とし、
ドレインとソースとの間の電圧Ｖｄｓの大きさを相異に
して、充填される電子の量を相異にする場合が挙げられ
る（同じＶｄｓで飽和充電電荷個数は同一であるが、飽
和充電電圧以下の他の二つの電圧をＶｄｓとして印加す
る場合）。その後、インプランタあるいは拡散炉を用い
てｎ型の不純物をドーピングして、これら二つの浮遊ゲ
ートＦＧ５、６をｎ型に形成する。さらに、これらの浮
遊ゲート５、６の大きさはフィールド酸化（ｆｉｅｌｄ
ｏｘｉｄａｔｉｏｎ）によってさらに縮小され、その
際、量子点の両端は嘴状（ｂｉｒｄ‘ｓ ｂｅａｋ）に
形成される。
二つの浮遊ゲートの大きさを相異にして充電される電子
個数を異にする場合（同じＶｄｓで飽和充電電荷個数が
異なるようするべく、浮遊ゲートの大きさを相異にした
場合）、または二つの浮遊ゲートの大きさを同一とし、
ドレインとソースとの間の電圧Ｖｄｓの大きさを相異に
して、充填される電子の量を相異にする場合が挙げられ
る（同じＶｄｓで飽和充電電荷個数は同一であるが、飽
和充電電圧以下の他の二つの電圧をＶｄｓとして印加す
る場合）。その後、インプランタあるいは拡散炉を用い
てｎ型の不純物をドーピングして、これら二つの浮遊ゲ
ートＦＧ５、６をｎ型に形成する。さらに、これらの浮
遊ゲート５、６の大きさはフィールド酸化（ｆｉｅｌｄ
ｏｘｉｄａｔｉｏｎ）によってさらに縮小され、その
際、量子点の両端は嘴状（ｂｉｒｄ‘ｓ ｂｅａｋ）に
形成される。
【００５３】次に、図２（Ｃ）に示すように前記二つの
量子点の露出面を絶縁膜４”で被覆して制御ゲート７を
形成する。即ち、前記二つの量子点の上に厚さ１００ｎ
ｍ以下のＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、Ｓｉ
ＯＮあるいはＴｉＯ2／ＳｉＯ 2、Ｔａ2Ｏ5／ＳｉＯ2、
ＳｉＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2及びＡｌＮ／Ｓ
ｉＯ2、Ａｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた
１種である誘電体の組み合わせで構成される絶縁膜４”
をＰＶＤ法あるいはＣＶＤ法で蒸着して形成する。
量子点の露出面を絶縁膜４”で被覆して制御ゲート７を
形成する。即ち、前記二つの量子点の上に厚さ１００ｎ
ｍ以下のＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、Ｓｉ
ＯＮあるいはＴｉＯ2／ＳｉＯ 2、Ｔａ2Ｏ5／ＳｉＯ2、
ＳｉＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2及びＡｌＮ／Ｓ
ｉＯ2、Ａｌ2Ｏ3／ＳｉＯ2からなる群の中から選ばれた
１種である誘電体の組み合わせで構成される絶縁膜４”
をＰＶＤ法あるいはＣＶＤ法で蒸着して形成する。
【００５４】その後、制御ゲート７を形成するが、ゲー
ト材料としてはＡｌ、Ｗ、Ｃｏ、Ｔｉ、多結晶シリコン
からなるなる群の中から選ばれた１種をＣＶＤあるいは
ＰＶＤ方法で蒸着することができる。その後、レジスト
を塗布した後、電子ビーム等による直接描画あるいはフ
ォトリソグラフィーと蝕刻を通じて図２（Ｃ）に示すよ
うに制御ゲート７の形態を完成させることができる。多
結晶シリコンからなる制御ゲートの場合、インプランタ
あるいは拡散炉を用いてｎ型の不純物をドーピングして
ｎ型とすることができる。
ト材料としてはＡｌ、Ｗ、Ｃｏ、Ｔｉ、多結晶シリコン
からなるなる群の中から選ばれた１種をＣＶＤあるいは
ＰＶＤ方法で蒸着することができる。その後、レジスト
を塗布した後、電子ビーム等による直接描画あるいはフ
ォトリソグラフィーと蝕刻を通じて図２（Ｃ）に示すよ
うに制御ゲート７の形態を完成させることができる。多
結晶シリコンからなる制御ゲートの場合、インプランタ
あるいは拡散炉を用いてｎ型の不純物をドーピングして
ｎ型とすることができる。
【００５５】以上のような方法で製作された二重量子点
応用多値メモリの動作原理は次の通りである。先ず、デ
バイ・スクリーン長さは下記式（１）のように表され
る。
応用多値メモリの動作原理は次の通りである。先ず、デ
バイ・スクリーン長さは下記式（１）のように表され
る。
【００５６】 ＬD＝（εＫBＴ／ｑ2ＮA）1/2 …（１）
【００５７】前記式（１）中、εは基板の誘電定数であ
り、ＫBはボルツマン定数であり、Ｔは絶対温度、ｑは
電荷量を表す。また、下記表１は基板の不純物の濃度に
よるデバイ・スクリーン長さを示す。
り、ＫBはボルツマン定数であり、Ｔは絶対温度、ｑは
電荷量を表す。また、下記表１は基板の不純物の濃度に
よるデバイ・スクリーン長さを示す。
【００５８】
【表１】
【００５９】表１から明らかなように基板の不純物の濃
度を適宜に変えることによって電子のスクリーン長さを
調節することができる。従って、例えばＬDを１００ｎ
ｍとすると、基板の不純物の濃度を１０15〜１０16ｃｍ
-3の範囲内とすれば、そのときのチャネル幅は１００ｎ
ｍあるいはそれ以下とすればよい。このようにチャネル
幅を適宜に調節した後、１個の電子を充電効果によって
浮遊ゲートＦＧに蓄積させれば、１個の電子がチャネル
をスクリーン（遮蔽）して下記式（２）のようなスレシ
ョルド（閾値）電圧の変化値（ΔＶｔｈ）をもたらす。
度を適宜に変えることによって電子のスクリーン長さを
調節することができる。従って、例えばＬDを１００ｎ
ｍとすると、基板の不純物の濃度を１０15〜１０16ｃｍ
-3の範囲内とすれば、そのときのチャネル幅は１００ｎ
ｍあるいはそれ以下とすればよい。このようにチャネル
幅を適宜に調節した後、１個の電子を充電効果によって
浮遊ゲートＦＧに蓄積させれば、１個の電子がチャネル
をスクリーン（遮蔽）して下記式（２）のようなスレシ
ョルド（閾値）電圧の変化値（ΔＶｔｈ）をもたらす。
【００６０】 ΔＶｔｈ＝ｎq／Ｃgf＋Ｃgc …（２）
【００６１】前記式（２）中、ｎは浮遊ゲートに充電さ
れた電子の数であり、qは電荷量であり、Ｃgfは浮遊ゲ
ートと制御ゲートにかかる容量であり、Ｃgcは制御ゲー
トとチャネルとの間の容量を表す。チャネル長さが２０
０ｎｍで、チャネル幅が１００ｎｍ、制御ゲートとチャ
ネルとの間に５０ｎｍ厚さの絶縁膜ＳｉＯ2が被覆され
ていれば、電子一つが浮遊ゲートに充電されることによ
るスレショルド（閾値）電圧の変化は０.１Ｖｏｌｔと
なる。単一電子充電効果を応用する素子では電子個数を
適宜に調節することができ、もし２０個の電子を充電さ
せればスレショルド（閾値）電圧の変化は２Ｖｏｌｔと
なって、サブスレショルド（Ｓｕｂ−ｔｈｒｅｓｈｏｌ
ｄ）電流を数十万倍程度小さくすることができる。参考
として、前記した富士通及びミネソタ大学が開示してい
る技術の場合には、０.１Ｖｏｌｔ程度のスレショルド
（閾値）電圧の変化値（ΔＶｔｈ）が得られている。
れた電子の数であり、qは電荷量であり、Ｃgfは浮遊ゲ
ートと制御ゲートにかかる容量であり、Ｃgcは制御ゲー
トとチャネルとの間の容量を表す。チャネル長さが２０
０ｎｍで、チャネル幅が１００ｎｍ、制御ゲートとチャ
ネルとの間に５０ｎｍ厚さの絶縁膜ＳｉＯ2が被覆され
ていれば、電子一つが浮遊ゲートに充電されることによ
るスレショルド（閾値）電圧の変化は０.１Ｖｏｌｔと
なる。単一電子充電効果を応用する素子では電子個数を
適宜に調節することができ、もし２０個の電子を充電さ
せればスレショルド（閾値）電圧の変化は２Ｖｏｌｔと
なって、サブスレショルド（Ｓｕｂ−ｔｈｒｅｓｈｏｌ
ｄ）電流を数十万倍程度小さくすることができる。参考
として、前記した富士通及びミネソタ大学が開示してい
る技術の場合には、０.１Ｖｏｌｔ程度のスレショルド
（閾値）電圧の変化値（ΔＶｔｈ）が得られている。
【００６２】チャネルにある１個の電子を浮遊ゲートに
充電させるためには、充電による電子の流れが熱的な揺
らぎ現象を発生させることなく行われるべきなので、下
記式（３）に示されるように、浮遊ゲートの大きさに依
存して１個の電子を制御することができる温度が変わっ
てくる。
充電させるためには、充電による電子の流れが熱的な揺
らぎ現象を発生させることなく行われるべきなので、下
記式（３）に示されるように、浮遊ゲートの大きさに依
存して１個の電子を制御することができる温度が変わっ
てくる。
【００６３】ｑ2／２Ｃtt＞＞ＫBＴ …（３）
【００６４】前記式（３）中、ｑは電荷量であり、Ｃtt
は浮遊ゲートと制御ゲートにかかる容量及び浮遊ゲート
とチャネルとの間の容量の和であり、ＫBはボルツマン
定数であり、Ｔは絶対温度を表す。
は浮遊ゲートと制御ゲートにかかる容量及び浮遊ゲート
とチャネルとの間の容量の和であり、ＫBはボルツマン
定数であり、Ｔは絶対温度を表す。
【００６５】常温でのＫBＴ／ｑは０.０２６ｅＶである
ので、浮遊ゲートとして応用する量子点の半径が１０ｎ
ｍ以内であれば、計算上、常温で一つ一つの電子を制御
することが可能である。
ので、浮遊ゲートとして応用する量子点の半径が１０ｎ
ｍ以内であれば、計算上、常温で一つ一つの電子を制御
することが可能である。
【００６６】前記したように、富士通及びミネソタ大学
によって提案されているメモリの基本概念は、チャネル
幅をデバイ・スクリーン長さ以下に縮小させて単一電子
による充電効果を用いてフラッシュ型セットメモリを具
現化することができる。しかしながら、前記した富士通
及びミネソタ大学によって提案されたメモリの構造は、
直接トンネリングにより記録が行われるため、漏れ電流
が大きくて情報を適切に維持することができる時間が５
秒以内となるという致命的な弱点がある。従って、適切
に記録を維持できる時間を延ばすためにはトンネリング
障壁として用いられる絶縁膜の厚さを増加させることが
必須となり、それにともなって記録の方法も変わるべき
である。また、浮遊ゲートに充電させる電子の数も１個
ではなく、２０個程度とすることが望ましい。一例とし
てＳｉＯ2の厚さを５ｎｍ以上とする場合、Ｆ−Ｎトン
ネリングが発生する範囲になるため、電子を充電する方
法としてＣＨＥＩ法が用いられるのが好ましい。
によって提案されているメモリの基本概念は、チャネル
幅をデバイ・スクリーン長さ以下に縮小させて単一電子
による充電効果を用いてフラッシュ型セットメモリを具
現化することができる。しかしながら、前記した富士通
及びミネソタ大学によって提案されたメモリの構造は、
直接トンネリングにより記録が行われるため、漏れ電流
が大きくて情報を適切に維持することができる時間が５
秒以内となるという致命的な弱点がある。従って、適切
に記録を維持できる時間を延ばすためにはトンネリング
障壁として用いられる絶縁膜の厚さを増加させることが
必須となり、それにともなって記録の方法も変わるべき
である。また、浮遊ゲートに充電させる電子の数も１個
ではなく、２０個程度とすることが望ましい。一例とし
てＳｉＯ2の厚さを５ｎｍ以上とする場合、Ｆ−Ｎトン
ネリングが発生する範囲になるため、電子を充電する方
法としてＣＨＥＩ法が用いられるのが好ましい。
【００６７】また、このようにして製作された本発明に
係る二重量子点を応用した単一電子多値メモリで行われ
る情報の読出し／情報の記録／情報の消去方法は次の通
りである。先ず、情報の記録方法としては、ＣＨＥＩ法
が挙げられ、図３に示すように選択されたメモリセルの
ソースとドレインとの間の電圧Ｖｄｓを１２Ｖｏｌｔ以
内とし、制御ゲート電圧Ｖｇを１５Ｖｏｌｔ以内と設定
すれば２０個以内の電子が第２浮遊ゲートＦＧ２に充電
されるようになる。
係る二重量子点を応用した単一電子多値メモリで行われ
る情報の読出し／情報の記録／情報の消去方法は次の通
りである。先ず、情報の記録方法としては、ＣＨＥＩ法
が挙げられ、図３に示すように選択されたメモリセルの
ソースとドレインとの間の電圧Ｖｄｓを１２Ｖｏｌｔ以
内とし、制御ゲート電圧Ｖｇを１５Ｖｏｌｔ以内と設定
すれば２０個以内の電子が第２浮遊ゲートＦＧ２に充電
されるようになる。
【００６８】消去は、Ｆ−Ｎトンネリングで行うように
するためにソースとドレインとの間の電圧Ｖｄｓをオー
プン状態とし、制御ゲートの電圧Ｖｇが１５Ｖｏｌｔ程
度となるようにすれば、量子点ＦＧ２の嘴状（ｂｉｒｄ
‘ｓ ｂｅａｋ）部位で電子が制御ゲートＣＧに抜け出
る。
するためにソースとドレインとの間の電圧Ｖｄｓをオー
プン状態とし、制御ゲートの電圧Ｖｇが１５Ｖｏｌｔ程
度となるようにすれば、量子点ＦＧ２の嘴状（ｂｉｒｄ
‘ｓ ｂｅａｋ）部位で電子が制御ゲートＣＧに抜け出
る。
【００６９】第１浮遊ゲートＦＧ１への記録は、図４に
示すように、選択された他のメモリセルのソースとドレ
インとの間の電圧Ｖｄｓが−１２Ｖｏｌｔ以内となるよ
うに電圧を印加し、制御ゲート電圧Ｖｇは１５Ｖｏｌｔ
以内の電圧で印加して電子を充電させたり、または第２
浮遊ゲートＦＧ２とは相異なる個数の電子を第１浮遊ゲ
ートＦＧ１に充電させる。
示すように、選択された他のメモリセルのソースとドレ
インとの間の電圧Ｖｄｓが−１２Ｖｏｌｔ以内となるよ
うに電圧を印加し、制御ゲート電圧Ｖｇは１５Ｖｏｌｔ
以内の電圧で印加して電子を充電させたり、または第２
浮遊ゲートＦＧ２とは相異なる個数の電子を第１浮遊ゲ
ートＦＧ１に充電させる。
【００７０】ここでは第１浮遊ゲートＦＧ１よりも第２
浮遊ゲートＦＧ２にさらに多くの電子が充電されるよう
にしてＶｔｈの変化を相異にして情報の読出しを行うよ
うに構成した。充電電荷容量を相異にするために、これ
ら第１浮遊ゲートＦＧ１、第２浮遊ゲートＦＧ２の大き
さを相異に製作したり、あるいはこれら第１浮遊ゲート
ＦＧ１、第２浮遊ゲートＦＧ２の大きさは同一とし、Ｖ
ｄｓの大きさを相異にして充電電子個数を異にする方法
を用いてもよい。
浮遊ゲートＦＧ２にさらに多くの電子が充電されるよう
にしてＶｔｈの変化を相異にして情報の読出しを行うよ
うに構成した。充電電荷容量を相異にするために、これ
ら第１浮遊ゲートＦＧ１、第２浮遊ゲートＦＧ２の大き
さを相異に製作したり、あるいはこれら第１浮遊ゲート
ＦＧ１、第２浮遊ゲートＦＧ２の大きさは同一とし、Ｖ
ｄｓの大きさを相異にして充電電子個数を異にする方法
を用いてもよい。
【００７１】他の一つの状態は、図５に示すように電子
を蓄積しない状態である。このようにしてセルに０、
１、２の多重値（Ｍｕｌｔｉ−ｖａｌｕｅ；多値）を指
定することができる。
を蓄積しない状態である。このようにしてセルに０、
１、２の多重値（Ｍｕｌｔｉ−ｖａｌｕｅ；多値）を指
定することができる。
【００７２】これらのセルに指定された０、１、２の多
重値を各々読み出すには、ソースとドレインとの間の電
圧Ｖｄｓを５Ｖｏｌｔ以内として印加し、制御ゲート電
圧Ｖｇは図６に示すように、第１浮遊ゲートＦＧ１のＶ
ｔｈと第２浮遊ゲートＦＧ２のＶｔｈとの中間値を適宜
に選ぶことにより、前記セルに指定された０、１、２の
３つの電流値を同時に検出することができて多値メモリ
を構成することが可能となる。
重値を各々読み出すには、ソースとドレインとの間の電
圧Ｖｄｓを５Ｖｏｌｔ以内として印加し、制御ゲート電
圧Ｖｇは図６に示すように、第１浮遊ゲートＦＧ１のＶ
ｔｈと第２浮遊ゲートＦＧ２のＶｔｈとの中間値を適宜
に選ぶことにより、前記セルに指定された０、１、２の
３つの電流値を同時に検出することができて多値メモリ
を構成することが可能となる。
【００７３】このような情報の記録／情報の読出し／情
報の消去動作を行うにあたり、本発明に係る二重量子点
を応用した単一電子多値メモリにあっては、数十個未満
の電子で相異なるデジタル情報を適切に維持することが
できる消費電力を著しく低下させることが可能である。
即ち、この消費電力Ｐは下記式（４）で表わされる。
報の消去動作を行うにあたり、本発明に係る二重量子点
を応用した単一電子多値メモリにあっては、数十個未満
の電子で相異なるデジタル情報を適切に維持することが
できる消費電力を著しく低下させることが可能である。
即ち、この消費電力Ｐは下記式（４）で表わされる。
【００７４】 Ｐ＝ｃｖ2ｆ＝Ｑｖｆ＝ｎｑｖｆ …（４）
【００７５】前記式（４）中、ｃはキャパシタンス、ｖ
は動作電圧、ｆは周波数、Ｑは充電容量、ｎは電子数、
ｑは電荷量である。前記式（４）から明らかなように既
存の不揮発性メモリに比べて本発明に係る二重量子点を
応用した多値メモリにあっては、メモリ機能を適切に維
持するために必要な電子個数が数千倍程度少ないために
デジタル“０”を維持するのに必要な消費電力は、単純
計算で１個のセル当り数千倍以下に低下され、その結果
として、メモリ素子の動作時の過大な熱発生の問題がな
くなる。従って、不揮発性メモリを高集積化したときに
発生する熱問題が本発明に係る二重量子点多値メモリに
あってはほとんど発生することなくなるため、素子の容
量を１Ｔｂ以上にまで高集積化させることが可能とな
る。
は動作電圧、ｆは周波数、Ｑは充電容量、ｎは電子数、
ｑは電荷量である。前記式（４）から明らかなように既
存の不揮発性メモリに比べて本発明に係る二重量子点を
応用した多値メモリにあっては、メモリ機能を適切に維
持するために必要な電子個数が数千倍程度少ないために
デジタル“０”を維持するのに必要な消費電力は、単純
計算で１個のセル当り数千倍以下に低下され、その結果
として、メモリ素子の動作時の過大な熱発生の問題がな
くなる。従って、不揮発性メモリを高集積化したときに
発生する熱問題が本発明に係る二重量子点多値メモリに
あってはほとんど発生することなくなるため、素子の容
量を１Ｔｂ以上にまで高集積化させることが可能とな
る。
【００７６】
【発明の効果】以上説明したように、本発明に係る二つ
の量子点応用単一電子メモリにあっては、チャネル上の
両端に各々浮遊ゲートを形成した後、その上に絶縁層を
介在して制御ゲートを形成した構造を有する。このよう
な構造によって、２個の量子点を応用して多値メモリを
実現させることができるという点と、他のメモリとは異
なり、ＭＯＳＦＥＴのスケールダウンにともなって生じ
る短チャネル効果のような物理的限界に達することなく
１Ｔｂ以上の超高集積メモリを具現化することできると
いう点との二つの長所が発現する。
の量子点応用単一電子メモリにあっては、チャネル上の
両端に各々浮遊ゲートを形成した後、その上に絶縁層を
介在して制御ゲートを形成した構造を有する。このよう
な構造によって、２個の量子点を応用して多値メモリを
実現させることができるという点と、他のメモリとは異
なり、ＭＯＳＦＥＴのスケールダウンにともなって生じ
る短チャネル効果のような物理的限界に達することなく
１Ｔｂ以上の超高集積メモリを具現化することできると
いう点との二つの長所が発現する。
【００７７】一般に不揮発性メモリ（フラッシュメモ
リ、ＥＥＰＲＯＭ、ＥＰＲＯＭ）は、相異なるデジタル
情報を表示するためには数万個程度の電子を浮遊ゲート
に蓄積すべきであるが、本発明に係る二重量子点を応用
した単一電子多値メモリにあっては、数十個未満の電子
で相異なるデジタル情報を維持できるために消費電力を
著しく低下させることが可能である。その結果、素子の
動作時に熱発生による問題が可及的に抑えられる。従っ
て、不揮発性メモリの高集積化時に発生するような熱問
題が本発明に係る二重量子点を応用した単一電子多値メ
モリでは、ほとんど発生しなくなって１Ｔｂ以上の高集
積化を図ることが可能となる。
リ、ＥＥＰＲＯＭ、ＥＰＲＯＭ）は、相異なるデジタル
情報を表示するためには数万個程度の電子を浮遊ゲート
に蓄積すべきであるが、本発明に係る二重量子点を応用
した単一電子多値メモリにあっては、数十個未満の電子
で相異なるデジタル情報を維持できるために消費電力を
著しく低下させることが可能である。その結果、素子の
動作時に熱発生による問題が可及的に抑えられる。従っ
て、不揮発性メモリの高集積化時に発生するような熱問
題が本発明に係る二重量子点を応用した単一電子多値メ
モリでは、ほとんど発生しなくなって１Ｔｂ以上の高集
積化を図ることが可能となる。
【００７８】また、本発明に係る二重量子点を応用した
単一電子多値メモリでは、数十個未満の電子としてメモ
リを作動させるために、既存の不揮発性メモリに比べて
記録及び消去時間を大幅縮められるのでナノ秒オーダー
の高速動作が可能となる。さらに、配線上に流れる電子
の個数が既存の不揮発性メモリに比べて小さいために、
エレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒ
ａｔｉｏｎ）による配線切断の虞がない。
単一電子多値メモリでは、数十個未満の電子としてメモ
リを作動させるために、既存の不揮発性メモリに比べて
記録及び消去時間を大幅縮められるのでナノ秒オーダー
の高速動作が可能となる。さらに、配線上に流れる電子
の個数が既存の不揮発性メモリに比べて小さいために、
エレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒ
ａｔｉｏｎ）による配線切断の虞がない。
【００７９】また、本発明に係る二重量子点を応用した
単一電子多値メモリは、ＣＨＥＩと単一電子による充電
効果を応用して２個の量子点に相異なる個数の電子を蓄
積するために、一側のみを応用する一般メモリとは異な
りトンネル絶縁膜の劣化が可及的に低く抑えられる。従
って、本発明に係る二重量子点を応用した単一電子多値
メモリは、超高集積フラッシュメモリ、超高集積ＥＥＰ
ＲＯＭ及びＥＰＲＯＭ、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒ
ａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ
（ｓｔａｔｉｃ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍ
ｏｒｙ）に適用することが可能である。
単一電子多値メモリは、ＣＨＥＩと単一電子による充電
効果を応用して２個の量子点に相異なる個数の電子を蓄
積するために、一側のみを応用する一般メモリとは異な
りトンネル絶縁膜の劣化が可及的に低く抑えられる。従
って、本発明に係る二重量子点を応用した単一電子多値
メモリは、超高集積フラッシュメモリ、超高集積ＥＥＰ
ＲＯＭ及びＥＰＲＯＭ、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒ
ａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ
（ｓｔａｔｉｃ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍ
ｏｒｙ）に適用することが可能である。
【図１】本発明に係る二重量子点を応用した単一電子多
値メモリの概略的構成を模式的に示す垂直断面図であ
る。
値メモリの概略的構成を模式的に示す垂直断面図であ
る。
【図２】図２（Ａ）、図２（Ｂ）、図２（Ｃ）は、各々
図１の二重量子点を応用した単一電子多値メモリを製作
する方法を工程段階別に示す模式的な垂直断面図であ
る。
図１の二重量子点を応用した単一電子多値メモリを製作
する方法を工程段階別に示す模式的な垂直断面図であ
る。
【図３】図１の二重量子点を応用した単一電子多値メモ
リで第２浮遊ゲートを用いて情報を記録する方法を説明
するための模式的な図面である。
リで第２浮遊ゲートを用いて情報を記録する方法を説明
するための模式的な図面である。
【図４】図１の二重量子点を応用した単一電子多値メモ
リで第１浮遊ゲートを用いて情報を記録する方法を説明
するための模式的な図面である。
リで第１浮遊ゲートを用いて情報を記録する方法を説明
するための模式的な図面である。
【図５】図１の二重量子点を応用した単一電子多値メモ
リで情報を記録しない状態を説明するための模式的な図
面である。
リで情報を記録しない状態を説明するための模式的な図
面である。
【図６】図１の二重量子点を応用した単一電子多値メモ
リで情報を記録しない状態、第１浮遊ゲートを用いて情
報を記録した状態及び第２浮遊ゲートを用いて情報を記
録した状態で制御ゲート電圧によるドレイン電流を測定
したグラフである。
リで情報を記録しない状態、第１浮遊ゲートを用いて情
報を記録した状態及び第２浮遊ゲートを用いて情報を記
録した状態で制御ゲート電圧によるドレイン電流を測定
したグラフである。
１ チャネル ２ ソース ３ ドレイン ４、４’、４” 絶縁層 ５、６ 浮遊ゲート ７ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 ▲文▼ 慶 大韓民国 ソウル特別市 松波区 風納洞 507番地 東亜ハンガラムアパート 102 棟 1405号 Ｆターム(参考） 5F001 AA06 AA10 AA34 AA62 AA63 AB02 AD12 AF20 5F083 EP09 EP22 FZ01 GA05 JA01 JA02 JA03 JA05 JA06 JA36 JA39 ZA21
Claims (27)
- 【請求項１】 半導体基板上部にデバイ・スクリーン長
さ（Ｄｅｂｙｅ Ｓｃｒｅｅｎ Ｌｅｎｇｔｈ）以下の
幅を有するチャネル領域と、 前記チャネル領域を介在して前記チャネル領域と異なる
不純物がドーピングされて形成されたソースとドレイン
と、 前記ソースとドレイン及びチャネル領域上に形成された
絶縁層と、 前記チャネル両縁部側の前記ソース及びドレイン上の絶
縁層内に量子点の役割を演ずるように各々形成された第
１浮遊ゲート及び第２浮遊ゲートと、 前記第１浮遊ゲート及び第２浮遊ゲートを覆っている前
記絶縁層上に形成された制御ゲートとを具備して構成さ
れることを特徴とする二重量子点を応用した単一電子多
値メモリ。 - 【請求項２】 前記半導体基板は、１０13〜１０18／ｃ
ｍ3の濃度で不純物がドーピングされたシリコン（Ｓ
ｉ）基板で構成されることを特徴とする請求項１に記載
の二重量子点を応用した単一電子多値メモリ。 - 【請求項３】 前記量子点の役割を演ずる第１浮遊ゲー
ト及び第２浮遊ゲートは、相異なる電荷充電容量を有す
るようにその大きさを相異にして構成されるか、あるい
は充電される電荷の個数を相異にするために浮遊ゲート
の大きさを同一にして構成され、さらに前記ドレインと
ソースとの間の電圧Ｖｄｓの大きさを相異に印加して、
前記各量子点に蓄積された電子の数によって多値記憶機
能を有することを特徴とする請求項１に記載の二重量子
点を応用した単一電子多値メモリ。 - 【請求項４】 前記チャネルは、前記半導体基板にドー
ピングされた不純物の濃度によって決定されるデバイ・
スクリーン長さ以下の幅を有し、電子１個による充電で
前記チャネルのスレショルド（閾値）電圧の変化が誘起
されることを特徴とする請求項１に記載の二重量子点を
応用した単一電子多値メモリ。 - 【請求項５】 前記絶縁層は、前記ソース、ドレイン及
びチャネル上にＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ
及びＳｉＯＮからなる群の中から選ばれた１種を１０ｎ
ｍ以下の厚さで蒸着して形成され、トンネル障壁として
用いられることを特徴とする請求項１に記載の二重量子
点を応用した単一電子多値メモリ。 - 【請求項６】 前記絶縁層は、ＴｉＯ2／ＳｉＯ2、Ｔａ
2Ｏ5／ＳｉＯ2、ＳｉＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ
2、ＡｌＮ／ＳｉＯ2及びＡｌ2Ｏ3／ＳｉＯ2からなる群
の中から選ばれた１種である誘電体物質の組み合わせで
形成されて構成されることを特徴とする請求項１に記載
の二重量子点を応用した単一電子多値メモリ。 - 【請求項７】 前記第１浮遊ゲート及び第２浮遊ゲート
は、その幅が前記チャネル幅と同じか、あるいは前記チ
ャネル幅よりも小さくなるように形成され、その厚さが
１００ｎｍ以下に形成され、その半径が１０ｎｍ以下と
なるように形成されて構成されることを特徴とする請求
項１に記載の二重量子点を応用した単一電子多値メモ
リ。 - 【請求項８】 前記第１浮遊ゲート及び第２浮遊ゲート
は、フィールド酸化によって前記幅、厚さ及び半径がさ
らに縮小され、各量子点の両端は嘴状（ｂｉｒｄ‘ｓ
ｂｅａｋ）に形成されて構成されることを特徴とする請
求項７に記載の二重量子点を応用した単一電子多値メモ
リ。 - 【請求項９】 前記第１浮遊ゲート及び第２浮遊ゲート
は、インプランタまたは拡散炉を用いてｎ型の不純物が
ドーピングされて構成されることを特徴とする請求項１
に記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項１０】 前記第１浮遊ゲート及び第２浮遊ゲー
トは、その上に形成された絶縁層が厚さ１００ｎｍ以下
に積層されて構成されることを特徴とする請求項１に記
載の二重量子点を応用した単一電子多値メモリ。 - 【請求項１１】 前記絶縁層は、ＳｉＯ2、Ａｌ2Ｏ3、
ＡｌＮ、ＡｌＯＮ、ＳｉＯＮ、ＴｉＯ2／ＳｉＯ2、Ｔａ
2Ｏ5／ＳｉＯ2、ＳｉＯＮ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ
2、ＡｌＮ／ＳｉＯ2及びＡｌ2Ｏ3／ＳｉＯ2からなる群
の中から選ばれた１種である誘電体物質あるいは誘電体
の組み合わせで構成されることを特徴とする請求項１０
に記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項１２】 前記制御ゲートは、Ａｌ、Ｗ、Ｃｏ、
Ｔｉ及び多結晶シリコンからなる群の中から選ばれた少
なくとも１種の物質で形成されて構成されることを特徴
とする請求項１に記載の二重量子点を応用した単一電子
多値メモリ。 - 【請求項１３】 前記制御ゲートは、多結晶シリコンか
らなり、インプランタあるいは拡散炉を用いてこの多結
晶シリコンにｎ型の不純物がドーピングされて構成され
ることを特徴とする請求項１２に記載の二重量子点を応
用した単一電子多値メモリ。 - 【請求項１４】 半導体基板上部にデバイ・スクリーン
長さ（ＤｅｂｙｅＳｃｒｅｅｎ Ｌｅｎｇｔｈ）以下の
幅を有するチャネル領域と、 前記チャネル領域を介在して前記チャネル領域と異なる
不純物がドーピングされて形成されたソースとドレイン
と、 前記ソースとドレイン及びチャネル領域上に形成された
絶縁層と、 前記チャネル両縁部側の前記ソース及びドレイン上の絶
縁層内に量子点の役割を演ずるように各々形成された第
１浮遊ゲート及び第２浮遊ゲートと、 前記第１浮遊ゲート及び第２浮遊ゲートを覆っている前
記絶縁層上に形成された制御ゲートとを具備したメモリ
セルがマトリックス状に前記半導体基板に配置され、 前記制御ゲートはストライプ状に形成されてワードライ
ンをなし、 前記ドレインは前記ワードラインと交差する方向のスト
ライプ状に形成されたビットラインに接続されて構成さ
れることを特徴とする二重量子点を応用した単一電子多
値メモリ。 - 【請求項１５】 前記半導体基板は、１０13〜１０18／
ｃｍ3の濃度で不純物がドーピングされたシリコン（Ｓ
ｉ）基板で構成されることを特徴とする請求項１４に記
載の二重量子点を応用した単一電子多値メモリ。 - 【請求項１６】 前記量子点の役割を演ずる第１浮遊ゲ
ート及び第２浮遊ゲートは、相異なる電荷充電容量を有
するようにその大きさを相異にして構成されるか、ある
いは充電される電荷の個数を相異にするために第１浮遊
ゲート及び第２浮遊ゲートの大きさを同一にして構成さ
れ、ドレインとソースとの間の電圧Ｖｄｓの大きさを相
異に印加し、前記各量子点に蓄積された電子の数によっ
て多値記憶機能を有することを特徴とする請求項１４に
記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項１７】 前記チャネルは、前記シリコン基板に
ドーピングされた不純物の濃度によって決定されるデバ
イ・スクリーン長さ以下の幅を有し、電子１個による充
電で前記チャネルのスレショルド（閾値）電圧の変化が
誘起されるように構成されることを特徴とする請求項１
４に記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項１８】 前記絶縁層は、前記ソース、ドレイン
及びチャネル上にＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯ
Ｎ及びＳｉＯＮからなる群の中から選ばれた１種を１０
ｎｍ以下の厚さで蒸着して形成され、トンネル障壁とし
て用いられることを特徴とする請求項１４に記載の二重
量子点を応用した単一電子多値メモリ。 - 【請求項１９】 前記絶縁層は、ＴｉＯ2／ＳｉＯ2、Ｔ
ａ2Ｏ5／ＳｉＯ2、ＳｉＯＮ／ＳｉＯ2、ＡｌＯＮ／Ｓｉ
Ｏ2、ＡｌＮ／ＳｉＯ2及びＡｌ2Ｏ3／ＳｉＯ2からなる
群の中から選ばれた１種である誘電体物質の組み合わせ
で形成されて構成されることを特徴とする請求項１４に
記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項２０】 前記第１浮遊ゲート及び第２浮遊ゲー
トは、その幅が前記チャネル幅と同じか、あるいは前記
チャネル幅よりも小さくなるように形成され、その厚さ
が１００ｎｍ以下に形成され、その半径が１０ｎｍ以下
に形成されて構成されることを特徴とする請求項１４に
記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項２１】 前記第１浮遊ゲート及び第２浮遊ゲー
トは、フィールド酸化によって前記幅、厚さ及び半径が
さらに縮小され、各量子点の両端は嘴状（ｂｉｒｄ‘ｓ
ｂｅａｋ）に形成されて構成されることを特徴とする
請求項２０に記載の二重量子点を応用した単一電子多値
メモリ。 - 【請求項２２】 前記第１浮遊ゲート及び第２浮遊ゲー
トは、インプランタあるいは拡散炉を用いてｎ型の不純
物がドーピングされて構成されることを特徴とする請求
項１４に記載の二重量子点を応用した単一電子多値メモ
リ。 - 【請求項２３】 前記第１浮遊ゲート及び第２浮遊ゲー
トは、その上に形成された絶縁層が、厚さ１００ｎｍ以
下に積層されて構成されることを特徴とする請求項１４
に記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項２４】 前記絶縁層はＳｉＯ2、Ａｌ2Ｏ3、Ａ
ｌＮ、ＡｌＯＮ、ＳｉＯＮ、ＴｉＯ2／ＳｉＯ2、Ｔａ2
Ｏ5／ＳｉＯ2、ＳｉＯＮ／ＳｉＯ2、ＡｌＯＮ／Ｓｉ
Ｏ2、ＡｌＮ／ＳｉＯ2及びＡｌ2Ｏ3／ＳｉＯ2からなる
群の中から選ばれた１種である誘電体物質または誘電体
の組み合わせで構成されることを特徴とする請求項２３
に記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項２５】 前記制御ゲートは、Ａｌ、Ｗ、Ｃｏ、
Ｔｉ及び多結晶シリコンからなる群の中から選ばれた少
なくとも１種で形成されて構成されることを特徴とする
請求項１４に記載の二重量子点を応用した単一電子多値
メモリ。 - 【請求項２６】 前記結晶シリコンからなる制御ゲート
は、インプランタあるいは拡散炉を用いてｎ型の不純物
がドーピングされて構成されることを特徴とする請求項
２５に記載の二重量子点を応用した単一電子多値メモ
リ。 - 【請求項２７】 半導体基板上部にデバイ・スクリーン
長さ以下の幅を有するチャネル領域と、 前記チャネル領域を介在して前記チャネル領域と異なる
不純物がドーピングされて形成されたソースとドレイン
と、 前記ソースとドレイン及びチャネル領域上に形成された
絶縁層と、 前記チャネル両縁部側の前記ソース及びドレイン上の絶
縁層内に量子点の役割を演ずるように各々形成された第
１浮遊ゲート及び第２浮遊ゲートと、 前記第１浮遊ゲート及び第２浮遊ゲートを覆っている前
記絶縁層上に形成された制御ゲートとを具備して構成さ
れたメモリセルがマトリックス状に前記半導体基板に配
置され、 前記制御ゲートはストライプ状に形成されてワードライ
ンをなし、 前記ドレインは前記ワードラインと交差する方向のスト
ライプ状に形成されたビットラインに接続されて構成さ
れた二重量子点を応用した単一電子多値メモリの駆動方
法において、 ＣＨＥＩ法で選択された前記メモリセルにソースとドレ
インとの間の電圧Ｖｄｓを１２Ｖｏｌｔ以内として印加
し、制御ゲート電圧Ｖｇを１５Ｖｏｌｔ以内として印加
し、前記第２浮遊ゲートに所定個数の電子を充電させて
記録したり、あるいは前記選択された他のメモリセルに
前記電圧Ｖｄｓを−１２Ｖｏｌｔ以内として印加し、前
記電圧Ｖｇを１５Ｖｏｌｔ以内として印加して前記第２
浮遊ゲートに充電する電子の個数と異なる個数の電子を
充電させて記録したり、あるいは前記選択されたセルに
電子を充電しない状態にして、前記選択されたセルに
０、１及び２という多重値の中で￥のいずれか一つの値
を記録することにより情報を記録する記録段階と、 Ｆ−Ｎトンネリング法を用いて前記Ｖｄｓはオープンさ
せ、前記電圧Ｖｇを１５Ｖｏｌｔ程度として印加して前
記第２浮遊ゲートから前記記録段階で充電された電子が
前記制御ゲートに抜け出るようにして前記記録段階で記
録された情報を消去する消去段階と、 前記記録段階で記録された情報を読み出すために、前記
選択されたセルにＶｄｓを５Ｖｏｌｔ以内として印加
し、Ｖｇには第１浮遊ゲートのスレショルド（閾値）電
圧Ｖｔｈと第２浮遊ゲートのスレショルド電圧Ｖｔｈと
の中間値を選んで印加し、前記選択されたセルの電流値
を検出して前記記録段階で記録された情報を読み出す読
出し段階とを含むことを特徴とする二重量子点を応用し
た単一電子多値メモリの駆動方法。
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