JP2001308289A - 二重量子点を応用した単一電子多値メモリ及びその駆動方法 - Google Patents
二重量子点を応用した単一電子多値メモリ及びその駆動方法Info
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Abstract
遊ゲートを2個の量子点で構成し、これらを多値メモリ
に応用した多重量子点応用単一電子多値メモリ及びその
駆動方法を提供する。 【解決手段】 本発明に係る二つの量子点応用単一電子
メモリは、チャネル1上の両端に各々浮遊ゲート5、6
を形成した後、その上に絶縁層4を介在させて制御ゲー
ト7を形成した構造を有する。このように構成すること
によって、2個の量子点を応用した多値メモリを具現化
することが可能となり、他のメモリとは異なってMOS
FETのスケールダウンによる短チャネル効果のような
物理的限界に達することなく、1Tb以上の超高集積メ
モリを具現化することができる。
Description
ectrically erasable progr
amable read−only memory;電
気消去可能プログラマブル読出し専用メモリー)あるい
はフラッシュメモリの浮遊ゲート(Floating
Gate)を2個の量子点(Quantum dot)
で構成し、これらを多値(Multi−value)メ
モリに応用した多重量子点応用単一電子多値メモリ及び
その駆動方法に関する。
て、浮遊ゲート型フラッシュメモリが多くの研究者によ
り研究されてきた。日立製作所は、1998年に128
Mビット級の記憶容量を有し、常温で作動させるセット
フラッシュメモリ(SET flash memor
y)の技術を開示している(米国特許第5,600,1
63号)。
−effect transistor;電界効果トラ
ンジスター)のチャネル上に数多くのナノメートルスケ
ールの大きさの結晶(以下、単に「ナノ結晶」とい
う。)を形成してこれらをFGに応用した技術を開示し
ている(米国特許第5,714,766号、及び第5,
801,401号)。
Tのチャネル上にナノメータオーダーの大きさを有する
量子点を形成して浮遊ゲートとして応用し、チャネル幅
を電子のデバイ・スクリーン長さ(Debye Scr
een Length;LD)より小さくすれば、1個
の電子によってもチャネルをスクリーン(遮蔽)するこ
とができるという原理によって常温で不揮発性メモリを
動作させる技術を開示している(各々、米国特許第5,
886,380号、WO特許第9,905,724
号)。
NTT(日本電信電話株式会社)は、単一電子トランジ
スタが電子を一つずつ検知するようにするエレクトロメ
ータで動作させて浮遊ゲートに電子が蓄積されたか否か
を判断してメモリを動作させる技術を報告している(各
々、学術論文Appl.Phys.Lett.,Vo
l.71,p2038(1997)、Electro
n.Lett.,Vol.34,p45(199
8))。
も一長一短がある。即ち、日立製作所が開示したセット
フラッシュメモリは、浮遊ゲートFGで用いられるナノ
結晶とチャネルとして応用されるナノ結晶とが、他社の
メモリとは異なって任意に制御することが難しいという
短所を有している。また、IBMが開示した技術では、
浮遊ゲートとして応用されるナノ結晶の数が均一となる
ようにナノ結晶が制御されて形成され難く(蒸着によっ
て核生成と結晶成長とを各々均一に制御して形成するこ
とが難しいため)ΔVth(スレショルド(thres
hold)電圧変化)の揺らぎ(Fluctuatio
n)が発生し易いという問題がある。
技術を用いて製造されたメモリの基本概念としては、チ
ャネル幅をデバイ・スクリーン長さ以下に縮小して単一
電子による充電効果を用いてフラッシュ型セットメモリ
を具現化することである。しかしながら、このようなメ
モリの構造では、直接トンネリングによって記録が行わ
れるため漏れ電流が大きく、そのため記録を適切に維持
することができる時間が5秒程度以内になるという致命
的な弱点を有する。従って、記録を適切に維持すること
ができる時間を引き延ばすためには、トンネリング障壁
として用いられる絶縁膜(SiO2)の厚さを増加させ
ることが必須となり、それにともなって記録の方法も適
宜に変える必要が生じるという問題がある。
学が開示したメモリでは、浮遊ゲートに充電させる電子
も1個のみではなく、20個程度とすることが必要であ
る。また、このメモリ構造では1個の量子点を用いる
が、高集積化のためにチャネルを短くする場合、一般に
MOSFETでのサイズ縮小による短チャネル効果が起
こるために超高集積化が難しくなる。特に、ナノメータ
オーダーの大きさで浮遊ゲートFGを形成する技術は再
現性及び均一性に難点があるため、浮遊ゲートFGに充
電される電子の数を正確に制御することが難しく、ΔV
thの揺らぎが発生し易いという問題がある。一方、N
EC及びNTTの技術は、このような問題点は生じ難い
ものの、素子構造及び工程が非常に複雑であるという問
題点が内包されている。
前記各メモリ素子の特性及び実現性を分析し、詳細に検
討した結果、IBMが提案したような多数のナノ結晶を
浮遊ゲートとして用いる方法、即ち1ビットを1個では
ない数十個以上の電子で構成したものが信頼性の面で非
常に優れているものであると判断された。
IBMのメモリ構造でも、ナノ結晶を所望の数に意図的
に制御することが困難であるため、前記したようないく
つかの短所のみを補完する点においては、富士通、及び
ミネソタ大学が提案したような技術の方が、ナノ結晶の
数や大きさを意図的に制御することを実現させる可能性
が高いと考えられる。即ち、1個の量子点を用いて電子
を蓄積させて動作させるという概念を有するメモリ素子
の構造が、より有利となる可能性を秘めている。
題点を解決するために創案されたものであって、1個の
電子によってもチャネルを意図的にスクリーン(遮蔽)
することができるように、基板の不純物の濃度を調節し
てチャネル幅をデバイ・スクリーン長さより小さくし、
その後短チャネル効果による超高集積化の限界を乗り越
えるためにソースとドレイン上に二つの量子点を配列さ
せることによって、メモリに多値機能を付与するもので
ある。
t Electron Injection)法を用い
ることによって記録方法が改善され、1個の量子点に充
電される電子の個数を数十個程度とするが、各量子点に
は相異なる個数の電子を充電させて1Tb以上の記憶容
量を有する二重量子点を構成し、この二重量子点を用い
ることによって単一の電子で動作することが可能な単一
電子多値メモリ及びその駆動方法を提供することを目的
とする。
ために本発明の請求項1に係る二重量子点を応用した単
一電子多値メモリは、半導体基板上部にデバイ・スクリ
ーン長さ(DebyeScreen Length)以
下の幅を有するチャネル領域と、前記チャネル領域を介
在して前記チャネル領域と異なる不純物がドーピングさ
れて形成されたソースとドレインと、前記ソースとドレ
イン及びチャネル領域上に形成された絶縁層と、前記チ
ャネル両縁部側の前記ソース及びドレイン上の絶縁層内
に量子点の役割を演ずるように各々形成された第1浮遊
ゲート及び第2浮遊ゲートと、前記第1浮遊ゲート及び
第2浮遊ゲートを覆っている前記絶縁層上に形成された
制御ゲートとを具備して構成されることを特徴とする。
した単一電子多値メモリは、請求項1において、前記半
導体基板が、1013〜1018/cm3の濃度に不純物が
ドーピングされたシリコン(Si)基板で構成されるこ
とを特徴とする。
した単一電子多値メモリは、請求項1において、前記量
子点の役割を演ずる第1浮遊ゲート及び第2浮遊ゲート
が、相異なる電荷充電容量を有するようにその大きさを
相異にして構成されるか、あるいは充電される電荷の個
数を相異にするために浮遊ゲートの大きさを同一にして
構成され、さらに前記ドレインとソースとの間の電圧V
dsの大きさを相異に印加して、前記各量子点に蓄積さ
れた電子の数によって多値記憶機能を有することを特徴
とする。
及び第2浮遊ゲートが、数十個未満の相異なる電子をC
HEI法により蓄積して前記各量子点に蓄積された電子
の個数によって多値記憶機能を有するように構成する
際、相異なる電子を有するようにする方法は二つある。
そのうちの一つは、大きさは同じで極性だけ異なるソー
スとドレインとの間の電圧Vdsを与え、第1浮遊ゲー
トと第2浮遊ゲートの電荷容量を異にして充電される電
子個数を異にする方法である。他の一つは第1浮遊ゲー
トと第2浮遊ゲートの電荷容量を同一とし、ソースとド
レインとの間の電圧Vdsの極性及び大きさを異にして
充電させる方法である。
した単一電子多値メモリは、請求項1において、前記チ
ャネルは、前記半導体基板にドーピングされた不純物濃
度によって決定されるデバイ・スクリーン長さ以下の幅
を有し、電子1個による充電で前記チャネルのスレショ
ルド(閾値)電圧の変化がを誘起されるように構成され
ることを特徴とする。
した単一電子多値メモリは、請求項1において、前記絶
縁層が、前記ソース、ドレイン及びチャネル上にSiO
2、Al2O3、AlN、AlON及びSiONからなる
群の中から選ばれた1種を10nm以下の厚さで蒸着し
て形成され、トンネル障壁として用いられることを特徴
とする。
した単一電子多値メモリは、請求項1において、前記絶
縁層が、TiO2/SiO2、Ta2O5/SiO2、Si
ON/SiO2、AlON/SiO2、AlN/SiO2
及びAl2O3/SiO2からなる群の中から選ばれた1
種である誘電体物質の組み合わせで形成されて構成され
ることを特徴とする。
単一電子多値メモリは、前記絶縁層が、前記ソース、ド
レイン及びチャネル上にSiO2、Al2O3、AlN、
AlON及びSiONからなる群の中から選ばれた1種
を10nm以下の厚さに蒸着して用いるとトンネル障壁
の現象を発現させることが可能となる。あるいは、この
ようなトンネル障壁の現象を発現させるためにTiO2
/SiO2、Ta2O5/SiO2、SiON/SiO2、
AlON/SiO2、AlN/SiO2及びAl2O3/S
iO2からなる群の中から選ばれた1種である誘電体物
質の組み合わせを10nm以下の厚さで蒸着して用いて
もよい。
した単一電子多値メモリは、請求項1において、前記第
1浮遊ゲート及び第2浮遊ゲートが、その幅を前記チャ
ネル幅と同じか、あるいは前記チャネル幅よりも小さく
して形成され、その厚さを100nm以下として形成さ
れ、その半径を10nm以下として形成されて構成され
ることを特徴とする。
単一電子多値メモリは、前記第1浮遊ゲート及び第2浮
遊ゲートは、インプランタあるいは拡散炉を用いてn型
の不純物をドーピングし、前記第1浮遊ゲート及び第2
浮遊ゲート上の絶縁層が、SiO2、Al2O3、Al
N、AlON、SiON、TiO2/SiO2、Ta2O5
/SiO2、SiON/SiO2、AlON/SiO2、
AlN/SiO2及びAl 2O3/SiO2からなる群の中
から選ばれた1種である誘電体物質あるいは誘電体の組
み合わせで厚さ100nm以下に積層して形成すること
が望ましい。
した単一電子多値メモリは、請求項7において、前記第
1浮遊ゲート及び第2浮遊ゲートが、フィールド酸化に
よって前記幅、厚さ及び半径をさらに縮小して形成さ
れ、各量子点の両端を嘴状(bird‘s beak)
に形成して構成されることを特徴とする。
単一電子多値メモリは、前記第1浮遊ゲート及び第2浮
遊ゲートの幅を、前記チャネル幅と同じか、あるいは前
記チャネル幅よりも小さく形成し、その厚さを100n
m以下に形成し、その半径を10nm以下に形成し、さ
らにフィールド酸化により前記第1浮遊ゲート及び第2
浮遊ゲートの幅、厚さ及び半径をさらに縮小して形成
し、各量子点の両端を嘴状(bird‘s beak)
に形成することが望ましい。
した単一電子多値メモリは、請求項1において、前記第
1浮遊ゲート及び第2浮遊ゲートが、インプランタまた
は拡散炉を用いてn型の不純物がドーピングされて構成
されることを特徴とする。
用した単一電子多値メモリは、請求項1において、前記
第1浮遊ゲート及び第2浮遊ゲートが、その上に形成さ
れた絶縁層を厚さ100nm以下に積層させて構成され
ることを特徴とする。
用した単一電子多値メモリは、請求項10において、前
記絶縁層がSiO2、Al2O3、AlN、AlON、S
iON、TiO2/SiO2、Ta2O5/SiO2、Si
ON/SiO2、AlON/SiO2、AlN/SiO2
及びAl2O3/SiO2からなる群の中から選ばれた1
種である誘電体物質あるいは誘電体の組み合わせで構成
されることを特徴とする。
用した単一電子多値メモリは、請求項1において、前記
制御ゲートは、Al、W、Co、Ti及び多結晶シリコ
ン(Si)からなる群の中から選ばれた少なくとも1種
の物質で形成されて構成されることを特徴とする。
用した単一電子多値メモリは、請求項12において、前
記制御ゲートが、多結晶シリコン(Si)からなり、イ
ンプランタあるいは拡散炉を用いてこの多結晶シリコン
(Si)にn型の不純物がドーピングされて構成される
ことを特徴とする。
用した単一電子多値メモリは、半導体基板上部にデバイ
・スクリーン長さ(Debye Screen Len
gth)以下の幅を有するチャネル領域と、前記チャネ
ル領域を介在して前記チャネル領域と異なる不純物がド
ーピングされて形成されたソースとドレインと、前記ソ
ースとドレイン及びチャネル領域上に形成された絶縁層
と、前記チャネル両縁部側の前記ソース及びドレイン上
の絶縁層内に量子点の役割を演ずるように各々形成され
た第1浮遊ゲート及び第2浮遊ゲートと、前記第1浮遊
ゲート及び第2浮遊ゲートを覆っている前記絶縁層上に
形成された制御ゲートとを具備したメモリセルがマトリ
ックス状に前記半導体基板に配置され、前記制御ゲート
がストライプ状に形成されてワードラインをなし、前記
ドレインが前記ワードラインと交差する方向のストライ
プ状に形成されたビットラインに接続されて構成される
ことを特徴とする。
用した単一電子多値メモリは、請求項14において、前
記半導体基板が、1013〜1018/cm3の濃度で不純
物がドーピングされたシリコン(Si)基板で構成され
ることを特徴とする。
用した単一電子多値メモリは、請求項14において、前
記量子点の役割を演ずる第1浮遊ゲート及び第2浮遊ゲ
ートは、相異なる電荷充電容量を有するようにその大き
さを相異にして構成されるか、あるいは充電される電荷
の個数を相異にするために、第1浮遊ゲート及び第2浮
遊ゲートはそれらの大きさを同一にして構成され、ドレ
インとソースとの間の電圧Vdsの大きさを相異に印加
し、前記各量子点に蓄積された電子の数によって多値記
憶機能を有することを特徴とする。
用した単一電子多値メモリは、請求項14において、前
記チャネルが、前記シリコン(Si)基板にドーピング
された不純物の濃度によって決定されるデバイ・スクリ
ーン長さ以下の幅を有し、電子1個による充電で前記チ
ャネルのスレショルド(閾値)電圧の変化が誘起される
ように構成されることを特徴とする。
用した単一電子多値メモリは、請求項14において、前
記絶縁層が、前記ソース、ドレイン及びチャネル上にS
iO 2、Al2O3、AlN、AlON及びSiONから
なる群の中から選ばれた1種を10nm以下の厚さで蒸
着して形成され、トンネル障壁として用いられることを
特徴とする。
用した単一電子多値メモリは、請求項14において、前
記絶縁層が、TiO2/SiO2、Ta2O5/SiO2、
SiON/SiO2、AlON/SiO2、AlN/Si
O2及びAl2O3/SiO2からなる群の中から選ばれた
1種である誘電体物質の組み合わせで形成されて構成さ
れることを特徴とする。
用した単一電子多値メモリは、請求項14において、前
記第1浮遊ゲート及び第2浮遊ゲートが、その幅を前記
チャネル幅と同じとするか、あるいは前記チャネル幅よ
りも小さくするように形成し、その厚さを100nm以
下に形成し、その半径が10nm以下に形成して構成さ
れることを特徴とする。
用した単一電子多値メモリは、請求項20において、前
記第1浮遊ゲート及び第2浮遊ゲートが、フィールド酸
化によって前記幅、厚さ及び半径をさらに縮小し、各量
子点の両端は嘴状(bird‘s beak)に形成し
て構成されることを特徴とする。
用した単一電子多値メモリは、請求項14において、前
記第1浮遊ゲート及び第2浮遊ゲートが、インプランタ
あるいは拡散炉を用いてn型の不純物がドーピングされ
て構成されることを特徴とする。
用した単一電子多値メモリは、請求項14において、前
記第1浮遊ゲート及び第2浮遊ゲートが、その上に形成
された絶縁層を、厚さ100nm以下に積層して構成さ
れることを特徴とする。
用した単一電子多値メモリは、請求項23において、前
記絶縁層が、SiO2、Al2O3、AlN、AlON、
SiON、TiO2/SiO2、Ta2O5/SiO2、S
iON/SiO2、AlON/SiO2、AlN/SiO
2及びAl2O3/SiO2からなる群の中から選ばれた1
種である誘電体物質または誘電体の組み合わせで構成さ
れることを特徴とする。
用した単一電子多値メモリは、請求項14において、前
記制御ゲートが、Al、W、Co、Ti及び多結晶シリ
コン(Si)からなる群の中から選ばれた少なくとも1
種で形成されて構成されることを特徴とする。
用した単一電子多値メモリは、請求項25において、前
記結晶シリコン(Si)からなる制御ゲートが、インプ
ランタあるいは拡散炉を用いてn型の不純物がドーピン
グされて構成されることを特徴とする。
用した単一電子多値メモリの駆動方法は、半導体基板上
部にデバイ・スクリーン長さ以下の幅を有するチャネル
領域と、前記チャネル領域を介在して前記チャネル領域
と異なる不純物がドーピングされて形成されたソースと
ドレインと、前記ソースとドレイン及びチャネル領域上
に形成された絶縁層と、前記チャネル両縁部側の前記ソ
ース及びドレイン上の絶縁層内に量子点の役割を演ずる
ように各々形成された第1浮遊ゲート及び第2浮遊ゲー
トと、前記第1浮遊ゲート及び第2浮遊ゲートを覆って
いる前記絶縁層上に形成された制御ゲートとを具備して
構成されたメモリセルがマトリックス状に前記半導体基
板に配置され、前記制御ゲートはストライプ状に形成さ
れてワードラインをなし、前記ドレインは前記ワードラ
インと交差する方向のストライプ状に形成されたビット
ラインに接続されて構成された二重量子点を応用した単
一電子多値メモリの駆動方法において、CHEI法で選
択された前記メモリセルにソースとドレインとの間の電
圧Vdsを12Volt以内として印加し、制御ゲート
電圧Vgを15Volt以内として印加し、前記第2浮
遊ゲートに所定個数の電子を充電させて記録したり、あ
るいは前記選択された他のメモリセルに前記電圧Vds
を−12Volt以内として印加し、前記電圧Vgを1
5Volt以内として印加して前記第2浮遊ゲートに充
電する電子の個数と異なる個数の電子を充電させて記録
したり、あるいは前記選択されたセルに電子を充電しな
い状態にして、前記選択されたセルに0、1及び2とい
う多重値の中で¥のいずれか一つの値を記録することに
より情報を記録する記録段階と、F−Nトンネリング法
を用いて前記Vdsはオープンさせ、前記電圧Vgを1
5Volt程度として印加して前記第2浮遊ゲートから
前記記録段階で充電された電子が前記制御ゲートに抜け
出るようにして前記記録段階で記録された情報を消去す
る消去段階と、前記記録段階で記録された情報を読み出
すために、前記選択されたセルにVdsを5Volt以
内として印加し、Vgには第1浮遊ゲートのスレショル
ド(閾値)電圧Vthと第2浮遊ゲートのスレショルド
電圧Vthとの中間値を選んで印加し、前記選択された
セルの電流値を検出して前記記録段階で記録された情報
を読み出す読出し段階とを含むことを特徴とする。
に係る二重量子点を応用した単一電子多値メモリ及びそ
の駆動方法を詳細に説明する。なお、本発明はこの実施
の形態のみに限定されるものではなく、本発明の技術的
思想に基づく限りにおいて適宜に変更することが可能で
ある。本発明の目的は、前記した富士通及びミネソタ大
学で開示された方法で製造されたメモリ素子が有する問
題点を乗り越えて、1Tb以上の超高集積メモリを実現
することにある。従って、本発明に係る二重量子点を応
用した単一電子多値メモリにあっては、前記富士通及び
ミネソタ大学の技術を用いて製造されたメモリのよう
に、先ず1個の電子によってもチャネルをスクリーン
(遮蔽)することができるようにすべく、基板に含まれ
る不純物の濃度を適切に調節することによってチャネル
幅をデバイ・スクリーン長さより小さくする。
イ・スクリーン長さより小さくなるように形成した後、
短チャネル効果による超高集積化の限界を乗り越えるた
めにソースとドレインの上に二つの量子点を配列して多
値機能を付与する。
I(Channel Hot Electron In
jection)に変更して前記量子点に充電される電
子の個数が数十個程度となるようにすれば、1Tb以上
の超高集積メモリを実現することができるのみならず、
消費電力が可及的に抑えられて極小電力で動作するメモ
リを実現することができるということは、本発明の大き
な特徴である。
用した単一電子多値メモリにあっては、単一電子充電効
果を応用して電子1個ずつを浮遊ゲートに蓄積すること
ができ、電子1個のみでチャネルをスクリーン(遮蔽)
することできるために消費電力が可及的に抑えられて、
極小電力で動作するメモリとなる。また、2個の量子点
を浮遊ゲートFGとして用いるため、高集積化時に問題
となる短チャネル効果がなくなって1Tb以上の超高集
積化が可能となり、またナノ秒オーダーの高速動作を実
現することができる不揮発性メモリとなる。このような
長所を有する2個の量子点を用いた単一電子多値メモリ
の構成を模式的に示すと図1のようになる。
一電子多値メモリの垂直断面を模式的に示す図である。
図1に示すように、本発明に係る二重量子点を応用した
単一電子多値メモリは、基本的には半導体基板中にチャ
ネル1領域を介在させて不純物がドーピングされ、ソー
ス2及びドレイン3が形成された構造を有する。このよ
うに構成された構造の上部に絶縁層4が形成され、チャ
ネル1領域上の絶縁層4の上に第1浮遊ゲート及び第2
浮遊ゲートの二つの浮遊ゲート5、6が形成され、これ
らの浮遊ゲート5、6の外部は絶縁層で覆われている。
そして浮遊ゲート5、6上部の絶縁層4上には制御ゲー
ト7が備わっている。
た単一電子多値メモリは、次のようにして製作すること
ができる。その製作方法の一例を、図2(A)、
(B)、(C)に示す。先ず、図2(A)に示すように
従来公知の方法で半導体(シリコン;Si)基板にチャネ
ル1領域を介在させて不純物をドーピングし、ソース1
及びドレイン2が形成されてなるFETの基本構造を製
造する。その際、Si基板の不純物の濃度は1013〜1
018/cm3の範囲とし、基板の不純物濃度に対応させ
てデバイ・スクリーン長さLDを決定し、チャネル幅を
このLDと同一小さいか同一に形成させる。
本構造上に絶縁膜4'を覆い、チャネル1、ソース2及
びドレイン3上の絶縁層4'上に二つの量子点としての
役割を演ずる第1浮遊ゲート及び第2浮遊ゲートの浮遊
ゲート5、6を各々形成する。即ち、既に形成されたソ
ース2、ドレイン3及びチャネル1上に10nm以下の
SiO2、Al2O3、AlN、AlON、SiONある
いはTiO2/SiO2、Ta2O5/SiO2、SiON
/SiO2、AlON/SiO2及びAlN/SiO2、
Al2O3/SiO2からなる群の中から選ばれた1種で
ある誘電体の組み合わせで構成される絶縁膜4'を10
nm以下の厚さでPVD(physical vapo
r deposition)法で蒸着してトンネル障壁
として用いる。その後、このトンネル障壁の上に二つの
量子点5、6を形成して、第1浮遊ゲート及び第2浮遊
ゲートの二つの浮遊ゲートで作動させる。このような二
つの浮遊ゲートを形成する方法としては、例えば次の通
りである。
cal vapor deposition)法、ある
いはPVD(physical vapor depo
sition)法で多結晶Siを蒸着した後、フォトリ
ソグラフィーあるいは電子ビームリソグラフィーと蝕刻
工程を通じて、図2(B)に示すように第1浮遊ゲート
及び第2浮遊ゲートの二つの浮遊ゲート5、6をソース
(またはドレイン)及びドレイン(またはソース)側に形成
する。その際、浮遊ゲート5、6の幅はチャネル幅より
小さいか、あるいはチャネル幅と同一とし、浮遊ゲート
5、6の厚さは100nm以下とする。
二つの浮遊ゲートの大きさを相異にして充電される電子
個数を異にする場合(同じVdsで飽和充電電荷個数が
異なるようするべく、浮遊ゲートの大きさを相異にした
場合)、または二つの浮遊ゲートの大きさを同一とし、
ドレインとソースとの間の電圧Vdsの大きさを相異に
して、充填される電子の量を相異にする場合が挙げられ
る(同じVdsで飽和充電電荷個数は同一であるが、飽
和充電電圧以下の他の二つの電圧をVdsとして印加す
る場合)。その後、インプランタあるいは拡散炉を用い
てn型の不純物をドーピングして、これら二つの浮遊ゲ
ートFG5、6をn型に形成する。さらに、これらの浮
遊ゲート5、6の大きさはフィールド酸化(field
oxidation)によってさらに縮小され、その
際、量子点の両端は嘴状(bird‘s beak)に
形成される。
量子点の露出面を絶縁膜4”で被覆して制御ゲート7を
形成する。即ち、前記二つの量子点の上に厚さ100n
m以下のSiO2、Al2O3、AlN、AlON、Si
ONあるいはTiO2/SiO 2、Ta2O5/SiO2、
SiON/SiO2、AlON/SiO2及びAlN/S
iO2、Al2O3/SiO2からなる群の中から選ばれた
1種である誘電体の組み合わせで構成される絶縁膜4”
をPVD法あるいはCVD法で蒸着して形成する。
ト材料としてはAl、W、Co、Ti、多結晶シリコン
からなるなる群の中から選ばれた1種をCVDあるいは
PVD方法で蒸着することができる。その後、レジスト
を塗布した後、電子ビーム等による直接描画あるいはフ
ォトリソグラフィーと蝕刻を通じて図2(C)に示すよ
うに制御ゲート7の形態を完成させることができる。多
結晶シリコンからなる制御ゲートの場合、インプランタ
あるいは拡散炉を用いてn型の不純物をドーピングして
n型とすることができる。
応用多値メモリの動作原理は次の通りである。先ず、デ
バイ・スクリーン長さは下記式(1)のように表され
る。
り、KBはボルツマン定数であり、Tは絶対温度、qは
電荷量を表す。また、下記表1は基板の不純物の濃度に
よるデバイ・スクリーン長さを示す。
度を適宜に変えることによって電子のスクリーン長さを
調節することができる。従って、例えばLDを100n
mとすると、基板の不純物の濃度を1015〜1016cm
-3の範囲内とすれば、そのときのチャネル幅は100n
mあるいはそれ以下とすればよい。このようにチャネル
幅を適宜に調節した後、1個の電子を充電効果によって
浮遊ゲートFGに蓄積させれば、1個の電子がチャネル
をスクリーン(遮蔽)して下記式(2)のようなスレシ
ョルド(閾値)電圧の変化値(ΔVth)をもたらす。
れた電子の数であり、qは電荷量であり、Cgfは浮遊ゲ
ートと制御ゲートにかかる容量であり、Cgcは制御ゲー
トとチャネルとの間の容量を表す。チャネル長さが20
0nmで、チャネル幅が100nm、制御ゲートとチャ
ネルとの間に50nm厚さの絶縁膜SiO2が被覆され
ていれば、電子一つが浮遊ゲートに充電されることによ
るスレショルド(閾値)電圧の変化は0.1Voltと
なる。単一電子充電効果を応用する素子では電子個数を
適宜に調節することができ、もし20個の電子を充電さ
せればスレショルド(閾値)電圧の変化は2Voltと
なって、サブスレショルド(Sub−threshol
d)電流を数十万倍程度小さくすることができる。参考
として、前記した富士通及びミネソタ大学が開示してい
る技術の場合には、0.1Volt程度のスレショルド
(閾値)電圧の変化値(ΔVth)が得られている。
充電させるためには、充電による電子の流れが熱的な揺
らぎ現象を発生させることなく行われるべきなので、下
記式(3)に示されるように、浮遊ゲートの大きさに依
存して1個の電子を制御することができる温度が変わっ
てくる。
は浮遊ゲートと制御ゲートにかかる容量及び浮遊ゲート
とチャネルとの間の容量の和であり、KBはボルツマン
定数であり、Tは絶対温度を表す。
ので、浮遊ゲートとして応用する量子点の半径が10n
m以内であれば、計算上、常温で一つ一つの電子を制御
することが可能である。
によって提案されているメモリの基本概念は、チャネル
幅をデバイ・スクリーン長さ以下に縮小させて単一電子
による充電効果を用いてフラッシュ型セットメモリを具
現化することができる。しかしながら、前記した富士通
及びミネソタ大学によって提案されたメモリの構造は、
直接トンネリングにより記録が行われるため、漏れ電流
が大きくて情報を適切に維持することができる時間が5
秒以内となるという致命的な弱点がある。従って、適切
に記録を維持できる時間を延ばすためにはトンネリング
障壁として用いられる絶縁膜の厚さを増加させることが
必須となり、それにともなって記録の方法も変わるべき
である。また、浮遊ゲートに充電させる電子の数も1個
ではなく、20個程度とすることが望ましい。一例とし
てSiO2の厚さを5nm以上とする場合、F−Nトン
ネリングが発生する範囲になるため、電子を充電する方
法としてCHEI法が用いられるのが好ましい。
係る二重量子点を応用した単一電子多値メモリで行われ
る情報の読出し/情報の記録/情報の消去方法は次の通
りである。先ず、情報の記録方法としては、CHEI法
が挙げられ、図3に示すように選択されたメモリセルの
ソースとドレインとの間の電圧Vdsを12Volt以
内とし、制御ゲート電圧Vgを15Volt以内と設定
すれば20個以内の電子が第2浮遊ゲートFG2に充電
されるようになる。
するためにソースとドレインとの間の電圧Vdsをオー
プン状態とし、制御ゲートの電圧Vgが15Volt程
度となるようにすれば、量子点FG2の嘴状(bird
‘s beak)部位で電子が制御ゲートCGに抜け出
る。
示すように、選択された他のメモリセルのソースとドレ
インとの間の電圧Vdsが−12Volt以内となるよ
うに電圧を印加し、制御ゲート電圧Vgは15Volt
以内の電圧で印加して電子を充電させたり、または第2
浮遊ゲートFG2とは相異なる個数の電子を第1浮遊ゲ
ートFG1に充電させる。
浮遊ゲートFG2にさらに多くの電子が充電されるよう
にしてVthの変化を相異にして情報の読出しを行うよ
うに構成した。充電電荷容量を相異にするために、これ
ら第1浮遊ゲートFG1、第2浮遊ゲートFG2の大き
さを相異に製作したり、あるいはこれら第1浮遊ゲート
FG1、第2浮遊ゲートFG2の大きさは同一とし、V
dsの大きさを相異にして充電電子個数を異にする方法
を用いてもよい。
を蓄積しない状態である。このようにしてセルに0、
1、2の多重値(Multi−value;多値)を指
定することができる。
重値を各々読み出すには、ソースとドレインとの間の電
圧Vdsを5Volt以内として印加し、制御ゲート電
圧Vgは図6に示すように、第1浮遊ゲートFG1のV
thと第2浮遊ゲートFG2のVthとの中間値を適宜
に選ぶことにより、前記セルに指定された0、1、2の
3つの電流値を同時に検出することができて多値メモリ
を構成することが可能となる。
報の消去動作を行うにあたり、本発明に係る二重量子点
を応用した単一電子多値メモリにあっては、数十個未満
の電子で相異なるデジタル情報を適切に維持することが
できる消費電力を著しく低下させることが可能である。
即ち、この消費電力Pは下記式(4)で表わされる。
は動作電圧、fは周波数、Qは充電容量、nは電子数、
qは電荷量である。前記式(4)から明らかなように既
存の不揮発性メモリに比べて本発明に係る二重量子点を
応用した多値メモリにあっては、メモリ機能を適切に維
持するために必要な電子個数が数千倍程度少ないために
デジタル“0”を維持するのに必要な消費電力は、単純
計算で1個のセル当り数千倍以下に低下され、その結果
として、メモリ素子の動作時の過大な熱発生の問題がな
くなる。従って、不揮発性メモリを高集積化したときに
発生する熱問題が本発明に係る二重量子点多値メモリに
あってはほとんど発生することなくなるため、素子の容
量を1Tb以上にまで高集積化させることが可能とな
る。
の量子点応用単一電子メモリにあっては、チャネル上の
両端に各々浮遊ゲートを形成した後、その上に絶縁層を
介在して制御ゲートを形成した構造を有する。このよう
な構造によって、2個の量子点を応用して多値メモリを
実現させることができるという点と、他のメモリとは異
なり、MOSFETのスケールダウンにともなって生じ
る短チャネル効果のような物理的限界に達することなく
1Tb以上の超高集積メモリを具現化することできると
いう点との二つの長所が発現する。
リ、EEPROM、EPROM)は、相異なるデジタル
情報を表示するためには数万個程度の電子を浮遊ゲート
に蓄積すべきであるが、本発明に係る二重量子点を応用
した単一電子多値メモリにあっては、数十個未満の電子
で相異なるデジタル情報を維持できるために消費電力を
著しく低下させることが可能である。その結果、素子の
動作時に熱発生による問題が可及的に抑えられる。従っ
て、不揮発性メモリの高集積化時に発生するような熱問
題が本発明に係る二重量子点を応用した単一電子多値メ
モリでは、ほとんど発生しなくなって1Tb以上の高集
積化を図ることが可能となる。
単一電子多値メモリでは、数十個未満の電子としてメモ
リを作動させるために、既存の不揮発性メモリに比べて
記録及び消去時間を大幅縮められるのでナノ秒オーダー
の高速動作が可能となる。さらに、配線上に流れる電子
の個数が既存の不揮発性メモリに比べて小さいために、
エレクトロマイグレーション(Electromigr
ation)による配線切断の虞がない。
単一電子多値メモリは、CHEIと単一電子による充電
効果を応用して2個の量子点に相異なる個数の電子を蓄
積するために、一側のみを応用する一般メモリとは異な
りトンネル絶縁膜の劣化が可及的に低く抑えられる。従
って、本発明に係る二重量子点を応用した単一電子多値
メモリは、超高集積フラッシュメモリ、超高集積EEP
ROM及びEPROM、DRAM(dynamic r
andom−access memory)、SRAM
(static random−access mem
ory)に適用することが可能である。
値メモリの概略的構成を模式的に示す垂直断面図であ
る。
図1の二重量子点を応用した単一電子多値メモリを製作
する方法を工程段階別に示す模式的な垂直断面図であ
る。
リで第2浮遊ゲートを用いて情報を記録する方法を説明
するための模式的な図面である。
リで第1浮遊ゲートを用いて情報を記録する方法を説明
するための模式的な図面である。
リで情報を記録しない状態を説明するための模式的な図
面である。
リで情報を記録しない状態、第1浮遊ゲートを用いて情
報を記録した状態及び第2浮遊ゲートを用いて情報を記
録した状態で制御ゲート電圧によるドレイン電流を測定
したグラフである。
Claims (27)
- 【請求項1】 半導体基板上部にデバイ・スクリーン長
さ(Debye Screen Length)以下の
幅を有するチャネル領域と、 前記チャネル領域を介在して前記チャネル領域と異なる
不純物がドーピングされて形成されたソースとドレイン
と、 前記ソースとドレイン及びチャネル領域上に形成された
絶縁層と、 前記チャネル両縁部側の前記ソース及びドレイン上の絶
縁層内に量子点の役割を演ずるように各々形成された第
1浮遊ゲート及び第2浮遊ゲートと、 前記第1浮遊ゲート及び第2浮遊ゲートを覆っている前
記絶縁層上に形成された制御ゲートとを具備して構成さ
れることを特徴とする二重量子点を応用した単一電子多
値メモリ。 - 【請求項2】 前記半導体基板は、1013〜1018/c
m3の濃度で不純物がドーピングされたシリコン(S
i)基板で構成されることを特徴とする請求項1に記載
の二重量子点を応用した単一電子多値メモリ。 - 【請求項3】 前記量子点の役割を演ずる第1浮遊ゲー
ト及び第2浮遊ゲートは、相異なる電荷充電容量を有す
るようにその大きさを相異にして構成されるか、あるい
は充電される電荷の個数を相異にするために浮遊ゲート
の大きさを同一にして構成され、さらに前記ドレインと
ソースとの間の電圧Vdsの大きさを相異に印加して、
前記各量子点に蓄積された電子の数によって多値記憶機
能を有することを特徴とする請求項1に記載の二重量子
点を応用した単一電子多値メモリ。 - 【請求項4】 前記チャネルは、前記半導体基板にドー
ピングされた不純物の濃度によって決定されるデバイ・
スクリーン長さ以下の幅を有し、電子1個による充電で
前記チャネルのスレショルド(閾値)電圧の変化が誘起
されることを特徴とする請求項1に記載の二重量子点を
応用した単一電子多値メモリ。 - 【請求項5】 前記絶縁層は、前記ソース、ドレイン及
びチャネル上にSiO2、Al2O3、AlN、AlON
及びSiONからなる群の中から選ばれた1種を10n
m以下の厚さで蒸着して形成され、トンネル障壁として
用いられることを特徴とする請求項1に記載の二重量子
点を応用した単一電子多値メモリ。 - 【請求項6】 前記絶縁層は、TiO2/SiO2、Ta
2O5/SiO2、SiON/SiO2、AlON/SiO
2、AlN/SiO2及びAl2O3/SiO2からなる群
の中から選ばれた1種である誘電体物質の組み合わせで
形成されて構成されることを特徴とする請求項1に記載
の二重量子点を応用した単一電子多値メモリ。 - 【請求項7】 前記第1浮遊ゲート及び第2浮遊ゲート
は、その幅が前記チャネル幅と同じか、あるいは前記チ
ャネル幅よりも小さくなるように形成され、その厚さが
100nm以下に形成され、その半径が10nm以下と
なるように形成されて構成されることを特徴とする請求
項1に記載の二重量子点を応用した単一電子多値メモ
リ。 - 【請求項8】 前記第1浮遊ゲート及び第2浮遊ゲート
は、フィールド酸化によって前記幅、厚さ及び半径がさ
らに縮小され、各量子点の両端は嘴状(bird‘s
beak)に形成されて構成されることを特徴とする請
求項7に記載の二重量子点を応用した単一電子多値メモ
リ。 - 【請求項9】 前記第1浮遊ゲート及び第2浮遊ゲート
は、インプランタまたは拡散炉を用いてn型の不純物が
ドーピングされて構成されることを特徴とする請求項1
に記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項10】 前記第1浮遊ゲート及び第2浮遊ゲー
トは、その上に形成された絶縁層が厚さ100nm以下
に積層されて構成されることを特徴とする請求項1に記
載の二重量子点を応用した単一電子多値メモリ。 - 【請求項11】 前記絶縁層は、SiO2、Al2O3、
AlN、AlON、SiON、TiO2/SiO2、Ta
2O5/SiO2、SiON/SiO2、AlON/SiO
2、AlN/SiO2及びAl2O3/SiO2からなる群
の中から選ばれた1種である誘電体物質あるいは誘電体
の組み合わせで構成されることを特徴とする請求項10
に記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項12】 前記制御ゲートは、Al、W、Co、
Ti及び多結晶シリコンからなる群の中から選ばれた少
なくとも1種の物質で形成されて構成されることを特徴
とする請求項1に記載の二重量子点を応用した単一電子
多値メモリ。 - 【請求項13】 前記制御ゲートは、多結晶シリコンか
らなり、インプランタあるいは拡散炉を用いてこの多結
晶シリコンにn型の不純物がドーピングされて構成され
ることを特徴とする請求項12に記載の二重量子点を応
用した単一電子多値メモリ。 - 【請求項14】 半導体基板上部にデバイ・スクリーン
長さ(DebyeScreen Length)以下の
幅を有するチャネル領域と、 前記チャネル領域を介在して前記チャネル領域と異なる
不純物がドーピングされて形成されたソースとドレイン
と、 前記ソースとドレイン及びチャネル領域上に形成された
絶縁層と、 前記チャネル両縁部側の前記ソース及びドレイン上の絶
縁層内に量子点の役割を演ずるように各々形成された第
1浮遊ゲート及び第2浮遊ゲートと、 前記第1浮遊ゲート及び第2浮遊ゲートを覆っている前
記絶縁層上に形成された制御ゲートとを具備したメモリ
セルがマトリックス状に前記半導体基板に配置され、 前記制御ゲートはストライプ状に形成されてワードライ
ンをなし、 前記ドレインは前記ワードラインと交差する方向のスト
ライプ状に形成されたビットラインに接続されて構成さ
れることを特徴とする二重量子点を応用した単一電子多
値メモリ。 - 【請求項15】 前記半導体基板は、1013〜1018/
cm3の濃度で不純物がドーピングされたシリコン(S
i)基板で構成されることを特徴とする請求項14に記
載の二重量子点を応用した単一電子多値メモリ。 - 【請求項16】 前記量子点の役割を演ずる第1浮遊ゲ
ート及び第2浮遊ゲートは、相異なる電荷充電容量を有
するようにその大きさを相異にして構成されるか、ある
いは充電される電荷の個数を相異にするために第1浮遊
ゲート及び第2浮遊ゲートの大きさを同一にして構成さ
れ、ドレインとソースとの間の電圧Vdsの大きさを相
異に印加し、前記各量子点に蓄積された電子の数によっ
て多値記憶機能を有することを特徴とする請求項14に
記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項17】 前記チャネルは、前記シリコン基板に
ドーピングされた不純物の濃度によって決定されるデバ
イ・スクリーン長さ以下の幅を有し、電子1個による充
電で前記チャネルのスレショルド(閾値)電圧の変化が
誘起されるように構成されることを特徴とする請求項1
4に記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項18】 前記絶縁層は、前記ソース、ドレイン
及びチャネル上にSiO2、Al2O3、AlN、AlO
N及びSiONからなる群の中から選ばれた1種を10
nm以下の厚さで蒸着して形成され、トンネル障壁とし
て用いられることを特徴とする請求項14に記載の二重
量子点を応用した単一電子多値メモリ。 - 【請求項19】 前記絶縁層は、TiO2/SiO2、T
a2O5/SiO2、SiON/SiO2、AlON/Si
O2、AlN/SiO2及びAl2O3/SiO2からなる
群の中から選ばれた1種である誘電体物質の組み合わせ
で形成されて構成されることを特徴とする請求項14に
記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項20】 前記第1浮遊ゲート及び第2浮遊ゲー
トは、その幅が前記チャネル幅と同じか、あるいは前記
チャネル幅よりも小さくなるように形成され、その厚さ
が100nm以下に形成され、その半径が10nm以下
に形成されて構成されることを特徴とする請求項14に
記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項21】 前記第1浮遊ゲート及び第2浮遊ゲー
トは、フィールド酸化によって前記幅、厚さ及び半径が
さらに縮小され、各量子点の両端は嘴状(bird‘s
beak)に形成されて構成されることを特徴とする
請求項20に記載の二重量子点を応用した単一電子多値
メモリ。 - 【請求項22】 前記第1浮遊ゲート及び第2浮遊ゲー
トは、インプランタあるいは拡散炉を用いてn型の不純
物がドーピングされて構成されることを特徴とする請求
項14に記載の二重量子点を応用した単一電子多値メモ
リ。 - 【請求項23】 前記第1浮遊ゲート及び第2浮遊ゲー
トは、その上に形成された絶縁層が、厚さ100nm以
下に積層されて構成されることを特徴とする請求項14
に記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項24】 前記絶縁層はSiO2、Al2O3、A
lN、AlON、SiON、TiO2/SiO2、Ta2
O5/SiO2、SiON/SiO2、AlON/Si
O2、AlN/SiO2及びAl2O3/SiO2からなる
群の中から選ばれた1種である誘電体物質または誘電体
の組み合わせで構成されることを特徴とする請求項23
に記載の二重量子点を応用した単一電子多値メモリ。 - 【請求項25】 前記制御ゲートは、Al、W、Co、
Ti及び多結晶シリコンからなる群の中から選ばれた少
なくとも1種で形成されて構成されることを特徴とする
請求項14に記載の二重量子点を応用した単一電子多値
メモリ。 - 【請求項26】 前記結晶シリコンからなる制御ゲート
は、インプランタあるいは拡散炉を用いてn型の不純物
がドーピングされて構成されることを特徴とする請求項
25に記載の二重量子点を応用した単一電子多値メモ
リ。 - 【請求項27】 半導体基板上部にデバイ・スクリーン
長さ以下の幅を有するチャネル領域と、 前記チャネル領域を介在して前記チャネル領域と異なる
不純物がドーピングされて形成されたソースとドレイン
と、 前記ソースとドレイン及びチャネル領域上に形成された
絶縁層と、 前記チャネル両縁部側の前記ソース及びドレイン上の絶
縁層内に量子点の役割を演ずるように各々形成された第
1浮遊ゲート及び第2浮遊ゲートと、 前記第1浮遊ゲート及び第2浮遊ゲートを覆っている前
記絶縁層上に形成された制御ゲートとを具備して構成さ
れたメモリセルがマトリックス状に前記半導体基板に配
置され、 前記制御ゲートはストライプ状に形成されてワードライ
ンをなし、 前記ドレインは前記ワードラインと交差する方向のスト
ライプ状に形成されたビットラインに接続されて構成さ
れた二重量子点を応用した単一電子多値メモリの駆動方
法において、 CHEI法で選択された前記メモリセルにソースとドレ
インとの間の電圧Vdsを12Volt以内として印加
し、制御ゲート電圧Vgを15Volt以内として印加
し、前記第2浮遊ゲートに所定個数の電子を充電させて
記録したり、あるいは前記選択された他のメモリセルに
前記電圧Vdsを−12Volt以内として印加し、前
記電圧Vgを15Volt以内として印加して前記第2
浮遊ゲートに充電する電子の個数と異なる個数の電子を
充電させて記録したり、あるいは前記選択されたセルに
電子を充電しない状態にして、前記選択されたセルに
0、1及び2という多重値の中で¥のいずれか一つの値
を記録することにより情報を記録する記録段階と、 F−Nトンネリング法を用いて前記Vdsはオープンさ
せ、前記電圧Vgを15Volt程度として印加して前
記第2浮遊ゲートから前記記録段階で充電された電子が
前記制御ゲートに抜け出るようにして前記記録段階で記
録された情報を消去する消去段階と、 前記記録段階で記録された情報を読み出すために、前記
選択されたセルにVdsを5Volt以内として印加
し、Vgには第1浮遊ゲートのスレショルド(閾値)電
圧Vthと第2浮遊ゲートのスレショルド電圧Vthと
の中間値を選んで印加し、前記選択されたセルの電流値
を検出して前記記録段階で記録された情報を読み出す読
出し段階とを含むことを特徴とする二重量子点を応用し
た単一電子多値メモリの駆動方法。
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