JP2004241781A - メモリ機能を有する単電子トランジスタおよびその製造方法 - Google Patents
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Abstract
【解決手段】 第1基板50および絶縁膜52が順次に積層されている単電子トランジスタである。絶縁膜52上に第2基板54が積層されているが、第2基板54はソース領域54S、チャンネル領域54C及びドレーン領域54Dを含む。そして、トンネリング膜57が第2基板54上に形成されており、チャンネル領域54Cに少なくとも一つの量子点56が形成される程度の間隔に少なくとも二つのトラップ層58a,58bがトンネリング膜57上に形成されている。また、少なくとも二つのトラップ層58a,58bの間のトンネリング膜57およびトラップ層58a,58bと接触されるゲート電極60が形成されている。このような単電子トランジスタを利用すれば、構成が単純で単一ゲート電極を備えるため、製造工程及び動作回路を単純化でき、電力消耗も減らすことができる。
【選択図】 図3
Description
本発明が解決しようとする他の技術的課題は、このようなSETの製造方法を提供することである。
次いで、本発明者は、本発明のSETに対する充電効果、すなわち電子トラップ効果を調べるためにゲート電極60と量子点56間のキャパシタンスおよび振動周期電圧(ターンオン電圧)を測定した。このとき、キャパシタンスおよび振動周期電圧は、各々次の数式1および数式2により与えられる。
52 第1絶縁膜
54 第2基板
54C チャンネル領域
54S ソース領域
54D ドレーン領域
56 量子点
57 第2絶縁膜
58a 第1トラップ層
58b 第2トラップ層
60 ゲート電極
Claims (41)
- 第1基板と、
前記第1基板上に積層された絶縁膜と、
前記絶縁膜上に積層されたソース領域、チャンネル領域およびドレーン領域を含む第2基板と、
前記第2基板上に形成されたトンネリング膜と、
前記チャンネル領域に少なくとも一つの量子点が形成される程度の間隔に前記トンネリング膜上に形成された少なくとも二つのトラップ層と、
前記少なくとも二つのトラップ層間の前記トンネリング膜および前記トラップ層と接触されたゲート電極とを備えること、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記ゲート電極は、前記トラップ層上に拡張されたこと、
を特徴とする請求項1に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、窒化膜または強誘電膜であること、
を特徴とする請求項1に記載のメモリ機能を有する単電子トランジスタ。 - 第1基板と、
前記第1基板上に積層された第1絶縁膜と、
前記第1絶縁膜上に積層されたソース領域、チャンネル領域およびドレーン領域を含む第2基板と、
前記第2基板上に形成された第2絶縁膜と、
前記チャンネル領域に少なくとも一つの量子点が形成される程度の間隔に前記第2絶縁膜に内在されて前記チャンネル領域からトンネリングされる電子がトラップされる少なくとも二つのトラップ層と、
前記第2絶縁膜上に形成されたゲート電極とを備えること、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、窒化膜または強誘電膜であること、
を特徴とする請求項4に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層各々は、前記第2絶縁膜によって完全に囲まれたこと、
を特徴とする請求項4に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、導電性シリコン層および導電性ゲルマニウム層を含む導電性物質層よりなる群のうち選択された何れか一つであること、
を特徴とする請求項6に記載のメモリ機能を有する単電子トランジスタ。 - 前記第1絶縁膜および前記第2絶縁膜は、同じ酸化膜であること、
を特徴とする請求項4に記載のメモリ機能を有する単電子トランジスタ。 - 第1基板と、
前記第1基板上に積層された第1絶縁膜と、
前記第1絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第2基板と、
前記第2基板上に形成された第2絶縁膜と、
前記第2絶縁膜上に連続的に形成されたトラップ層と、
前記トラップ層上に形成された第3絶縁膜と、
前記第3絶縁膜上に形成された少なくとも2つの第4絶縁膜パターンと、
前記少なくとも2つの第4絶縁膜パターン上に、そしてその間に形成された第5絶縁膜と、
前記第5絶縁膜上に形成されたゲート電極とを備え
前記少なくとも2つの第4絶縁膜パターンの対向する面に導電性スペーサが形成されており、前記導電性スペーサは、前記チャンネル領域に少なくとも一つの量子ドットが形成されうる間隙に分離されたこと、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記第1絶縁膜ないし第3絶縁膜は、シリコン酸化膜であること、
を特徴とする請求項9に記載のメモリ機能を有する単電子トランジスタ。 - 前記導電性スペーサは、シリコンスペーサであること、
を特徴とする請求項9に記載のメモリ機能を有する単電子トランジスタ。 - 前記少なくとも一つの量子ドットのサイズは、常温で100nm以下であること、
を特徴とする請求項9に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、ナイトライド層または強誘電体層であること、
を特徴とする請求項9に記載のメモリ機能を有する単電子トランジスタ。 - 前記第2絶縁膜、前記トラップ層および前記第3絶縁膜は、同じ厚さであること、
を特徴とする請求項9に記載のメモリ機能を有する単電子トランジスタ。 - 前記第5絶縁膜の厚さは、前記第2絶縁膜および前記第3絶縁膜より厚いこと、
を特徴とする請求項10に記載のメモリ機能を有する単電子トランジスタ。 - 第1基板と、
前記第1基板上に積層された第1絶縁膜と、
前記第1絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第2基板と、
前記第2基板上に形成された第2絶縁膜と、
前記第2絶縁膜上に、そして第3絶縁膜内に所定の間隙に形成されているが、前記第3絶縁膜によって前記第2絶縁膜と接触される底面を除外した全面が囲まれている少なくとも2つのトラップ層パターンと、
前記第3絶縁膜上に形成されているが、対向する面に導電性スペーサを有する少なくとも2つの第4絶縁膜パターンと、
前記少なくとも2つの第4絶縁膜パターン上に、そしてその間に形成された第5絶縁膜と、
前記第5絶縁膜上に形成されたゲート電極とを備え、
前記導電性スペーサは、前記少なくとも2つのトラップパターンと整列されるように形成されており、前記チャンネル領域に少なくとも一つの量子ドットが形成されうる間隙に分離されたこと、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記少なくとも2つのトラップパターンは、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなること、
を特徴とする請求項16に記載のメモリ機能を有する単電子トランジスタ。 - 前記少なくとも2つのトラップパターンは、ナイトライドまたは強誘電体よりなること、
を特徴とする請求項16に記載のメモリ機能を有する単電子トランジスタ。 - 第1基板と、
前記第1基板上に積層された第1絶縁膜と、
前記第1絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第2基板と、
前記第2基板上に形成された第2絶縁膜と、
前記第2絶縁膜上に連続的に形成されたトラップ層と、
前記トラップ層上に形成された第3絶縁膜と、
前記第3絶縁膜上に連続的に形成された下部ゲートと、
前記下部ゲート上に形成された第4絶縁膜と、
前記第4絶縁膜上に形成された少なくとも2つの上部ゲートとを備え、
前記少なくとも2つの上部ゲートは、前記チャンネル領域に少なくとも一つの量子ドットが形成されうる間隙に分離されたこと、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記第1絶縁膜ないし第4絶縁膜は、酸化膜であること、
を特徴とする請求項19に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、ナイトライド層または強誘電体層であること、
を特徴とする請求項19に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層は、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなること、
を特徴とする請求項19に記載のメモリ機能を有する単電子トランジスタ。 - 第1基板と、
前記第1基板上に積層された第1絶縁膜と、
前記第1絶縁膜上に積層されており、ソース領域、ドレーン領域およびチャンネル領域を含む第2基板と、
前記第2基板上に形成された第2絶縁膜と、
前記第2絶縁膜上に、そして第3絶縁膜内に所定の間隙に分離されており、前記第3絶縁膜によって前記第2絶縁膜と接触される底面を除外した全面が囲まれている少なくとも2つのトラップ層パターンと、
前記第3絶縁膜上に連続的に形成された下部ゲートと、
前記下部ゲート上に形成された第4絶縁膜と、
前記少なくとも2つのトラップ層パターンと整列されるように前記第4絶縁膜上に形成された少なくとも2つの上部ゲートとを備え、
前記少なくとも2つの上部ゲートは、前記チャンネル領域に少なくとも一つの量子ドットが形成されうる間隙に分離されており、この間隙は、前記少なくとも2つのトラップ層パターン間の間隙に相応すること、
を特徴とするメモリ機能を有する単電子トランジスタ。 - 前記少なくとも2つのトラップ層パターンは、導電性シリコンおよび導電性ゲルマニウムを含む導電性物質よりなる群から選択された何れか一つの物質よりなること、
を特徴とする請求項23に記載のメモリ機能を有する単電子トランジスタ。 - 前記トラップ層パターンは、ナイトライドまたは強誘電体よりなること、
を特徴とする請求項23に記載のメモリ機能を有する単電子トランジスタ。 - 第1半導体層上に絶縁膜および第2半導体層を順次に形成する第1段階と、
前記第2半導体層上にトンネリング膜を形成する第2段階と、
前記第2半導体層の所定領域に少なくとも一つの量子点が形成される程度の間隔に前記トンネリング膜上に少なくとも二つのトラップ層を形成する第3段階と、
前記トラップ層間の前記トンネリング膜と接触されるようにゲート電極を形成する第4段階と、
前記第2半導体層に導電性不純物がドーピングされたソース領域およびドレーン領域を形成するが、前記トラップ層間の間隔より広く形成する第5段階とを含むこと、
を特徴とする単電子トランジスタの製造方法。 - 前記第4段階で、前記ゲート電極は、前記トラップ層の全面に形成すること、
を特徴とする請求項26に記載の単電子トランジスタの製造方法。 - 前記第4段階で、前記ゲート電極は、前記トラップ層の一部領域上にだけ形成すること、
を特徴とする請求項26に記載の単電子トランジスタの製造方法。 - 前記第4段階は、
前記トラップ層を覆うように前記トンネリング膜を成長させる段階と、
前記トラップ層上に成長された前記トンネリング膜の全面に前記ゲート電極を形成する段階とをさらに含むこと、
を特徴とする請求項26に記載の単電子トランジスタの製造方法。 - 前記第4段階は、
前記トラップ層を覆うように前記トンネリング膜を成長させる段階と、
前記トラップ層上に成長された前記トンネリング膜の一部領域上に前記ゲート電極を形成する段階とをさらに含むこと、
を特徴とする請求項26に記載の単電子トランジスタの製造方法。 - 前記第5段階は、
前記ソース領域および前記ドレーン領域との間の前記ゲート電極上にマスクパターンを形成する段階と、
前記マスクパターンの形成面に前記導電性不純物をイオン注入する段階とをさらに含むこと、
を特徴とする請求項27に記載の単電子トランジスタの製造方法。 - 前記第5段階で、前記ソース領域および前記ドレーン領域は、前記ゲート電極をマスクとして前記ゲート電極が形成された面に前記導電性不純物をイオン注入して形成すること、
を特徴とする請求項28に記載の単電子トランジスタの製造方法。 - 前記第5段階は、
前記ソース領域および前記ドレーン領域間の前記ゲート電極上にマスクパターンを形成する段階と、
前記マスクパターンの形成面に前記導電性不純物をイオン注入する段階とをさらに含むこと、
を特徴とする請求項29に記載の単電子トランジスタの製造方法。 - 前記第5段階で、前記ソース領域および前記ドレーン領域は、前記ゲート電極をマスクとして前記ゲート電極が形成された面に前記導電性不純物をイオン注入して形成すること、
を特徴とする請求項30に記載の単電子トランジスタの製造方法。 - 前記トラップ層は、トラップ密度が少なくとも1012/cm2の窒化膜または強誘電膜で形成すること、
を特徴とする請求項27に記載の単電子トランジスタの製造方法。 - 前記トラップ層は、トラップ密度が少なくとも1012/cm2の窒化膜または強誘電膜で形成すること、
を特徴とする請求項28に記載の単電子トランジスタの製造方法。 - 前記トラップ層各々を完全に囲むように前記トンネリング膜を成長させること、
を特徴とする請求項29に記載の単電子トランジスタの製造方法。 - 前記トラップ層各々を完全に囲むように前記トンネリング膜を成長させること、
を特徴とする請求項30に記載の単電子トランジスタの製造方法。 - 前記トラップ層は、トラップ密度が少なくとも1012/cm2の窒化膜または強誘電膜で形成すること、
を特徴とする請求項29に記載の単電子トランジスタの製造方法。 - 前記トラップ層は、トラップ密度が少なくとも1012/cm2の窒化膜または強誘電膜で形成すること、
を特徴とする請求項30に記載の単電子トランジスタの製造方法。 - 前記トラップ層は、導電性シリコン層および導電性ゲルマニウム層を含む導電性物質層よりなる群から選択された何れか一つよりなること、
を特徴とする請求項37に記載の単電子トランジスタの製造方法。
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