JP2000164735A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2000164735A JP2000164735A JP10337427A JP33742798A JP2000164735A JP 2000164735 A JP2000164735 A JP 2000164735A JP 10337427 A JP10337427 A JP 10337427A JP 33742798 A JP33742798 A JP 33742798A JP 2000164735 A JP2000164735 A JP 2000164735A
- Authority
- JP
- Japan
- Prior art keywords
- quantum dots
- quantum dot
- electrons
- quantum
- oxidation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 量子ドットから半導体表面への捕捉電子のリ
ーク電流の抑制や、量子ドット以外の部分での半導体表
面からのリーク電流の抑制が可能となるような、電子の
出入可能な量子ドットとその周辺構造を提供することで
ある。 【解決手段】 半導体基板と、この半導体基板の表面に
形成された少なくとも一つの突起と、前記半導体基板及
び突起の表面に形成されたトンネル絶縁膜と、前記突起
の先端上にこのトンネル絶縁膜を介して形成された量子
ドットを備えることを特徴とする半導体装置。
ーク電流の抑制や、量子ドット以外の部分での半導体表
面からのリーク電流の抑制が可能となるような、電子の
出入可能な量子ドットとその周辺構造を提供することで
ある。 【解決手段】 半導体基板と、この半導体基板の表面に
形成された少なくとも一つの突起と、前記半導体基板及
び突起の表面に形成されたトンネル絶縁膜と、前記突起
の先端上にこのトンネル絶縁膜を介して形成された量子
ドットを備えることを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
もので、特に量子ドットを浮遊ゲートとする不揮発性メ
モリ素子などに用いられる、電子の出入可能な量子ドッ
トとその周辺構造に関する。
もので、特に量子ドットを浮遊ゲートとする不揮発性メ
モリ素子などに用いられる、電子の出入可能な量子ドッ
トとその周辺構造に関する。
【０００２】
【従来の技術】第１０図を参照してナノクリスタル浮遊
ゲート型メモリ装置において見られる従来技術の量子ド
ット構造を説明する（S.Tiwari and F.Rana et al, IED
M Dig., p521 (1995) 参照）。ｐ型シリコン基板（１）
中にソース／ドレイン領域（６）があり，基板表面には
熱酸化により形成された厚さtox = 2nm 程度の薄いトン
ネル酸化膜（２）を介して粒径 5nm のシリコン微粒子
であるＳｉ量子ドット（以下、量子ドット）（３）がチ
ャネル全体にあり、さらにその上に低圧ＣＶＤにより積
層した厚さ Tox = 10nm 程度の制御酸化膜（４）を介し
てｎ＋ポリシリコンから成るゲート電極（５）がある。
このＳｉ量子ドット浮遊ゲートメモリに見られるよう
に、平らなＳｉ表面（１）上の平板な薄い酸化膜（２）
上に量子ドット（３）がのっている、Ｓｉ表面との間で
直接トンネルにより電子の入出可能なＳｉ微粒子構造と
なっている。
ゲート型メモリ装置において見られる従来技術の量子ド
ット構造を説明する（S.Tiwari and F.Rana et al, IED
M Dig., p521 (1995) 参照）。ｐ型シリコン基板（１）
中にソース／ドレイン領域（６）があり，基板表面には
熱酸化により形成された厚さtox = 2nm 程度の薄いトン
ネル酸化膜（２）を介して粒径 5nm のシリコン微粒子
であるＳｉ量子ドット（以下、量子ドット）（３）がチ
ャネル全体にあり、さらにその上に低圧ＣＶＤにより積
層した厚さ Tox = 10nm 程度の制御酸化膜（４）を介し
てｎ＋ポリシリコンから成るゲート電極（５）がある。
このＳｉ量子ドット浮遊ゲートメモリに見られるよう
に、平らなＳｉ表面（１）上の平板な薄い酸化膜（２）
上に量子ドット（３）がのっている、Ｓｉ表面との間で
直接トンネルにより電子の入出可能なＳｉ微粒子構造と
なっている。
【０００３】量子ドット（３）への電子の入射はゲート
電圧をプラスにかけることにより、Ｓｉ基板（１）にで
きる反転層のキャリア電子をトンネル酸化膜（２）を透
して直接トンネルにより量子ドット（３）に注入、捕捉
させることで行う。情報の読み出しは、捕捉情報電荷に
よるゲート電極から反転層への電界の遮蔽によるドレイ
ン電流の減少を観ることで行う。その際、情報電荷蓄積
部であるＳｉ微粒子におけるクーロンブロッケイド効果
により、情報電荷は素電荷 q を単位に量子化されるた
め１素子で多値化も可能である。Ｓｉドットからの電子
の放出は入射とは逆にゲート電圧をマイナスにかけるこ
とで、捕捉電子をトンネル酸化膜（２）を透して量子ド
ット（３）からＳｉ基板（１）へ直接トンネルさせるこ
とで行う。
電圧をプラスにかけることにより、Ｓｉ基板（１）にで
きる反転層のキャリア電子をトンネル酸化膜（２）を透
して直接トンネルにより量子ドット（３）に注入、捕捉
させることで行う。情報の読み出しは、捕捉情報電荷に
よるゲート電極から反転層への電界の遮蔽によるドレイ
ン電流の減少を観ることで行う。その際、情報電荷蓄積
部であるＳｉ微粒子におけるクーロンブロッケイド効果
により、情報電荷は素電荷 q を単位に量子化されるた
め１素子で多値化も可能である。Ｓｉドットからの電子
の放出は入射とは逆にゲート電圧をマイナスにかけるこ
とで、捕捉電子をトンネル酸化膜（２）を透して量子ド
ット（３）からＳｉ基板（１）へ直接トンネルさせるこ
とで行う。
【０００４】しかし、第１０図に示した従来技術のＳｉ
量子ドット構造では、Ｓｉ表面（１）と量子ドット
（３）間の熱酸化膜（２）が非常に薄いため、浮遊ゲー
トである量子ドットに入射、捕捉されたはずの電子がＳ
ｉ表面（１）へリークし易いという問題がある。また、
Ｓｉ量子ドットの無いところでは本来リーク電流があっ
てはならないにも関わらず、Ｓｉ表面（１）から薄い熱
酸化膜（２）をトンネルして制御酸化膜（４）中のトラ
ップへ電子がトンネルし、安定なメモリ動作を妨げると
いう問題がある。
量子ドット構造では、Ｓｉ表面（１）と量子ドット
（３）間の熱酸化膜（２）が非常に薄いため、浮遊ゲー
トである量子ドットに入射、捕捉されたはずの電子がＳ
ｉ表面（１）へリークし易いという問題がある。また、
Ｓｉ量子ドットの無いところでは本来リーク電流があっ
てはならないにも関わらず、Ｓｉ表面（１）から薄い熱
酸化膜（２）をトンネルして制御酸化膜（４）中のトラ
ップへ電子がトンネルし、安定なメモリ動作を妨げると
いう問題がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、量子
ドットから半導体表面への捕捉電子のリーク電流の抑制
や、量子ドットの真下以外の部分での半導体表面からの
リーク電流の抑制が可能となるような、電子の出入可能
な量子ドットとその周辺構造を提供することである。
ドットから半導体表面への捕捉電子のリーク電流の抑制
や、量子ドットの真下以外の部分での半導体表面からの
リーク電流の抑制が可能となるような、電子の出入可能
な量子ドットとその周辺構造を提供することである。
【０００６】
【課題を解決するための手段】本願第１の発明は、半導
体基板と、この半導体基板の表面に形成された少なくと
も一つの突起と、前記半導体基板及び突起の表面に形成
されたトンネル絶縁膜と、前記突起の先端上にこのトン
ネル絶縁膜を介して形成された量子ドットを備えること
を特徴とする半導体装置である。
体基板と、この半導体基板の表面に形成された少なくと
も一つの突起と、前記半導体基板及び突起の表面に形成
されたトンネル絶縁膜と、前記突起の先端上にこのトン
ネル絶縁膜を介して形成された量子ドットを備えること
を特徴とする半導体装置である。
【０００７】本願第２の発明は、半導体基板と、この半
導体基板の表面に形成された少なくとも一つの突起と、
前記半導体基板及び突起の表面に形成されたトンネル絶
縁膜と、前記突起の先端上にこのトンネル絶縁膜を介し
て形成された第１の量子ドットと、前記第１の量子ドッ
ト上に形成された第２の量子ドットを備えることを特徴
とする半導体装置である。
導体基板の表面に形成された少なくとも一つの突起と、
前記半導体基板及び突起の表面に形成されたトンネル絶
縁膜と、前記突起の先端上にこのトンネル絶縁膜を介し
て形成された第１の量子ドットと、前記第１の量子ドッ
ト上に形成された第２の量子ドットを備えることを特徴
とする半導体装置である。
【０００８】本願第３の発明は、半導体基板の表面に絶
縁膜を形成する絶縁膜形成工程と、この絶縁膜上に量子
ドットを堆積する量子ドット堆積工程と、この量子ドッ
トをマスクとして、前記量子ドットの真下の前記半導体
基板の表面に突起を形成する突起形成工程を備えること
を特徴とする半導体装置の製造方法である。
縁膜を形成する絶縁膜形成工程と、この絶縁膜上に量子
ドットを堆積する量子ドット堆積工程と、この量子ドッ
トをマスクとして、前記量子ドットの真下の前記半導体
基板の表面に突起を形成する突起形成工程を備えること
を特徴とする半導体装置の製造方法である。
【０００９】本願第４の発明は、半導体基板の表面の所
望の位置に突起を形成する突起形成工程と、この突起が
形成された半導体基板の表面に絶縁膜を形成する絶縁膜
形成工程と、前記突起の先端上に選択的に量子ドットを
形成する量子ドット形成工程を備えることを特徴とする
半導体装置の製造方法である。
望の位置に突起を形成する突起形成工程と、この突起が
形成された半導体基板の表面に絶縁膜を形成する絶縁膜
形成工程と、前記突起の先端上に選択的に量子ドットを
形成する量子ドット形成工程を備えることを特徴とする
半導体装置の製造方法である。
【００１０】要するに、本願発明は、半導体表面との間
で薄いトンネル絶縁膜を介して直接トンネルにより電子
の出入りが可能な量子ドット構造において、半導体表面
に棘状に突き出た突起があり、その真上に量子ドットが
セルフアラインに存在することを特徴とする。
で薄いトンネル絶縁膜を介して直接トンネルにより電子
の出入りが可能な量子ドット構造において、半導体表面
に棘状に突き出た突起があり、その真上に量子ドットが
セルフアラインに存在することを特徴とする。
【００１１】図１は、本発明の量子ドット構造の概略断
面図である。このような量子ドットとその周辺構造で
は、棘状突起が真下にあることによって、入射時は突起
の先端に電界が集中するため量子ドットへの電子の入射
が速くなり、また、電子が出る時は入る時のような電界
集中がないため保持時間が長くできる。このように、電
子が出る時と入る時に異方性が生じるため、従来技術よ
りも入りやすく出にくいドット構造になり、捕捉電子の
量子ドットから半導体表面へのリークが抑制される。ま
た半導体表面からのトンネル電流は棘状突起の先端から
のみに限定することが可能なため、量子ドットの真下以
外の部分でのリークが抑制される。
面図である。このような量子ドットとその周辺構造で
は、棘状突起が真下にあることによって、入射時は突起
の先端に電界が集中するため量子ドットへの電子の入射
が速くなり、また、電子が出る時は入る時のような電界
集中がないため保持時間が長くできる。このように、電
子が出る時と入る時に異方性が生じるため、従来技術よ
りも入りやすく出にくいドット構造になり、捕捉電子の
量子ドットから半導体表面へのリークが抑制される。ま
た半導体表面からのトンネル電流は棘状突起の先端から
のみに限定することが可能なため、量子ドットの真下以
外の部分でのリークが抑制される。
【００１２】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照しながら説明する。図２は、本発明の第１
の実施形態に係わる直接トンネルにより電子入出可能な
量子ドット構造を有する素子の製造方法を段階的に示す
概略断面図である。
て図面を参照しながら説明する。図２は、本発明の第１
の実施形態に係わる直接トンネルにより電子入出可能な
量子ドット構造を有する素子の製造方法を段階的に示す
概略断面図である。
【００１３】Ｓｉ基板（１１）上に厚さtox = ２ｎｍの
熱酸化膜（１２）を形成し（図２（ａ））、その上にＬ
ＰＣＶＤ装置により、流量１００CC／分のシランガスを
原料に６００℃、１５秒間でポリシリコンをＣＶＤする
ことで量子ドットとなる粒径５ｎｍの量子ドット（１
３）を形成する（図２（ｂ））。次に量子ドット（１
３）をマスクにさらに３ｎｍ程度熱酸化すると、酸素の
拡散により各量子ドットの真下のＳｉ表面上にセルフア
ラインに棘状突起が形成される。この時量子ドット（１
３）は酸化があまり進まないため必ずＳｉ結晶部が残
り、新しい電子入出可能な量子ドット構造が形成できた
（第２図（ｃ））。最後のＳｉ微粒子をマスクにする酸
化では低温条件（例えば700 ℃）で行うことが望まし
い。低温条件の方が応力による酸化レートの違いがより
顕著になるため、量子ドットが酸化により消失してしま
うことが無く、またＳｉ表面の棘状突起の形状がより鋭
いものになる。
熱酸化膜（１２）を形成し（図２（ａ））、その上にＬ
ＰＣＶＤ装置により、流量１００CC／分のシランガスを
原料に６００℃、１５秒間でポリシリコンをＣＶＤする
ことで量子ドットとなる粒径５ｎｍの量子ドット（１
３）を形成する（図２（ｂ））。次に量子ドット（１
３）をマスクにさらに３ｎｍ程度熱酸化すると、酸素の
拡散により各量子ドットの真下のＳｉ表面上にセルフア
ラインに棘状突起が形成される。この時量子ドット（１
３）は酸化があまり進まないため必ずＳｉ結晶部が残
り、新しい電子入出可能な量子ドット構造が形成できた
（第２図（ｃ））。最後のＳｉ微粒子をマスクにする酸
化では低温条件（例えば700 ℃）で行うことが望まし
い。低温条件の方が応力による酸化レートの違いがより
顕著になるため、量子ドットが酸化により消失してしま
うことが無く、またＳｉ表面の棘状突起の形状がより鋭
いものになる。
【００１４】図２に示したように、棘状突起が量子ドッ
トの真下にあることで電子が出る時と入る時に異方性が
生じ、後述するように、電子が入りやすく出にくい量子
ドット構造になる。従って量子ドットに捕捉された電子
のＳｉ基板へのリーク電流の抑制が可能になる。また量
子ドットの真下のみトンネル熱酸化膜厚が２ｎｍと薄く
なっており、Ｓｉナノ微粒子の無い部分の熱酸化膜厚は
５ｎｍ程度と厚いため、ナノ微粒子以外の部分でのＳｉ
基板からのリーク電流の抑制が可能となる。
トの真下にあることで電子が出る時と入る時に異方性が
生じ、後述するように、電子が入りやすく出にくい量子
ドット構造になる。従って量子ドットに捕捉された電子
のＳｉ基板へのリーク電流の抑制が可能になる。また量
子ドットの真下のみトンネル熱酸化膜厚が２ｎｍと薄く
なっており、Ｓｉナノ微粒子の無い部分の熱酸化膜厚は
５ｎｍ程度と厚いため、ナノ微粒子以外の部分でのＳｉ
基板からのリーク電流の抑制が可能となる。
【００１５】棘状突起がＳｉドットの真下にある時、電
子が入り易くて出にくくなる理由について説明する。一
つには棘状突起の先端に電界が集中するため、図３に示
すように入射時と放出時とでポテンシャル形状が異な
り、入射し易く放出しにくいポテンシャル形状となるこ
とによる。もう一つは図４に示すように、入射時のトン
ネル電流は必ず棘状突起の先端からＳｉナノ微粒子への
最短距離を選択的に通るのに対し、放出時のトンネル電
流は入射時のように選択的に最短距離を通らないため、
平均実効トンネル膜厚が放出時の方が長くなることによ
る。
子が入り易くて出にくくなる理由について説明する。一
つには棘状突起の先端に電界が集中するため、図３に示
すように入射時と放出時とでポテンシャル形状が異な
り、入射し易く放出しにくいポテンシャル形状となるこ
とによる。もう一つは図４に示すように、入射時のトン
ネル電流は必ず棘状突起の先端からＳｉナノ微粒子への
最短距離を選択的に通るのに対し、放出時のトンネル電
流は入射時のように選択的に最短距離を通らないため、
平均実効トンネル膜厚が放出時の方が長くなることによ
る。
【００１６】図５も、第１の実施形態に係わる直接トン
ネルにより電子入出可能な量子ドット構造を有する素子
の製造方法を段階的に示す概略断面図である。ｐ型Ｓｉ
基板（２１）上に厚さ tox = ２ｎｍの熱酸化膜（２
２）を形成し、その上にＬＰＣＶＤ装置により、流量１
００CC／分のシランガスを原料に６００℃、１５秒間で
ポリシリコンをＣＶＤすることで粒径５ｎｍのＳｉ微結
晶（２３）を形成する（図５（ａ））。次に量子ドット
（２３）をマスクにさらに３ｎｍ程度熱酸化すると、上
述したように、酸素の拡散により各量子ドットの真下の
Ｓｉ表面上にセルフアラインに棘状突起を有する量子ド
ット構造が形成される（図５（ｂ））。その上にＣＶＤ
による厚さtox = １０ｎｍの酸化膜（２４）とゲート電
極となる厚さ２００ｎｍのｎ＋ポリシリコン層を形成し
た後、ゲート電極（２５）のパターンを形成し、ゲート
電極（２５）をマスクとしてリンをドーズ量１×１０15
ｃｍ-2入射エネルギー１５ＫｅＶで注入し、１０００℃
２０秒のアニールによりｎ＋層（２６）を形成すること
により、浮遊ゲート部に電子入出可能な量子ドット構造
を有するナノクリスタル浮遊ゲート型ＭＯＳメモリ装置
が形成できた（図５（ｃ））。
ネルにより電子入出可能な量子ドット構造を有する素子
の製造方法を段階的に示す概略断面図である。ｐ型Ｓｉ
基板（２１）上に厚さ tox = ２ｎｍの熱酸化膜（２
２）を形成し、その上にＬＰＣＶＤ装置により、流量１
００CC／分のシランガスを原料に６００℃、１５秒間で
ポリシリコンをＣＶＤすることで粒径５ｎｍのＳｉ微結
晶（２３）を形成する（図５（ａ））。次に量子ドット
（２３）をマスクにさらに３ｎｍ程度熱酸化すると、上
述したように、酸素の拡散により各量子ドットの真下の
Ｓｉ表面上にセルフアラインに棘状突起を有する量子ド
ット構造が形成される（図５（ｂ））。その上にＣＶＤ
による厚さtox = １０ｎｍの酸化膜（２４）とゲート電
極となる厚さ２００ｎｍのｎ＋ポリシリコン層を形成し
た後、ゲート電極（２５）のパターンを形成し、ゲート
電極（２５）をマスクとしてリンをドーズ量１×１０15
ｃｍ-2入射エネルギー１５ＫｅＶで注入し、１０００℃
２０秒のアニールによりｎ＋層（２６）を形成すること
により、浮遊ゲート部に電子入出可能な量子ドット構造
を有するナノクリスタル浮遊ゲート型ＭＯＳメモリ装置
が形成できた（図５（ｃ））。
【００１７】図５に示したように、棘状突起がＳｉドッ
トの真下にあるような量子ドット浮遊ゲートメモリで
は、上述したようにＳｉ量子ドットに捕捉された電子の
Ｓｉ基板へのリーク電流の抑制がされ、尚且つナノ微粒
子以外の部分でのＳｉ基板からＣＶＤ酸化膜（２４）へ
のリーク電流の抑制が可能となる。よって従来技術を用
いた量子ドット浮遊ゲートメモリよりも保持時間に優
れ、制御酸化膜（２４）中のトラップの影響の小さいメ
モリ素子となる。
トの真下にあるような量子ドット浮遊ゲートメモリで
は、上述したようにＳｉ量子ドットに捕捉された電子の
Ｓｉ基板へのリーク電流の抑制がされ、尚且つナノ微粒
子以外の部分でのＳｉ基板からＣＶＤ酸化膜（２４）へ
のリーク電流の抑制が可能となる。よって従来技術を用
いた量子ドット浮遊ゲートメモリよりも保持時間に優
れ、制御酸化膜（２４）中のトラップの影響の小さいメ
モリ素子となる。
【００１８】図６は、本発明の第３の実施形態に係わる
直接トンネルにより電子入出可能な量子ドット構造を有
する素子の製造方法を段階的に示す概略断面図である。
ｐ型Ｓｉ基板（３１）上に厚さ２ｎｍの酸化膜（３２）
を熱酸化で形成後、その上にＬＰＣＶＤ装置により、流
量１００CC／分のシランガスを原料に６００℃、１５秒
間でポリシリコンをＣＶＤすることで粒径５ｎｍの量子
ドット（３３）を形成する。次に量子ドット（３３）を
マスクにさらに３ｎｍ程度熱酸化すると、第１の実施形
態に示したように、酸素の拡散により各量子ドットの真
下のＳｉ表面上にセルフアラインに棘状突起を有する量
子ドット構造が形成される（図６（ａ））。その後浮遊
電極となる厚さ１０ｎｍのｎ＋ポリシリコン層（３７）
を形成し（図６（ｂ））、続いて厚さ１０ｎｍの酸化膜
（３４）とゲート電極となる厚さ２００ｎｍのｎ＋ポリ
シリコン層をＣＶＤで形成し、ゲート電極（３５）を、
レジストパターンをマスクとすることにより形成した
後、リンをドーズ量１×１０15ｃｍ-2入射エネルギー１
５ＫｅＶで注入し、１０００℃２０秒のアニールにより
ソース・ドレインとなるｎ＋層（３６）を形成すること
により、浮遊ゲート部に新しい電子入出可能なＳｉ量子
ドット構造を有するナノクリスタル浮遊ゲート型ＭＯＳ
メモリ装置が形成できた（図６（ｃ））。
直接トンネルにより電子入出可能な量子ドット構造を有
する素子の製造方法を段階的に示す概略断面図である。
ｐ型Ｓｉ基板（３１）上に厚さ２ｎｍの酸化膜（３２）
を熱酸化で形成後、その上にＬＰＣＶＤ装置により、流
量１００CC／分のシランガスを原料に６００℃、１５秒
間でポリシリコンをＣＶＤすることで粒径５ｎｍの量子
ドット（３３）を形成する。次に量子ドット（３３）を
マスクにさらに３ｎｍ程度熱酸化すると、第１の実施形
態に示したように、酸素の拡散により各量子ドットの真
下のＳｉ表面上にセルフアラインに棘状突起を有する量
子ドット構造が形成される（図６（ａ））。その後浮遊
電極となる厚さ１０ｎｍのｎ＋ポリシリコン層（３７）
を形成し（図６（ｂ））、続いて厚さ１０ｎｍの酸化膜
（３４）とゲート電極となる厚さ２００ｎｍのｎ＋ポリ
シリコン層をＣＶＤで形成し、ゲート電極（３５）を、
レジストパターンをマスクとすることにより形成した
後、リンをドーズ量１×１０15ｃｍ-2入射エネルギー１
５ＫｅＶで注入し、１０００℃２０秒のアニールにより
ソース・ドレインとなるｎ＋層（３６）を形成すること
により、浮遊ゲート部に新しい電子入出可能なＳｉ量子
ドット構造を有するナノクリスタル浮遊ゲート型ＭＯＳ
メモリ装置が形成できた（図６（ｃ））。
【００１９】図６の本発明の第３の実施形態に示した浮
遊ゲートメモリ素子は、クーロンブロッケイドが効く微
小結晶を挟んだ２つのトンネル接合を介して、浮遊電極
の情報電荷を出し入れすることを特徴とするもので、ク
ーロンブロッケイド効果により終始エネルギー的に安定
な形で情報電荷にヒステリシスがでるため記憶保持時間
が長くなり、さらに微小結晶を挟む二重トンネル接合の
トンネル酸化膜厚を薄くして記憶保持時間を犠牲にする
ことなく書込み、消去の速い高速動作が可能になる（特
願平９―６１３０４号参照）。このような素子では微小
結晶を挟む二重トンネル接合以外の部分からのリークが
無いことが極めて重要な要素である。ここで図６に示し
たように、浮遊ゲート電極への電子の出入りが、棘状突
起を真下に有する量子ドットを挟む二重トンネル接合を
介して行われる浮遊ゲートメモリでは、第１の実施形態
で説明したように量子ドット以外の部分でのＳｉ基板か
らのリーク電流の抑制が可能となるため、量子ドットと
それを挟む二重接合以外の部分でのＳｉ基板と浮遊ゲー
ト間のリークが抑えられ信頼性が向上する。
遊ゲートメモリ素子は、クーロンブロッケイドが効く微
小結晶を挟んだ２つのトンネル接合を介して、浮遊電極
の情報電荷を出し入れすることを特徴とするもので、ク
ーロンブロッケイド効果により終始エネルギー的に安定
な形で情報電荷にヒステリシスがでるため記憶保持時間
が長くなり、さらに微小結晶を挟む二重トンネル接合の
トンネル酸化膜厚を薄くして記憶保持時間を犠牲にする
ことなく書込み、消去の速い高速動作が可能になる（特
願平９―６１３０４号参照）。このような素子では微小
結晶を挟む二重トンネル接合以外の部分からのリークが
無いことが極めて重要な要素である。ここで図６に示し
たように、浮遊ゲート電極への電子の出入りが、棘状突
起を真下に有する量子ドットを挟む二重トンネル接合を
介して行われる浮遊ゲートメモリでは、第１の実施形態
で説明したように量子ドット以外の部分でのＳｉ基板か
らのリーク電流の抑制が可能となるため、量子ドットと
それを挟む二重接合以外の部分でのＳｉ基板と浮遊ゲー
ト間のリークが抑えられ信頼性が向上する。
【００２０】図７は、本発明の第３の実施形態に係わる
直接トンネルにより電子入出可能な量子ドット構造を有
する素子の製造方法を段階的に示す概略断面図である。
Ｓｉ基板（４１）上に厚さtox = ２ｎｍの熱酸化膜（４
２）を形成し、その上にＬＰＣＶＤ装置により厚さ２．
５ｎｍのアモルファスシリコン層（４７）を堆積、さら
に熱酸化により厚さ２ｎｍの上部トンネル酸化膜（４
８）を形成した後、流量１００CC／分のシランガスを原
料に６００℃、１５秒間でポリシリコンをＣＶＤするこ
とで粒径５ｎｍの量子ドット（４３）を形成する（図７
（ａ））。次に量子ドット（４３）をマスクにさらに３
ｎｍ程度熱酸化すると、酸素の拡散により各量子ドット
（４３）の真下のＳｉ層表面上に棘状突起を有する孤立
した棘状量子ドット（４９）がセルフアラインに残り、
電子入出可能な量子ドット構造が形成できた（図７
（ｂ））。この場合も第１、第２の実施形態同様、 Tox
=１０ｎｍの酸化膜（４４）とゲート電極（４５）とｎ
＋層（４６）を形成することにより、浮遊ゲート部に電
子入出可能な量子ドット構造を有する量子ドット浮遊ゲ
ート型ＭＯＳメモリ装置が形成できる（図７（ｃ））。
直接トンネルにより電子入出可能な量子ドット構造を有
する素子の製造方法を段階的に示す概略断面図である。
Ｓｉ基板（４１）上に厚さtox = ２ｎｍの熱酸化膜（４
２）を形成し、その上にＬＰＣＶＤ装置により厚さ２．
５ｎｍのアモルファスシリコン層（４７）を堆積、さら
に熱酸化により厚さ２ｎｍの上部トンネル酸化膜（４
８）を形成した後、流量１００CC／分のシランガスを原
料に６００℃、１５秒間でポリシリコンをＣＶＤするこ
とで粒径５ｎｍの量子ドット（４３）を形成する（図７
（ａ））。次に量子ドット（４３）をマスクにさらに３
ｎｍ程度熱酸化すると、酸素の拡散により各量子ドット
（４３）の真下のＳｉ層表面上に棘状突起を有する孤立
した棘状量子ドット（４９）がセルフアラインに残り、
電子入出可能な量子ドット構造が形成できた（図７
（ｂ））。この場合も第１、第２の実施形態同様、 Tox
=１０ｎｍの酸化膜（４４）とゲート電極（４５）とｎ
＋層（４６）を形成することにより、浮遊ゲート部に電
子入出可能な量子ドット構造を有する量子ドット浮遊ゲ
ート型ＭＯＳメモリ装置が形成できる（図７（ｃ））。
【００２１】図７の本発明の第３の実施形態において
は、図７（ｂ）に示したように量子ドットがセルフアラ
インに積層出来ることが特徴である。また図７（ｃ）に
示したナノ微粒子浮遊ゲートメモリ素子は、第２の実施
形態同様微小結晶を挟んだ２つのトンネル接合を介して
情報電荷を出し入れするメモリ素子であるが、その浮遊
電極も又ナノ微粒子からなっているため多値メモリとす
ることが可能となっているのが特徴である。図７の第３
の実施形態では、本発明で提供された棘状突起を真下に
有するＳｉナノ微粒子構造を有しているため、第１の実
施形態で説明したようにＳｉ量子ドットへの電子の出入
りにおいて真下の部分以外からのリークが抑制でき、積
層されたＳｉドットの電子伝導の信頼性が向上する。ま
た図７（ｂ）において、さらに酸化条件を最適化するこ
とで、シリコン基板（４１）にも棘状構造を形成するこ
とも可能である。
は、図７（ｂ）に示したように量子ドットがセルフアラ
インに積層出来ることが特徴である。また図７（ｃ）に
示したナノ微粒子浮遊ゲートメモリ素子は、第２の実施
形態同様微小結晶を挟んだ２つのトンネル接合を介して
情報電荷を出し入れするメモリ素子であるが、その浮遊
電極も又ナノ微粒子からなっているため多値メモリとす
ることが可能となっているのが特徴である。図７の第３
の実施形態では、本発明で提供された棘状突起を真下に
有するＳｉナノ微粒子構造を有しているため、第１の実
施形態で説明したようにＳｉ量子ドットへの電子の出入
りにおいて真下の部分以外からのリークが抑制でき、積
層されたＳｉドットの電子伝導の信頼性が向上する。ま
た図７（ｂ）において、さらに酸化条件を最適化するこ
とで、シリコン基板（４１）にも棘状構造を形成するこ
とも可能である。
【００２２】図８は、本発明の第４の実施形態に係わる
直接トンネルにより電子入出可能な量子ドット構造を有
する素子の製造方法を段階的に示す概略断面図である。
最初にシリコン基板上に突起部を形成する。形成方法と
しては、まずリソグラフィにより、突起部となる領域の
みにレジストを形成する。このレジストをマスクにし
て、突起部以外のシリコン領域を50 nm 程度エッチング
する。突起形状を実現するためには、異方性エッチング
よりも等方性エッチングの方が好ましい。例えば、四弗
化炭素ガスによるCDE （ケミカル・ ドライ・エッチン
グ）が有効である。あるいは、KOH 処理やTMAH (Tetra-
MethylAmmoniumHydroxide) 処理などのウェット・エッ
チングを用いることもできる。レジスト剥離後の断面構
造を図８（ａ）に示す。
直接トンネルにより電子入出可能な量子ドット構造を有
する素子の製造方法を段階的に示す概略断面図である。
最初にシリコン基板上に突起部を形成する。形成方法と
しては、まずリソグラフィにより、突起部となる領域の
みにレジストを形成する。このレジストをマスクにし
て、突起部以外のシリコン領域を50 nm 程度エッチング
する。突起形状を実現するためには、異方性エッチング
よりも等方性エッチングの方が好ましい。例えば、四弗
化炭素ガスによるCDE （ケミカル・ ドライ・エッチン
グ）が有効である。あるいは、KOH 処理やTMAH (Tetra-
MethylAmmoniumHydroxide) 処理などのウェット・エッ
チングを用いることもできる。レジスト剥離後の断面構
造を図８（ａ）に示す。
【００２３】次に、シリコン表面を酸化して、2 nm程度
のトンネル酸化膜を形成する。突起形状を保持するため
に、酸化は低温（例えば700 ℃）で行うことが望まし
い。この段階の断面が図８（ｂ）である。
のトンネル酸化膜を形成する。突起形状を保持するため
に、酸化は低温（例えば700 ℃）で行うことが望まし
い。この段階の断面が図８（ｂ）である。
【００２４】最後に、量子ドットを以下のように形成す
る。まず、酸化膜表面を原子終端させる。原子の種類と
しては水素や弗素、塩素などが有効である。その後、非
晶質シリコンを堆積する。突起部頂上では結合が切れや
すく、終端した原子が抜けやすいため、ここを核として
非晶質シリコンが成長する。サイズは堆積時間で制御で
き、これを調整することで５nm程度のシリコン量子ドッ
トが形成できる。こうして図８（ｃ）の断面構造が得ら
れる。
る。まず、酸化膜表面を原子終端させる。原子の種類と
しては水素や弗素、塩素などが有効である。その後、非
晶質シリコンを堆積する。突起部頂上では結合が切れや
すく、終端した原子が抜けやすいため、ここを核として
非晶質シリコンが成長する。サイズは堆積時間で制御で
き、これを調整することで５nm程度のシリコン量子ドッ
トが形成できる。こうして図８（ｃ）の断面構造が得ら
れる。
【００２５】図８の本発明の第４の実施形態の特徴は、
突起部を所望の位置に形成できることである。換言すれ
ば、突起部に対して自己整合的に非結晶シリコンを成長
させることで、シリコン量子ドットの位置と個数の精密
制御が可能ということになる。この手法を援用すること
で、図９に示すような断面構造も容易に達成できる。つ
まり、図８（ｃ）に至る工程に加えて、シリコン酸化膜
の埋め込みと、二度目の非晶質シリコン選択成長を行う
とよい。図９に示した変形例のＳｉナノ微粒子積層構造
ではセルフアラインに積層できるのみならず位置制御も
できることが特徴である。
突起部を所望の位置に形成できることである。換言すれ
ば、突起部に対して自己整合的に非結晶シリコンを成長
させることで、シリコン量子ドットの位置と個数の精密
制御が可能ということになる。この手法を援用すること
で、図９に示すような断面構造も容易に達成できる。つ
まり、図８（ｃ）に至る工程に加えて、シリコン酸化膜
の埋め込みと、二度目の非晶質シリコン選択成長を行う
とよい。図９に示した変形例のＳｉナノ微粒子積層構造
ではセルフアラインに積層できるのみならず位置制御も
できることが特徴である。
【００２６】上記第１〜４の実施形態では、材料にシリ
コンを用いているが、他の導電性物質（例えばＧｅやＳ
ｂ）でも構わない。上記第１〜４の実施形態ではトンネ
ル絶縁膜を熱酸化によるＳｉＯ2 としているが、ＣＶＤ
によるＳｉ０2 や他の絶縁膜（例えばＳｉＮやＡｌＮ）
でも良い。上記第１〜４の実施形態では、ポリシリコン
ＣＶＤの初期アイランドを利用してシリコン微粒子を形
成しているが、アモルファスシリコン薄膜層のアニール
による凝縮等の他の方法でも構わない。
コンを用いているが、他の導電性物質（例えばＧｅやＳ
ｂ）でも構わない。上記第１〜４の実施形態ではトンネ
ル絶縁膜を熱酸化によるＳｉＯ2 としているが、ＣＶＤ
によるＳｉ０2 や他の絶縁膜（例えばＳｉＮやＡｌＮ）
でも良い。上記第１〜４の実施形態では、ポリシリコン
ＣＶＤの初期アイランドを利用してシリコン微粒子を形
成しているが、アモルファスシリコン薄膜層のアニール
による凝縮等の他の方法でも構わない。
【００２７】
【発明の効果】本発明の量子ドット構造によれば、捕捉
電子の量子ドットから半導体表面へのリークが抑制さ
れ、また量子ドットの真下以外の部分での半導体表面か
らのリークが抑制されるという効果がある。
電子の量子ドットから半導体表面へのリークが抑制さ
れ、また量子ドットの真下以外の部分での半導体表面か
らのリークが抑制されるという効果がある。
【００２８】また、上記第２〜４の実施形態での各浮遊
ゲートメモリ素子では、浮遊電極構造は複数のＳｉ微粒
子群から成るとしているが、単一Ｓｉドットでも効果は
全く同等である。
ゲートメモリ素子では、浮遊電極構造は複数のＳｉ微粒
子群から成るとしているが、単一Ｓｉドットでも効果は
全く同等である。
【図面の簡単な説明】
【図１】 本発明の量子ドット構造の断面図。
【図２】 本発明の第１の実施形態に係わる量子ドット
構造を有する素子の製造工程を段階的に示す断面図。
構造を有する素子の製造工程を段階的に示す断面図。
【図３】 本発明の第１の実施形態の効果を説明するポ
テンシャルエネルギー分布図。
テンシャルエネルギー分布図。
【図４】 本発明の第１の実施形態の効果を説明するト
ンネル電流経路図。
ンネル電流経路図。
【図５】 本発明の第１の実施形態に係わる量子ドット
構造を有する素子の製造工程を段階的に示す断面図。
構造を有する素子の製造工程を段階的に示す断面図。
【図６】 本発明の第２の実施形態に係わる量子ドット
構造を有する素子の製造工程を段階的に示す断面図。
構造を有する素子の製造工程を段階的に示す断面図。
【図７】 本発明の第３の実施形態に係わる量子ドット
構造を有する素子の製造工程を段階的に示す断面図。
構造を有する素子の製造工程を段階的に示す断面図。
【図８】 本発明の第４の実施形態に係わる量子ドット
構造を有する素子の製造工程を段階的に示す断面図。
構造を有する素子の製造工程を段階的に示す断面図。
【図９】 本発明の第４の実施形態の変形例に係わる量
子ドット構造の断面図。
子ドット構造の断面図。
【図１０】 従来の量子ドット構造を有する素子の断面
図。
図。
（１１）、（２１）、（３１）、（４１）、（１）：
（ｐ型）Ｓｉ基板 （１２）、（２２）、（３２）、（４２）、（２）：ト
ンネル酸化膜 （１３）、（２３）、（３３）、（４３）、（３）：量
子ドット （２４）、（３４）、（４４）、（４）：制御酸化膜 （２５）、（３５）、（４５）、（５）：ｎ＋ポリシリ
コンゲート電極 （２６）、（３６）、（４６），（６）：ソース／ドレ
インｎ＋拡散層 （３７）： ｎ＋ポリシリコン浮遊ゲート電極 （４７） ：アモルファスシリコン薄膜 （４８） ：上部トンネル酸化膜 （４９） ：棘状量子ドット
（ｐ型）Ｓｉ基板 （１２）、（２２）、（３２）、（４２）、（２）：ト
ンネル酸化膜 （１３）、（２３）、（３３）、（４３）、（３）：量
子ドット （２４）、（３４）、（４４）、（４）：制御酸化膜 （２５）、（３５）、（４５）、（５）：ｎ＋ポリシリ
コンゲート電極 （２６）、（３６）、（４６），（６）：ソース／ドレ
インｎ＋拡散層 （３７）： ｎ＋ポリシリコン浮遊ゲート電極 （４７） ：アモルファスシリコン薄膜 （４８） ：上部トンネル酸化膜 （４９） ：棘状量子ドット
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１月２８日（２０００．１．２
８）
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB36 CC05 DD02 DD43 DD45 EE03 EE15 GG16 HH20 5F001 AA10 AF06 AF25 AG02 AG07 AG21 AG22 5F083 FZ01 GA30 JA02 JA32 JA33 PR21 PR29
Claims (4)
- 【請求項１】 半導体基板と、 この半導体基板の表面に形成された少なくとも一つの突
起と、 前記半導体基板及び突起の表面に形成されたトンネル絶
縁膜と、 前記突起の先端上にこのトンネル絶縁膜を介して形成さ
れた量子ドットを備えることを特徴とする半導体装置。 - 【請求項２】 半導体基板と、 この半導体基板の表面に形成された少なくとも一つの突
起と、 前記半導体基板及び突起の表面に形成されたトンネル絶
縁膜と、 前記突起の先端上にこのトンネル絶縁膜を介して形成さ
れた第１の量子ドットと、 前記第１の量子ドット上に形成された第２の量子ドット
を備えることを特徴とする半導体装置。 - 【請求項３】 半導体基板の表面に絶縁膜を形成する絶
縁膜形成工程と、 この絶縁膜上に量子ドットを堆積する量子ドット堆積工
程と、 この量子ドットをマスクとして、前記量子ドットの真下
の前記半導体基板の表面に突起を形成する突起形成工程
を備えることを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板の表面の所望の位置に突起を
形成する突起形成工程と、 この突起が形成された半導体基板の表面に絶縁膜を形成
する絶縁膜形成工程と、 前記突起の先端上に選択的に量子ドットを形成する量子
ドット形成工程を備えることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337427A JP3107791B2 (ja) | 1998-11-27 | 1998-11-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337427A JP3107791B2 (ja) | 1998-11-27 | 1998-11-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164735A true JP2000164735A (ja) | 2000-06-16 |
| JP3107791B2 JP3107791B2 (ja) | 2000-11-13 |
Family
ID=18308535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10337427A Expired - Fee Related JP3107791B2 (ja) | 1998-11-27 | 1998-11-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107791B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004241781A (ja) * | 2003-02-07 | 2004-08-26 | Samsung Electronics Co Ltd | メモリ機能を有する単電子トランジスタおよびその製造方法 |
| KR100471745B1 (ko) * | 2002-05-10 | 2005-03-16 | 재단법인서울대학교산학협력재단 | 양자점 형성방법 |
| JP2007242216A (ja) * | 2006-03-11 | 2007-09-20 | Samsung Electronics Co Ltd | メモリ素子及びその動作方法 |
| WO2008087692A1 (ja) * | 2007-01-19 | 2008-07-24 | Hiroshima University | 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 |
| JP2008270705A (ja) * | 2007-01-19 | 2008-11-06 | Hiroshima Univ | 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 |
| WO2008142739A1 (ja) * | 2007-05-16 | 2008-11-27 | Hiroshima University | 半導体素子 |
| WO2009118783A1 (ja) * | 2008-03-26 | 2009-10-01 | 国立大学法人広島大学 | 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 |
-
1998
- 1998-11-27 JP JP10337427A patent/JP3107791B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471745B1 (ko) * | 2002-05-10 | 2005-03-16 | 재단법인서울대학교산학협력재단 | 양자점 형성방법 |
| JP2004241781A (ja) * | 2003-02-07 | 2004-08-26 | Samsung Electronics Co Ltd | メモリ機能を有する単電子トランジスタおよびその製造方法 |
| JP2007242216A (ja) * | 2006-03-11 | 2007-09-20 | Samsung Electronics Co Ltd | メモリ素子及びその動作方法 |
| KR101248941B1 (ko) * | 2006-03-11 | 2013-03-29 | 삼성전자주식회사 | 메모리 소자의 프로그램 및 소거 방법 |
| WO2008087692A1 (ja) * | 2007-01-19 | 2008-07-24 | Hiroshima University | 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 |
| JP2008270705A (ja) * | 2007-01-19 | 2008-11-06 | Hiroshima Univ | 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 |
| JP4594971B2 (ja) * | 2007-01-19 | 2010-12-08 | 国立大学法人広島大学 | 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 |
| US7898020B2 (en) | 2007-01-19 | 2011-03-01 | Hiroshima University | Semiconductor memory, semiconductor memory system using the same, and method for producing quantum dots applied to semiconductor memory |
| WO2008142739A1 (ja) * | 2007-05-16 | 2008-11-27 | Hiroshima University | 半導体素子 |
| US8653518B2 (en) | 2007-05-16 | 2014-02-18 | Hiroshima University | Semiconductor device |
| WO2009118783A1 (ja) * | 2008-03-26 | 2009-10-01 | 国立大学法人広島大学 | 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 |
| US7829935B2 (en) | 2008-03-26 | 2010-11-09 | Hiroshima University | Semiconductor memory, semiconductor memory system using the memory, and method for manufacturing quantum dot used in semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3107791B2 (ja) | 2000-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6310376B1 (en) | Semiconductor storage device capable of improving controllability of density and size of floating gate | |
| US6946346B2 (en) | Method for manufacturing a single electron memory device having quantum dots between gate electrode and single electron storage element | |
| JP2001223281A (ja) | メモリ装置 | |
| US20060220094A1 (en) | Non-volatile memory transistor with nanotube floating gate | |
| JPH11330273A (ja) | 半導体素子 | |
| JP3761319B2 (ja) | 半導体装置の製造方法 | |
| JP3107791B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1041234A (ja) | シリコン薄膜、シリコン単結晶粒子群及びそれらの形成方法、並びに、半導体装置、フラッシュメモリセル及びそれらの製造方法 | |
| JP3743745B2 (ja) | 半導体素子 | |
| JP3469212B2 (ja) | 半導体記憶素子 | |
| KR100444270B1 (ko) | 음 미분 전도도를 갖는 반도체 소자의 제조 방법 | |
| CN100594582C (zh) | 量子点形成方法 | |
| JP4309869B2 (ja) | 半導体装置およびその製造方法 | |
| KR100276431B1 (ko) | 규칙적인 실리콘 양자점 형성방법 및 그를 이용한 초미세 반도체 소자 제작방법 | |
| JPH06268234A (ja) | 半導体装置およびその製造方法 | |
| JP2904090B2 (ja) | 単一電子素子 | |
| JP2691385B2 (ja) | 半導体メモリー装置 | |
| JPH06104451A (ja) | 不揮発性半導体記憶装置 | |
| JPH0766305A (ja) | 不揮発性半導体記憶装置 | |
| JPH07249697A (ja) | 不揮発性半導体メモリ装置 | |
| KR100782911B1 (ko) | 나노결정을 균일하게 형성하는 방법 및 나노결정을포함하는 소자 | |
| JPH09246536A (ja) | 半導体素子 | |
| JP4051476B2 (ja) | 半導体記憶装置 | |
| JPS62122170A (ja) | Ｍｉｓトランジスタ及びその製造方法 | |
| JPH10256403A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070908 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |