JP2904090B2 - 単一電子素子 - Google Patents
単一電子素子Info
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Description
【０００１】
【発明の属する技術分野】本発明は単一電子素子に係
り、特に電子１個の移動により動作する単一電子素子に
関する。
り、特に電子１個の移動により動作する単一電子素子に
関する。
【０００２】
【従来の技術】従来より高温動作可能で、制御された微
細構造を持つ単一電子素子が知られている（Y.Takahash
i et.al,IEDM Technical Digest,p.938,1994）。図６は
この文献に記載された従来の単一電子素子の一例の構成
図を示し、同図（ａ）は上面図、同図（ｂ）は図６
（ａ）のＡ−Ａ’線断面図である。
細構造を持つ単一電子素子が知られている（Y.Takahash
i et.al,IEDM Technical Digest,p.938,1994）。図６は
この文献に記載された従来の単一電子素子の一例の構成
図を示し、同図（ａ）は上面図、同図（ｂ）は図６
（ａ）のＡ−Ａ’線断面図である。
【０００３】同図（ａ）及び（ｂ）に示すように、この
従来の単一電子素子を製造するには、まず、半導体基板
６０５の上に絶縁膜６０４が形成され、更にその上に単
結晶のシリコン膜が形成された、厚さ３０ｎｍのＳＯＩ
基板を用いて、ソース６０１とドレイン６０３を公知の
方法で形成後、これらソース６０１及びドレイン６０３
と、ソース６０１とドレイン６０３間の長さ５０ｎｍ、
幅３０ｎｍの細線をプラズマエッチングを用いて加工し
た後に熱酸化を行う。この熱酸化は細線中央部に対し細
線端の幅を細くするためと、後に形成するゲート６０２
と細線との間でのショートを防止するために行う。
従来の単一電子素子を製造するには、まず、半導体基板
６０５の上に絶縁膜６０４が形成され、更にその上に単
結晶のシリコン膜が形成された、厚さ３０ｎｍのＳＯＩ
基板を用いて、ソース６０１とドレイン６０３を公知の
方法で形成後、これらソース６０１及びドレイン６０３
と、ソース６０１とドレイン６０３間の長さ５０ｎｍ、
幅３０ｎｍの細線をプラズマエッチングを用いて加工し
た後に熱酸化を行う。この熱酸化は細線中央部に対し細
線端の幅を細くするためと、後に形成するゲート６０２
と細線との間でのショートを防止するために行う。
【０００４】この熱酸化によりソース６０１とドレイン
６０３間の細線部中央は、図６（ａ）、（ｂ）に６０６
で示すように熱酸化時の体積膨張に伴うストレスのた
め、酸化速度が小さく、細線は中央が幅方向及び厚さ方
向にそれぞれ膨らんだ形状となる。その後、公知の方法
により絶縁膜６０４を介してゲート６０２が形成され
る。
６０３間の細線部中央は、図６（ａ）、（ｂ）に６０６
で示すように熱酸化時の体積膨張に伴うストレスのた
め、酸化速度が小さく、細線は中央が幅方向及び厚さ方
向にそれぞれ膨らんだ形状となる。その後、公知の方法
により絶縁膜６０４を介してゲート６０２が形成され
る。
【０００５】この構造において、ゲート６０２に電圧を
印加して細線に反転層を誘起する場合、細線中央部６０
６に比べ細線端の方が酸化膜厚が厚いため、しきい値電
圧が大きくなる。また細線中央部６０６に比べ細線瑞の
方が細線幅が細くピンチオフしやすい。このため、細線
端は電位バリアとして働き、細線中央部６０６に量子ド
ットが形成されることとなる。この量子ドットのサイズ
は数十ｎｍ程度と小さいため、静電エネルギーは比較的
大きく、室温においてもクーロン振動が観測される。
印加して細線に反転層を誘起する場合、細線中央部６０
６に比べ細線端の方が酸化膜厚が厚いため、しきい値電
圧が大きくなる。また細線中央部６０６に比べ細線瑞の
方が細線幅が細くピンチオフしやすい。このため、細線
端は電位バリアとして働き、細線中央部６０６に量子ド
ットが形成されることとなる。この量子ドットのサイズ
は数十ｎｍ程度と小さいため、静電エネルギーは比較的
大きく、室温においてもクーロン振動が観測される。
【０００６】
【発明が解決しようとする課題】上記の従来の単一電子
素子では、熱酸化に伴うストレスを利用して細線中央部
６０６に対し細線端の幅を細くすることで、この領域に
電位バリアを形成していた。しかしながら、この領域は
数１０ｎｍ以上の広がりを持ち電位バリア幅が広いた
め、バリア高さが低くないとバリア中のトンネリングが
不可能であった。このため、電荷の量子ドット中への閉
じこめが不完全となり、高温におけるデバイス動作が困
難になってしまうという問題があった。
素子では、熱酸化に伴うストレスを利用して細線中央部
６０６に対し細線端の幅を細くすることで、この領域に
電位バリアを形成していた。しかしながら、この領域は
数１０ｎｍ以上の広がりを持ち電位バリア幅が広いた
め、バリア高さが低くないとバリア中のトンネリングが
不可能であった。このため、電荷の量子ドット中への閉
じこめが不完全となり、高温におけるデバイス動作が困
難になってしまうという問題があった。
【０００７】本発明は上記の点に鑑みなされたもので、
高温動作及び微細化可能な単一電子素子を提供すること
を目的とする。
高温動作及び微細化可能な単一電子素子を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明の単一電子素子
は、上記の目的を達成するため、第１の絶縁体層上に半
導体層が存在し、半導体層を披覆するように第２の絶縁
体層が存在し、第２の絶縁体層上にゲートが形成される
と共に、半導体層にドレイン及びソースが形成されてい
る単一電子素子において、半導体層が中央部に複数個所
のＶ溝を有する細線状に加工され、そのＶ溝部分におい
て細線の幅及び厚さのうち少なくとも一方が周辺部分よ
りも小さくなっている構造としたものである。
は、上記の目的を達成するため、第１の絶縁体層上に半
導体層が存在し、半導体層を披覆するように第２の絶縁
体層が存在し、第２の絶縁体層上にゲートが形成される
と共に、半導体層にドレイン及びソースが形成されてい
る単一電子素子において、半導体層が中央部に複数個所
のＶ溝を有する細線状に加工され、そのＶ溝部分におい
て細線の幅及び厚さのうち少なくとも一方が周辺部分よ
りも小さくなっている構造としたものである。
【０００９】ここで、前記Ｖ溝は細線を切断しないよう
に、又は切断するように形成されている。また、細線は
不純物濃度が高く縮退しており、Ｖ溝によって細線が切
断される構造であってもよい。
に、又は切断するように形成されている。また、細線は
不純物濃度が高く縮退しており、Ｖ溝によって細線が切
断される構造であってもよい。
【００１０】本発明では、細線状に加工された半導体層
のＶ溝部分において細線の幅及び厚さのうち少なくとも
一方が周辺部分よりも小さくされているため、Ｖ溝頂点
部に幅が狭くエネルギー障壁の大きなトンネルバリアを
形成でき、また、量子ドットとトンネルバリアを挟んだ
細線部分との対向面積を小さくできる。
のＶ溝部分において細線の幅及び厚さのうち少なくとも
一方が周辺部分よりも小さくされているため、Ｖ溝頂点
部に幅が狭くエネルギー障壁の大きなトンネルバリアを
形成でき、また、量子ドットとトンネルバリアを挟んだ
細線部分との対向面積を小さくできる。
【００１１】
（第１の実施の形態）図１は本発明になる単一電子素子
の第１の実施の形態の構成図で、同図（ａ）は上面図、
同図（ｂ）は同図（ａ）のＡ−Ａ’線断面図を示す。半
導体基板１０１上に絶縁膜１０２が形成された、厚さ数
ｎｍ〜数１００ｎｍ程度のＳＯＩ基板を加工して得られ
る、幅数ｎｍ〜数１００ｎｍ、長さ数ｎｍ〜数μｍのシ
リコン細線１００の端部に、ｎ+拡散層からなるソース
１０６及びドレイン１０７が存在し、更に細線１００上
に厚さ数ｎｍ〜数１００ｎｍの絶縁膜１０４を介して、
ゲート１０８が存在する。
の第１の実施の形態の構成図で、同図（ａ）は上面図、
同図（ｂ）は同図（ａ）のＡ−Ａ’線断面図を示す。半
導体基板１０１上に絶縁膜１０２が形成された、厚さ数
ｎｍ〜数１００ｎｍ程度のＳＯＩ基板を加工して得られ
る、幅数ｎｍ〜数１００ｎｍ、長さ数ｎｍ〜数μｍのシ
リコン細線１００の端部に、ｎ+拡散層からなるソース
１０６及びドレイン１０７が存在し、更に細線１００上
に厚さ数ｎｍ〜数１００ｎｍの絶縁膜１０４を介して、
ゲート１０８が存在する。
【００１２】また、ゲート１０８はソース１０６及びド
レイン１０７とオーバーラップしている。細線１００の
中央部上面には幅、深さ共に数ｎｍ〜数１００ｎｍのＶ
溝１０５が、数ｎｍ〜数１００ｎｍ程度の間隔を置いて
２つ形成されている。また、Ｖ溝１０５によって細線１
００は切断されない構造を持つ。
レイン１０７とオーバーラップしている。細線１００の
中央部上面には幅、深さ共に数ｎｍ〜数１００ｎｍのＶ
溝１０５が、数ｎｍ〜数１００ｎｍ程度の間隔を置いて
２つ形成されている。また、Ｖ溝１０５によって細線１
００は切断されない構造を持つ。
【００１３】以上の構造は以下に示す製造方法によって
実現できる。まず、図１（ｂ）に示すように、半導体基
板１０１上に絶縁膜１０２が形成され、更にその上に厚
さが数ｎｍ〜数１００ｎｍ、ボロン濃度が１０14〜１０
18ｃｍ-3、面方位（１００）の上部シリコン層をもつＳ
ＯＩ基板を用意する。次に、このＳＯＩ基板の上記上部
シリコン層を酸化し、厚さ数ｎｍ〜数１０ｎｍのシリコ
ン酸化膜を形成する。
実現できる。まず、図１（ｂ）に示すように、半導体基
板１０１上に絶縁膜１０２が形成され、更にその上に厚
さが数ｎｍ〜数１００ｎｍ、ボロン濃度が１０14〜１０
18ｃｍ-3、面方位（１００）の上部シリコン層をもつＳ
ＯＩ基板を用意する。次に、このＳＯＩ基板の上記上部
シリコン層を酸化し、厚さ数ｎｍ〜数１０ｎｍのシリコ
ン酸化膜を形成する。
【００１４】次に、シリコン酸化膜上に電子線描画用ポ
ジ型レジストを塗布し、電子線照射を行うことにより幅
数ｎｍ〜数１００ｎｍ、長さ幅数ｎｍ〜数１００ｎｍの
パターンを、数ｎｍ〜数１００ｎｍの間隔を置いて２本
描画する。ただし細線方向は（１１０）方向に正確に一
致させる必要がある。このポジ型レジストをマスクとし
て、反応性イオンエッチング（ＲＩＥ）により上部シリ
コン層上のシリコン酸化膜を除去してから、ポジ型レジ
ストの除去を行う。
ジ型レジストを塗布し、電子線照射を行うことにより幅
数ｎｍ〜数１００ｎｍ、長さ幅数ｎｍ〜数１００ｎｍの
パターンを、数ｎｍ〜数１００ｎｍの間隔を置いて２本
描画する。ただし細線方向は（１１０）方向に正確に一
致させる必要がある。このポジ型レジストをマスクとし
て、反応性イオンエッチング（ＲＩＥ）により上部シリ
コン層上のシリコン酸化膜を除去してから、ポジ型レジ
ストの除去を行う。
【００１５】しかる後に、ヒドラジンを用いてポジ型レ
ジストでマスクされていたシリコン酸化膜をマスクとし
て、上部シリコン層（半導体基板１０３）のエッチング
を行う。ヒドラジンは異方性エッチャントであり、（１
００）面及び（１１０）面のエッチング速度が（１１
１）面に対して著しく大きいため、（１１１）面を側面
とする図１に１０５で示すＶ溝構造が形成される。Ｖ溝
１０５の頂点の角度は７０度に固定されるので、電子線
描画幅を調節することにより、Ｖ溝１０５の頂点が上部
シリコン層（半導体基板１０３）の下部に達しないよう
にすることが可能である。
ジストでマスクされていたシリコン酸化膜をマスクとし
て、上部シリコン層（半導体基板１０３）のエッチング
を行う。ヒドラジンは異方性エッチャントであり、（１
００）面及び（１１０）面のエッチング速度が（１１
１）面に対して著しく大きいため、（１１１）面を側面
とする図１に１０５で示すＶ溝構造が形成される。Ｖ溝
１０５の頂点の角度は７０度に固定されるので、電子線
描画幅を調節することにより、Ｖ溝１０５の頂点が上部
シリコン層（半導体基板１０３）の下部に達しないよう
にすることが可能である。
【００１６】次に、上部シリコン層（半導体基板１０
３）上のシリコン酸化膜をＨＦで除去してから、上部シ
リコン層上にネガ型電子線用レジストを塗布して電子線
照射を行うことにより、幅数ｎｍ〜数１００ｎｍ、長さ
数ｎｍ〜数μｍのレジストパターンをＶ溝構造と直交す
るように形成する。
３）上のシリコン酸化膜をＨＦで除去してから、上部シ
リコン層上にネガ型電子線用レジストを塗布して電子線
照射を行うことにより、幅数ｎｍ〜数１００ｎｍ、長さ
数ｎｍ〜数μｍのレジストパターンをＶ溝構造と直交す
るように形成する。
【００１７】次に、このレジストパターンをマスクとし
て、ＲＩＥにより上部シリコン層（半導体基板１０３）
の加工を行い、シリコン細線を形成する。この後シリコ
ン細線を数ｎｍ〜数１０ｎｍ熱酸化し、シリコン細線全
体をシリコン酸化膜（絶縁膜１０４）で被覆する。ただ
し酸化量を調節することにより、Ｖ溝形成部でシリコン
細線が切断されないようにしなければならない。
て、ＲＩＥにより上部シリコン層（半導体基板１０３）
の加工を行い、シリコン細線を形成する。この後シリコ
ン細線を数ｎｍ〜数１０ｎｍ熱酸化し、シリコン細線全
体をシリコン酸化膜（絶縁膜１０４）で被覆する。ただ
し酸化量を調節することにより、Ｖ溝形成部でシリコン
細線が切断されないようにしなければならない。
【００１８】次に、レジストを塗布し、細線中央部のみ
レジストを残すように電子線または光リソグラフィーに
よりパターニングを行う。この後レジストをマスクとし
て、リン（Ｐ）または砒素（Ａｓ）のｎ型不純物のイオ
ン注入を行い、細線端部にｎ+型領域を形成し、ソース
１０６及びドレイン１０７とする。続いて、９００°Ｃ
〜１１００°Ｃの温度で１０〜６０分間、窒素（Ｎ2）
雰囲気中でアニールすることにより、ソース１０６及び
ドレイン１０７中の注入されたイオンの活性化を行う。
この後アルミニウム（Ａｌ）を１００〜１０００ｎｍ程
度蒸着し、電子線または光リソグラフィーによりレジス
トのパターニングを行い、この後ＲＩＥによりアルミニ
ウムを加工し、ゲート１０８を形成する。
レジストを残すように電子線または光リソグラフィーに
よりパターニングを行う。この後レジストをマスクとし
て、リン（Ｐ）または砒素（Ａｓ）のｎ型不純物のイオ
ン注入を行い、細線端部にｎ+型領域を形成し、ソース
１０６及びドレイン１０７とする。続いて、９００°Ｃ
〜１１００°Ｃの温度で１０〜６０分間、窒素（Ｎ2）
雰囲気中でアニールすることにより、ソース１０６及び
ドレイン１０７中の注入されたイオンの活性化を行う。
この後アルミニウム（Ａｌ）を１００〜１０００ｎｍ程
度蒸着し、電子線または光リソグラフィーによりレジス
トのパターニングを行い、この後ＲＩＥによりアルミニ
ウムを加工し、ゲート１０８を形成する。
【００１９】次に、この第１の実施の形態におけるデバ
イス動作について述べる。ゲート１０８に正電圧を印加
していくと、シリコン細線１００表面に反転層が誘起さ
れるが、Ｖ溝１０５部分では細線の厚さが小さいためピ
ンチオフし、電位障壁が形成される。Ｖ溝１０５は隣接
して２つ形成されているため、Ｖ溝１０５間の微小領域
中の反転層は電位障壁に挟まれた量子ドット構造とな
る。
イス動作について述べる。ゲート１０８に正電圧を印加
していくと、シリコン細線１００表面に反転層が誘起さ
れるが、Ｖ溝１０５部分では細線の厚さが小さいためピ
ンチオフし、電位障壁が形成される。Ｖ溝１０５は隣接
して２つ形成されているため、Ｖ溝１０５間の微小領域
中の反転層は電位障壁に挟まれた量子ドット構造とな
る。
【００２０】異方性エッチングを用いて形成したＶ溝１
０５先端部の構造はシャープであり、この領域に形成さ
れる電位バリア幅は小さいため、ソース１０６から供給
された電子が量子ドット構造へトンネリングが可能にな
る。また量子ドット中に注入された電子は、同様にして
ドレイン１０７側へトンネリングすることが可能とな
る。さらに量子ドットが十分に小さく、このチャージン
グエネルギーが測定温度の熱エネルギーよりも十分に大
きい場合、クーロンブロッケイド現象が観測可能とな
る。
０５先端部の構造はシャープであり、この領域に形成さ
れる電位バリア幅は小さいため、ソース１０６から供給
された電子が量子ドット構造へトンネリングが可能にな
る。また量子ドット中に注入された電子は、同様にして
ドレイン１０７側へトンネリングすることが可能とな
る。さらに量子ドットが十分に小さく、このチャージン
グエネルギーが測定温度の熱エネルギーよりも十分に大
きい場合、クーロンブロッケイド現象が観測可能とな
る。
【００２１】この第１の実施の形態のデバイス構造で
は、ゲート１０８の電圧により量子ドットの電位を変調
できるため、ソース１０６からドレイン１０７への単一
の電子の流れを制御可能な単一電子トランジスタ構造が
実現される。
は、ゲート１０８の電圧により量子ドットの電位を変調
できるため、ソース１０６からドレイン１０７への単一
の電子の流れを制御可能な単一電子トランジスタ構造が
実現される。
【００２２】（第２の実施の形態）図２は本発明になる
単一電子素子の第２の実施の形態の構成図で、同図
（ａ）は上面図、同図（ｂ）は同図（ａ）のＡ−Ａ’線
断面図を示す。半導体基板２０１上に絶縁膜２０２が形
成された、厚さ数ｎｍ〜数１００ｎｍ程度のＳＯＩ基板
を加工して得られる、幅数ｎｍ〜数１００ｎｍ、長さ数
ｎｍ〜数μｍのシリコン細線２００の端部に、ｎ+拡散
層からなるソース２０６及びドレイン２０７が存在し、
細線上に厚さ数ｎｍ〜数１００ｎｍの絶縁膜２０４を介
して、ゲート２０８が存在する。
単一電子素子の第２の実施の形態の構成図で、同図
（ａ）は上面図、同図（ｂ）は同図（ａ）のＡ−Ａ’線
断面図を示す。半導体基板２０１上に絶縁膜２０２が形
成された、厚さ数ｎｍ〜数１００ｎｍ程度のＳＯＩ基板
を加工して得られる、幅数ｎｍ〜数１００ｎｍ、長さ数
ｎｍ〜数μｍのシリコン細線２００の端部に、ｎ+拡散
層からなるソース２０６及びドレイン２０７が存在し、
細線上に厚さ数ｎｍ〜数１００ｎｍの絶縁膜２０４を介
して、ゲート２０８が存在する。
【００２３】また、ゲート２０８はソース２０６及びド
レイン２０７とオーバーラップしている。細線中央部上
面及び側面には幅、深さ共に数ｎｍ〜数１００ｎｍのＶ
溝２０５が、数ｎｍ〜数１００ｎｍ程度の間隔を置いて
２つ形成されている。また、Ｖ溝２０５によって細線は
切断されない構造を持つ。
レイン２０７とオーバーラップしている。細線中央部上
面及び側面には幅、深さ共に数ｎｍ〜数１００ｎｍのＶ
溝２０５が、数ｎｍ〜数１００ｎｍ程度の間隔を置いて
２つ形成されている。また、Ｖ溝２０５によって細線は
切断されない構造を持つ。
【００２４】以上の構造は以下に示す製造方法によって
実現できる。まず、図２（ｂ）に示すように、半導体基
板２０１上に絶縁膜２０２が形成され、更にその上に厚
さが数ｎｍ〜数１００ｎｍ、ボロン濃度が１０14〜１０
18ｃｍ-3、面方位（１００）の上部シリコン層をもつＳ
ＯＩ基板を用意する。次に、このＳＯＩ基板の上記上部
シリコン層上に電子線描画用ネガ型レジストを塗布し、
電子線照射を行うことにより幅数ｎｍ〜数１００ｎｍ、
長さ幅数ｎｍ〜数１００ｎｍのレジストパターンを（１
１０）方向に形成する。
実現できる。まず、図２（ｂ）に示すように、半導体基
板２０１上に絶縁膜２０２が形成され、更にその上に厚
さが数ｎｍ〜数１００ｎｍ、ボロン濃度が１０14〜１０
18ｃｍ-3、面方位（１００）の上部シリコン層をもつＳ
ＯＩ基板を用意する。次に、このＳＯＩ基板の上記上部
シリコン層上に電子線描画用ネガ型レジストを塗布し、
電子線照射を行うことにより幅数ｎｍ〜数１００ｎｍ、
長さ幅数ｎｍ〜数１００ｎｍのレジストパターンを（１
１０）方向に形成する。
【００２５】次に、このネガ型レジストパターンをマス
クとして、ＲＩＥにより上部シリコン層（半導体基板２
０３）の加工を行い、シリコン細線２００を形成する。
次に上部シリコン層を酸化し、厚さ数ｎｍ〜数１０ｎｍ
のシリコン酸化膜を形成する。シリコン酸化膜上に電子
線描画用ポジ型レジストを塗布し、電子線照射を行うこ
とにより幅数ｎｍ〜数１００ｎｍ、長さ幅数ｎｍ〜数１
００ｎｍのパターンを、数ｎｍ〜数１００ｎｍの間隔を
置いて２本描画する。ただし、長さ方向はシリコン細線
２００と直交する方向に一致させる。次に、このポジ型
レジストをマスクとして、ＲＩＥにより上部シリコン層
上面及び側面のシリコン酸化膜を除去してから、ポジ型
レジストの除去を行う。
クとして、ＲＩＥにより上部シリコン層（半導体基板２
０３）の加工を行い、シリコン細線２００を形成する。
次に上部シリコン層を酸化し、厚さ数ｎｍ〜数１０ｎｍ
のシリコン酸化膜を形成する。シリコン酸化膜上に電子
線描画用ポジ型レジストを塗布し、電子線照射を行うこ
とにより幅数ｎｍ〜数１００ｎｍ、長さ幅数ｎｍ〜数１
００ｎｍのパターンを、数ｎｍ〜数１００ｎｍの間隔を
置いて２本描画する。ただし、長さ方向はシリコン細線
２００と直交する方向に一致させる。次に、このポジ型
レジストをマスクとして、ＲＩＥにより上部シリコン層
上面及び側面のシリコン酸化膜を除去してから、ポジ型
レジストの除去を行う。
【００２６】しかる後に、ヒドラジンを用いてポジ型レ
ジストでマスクされていたシリコン酸化膜をマスクとし
て、上部シリコン層（半導体基板２０３）上面及び側面
のエッチングを行う。ヒドラジンは異方性エッチャント
であり、（１００）面及び（１１０）面のエッチング速
度が（１１１）面に対して著しく大きいため、（１１
１）面を側面とする図２に２０５で示すＶ溝構造が形成
される。Ｖ溝２０５の頂点の角度は７０度に固定される
ので、電子線描画幅を調節することにより、Ｖ溝２０５
により上部シリコン層（半導体基板２０３）の下部で細
線が切断されないようにすることが可能である。
ジストでマスクされていたシリコン酸化膜をマスクとし
て、上部シリコン層（半導体基板２０３）上面及び側面
のエッチングを行う。ヒドラジンは異方性エッチャント
であり、（１００）面及び（１１０）面のエッチング速
度が（１１１）面に対して著しく大きいため、（１１
１）面を側面とする図２に２０５で示すＶ溝構造が形成
される。Ｖ溝２０５の頂点の角度は７０度に固定される
ので、電子線描画幅を調節することにより、Ｖ溝２０５
により上部シリコン層（半導体基板２０３）の下部で細
線が切断されないようにすることが可能である。
【００２７】この後シリコン細線２００を数ｎｍ〜数１
０ｎｍ熱酸化し、シリコン細線全体をシリコン酸化膜
（絶縁膜２０４）で被覆する。ただし酸化量を調節する
ことにより、Ｖ溝形成部でシリコン細線が切断されない
ようにしなければならない。
０ｎｍ熱酸化し、シリコン細線全体をシリコン酸化膜
（絶縁膜２０４）で被覆する。ただし酸化量を調節する
ことにより、Ｖ溝形成部でシリコン細線が切断されない
ようにしなければならない。
【００２８】次に、レジストを塗布し、細線中央部のみ
レジストを残すように電子線または光リソグラフィーに
よりパターニングを行う。この後レジストをマスクとし
て、リンまたは砒素のイオン注入を行い、細線端部にｎ
+型領域を形成し、ソース２０６及びドレイン２０７と
する。続いて、９００°Ｃ〜１１００°Ｃの温度で１０
〜６０分間、窒素（Ｎ2）雰囲気中でアニールすること
により、ソース２０６及びドレイン２０７中の注入され
たイオンの活性化を行う。この後アルミニウムを１００
〜１０００ｎｍ程度蒸着し、電子線または光リソグラフ
ィーによりレジストのパターニングを行い、この後ＲＩ
Ｅによりアルミニウムを加工し、ゲート２０８を形成す
る。
レジストを残すように電子線または光リソグラフィーに
よりパターニングを行う。この後レジストをマスクとし
て、リンまたは砒素のイオン注入を行い、細線端部にｎ
+型領域を形成し、ソース２０６及びドレイン２０７と
する。続いて、９００°Ｃ〜１１００°Ｃの温度で１０
〜６０分間、窒素（Ｎ2）雰囲気中でアニールすること
により、ソース２０６及びドレイン２０７中の注入され
たイオンの活性化を行う。この後アルミニウムを１００
〜１０００ｎｍ程度蒸着し、電子線または光リソグラフ
ィーによりレジストのパターニングを行い、この後ＲＩ
Ｅによりアルミニウムを加工し、ゲート２０８を形成す
る。
【００２９】次に、この第２の実施の形態におけるデバ
イス動作について述べる。ゲート２０８に正電圧を印加
していくと、シリコン細線２００の表面に反転層が誘起
されるが、Ｖ溝２０５の部分では細線の厚さが小さいた
めピンチオフし、電位の障壁が形成される。Ｖ溝２０５
は隣接して２つ形成されているため、Ｖ溝２０５間の微
小領域中の反転層は、電位障壁に挟まれた量子ドット構
造となる。
イス動作について述べる。ゲート２０８に正電圧を印加
していくと、シリコン細線２００の表面に反転層が誘起
されるが、Ｖ溝２０５の部分では細線の厚さが小さいた
めピンチオフし、電位の障壁が形成される。Ｖ溝２０５
は隣接して２つ形成されているため、Ｖ溝２０５間の微
小領域中の反転層は、電位障壁に挟まれた量子ドット構
造となる。
【００３０】異方性エッチングを用いて形成したＶ溝２
０５先端部の構造は十分にシャープであり、この領域に
形成される電位バリア幅は十分に小さいため、ソース２
０６から供給された電子は量子ドット構造が可能にな
る。また量子ドット中に注入された電子は、同様にドレ
イン２０７側へトンネリングすることが可能になる。さ
らに量子ドットが十分に小さく、このチャージングエネ
ルギーが測定温度の熱エネルギーよりも十分に大きい場
合、クーロンブロッケイド現象が観測可能となる。
０５先端部の構造は十分にシャープであり、この領域に
形成される電位バリア幅は十分に小さいため、ソース２
０６から供給された電子は量子ドット構造が可能にな
る。また量子ドット中に注入された電子は、同様にドレ
イン２０７側へトンネリングすることが可能になる。さ
らに量子ドットが十分に小さく、このチャージングエネ
ルギーが測定温度の熱エネルギーよりも十分に大きい場
合、クーロンブロッケイド現象が観測可能となる。
【００３１】この第２の実施の形態のデバイス構造で
は、ゲート２０８の電圧により量子ドットの電位を変調
できるため、ソース２０６からドレイン２０７への単一
の電子の流れを制御可能な単一電子トランジスタ構造が
実現される。更に、この第２の実施の形態においては、
量子ドットとトンネルバリアを挟んだ対向面積が、第１
の実施の形態に比べ小さいため、チャージングエネルギ
ーが大きく、より高温でのデバイス動作が可能になると
いう特長がある。
は、ゲート２０８の電圧により量子ドットの電位を変調
できるため、ソース２０６からドレイン２０７への単一
の電子の流れを制御可能な単一電子トランジスタ構造が
実現される。更に、この第２の実施の形態においては、
量子ドットとトンネルバリアを挟んだ対向面積が、第１
の実施の形態に比べ小さいため、チャージングエネルギ
ーが大きく、より高温でのデバイス動作が可能になると
いう特長がある。
【００３２】（第３の実施の形態）図３は本発明になる
単一電子素子の第３の実施の形態の断面図を示す。半導
体基板３０１上に絶縁膜３０２が形成された、厚さ数ｎ
ｍ〜数１００ｎｍ程度のＳＯＩ基板を加工して得られ
る、幅数ｎｍ〜数１００ｎｍ、長さ数ｎｍ〜数μｍのシ
リコン細線端部に、ｎ+拡散層からなるソース３０６及
びドレイン３０７が存在し、細線上に厚さ数ｎｍ〜数１
００ｎｍの絶縁膜３０４を介して、ゲート３０８が存在
する。
単一電子素子の第３の実施の形態の断面図を示す。半導
体基板３０１上に絶縁膜３０２が形成された、厚さ数ｎ
ｍ〜数１００ｎｍ程度のＳＯＩ基板を加工して得られ
る、幅数ｎｍ〜数１００ｎｍ、長さ数ｎｍ〜数μｍのシ
リコン細線端部に、ｎ+拡散層からなるソース３０６及
びドレイン３０７が存在し、細線上に厚さ数ｎｍ〜数１
００ｎｍの絶縁膜３０４を介して、ゲート３０８が存在
する。
【００３３】また、ゲート３０８はソース３０６及びド
レイン３０７とオーバーラップしている。細線中央部上
面及び側面には幅、深さ共に数ｎｍ〜数１００ｎｍのＶ
溝３０５が、数ｎｍ〜数１００ｎｍ程度の間隔を置いて
２つ形成されている。また、細線はＶ溝３０５によって
切断されている構造を持つ。
レイン３０７とオーバーラップしている。細線中央部上
面及び側面には幅、深さ共に数ｎｍ〜数１００ｎｍのＶ
溝３０５が、数ｎｍ〜数１００ｎｍ程度の間隔を置いて
２つ形成されている。また、細線はＶ溝３０５によって
切断されている構造を持つ。
【００３４】以上の構造は以下に示す製造方法によって
実現できる。まず、半導体基板３０１上に絶縁膜３０２
が形成され、更にその上に厚さが数ｎｍ〜数１００ｎ
ｍ、ボロン濃度が１０14〜１０18ｃｍ-3、面方位（１０
０）の上部シリコン層をもつＳＯＩ基板を用意する。次
に、このＳＯＩ基板の上記上部シリコン層を酸化し、厚
さ数ｎｍ〜数１００ｎｍのシリコン酸化膜を形成する。
続いて、シリコン酸化膜上に電子線描画用ポジ型レジス
トを塗布し、電子線照射を行うことにより幅数ｎｍ〜数
１００ｎｍ、長さ幅数ｎｍ〜数１００ｎｍのパターン
を、数ｎｍ〜数１００ｎｍの間隔を置いて２本描画す
る。ただし細線方向は（１１０）方向に正確に一致させ
る必要がある。
実現できる。まず、半導体基板３０１上に絶縁膜３０２
が形成され、更にその上に厚さが数ｎｍ〜数１００ｎ
ｍ、ボロン濃度が１０14〜１０18ｃｍ-3、面方位（１０
０）の上部シリコン層をもつＳＯＩ基板を用意する。次
に、このＳＯＩ基板の上記上部シリコン層を酸化し、厚
さ数ｎｍ〜数１００ｎｍのシリコン酸化膜を形成する。
続いて、シリコン酸化膜上に電子線描画用ポジ型レジス
トを塗布し、電子線照射を行うことにより幅数ｎｍ〜数
１００ｎｍ、長さ幅数ｎｍ〜数１００ｎｍのパターン
を、数ｎｍ〜数１００ｎｍの間隔を置いて２本描画す
る。ただし細線方向は（１１０）方向に正確に一致させ
る必要がある。
【００３５】次に、上記ポジ型レジストをマスクとし
て、ＲＩＥにより上部シリコン層上のシリコン酸化膜を
除去してから、ポジ型レジストの除去を行う。しかる後
に、ヒドラジンを用いてシリコン酸化膜をマスクとし
て、上部シリコン層のエッチングを行う。ヒドラジンは
異方性エッチャントであり、（１００）面及び（１１
０）面のエッチング速度が（１１１）面に対して著しく
大きいため、（１１１）面を側面とするＶ字溝構造が形
成される。Ｖ溝の頂点の角度は７０度に固定されるの
で、電子線描画幅を調節することにより、上部シリコン
層下部の切断幅を調節することが可能である。
て、ＲＩＥにより上部シリコン層上のシリコン酸化膜を
除去してから、ポジ型レジストの除去を行う。しかる後
に、ヒドラジンを用いてシリコン酸化膜をマスクとし
て、上部シリコン層のエッチングを行う。ヒドラジンは
異方性エッチャントであり、（１００）面及び（１１
０）面のエッチング速度が（１１１）面に対して著しく
大きいため、（１１１）面を側面とするＶ字溝構造が形
成される。Ｖ溝の頂点の角度は７０度に固定されるの
で、電子線描画幅を調節することにより、上部シリコン
層下部の切断幅を調節することが可能である。
【００３６】次に、上部シリコン層（半導体基板３０
３）上のシリコン酸化膜をＨＦで除去してから、上部シ
リコン層上にネガ型電子線用レジストを塗布して電子線
照射を行うことにより、幅数ｎｍ〜数１００ｎｍ、長さ
数ｎｍ〜数μｍのレジストパターンをＶ溝構造と直交す
るように形成する。
３）上のシリコン酸化膜をＨＦで除去してから、上部シ
リコン層上にネガ型電子線用レジストを塗布して電子線
照射を行うことにより、幅数ｎｍ〜数１００ｎｍ、長さ
数ｎｍ〜数μｍのレジストパターンをＶ溝構造と直交す
るように形成する。
【００３７】次に、このレジストパターンをマスクとし
て、ＲＩＥにより上部シリコン層（半導体基板３０３）
の加工を行い、シリコン細線を形成する。この後シリコ
ン細線を数ｎｍ〜数１０ｎｍ熱酸化し、シリコン細線全
体をシリコン酸化膜（絶縁膜３０４）で被覆する。ただ
し酸化量を調節することにより、Ｖ溝形成部でシリコン
細線が切断されるようにしなければならない。
て、ＲＩＥにより上部シリコン層（半導体基板３０３）
の加工を行い、シリコン細線を形成する。この後シリコ
ン細線を数ｎｍ〜数１０ｎｍ熱酸化し、シリコン細線全
体をシリコン酸化膜（絶縁膜３０４）で被覆する。ただ
し酸化量を調節することにより、Ｖ溝形成部でシリコン
細線が切断されるようにしなければならない。
【００３８】次に、レジストを塗布し、細線中央部のみ
レジストを残すように電子線または光リソグラフィーに
よりパターニングを行う。この後レジストをマスクとし
て、リンまたは砒素のイオン注入を行い、細線端部にｎ
+型領域を形成し、ソース３０６及びドレイン３０７と
する。続いて、９００°Ｃ〜１１００°Ｃの温度で１０
〜６０分間、窒素（Ｎ2）雰囲気中でアニールすること
により、ソース３０６及びドレイン３０７中の注入され
たイオンの活性化を行う。この後アルミニウム（Ａｌ）
を１００〜１０００ｎｍ程度蒸着し、電子線または光リ
ソグラフィーによりレジストのパターニングを行い、こ
の後ＲＩＥによりアルミニウムを加工し、ゲート３０８
を形成する。
レジストを残すように電子線または光リソグラフィーに
よりパターニングを行う。この後レジストをマスクとし
て、リンまたは砒素のイオン注入を行い、細線端部にｎ
+型領域を形成し、ソース３０６及びドレイン３０７と
する。続いて、９００°Ｃ〜１１００°Ｃの温度で１０
〜６０分間、窒素（Ｎ2）雰囲気中でアニールすること
により、ソース３０６及びドレイン３０７中の注入され
たイオンの活性化を行う。この後アルミニウム（Ａｌ）
を１００〜１０００ｎｍ程度蒸着し、電子線または光リ
ソグラフィーによりレジストのパターニングを行い、こ
の後ＲＩＥによりアルミニウムを加工し、ゲート３０８
を形成する。
【００３９】次に、この第３の実施の形態におけるデバ
イス動作について述べる。ゲート３０８に正電圧を印加
していくと、シリコン細線表面に反転層が誘起される
が、反転層は２つのＶ溝３０５で完全に切断される。２
つのＶ溝３０５間の反転層領域はシリコン酸化膜に挟ま
れ、量子ドット構造を形成する。
イス動作について述べる。ゲート３０８に正電圧を印加
していくと、シリコン細線表面に反転層が誘起される
が、反転層は２つのＶ溝３０５で完全に切断される。２
つのＶ溝３０５間の反転層領域はシリコン酸化膜に挟ま
れ、量子ドット構造を形成する。
【００４０】上部シリコン層下部の切断長が小さく、シ
リコン酸化膜で形成される電位バリア幅が十分に小さい
場合、ソース３０６から供給された電子は量子ドット構
造へトンネリングが可能になる。また量子ドット中に注
入された電子は、同様にドレイン３０７側へトンネリン
グすることが可能になる。さらに量子ドットが十分に小
さく、このチャージングエネルギーが測定温度の熱エネ
ルギーよりも十分に大きい場合、クーロンブロッケイド
現象が観測可能となる。
リコン酸化膜で形成される電位バリア幅が十分に小さい
場合、ソース３０６から供給された電子は量子ドット構
造へトンネリングが可能になる。また量子ドット中に注
入された電子は、同様にドレイン３０７側へトンネリン
グすることが可能になる。さらに量子ドットが十分に小
さく、このチャージングエネルギーが測定温度の熱エネ
ルギーよりも十分に大きい場合、クーロンブロッケイド
現象が観測可能となる。
【００４１】この第３の実施の形態のデバイス構造で
は、ゲート３０８の電圧により量子ドットの電位を変調
できるため、ソース３０６からドレイン３０７への単一
の電子の流れを御御可能な単一電子トランジスタ構造が
実現される。更に、この第３の実施の形態においては、
細線がＶ溝３０５により完全に分離されることから、ト
ンネル障壁の高さが高く、量子ドット中のキャリア閉じ
こめが完全になり、第１の実施の形態に比べより高温で
の動作が期待される。
は、ゲート３０８の電圧により量子ドットの電位を変調
できるため、ソース３０６からドレイン３０７への単一
の電子の流れを御御可能な単一電子トランジスタ構造が
実現される。更に、この第３の実施の形態においては、
細線がＶ溝３０５により完全に分離されることから、ト
ンネル障壁の高さが高く、量子ドット中のキャリア閉じ
こめが完全になり、第１の実施の形態に比べより高温で
の動作が期待される。
【００４２】（第４の実施の形態）図４は本発明になる
単一電子素子の第４の実施の形態の断面図を示す。半導
体基板４０１上に絶縁膜４０２が形成された、厚さ数ｎ
ｍ〜数１００ｎｍ程度で、電気的に縮退したＳＯＩ基板
を加工して得られる、幅数ｎｍ〜数１００ｎｍ、長さ数
ｎｍ〜数μｍのシリコン細線端部に、ｎ+ 拡散層からな
るソース４０６及びドレイン４０７が存在し、該細線上
に厚さ数ｎｍ〜数１００ｎｍの絶縁膜４０４を介して、
ゲート４０８が存在する。
単一電子素子の第４の実施の形態の断面図を示す。半導
体基板４０１上に絶縁膜４０２が形成された、厚さ数ｎ
ｍ〜数１００ｎｍ程度で、電気的に縮退したＳＯＩ基板
を加工して得られる、幅数ｎｍ〜数１００ｎｍ、長さ数
ｎｍ〜数μｍのシリコン細線端部に、ｎ+ 拡散層からな
るソース４０６及びドレイン４０７が存在し、該細線上
に厚さ数ｎｍ〜数１００ｎｍの絶縁膜４０４を介して、
ゲート４０８が存在する。
【００４３】また、ゲート４０８はソース４０６及びド
レイン４０７とオーバーラップしている。細線中央部上
面には幅、深さ共に数ｎｍ〜数１００ｎｍのＶ溝４０５
が、数ｎｍ〜数１００ｎｍ程度の間隔を置いて２つ形成
されている。また、細線はＶ溝４０５によって切断され
ている構造を持つ。
レイン４０７とオーバーラップしている。細線中央部上
面には幅、深さ共に数ｎｍ〜数１００ｎｍのＶ溝４０５
が、数ｎｍ〜数１００ｎｍ程度の間隔を置いて２つ形成
されている。また、細線はＶ溝４０５によって切断され
ている構造を持つ。
【００４４】以上の構造は以下に示す製造方法によって
実現できる。まず、半導体基板４０１上に絶縁膜４０２
が形成され、更にその上に厚さが数ｎｍ〜数１００ｎ
ｍ、ボロン濃度が１０19〜１０20ｃｍ-3、面方位（１０
０）の上部シリコン層をもつＳＯＩ基板を用意する。次
に、このＳＯＩ基板の上記上部シリコン層を酸化し、厚
さ数ｎｍ〜数１００ｎｍのシリコン酸化膜を形成する。
続いて、シリコン酸化膜上に電子線描画用ポジ型レジス
トを塗布し、電子線照射を行うことにより幅数ｎｍ〜数
１００ｎｍ、長さ幅数ｎｍ〜数１００ｎｍのパターン
を、数ｎｍ〜数１００ｎｍの間隔を置いて２本描画す
る。ただし細線方向は（１１０）方向に正確に一致させ
る必要がある。
実現できる。まず、半導体基板４０１上に絶縁膜４０２
が形成され、更にその上に厚さが数ｎｍ〜数１００ｎ
ｍ、ボロン濃度が１０19〜１０20ｃｍ-3、面方位（１０
０）の上部シリコン層をもつＳＯＩ基板を用意する。次
に、このＳＯＩ基板の上記上部シリコン層を酸化し、厚
さ数ｎｍ〜数１００ｎｍのシリコン酸化膜を形成する。
続いて、シリコン酸化膜上に電子線描画用ポジ型レジス
トを塗布し、電子線照射を行うことにより幅数ｎｍ〜数
１００ｎｍ、長さ幅数ｎｍ〜数１００ｎｍのパターン
を、数ｎｍ〜数１００ｎｍの間隔を置いて２本描画す
る。ただし細線方向は（１１０）方向に正確に一致させ
る必要がある。
【００４５】次に、上記ポジ型レジストをマスクとし
て、ＲＩＥにより上部シリコン層上のシリコン酸化膜を
除去してから、ポジ型レジストの除去を行う。しかる後
に、ヒドラジンを用いてシリコン酸化膜をマスクとし
て、上部シリコン層のエッチングを行う。ヒドラジンは
異方性エッチャントであり、（１００）面及び（１１
０）面のエッチング速度が（１１１）面に対して著しく
大きいため、（１１１）面を側面とする、図４に４０５
で示すＶ字溝構造が形成される。Ｖ溝４０５の頂点の角
度は７０度に固定されるので、電子線描画幅を調節する
ことにより、上部シリコン層下部の切断幅を調節するこ
とが可能である。
て、ＲＩＥにより上部シリコン層上のシリコン酸化膜を
除去してから、ポジ型レジストの除去を行う。しかる後
に、ヒドラジンを用いてシリコン酸化膜をマスクとし
て、上部シリコン層のエッチングを行う。ヒドラジンは
異方性エッチャントであり、（１００）面及び（１１
０）面のエッチング速度が（１１１）面に対して著しく
大きいため、（１１１）面を側面とする、図４に４０５
で示すＶ字溝構造が形成される。Ｖ溝４０５の頂点の角
度は７０度に固定されるので、電子線描画幅を調節する
ことにより、上部シリコン層下部の切断幅を調節するこ
とが可能である。
【００４６】次に、上部シリコン層（半導体基板４０
３）上のシリコン酸化膜をＨＦで除去してから、上部シ
リコン層上にネガ型電子線用レジストを塗布して電子線
照射を行うことにより、幅数ｎｍ〜数１００ｎｍ、長さ
数ｎｍ〜数μｍのレジストパターンをＶ溝構造と直交す
るように形成する。
３）上のシリコン酸化膜をＨＦで除去してから、上部シ
リコン層上にネガ型電子線用レジストを塗布して電子線
照射を行うことにより、幅数ｎｍ〜数１００ｎｍ、長さ
数ｎｍ〜数μｍのレジストパターンをＶ溝構造と直交す
るように形成する。
【００４７】次に、このレジストパターンをマスクとし
て、ＲＩＥにより上部シリコン層（半導体基板４０３）
の加工を行い、シリコン細線を形成する。この後シリコ
ン細線を数ｎｍ〜数１０ｎｍ熱酸化し、シリコン細線全
体をシリコン酸化膜（絶縁膜４０４）で被覆する。ただ
し酸化量を調節することにより、Ｖ溝形成部でシリコン
細線が切断されるようにしなければならない。
て、ＲＩＥにより上部シリコン層（半導体基板４０３）
の加工を行い、シリコン細線を形成する。この後シリコ
ン細線を数ｎｍ〜数１０ｎｍ熱酸化し、シリコン細線全
体をシリコン酸化膜（絶縁膜４０４）で被覆する。ただ
し酸化量を調節することにより、Ｖ溝形成部でシリコン
細線が切断されるようにしなければならない。
【００４８】次に、レジストを塗布し、細線中央部のみ
レジストを残すように電子線または光リソグラフィーに
よりパターニングを行う。この後レジストをマスクとし
て、リンまたは砒素のイオン注入を行い、細線端部にｎ
+型領域を形成し、ソース４０６及びドレイン４０７と
する。続いて、９００°Ｃ〜１１００°Ｃの温度で１０
〜６０分間、Ｎ2雰囲気中でアニールすることにより、
ソース４０６及びドレイン４０７中の注入されたイオン
の活性化を行う。この後アルミニウムを１００〜１００
０ｎｍ程度蒸着し、電子線または光リソグラフィーによ
りレジストのパターニングを行い、この後ＲＩＥにより
アルミニウムを加工し、ゲート４０８を形成する。
レジストを残すように電子線または光リソグラフィーに
よりパターニングを行う。この後レジストをマスクとし
て、リンまたは砒素のイオン注入を行い、細線端部にｎ
+型領域を形成し、ソース４０６及びドレイン４０７と
する。続いて、９００°Ｃ〜１１００°Ｃの温度で１０
〜６０分間、Ｎ2雰囲気中でアニールすることにより、
ソース４０６及びドレイン４０７中の注入されたイオン
の活性化を行う。この後アルミニウムを１００〜１００
０ｎｍ程度蒸着し、電子線または光リソグラフィーによ
りレジストのパターニングを行い、この後ＲＩＥにより
アルミニウムを加工し、ゲート４０８を形成する。
【００４９】次に、この第４の実施の形態におけるデバ
イス動作について述べる。この実施の形態のシリコン細
線は縮退した半導体から形成されているため、ゲート４
０８に電圧を印加しない状態でもキャリア密度が十分に
大きく、導電性をもつ。従って、この実施の形態は、前
記した第１、第２、第３の実施の形態と異なり、ゲート
電圧により細線表面に反転層を誘起する必要がないた
め、正負両方のゲート電圧で動作が可能である利点を持
つ。
イス動作について述べる。この実施の形態のシリコン細
線は縮退した半導体から形成されているため、ゲート４
０８に電圧を印加しない状態でもキャリア密度が十分に
大きく、導電性をもつ。従って、この実施の形態は、前
記した第１、第２、第３の実施の形態と異なり、ゲート
電圧により細線表面に反転層を誘起する必要がないた
め、正負両方のゲート電圧で動作が可能である利点を持
つ。
【００５０】また、この実施の形態では、細線は２つの
Ｖ溝４０５で完全に切断されているため、２つのＶ溝４
０５間の細線領域はシリコン酸化膜に挟まれ、量子ドッ
ト構造を形成する。また上部シリコン層下部の切断長が
小さく、シリコン酸化膜で形成される電位バリア幅が十
分に小さい場合、ソース４０６から供給された電子は量
子ドット構造にトンネリングする事が可能になる。
Ｖ溝４０５で完全に切断されているため、２つのＶ溝４
０５間の細線領域はシリコン酸化膜に挟まれ、量子ドッ
ト構造を形成する。また上部シリコン層下部の切断長が
小さく、シリコン酸化膜で形成される電位バリア幅が十
分に小さい場合、ソース４０６から供給された電子は量
子ドット構造にトンネリングする事が可能になる。
【００５１】また量子ドット中に注入された電子は、同
様にドレイン４０７側へのトンネリングが可能になる。
さらに量子ドットが十分に小さく、このチャージングエ
ネルギーが測定温度の熱エネルギーよりも十分に大きい
場合、クーロンブロッケイド現象が観測可能となる。
様にドレイン４０７側へのトンネリングが可能になる。
さらに量子ドットが十分に小さく、このチャージングエ
ネルギーが測定温度の熱エネルギーよりも十分に大きい
場合、クーロンブロッケイド現象が観測可能となる。
【００５２】よって、この第４の実施の形態のデバイス
構造では、ゲート４０８の電圧により量子ドットの電位
を変調できるため、ソース４０６からドレイン４０７へ
の単一の電子の流れを制御可能な単一電子トランジスタ
構造が実現される。
構造では、ゲート４０８の電圧により量子ドットの電位
を変調できるため、ソース４０６からドレイン４０７へ
の単一の電子の流れを制御可能な単一電子トランジスタ
構造が実現される。
【００５３】（第５の実施の形態）図５は本発明になる
単一電子素子の第２の実施の形態の構成図で、同図
（ａ）は上面図、同図（ｂ）は同図（ａ）のＡ−Ａ’線
断面図を示す。半導体基板５０１上に絶縁膜５０２が形
成された、厚さ数ｎｍ〜数１００ｎｍ程度のＳＯＩ基板
を加工して得られる、幅数ｎｍ〜数１００ｎｍ、長さ数
ｎｍ〜数μｍのシリコン細線５００の端部に、ｎ+拡散
層からなるソース５０６及びドレイン５０７が存在し、
細線上に厚さ数ｎｍ〜数１００ｎｍの絶縁膜５０４を介
して、ゲート５０８が存在する。
単一電子素子の第２の実施の形態の構成図で、同図
（ａ）は上面図、同図（ｂ）は同図（ａ）のＡ−Ａ’線
断面図を示す。半導体基板５０１上に絶縁膜５０２が形
成された、厚さ数ｎｍ〜数１００ｎｍ程度のＳＯＩ基板
を加工して得られる、幅数ｎｍ〜数１００ｎｍ、長さ数
ｎｍ〜数μｍのシリコン細線５００の端部に、ｎ+拡散
層からなるソース５０６及びドレイン５０７が存在し、
細線上に厚さ数ｎｍ〜数１００ｎｍの絶縁膜５０４を介
して、ゲート５０８が存在する。
【００５４】また、ゲート５０８はソース５０６及びド
レイン５０７とオーバーラップしている。細線中央部上
面及び側面には幅、深さ共に数ｎｍ〜数１００ｎｍのＶ
溝５０５が、数ｎｍ〜数１００ｎｍ程度の間隔を置いて
３つ形成されている。また、Ｖ溝２０５によって細線は
切断されない構造を持つ。
レイン５０７とオーバーラップしている。細線中央部上
面及び側面には幅、深さ共に数ｎｍ〜数１００ｎｍのＶ
溝５０５が、数ｎｍ〜数１００ｎｍ程度の間隔を置いて
３つ形成されている。また、Ｖ溝２０５によって細線は
切断されない構造を持つ。
【００５５】以上の構造は以下に示す製造方法によって
実現できる。まず、図５（ｂ）に示すように、半導体基
板５０１上に絶縁膜５０２が形成され、更にその上に厚
さが数ｎｍ〜数１００ｎｍ、ボロン濃度が１０14〜１０
18ｃｍ-3、面方位（１００）の上部シリコン層をもつＳ
ＯＩ基板を用意する。次に、このＳＯＩ基板の上記上部
シリコン層を酸化し、厚さ数ｎｍ〜数１００ｎｍのシリ
コン酸化膜を形成する。
実現できる。まず、図５（ｂ）に示すように、半導体基
板５０１上に絶縁膜５０２が形成され、更にその上に厚
さが数ｎｍ〜数１００ｎｍ、ボロン濃度が１０14〜１０
18ｃｍ-3、面方位（１００）の上部シリコン層をもつＳ
ＯＩ基板を用意する。次に、このＳＯＩ基板の上記上部
シリコン層を酸化し、厚さ数ｎｍ〜数１００ｎｍのシリ
コン酸化膜を形成する。
【００５６】次に、このシリコン酸化膜上に電子線描画
用ポジ型レジストを塗布し、電子線照射を行うことによ
り幅数ｎｍ〜数１００ｎｍ、長さ幅数ｎｍ〜数１００ｎ
ｍのパターンを、数ｎｍ〜数１００ｎｍの間隔を置いて
３本描画する。ただし、細線方向は（１１０）方向に正
確に一致させる必要がある。次に、このポジ型レジスト
をマスクとして、ＲＩＥにより上部シリコン層上のシリ
コン酸化膜を除去してから、ポジ型レジストの除去を行
う。
用ポジ型レジストを塗布し、電子線照射を行うことによ
り幅数ｎｍ〜数１００ｎｍ、長さ幅数ｎｍ〜数１００ｎ
ｍのパターンを、数ｎｍ〜数１００ｎｍの間隔を置いて
３本描画する。ただし、細線方向は（１１０）方向に正
確に一致させる必要がある。次に、このポジ型レジスト
をマスクとして、ＲＩＥにより上部シリコン層上のシリ
コン酸化膜を除去してから、ポジ型レジストの除去を行
う。
【００５７】しかる後に、ヒドラジンを用いてポジ型レ
ジストでマスクされていたシリコン酸化膜をマスクとし
て、上部シリコン層（半導体基板５０３）のエッチング
を行う。ヒドラジンは異方性エッチャントであり、（１
００）面及び（１１０）面のエッチング速度が（１１
１）面に対して著しく大きいため、（１１１）面を側面
とする図５に５０５で示すＶ溝構造が形成される。Ｖ溝
５０５の頂点の角度は７０度に固定されるので、電子線
描画幅を調節することにより、Ｖ溝５０５の頂点が上部
シリコン層（半導体基板５０３）の下部に達しないよう
にすることが可能である。
ジストでマスクされていたシリコン酸化膜をマスクとし
て、上部シリコン層（半導体基板５０３）のエッチング
を行う。ヒドラジンは異方性エッチャントであり、（１
００）面及び（１１０）面のエッチング速度が（１１
１）面に対して著しく大きいため、（１１１）面を側面
とする図５に５０５で示すＶ溝構造が形成される。Ｖ溝
５０５の頂点の角度は７０度に固定されるので、電子線
描画幅を調節することにより、Ｖ溝５０５の頂点が上部
シリコン層（半導体基板５０３）の下部に達しないよう
にすることが可能である。
【００５８】次に、上部シリコン層（半導体基板５０
３）上のシリコン酸化膜をＨＦで除去してから、上部シ
リコン層上にネガ型電子線用レジストを塗布して電子線
照射を行うことにより、幅数ｎｍ〜数１００ｎｍ、長さ
数ｎｍ〜数μｍのレジストパターンをＶ溝構造と直交す
るように形成する。
３）上のシリコン酸化膜をＨＦで除去してから、上部シ
リコン層上にネガ型電子線用レジストを塗布して電子線
照射を行うことにより、幅数ｎｍ〜数１００ｎｍ、長さ
数ｎｍ〜数μｍのレジストパターンをＶ溝構造と直交す
るように形成する。
【００５９】次に、このレジストパターンをマスクとし
て、ＲＩＥにより上部シリコン層（半導体基板５０３）
の加工を行い、シリコン細線を形成する。この後シリコ
ン細線を数ｎｍ〜数１０ｎｍ熱酸化し、シリコン細線全
体をシリコン酸化膜（絶縁膜５０４）で被覆する。ただ
し酸化量を調節することにより、Ｖ溝形成部でシリコン
細線が切断されないようにしなければならない。
て、ＲＩＥにより上部シリコン層（半導体基板５０３）
の加工を行い、シリコン細線を形成する。この後シリコ
ン細線を数ｎｍ〜数１０ｎｍ熱酸化し、シリコン細線全
体をシリコン酸化膜（絶縁膜５０４）で被覆する。ただ
し酸化量を調節することにより、Ｖ溝形成部でシリコン
細線が切断されないようにしなければならない。
【００６０】次に、レジストを塗布し、細線中央部のみ
レジストを残すように電子線または光リソグラフィーに
よりパターニングを行う。この後レジストをマスクとし
て、リンまたは砒素のイオン注入を行い、細線端部にｎ
+型領域を形成し、ソース５０６及びドレイン５０７と
する。続いて、９００°Ｃ〜１１００°Ｃの温度で１０
〜６０分間、Ｎ2雰囲気中でアニールすることにより、
ソース５０６及びドレイン５０７中の注入されたイオン
の活性化を行う。この後アルミニウムを１００〜１００
０ｎｍ程度蒸着し、電子線または光リソグラフィーによ
りレジストのパターニングを行い、この後ＲＩＥにより
アルミニウムを加工し、ゲート５０８を形成する。
レジストを残すように電子線または光リソグラフィーに
よりパターニングを行う。この後レジストをマスクとし
て、リンまたは砒素のイオン注入を行い、細線端部にｎ
+型領域を形成し、ソース５０６及びドレイン５０７と
する。続いて、９００°Ｃ〜１１００°Ｃの温度で１０
〜６０分間、Ｎ2雰囲気中でアニールすることにより、
ソース５０６及びドレイン５０７中の注入されたイオン
の活性化を行う。この後アルミニウムを１００〜１００
０ｎｍ程度蒸着し、電子線または光リソグラフィーによ
りレジストのパターニングを行い、この後ＲＩＥにより
アルミニウムを加工し、ゲート５０８を形成する。
【００６１】次に、この第５の実施の形態におけるデバ
イス動作について述べる。ゲート５０８に正電圧を印可
していくと、シリコン細線表面に反転層が誘起される
が、Ｖ溝５０５部分では細線の厚さが小さいためピンチ
オフし、電位の障壁が形成される。Ｖ溝５０５は隣接し
て３つ形成されているため、Ｖ溝５０５間の２つの微小
領域中の反転層は電位障壁に挟まれた量子ドット構造と
なる。
イス動作について述べる。ゲート５０８に正電圧を印可
していくと、シリコン細線表面に反転層が誘起される
が、Ｖ溝５０５部分では細線の厚さが小さいためピンチ
オフし、電位の障壁が形成される。Ｖ溝５０５は隣接し
て３つ形成されているため、Ｖ溝５０５間の２つの微小
領域中の反転層は電位障壁に挟まれた量子ドット構造と
なる。
【００６２】この実施の形態の異方性エッチングを用い
て形成したＶ溝５０５先端部の構造は十分にシャープで
あり、この領域に形成される電位バリア幅は十分に小さ
いため、ソース５０６から供給された電子が量子ドット
構造へトンネリングが可能になる。また量子ドット中に
注入された電子は、同様にしてドレイン５０７側へトン
ネリングすることが可能となる。さらに量子ドットが十
分に小さく、このチャージングエネルギーが測定温度の
熱エネルギーよりも十分に大きい場合、クーロンブロッ
ケイド現象が観測可能となる。
て形成したＶ溝５０５先端部の構造は十分にシャープで
あり、この領域に形成される電位バリア幅は十分に小さ
いため、ソース５０６から供給された電子が量子ドット
構造へトンネリングが可能になる。また量子ドット中に
注入された電子は、同様にしてドレイン５０７側へトン
ネリングすることが可能となる。さらに量子ドットが十
分に小さく、このチャージングエネルギーが測定温度の
熱エネルギーよりも十分に大きい場合、クーロンブロッ
ケイド現象が観測可能となる。
【００６３】よって、この第５の実施の形態のデバイス
構造では、ゲート５０８の電圧により量子ドットの電位
を変調できるため、ソース５０６からドレイン５０７へ
の単一の電子の流れを制御可能な単一電子トランジスタ
構造が実現される。更に、この実施の形態では、量子ド
ットが直列に２個接続されているため、コ・トンネリン
グ（ｃｏ−ｔｕｎｎｅｌｉｎｇ）が抑制され、ゲート電
圧によって電流のより明瞭なオン・オフが実現できる。
同様にして、複数の量子ドットを直列に配置した構造も
実現できる。
構造では、ゲート５０８の電圧により量子ドットの電位
を変調できるため、ソース５０６からドレイン５０７へ
の単一の電子の流れを制御可能な単一電子トランジスタ
構造が実現される。更に、この実施の形態では、量子ド
ットが直列に２個接続されているため、コ・トンネリン
グ（ｃｏ−ｔｕｎｎｅｌｉｎｇ）が抑制され、ゲート電
圧によって電流のより明瞭なオン・オフが実現できる。
同様にして、複数の量子ドットを直列に配置した構造も
実現できる。
【００６４】
【実施例】次に、各実施の形態の実施例について説明す
る。図１に示した第１の実施の形態の素子作製に当た
り、厚さ５０ｎｍ、ボロン濃度１０15ｃｍ-3の上部シリ
コン層を持つＳＯＩ基板を用いた。電子線リソグラフィ
ー及びヒドラジンを用いて、幅２０ｎｍ、長さ１μｍの
２本のＶ溝構造を２０ｎｍの間隔で上部シリコン層表面
に形成した。この後電子線リソグラフィー及びＲＩＥに
より、上部シリコン層を加工し、帽２０ｎｍ、長さ１μ
ｍの細線パターンを形成した。この後細線を１０ｎｍ酸
化することで絶縁膜１０４の形成を行った。またソース
１０６及びドレイン１０７は、Ａｓを２０ｋｅＶのエネ
ルギーで１Ｅ１６ｃｍ-2注入し、９００°ＣのＮ2雰囲
気中で３０分間アニールすることで形成した。ゲート１
０８には１００ｎｍの厚さのアルミニウムを用い、ＲＩ
Ｅにてパターニングを行った。
る。図１に示した第１の実施の形態の素子作製に当た
り、厚さ５０ｎｍ、ボロン濃度１０15ｃｍ-3の上部シリ
コン層を持つＳＯＩ基板を用いた。電子線リソグラフィ
ー及びヒドラジンを用いて、幅２０ｎｍ、長さ１μｍの
２本のＶ溝構造を２０ｎｍの間隔で上部シリコン層表面
に形成した。この後電子線リソグラフィー及びＲＩＥに
より、上部シリコン層を加工し、帽２０ｎｍ、長さ１μ
ｍの細線パターンを形成した。この後細線を１０ｎｍ酸
化することで絶縁膜１０４の形成を行った。またソース
１０６及びドレイン１０７は、Ａｓを２０ｋｅＶのエネ
ルギーで１Ｅ１６ｃｍ-2注入し、９００°ＣのＮ2雰囲
気中で３０分間アニールすることで形成した。ゲート１
０８には１００ｎｍの厚さのアルミニウムを用い、ＲＩ
Ｅにてパターニングを行った。
【００６５】以上のようにして作製した単一電子素子に
おいて、ソース１０６・ドレイン１０７間に５０ｍＶの
電圧を印加した状態で、ゲート１０８に正電圧を印加し
ていくと周期的なドレイン電流の振動が観測された。こ
の振動は単一電子トンネリングに起因したものであり、
約１０Ｋの温度まで明快に観測することができた。
おいて、ソース１０６・ドレイン１０７間に５０ｍＶの
電圧を印加した状態で、ゲート１０８に正電圧を印加し
ていくと周期的なドレイン電流の振動が観測された。こ
の振動は単一電子トンネリングに起因したものであり、
約１０Ｋの温度まで明快に観測することができた。
【００６６】次に、図２に示した第２の実施の形態の実
施例について説明する。第２の実施の形態の素子作製に
当たり、厚さ５０ｎｍ、ボロン濃度１０15ｃｍ-3の上部
シリコン層を持つＳＯＩ基板を用い、電子線リソグラフ
ィー及びＲＩＥにより、上部シリコン層を加工し、幅２
０ｎｍ、長さ１μｍの細線パターンを形成した。この後
電子線リソグラフィー及びヒドラジンを用いて、幅２０
ｎｍ、長さ１μｍの２本のＶ溝構造を２０ｎｍの間隔で
細線上面部及び側面部に形成した。この後細線を１０ｎ
ｍ酸化することで絶縁膜２０４の形成を行った。またソ
ース２０６及びドレイン２０７は、Ａｓを２０ｋｅＶの
エネルギーで１Ｅ１６ｃｍ-2注入し、９００°ＣのＮ2
雰囲気中で３０分間アニールすることで形成した。ゲー
ト２０８には１００ｎｍの厚さのアルミニウムを用い、
ＲＩＥにてパターンニングを行った。
施例について説明する。第２の実施の形態の素子作製に
当たり、厚さ５０ｎｍ、ボロン濃度１０15ｃｍ-3の上部
シリコン層を持つＳＯＩ基板を用い、電子線リソグラフ
ィー及びＲＩＥにより、上部シリコン層を加工し、幅２
０ｎｍ、長さ１μｍの細線パターンを形成した。この後
電子線リソグラフィー及びヒドラジンを用いて、幅２０
ｎｍ、長さ１μｍの２本のＶ溝構造を２０ｎｍの間隔で
細線上面部及び側面部に形成した。この後細線を１０ｎ
ｍ酸化することで絶縁膜２０４の形成を行った。またソ
ース２０６及びドレイン２０７は、Ａｓを２０ｋｅＶの
エネルギーで１Ｅ１６ｃｍ-2注入し、９００°ＣのＮ2
雰囲気中で３０分間アニールすることで形成した。ゲー
ト２０８には１００ｎｍの厚さのアルミニウムを用い、
ＲＩＥにてパターンニングを行った。
【００６７】以上のようにして作製した単一電子素子に
おいて、ソース２０６・ドレイン２０７間に５０ｍＶの
電圧を印加した状態で、ゲート２０８に正電圧を印加し
ていくと、周期的なドレイン電流の振動が観測された。
この振動は単一電子トンネリングに起因したものであ
り、第１の実施の形態よりも動作温度の高い約２５Ｋの
温度まで明瞭に観測することができた。
おいて、ソース２０６・ドレイン２０７間に５０ｍＶの
電圧を印加した状態で、ゲート２０８に正電圧を印加し
ていくと、周期的なドレイン電流の振動が観測された。
この振動は単一電子トンネリングに起因したものであ
り、第１の実施の形態よりも動作温度の高い約２５Ｋの
温度まで明瞭に観測することができた。
【００６８】次に、図３に示した第３の実施の形態の実
施例について説明する。第３の実施の形態の素子作製に
当たり、厚さ１０ｎｍ、ボロン濃度１０15ｃｍ-3の上部
シリコン層を持つＳＯＩ基板を用いた。電子線リソグラ
フィー及びヒドラジンを用いて、幅２０ｎｍ、長さ１μ
ｍの２本のＶ溝構造を２０ｎｍの間隔で上部シリコン層
表面に形成した。このＶ溝３０５は上部シリコン層底部
まで達し上部シリコン層下部には６ｎｍのギャップが形
成される。
施例について説明する。第３の実施の形態の素子作製に
当たり、厚さ１０ｎｍ、ボロン濃度１０15ｃｍ-3の上部
シリコン層を持つＳＯＩ基板を用いた。電子線リソグラ
フィー及びヒドラジンを用いて、幅２０ｎｍ、長さ１μ
ｍの２本のＶ溝構造を２０ｎｍの間隔で上部シリコン層
表面に形成した。このＶ溝３０５は上部シリコン層底部
まで達し上部シリコン層下部には６ｎｍのギャップが形
成される。
【００６９】この後電子線リソグラフィー及びＲＩＥに
より、上部シリコン層を加工し、幅２０ｎｍ、長さ１μ
ｍの細線パターンを形成した。この後細線を１０ｎｍ酸
化することで絶縁膜３０４の形成を行った。またソース
３０６及びドレイン３０７は、Ａｓを２０ｋｅＶのエネ
ルギーで１Ｅ１６ｃｍ-2注入し、９００°ＣのＮ2雰囲
気中で３０分間アニールすることで形成した。ゲート３
０８には１００ｎｍの厚さのアルミニウムを用い、ＲＩ
Ｅにてパターニングを行った。
より、上部シリコン層を加工し、幅２０ｎｍ、長さ１μ
ｍの細線パターンを形成した。この後細線を１０ｎｍ酸
化することで絶縁膜３０４の形成を行った。またソース
３０６及びドレイン３０７は、Ａｓを２０ｋｅＶのエネ
ルギーで１Ｅ１６ｃｍ-2注入し、９００°ＣのＮ2雰囲
気中で３０分間アニールすることで形成した。ゲート３
０８には１００ｎｍの厚さのアルミニウムを用い、ＲＩ
Ｅにてパターニングを行った。
【００７０】以上のようにして作製した第３の実施の形
態の単一電子素子において、ソース３０６・ドレイン３
０７間に５０ｍＶの電圧を印加した状態で、ゲート３０
８に正電圧を印加していくと周期的なドレイン電流の振
動が観測された。この振動は単一電子トンネリングに起
因したものであり、第１の実施の形態よりも動作温度の
高い約５０Ｋの温度まで明瞭に観測することができた。
態の単一電子素子において、ソース３０６・ドレイン３
０７間に５０ｍＶの電圧を印加した状態で、ゲート３０
８に正電圧を印加していくと周期的なドレイン電流の振
動が観測された。この振動は単一電子トンネリングに起
因したものであり、第１の実施の形態よりも動作温度の
高い約５０Ｋの温度まで明瞭に観測することができた。
【００７１】次に、図４に示した第４の実施の形態の実
施例について説明する。第４の実施の形態の素子作製に
当たり、厚さ１０ｎｍ、ボロン濃度１０19ｃｍ-3の上部
シリコン層を持つＳＯＩ基板を用いた。電子線リソグラ
フィー及びヒドラジンを用いて、幅２０ｎｍ、長さ１μ
ｍの２本のＶ溝４０５を２０ｎｍの間隔で上部シリコン
層表面に形成した。このＶ溝４０５は上部シリコン層底
部まで達し上部シリコン層下部には６ｎｍのギャップが
形成される。
施例について説明する。第４の実施の形態の素子作製に
当たり、厚さ１０ｎｍ、ボロン濃度１０19ｃｍ-3の上部
シリコン層を持つＳＯＩ基板を用いた。電子線リソグラ
フィー及びヒドラジンを用いて、幅２０ｎｍ、長さ１μ
ｍの２本のＶ溝４０５を２０ｎｍの間隔で上部シリコン
層表面に形成した。このＶ溝４０５は上部シリコン層底
部まで達し上部シリコン層下部には６ｎｍのギャップが
形成される。
【００７２】この後電子線リソグラフィー及びＲＩＥに
より、上部シリコン層を加工し、幅２０ｎｍ、長さ１μ
ｍの細線パターンを形成した。この後細線を１０ｎｍ酸
化することで絶縁膜４０４の形成を行った。またソース
４０６及びドレイン４０７は、Ａｓを２０ｋｅＶのエネ
ルギーで１Ｅ１６ｃｍ-2注入し、９００°ＣのＮ2雰囲
気中で３０分間アニールすることで形成した。ゲート４
０８には１００ｎｍの厚さのアルミニウムを用い、ＲＩ
Ｅにてパターニングを行った。
より、上部シリコン層を加工し、幅２０ｎｍ、長さ１μ
ｍの細線パターンを形成した。この後細線を１０ｎｍ酸
化することで絶縁膜４０４の形成を行った。またソース
４０６及びドレイン４０７は、Ａｓを２０ｋｅＶのエネ
ルギーで１Ｅ１６ｃｍ-2注入し、９００°ＣのＮ2雰囲
気中で３０分間アニールすることで形成した。ゲート４
０８には１００ｎｍの厚さのアルミニウムを用い、ＲＩ
Ｅにてパターニングを行った。
【００７３】以上のようにして作製した第４の実施の形
態の単一電子素子において、ソース４０６・ドレイン４
０７間に５０ｍＶの電圧を印加した状態で、ゲート４０
８に正または負の電圧を印加していくと周期的なドレイ
ン電流の振動が観測された。この振動は単一電子トンネ
リングに起因したものであり、第１の実施の形態よりも
動作温度の高い約５０Ｋの温度まで明瞭に観測すること
ができた。
態の単一電子素子において、ソース４０６・ドレイン４
０７間に５０ｍＶの電圧を印加した状態で、ゲート４０
８に正または負の電圧を印加していくと周期的なドレイ
ン電流の振動が観測された。この振動は単一電子トンネ
リングに起因したものであり、第１の実施の形態よりも
動作温度の高い約５０Ｋの温度まで明瞭に観測すること
ができた。
【００７４】次に、図５に示した第５の実施の形態の実
施例について説明する。第５の実施の形態の素子作製に
当たり、厚さ５０ｎｍ、ボロン濃度１０15ｃｍ-3の上部
シリコン層を持つＳＯＩ基板を用いた。電子線リソグラ
フィー及びヒドラジンを用いて、幅２０ｎｍ、長さ１μ
ｍの５本のＶ溝構造を２０ｎｍの間隔で上部シリコン層
表面に形成した。この後電子線リソグラフィー及びＲＩ
Ｅにより、上部シリコン層を加工し、幅２０ｎｍ、長さ
１μｍの細線パターンを形成した。この後細線を１０ｎ
ｍ酸化することで絶縁膜５０４の形成を行った。
施例について説明する。第５の実施の形態の素子作製に
当たり、厚さ５０ｎｍ、ボロン濃度１０15ｃｍ-3の上部
シリコン層を持つＳＯＩ基板を用いた。電子線リソグラ
フィー及びヒドラジンを用いて、幅２０ｎｍ、長さ１μ
ｍの５本のＶ溝構造を２０ｎｍの間隔で上部シリコン層
表面に形成した。この後電子線リソグラフィー及びＲＩ
Ｅにより、上部シリコン層を加工し、幅２０ｎｍ、長さ
１μｍの細線パターンを形成した。この後細線を１０ｎ
ｍ酸化することで絶縁膜５０４の形成を行った。
【００７５】またソース５０６及びドレイン５０７は、
Ａｓを２０ｋｅＶのエネルギーで１Ｅ１６ｃｍ-2注入
し、９００°ＣのＮ2雰囲気中で３０分間アニールする
ことで形成した。ゲート５０８には１００ｎｍの厚さの
アルミニウムを用い、ＲＩＥにてパターニングを行っ
た。
Ａｓを２０ｋｅＶのエネルギーで１Ｅ１６ｃｍ-2注入
し、９００°ＣのＮ2雰囲気中で３０分間アニールする
ことで形成した。ゲート５０８には１００ｎｍの厚さの
アルミニウムを用い、ＲＩＥにてパターニングを行っ
た。
【００７６】以上のようにして作製した第５の実施の形
態の単一電子素子において、ソース５０６・ドレイン５
０７間に２５０ｍＶの電圧を印加した状態で、ゲート５
０８に正電圧を印加していくと周期的なドレイン電流の
振動が観測された。この実施例構造では量子ドットが直
列に接続され、コ・トンネリング（ｃｏ−ｔｕｎｎｅｌ
ｉｎｇ）が抑制されるため、ドレイン電流の振動がより
明瞭になり、第１の実施の形態よりも動作温度の高い１
５Ｋまで動作確認ができた。
態の単一電子素子において、ソース５０６・ドレイン５
０７間に２５０ｍＶの電圧を印加した状態で、ゲート５
０８に正電圧を印加していくと周期的なドレイン電流の
振動が観測された。この実施例構造では量子ドットが直
列に接続され、コ・トンネリング（ｃｏ−ｔｕｎｎｅｌ
ｉｎｇ）が抑制されるため、ドレイン電流の振動がより
明瞭になり、第１の実施の形態よりも動作温度の高い１
５Ｋまで動作確認ができた。
【００７７】なお、本発明は以上の実施の形態及び実施
例に限定されるものではなく、以下に示す方法を用いて
も本発明の単一電子素子は実現可能である。例えば、Ｓ
ＯＩ基板の代わりにＳＯＳ基板、若しくは酸化膜上のポ
リシリコンをアニールすることにより単結晶化した基板
を用いてもよい。また、各実施の形態において上部シリ
コン層中のドーパントはｐ型不純物であるとしたが、ｎ
型不純物でもよい。但しこの場合ソース、ドレイン及び
反転層の導電型はｐ型になる。
例に限定されるものではなく、以下に示す方法を用いて
も本発明の単一電子素子は実現可能である。例えば、Ｓ
ＯＩ基板の代わりにＳＯＳ基板、若しくは酸化膜上のポ
リシリコンをアニールすることにより単結晶化した基板
を用いてもよい。また、各実施の形態において上部シリ
コン層中のドーパントはｐ型不純物であるとしたが、ｎ
型不純物でもよい。但しこの場合ソース、ドレイン及び
反転層の導電型はｐ型になる。
【００７８】また、Ｖ溝構造の形成における異方性エッ
チャントとしてヒドラジン以外に、ＫＯＨ、テトラメチ
ルアンモニウムハイドロオキサイド、エチレンジアミ
ン、アンモニアなども利用できる。更に、各実施の形態
においては細線上部の酸化膜を熱酸化を用いて形成した
が、化学気相堆積（ＣＶＤ）法でも形成可能である。ま
た、絶縁膜としては酸化膜以外に窒化膜を用いてもよ
い。ゲートの材料としてはアルミニウム以外に、ドーピ
ンクされたポリシリコンやタングステンなどの他のメタ
ル材料を用いてもよい。以上細線材料としてシリコンを
用いて説明したが、シリコン以外の材料たとえば化合物
半導体などを用いても本構造の実現は可能である。
チャントとしてヒドラジン以外に、ＫＯＨ、テトラメチ
ルアンモニウムハイドロオキサイド、エチレンジアミ
ン、アンモニアなども利用できる。更に、各実施の形態
においては細線上部の酸化膜を熱酸化を用いて形成した
が、化学気相堆積（ＣＶＤ）法でも形成可能である。ま
た、絶縁膜としては酸化膜以外に窒化膜を用いてもよ
い。ゲートの材料としてはアルミニウム以外に、ドーピ
ンクされたポリシリコンやタングステンなどの他のメタ
ル材料を用いてもよい。以上細線材料としてシリコンを
用いて説明したが、シリコン以外の材料たとえば化合物
半導体などを用いても本構造の実現は可能である。
【００７９】
【発明の効果】以上説明したように本発明の単一電子素
子では、Ｖ溝頂点部に幅が狭くエネルギー障壁の大きい
トンネルバリアを形成できるため、高温においてもキャ
リアを量子ドット中に閉じこめることが可能になる利点
を持つ。また量子ドットと、トンネルバリアを挟んだ細
線部分との対向面積が小さいため、量子ドットの静電容
量を小さくでき、デバイスの高温動作が可能になる利点
を持つ。
子では、Ｖ溝頂点部に幅が狭くエネルギー障壁の大きい
トンネルバリアを形成できるため、高温においてもキャ
リアを量子ドット中に閉じこめることが可能になる利点
を持つ。また量子ドットと、トンネルバリアを挟んだ細
線部分との対向面積が小さいため、量子ドットの静電容
量を小さくでき、デバイスの高温動作が可能になる利点
を持つ。
【図１】本発明の単一電子素子の第１の実施の形態の構
成図で、（ａ）は上面構造図、（ｂ）は（ａ）のＡ−
Ａ’線での断面構造図である。
成図で、（ａ）は上面構造図、（ｂ）は（ａ）のＡ−
Ａ’線での断面構造図である。
【図２】本発明の単一電子素子の第２の実施の形態の構
成図で、（ａ）は上面構造図、（ｂ）はＡ−Ａ’線での
断面構造図である。
成図で、（ａ）は上面構造図、（ｂ）はＡ−Ａ’線での
断面構造図である。
【図３】本発明の単一電子素子の第３の実施の形態の断
面構造図である。
面構造図である。
【図４】本発明の単一電子素子の第４の実施の形態の断
面構造図である。
面構造図である。
【図５】本発明の単一電子素子の第５の実施の形態の構
成図で、（ａ）は上面構造図、（ｂ）は（ａ）のＡ−
Ａ’での断面構造図である。
成図で、（ａ）は上面構造図、（ｂ）は（ａ）のＡ−
Ａ’での断面構造図である。
【図６】従来の単一電子素子の一例の構成図で、（ａ）
は上面構造図、（ｂ）は（ａ）のＡ−Ａ’線での断面構
造図である。
は上面構造図、（ｂ）は（ａ）のＡ−Ａ’線での断面構
造図である。
１００、２００、５００ シリコン細線 １０１、２０１、３０１、４０１、５０１ 半導体基板 １０２、１０４、２０２、２０４、３０２、３０４、４
０２、４０４、５０２、５０４ 絶縁膜 １０３、２０３、３０３、４０３、５０３ 半導体基板 １０５、２０５、３０５、４０５、５０５ Ｖ溝 １０６、２０６、３０６、４０６、５０６ ソース １０７、２０７、３０７、４０７、５０７ ドレイン １０８、２０８、３０８、４０８、５０８ ゲート
０２、４０４、５０２、５０４ 絶縁膜 １０３、２０３、３０３、４０３、５０３ 半導体基板 １０５、２０５、３０５、４０５、５０５ Ｖ溝 １０６、２０６、３０６、４０６、５０６ ソース １０７、２０７、３０７、４０７、５０７ ドレイン １０８、２０８、３０８、４０８、５０８ ゲート
Claims (4)
- 【請求項１】 第１の絶縁体層上に半導体層が存在し、
該半導体層を披覆するように第２の絶縁体層が存在し、
該第２の絶縁体層上にゲートが形成されると共に、該半
導体層にドレイン及びソースが形成されている単一電子
素子において、 前記半導体層が中央部に複数個所のＶ溝を有する細線状
に加工され、該Ｖ溝部分において前記細線の幅及び厚さ
のうち少なくとも一方が周辺部分よりも小さくなってい
ることを特徴とする単一電子素子。 - 【請求項２】 前記Ｖ溝は前記細線を切断しないように
形成されていることを特徴とする請求項１記載の単一電
子素子。 - 【請求項３】 前記Ｖ溝は前記細線を切断するように形
成されていることを特徴とする請求項１記載の単一電子
素子。 - 【請求項４】 前記細線は不純物濃度が高く縮退してお
り、前記Ｖ溝によって該細線が切断されたことを特徴と
する請求項１記載の単一電子素子。
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|---|---|---|---|
| JP219096A JP2904090B2 (ja) | 1996-01-10 | 1996-01-10 | 単一電子素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP219096A JP2904090B2 (ja) | 1996-01-10 | 1996-01-10 | 単一電子素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191104A JPH09191104A (ja) | 1997-07-22 |
| JP2904090B2 true JP2904090B2 (ja) | 1999-06-14 |
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ID=11522451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP219096A Expired - Fee Related JP2904090B2 (ja) | 1996-01-10 | 1996-01-10 | 単一電子素子 |
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|---|---|
| JP (1) | JP2904090B2 (ja) |
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|---|---|---|---|---|
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| KR100866948B1 (ko) * | 2003-02-07 | 2008-11-05 | 삼성전자주식회사 | 메모리 기능을 갖는 단전자 트랜지스터 및 그 제조방법 |
| US7560758B2 (en) * | 2006-06-29 | 2009-07-14 | International Business Machines Corporation | MOSFETs comprising source/drain recesses with slanted sidewall surfaces, and methods for fabricating the same |
| US8575663B2 (en) | 2006-11-22 | 2013-11-05 | President And Fellows Of Harvard College | High-sensitivity nanoscale wire sensors |
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| CN102437196B (zh) * | 2011-12-15 | 2013-04-03 | 昆山工研院新型平板显示技术中心有限公司 | 低温多晶硅薄膜晶体管的制造方法 |
-
1996
- 1996-01-10 JP JP219096A patent/JP2904090B2/ja not_active Expired - Fee Related
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| JPH09191104A (ja) | 1997-07-22 |
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