JP2000307097A - 単電子トランジスタの製造方法 - Google Patents
単電子トランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】 電子線リソグラフィーの限界を超えて量子点
のサイズを数十ｎｍの水準まで縮小することが可能な単
電子トランジスタの製造方法を提供する。 【解決手段】 単電子トランジスタの製造方法は、半導
体基板１１上に第１ゲート絶縁膜１４を形成する工程
と、半導体基板の所定領域に不純物イオンを注入してソ
ース／ドレイン不純物領域１２，１３を形成する工程
と、ソース／ドレイン不純物領域間のチャネル領域にお
ける第１絶縁膜上に下層ゲート１５を形成する工程と、
基板の全面に第２ゲート絶縁膜１６及び第３絶縁膜１９
を順次形成する工程と、チャネル領域に垂直な方向にチ
ャネル領域の上側に配置された第３絶縁膜１９の一部を
選択的に取り除いて溝１９ａを形成する工程と、溝１９
ａの両側壁に上層ゲート１７を形成する工程とを備え
る。
のサイズを数十ｎｍの水準まで縮小することが可能な単
電子トランジスタの製造方法を提供する。 【解決手段】 単電子トランジスタの製造方法は、半導
体基板１１上に第１ゲート絶縁膜１４を形成する工程
と、半導体基板の所定領域に不純物イオンを注入してソ
ース／ドレイン不純物領域１２，１３を形成する工程
と、ソース／ドレイン不純物領域間のチャネル領域にお
ける第１絶縁膜上に下層ゲート１５を形成する工程と、
基板の全面に第２ゲート絶縁膜１６及び第３絶縁膜１９
を順次形成する工程と、チャネル領域に垂直な方向にチ
ャネル領域の上側に配置された第３絶縁膜１９の一部を
選択的に取り除いて溝１９ａを形成する工程と、溝１９
ａの両側壁に上層ゲート１７を形成する工程とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、単電子トランジス
タに関し、特に電子線リソグラフィーの限界を越えて量
子点のサイズを数十ｎｍの水準まで縮小する単電子トラ
ンジスタの製造方法に関する。
タに関し、特に電子線リソグラフィーの限界を越えて量
子点のサイズを数十ｎｍの水準まで縮小する単電子トラ
ンジスタの製造方法に関する。
【０００２】
【従来の技術】図１はＭＯＳＦＥＴの経験的なスケール
ダウン規則(scale-down rule)により予想された電子の
個数を示すグラフであり、図２はＭＯＳＦＥＴの経験的
なスケールダウン規則に従う素子信頼度の劣化を示すグ
ラフである。
ダウン規則(scale-down rule)により予想された電子の
個数を示すグラフであり、図２はＭＯＳＦＥＴの経験的
なスケールダウン規則に従う素子信頼度の劣化を示すグ
ラフである。
【０００３】図１に示すように、ＭＯＳＦＥＴの集積化
が進行する場合、現在のスケールダウンの傾向によりチ
ャネル部分にある電子の数が２０１０年には３００個、
２０２０年に至っては３０個程度に減少すると予測され
る。このように、素子の動作に必要な電子の数が少なく
なると、図２に示すように、素子の動作に関与する全体
の電子の個数のうち統計的誤差に該当する電子の個数の
占める割合が次第に大きくなる。これは、素子の動作の
信頼度(reliability)に深刻な影響をもたらすため、必
然的に電子一つを正確に制御可能な新たな素子構造が要
求される。
が進行する場合、現在のスケールダウンの傾向によりチ
ャネル部分にある電子の数が２０１０年には３００個、
２０２０年に至っては３０個程度に減少すると予測され
る。このように、素子の動作に必要な電子の数が少なく
なると、図２に示すように、素子の動作に関与する全体
の電子の個数のうち統計的誤差に該当する電子の個数の
占める割合が次第に大きくなる。これは、素子の動作の
信頼度(reliability)に深刻な影響をもたらすため、必
然的に電子一つを正確に制御可能な新たな素子構造が要
求される。
【０００４】ＭＯＳＦＥＴの集積化のもたらす上記限界
点を克服可能な一つの代案として最近提案されている単
電子トランジスタ(Single Electron Transistor)は、電
子一つを制御することができ、きわめて低い電圧で動作
させることができる。しかしながら、常温で動作させる
ために数〜数十ｎｍのサイズの量子点を所望の位置に再
現性よく形成させるために難技術が要求される。特に、
単電子スイッチを制作するにあたっては、多くの量子点
を高密度に形成させる技術よりは、一つまたは二つの量
子点を所望の位置に所望のサイズに形成する技術が必要
である。したがって、現在のリソグラフィー技術を用い
て制御性(controllability)、再現性(reproducibilit
y)、及び信頼性のある量子点を形成する技術が有用であ
る。現在、半導体工程での最小加工線幅は写真石版術(p
hoto lithography)の場合に０．２μｍの水準に至って
いる。このため、更に微細な線幅のパターンを具現する
べく、電子線直接描画法(E-beam direct writing)技術
を用いるが、この場合には近接効果(proximity effect)
の問題のために所望のサイズのラインおよび空間が得難
い。
点を克服可能な一つの代案として最近提案されている単
電子トランジスタ(Single Electron Transistor)は、電
子一つを制御することができ、きわめて低い電圧で動作
させることができる。しかしながら、常温で動作させる
ために数〜数十ｎｍのサイズの量子点を所望の位置に再
現性よく形成させるために難技術が要求される。特に、
単電子スイッチを制作するにあたっては、多くの量子点
を高密度に形成させる技術よりは、一つまたは二つの量
子点を所望の位置に所望のサイズに形成する技術が必要
である。したがって、現在のリソグラフィー技術を用い
て制御性(controllability)、再現性(reproducibilit
y)、及び信頼性のある量子点を形成する技術が有用であ
る。現在、半導体工程での最小加工線幅は写真石版術(p
hoto lithography)の場合に０．２μｍの水準に至って
いる。このため、更に微細な線幅のパターンを具現する
べく、電子線直接描画法(E-beam direct writing)技術
を用いるが、この場合には近接効果(proximity effect)
の問題のために所望のサイズのラインおよび空間が得難
い。
【０００５】図３は従来の単電子トランジスタの構造を
示す概略的な斜視図であり、図４ａ、図４ｂ、図５ａ、
図５ｂは従来の単電子トランジスタの工程断面図であ
る。単電子トランジスタを制作するにあたって、２つの
トンネル接合(tunnel junction)間で量子点を形成させ
る構造が基本的に使用される。今まで報告された単電子
トランジスタのうち常温動作を実験的に示す例はいくつ
あるが、大方は偶然的効果(例えば、多結晶シリコング
レーニング(polysilicon graining)技術または電子線描
画での不均一性を利用するアイデア等)に依存して量子
点のサイズを小さくしたもので、集積回路の具現側面で
はほとんど実用性がないといえる。
示す概略的な斜視図であり、図４ａ、図４ｂ、図５ａ、
図５ｂは従来の単電子トランジスタの工程断面図であ
る。単電子トランジスタを制作するにあたって、２つの
トンネル接合(tunnel junction)間で量子点を形成させ
る構造が基本的に使用される。今まで報告された単電子
トランジスタのうち常温動作を実験的に示す例はいくつ
あるが、大方は偶然的効果(例えば、多結晶シリコング
レーニング(polysilicon graining)技術または電子線描
画での不均一性を利用するアイデア等)に依存して量子
点のサイズを小さくしたもので、集積回路の具現側面で
はほとんど実用性がないといえる。
【０００６】一方、リソグラフィー技術により再現性を
保障することのできる単電子トランジスタの場合、量子
点を電気的な構造で形成する技術が代表的な例であり、
既に提案されている。
保障することのできる単電子トランジスタの場合、量子
点を電気的な構造で形成する技術が代表的な例であり、
既に提案されている。
【０００７】図３の構造は１９９４年日本で提案された
構造である。従来の単電子トランジスタは、図３及び図
５ｂに示すように、半導体基板１(図３には図示せず）
上に第１ゲート絶縁膜４が形成され、第１ゲート絶縁膜
４上に狭幅の下層ゲート５が形成され、下層ゲート５の
長手方向に沿って半導体基板にｎ型ソース／ドレイン不
純物領域２、３が形成されることにより、ｎＭＯＳＦＥ
Ｔが形成される。そして、ｎＭＯＳＦＥＴの形成された
基板の全面に第２ゲート絶縁膜６が形成され、ソース／
ドレイン不純物領域２、３間における第２ゲート絶縁膜
６上にＵ字状の上層ゲート７が形成される。
構造である。従来の単電子トランジスタは、図３及び図
５ｂに示すように、半導体基板１(図３には図示せず）
上に第１ゲート絶縁膜４が形成され、第１ゲート絶縁膜
４上に狭幅の下層ゲート５が形成され、下層ゲート５の
長手方向に沿って半導体基板にｎ型ソース／ドレイン不
純物領域２、３が形成されることにより、ｎＭＯＳＦＥ
Ｔが形成される。そして、ｎＭＯＳＦＥＴの形成された
基板の全面に第２ゲート絶縁膜６が形成され、ソース／
ドレイン不純物領域２、３間における第２ゲート絶縁膜
６上にＵ字状の上層ゲート７が形成される。
【０００８】このような従来の単電子トランジスタの製
造方法は下記の通りである。図４ａに示すように、半導
体基板１に第１ゲート絶縁膜４用のシリコン酸化膜を形
成し、しきい電圧の調節のためのイオンＢＦ２の注入を
行う。
造方法は下記の通りである。図４ａに示すように、半導
体基板１に第１ゲート絶縁膜４用のシリコン酸化膜を形
成し、しきい電圧の調節のためのイオンＢＦ２の注入を
行う。
【０００９】図４ｂに示すように、第１ゲート絶縁膜４
上に感光膜８を蒸着により形成し、露光及び現像工程を
用いて感光膜８をパターニングしてソース／ドレイン領
域を定義した後、パターニングされた感光膜８をマスク
として用いて半導体基板１にＮ型不純物イオンＰを注入
して、ソース／ドレイン不純物領域２、３を形成する。
上に感光膜８を蒸着により形成し、露光及び現像工程を
用いて感光膜８をパターニングしてソース／ドレイン領
域を定義した後、パターニングされた感光膜８をマスク
として用いて半導体基板１にＮ型不純物イオンＰを注入
して、ソース／ドレイン不純物領域２、３を形成する。
【００１０】図５ａに示すように、感光膜８を取り除
き、全面にポリシリコンを蒸着により形成し、ソース／
ドレイン不純物領域２、３方向にその一部が残るように
ポリシリコンを選択的に取り除いて下層ゲート５を形成
する。そして、下層ゲート５を含む基板の全面に第２ゲ
ート絶縁膜６のシリコン酸化膜を蒸着により形成し、第
２ゲート絶縁膜６上にポリシリコン７ａを蒸着により形
成する。
き、全面にポリシリコンを蒸着により形成し、ソース／
ドレイン不純物領域２、３方向にその一部が残るように
ポリシリコンを選択的に取り除いて下層ゲート５を形成
する。そして、下層ゲート５を含む基板の全面に第２ゲ
ート絶縁膜６のシリコン酸化膜を蒸着により形成し、第
２ゲート絶縁膜６上にポリシリコン７ａを蒸着により形
成する。
【００１１】図５ｂに示すように、ポリシリコン７ａ上
にレジスト(図示せず）を蒸着により形成し、電子線直
接描画及び食刻工程でポリシリコン７ａの一部を選択的
に取り除いて上層ゲート７を形成する。この際、上層ゲ
ート７は、ソース／ドレイン不純物領域２、３間におい
て第２ゲート絶縁膜６上に下層ゲート５に垂直な方向に
２つ形成される。すなわち、２つの上層ゲート７間のチ
ャネル領域に量子点が形成される。従って、２つの上層
ゲート７の間が非常に狭く形成されるべきである。そし
て、２つの上層ゲート７には同じ電圧が印加されるた
め、２つの上層ゲート７の各先端が互いに連結されて図
３に示すようにＵ字状の上層ゲート７が形成される。
にレジスト(図示せず）を蒸着により形成し、電子線直
接描画及び食刻工程でポリシリコン７ａの一部を選択的
に取り除いて上層ゲート７を形成する。この際、上層ゲ
ート７は、ソース／ドレイン不純物領域２、３間におい
て第２ゲート絶縁膜６上に下層ゲート５に垂直な方向に
２つ形成される。すなわち、２つの上層ゲート７間のチ
ャネル領域に量子点が形成される。従って、２つの上層
ゲート７の間が非常に狭く形成されるべきである。そし
て、２つの上層ゲート７には同じ電圧が印加されるた
め、２つの上層ゲート７の各先端が互いに連結されて図
３に示すようにＵ字状の上層ゲート７が形成される。
【００１２】以下、従来の単電子トランジスタの動作を
説明する。下層ゲート５に正の電圧を印加することによ
り、ソース／ドレイン不純物領域２、３間に量子線(qua
ntum wire)に準じる狭いチャネルが形成される。そし
て、上層ゲート７に負の電圧を印加する。このように、
上層ゲート７への負の電圧の印加により、上層ゲート７
の下側の狭いチャネルの中央部位に２つの電位障壁が形
成され、そのチャネル領域には電気的な量子点が形成さ
れる。そして、チャネル領域における単電子トンネリン
グ(Single Electron Tunneling)を制御することによ
り、単電子トランジスタとして動作する。
説明する。下層ゲート５に正の電圧を印加することによ
り、ソース／ドレイン不純物領域２、３間に量子線(qua
ntum wire)に準じる狭いチャネルが形成される。そし
て、上層ゲート７に負の電圧を印加する。このように、
上層ゲート７への負の電圧の印加により、上層ゲート７
の下側の狭いチャネルの中央部位に２つの電位障壁が形
成され、そのチャネル領域には電気的な量子点が形成さ
れる。そして、チャネル領域における単電子トンネリン
グ(Single Electron Tunneling)を制御することによ
り、単電子トランジスタとして動作する。
【００１３】
【発明が解決しようとする課題】上述した従来の単電子
トランジスタの製造方法においては次のような問題点が
あった。
トランジスタの製造方法においては次のような問題点が
あった。
【００１４】図６ａ〜図６ｃは従来の単電子トランジス
タの製造工程で電子線直接描画法で形成した上層ゲート
電極パターンによるＳＥＭである。単電子トンネリング
による電気信号が、熱雑音を克服し、メイン信号である
とみなされるためには、熱エネルギーＫＢＴよりも電子
一つの帯電エネルギー(charging energy)、即ちｑ２／
２Ｃが十分に大きくなければならないという条件があ
る。ここで、ｑは電子の電荷量、Ｃは量子点の静電容量
を意味する。従って、常温での安定的な動作のために量
子点の静電容量の極小化技術が必要であるが、従来技術
では１．２×１０-17Ｆの静電容量が具現されていると
報告されている。これは、下層ゲートに印加される電圧
により単電子トンネリングによる電流の振動周期(oscil
lation period)が１３．８ｍＶ程度になることで求めた
実験的な値である。この場合、具現された上層ゲート間
の間隙は０．１μｍとしており、これは現在の写真石版
技術により制限される。
タの製造工程で電子線直接描画法で形成した上層ゲート
電極パターンによるＳＥＭである。単電子トンネリング
による電気信号が、熱雑音を克服し、メイン信号である
とみなされるためには、熱エネルギーＫＢＴよりも電子
一つの帯電エネルギー(charging energy)、即ちｑ２／
２Ｃが十分に大きくなければならないという条件があ
る。ここで、ｑは電子の電荷量、Ｃは量子点の静電容量
を意味する。従って、常温での安定的な動作のために量
子点の静電容量の極小化技術が必要であるが、従来技術
では１．２×１０-17Ｆの静電容量が具現されていると
報告されている。これは、下層ゲートに印加される電圧
により単電子トンネリングによる電流の振動周期(oscil
lation period)が１３．８ｍＶ程度になることで求めた
実験的な値である。この場合、具現された上層ゲート間
の間隙は０．１μｍとしており、これは現在の写真石版
技術により制限される。
【００１５】ところで、図５ｂの工程において、既存の
電子ビーム石版術に依存する場合、電子線直接描画技術
を用いても、０．１μｍ間隙の２本のラインを再現性よ
く得ることは不可能である。その理由は、電子ビームの
エネルギーが完ぺきな非等方度で伝播されない近接効果
にある。その実験結果は図６ａ〜図６ｃの通りである。
電子ビーム石版術に依存する場合、電子線直接描画技術
を用いても、０．１μｍ間隙の２本のラインを再現性よ
く得ることは不可能である。その理由は、電子ビームの
エネルギーが完ぺきな非等方度で伝播されない近接効果
にある。その実験結果は図６ａ〜図６ｃの通りである。
【００１６】図５ａは上層ゲートのライン幅を０．３３
μｍ、ゲート間の間隙を０．１７８μｍとして電子線直
接描画を行った結果であり、図５ｂは上層ゲートのライ
ン幅を０．３８μｍ、ゲート間の間隙を０．２３μｍと
して電子線直接描画を行った結果であり、図５ｃは上層
ゲートのライン幅を０．２４μｍ、ゲート間の間隙を
０．２１８μｍとして電子線直接描画を行った結果であ
る。
μｍ、ゲート間の間隙を０．１７８μｍとして電子線直
接描画を行った結果であり、図５ｂは上層ゲートのライ
ン幅を０．３８μｍ、ゲート間の間隙を０．２３μｍと
して電子線直接描画を行った結果であり、図５ｃは上層
ゲートのライン幅を０．２４μｍ、ゲート間の間隙を
０．２１８μｍとして電子線直接描画を行った結果であ
る。
【００１７】上記結果からわかるように、電子線直接描
画法による上層ゲートパターンの形成時に、ライン幅及
びライン間隙が０．１μｍに近くなると、近接効果によ
り正確な上層ゲートパターンが形成されない。このた
め、電気的に形成された量子点のサイズを決定する上層
ゲート間の間隙を電子的リソグラフィーの限界よりも小
さくし難く、極低温動作から放れることができない。
画法による上層ゲートパターンの形成時に、ライン幅及
びライン間隙が０．１μｍに近くなると、近接効果によ
り正確な上層ゲートパターンが形成されない。このた
め、電気的に形成された量子点のサイズを決定する上層
ゲート間の間隙を電子的リソグラフィーの限界よりも小
さくし難く、極低温動作から放れることができない。
【００１８】本発明は上記の問題点を解決するためにな
されたものであり、その目的は、電子線リソグラフィー
の限界を越えて一層小さな線幅のライン及び空間を得る
ことにより、電気的に形成した量子点のサイズを数十ｎ
ｍの水準にまで縮小することができる単電子トランジス
タの製造方法を提供することにある。
されたものであり、その目的は、電子線リソグラフィー
の限界を越えて一層小さな線幅のライン及び空間を得る
ことにより、電気的に形成した量子点のサイズを数十ｎ
ｍの水準にまで縮小することができる単電子トランジス
タの製造方法を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達するための
請求項１に記載の発明の単電子トランジスタの製造方法
は、半導体基板上に第１ゲート絶縁膜を形成する工程
と、半導体基板の所定領域に不純物イオンを注入してソ
ース／ドレイン不純物領域を形成する工程と、前記ソー
ス／ドレイン不純物領域間のチャネル領域における第１
絶縁膜上に下層ゲートを形成する工程と、前記下層ゲー
トの形成された基板の全面に第２ゲート絶縁膜及び第３
絶縁膜を順次形成する工程と、前記チャネル領域に垂直
な方向にチャネル領域の上側に配置された第３絶縁膜の
一部を選択的に取り除いて溝を形成する工程と、前記溝
の両側壁に上層ゲートを形成する工程とを備える。
請求項１に記載の発明の単電子トランジスタの製造方法
は、半導体基板上に第１ゲート絶縁膜を形成する工程
と、半導体基板の所定領域に不純物イオンを注入してソ
ース／ドレイン不純物領域を形成する工程と、前記ソー
ス／ドレイン不純物領域間のチャネル領域における第１
絶縁膜上に下層ゲートを形成する工程と、前記下層ゲー
トの形成された基板の全面に第２ゲート絶縁膜及び第３
絶縁膜を順次形成する工程と、前記チャネル領域に垂直
な方向にチャネル領域の上側に配置された第３絶縁膜の
一部を選択的に取り除いて溝を形成する工程と、前記溝
の両側壁に上層ゲートを形成する工程とを備える。
【００２０】請求項２に記載の発明は、電子線直接描画
法を用いて前記第３絶縁膜に溝を形成することを要旨と
する。請求項３に記載の発明は、前記電子線直接描画法
を用いて第３絶縁膜に溝を形成するべく、前記第３絶縁
膜上にＫｒＦレジストを形成して電子線を照射すること
を要旨とする。
法を用いて前記第３絶縁膜に溝を形成することを要旨と
する。請求項３に記載の発明は、前記電子線直接描画法
を用いて第３絶縁膜に溝を形成するべく、前記第３絶縁
膜上にＫｒＦレジストを形成して電子線を照射すること
を要旨とする。
【００２１】
【発明の実施の形態】以下、本発明の一実施形態の単電
子トランジスタの製造方法を添付図面を参照して詳しく
説明する。
子トランジスタの製造方法を添付図面を参照して詳しく
説明する。
【００２２】図７ａ、図７ｂ、図８ａ、図８ｂ、図９は
本発明の一実施形態の単電子トランジスタの工程断面図
である。図７ａに示すように、半導体基板１１上に第１
ゲート絶縁膜１４用のシリコン酸化膜を形成し、しきい
電圧の調節のためのイオンＢＦ２の注入を半導体基板１
１に対して行う。
本発明の一実施形態の単電子トランジスタの工程断面図
である。図７ａに示すように、半導体基板１１上に第１
ゲート絶縁膜１４用のシリコン酸化膜を形成し、しきい
電圧の調節のためのイオンＢＦ２の注入を半導体基板１
１に対して行う。
【００２３】図７ｂに示すように、第１ゲート絶縁膜１
４上に感光膜１８を蒸着により形成し、露光及び現像工
程で感光膜１８をパターニングしてソース／ドレイン領
域を定義した後、パターニングされた感光膜１８をマス
クとして用いて半導体基板１１にＮ型不純物イオンＰを
注入してソース／ドレイン不純物領域１２、１３を形成
する。
４上に感光膜１８を蒸着により形成し、露光及び現像工
程で感光膜１８をパターニングしてソース／ドレイン領
域を定義した後、パターニングされた感光膜１８をマス
クとして用いて半導体基板１１にＮ型不純物イオンＰを
注入してソース／ドレイン不純物領域１２、１３を形成
する。
【００２４】図８ａに示すように、感光膜１８を取り除
き、半導体基板１１の全面にポリシリコンを蒸着により
形成し、その一部がソース／ドレイン不純物領域１２、
１３方向に沿って残るようにポリシリコンを選択的に取
り除いて下層ゲート１５を形成する。そして、下層ゲー
ト１５を含む基板の全面にＴＥＯＳ(Tetra Ethyl Ortho
-Silicate)或いはシリコン酸化膜などを蒸着して第２ゲ
ート絶縁膜１６を形成し、第２ゲート絶縁膜１６上に窒
化膜などの第３絶縁膜１９とポジティブ感光膜２０を順
次蒸着により形成した後、電子線直接描画が施される。
き、半導体基板１１の全面にポリシリコンを蒸着により
形成し、その一部がソース／ドレイン不純物領域１２、
１３方向に沿って残るようにポリシリコンを選択的に取
り除いて下層ゲート１５を形成する。そして、下層ゲー
ト１５を含む基板の全面にＴＥＯＳ(Tetra Ethyl Ortho
-Silicate)或いはシリコン酸化膜などを蒸着して第２ゲ
ート絶縁膜１６を形成し、第２ゲート絶縁膜１６上に窒
化膜などの第３絶縁膜１９とポジティブ感光膜２０を順
次蒸着により形成した後、電子線直接描画が施される。
【００２５】この際、以後工程の第３絶縁膜１９の食刻
時によく耐えるよう、第３絶縁膜１９を形成するに先立
って第２ゲート絶縁膜１６をアニーリングして第２ゲー
ト絶縁膜１６を高密度にする。そして、感光膜２０は、
広く用いられるＰＭＭＡよりも食刻マスクに優れたＫｒ
Ｆ感光膜を用いる。
時によく耐えるよう、第３絶縁膜１９を形成するに先立
って第２ゲート絶縁膜１６をアニーリングして第２ゲー
ト絶縁膜１６を高密度にする。そして、感光膜２０は、
広く用いられるＰＭＭＡよりも食刻マスクに優れたＫｒ
Ｆ感光膜を用いる。
【００２６】図８ｂに示すように、電子線直接描画法及
びプラズマエッチングを用いて上層ゲート形成部分の第
３絶縁膜１９の一部を選択的に取り除いて溝１９ａを形
成した後、全面に上層ゲート形成用のポリシリコン１７
ａを蒸着により形成する。
びプラズマエッチングを用いて上層ゲート形成部分の第
３絶縁膜１９の一部を選択的に取り除いて溝１９ａを形
成した後、全面に上層ゲート形成用のポリシリコン１７
ａを蒸着により形成する。
【００２７】図９に示すように、ポリシリコン１７ａを
異方性食刻して溝１９ａの両側壁に上層ゲート１７を形
成する。この際、上層ゲート１７は下層ゲート１５に垂
直な方向に２つ形成される。
異方性食刻して溝１９ａの両側壁に上層ゲート１７を形
成する。この際、上層ゲート１７は下層ゲート１５に垂
直な方向に２つ形成される。
【００２８】ここで、ポリシリコン１７ａが異方性食刻
された後に、側壁をよく維持し、過度食刻時にもよく耐
えるように、ポリシリコン１７ａにＰＯＣｌ3をドープ
してもよい。
された後に、側壁をよく維持し、過度食刻時にもよく耐
えるように、ポリシリコン１７ａにＰＯＣｌ3をドープ
してもよい。
【００２９】以上説明したように、本実施形態の単電子
トランジスタの製造方法においては次のような効果があ
る。図１０は、本実施形態の単電子トランジスタにおい
て上層ゲート１７の間隙が５０ｎｍの場合、３Ｄ素子の
模擬実験で計算された電位分布図であり、図８は４．２
Ｋの温度での単電子トランジスタにおける単電子のスイ
ッチング電流とゲート電圧との関係を示すグラフであ
り、図９は１００Ｋの温度での単電子トランジスタにお
ける単電子のスイッチング電流とゲート電圧との関係を
示すグラフである。
トランジスタの製造方法においては次のような効果があ
る。図１０は、本実施形態の単電子トランジスタにおい
て上層ゲート１７の間隙が５０ｎｍの場合、３Ｄ素子の
模擬実験で計算された電位分布図であり、図８は４．２
Ｋの温度での単電子トランジスタにおける単電子のスイ
ッチング電流とゲート電圧との関係を示すグラフであ
り、図９は１００Ｋの温度での単電子トランジスタにお
ける単電子のスイッチング電流とゲート電圧との関係を
示すグラフである。
【００３０】５０ｎｍ程度の上層ゲート１７の間隙が素
子に適用される場合、実際に量子点の形成される様子を
予測するために行った３次元模擬実験の結果を図１０に
示す。図１０から明らかなように、単電子トランジスタ
は、上層ゲートの電圧により生じる電界浸透が電気的な
量子点を形成するので、量子点の形成されたパターンの
サイズよりも５０％以上小さくなるという効果が得られ
る。さらに、上層ゲートの間隙が５０ｎｍ以下に具現さ
れる場合にその効果が極大化する。
子に適用される場合、実際に量子点の形成される様子を
予測するために行った３次元模擬実験の結果を図１０に
示す。図１０から明らかなように、単電子トランジスタ
は、上層ゲートの電圧により生じる電界浸透が電気的な
量子点を形成するので、量子点の形成されたパターンの
サイズよりも５０％以上小さくなるという効果が得られ
る。さらに、上層ゲートの間隙が５０ｎｍ以下に具現さ
れる場合にその効果が極大化する。
【００３１】また、本実施形態の単電子トランジスタの
場合、図１１及び図１２からわかるように、ゲート電圧
による電子のスイッチング特性が１００Ｋの温度まで確
実に現れ、スイッチング周期からわかるように量子点と
下層ゲートとの間の静電容量が３．２×１０-18Ｆであ
る。
場合、図１１及び図１２からわかるように、ゲート電圧
による電子のスイッチング特性が１００Ｋの温度まで確
実に現れ、スイッチング周期からわかるように量子点と
下層ゲートとの間の静電容量が３．２×１０-18Ｆであ
る。
【００３２】すなわち、図１１を見ると、本実施形態の
単電子トランジスタは、４．２Ｋの極低温で５０ｍＶ程
度のスイッチング周期を具現しており、これは３．２×
１０ -18Ｆの量子点の静電容量を示す。そして、図１２
を見ると、本実施形態の単電子トランジスタは、１００
Ｋの温度で５０ｍＶ程度のスイッチング周期を具現して
いる。
単電子トランジスタは、４．２Ｋの極低温で５０ｍＶ程
度のスイッチング周期を具現しており、これは３．２×
１０ -18Ｆの量子点の静電容量を示す。そして、図１２
を見ると、本実施形態の単電子トランジスタは、１００
Ｋの温度で５０ｍＶ程度のスイッチング周期を具現して
いる。
【００３３】従来の単電子トランジスタは、４．２Ｋ程
度の極低温のみで素子の動作を行うことに対して、本実
施形態の単電子トランジスタは１００Ｋ程度の温度でも
スイッチング動作を行うのことが分かる。すなわち、側
壁を利用して上層ゲート１７を形成するので、量子点の
サイズを小さくすることができる。
度の極低温のみで素子の動作を行うことに対して、本実
施形態の単電子トランジスタは１００Ｋ程度の温度でも
スイッチング動作を行うのことが分かる。すなわち、側
壁を利用して上層ゲート１７を形成するので、量子点の
サイズを小さくすることができる。
【００３４】
【発明の効果】請求項１に記載の発明によれば、溝の両
側壁に上層ゲートを形成することにより、上層ゲートの
間隙が数十ｎｍにまで狭くすることができ、その結果、
に電子線リソグラフィーの限界を越えて量子点のサイズ
を数十ｎｍの水準まで縮小することができるという優れ
た効果を奏する。
側壁に上層ゲートを形成することにより、上層ゲートの
間隙が数十ｎｍにまで狭くすることができ、その結果、
に電子線リソグラフィーの限界を越えて量子点のサイズ
を数十ｎｍの水準まで縮小することができるという優れ
た効果を奏する。
【００３５】請求項２に記載の発明によれば、電子線直
接描画法を用いて第３絶縁膜に溝を形成することによ
り、数十ｎｍの狭さの上層ゲートを溝の両側壁に形成す
ることができるという優れた効果を奏する。
接描画法を用いて第３絶縁膜に溝を形成することによ
り、数十ｎｍの狭さの上層ゲートを溝の両側壁に形成す
ることができるという優れた効果を奏する。
【００３６】請求項３に記載の発明によれば、第３絶縁
膜上にＫｒＦレジストを形成することにより、食刻マス
ク性を向上させることができという優れた効果を奏す
る。
膜上にＫｒＦレジストを形成することにより、食刻マス
ク性を向上させることができという優れた効果を奏す
る。
【図面の簡単な説明】
【図１】 ＭＯＳＦＥＴの経験的なスケールダウンによ
り予想された電子の個数を示すグラフ。
り予想された電子の個数を示すグラフ。
【図２】 ＭＯＳＦＥＴの経験的なスケールダウン規則
の示す素子信頼度の劣化を示すグラフ。
の示す素子信頼度の劣化を示すグラフ。
【図３】 従来の単電子トランジスタの構造を示す概略
的な斜視図。
的な斜視図。
【図４】 ａ、ｂは従来の単電子トランジスタの工程断
面図。
面図。
【図５】 ａ、ｂは従来の単電子トランジスタの工程断
面図。
面図。
【図６】 ａ〜ｃは、従来の単電子トランジスタの製造
工程で電子線直接描画法で形成した上層ゲート電極パタ
ーンによるＳＥＭ。
工程で電子線直接描画法で形成した上層ゲート電極パタ
ーンによるＳＥＭ。
【図７】 ａ、ｂは、本発明の一実施形態の単電子トラ
ンジスタの工程断面図。
ンジスタの工程断面図。
【図８】 ａ、ｂは、本発明の一実施形態の単電子トラ
ンジスタの工程断面図。
ンジスタの工程断面図。
【図９】 本発明の一実施形態の単電子トランジスタの
工程断面図。
工程断面図。
【図１０】 単電子トランジスタにおいて、上層ゲート
の間隙が５０ｎｍの場合、３Ｄ素子の模擬実験で計算さ
れた電位分布図。
の間隙が５０ｎｍの場合、３Ｄ素子の模擬実験で計算さ
れた電位分布図。
【図１１】 ４．２Ｋの温度での本発明の単電子トラン
ジスタにおける単電子のスイッチング電流とゲート電圧
との関係を示すグラフ。
ジスタにおける単電子のスイッチング電流とゲート電圧
との関係を示すグラフ。
【図１２】 １００Ｋの温度での本発明の単電子トラン
ジスタにおける単電子のスイッチング電流とゲート電圧
との関係を示すグラフ。
ジスタにおける単電子のスイッチング電流とゲート電圧
との関係を示すグラフ。
１１ 半導体基板 １２、１３ ソース／ドレイン不純物領域 １４ 第１ゲート絶縁膜 １５ 下層ゲート １６ 第２ゲート絶縁膜 １７ 上層ゲート １７ａ ポリシリコン １８ 感光膜 １９ 第３絶縁膜 １９ａ 溝 ２０ 感光膜
Claims (3)
- 【請求項１】 半導体基板上に第１ゲート絶縁膜を形成
する工程と、 半導体基板の所定領域に不純物イオンを注入してソース
／ドレイン不純物領域を形成する工程と、 前記ソース／ドレイン不純物領域間のチャネル領域にお
ける第１絶縁膜上に下層ゲートを形成する工程と、 前記下層ゲートの形成された基板の全面に第２ゲート絶
縁膜及び第３絶縁膜を順次形成する工程と、 前記チャネル領域に垂直な方向にチャネル領域の上側に
配置された第３絶縁膜の一部を選択的に取り除いて溝を
形成する工程と、 前記溝の両側壁に上層ゲートを形成する工程とを備える
ことを特徴とする単電子トランジスタの製造方法。 - 【請求項２】 電子線直接描画法を用いて前記第３絶縁
膜に溝を形成することを特徴とする請求項１記載の単電
子トランジスタの製造方法。 - 【請求項３】 前記電子線直接描画法を用いて第３絶縁
膜に溝を形成するべく、前記第３絶縁膜上にＫｒＦレジ
ストを形成して電子線を照射することを特徴とする請求
項２記載の単電子トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR11619/1999 | 1999-04-02 | ||
| KR1019990011619A KR20000065395A (ko) | 1999-04-02 | 1999-04-02 | 단전자 트랜지스터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000307097A true JP2000307097A (ja) | 2000-11-02 |
| JP4405635B2 JP4405635B2 (ja) | 2010-01-27 |
Family
ID=19578658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000049785A Expired - Fee Related JP4405635B2 (ja) | 1999-04-02 | 2000-02-25 | 単電子トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6211013B1 (ja) |
| JP (1) | JP4405635B2 (ja) |
| KR (1) | KR20000065395A (ja) |
| DE (1) | DE10012141A1 (ja) |
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