JPS63142665A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63142665A JPS63142665A JP61288913A JP28891386A JPS63142665A JP S63142665 A JPS63142665 A JP S63142665A JP 61288913 A JP61288913 A JP 61288913A JP 28891386 A JP28891386 A JP 28891386A JP S63142665 A JPS63142665 A JP S63142665A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高集積度の電気的信号蓄積部を有する半導体
装置の製造方法に関する。
装置の製造方法に関する。
（従来の技術）
従来、高集積メモリセルの構造としては、文献、電子材
料、１９８５年６月号９４１〜４６に記載されているよ
うに、トレンチ（溝掘り）型や３次元積み上げ型があっ
た。これらは、集積度向上に伴うセル占有面積の減少に
よりキヤ・ぞシタの容量が減少してしまうことを避ける
ために、Ｓｔ基板に溝を堀シ、等測的に面積が増大した
その溝の内面をキャパシタの容量部（電気的信号蓄積層
）として用いたり、断差の側壁、湾曲による容量増大部
を電気的信号蓄積層利用するものである。
料、１９８５年６月号９４１〜４６に記載されているよ
うに、トレンチ（溝掘り）型や３次元積み上げ型があっ
た。これらは、集積度向上に伴うセル占有面積の減少に
よりキヤ・ぞシタの容量が減少してしまうことを避ける
ために、Ｓｔ基板に溝を堀シ、等測的に面積が増大した
その溝の内面をキャパシタの容量部（電気的信号蓄積層
）として用いたり、断差の側壁、湾曲による容量増大部
を電気的信号蓄積層利用するものである。
（発明が解決しようとする問題点）
しかしながら、この様な従来の電気信号蓄積部を有する
半導体装置では、再現性よく深い溝を堀ることは非常に
難しく、トレンチ型半導体装置においても溝内部は丸み
を有し、深いところでは細くなってしまい、また、積み
上げ型半導体装置においては、その容量増大は機微たる
ものであった。
半導体装置では、再現性よく深い溝を堀ることは非常に
難しく、トレンチ型半導体装置においても溝内部は丸み
を有し、深いところでは細くなってしまい、また、積み
上げ型半導体装置においては、その容量増大は機微たる
ものであった。
この様に、製造上難易度の高いプロセスを有するあるい
は大幅な容量増大が不可能でちゃ、安価なコストで高集
度のメモリセルを製造することができないという問題点
があった。
は大幅な容量増大が不可能でちゃ、安価なコストで高集
度のメモリセルを製造することができないという問題点
があった。
そこで本発明の目的は、容易なプロセスで高集積度、大
容量のメモリセルを製造する方法を提供することにある
。
容量のメモリセルを製造する方法を提供することにある
。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、基板上に所定厚
さ及び形状を有した第１パターン体を形成し、全面に選
択除去可能な第２層を積層し、この第２層を異方性エツ
チング法を用いて垂直エツチングすることによシ前記第
１７＃ターン体の側面にこの第２層の第２パターン体（
側壁）を形成し、前記第１パターン体を選択的に除去し
た後、全面に誘電体層を形成側壁による半導体表面の凹
凸を容量部面積の増大の手段とするものである。
さ及び形状を有した第１パターン体を形成し、全面に選
択除去可能な第２層を積層し、この第２層を異方性エツ
チング法を用いて垂直エツチングすることによシ前記第
１７＃ターン体の側面にこの第２層の第２パターン体（
側壁）を形成し、前記第１パターン体を選択的に除去し
た後、全面に誘電体層を形成側壁による半導体表面の凹
凸を容量部面積の増大の手段とするものである。
（作用）
本発明によれば、以上のように側壁によるパターンニン
グを行うことによシ、微細なツヤターンが容易に得られ
、その凹凸を利用して容量の大きな半導体装置を得るこ
とができる。
グを行うことによシ、微細なツヤターンが容易に得られ
、その凹凸を利用して容量の大きな半導体装置を得るこ
とができる。
（実施例）
第１図（、）〜（ｉ）は、本発明の詳細な説明するため
の電気的信号蓄積層の断面図であり、第２図は第１図（
ｈ）に示した段階における、電気的信号蓄積層の斜視図
であシ、第３図（、）〜（Ｃ）は本発明の他の実施例を
説明するための電気的信号蓄積層の断面図である。以下
、図面に沿って説明する。
の電気的信号蓄積層の断面図であり、第２図は第１図（
ｈ）に示した段階における、電気的信号蓄積層の斜視図
であシ、第３図（、）〜（Ｃ）は本発明の他の実施例を
説明するための電気的信号蓄積層の断面図である。以下
、図面に沿って説明する。
まず、第１図（ａ）に示すように、ＳＬ基板１上に全面
に化学気相成長法（ＣＶＤ法）等の手段を用いシリコン
酸化膜（５ｉ０２ ）を０．４μｍ程度厚さに積層後、
通常に行われているホトリソグラフィ、及びエツチング
を行うことによって、Ｓｉｏ２ノやターン２を形成する
。その後、第１図（ｂ）に示す様に、同様にＣＶＤ法を
用い全面にｐｏｌｙ Ｓｉ膜３を形成する。そしてｐｏ
ｌｙ Ｓｔ膜３の上面よシ反応准イオンエツチング（Ｒ
ＩＥ ）等の異方性エツチングにてｐｏｌｙ Ｓｉ膜３
をエツチングすることにより、第１図（Ｃ）に示すよう
に、ｐｏｌｙ Ｓｉ側壁３０のみを残し、ｐｏｌｙＳｔ
膜３を除去する。その後７ノ酸（ＨＦ ）等で５ｉ０２
”ターン２を除去した後、第１図（ｄ）に示すように再
度ＣＶＴ）法によ、ｊｌ） ５ｉ０２膜４を全面に形成
する１、その後、同様な手順にて異方性エツチングによ
υ第１図（ｅ）に示すようにＳｉｏ２側壁４０の形成第
１図（ｆ）に示すようにｐｏｌｙ Ｓｔ膜５の積層、ｐ
ｏｌｙ Ｓｉ側壁５０の形成を行う。この様にして、所
望の数のｐｏｌｙ Ｓｔ側壁、Ｓ ｉＯ２側壁を形成し
た後、フッ酸等によシＳ １０２側壁４０を除去し、第
１図（ｈ）に示すｐｏｌｙ Ｓｉ側壁３０，５０を形成
する。このｐｏｌｙＳｉ側壁３０．５０とＳｉ基板１に
よる凹凸を、電気的信号蓄積部の表面積増大に用いるの
である。
に化学気相成長法（ＣＶＤ法）等の手段を用いシリコン
酸化膜（５ｉ０２ ）を０．４μｍ程度厚さに積層後、
通常に行われているホトリソグラフィ、及びエツチング
を行うことによって、Ｓｉｏ２ノやターン２を形成する
。その後、第１図（ｂ）に示す様に、同様にＣＶＤ法を
用い全面にｐｏｌｙ Ｓｉ膜３を形成する。そしてｐｏ
ｌｙ Ｓｔ膜３の上面よシ反応准イオンエツチング（Ｒ
ＩＥ ）等の異方性エツチングにてｐｏｌｙ Ｓｉ膜３
をエツチングすることにより、第１図（Ｃ）に示すよう
に、ｐｏｌｙ Ｓｉ側壁３０のみを残し、ｐｏｌｙＳｔ
膜３を除去する。その後７ノ酸（ＨＦ ）等で５ｉ０２
”ターン２を除去した後、第１図（ｄ）に示すように再
度ＣＶＴ）法によ、ｊｌ） ５ｉ０２膜４を全面に形成
する１、その後、同様な手順にて異方性エツチングによ
υ第１図（ｅ）に示すようにＳｉｏ２側壁４０の形成第
１図（ｆ）に示すようにｐｏｌｙ Ｓｔ膜５の積層、ｐ
ｏｌｙ Ｓｉ側壁５０の形成を行う。この様にして、所
望の数のｐｏｌｙ Ｓｔ側壁、Ｓ ｉＯ２側壁を形成し
た後、フッ酸等によシＳ １０２側壁４０を除去し、第
１図（ｈ）に示すｐｏｌｙ Ｓｉ側壁３０，５０を形成
する。このｐｏｌｙＳｉ側壁３０．５０とＳｉ基板１に
よる凹凸を、電気的信号蓄積部の表面積増大に用いるの
である。
次に、第１図（ｌに示すように、Ｓｉ基板１、ｐｏｌｙ
Ｓｔ側壁３０，５０上全面にキャパシタの誘電体層６を
まず形成する。この誘電体層は例えば、熱酸化によるＳ
ｉＯ２膜、ＣＶＤ法によるＳｉＯ□膜又は５ｔ３Ｎａ
膜又はこれらの２種以上の組み合わせによる積層膜、又
は、該膜成膜後、Ｎ２．Ｈ２０□ガスのいずれかの組合
せによる雰囲気で熱処理を行ったもの、もしくは、特に
材質を示さないが誘電体となシ得るもので所望の容量値
が得られるものであればさしつかえない。次に、キャパ
シタの一方の電極７を、例えば低抵抗のｎ”ｐｏｌｙ
Ｓｔ 、金属等で形成する。ここで、電極７に対する一
方の電極としては、ｐｏｌｙ Ｓｉ側壁３０．５０のみ
用いる方法、又はｐｏｌｙ Ｓｉ側壁３０．５０と、Ｓ
ｉ基板１との両方を用いる方法が考えられ、それに応じ
てこれらｐｏｌｙ Ｓｉ側壁３０ 、５０ 、 Ｓｉ基
板１を低抵抗化する必要がある。その方法としては、誘
電体層６の形成前又は後において、インプラ又は熱拡散
等でＰ 、 Ａｓ等の不純物をｐｏｌｙ Ｓｉ ｆｉＪ
壁３０，５０゜Ｓｉ基板１へ導入するもの、予めＳｉ基
板１にＰ 、 Ａｓ等を導入しておき、Ｐ 、 Ａｓ等
を含んだｐｏｌｙ Ｓｉ側壁３０．５０を形成する方法
等可能である。
Ｓｔ側壁３０，５０上全面にキャパシタの誘電体層６を
まず形成する。この誘電体層は例えば、熱酸化によるＳ
ｉＯ２膜、ＣＶＤ法によるＳｉＯ□膜又は５ｔ３Ｎａ
膜又はこれらの２種以上の組み合わせによる積層膜、又
は、該膜成膜後、Ｎ２．Ｈ２０□ガスのいずれかの組合
せによる雰囲気で熱処理を行ったもの、もしくは、特に
材質を示さないが誘電体となシ得るもので所望の容量値
が得られるものであればさしつかえない。次に、キャパ
シタの一方の電極７を、例えば低抵抗のｎ”ｐｏｌｙ
Ｓｔ 、金属等で形成する。ここで、電極７に対する一
方の電極としては、ｐｏｌｙ Ｓｉ側壁３０．５０のみ
用いる方法、又はｐｏｌｙ Ｓｉ側壁３０．５０と、Ｓ
ｉ基板１との両方を用いる方法が考えられ、それに応じ
てこれらｐｏｌｙ Ｓｉ側壁３０ 、５０ 、 Ｓｉ基
板１を低抵抗化する必要がある。その方法としては、誘
電体層６の形成前又は後において、インプラ又は熱拡散
等でＰ 、 Ａｓ等の不純物をｐｏｌｙ Ｓｉ ｆｉＪ
壁３０，５０゜Ｓｉ基板１へ導入するもの、予めＳｉ基
板１にＰ 、 Ａｓ等を導入しておき、Ｐ 、 Ａｓ等
を含んだｐｏｌｙ Ｓｉ側壁３０．５０を形成する方法
等可能である。
以上は、一方の電極として８１基板１、ｐｏｌｙ Ｓｉ
側壁３０．５０を用いたが、これらを、少なくとも金属
を含む基板の上に少なくとも金属を含む材質による側壁
を形成する構造としても、又は、前述とこの方法の組合
せでも全く前述と同様のプロセスが可能であり、同様の
効果を有することができる。
側壁３０．５０を用いたが、これらを、少なくとも金属
を含む基板の上に少なくとも金属を含む材質による側壁
を形成する構造としても、又は、前述とこの方法の組合
せでも全く前述と同様のプロセスが可能であり、同様の
効果を有することができる。
次に、第１図（ｈ）で示した段階における立体的イメー
ジの例を第２図（斜視図）・疋示す。第２図Ａ −Ａ’
での断面が第１図（ｈ）に相当するものであシ、第２図
５−１．５−２がそれぞれ第１図（ｈ）の内側のｐｏｌ
ｙ Ｓｉ側壁５θ、外側のｐｏｌｙ Ｓｉ側壁５０に対
応し、３−１がｐｏｌｙ Ｓｉ側壁３０に対応している
。
ジの例を第２図（斜視図）・疋示す。第２図Ａ −Ａ’
での断面が第１図（ｈ）に相当するものであシ、第２図
５−１．５−２がそれぞれ第１図（ｈ）の内側のｐｏｌ
ｙ Ｓｉ側壁５θ、外側のｐｏｌｙ Ｓｉ側壁５０に対
応し、３−１がｐｏｌｙ Ｓｉ側壁３０に対応している
。
尚、実施例では基板１として平面を考えたが、前記実施
例において、第３図（ａ）に示すように、ｐｏｌｙ Ｓ
ｉ側壁３０．５０を形成した後、第３図（ｂ）に示すよ
うにｐｏｌｙ Ｓｉ側壁３０，５０をマスクとしてＳｉ
基板１を異方的にエツチングし、次に第３図（ｃ）に示
すように表面に誘電体層６を形成することにより、さら
に電気的信号蓄積部表面積を増大させることができる。
例において、第３図（ａ）に示すように、ｐｏｌｙ Ｓ
ｉ側壁３０．５０を形成した後、第３図（ｂ）に示すよ
うにｐｏｌｙ Ｓｉ側壁３０，５０をマスクとしてＳｉ
基板１を異方的にエツチングし、次に第３図（ｃ）に示
すように表面に誘電体層６を形成することにより、さら
に電気的信号蓄積部表面積を増大させることができる。
以上のように、本発明の実施例によれば、従来の技術的
に難易度の高いトレンチ構造や、あま多容量の増大が期
待できない積み上げ方式によるメモリキャ・ぐシタの欠
点を解決できる。
に難易度の高いトレンチ構造や、あま多容量の増大が期
待できない積み上げ方式によるメモリキャ・ぐシタの欠
点を解決できる。
すなわち、側壁によるパターニングを行うことにより、
従来のホトリソ手法では全く不可能であった（１２μｍ
幅程度の小さなパターンが容易に得られることによシ、
その側壁による凹凸を利用し容量の増大した電気的信号
蓄積層を得ることができるのである。
従来のホトリソ手法では全く不可能であった（１２μｍ
幅程度の小さなパターンが容易に得られることによシ、
その側壁による凹凸を利用し容量の増大した電気的信号
蓄積層を得ることができるのである。
例えばキヤ／Ｊシタ（電気的信号蓄積層）面内全域に本
手法を用いて側壁による凹凸を作れば、側壁の高さと幅
を等しくしても表面積は約２倍にな多容量も約２倍にな
る。さらに高さを高くすれば容量は、よシ大きくなシ、
実験で高さが０４μｍで幅０．２５μｍが得らｎでおシ
、この場合は約２，６倍の容量になる。これら高さ、幅
の関係は、成膜時、エツチング時の条件によるものであ
シ、こｎらの条件によってよ多容量の増大し次電気的信
号蓄積層を得ることも可能である。また第３図で示した
方法を用いれば、従来トレンチ構造で深く堀っていた深
さまで堀らなくても、よシ大きな容量の増大が可能であ
る。
手法を用いて側壁による凹凸を作れば、側壁の高さと幅
を等しくしても表面積は約２倍にな多容量も約２倍にな
る。さらに高さを高くすれば容量は、よシ大きくなシ、
実験で高さが０４μｍで幅０．２５μｍが得らｎでおシ
、この場合は約２，６倍の容量になる。これら高さ、幅
の関係は、成膜時、エツチング時の条件によるものであ
シ、こｎらの条件によってよ多容量の増大し次電気的信
号蓄積層を得ることも可能である。また第３図で示した
方法を用いれば、従来トレンチ構造で深く堀っていた深
さまで堀らなくても、よシ大きな容量の増大が可能であ
る。
（発明の効果）
以上詳細に説明したように本発明によれば、側壁による
・ぐターンニングを行うことによシ、微細なパターンを
容易に得ることができ、その凹凸を利用して電気的信号
蓄積層を形成しているので、高集積度、大容量の半導体
装置を得ることができる。
・ぐターンニングを行うことによシ、微細なパターンを
容易に得ることができ、その凹凸を利用して電気的信号
蓄積層を形成しているので、高集積度、大容量の半導体
装置を得ることができる。
第１図（ａ）〜（ｉ）は、本発明の詳細な説明するため
の電気的信号蓄積層の断面図、第２図は第１図（ｈ）に
示した段階における電気的信号蓄積層の断面図、第３図
（ａ）〜（ｃ）は本発明の他の実施例を説明するための
電気的信号蓄積層の断面図である。 １・・・Ｓｉ基板、２・・・ＳｉＯ。ノぐターン、３・
・・ｐｏｌｙＳｉ膜、４ ・” ５１０２膜、５− ｐ
ｏｌｙ Ｓｔ膜、６・・・誘電体層、７・・・電’ＦＭ
、３０・・・ｐｏｌｙ Ｓｉ側壁、４０・・・５ｔ０２
側壁、５０−ｐｏｌｙ Ｓｉ側壁。 特許出願人 沖電気工業株式会社 電り（イ： 号 蕃 ７１層 。注１ Σ２１ （ス
ε方大ヒイ列 ）第１図 電り【イ８）葛 ７ｔ４．断 面 π］ （叉方セ仔’
３）５−１ ＋ Ｐｏ１ｙ Ｓｉ イｌｉ ｘ１電気菖
ｌト矯−斜Ｐｌ凹０９洗イ列） 第２図 １（虹気イｇ ”ｔ ｉ Ｊ’ｆｊ４１！ＩＴｋ ｍ
（Ｘ 方＼シ イク１」）第３図 手続補正書（自利 １、事件の表示 昭和６１年特 許 願第２８８９１３号２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出 願 人住 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号４
、代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号６、補正の内容 （１）明細書第３頁第１１行目に「形成側壁に」とある
のを 「形成することを特徴とし、側壁に」と補正する。 （２）同書第５頁第１行目Ｋ「形成第１図」とあるのを 「形成した後第１図」と補正する。 （３）同書同頁第３行目に「形成を行う。」とあるのを 「形成（第１図（ｇ））を行う。」と補正する。
の電気的信号蓄積層の断面図、第２図は第１図（ｈ）に
示した段階における電気的信号蓄積層の断面図、第３図
（ａ）〜（ｃ）は本発明の他の実施例を説明するための
電気的信号蓄積層の断面図である。 １・・・Ｓｉ基板、２・・・ＳｉＯ。ノぐターン、３・
・・ｐｏｌｙＳｉ膜、４ ・” ５１０２膜、５− ｐ
ｏｌｙ Ｓｔ膜、６・・・誘電体層、７・・・電’ＦＭ
、３０・・・ｐｏｌｙ Ｓｉ側壁、４０・・・５ｔ０２
側壁、５０−ｐｏｌｙ Ｓｉ側壁。 特許出願人 沖電気工業株式会社 電り（イ： 号 蕃 ７１層 。注１ Σ２１ （ス
ε方大ヒイ列 ）第１図 電り【イ８）葛 ７ｔ４．断 面 π］ （叉方セ仔’
３）５−１ ＋ Ｐｏ１ｙ Ｓｉ イｌｉ ｘ１電気菖
ｌト矯−斜Ｐｌ凹０９洗イ列） 第２図 １（虹気イｇ ”ｔ ｉ Ｊ’ｆｊ４１！ＩＴｋ ｍ
（Ｘ 方＼シ イク１」）第３図 手続補正書（自利 １、事件の表示 昭和６１年特 許 願第２８８９１３号２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出 願 人住 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号４
、代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号６、補正の内容 （１）明細書第３頁第１１行目に「形成側壁に」とある
のを 「形成することを特徴とし、側壁に」と補正する。 （２）同書第５頁第１行目Ｋ「形成第１図」とあるのを 「形成した後第１図」と補正する。 （３）同書同頁第３行目に「形成を行う。」とあるのを 「形成（第１図（ｇ））を行う。」と補正する。
Claims (1)
- 【特許請求の範囲】 基板上に所定厚さ及び形状を有した第１パターン体を
形成する工程と、 全面に選択除去可能な第２層を積層する工程と、該第２
層を異方性エッチング法を用いて垂直エッチングするこ
とにより前記第１パターン体の側面に該第２層の第２パ
ターン体を形成する工程と、前記第１パターン体を選択
的に除去する工程と、しかる後、全面に誘電体層を形成
する工程とを備えてなることを特徴とする半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288913A JPS63142665A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
| JP5061960A JP2500288B2 (ja) | 1986-12-05 | 1993-03-22 | 半導体装置の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288913A JPS63142665A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
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-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63221659A (ja) * | 1987-03-10 | 1988-09-14 | Nec Kyushu Ltd | 半導体記憶装置 |
| JPS6474752A (en) * | 1987-09-17 | 1989-03-20 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Also Published As
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