JP2500288B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2500288B2 JP2500288B2 JP5061960A JP6196093A JP2500288B2 JP 2500288 B2 JP2500288 B2 JP 2500288B2 JP 5061960 A JP5061960 A JP 5061960A JP 6196093 A JP6196093 A JP 6196093A JP 2500288 B2 JP2500288 B2 JP 2500288B2
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Description
【０００１】
【産業上の利用分野】本発明は、高集積度の電気的信号
蓄積部を有する半導体装置の製造方法に関する。
蓄積部を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、高集積メモリセルの構造として
は、文献「電子材料、１９８５年６月号、４１〜４６
頁」に記載されているように、トレンチ（溝掘り）型や
３次元積み上げ型があった。これらは、集積度向上に伴
うセル占有面積の減少によってキャパシタの容量が減少
することを避けるために、Ｓｉ基板に溝を掘り、等価的
に面積が増大したその溝の内面をキャパシタの容量部
（電気的信号蓄積層）として用いたり、段差の側壁、湾
曲による容量増大部を電気的信号蓄積層に利用するもの
である。
は、文献「電子材料、１９８５年６月号、４１〜４６
頁」に記載されているように、トレンチ（溝掘り）型や
３次元積み上げ型があった。これらは、集積度向上に伴
うセル占有面積の減少によってキャパシタの容量が減少
することを避けるために、Ｓｉ基板に溝を掘り、等価的
に面積が増大したその溝の内面をキャパシタの容量部
（電気的信号蓄積層）として用いたり、段差の側壁、湾
曲による容量増大部を電気的信号蓄積層に利用するもの
である。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の電気的信号蓄積部を有する半導体装置では、
再現性よく深い溝を掘ることは非常に難しく、トレンチ
型半導体装置においても溝内部は丸みを有し、深いとこ
ろでは細くなってしまう。また、積み上げ型半導体装置
においては、その容量増大は微々たるものである。この
ように、従来の技術は製造上難易度の高いプロセスを有
する、あるいは大幅な容量増大が期待できないという問
題があった。本発明の目的は、簡易なプロセスで高集
積、大容量の半導体装置を製造する方法を提供すること
にある。
うな従来の電気的信号蓄積部を有する半導体装置では、
再現性よく深い溝を掘ることは非常に難しく、トレンチ
型半導体装置においても溝内部は丸みを有し、深いとこ
ろでは細くなってしまう。また、積み上げ型半導体装置
においては、その容量増大は微々たるものである。この
ように、従来の技術は製造上難易度の高いプロセスを有
する、あるいは大幅な容量増大が期待できないという問
題があった。本発明の目的は、簡易なプロセスで高集
積、大容量の半導体装置を製造する方法を提供すること
にある。
【０００４】
【課題を解決するための手段】本発明は、上記問題点を
解決するために、基板上に第１層の基礎パターンを形成
する第１工程と、全面に半絶縁性または導電性の第２層
を形成する第２工程と、前記第２層を異方性エッチング
法を用いて垂直エッチングすることにより、前記基礎パ
ターンの側面に前記第２層の電極パターンを形成する第
３工程と、前記基礎パターンを除去する第４工程と、全
面にスペースパターンを形成するための第３層を積層す
る第５工程と、前記第３層を異方性エッチング法を用い
て垂直エッチングすることにより、前記電極パターンの
両側面に前記第３層のスペースパターンを形成する第６
工程と、前記第６工程に続いて、全面に半絶縁性または
導電性の第４層を積層する第７工程と、前記第４層を異
方性エッチング法を用いて垂直エッチングすることによ
り、前記スペースパターンの側面に、前記第２層の電極
パターンを中心として対をなす前記第４層の電極パター
ンを形成する第８工程と、前記スペースパターンを除去
する第９工程と、全面にキャパシタの誘電体層を形成す
る第１０工程と、前記誘電体層上に前記キャパシタの一
方の電極を形成する第１１工程とを有し、前記第５工程
から第８工程を１回またはそれ以上繰り返すことを特徴
とする。
解決するために、基板上に第１層の基礎パターンを形成
する第１工程と、全面に半絶縁性または導電性の第２層
を形成する第２工程と、前記第２層を異方性エッチング
法を用いて垂直エッチングすることにより、前記基礎パ
ターンの側面に前記第２層の電極パターンを形成する第
３工程と、前記基礎パターンを除去する第４工程と、全
面にスペースパターンを形成するための第３層を積層す
る第５工程と、前記第３層を異方性エッチング法を用い
て垂直エッチングすることにより、前記電極パターンの
両側面に前記第３層のスペースパターンを形成する第６
工程と、前記第６工程に続いて、全面に半絶縁性または
導電性の第４層を積層する第７工程と、前記第４層を異
方性エッチング法を用いて垂直エッチングすることによ
り、前記スペースパターンの側面に、前記第２層の電極
パターンを中心として対をなす前記第４層の電極パター
ンを形成する第８工程と、前記スペースパターンを除去
する第９工程と、全面にキャパシタの誘電体層を形成す
る第１０工程と、前記誘電体層上に前記キャパシタの一
方の電極を形成する第１１工程とを有し、前記第５工程
から第８工程を１回またはそれ以上繰り返すことを特徴
とする。
【０００５】
【作用】本発明によれば、基礎パターンの側面に最初の
電極パターン（側壁）が形成され、この最初の電極パタ
ーンを中心として、対をなす電極パターン（側壁）が繰
り返し形成される。
電極パターン（側壁）が形成され、この最初の電極パタ
ーンを中心として、対をなす電極パターン（側壁）が繰
り返し形成される。
【０００６】
【実施例】図１は本発明の第１の実施例の示す工程断面
図である。まず、図１（ａ）に示すように、Ｓｉ基板１
上に全面に化学気相成長法（ＣＶＤ法）等の手段を用い
て、シリコン酸化膜（ＳｉＯ2）を０．４μｍ程度の厚
さに積層する。そして、通常行われているホトリソグラ
フィおよびエッチングにより基礎パターンとしてのＳｉ
Ｏ2パターン２を形成する。その後、図１（ｂ）に示す
ように、ＣＶＤ法等の手段を用いて全面にｐｏｌｙ Ｓ
ｉ膜３を形成する。
図である。まず、図１（ａ）に示すように、Ｓｉ基板１
上に全面に化学気相成長法（ＣＶＤ法）等の手段を用い
て、シリコン酸化膜（ＳｉＯ2）を０．４μｍ程度の厚
さに積層する。そして、通常行われているホトリソグラ
フィおよびエッチングにより基礎パターンとしてのＳｉ
Ｏ2パターン２を形成する。その後、図１（ｂ）に示す
ように、ＣＶＤ法等の手段を用いて全面にｐｏｌｙ Ｓ
ｉ膜３を形成する。
【０００７】次に、図１（ｃ）に示すように、ｐｏｌｙ
Ｓｉ膜３の上面より、反応性イオンエッチング（ＲＩ
Ｅ）等の異方性エッチングを用いて、ｐｏｌｙ Ｓｉ膜
３をエッチングする。これにより、ＳｉＯ2パターン２
の側面にのみｐｏｌｙ Ｓｉ膜が残り、ｐｏｌｙ Ｓｉ
側壁３０が形成される。
Ｓｉ膜３の上面より、反応性イオンエッチング（ＲＩ
Ｅ）等の異方性エッチングを用いて、ｐｏｌｙ Ｓｉ膜
３をエッチングする。これにより、ＳｉＯ2パターン２
の側面にのみｐｏｌｙ Ｓｉ膜が残り、ｐｏｌｙ Ｓｉ
側壁３０が形成される。
【０００８】次に、図１（ｄ）に示すように、フッ酸
（ＨＦ）等を用いて基礎パターンであるＳｉＯ2パター
ン２を除去する。これにより、Ｓｉ基板１上に電極パタ
ーンであるｐｏｌｙ Ｓｉ側壁３０が形成される。この
ｐｏｌｙ Ｓｉ側壁３０とＳｉ基板１による凹凸を、電
気的信号蓄積部の表面積増大に用いるのである。
（ＨＦ）等を用いて基礎パターンであるＳｉＯ2パター
ン２を除去する。これにより、Ｓｉ基板１上に電極パタ
ーンであるｐｏｌｙ Ｓｉ側壁３０が形成される。この
ｐｏｌｙ Ｓｉ側壁３０とＳｉ基板１による凹凸を、電
気的信号蓄積部の表面積増大に用いるのである。
【０００９】次に、図１（ｅ）に示すように、Ｓｉ基板
１およびｐｏｌｙ Ｓｉ側壁３０の上に、全面にキャパ
シタの誘電体層６を形成する。誘電体層６は、例えば熱
酸化によるＳｉＯ２膜、ＣＶＤによるＳｉＯ2膜または
Ｓｉ3Ｎ4膜、あるいは、これらを組み合わせた積層膜で
もよい。また、誘電体となり得る材質で、所望の容量値
が得られるものであればよい。
１およびｐｏｌｙ Ｓｉ側壁３０の上に、全面にキャパ
シタの誘電体層６を形成する。誘電体層６は、例えば熱
酸化によるＳｉＯ２膜、ＣＶＤによるＳｉＯ2膜または
Ｓｉ3Ｎ4膜、あるいは、これらを組み合わせた積層膜で
もよい。また、誘電体となり得る材質で、所望の容量値
が得られるものであればよい。
【００１０】この誘電体層６の上にキャパシタの一方の
電極７を、例えば低抵抗のｎ+ｐｏｌｙ Ｓｉや金属等
で形成する。ここで、電極７に対するもう一方の電極と
しては、ｐｏｌｙ Ｓｉ側壁３０のみ用いる方法、ある
いはｐｏｌｙ Ｓｉ側壁３０とＳｉ基板１との両方を用
いる方法が考えられる。そして、それに応じてｐｏｌｙ
Ｓｉ側壁３０、Ｓｉ基板１を低抵抗化する必要があ
る。その方法としては、例えば、誘電体層６の形成前ま
たは形成後に、インプラや熱拡散等でＰ、Ａｓ等の不純
物を導入する。また、予め基板１に不純物を導入してお
き、この基板１上に不純物を含んだｐｏｌｙ Ｓｉ側壁
３０を形成するようにしてもよい。
電極７を、例えば低抵抗のｎ+ｐｏｌｙ Ｓｉや金属等
で形成する。ここで、電極７に対するもう一方の電極と
しては、ｐｏｌｙ Ｓｉ側壁３０のみ用いる方法、ある
いはｐｏｌｙ Ｓｉ側壁３０とＳｉ基板１との両方を用
いる方法が考えられる。そして、それに応じてｐｏｌｙ
Ｓｉ側壁３０、Ｓｉ基板１を低抵抗化する必要があ
る。その方法としては、例えば、誘電体層６の形成前ま
たは形成後に、インプラや熱拡散等でＰ、Ａｓ等の不純
物を導入する。また、予め基板１に不純物を導入してお
き、この基板１上に不純物を含んだｐｏｌｙ Ｓｉ側壁
３０を形成するようにしてもよい。
【００１１】一方の電極としてＳｉ基板１、ｐｏｌｙ
Ｓｉ側壁３０を用いたが、これらを金属を含む基板の上
に金属を含む材質からなる側壁を形成する構造として
も、同様のプロセスが可能であり同様の効果が期待でき
る。また、以上述べた材料の種々の組み合わせでも同様
である。
Ｓｉ側壁３０を用いたが、これらを金属を含む基板の上
に金属を含む材質からなる側壁を形成する構造として
も、同様のプロセスが可能であり同様の効果が期待でき
る。また、以上述べた材料の種々の組み合わせでも同様
である。
【００１２】図２は本発明の第２の実施例を示す工程断
面図である。第２の実施例の工程は、第１の実施例と途
中まで（図１（ａ）〜（ｃ））同じである。まず、第１
の実施例と同様に、図１（ａ）〜（ｃ）までの工程を経
て、Ｓｉ基板上にｐｏｌｙ Ｓｉ側壁３０を形成する。
面図である。第２の実施例の工程は、第１の実施例と途
中まで（図１（ａ）〜（ｃ））同じである。まず、第１
の実施例と同様に、図１（ａ）〜（ｃ）までの工程を経
て、Ｓｉ基板上にｐｏｌｙ Ｓｉ側壁３０を形成する。
【００１３】次に、図２（ａ）に示すように、例えばＣ
ＶＤ法によりＳｉＯ2膜４を全面に形成する。その後、
図２（ｂ）に示すように、異方性エッチングによりＳｉ
Ｏ2膜４をエッチングして、ｐｏｌｙ Ｓｉ側壁３０の
側面にスペースパターンとしてのＳｉＯ２側壁４０を形
成する。
ＶＤ法によりＳｉＯ2膜４を全面に形成する。その後、
図２（ｂ）に示すように、異方性エッチングによりＳｉ
Ｏ2膜４をエッチングして、ｐｏｌｙ Ｓｉ側壁３０の
側面にスペースパターンとしてのＳｉＯ２側壁４０を形
成する。
【００１４】次に、図２（ｃ）に示すように、全面にｐ
ｏｌｙ Ｓｉ膜５を積層する。その後、図２（ｄ）に示
すように、異方性エッチングによりｐｏｌｙ Ｓｉ膜５
をエッチングして、ＳｉＯ2側壁４０の側面にｐｏｌｙ
Ｓｉ側壁５０を形成する。このようにして、所望の数
のｐｏｌｙ Ｓｉ側壁とＳｉＯ2側壁を形成する。
ｏｌｙ Ｓｉ膜５を積層する。その後、図２（ｄ）に示
すように、異方性エッチングによりｐｏｌｙ Ｓｉ膜５
をエッチングして、ＳｉＯ2側壁４０の側面にｐｏｌｙ
Ｓｉ側壁５０を形成する。このようにして、所望の数
のｐｏｌｙ Ｓｉ側壁とＳｉＯ2側壁を形成する。
【００１５】次に、図２（ｅ）に示すように、フッ酸等
によりスペースパターンであるＳｉＯ2側壁４０を除去
する。これにより、Ｓｉ基板１上に電極パターンである
ｐｏｌｙ Ｓｉ側壁３０，５０が形成される。このｐｏ
ｌｙ Ｓｉ側壁３０，５０とＳｉ基板１による凹凸を、
電気的信号蓄積部の表面積増大に用いるのである。
によりスペースパターンであるＳｉＯ2側壁４０を除去
する。これにより、Ｓｉ基板１上に電極パターンである
ｐｏｌｙ Ｓｉ側壁３０，５０が形成される。このｐｏ
ｌｙ Ｓｉ側壁３０，５０とＳｉ基板１による凹凸を、
電気的信号蓄積部の表面積増大に用いるのである。
【００１６】次に、図２（ｆ）に示すように、Ｓｉ基板
１、ｐｏｌｙ Ｓｉ側壁３０，５０の上に全面にキャパ
シタの誘電体層６を形成する。この誘電体層６の上にキ
ャパシタの一方の電極７を、例えば低抵抗のｎ＋ｐｏｌ
ｙ Ｓｉや金属等で形成する。ここで、電極７に対する
もう一方の電極としては、ｐｏｌｙ Ｓｉ側壁３０，５
０のみ用いる方法、あるいはｐｏｌｙ Ｓｉ側壁３０，
５０とＳｉ基板１との両方を用いる方法が考えられる。
そして、それに応じてｐｏｌｙ Ｓｉ側壁３０，５０、
Ｓｉ基板１を低抵抗化する必要がある。
１、ｐｏｌｙ Ｓｉ側壁３０，５０の上に全面にキャパ
シタの誘電体層６を形成する。この誘電体層６の上にキ
ャパシタの一方の電極７を、例えば低抵抗のｎ＋ｐｏｌ
ｙ Ｓｉや金属等で形成する。ここで、電極７に対する
もう一方の電極としては、ｐｏｌｙ Ｓｉ側壁３０，５
０のみ用いる方法、あるいはｐｏｌｙ Ｓｉ側壁３０，
５０とＳｉ基板１との両方を用いる方法が考えられる。
そして、それに応じてｐｏｌｙ Ｓｉ側壁３０，５０、
Ｓｉ基板１を低抵抗化する必要がある。
【００１７】図３は、第２の実施例において形成された
ｐｏｌｙ Ｓｉ側壁を示す斜視図である。図３のＡ−Ａ
に沿った断面が図２（ｅ）に相当する。図３において、
ｐｏｌｙ Ｓｉ側壁５−１，５−２が図２（ｅ）の側壁
５０に対応し、ｐｏｌｙ Ｓｉ側壁３−１が側壁３０に
対応する。
ｐｏｌｙ Ｓｉ側壁を示す斜視図である。図３のＡ−Ａ
に沿った断面が図２（ｅ）に相当する。図３において、
ｐｏｌｙ Ｓｉ側壁５−１，５−２が図２（ｅ）の側壁
５０に対応し、ｐｏｌｙ Ｓｉ側壁３−１が側壁３０に
対応する。
【００１８】以上のように、本発明の実施例によれば、
従来の技術的に難易度の高いトレンチ構造や、あまり容
量の増大が期待できない積み上げ方式によるメモリキャ
パシタの欠点を解決することができる。すなわち、側壁
によるパターニングを行うことにより、従来のホトリソ
手法では不可能な０．２μｍ幅程度の微細なパターンを
容易に得ることができる。これにより、その側壁による
凹凸を利用して、電気的信号蓄積部の容量を増大させる
ことができる。
従来の技術的に難易度の高いトレンチ構造や、あまり容
量の増大が期待できない積み上げ方式によるメモリキャ
パシタの欠点を解決することができる。すなわち、側壁
によるパターニングを行うことにより、従来のホトリソ
手法では不可能な０．２μｍ幅程度の微細なパターンを
容易に得ることができる。これにより、その側壁による
凹凸を利用して、電気的信号蓄積部の容量を増大させる
ことができる。
【００１９】例えば、キャパシタ（電気的信号蓄積部）
面内全域に本手法を用いて側壁による凹凸を作れば、側
壁の高さと幅を等しくしても表面積は約２倍になり、容
量も２倍になる。さらに高くすれば容量はより大きくな
る。実験では高さが０．４μｍで幅０．２５μｍが得ら
れており、この場合は約２．６倍の容量になる。側壁の
高さと幅の関係は成膜やエッチングの条件によるので、
これらの条件により、さらに容量の大きな電気的信号蓄
積部を得ることができる。
面内全域に本手法を用いて側壁による凹凸を作れば、側
壁の高さと幅を等しくしても表面積は約２倍になり、容
量も２倍になる。さらに高くすれば容量はより大きくな
る。実験では高さが０．４μｍで幅０．２５μｍが得ら
れており、この場合は約２．６倍の容量になる。側壁の
高さと幅の関係は成膜やエッチングの条件によるので、
これらの条件により、さらに容量の大きな電気的信号蓄
積部を得ることができる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
基礎パターンの側面に最初の電極パターン（側壁）が形
成され、この最初の電極パターンを中心として、対をな
す電極パターン（側壁）が繰り返し形成される。これに
より、キャパシタの一方の電極パターンとして、同一幅
のパターンを、簡便な方法で、所望する数だけ形成する
ことができる。
基礎パターンの側面に最初の電極パターン（側壁）が形
成され、この最初の電極パターンを中心として、対をな
す電極パターン（側壁）が繰り返し形成される。これに
より、キャパシタの一方の電極パターンとして、同一幅
のパターンを、簡便な方法で、所望する数だけ形成する
ことができる。
【図１】本発明の第１の実施例を示す工程断面図であ
る。
る。
【図２】本発明の第２の実施例を示す工程断面図であ
る。
る。
【図３】第２に実施例で形成されたｐｏｌｙ Ｓｉ側壁
の斜視図である。
の斜視図である。
１ Ｓｉ基板 ２ ＳｉＯ2パターン ３ ｐｏｌｙ Ｓｉ膜 ４ ＳｉＯ2膜 ５ ｐｏｌｙ Ｓｉ膜 ６ 誘電体層 ７ 電極 ３０ ｐｏｌｙ Ｓｉ側壁 ４０ ＳｉＯ2側壁 ５０ ｐｏｌｙ Ｓｉ側壁
Claims (1)
- 【請求項１】 基板上に第１層の基礎パターンを形成す
る第１工程と、 全面に半絶縁性または導電性の第２層を形成する第２工
程と、 前記第２層を異方性エッチング法を用いて垂直エッチン
グすることにより、前記基礎パターンの側面に前記第２
層の電極パターンを形成する第３工程と、 前記基礎パターンを除去する第４工程と、 全面にスペースパターンを形成するための第３層を積層
する第５工程と、 前記第３層を異方性エッチング法を用いて垂直エッチン
グすることにより、前記電極パターンの両側面に前記第
３層のスペースパターンを形成する第６工程と、 前記第６工程に続いて、全面に半絶縁性または導電性の
第４層を積層する第７工程と、 前記第４層を異方性エッチング法を用いて垂直エッチン
グすることにより、前記スペースパターンの側面に、前
記第２層の電極パターンを中心として対をなす前記第４
層の電極パターンを形成する第８工程と、 前記スペースパターンを除去する第９工程と、 全面にキャパシタの誘電体層を形成する第１０工程と、 前記誘電体層上に前記キャパシタの一方の電極を形成す
る第１１工程とを有し、 前記第５工程から第８工程を１回またはそれ以上繰り返
すことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288913A JPS63142665A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
| JP5061960A JP2500288B2 (ja) | 1986-12-05 | 1993-03-22 | 半導体装置の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288913A JPS63142665A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
| JP5061960A JP2500288B2 (ja) | 1986-12-05 | 1993-03-22 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288913A Division JPS63142665A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621340A JPH0621340A (ja) | 1994-01-28 |
| JP2500288B2 true JP2500288B2 (ja) | 1996-05-29 |
Family
ID=26403042
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288913A Granted JPS63142665A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
| JP5061960A Expired - Lifetime JP2500288B2 (ja) | 1986-12-05 | 1993-03-22 | 半導体装置の製造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288913A Granted JPS63142665A (ja) | 1986-12-05 | 1986-12-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JPS63142665A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63221659A (ja) * | 1987-03-10 | 1988-09-14 | Nec Kyushu Ltd | 半導体記憶装置 |
| JPS6474752A (en) * | 1987-09-17 | 1989-03-20 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| KR20000065395A (ko) * | 1999-04-02 | 2000-11-15 | 김영환 | 단전자 트랜지스터의 제조 방법 |
| KR100412140B1 (ko) * | 2001-12-28 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2004311706A (ja) | 2003-04-07 | 2004-11-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7807575B2 (en) | 2006-11-29 | 2010-10-05 | Micron Technology, Inc. | Methods to reduce the critical dimension of semiconductor devices |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748237A (en) * | 1980-09-05 | 1982-03-19 | Nec Corp | Manufacture of 2n doubling pattern |
| JPS60245264A (ja) * | 1984-05-21 | 1985-12-05 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-12-05 JP JP61288913A patent/JPS63142665A/ja active Granted
-
1993
- 1993-03-22 JP JP5061960A patent/JP2500288B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142665A (ja) | 1988-06-15 |
| JPH0621340A (ja) | 1994-01-28 |
| JPH0579181B2 (ja) | 1993-11-01 |
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