JPH07508136A - 深皿形コンデンサの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 深皿形コンデンサの製造方法 この発明は、下側電極が深皿状に形成された半導体回路用コンデンサの製造方法 に間する。

このような深皿形コンデンサは、特に、コンデンサがトランジスタの上方に或い は付加的にビット線の上方に配置される、いわゆる「スタックド−キャパシタ」 もしくは「スタックドーキャパシターアボーヴ−ビットライン」メモリセルを備 えたＤＲＡＭ半導体メモリに使用される。この後者のセルコンセプトは、コンデ ンサに供せられるセル面が最適に利用されるという基本的な長所を持っているが 、それでも回路が益々小型化される場合には充分なキャパシタンスを持つ平坦化 されたコンデンサに対しては充分でない。

「米国電気電子学会論文集・ＥＤ１ｇＪ第３８巻、第２号、９１年２月、２５５ 頁に記載のティー・カガの論文により、キャパシタンスを、従って電気的信頼性 を上げるためにいわゆる深皿形覗いはクラウン形コンデンサを使用することは公 知である。

この発明の課題は、特にスタックド−キャパシタ型或いはスタックドーキャパシ ターアポーヴ−ビットライン型のメモリセル用の深皿形コンデンサの製造方法を 提供することにある。この方法は容易に実施可能でかつ高いプロセス上の安定性 を持つものでなければならない。さらにこの方法で製造される深皿形コンデンサ は高い電気的信頼性を備えかつコンデンサを含む半導体回路の全面平坦化を可能 とするものでなければならない。

この課題は請求項１による１！遣方法によって解決される。実施態様は従属請求 項の対象である。

この発明は下側コンデンサ電極の形成に際して研磨法（いわゆる化学的機械的研 磨法、以下ＣＭＰと云う）を通用することに基づく。ＣＭＰは種々の材料におい て通用されており、「ジャーナル・エレクトロケミカル・ソサイエテイ」第１３ ８巻、第６号、９１年６月、１７７８真に記載のダブリュ・ジエイ・バトリツク 他の論文に詳細に記載されている。しかしながら、この方法は従来集積回路の多 重配線に応用されていた（（Ｍえばアール・ユトレヒト他ｒＶＭＩ　Ｃコンファ ランス−１１９９１年、＋４４頁参照）、２７皿形コンデンサの製造における適 用は公知でない、この発明は下側コンデンサ電極を作る前に既に平坦化された、 特に全面的に平坦化された表面が存在する半導体回路において特に適用可能であ り、その上半導体回路全体を後で全面的に平坦化するのに役立つ、このためにも 同様に化学的機械研磨法が適用される０本発明と同一の発明者により、１９９２ 年６月３０日付けのドイツ特許出願「半導体装置の製造法」及び「集積半導体回 路或いはマイクロメカニズム部品の全面平坦化方法」の全体を参照するが、ここ にはメモリセルの当該製造方法及び適切な全面平坦化が記載されている。

ＣＭＰは非常に僅かな段差（最大的１０１００ｎを残すだけで表面の広範囲の、 即ち全面的な平坦化を可能にする。研ｖＩ液及び研磨バンドの適切な組成により 種々の材料間の選択性が得られる。ＣＭＰプロセスの有意義な通用は他方多くの 場合、表面が既にプロセス前に充分良好に平坦化されていることを前提とする。

その他の詳細は同一発明者の前述のドイツ特許出願に説明されている。

以下に、この発明を図面に示された実施例を参照して説明する０図面において図 １はこの発明による方法を実施した後のセル領域（Ｚ）及び周辺部（Ｐ）の部分 断面を示し、 図２乃至５はそれぞれセル領域における半導体基板の部分断面を示し、この発明 の一実施例である方法プロセスを明らかにするためのものである。

１１ｉａ＋は、半導体回路の例としてＤＲＡＭメモリ装置を、活性領域に平行な ２つの瞬接したメモリセル（Ｚ）及び代表的な周辺回路（Ｐ）の断面で、しかも このメモリ装置が配線面の作成を除いて仕上がっている状態で示す、半導体基板 １には異なるメモリセルを互いに絶縁する絶縁領域２が配置されている。半導体 基板ｌはさらにセル領域或いは周辺部にトランジスタのソース或いはドレイン及 び半導体基Ｆｉ１の端子としてのドープ領域３．４．５を存している。基板表面 （もしくは図示してないゲート酸化物）の上側のワード線上にトランジスタのゲ ート６及び他の４電パターン７がある。トランジスタ・ビット線・ピラー８　（ ＴＢピラー）はトランジスタのドレイン領域４をその上にあるビット線１０に接 続し、トランシスターコンデンサーピラー９　（ＴＫピラー）はトランジスタの ソース領域３を下側コンデンサｉ！橿１１に接続する０周辺部にはその他のピラ ーが設けられ、これらはビット線面にある導電路１２を基板ドープ領域５　（Ｓ Ｂピラー１３）に、或いはワード線面にあるパターン７　（ＷＢピラー１４）に 接続する。ピラー８．９．１３．１４、ピント線１０及び導電路１２は第一の絶 縁層１５内に配置されている。第一の絶縁層１５は、ＴＫピラー９の上縁と同じ 高さにある全面的に平り旦化された表面を持つのが好ましい、ＴＫピラー９を除 くすべての導電パターン８．１Ｏ１１２，１３，１４は第一の絶縁層１５に埋め 込まれ、即ち全面で、特に上面方向に絶縁されている。ＴＫピラー９は絶縁層１ ５の表面にまで達している。ピラーは適当な導電物質、例えばドープされたポリ シリコン或いは金属、例えばタングステンからなる。ＴＫピラーは、好ましくは ピラーとコンデンサとの間の低遷移抵抗を得るためにドープされたポリシリコン からなる。その後のプロセス工程を整合する場合には金属ピラーも可能である。

この場合コンデンサ材料と金属との間にその性質を考慮せねばならない接触層（ 例えばＴｉ）及び拡散バリヤ（例えばＴｉＮ）が必要である（例えばＴｉ／Ｔｉ Ｎ層としての層４０）。

他方コンデンサはまた金属からなることもできるが、この場合Ｔｉ／ＴｉＮ層は 必要でない。

コンデンサは深皿形に形成され、好ましくは内部に薄片４６を備えた下側コンデ ンサ電極１１とすべてのメモリセルに共通な対向電極１６とからなり、この電極 は下側コンデンサ電極１１から誘電体４７によって絶縁される。この発明は、下 側コンデンサｉ穫１１（即ち深皿縁部及び薄片）の上縁がＣＭＰプロセスを通用 することにより同一高さにあり、そして半導体回路のすべてのメモリセルの下側 コンデンサ電極の上縁が全面的な平坦化を行うことを意図している。

第二の絶縁層１７はセル領域Ｚでは対向電極」６を並びに周辺部Ｐでは絶縁層１ ５を覆っている。そしてこの絶縁層１７の中にはヴイアス（Ｖｉａｓ）と称され る接触孔１８．１９が配置されている。そしてこれを介して対向電極１６及びビ ット線面の導電路１２（従って半導体基板反収いはワード線面）が接続される。

ｒ：ｊＪ２において、この発明による製造方法は第一の絶縁層１５、即ち形成さ れるべき下側コンデンサ１ｌｌｔ８ｉ１１の端子としてのＴＫピラー９を含む下 地から出発する。その上に先ず薄い（例えば３０ｎｍ）導電性の中間層４０が全 面にわたって析出される。ＴＫピラー９がドープされたポリシリコンからなる場 合には、層４０の材料も好ましくは同様にドープされたポリシリコンからなる。

続いて補助層４１、好ましくは約５００乃至１１０００ｎの厚さのシリコン酸化 物が全面にわたって形成される。この補助層４１にフォト技術により（レジスト マスク４２）孔４３が形成される。この箇所に後でコンデンサが作られる。エツ チングはその場合必要に応して中間層４０で止まる。キャパシタンスを増大する ために、レジストマスク４２の除去の前に等方性酸化物エツチングを実施して孔 ４３を広げるのがを効である。中間層４０が使用されない場合には、各孔４３は １つのＴＫピラーごとに少なくとも部分的に開けるようにしなければならない。

図３において、全面にわたって導電層４４、特に１１００ｎ乃至２００ｎｍの厚 さのポリシリコンが形成され、この層は孔４３内に深皿を形成する。この深皿の 壁に公知の方法で約ＬＯＯｎｍ乃至２００ｎｍの厚さの、例えばシリコン酸化物 からなるスペーサ４５が作られる。これら両方の製造工程は孔４３が満たされる まで繰り返される。この実施例ではただ１層のドープされたポリシリコン層４６ が孔を充填している。

図４において、この発明によれば次に孔４３の外部の水平表面上のポリシリコン 層４６．４４がＣＭＰプロセスで除去される。深皿内にはスペーサ４５により互 いにかつ深皿４４の縁部から隔離された垂直なポリシリコン薄片４６が残る。

下側コンデンサ電極１１は深皿４４、薄片４６並びに場合によっては中間層４０ の部分によって形成される。

図５において、補助層４１＆びスペーサ４５は、好ましくは一緒に除去される。

エツチングはポリシリコン４４．４６並びに場合によっては中間層４０に対して 選択性でなければならず、例えば湿式エツチングとすることができる。場合によ っては初めに形成された中間層が隣接されたコンデンサを相互に隔離するために 露出箇所までエツチングされ、コンデンサ誘電体４７が設けられる。中間層４０ は非常に薄いので、このエツチングにおける深皿及び薄片の研削量は僅かである 。

最後に対向電極１６が析出されて構成され、さらに周辺部におけるコンデンサ誘 電体４７が除去される。

未発明によれば平坦化された表面のポリシリコン４６．４４はエツチングではな く、ＣＭＰプロセスにより除去される。下側コンデンサ１ｉ極１１の上縁（部ち ポリシリコン４４から形成された「深皿縁部Ｊの上縁及び深皿内にある薄片４６ の上縁）はこれにより実質的に同一の高さを持つ、この利点は、コンデンサが平 坦化されたかつその高さがほぼ一定の上面を持ち、これにより半導体回路の全体 （即ちセル領域及び周辺部）の全面平坦化が著しく容易になる。

ポリシリコンはＣＭＰプロセスにおいて酸化物に対して高い選択性で研磨される ので、この研摩は酸化物４１で問題なく止められる。さらに補助層はこの時点で 孔４３まで全面的に、即ち特にセル領域の以外の周辺部にも存在する。それ故コ ンデンサがセル領域縁部において隣接した段差の影響により深過ぎる程研磨され ることもなく損傷されるという危険がない、後で行う回路全体の平坦化及びヴイ アス１８．１９の形成は第一の絶縁層１５が全体的に平坦化されているのでこれ により容易となる。これについては前述のドイツ特許出願に詳細に説明されてい る。

さらに、孔を広げるために等方性酸化物エツチングを適用するのが有効である（ 図２）、これによりコンデンサ周囲、従ってメモリキャパシタンスが増大される 。そのうえコンデンサを端子９の上で充分重ね合わせて置（ことが容易になる。

このことは端子が金属からなり、その上に信軽性のあるコンデンサ誘電体４７を 作ることができない場合には重要である。その場合端子９が下側コンデンサ電極 １１の脇で、図５の場合のように、部分的に露出されることが回避されなければ ならない、対向電極１６は、好ましくは、コンデンサのポリシリコン薄片間の及 び隣接する下側コンデンサ電極間のすべての間隙が埋められる程度に厚く形成さ れる。これもまたコンデンサ間の間隙が前記の等方性酸化物エツチングにより狭 くされる場合に簡単化される。対向電極の厚さは減少することもできる。このこ とはコンデンサの全体高さを減少しかつ平坦化を容易にする。

酸化物層４１は、スペーサ４５と同様に後で再び除去される補助層に過ぎない。

この両構造４１．４５は従って前述の条件を満たす他の材料で作ることもできる 。

特に同一材料からなり、その結果−緒に除去されるようにするのが好ましい。

７　Ｐ　−一一一一一々 国際調査報告！Ｉｎ附Ｉ闘ｌ−電＋＋ｙｎｈＯｌ国際調査報告 ＰＣＴ／ＤＥ　９３１００５５１ フロントページの続き （５１）　Ｉｎｔ、　Ｃ１，’　識別記号庁内整理番号ＨＯＩＬ　２７１０４ Ｉ

Claims (1)

1. 【特許請求の範囲】 １．下側コンデンサ電極（１１）が深皿形に形成され、第一の絶縁層（１５）の 上に配置された半導体回路用コンデンサの製造方法であって、次の工程、即ち− 補助層（４１）を第一の絶縁層（１５）の上に析出し、−この補助層（４１）に 孔（４３）を形放し、−導電層（４４）を全面にわたって析出して孔（４３）に 深皿を形成し、−この深皿の壁にスペーサ（４５）を作り、−前の両工程を繰り 返して深皿内を充填し、−孔（４３）外部の導電層（４４、４６）を研磨法（Ｃ ＭＰプロセス）により除去して下側コンデンサ電極を形成し、 −補助層（４１）を除去しかつスペーサ（４５）を除去し、−コンデンサ誘電体 （４７）を取付けて対向電極（１６）を形成する工程を含む半導体回路用コンデ ンサの製造方法。 ２．補助層（４１）内の孔（４３）が導電層（４４）を析出する前に補助層（４ １）の等方性エッチングにより拡大されることを特徴とする請求項１記載の方法 。 ３．導電中間層（４０）を補助層（４１）の析出前に形成し、補助層（４１）の 除去後露出された箇所がエッチ除去されることを特徴とする請求項１又は２記載 の方法。 ４．深皿形に形成された下側コンデンサ電極（１１）を有し、その下側コンデン サ電極の上縁が研磨法（ＣＭＰプロセス）により全面にわたって平坦化された面 にあるコンデンサを備えた半導体回路。 ５．下側コンデンサ電極（１１）が全面にわたって平坦化された第一の絶縁層（ １５）上に配置されていることを特徴とする請求項４記載の半導体回路。 ６．半導体回路が多数のコンデンサを備えたメモリ回路であり、下側ンデンサ電 極の上縁が同一面にあることを特徴とする請求項４ないし５の１つに記載の半導 体回路。