WO1994000874A1 - Herstellungsverfahren für einen schüsselkondensator - Google Patents

Herstellungsverfahren für einen schüsselkondensator Download PDF

Info

Publication number
WO1994000874A1
WO1994000874A1 PCT/DE1993/000551 DE9300551W WO9400874A1 WO 1994000874 A1 WO1994000874 A1 WO 1994000874A1 DE 9300551 W DE9300551 W DE 9300551W WO 9400874 A1 WO9400874 A1 WO 9400874A1
Authority
WO
WIPO (PCT)
Prior art keywords
bowl
capacitor
auxiliary layer
layer
lower capacitor
Prior art date
Application number
PCT/DE1993/000551
Other languages
English (en)
French (fr)
Inventor
Stefan Auer
Armin Kohlhase
Hanno Melzner
Original Assignee
Siemens Aktiengesellschaft
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Aktiengesellschaft filed Critical Siemens Aktiengesellschaft
Priority to JP6501947A priority Critical patent/JPH07508136A/ja
Priority to EP93912618A priority patent/EP0647356A1/de
Publication of WO1994000874A1 publication Critical patent/WO1994000874A1/de
Priority to KR1019940704838A priority patent/KR950702339A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Definitions

  • the invention relates to a manufacturing method for a capacitor of a semiconductor circuit, the lower capacitor plate being designed as a bowl.
  • Such a bowl capacitor is used in particular in DRAM semiconductor memories with so-called “stacked capacitor” or “stacked capacitor above bitline” memory cells, in which the capacitor is arranged above the transistor or additionally above the bit line .
  • the latter cell concept has the basic advantage that the available cell area can be optimally used for the capacitor, but with increasing reduction it is no longer sufficient for a planar capacitor with sufficient capacitance.
  • the object of the present invention is to specify a production method for a bowl capacitor, in particular for memory cells of the stacked-capacitor type or of the stacked-capacitor-above-bitline type.
  • the process should be simple to carry out and should have a high level of process reliability.
  • the bowl capacitors produced in this way should have a high electrical reliability and enable global planarization of the semiconductor circuit containing the capacitors. This object is achieved by a manufacturing method according to claim 1. Further developments are the subject of subclaims.
  • the invention is based on the use of a grinding process (so-called chemical mechanical polishing, CMP) in the production of the lower capacitor electrode.
  • CMP can be used with various materials and is described in the article W.J. Patrick et al., In J. Electrochem. Soc. Vol. 138 No 6, June 91, p. 1778 described in more detail. So far, however, it has preferably been used for multi-layer wiring of integrated circuits (see e.g. R. Utrecnt et al., VMIC Conference 1991, p. 144).
  • the use in the manufacture of a bowl condenser is not known.
  • the invention is particularly applicable to
  • CMP enables a long-range, ie global, planarization of the surface with very low remaining levels (maximum about 100 n).
  • selectivity between different materials can be achieved be achieved.
  • a sensible use of a CMP step in many cases requires that the surface is sufficiently well planarized before the process. Further details are explained in the aforementioned German patent applications by the same inventors.
  • FIG. 1 shows a cross section through a section of cell field (Z) and periphery (P) after carrying out the method according to the invention.
  • Figures 2 to 5 shows a partial cross section through the semiconductor substrate in the cell field, on which the method steps of an embodiment of the
  • FIG. 1 A DRAM memory arrangement is shown as an example of a semiconductor circuit, specifically a cross section through two adjacent memory cells (Z) parallel to the active area and through a typical peripheral circuit (P), the memory arrangement excepting the origin ⁇ position of wiring levels is completed.
  • Isolation regions 2 are arranged in a semiconductor substrate 1, which isolate different memory cells from one another.
  • the semiconductor substrate 1 furthermore contains doped regions 3, 4, 5 as source or drain (3, 4) of transistors in the cell field or in the periphery or as connection (5) of the semiconductor substrate 1.
  • a transistor bit line pillar 8 (TB pillar) connects the drain region of the transistor to an overlying bit line 10
  • TK pillar transistor stor capacitor pillar 9
  • Source region 3 with a lower capacitor plate 11. Further pillars are provided in the periphery, the interconnects 12 lying in the bit line plane with the doped substrate region 5 (SB pillar 13) or with the conductive one
  • the pillars 8, 9, 13, 14, bit line 10 and interconnects 12 are arranged in a first insulating layer 15. It is advantageous if the first insulating layer 15 has a globally planarized surface which is at the same height as the upper edge of the TC pillars 9. All conductive structures 8, 10, 12, 13, 14 with the exception of the TK pillars 9 are embedded in the first insulating layer 15, i. H. insulated on all sides and especially upwards.
  • the TK pillars extend to the surface of layer 15.
  • the pillars are made of a suitable conductive material, e.g. B. doped polysilicon or a metal, e.g. B. Tungsten.
  • the TK pillars preferably consist of doped polysilicon in order to achieve low contact resistances between the pillar and the capacitor.
  • Metallic pillars are possible if the subsequent process sequence is coordinated with them.
  • a contact layer (eg Ti) and a diffusion barrier (eg TiN) may then be required between the capacitor material and metal (eg layer 40 as a TiN / Ti layer), the properties of which must be taken into account .
  • the capacitor can also consist of a metal, so that a TiN / Ti layer is not necessary.
  • the capacitor consists of the lower capacitor electrode 11 in the form of a bowl, which preferably has internal fins 46, and a counterplate 16 which is common to all storage cells and which is separated from the lower capacitor electrode 11 by a dielectric 47 is isolated.
  • the invention provides that the upper edges of the lower capacitor electrode 11 (ie the bowl edge and the lamellae) are at the same level by using a CMP cut and that the upper edges of the lower capacitor electrodes of all memory cells of the semiconductor memory provide global planarization exhibit.
  • a second insulating layer 17 covers the counterplate 16 in the cell array Z or the first insulating layer 15 in the periphery P.
  • contact holes 18, 19, referred to as vias are arranged, via which the counterplate 16 or the interconnect 12 of the bit line level (and thus the semiconductor substrate or the word line level) can be connected.
  • FIG. 2 The manufacturing method according to the invention is based on the first insulating layer 15 as the substrate 15, which contains the TK pillar 9 as a connection 9 for the lower capacitor electrode 11 to be formed.
  • a thin, (for example 30 nm), electrically conductive intermediate layer 40 can first be applied over the entire surface. If the TK pillar consists of doped polysilicon, the material of layer 40 is preferably also doped polysilicon.
  • An auxiliary layer 41 preferably silicon oxide approximately 500-1000 nm thick, is then deposited over the entire surface. Holes 43 are etched into the auxiliary layer 41 with the aid of a photo technique (resist mask 42) at the points where a capacitor is later to be created. The etching may stop on the intermediate layer 40.
  • an isotropic oxide etching is carried out to widen the hole 43 before removing the resist mask 42. If no intermediate layer 40 is used, it must be ensured that that each hole 43 opens at least partially a TK pillar.
  • FIG. 3 A conductive layer 44, preferably polysilicon of approximately 100 to 200 nm thick, is deposited over the entire surface, so that it forms a bowl in hole 43. Using known methods, a spacer 45 approx. 100 to 200 nm thick is formed on the bowl walls, e.g. made of silicon oxide. These two process steps can be repeated until the hole is filled; in the exemplary embodiment, only one doped polysilicon layer 46 is deposited for filling.
  • Figure 4 According to the invention, the polysilicon 46, 44 on the horizontal surface outside the holes 43 is now removed in a CMP step. Vertical polysilicon lamellae 46 remain in the bowl and are separated from one another and from the edge of the bowl 44 by the spacers 45. The lower capacitor electrode 11 is formed by the bowl 44, the fins 46 and possibly parts of the intermediate layer 40.
  • FIG. 5 The auxiliary layer 41 and the spacers 45 are removed, preferably together.
  • the etching must be selective to the polysilicon 44, 46 and optionally to the intermediate layer 40 and can be, for example, wet etching.
  • the intermediate layer which may have been initially applied is etched through at the exposed locations to separate adjacent capacitors from one another and a capacitor dielectric 47 is applied. Since the intermediate layer 40 is very thin, the removal of the bowl and the lamellae is slight with this etching. Finally, the counter plate 16 is separated and structured, and the capacitor dielectric 47 in the periphery can also be removed.
  • the polysilicon 46, 44 on the planar surface is not removed by an etching but by a CMP step.
  • the upper edges of the lower capacitor electrode 11 (ie the upper edge of the "bowl edge” formed from the polysilicon layer 44 and the upper edges of the lamellae 46 lying in the bowl) thus have essentially the same height.
  • the advantage is that the capacitors have a have planar top surfaces which are well defined in terms of height, as a result of which a later global planarization of the entire semiconductor circuit (here, therefore, of the cell field and periphery) is considerably simplified.
  • Polysilicon can be ground with high selectivity against oxide in the CMP process, so that the oxide 41 can be stopped without problems. Furthermore, the auxiliary layer is at this point all the way down to the holes 43, i.e. especially in the periphery outside the cell field. There is therefore no danger that capacitors at the edge of the cell field will be too deeply ground or damaged by the influence of an adjacent topography stage. A later global planarization of the entire circuit and the production of vias 18, 19 is supported by a global planar background 15; this is explained in detail in the aforementioned German patent application by the same inventors.
  • the counter plate 16 is preferably to be deposited so thick that all the gaps between the polysilicon lamellae of a capacitor and between adjacent lower capacitor electrodes are filled. This is also simplified if the gap between the capacitor is narrowed by the isotropic oxide etching mentioned.
  • the thickness of the counter plate 48 can be reduced, which reduces the overall height of the capacitors and facilitates the planarization.
  • the oxide layer 41 is only recognizable as an auxiliary layer, which, like the spacer 45, is removed again later.
  • These two structures 41, 45 can therefore consist of other materials that meet the conditions explained above. They are preferably made of the same material so that they can be removed together.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die Erfindung sieht vor, bei einem Schüsselkondensator, welcher insbesondere bei Stacked-Capacitor-Above-Bitline-Speicherzellen eingesetzt wird, ein Schleifverfahren (CMP) bei der Herstellung der unteren Kondensatorelektrode (44, 46) anzuwenden.

Description

Herstellungsverfahren für einen Schüsselkondensator
Die Erfindung betrifft ein Herstellungsverfahren für einen Kondensator einer Halbleiterschaltung, wobei die untere Kondensatorplatte als Schüssel ausgebildet ist.
Ein solcher Schüsselkondensator wird insbesondere bei DRAM- Halbleiterspeichern mit sogenannten "Stacked-Capacitor-" oder "Stacked-Capacitor-above-Bitline"-Speicherzellen ein- gesetzt, bei denen der Kondensator oberhalb des Transi¬ stors bzw. zusätzlich oberhalb der Bitleitung angeordnet ist. Das letztere Zellkonzept hat den prinzipiellen Vor¬ teil, daß die zur Verfügung stehende Zellfläche für den Kondensator optimal genutzt werden kann, trotzdem ist sie bei zunehmender Verkleinerung nicht mehr ausreichend für einen planaren Kondensator mit ausreichender Kapazität.
Aus dem Artikel von T. Kaga in IEEE Trans, on ED Vol. 38,
No. 2, Febr. 91, S. 255 ist bekannt, zur Kapazitätserhö- hung und damit Erhöhung der elektrischen Zuverlässigkeit einen sogenannten Schüssel- oder Crown-Kondensator einzu¬ setzen.
Aufgabe der vorliegenden Erfindung ist es, ein Herstell- verfahren für einen Schüsselkondensator, insbesondere für Speicherzellen des Stacked-Capacitor-Typs oder des Stacked- Capacitor-above-Bitline-Typs, anzugeben. Das Verfahren soll einfach durchführbar sein und eine hohe Prozeßsicher¬ heit besitzen. Die damit hergestellten Schüsselkondensato- ren sollen eine hohe elektrische Zuverlässigkeit aufweisen und eine globale Planarisierung der die Kondensatoren ent¬ haltenden Halbleiterschaltung ermöglichen. Diese Aufgabe wird gelöst durch ein Herstellverfahren ge¬ mäß Patentanspruch 1. Weiterbildungen sind Gegenstand von Unteransprüchen.
Die Erfindung beruht auf dem Einsatz eines Schleifverfah¬ rens (sogenanntes Chemical mechanical polishing, CMP) bei der Herstellung der unteren Kondensatorelektrode. CMP kann bei verschiedenen Materialien eingesetzt werden und ist in dem Artikel W.J.Patrick et al., in J. Electrochem. Soc. Vol. 138 No 6, Juni 91, S. 1778 näher beschrieben. Es wird bisher jedoch vorzugsweise bei der Mehrlagenverdrahtung von integrierten Schaltungen angewandt (siehe z.B. R. Ut- trecnt et al., VMIC Conference 1991, S. 144). Der Einsatz bei der Herstellung eines Schüsselkondensators ist nicht bekannt. Die Erfindung ist insbesondere einsetzbar bei
Halbleiterschaltungen, bei denen vor Herstellung der unte¬ ren Kondensatorelektrode bereits eine planare, vorzugswei¬ se global planare Oberfläche vorliegt und unterstützt außerdem eine spätere globale Planarisierung der gesamten Halbleiterschaltung. Dazu kann ebenfalls ein Schleifver- fanren eingesetzt werden. Die deutschen Patentanmeldungen "Herstellungsverfahren für eine Halbleiteranordnung" und "globales Planarisierungsverfahren für integrierte Halb¬ leiterschaltungen oder mikromechanische Bauteile" dersel- ben Erfinder, angemeldet am 30.06.1992, auf die in ihrer Gesamtheit verwiesen wird, beschreiben ein entsprechendes Herstellverfahren für Speicherzellen und eine geeignete globale Planarisierung.
CMP ermöglicht eine langreichweitige, d.h. globale Plana¬ risierung der Oberfläche bei sehr niedrigen verbleiben¬ den Stufen (maximal etwa 100 n ). Durch geeignete Zusam¬ mensetzung der Polierflüssigkeit und der Polierkissen kann eine Selektivität zwischen verschiedenen Materialien erzielt werden. Ein sinnvoller Einsatz eines CMP-Schrittes setzt andererseits in vielen Fällen voraus, daß die Ober¬ fläche bereits vor dem Prozeß hinreichend gut planarisiert ist. Weitere Einzelheiten sind in den bereits genannten deutschen Patentanmeldungen derselben Erfinder erläutert.
Die Erfindung wird nachfolgend anhand eines in den Zeich¬ nungen dargestellten Ausführungsbeispiels näher beschrie¬ ben. Es zeigen: Figur 1 einen Querschnitt durch einen Ausschnitt von Zellenfeld (Z) und Peripherie (P) nach Durch¬ führung des erfindungsgemäßen Verfahrens. Figuren 2 bis 5 einen ausschnittweisen Querschnitt durch das Halbleitersubstrat im Zellenfeld, an dem die Verfahrensschritte einer Ausführungsform der
Erfindung verdeutlicht werden.
Figur 1: Als Beispiel für eine Halbleiterschaltung ist eine DRAM-Speicheranordnung dargestellt, und zwar ein Quer- schnitt durch zwei benachbarte Speicherzellen (Z) parallel zum aktiven Gebiet und durch eine typische Peripherie¬ schaltung (P), wobei die Speicheranordnung bis auf die Her¬ stellung von Verdrahtungsebenen fertiggestellt ist. In einem Halbleitersubstrat 1 sind Isolationsgebiete 2 ange- ordnet, die verschiedene Speicherzellen voneinander isolie¬ ren. Das Halbleitersubstrat 1 enthält ferner dotierte Ge¬ biete 3, 4, 5 als Source oder Drain (3, 4) von Transistoren im Zellenfeld oder in der Peripherie oder als Anschluß (5) des Halbleitersubstrats 1. Auf der Substratoberfläche (bzw. auf einem nicht dargestellten Gateoxid) befinden sich in einer Wortleitungsebene ein Gate 6 des Transistors und andere leitende Strukturen 7. Ein Transistor-Bitleitungs- Pfeiler 8 (TB-Pfeiler) verbindet das Draingebiet des Tran¬ sistors mit einer überliegenden Bitleitung 10, ein Transi- stor-Kondensator-Pfeiler 9 (TK-Pfeiler) verbindet das
Sourcegebiet 3 mit einer unteren Kondensatorplatte 11. In der Peripherie sind weitere Pfeiler vorgesehen, die in der Bitleitungsebene liegende Leitbahnen 12 mit dem dotierten Substratgebiet 5 (SB-Pfeiler 13) oder mit der leitenden
Struktur 7 in der Wortleitung-Ebene (WB-Pfeiler 14) verbin¬ den. Die Pfeiler 8, 9, 13, 14, Bitleitung 10 und Leitbahnen 12 sind in einer ersten isolierenden Schicht 15 angeordnet. Es ist vorteilhaft, wenn die erste isolierende Schicht 15 eine global planarisierte Oberfläche besitzt, die auf glei¬ cher Höhe wie die Oberkante der TK-Pfeiler 9 liegt. Sämtli¬ che leitfähige Strukturen 8, 10, 12, 13, 14 mit Ausnahme der TK-Pfeiler 9 sind in die erste isolierende Schicht 15 eingebettet, d. h. allseitig und insbesondere nach oben isoliert. Die TK-Pfeiler reichen bis an die Oberfläche der Schicht 15. Die Pfeiler bestehen aus einem geeigneten leit¬ fähigen Material, z. B. dotiertem Polysilizium oder einem Metall, z. B. Wolfram. Die TK-Pfeiler bestehen vorzugswei¬ se aus dotiertem Polysilizium, um niedrige Übergangswider- stände zwischen Pfeiler und Kondensator zu erzielen. Me¬ tallische Pfeiler sind möglich, wenn der spätere Proze߬ ablauf darauf abgestimmt wird. Dann ist eventuell zwischen Kondensatormaterial und Metall eine Kontaktschicht (z. B. Ti) und eine Diffusionsbarriere (z. B. TiN) erforderlich (z. B. die Schicht 40 als TiN/Ti-Schicht) , deren Eigen¬ schaften berücksichtigt werden müssen. Andererseits kann der Kondensator auch aus einem Metall bestehen, so das eine TiN/Ti-Schicht nicht notwendig ist.
Der Kondensator besteht aus der unteren, als Schüssel aus¬ gebildeten Kondensatorelektrode 11, die vorzugsweise innenliegende Lamellen 46 aufweist, und einer allen Speicherzellen gemeinsamen Gegenplatte 16, die durch ein Dielektrikum 47 von der unteren Kondensatorelektrode 11 isoliert wird. Die Erfindung sieht vor, daß die Oberkanten der unteren Kondensatorelektrode 11 (d.h. des Schüsselran¬ des und der Lamellen) durch Einsatz eines CMP-Scnrittes auf gleicher Höhe liegen und daß die Oberkanten der unte¬ ren Kondensatorelektroden aller Speicherzellen des Halb¬ leiterspeichers eine globale Planarisierung aufweisen.
Eine zweite isolierende Schicht 17 bedeckt die Gegenplatte 16 im Zellenfeld Z bzw. die erste isolierende Schicht 15 in der Peripherie P. In ihr sind hier als Vias bezeichnete Kontaktlöcher 18, 19 angeordnet, über die die Gegenplatte 16 oder die Leitbahn 12 der Bitleitungs- Ebene (und damit das Halbleitersubstrat oder die Wortleitungs-Ebene) an¬ geschlossen werden können.
Figur 2: Das erfindungsgemäße Herstellverfahren geht von der ersten isolierenden Schicht 15 als Untergrund 15 aus, der den TK-Pfeiler 9 als Anschluß 9 für die zu bildende un¬ tere Kondensatorelektrode 11 enthält. Darauf kann zunächst eine dünne, (z.B. 30nm), elektrisch leitende Zwischen¬ schicht 40 ganzflächig aufgebracht werden. Besteht der TK- Pfeiler aus dotiertem Polysilizium, so ist das Material der Schicht 40 vorzugsweise ebenfalls dotiertes Polysili¬ zium. Anschließend wird eine Hilfsschicht 41, vorzugsweise Siliziumoxyd von etwa 500-1000 nm Dicke, ganzflächig abge¬ schieden. In die Hilfsschicht 41 werden mit Hilfe einer Fototechnik (Lackmaske 42) Löcher 43 an den Stellen geätzt, wo später ein Kondensator entstehen soll. Die Ätzung stoppt dabei gegebenenfalls auf der Zwischenschicht 40. Zur Vergrößerung der Kapazität kann es vorteilhaft sein, wenn vor Entfernung der Lackmaske 42 eine isotrope Oxyd¬ ätzung zur Aufweitung des Lochs 43 durchgeführt wird. Wird keine Zwischenschicht 40 verwendet, so ist sicherzustellen, daß jedes Loch 43 je einen TK-Pfeiler zumindest teilweise öffnet.
Figur 3: Es wird ganzflächig eine leitende Schicht 44, vor- zugsweise Polysilizium von etwa lOOn bis 200nm Dicke,abge¬ schieden, so daß diese im Loch 43 eine Schüssel bildet. An den Schüsselwänden wird mit bekannten Verfahren ein ca. lOOnm bis 200nm dicker Spacer 45 z.B. aus Siliziumoxyd her¬ gestellt. Diese beiden Verfahrensschritte können wiederholt werden bis das Loch gefüllt ist; im Ausführungsbeispiel wird nur eine dotierte Polysiliziumscnicht 46 zur Auffül¬ lung abgeschieden.
Figur 4: Erfindungsgemäß wird nun das Polysilizium 46, 44 auf der waagerechten Oberfläche außerhalb der Löcher 43 in einem CMP-Schritt entfernt. In der Schüssel verbleiben senkrechte Polysilizium-Lamellen 46, die durch die Spacer 45 voneinander und vom Rand der Schüssel 44 getrennt sind. Die untere Kondensatorelektrode 11 wird durch die Schüssel 44, die Lamellen 46 sowie ggf. Teile der Zwischenschicht 40 gebildet.
Figur 5: Die Hilfsschicht 41 und die Spacer 45 werden, vor¬ zugsweise gemeinsam, entfernt. Die Ätzung muß selektiv zum Polysilizium 44, 46 sowie gegebenenfalls zur Zwischen¬ schicht 40 sein und kann beispielsweise eine Naßätzung sein. Die ggf. anfangs aufgebrachte Zwischenschicht wird zur Trennung benachbarter Kondensatoren voneinander an den freiliegenen Stellen durchgeätzt und ein Kondensatordielek- trikum 47 aufgebracht. Da die Zwischenschicht 40 sehr dünn ist, ist der Abtrag der Schüssel und der Lamellen bei die¬ ser Ätzung gering. Schließlich wird die Gegenplatte 16 ab¬ geschieden und strukturiert, ferner kann das Kondensator¬ dielektrikum 47 in der Peripherie entfernt werden. Erfindungsgemäß wird das Polysilizium 46, 44 auf der plana- ren Oberfläche nicht durch eine Ätzung, sondern durch einen CMP-Schritt entfernt. Die Oberkanten der unteren Kondensa¬ torelektrode 11 (d.h. die Oberkante des aus der Polysili- ziumschicht 44 gebildeten "Schüsselrandes" und die Oberkan¬ ten der in der Schüssel liegenden Lamellen 46 besitzen dadurch im wesentlichen dieselbe Höhe. Der Vorteil ist, daß die Kondensatoren eine planare und in der Höhe gut de¬ finierte obere Deckfläche aufweisen, wodurch eine spätere globale Planarisierung der gesamten Halbleiter-Schaltung (hier also von Zellenfeld und Peripherie) wesentlich ver¬ einfacht wird.
Polysilizium kann mit hoher Selektivität gegen Oxid im CMP- Verfahren geschliffen werden, so daß auf dem Oxid 41 pro¬ blemlos gestoppt werden kann. Ferner liegt die Hilfsschicht zu diesem Zeitpunkt bis auf die Löcher 43 ganzflächig, d.h. insbesondere auch in der Peripherie außerhalb des Zellen¬ feldes vor. Somit besteht keine Gefahr, daß Kondensatoren am Zellenfeldrand durch den Einfluß einer benachbarten To¬ pographiestufe zu tief geschliffen oder beschädigt werden. Eine spätere globale Planarisierung der gesamten Schaltung sowie die Herstellung der Vias 18, 19 wird durch einen glo¬ bal planaren Untergrund 15 unterstützt; dies ist in der bereits erwähnten deutschen Patentanmeldung derselben Erfinder eingehend erläutert.
Ferner ist es vorteilhaft, wenn ein isotroper Oxidätzpro¬ zeß zur Vergrößerung der Löcher eingeführt wird (Figur 2). Dadurch vergrößert sich der Kondensatorumfang und damit die Speicherkapazität, außerdem wird es einfacher, den Kondensator voll überlappend über den Anschluß 9 zu legen. Das ist wichtig, wenn der Anschluß aus einem Material be¬ steht, auf dem kein verlässliches Kondensatordielektrikum 47 hergestellt werden kann. Dann muß verhindert werden, daß der Anschluß 9 neben der unteren Kondensatorelektrode 11 teilweise freigelegt werden, wie dies in Figur 5 der Fall ist. Die Gegenplatte 16 ist vorzugsweise so dick abzu- scheiden, daß alle Spalten zwischen den Polysilizium-Lamel- len eines Kondensators und zwischen benachbarten unteren Kondensatorelektroden aufgefüllt werden. Auch dies wird vereinfacht, wenn der Spalt zwischen den Kondensator durch die erwähnte isotrope Oxidätzung verschmälert wird. Die Dicke der Gegenplatte 48 kann reduziert werden, was die Gesamthöhe der Kondensatoren verringert und die Planari¬ sierung erleichtert.
Erkennbar ist die Oxidschicht 41 nur eine Hilfsschicht, die ebenso wie die Spacer 45 später wieder entfernt wird. Diese beiden Strukturen 41, 45 können daher aus anderen Materialien bestehen, die die oben erläuterten Bedingungen erfüllen. Vorzugsweise bestehen sie aus demselben Material, so daß sie gemeinsam entfernt werden können.

Claims

Patentansprüche
1. Herstellverfahren für einen Kondensator einer Halblei¬ terschaltung, wobei die untere Kondensatorelektrode (11) als Schüssel ausgebildet ist und auf einem Untergrund (15) angeordnet ist, mit folgenden Verfahrensschritten:
- Aufbringen einer Hilfsschicht (41) auf dem Untergrund (15)
- Erzeugen eines Lochs (43) in der Hilfsschicht (41) - ganzflächige Abscheidung einer leitenden Schicht (44), welche im Loch eine Schüssel bildet,
- Erzeugen eines Spacers (45) an der Schüsselwand,
- Auffüllen der Schüssel durch Wiederholung der beiden letzten Schritte, - Bilden der unteren Kondensatorelektrode (11) durch Ent¬ fernen der leitenden Schichten (44, 46) außerhalb des Lochs (43) mit Hilfe eines Schleifverfahrens (CMP- Scnritt),
- Entfernen der Hilfsschicht (41) und Entfernen der Spacer (45)
- Aufbringen eines Kondensatordielektrikums (47) und Her¬ stellen einer Gegenplatte (16).
2. Verfahren nach Anspruch 1^ d a d u r c h g e - k e n n z e i c h n e t , daß das Loch (43) in der
Hilfsschicht (41) vor Abscheidung der leitenden Schicht (44) durch eine isotrope Ätzung der Hilfsschicht (41) vergrößert wird.
3. Verfahren nach einem der Ansprüche 1 - 2, g e ¬ k e n n z e i c h n e t d u r c h Aufbringen einer leitenden Zwischenschicht (40) vor Aufbringen der Hilfs¬ schicht (41), die nach dem Entfernen der Hilfsschicht (41) an den freiliegenden Stellen weggeätzt wird.
4. Halbleiterschaltung mit einem Kondensator, der eine untere, als Schüssel ausgebildete Kondensatorelektrode (11) umfaßt, wobei die Oberkanten der unteren Kondensatorelek¬ trode in einer mit Hilfe eines SchleifVerfahrens (CMP- Schritt) global planarisierten Fläche liegen.
5. Halbleiterschaltung nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß die untere Kondensator¬ elektrode (11) auf einem global planarisierten Untergrund (15) angeordnet ist.
6. Halbleiterschaltung nach einem der Ansprüche 4 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß die Halbleiterschaltung eine Speicherschaltung mit einer Viel- zahl von Kondensatoren ist, und die Oberkanten der unteren Kondensatorelektroden in der Fläche liegen.
PCT/DE1993/000551 1992-06-30 1993-06-24 Herstellungsverfahren für einen schüsselkondensator WO1994000874A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP6501947A JPH07508136A (ja) 1992-06-30 1993-06-24 深皿形コンデンサの製造方法
EP93912618A EP0647356A1 (de) 1992-06-30 1993-06-24 Herstellungsverfahren für einen schüsselkondensator
KR1019940704838A KR950702339A (ko) 1992-06-30 1994-12-30 크라운 캐패시터용 제조방법 및 장치(process for producing a dish capacitor)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4221431A DE4221431A1 (de) 1992-06-30 1992-06-30 Herstellverfahren für einen Schlüsselkondensator
DEP4221431.9 1992-06-30

Publications (1)

Publication Number Publication Date
WO1994000874A1 true WO1994000874A1 (de) 1994-01-06

Family

ID=6462140

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE1993/000551 WO1994000874A1 (de) 1992-06-30 1993-06-24 Herstellungsverfahren für einen schüsselkondensator

Country Status (6)

Country Link
EP (1) EP0647356A1 (de)
JP (1) JPH07508136A (de)
KR (1) KR950702339A (de)
DE (1) DE4221431A1 (de)
TW (1) TW230844B (de)
WO (1) WO1994000874A1 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714779A (en) * 1992-06-30 1998-02-03 Siemens Aktiengesellschaft Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor
DE4221432C2 (de) * 1992-06-30 1994-06-09 Siemens Ag Globales Planarisierungsverfahren für integrierte Halbleiterschaltungen oder mikromechanische Bauteile
KR950021710A (ko) * 1993-12-01 1995-07-26 김주용 반도체 장치의 캐패시터 제조방법
US5840623A (en) * 1995-10-04 1998-11-24 Advanced Micro Devices, Inc. Efficient and economical method of planarization of multilevel metallization structures in integrated circuits using CMP
JPH10144882A (ja) * 1996-11-13 1998-05-29 Oki Electric Ind Co Ltd 半導体記憶素子のキャパシタ及びその製造方法
WO1998028789A1 (fr) * 1996-12-20 1998-07-02 Hitachi, Ltd. Dispositif memoire a semi-conducteur et procede de fabrication associe
GB2322964B (en) * 1997-03-07 2001-10-17 United Microelectronics Corp Polysilicon CMP process for high-density DRAM cell structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4113932A1 (de) * 1990-05-01 1991-11-14 Mitsubishi Electric Corp Dram mit peripherieschaltung, in der der source-drain-verdrahtungskontakt eines mos-transistors durch eine pad-schicht klein gehalten wird und herstellungsverfahren hierfuer
US5162248A (en) * 1992-03-13 1992-11-10 Micron Technology, Inc. Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4113932A1 (de) * 1990-05-01 1991-11-14 Mitsubishi Electric Corp Dram mit peripherieschaltung, in der der source-drain-verdrahtungskontakt eines mos-transistors durch eine pad-schicht klein gehalten wird und herstellungsverfahren hierfuer
US5162248A (en) * 1992-03-13 1992-11-10 Micron Technology, Inc. Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
1991 SYMPOSIUM ON VLSI TECHNOLOGY - DIGEST OF TECHNIGCAL PAPERS Mai 1991, Seiten 13 - 14 D. TEMMLER 'MULTILAYER VERTICAL STACKED CAPACITORS (MVSTC) FOR 64 Mbit AND 256 Mbit DRAMs' *
PATENT ABSTRACTS OF JAPAN vol. 13, no. 147 (E-741)(3495) 11. April 1989 *
PATENT ABSTRACTS OF JAPAN vol. 13, no. 26 (E-706)20. Januar 1989 *
PATENT ABSTRACTS OF JAPAN vol. 13, no. 410 (E-819)(3758) 11. September 1989 *
PATENT ABSTRACTS OF JAPAN vol. 15, no. 240 (E-107)20. Juni 1991 *

Also Published As

Publication number Publication date
JPH07508136A (ja) 1995-09-07
KR950702339A (ko) 1995-06-19
TW230844B (de) 1994-09-21
DE4221431A1 (de) 1994-01-05
EP0647356A1 (de) 1995-04-12

Similar Documents

Publication Publication Date Title
DE4307725C2 (de) Verfahren zur Herstellung einer Stapelkondensator-DRAM-Zelle
EP0740347B1 (de) Halbleiter-Speichervorrichtung unter Verwendung eines ferroelektrischen Dielektrikums und Verfahren zur Herstellung
DE10007018A1 (de) Halbleiterbauelemente mit Kondensator und Herstellungsverfahren hierfür
DE4113233A1 (de) Halbleiterspeichereinrichtung und verfahren zu deren herstellung
DE19935947A1 (de) Verfahren zum Ausbilden einer Mehrebenen-Zwischenverbindung in einem ferroelektrischen Speicherbauelement
DE10235986A1 (de) Nichtflüchtige Speichervorrichtung mit einer schwebenden Trap-Speicherzelle und Verfahren zur Herstellung derselben
DE102010003452B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einem Kondensator, der in der Kontaktebene ausgebildet ist
DE10236682A1 (de) Halbleitervorrichtung
DE19842704C2 (de) Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform
DE4038114A1 (de) Halbleiterspeicher und verfahren zu seiner herstellung
DE4442432A1 (de) Verfahren zum Herstellen von Kondensatoren in Halbleiterspeichervorrichtungen
DE4210855A1 (de) Speicherelement fuer einen dram und herstellungsverfahren fuer einen dram
EP0648374B1 (de) Planarisierungverfahren für integrierte halbleiterschaltungen
DE4441153C2 (de) Verfahren zur Herstellung eines Kondensators einer Halbleiterspeichervorrichtung
EP0647356A1 (de) Herstellungsverfahren für einen schüsselkondensator
DE102005001904A1 (de) Halbleiterspeicher, Halbleiterbauteil und Verfahren zu deren Herstellung
DE4223878C2 (de) Herstellverfahren für eine Halbleiterspeicheranordnung
DE4102184C2 (de) Verfahren zum Herstellen einer DRAM-Zelle
DE19842684C1 (de) Auf einem Stützgerüst angeordneter Kondensator in einer Halbleiteranordnung und Herstellverfahren
DE102004004584A1 (de) Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren
DE4208129C2 (de) Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung
DE10057806B4 (de) Ferroelektrische Speicheranordnung und Verfahren zu ihrer Herstellung
DE4409718A1 (de) Kondensator für ein Halbleiterbauelement und Verfahren zu seiner Herstellung
DE10333777B4 (de) Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
DE10219841B4 (de) Kontaktplugausbildung für Bauelemente mit gestapelten Kondensatoren

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1993912618

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1993912618

Country of ref document: EP

ENP Entry into the national phase

Ref country code: US

Ref document number: 1995 362457

Date of ref document: 19950509

Kind code of ref document: A

Format of ref document f/p: F

WWW Wipo information: withdrawn in national office

Ref document number: 1993912618

Country of ref document: EP