DE4113932A1

DE4113932A1 - Dram mit peripherieschaltung, in der der source-drain-verdrahtungskontakt eines mos-transistors durch eine pad-schicht klein gehalten wird und herstellungsverfahren hierfuer

Info

Publication number: DE4113932A1
Application number: DE4113932A
Authority: DE
Inventors: Hideaki Arima
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-05-01
Filing date: 1991-04-29
Publication date: 1991-11-14
Also published as: KR910020904A; US5612241A; IT1247303B; JPH0412564A; KR940005889B1; US5659191A; US5486712A; JP2524862B2; ITMI911161A1; US5949110A; ITMI911161A0

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung und insbe sondere eine hochintegrierte Struktur eines DRAM mit einem sogenann ten zylindrischen Stapelkondensator und auf ein Herstellungsverfah ren hierfür.

Im Bereich der Halbleiterspeichereinrichtungen und insbesondere bei dynamischen Direktzugriffsspeichern (DRAMs) wurde Weiterentwicklun gen unternommen, um den Integrationsgrad zu erhöhen und die Größe der Einrichtungsstrukturen zu reduzieren. Damit soll die Speicherka pazität erhöht und das Ansprechverhalten verbessert werden.

Fig. 5 zeigt ein Blockdiagramm eines DRAM. Unter Bezugnahme auf Fig. 5 wird die schematische Struktur eines DRAM beschrieben. Im allge meinen weist ein DRAM ein Speicherzellenfeld als Speicherbereich, der Informationsabschnitte speichert, und eine Peripherieschaltung auf, die für externe Ein-/Ausgaben erforderlich ist. Genauer gesagt weist ein DRAM 50 ein Speicherzellenfeld 51 zum Speichern von Daten signalen von Speicherinformation, einen Zeilen- und Spaltenadreßpuf fer 52 zum Empfangen externer Adreßsignale zum Auswählen einer Speicherzelle, die einen Einheitsspeicherschaltkreis darstellt, einen Zeilendekoder 53 und einen Spaltendekoder 54 zum Bestimmen der Speicherzelle durch Dekodieren der Adreßsignale, einen Lese /Auffrischungsverstärker 55 zum Verstärken und Lesen eines Signals, das in der festgelegten Speicherzelle gespeichert ist, einen Daten eingabepuffer 56 und einen Datenausgabepuffer 57 zum Ein-/Ausgeben von Daten und einen Taktsignalerzeuger 58 zum Erzeugen eines Taktsi gnals auf.

Das eine große Fläche auf dem Halbleiterchip belegende Speicherzel lenfeld 51 weist eine Mehrzahl von Speicherzellen auf, die jeweils eine Einheitsinformation speichern. Die Speicherkapazität des DRAM ist durch die Zahl der Speicherzellen definiert, die im Speicherzel lenfeld 51 angeordnet sind. Daher wurden verschiedene Verbesserungen unternommen, um die Struktur des MOS-Transistors und des Kondensa tors zu verkleinern, die die Speicherzelle bilden, und damit den In tegrationsgrad im Speicherzellenfeld 51 zu erhöhen. Beispielsweise wird im MOS-Transistor, der die Speicherzelle bildet, die Kanallänge verkleinert, um die Struktur des Elements klein zu machen. Durch Verbesserung der Bauelementisolierung sind auch die Abstände zwi schen den Bauelementen kleiner gemacht worden. Kondensatoren haben sich jedoch der Größenreduzierung der Strukturen widersetzt, da die Kondensatorkapazität proportional zur Fläche zwischen den einander gegenüberliegenden Elektroden ist. Im Hinblick auf eine große Zuver lässigkeit des Betriebs als Speichereinrichtung ist es notwendig, eine Kapazität größer als ein vorbestimmter Wert sicherzustellen.

Entsprechend ist die Kondensatorstruktur verbessert worden, um die Zellenstruktur der Speicherzelle zu verkleinern, während diese Spei cherkapazität sichergestellt wird. Dies führt zu einer sogenannten Zelle mit zylindrischem Stapelkondensator.

Fig. 6 zeigt einen Querschnitt eines DRAM, der beispielsweise in "A Crown Type Stacked Capacitor Cell for a 1,5 V Operation 64M DRAM", Kaga et al, Proceedings of 37th Applied Physics Association Confe rence, 2nd Volume, S. 582 beschrieben ist. Fig. 6 zeigt einen Speicherzellen- und einen Peripherieschaltungsabschnitt. Die Speicherzelle weist einen Transfergattertransistors 3 und einen Kon densator 10 auf. Der Transfergattertransistor 3 umfaßt ein Paar von Source/Drain-Bereichen 6a, 6b, die auf der Oberfläche eines Silizi umsubstrats 1 gebildet sind, und Gate-Elektroden (Wortleitungen) 4b, 4c, die zwischen den Source/Drain-Bereichen 6a, 6b auf der Oberflä che des Siliziumsubstrats 1 gebildet sind, wobei sich eine Gate-Iso lierschicht 5 dazwischen befindet. Über dem Feldoxidfilm 2, der einen vorbestimmten Bereich auf der Oberfläche des Siliziumsubstrats 1 bedeckt, sind Wortleitungen 4a und 4b geschaffen, die sich zu be nachbarten Speicherzellen erstrecken. Die Oberflächen der Gate-Elek troden (Wortleitungen) 4a bis 4d sind mit einer ersten Isolier schicht 20 bedeckt.

Mit einem der Source/Drain-Bereiche 6a des Transfergattertransistors 3 ist eine Bitleitung 15 verbunden. Die Bitleitung 15 besteht aus einer zweifachen Polysiliziumschicht. Der Abschnitt, der mit einem der Source/Drain-Bereiche 6a des Transfergattertransistors 3 verbun den werden soll, wird durch ein selektives CVD-Verfahren geschaffen. Die Oberfläche der Bitleitung 15 ist mit einer zweiten Isolier schicht 21 bedeckt.

Der Kondensator 10 weist eine Stapelstruktur mit einer unteren Elek trode (Speicherknoten) 11, einer dielektrischen Schicht 12 und einer oberen Elektrode (Zellenplatte) 13 auf. Die untere Elektrode 11 be sitzt einen Basisabschnitt 11a, der sich über die Gate-Elektroden 4a bis 4d oder die Bitleitung 15 erstreckt, und einen aufrechten Wandabschnitt 11b, der sich vertikal nach oben erstreckt. Ein Ab schnitt der unteren Elektrode 11 ist über eine polykristalline Sili ziumschicht, die im Kontaktbereich eingebettet ist, mit dem anderen der Source/Drain-Bereiche 6b des Transfergattertransistors 3 verbun den. Der Kondensatorabschnitt des Kondensators 10 wird von der Ober fläche des Basisabschnitts 11a und den inneren und äußeren Oberflä chen des Wandabschnitts 11b der unteren Elektrode 11 gebildet. Da der Wandabschnitt 11b als Kondensatorabschnitt verwendet werden kann, kann die Kondensatorkapazität erhöht werden, ohne daß die be legte planare Fläche des Kondensators vergrößert wird.

Die Peripherieschaltung wie beispielsweise der Ein-/Ausgabepuffer weist mehrere MOS-Transistoren 30 als Strukturkomponenten auf. Ein MOS-Transistor 30 umfaßt ein Paar von Source/Drain-Bereichen 33, 33 und eine Gate-Elektrode 31, die auf einem Gate-Isolierfilm 32 gebil det ist. Eine erste Isolierschicht 20 umgibt die Gate-Elektrode 31. Eine Verdrahtungsschicht 18 ist über einen Kontakt, der in einem Zwischenschicht-Isolierfilm 22 gebildet ist, mit den Source/Drain-Be reichen 33, 33 verbunden.

Bei einem herkömmlichen DRAM mit zylindrischem Stapelkondensator werden jedoch aufgrund der Höhe der Funktionselemente zwischen dem Speicherzellenbereich und dem Abschnitt der Peripherieschaltung hohe Stufen an den Oberflächen der Isolier- und Verdrahtungsschichten er zeugt. Während der Herstellung des DRAM werden die MOS-Transistoren 3 und 30 im Speicherzellenbereich und der Peripherieschaltung durch ungefähr denselben Prozeß gleichzeitig geschaffen. Anschließend wird der Kondensator 10 im Speicherzellenbereich hergestellt. In diesem Schritt wird der Kondensator 10 im Speicherbereich weit über der Oberfläche des Siliziumsubstrats gebildet, während der MOS-Transi stor 30 in der Peripherieschaltung geschaffen wird. Wird im nachfol genden Schritt ein Zwischenschicht-Isolierfilm 22 auf der gesamten Oberfläche gebildet, sind die Positionen der Oberflächen im Bereich der Speicherzellen und der Peripherieschaltung sehr unterschiedlich, wodurch sich hohe Stufen ergeben. Folglich wird im nachfolgenden Li thographieschritt die Genauigkeit des Musters verschlechtert, wenn die Stufe höher als die Fokaltiefe der Belichtungsvorrichtung ist.

Hierdurch ist es schwierig, feine und kleine Strukturen zu schaffen. Soll beispielsweise die Verdrahtungsschicht 18 mit den Source/Drain- Bereichen 33 der Peripherieschaltung verbunden werden, so kann die Genauigkeit der Musterung verschlechtert werden. Um diese Ver schlechterung zu verhindern, muß die Diffusionsbreite der Source/Drain-Bereiche 33 größer eingestellt werden. Diese verhindert eine Reduzierung der Größe des Transistors.

Aufgabe der Erfindung ist es, eine hochintegrierte Struktur für einen DRAM mit zylindrischem Stapelkondensator zu schaffen, bei der die Transistorstruktur der Peripherieschaltung klein gemacht werden kann. Außerdem soll ein kleiner Kontaktbereich der Source/Drain-Ver drahtung im MOS-Transistor gebildet werden, der in der Peripherie schaltung des DRAM enthalten ist. Ferner soll eine kleine Transi storstruktur für die Peripherieschaltung eines DRAM gebildet werden, ohne die Zahl der Herstellungsschritte zu vergrößern. Weiterhin ist es Aufgabe der Erfindung, ein Herstellungsverfahren für einen DRAM zu schaffen, bei dem ein MOS-Transistor in der Peripherieschaltung eine Pad-Schicht aufweist.

Ein DRAM in Übereinstimmung mit der vorliegenden Erfindung weist einen Speicherzellenbereich mit einer Mehrzahl von Speicherzellen, die jeweils aus einem MOS-Transistor und einem Kondensator bestehen, und eine Peripherieschaltung zum Schreiben/Lesen vorbestimmter Spei cherinformation in oder aus dem Speicherzellenbereich auf. Der DRAM umfaßt einen MOS-Transistor für eine Speicherzelle mit einem Paar erster Störstellenbereiche, die in einem Halbleitersubstrat gebildet sind, und eine erste Gate-Elektrode, die auf dem Halbleitersubstrat zwischen dem Paar erster Störstellenbereiche gebildet ist, und einen MOS-Transistor für die Peripherieschaltung mit einem Paar zweiter Störstellenbereiche, die im Halbleitersubstrat gebildet sind, und einer zweiten Gate-Elektrode, die auf dem Halbleitersubstrat zwi schen dem Paar zweiter Störstellenbereiche geschaffen ist. Ferner weist der DRAM eine erste Leiterschicht, die mit einem der Störstel lenbereiche des MOS-Transistors für die Speicherzelle verbunden ist, eine zweite Leiterschicht, die mit dem anderen Störstellenbereich des MOS-Transistors für die Speicherzelle verbunden ist, die als un tere Elektrode eines Kondensators dient, eine dritte Leiterschicht, die mit einem der Störstellenbereiche des MOS-Transistors für die Peripherieschaltung verbunden ist, sich über der zweiten Gate-Elek trode des MOS-Transistors für die Peripherieschaltung erstreckt und aus demselben Material wie die erste Leiterschicht im Speicherzel lenbereich gebildet ist, und eine vierte Leiterschicht, die mit dem anderen der Störstellenbereiche des MOS-Transistors für die Periphe rieschaltung verbunden ist, sich über der zweiten Gate-Elektrode des MOS-Transistors für die Peripherieschaltung erstreckt und aus dem selben Material wie die zweite Leiterschicht im Speicherzellenbe reich gebildet ist, auf.

Die dritten und vierten Leiterschichten, die mit den Source/Drain- Bereichen des MOS-Transistors der Peripherieschaltung verbunden sind und sich über der Gate-Elektrode erstrecken, werden beispielsweise als interne Verdrahtungsschicht zwischen benachbarten MOS-Transisto ren benutzt. Ferner können die Verdrahtungsschichten, die mit den Source/Drain-Bereichen verbunden sind, über die dritten und vierten Leiterschichten mit den Source/Drain-Bereichen verbunden sein. Daher kann die Diffusionsbreite der Source/Drain-Bereiche und die Breite der Verdrahtungsschicht reduziert werden, wodurch die Bauelement struktur des MOS-Transistors verkleinert wird.

Ein Herstellungsverfahren für einen DRAM mit Speicherzellen, die je weils aus einem MOS-Transistor und einem Stapelkondensator gebildet sind, und einer Peripherieschaltung, die MOS-Transistoren aufweist, umfaßt in Übereinstimmung mit der vorliegenden Erfindung die folgen den Schritte: Bilden eines MOS-Transistors auf einem Speicherzellen bereich eines Halbleitersubstrats, Bilden einer ersten Leiterschicht auf der gesamten Oberfläche des Halbleitersubstrats und Mustern der selben, um eine Elektrodenschicht, die mit einem der Störstellenbe reiche des MOS-Transistors einer Speicherzelle verbunden ist, und eine erste Verdrahtungsschicht zu schaffen, die mit einem der Stör stellenbereiche eines MOS-Transistors in der Peripherieschaltung verbunden ist und sich über wenigstens einer Gate-Elektrode er streckt, Bedecken der Oberflächen der Elektrodenschicht und der er sten Verdrahtungsschicht mit einer Isolierschicht, und Bilden einer zweiten Leiterschicht auf der gesamten Oberfläche des Halbleitersub strats und Mustern derselben, um die untere Elektrode des Kondensa tor, die mit dem anderen der Störstellenbereiches des MOS-Transi stors in der Speicherzelle verbunden ist, und eine zweite Verdrah tungsschicht zu schaffen, die mit dem anderen der Störstellenberei che des MOS-Transistors in der Peripherieschaltung verbunden ist und sich wenigstens über der Gate-Elektrode erstreckt.

Da die dritten und vierten Leiterschichten des MOS-Transistors in der Peripherieschaltung durch Mustern der Leiterschichten, die durch dieselben Schritte wie die ersten und zweiten Leiterschichten der Speicherzelle gebildet worden sind, geschaffen werden, können die dritten und vierten Leiterschichten des MOS-Transistors in der Peri pherieschaltung ohne neue Herstellungsschritte gebildet werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Draufsicht auf einen DRAM in Übereinstimmung mit einer ersten Ausführungsform der Erfindung, wobei

Fig. 1(A) eine Draufsicht auf den Speicherzellenbereich und Fig. 1(B) eine Draufsicht auf eine Peripherieschaltung darstellt;

Fig. 2 einen Querschnitt des DRAM von Fig. 1, wobei Fig. 2(A) einen Querschnitt der Speicherzelle entlang der Achse X-X in Fig. 1(A) und Fig. 2(B) einen Querschnitt der Peripherieschaltung entlang der Achse Y-Y in Fig. 1(B) darstellt;

Fig. 3A bis 3J Querschnitte der Herstellungsschritte für den DRAM von Fig. 2;

Fig. 4 einen Querschnitt des DRAM, der eine Modifikation der ersten Ausführungsform der Erfindung darstellt;

Fig. 5 ein Blockdiagramm der Struktur eines allgemeinen DRAM; und

Fig. 6 einen schematischen Querschnitt eines herkömmlichen DRAM mit zylindrischem Stapelkondensator.

Bezüglich der Fig. 1 und 2 sind Feldoxidfilme 2 zur Isolierung von Bauelementen in vorbestimmten Bereichen auf der Oberfläche eines P- Siliziumsubstrats 1 gebildet. In einem Bauelementbereich, der mit dem Feldoxidfilm 2 bedeckt ist, ist eine Speicherzelle geschaffen. Die Speicherzelle umfaßt einen Transfergattertransistor 3 und einen mit diesem verbundenen Kondensator 10.

Der Transfergattertransistor 3 weist ein Paar von Source/Drain-Be reichen 6a, 6b und Gate-Elektroden 4b und 4c, die auf dem Silizium substrat zwischen den Source/Drain-Bereichen 6a und 6b mit einer da zwischen befindlichen Gate-Isolierschicht 5 geschaffen sind, auf. Die Source/Drain-Bereiche weisen eine sogenannte LDD-Struktur auf. Die Gate-Elektroden 4b und 4c sind aus Teilen von Wortleitungen ge bildet. Die Wortleitungen 4d und 4e, die Gate-Elektroden benachbar ter Speicherzellen bilden, sind auf dem Feldoxidfilm 2 geschaffen. Die Oberflächen der Gate-Elektroden 4b, 4c und der Wortleitungen 4d und 4e sind mit einer ersten Isolierschicht 20 bedeckt.

Eine Bitleitung (erste Leiterschicht) 15 erstreckt sich über den Wortleitungen 4b bis 4e in einer Richtung senkrecht zu den Wortlei tungen 4b bis 4e. Ein Abschnitt von dieser Bitleitung ist mit einem der Source/Drain-Bereiche 6b des Transfergattertransistors 3 verbun den. Die Bitleitung 15 ist aus leitendem polykristallinem Silizium, einem Metall mit hohem Schmelzpunkt wie beispielsweise Wolfram (W) oder einem Polyzid mit einer Stapelstruktur aus polykristallinem Si lizium und einem Metallsilizid mit hohem Schmelzpunkt wie beispiels weise TiSi₂, WSi₂, MoSi₂ gebildet. Die Oberfläche der Bitleitung 15 ist mit einer zweiten Isolierschicht 21 bedeckt.

Der Kondensator 10 weist eine Stapelstruktur mit einer unteren Elek trode (Speicherknoten; zweite Leiterschicht) 11, einer dielektri schen Schicht 12 und einer oberen Elektrode (Zellenplatte) 13 auf.

Die untere Elektrode weist eine Zweischichtstruktur mit einem Basis abschnitt 11a, der mit einem der Source/Drain-Bereiche 6a des Trans fergattertransistors 3 verbunden ist, und einem aufrechten Wandab schnitt 11b, der sich von einem Randbereich des Basisabschnitts 11a vertikal nach oben erstreckt, auf. Der Basisabschnitt 11a ist so ge schaffen, daß er eine Dicke von etwa 2000 Å besitzt und der Wandbe reich 11b ist mit einer Dicke von etwa 500 Å gebildet. Das polykri stalline Silizium der unteren Elektrode 11 ist mit Störstellen do tiert, die eine Konzentration von nicht weniger als 10²⁰/cm³ aufwei sen. Für die untere Elektrode 11 kann ein Metall mit hohem Schmelz punkt oder ein Polyzid mit einer Stapelstruktur aus polykristallinem Silizium und einem Metallsilizid mit hohem Schmelzpunkt benutzt wer den.

Für die dielektrische Schicht 12 wird ein Oxidfilm, ein Nitridfilm, ein Mehrschichtfilm aus einem Oxid- und einem Nitridfilm, ein Tan talpentoxidfilm (Ta₂O₅) oder ein Hafniumoxidfilm (HaO₂) verwendet werden. Die obere Elektrode 13 besteht aus einer leitenden polykri stallinen Siliziumschicht oder einer Metallschicht. Die Höhe des Wandbereichs 11b des Kondensators wird in Abhängigkeit von der er forderlichen Kondensatorkapazität eingestellt und beträgt von der Oberfläche des Siliziumsubstrats 1 aus im allgemeinen 1 bis 2 µm.

Der Bereich der Peripherieschaltung weist einen MOS-Transistor 30 als Komponente eines Schaltkreises auf. Der MOS-Transistor 30 in der Peripherieschaltung umfaßt wie der Transfergattertransistor 3 in der Speicherzelle ein Paar von Source/Drain-Bereichen 33a, 33b, eine Gate-Isolierschicht 32 und eine Gate-Elektrode 31. Die Source/Drain- Bereiche 33a und 33b weisen eine sogenannte LDD-Struktur mit Berei chen niedriger und Bereichen hoher Konzentration auf, die sich je weils kontinuierlich anschließen und einander gegenüberliegend auf beiden Seiten des Kanalbereichs des Transistors gebildet sind. Die Oberfläche der Gate-Elektrode 31 ist mit einer ersten Isolierschicht 20 bedeckt. Eine erste Source/Drain-Leiterschicht 16 (dritte Leiter schicht) ist mit einem der Source/Drain-Bereiche 33a verbunden. Die erste Source/Drain-Leiterschicht 16 besteht aus demselben Material wie die Bitleitung 15 und ein Ende von ihr erstreckt sich über dem Gate-Oxidfilm 2, während sich das andere Ende über der Gate-Elek trode 31 mit einer dazwischen befindlichen Isolierschicht 20 er streckt. Ferner erstreckt sie sich zwischen benachbarten MOS-Transi storen und wird als Verdrahtungsschicht verwendet, um eine vorbe stimmte Schaltung zu schaffen. Eine zweite Source/Drain-Leiter schicht (vierte Leiterschicht) 17 ist im anderen der Source/Drain- Bereiche 33b des MOS-Transistors 30 gebildet. Ein Abschnitt der zweiten Source/Drain-Leiterschicht 17 ist über dem oberen Abschnitt der ersten Source/Drain-Leiterschicht 16 gebildet, wobei sich eine zweite Isolierschicht 21 dazwischen befindet. Die zweite Source/Drain-Leiterschicht 17 besteht aus demselben Material wie der Basisabschnitt 11a der unteren Elektrode des Kondensators 10. Ähn lich der ersten Source/Drain-Leiterschicht 16 wird auch diese als Verdrahtungsschicht zwischen benachbarten MOS-Transistoren verwen det.

Die Oberflächen der Bauelemente im Speicherzellenbereich und dem Pe ripherieschaltkreisbereich sind mit einem Zwischenschicht-Isolier film 22 bedeckt, der eine relativ flache Oberfläche aufweist. Eine Verdrahtungsschicht 18 mit vorbestimmtem Muster ist auf der Oberflä che des Zwischenschicht-Isolierfilms 22 gebildet. Im Peripherie schaltkreisbereich, der in der Figur gezeigt ist, ist die Verdrah tungsschicht 18 über Kontaktlöcher 25 im Zwischenschicht-Isolierfilm 22 mit den ersten und zweiten Source/Drain-Leiterschichten 16 und 17 verbunden, die wiederum mit dem MOS-Transistor 30 verbunden sind. Die Kontaktlöcher 25 sind geschaffen, um die Source/Drain-Bereiche 33a und 33b mit der Verdrahtungsschicht 18 elektrisch zu verbinden und können an beliebigen Stellen auf der Oberfläche der ersten und zweiten Source/Drain-Leiterschichten 16 und 17 geschaffen sein. Selbst wenn die Diffusionsbreite der Source/Drain-Bereiche 33a und 33b klein gemacht wird, kann daher ein guter Kontakt mit der Ver drahtungsschicht 18 geschaffen werden. Dies erlaubt die Reduktion der Größe des MOS-Transistors 30 im Peripherieschaltkreisabschnitt.

Unter Bezugnahme auf die Fig. 3A bis 3J werden nun die wesentlichen Schritte zur Herstellung des DRAM von Fig. 2 beschrieben.

In Fig. 3A werden zuerst Feldoxidfilme 2 zur Isolierung von Bauele menten durch ein LOCOS-Verfahren auf vorbestimmten Abschnitten auf der Oberfläche eines p-Siliziumsubstrats 1 geschaffen.

In Fig. 3B werden beispielsweise durch thermische Oxidation Gate- Oxidfilme 5 und 32 mit einer Dicke von etwa 100 bis 120 Å auf dem p- Siliziumsubstrat 1 gebildet. Dann werden eine polykristalline Sili ziumschicht mit einer Dicke von etwa 1000 bis 2000 Å und ein Oxidfilm auf den Oberflächen der Gate-Oxidfilme 5 und 32 geschaffen und den Filmen eine vorbestimmte Gestalt aufgeprägt. Folglich werden Gate- Elektroden (Wortleitungen) 4b bis 4e und eine Gate-Elektrode 31 ge bildet. Unter Verwendung der Gate-Elektroden 4a bis 4e und 31 als Maske werden nun n-Störstellenionen in das Siliziumsubstrat 1 im plantiert, um die Bereiche niedriger Konzentration der Source/Drain- Bereiche 6a und 6b des Transfergattertransistors 3 und der Source/Drain-Bereiche 33a und 33b des MOS-Transistors 30 zu schaf fen. Dann wird ein Oxidfilm auf der gesamten Oberfläche abgeschieden und einem anisotropen Ätzen ausgesetzt, um eine Isolierschicht auf den Seitenwänden des Gate-Elektroden 4b bis 4e und 31 zu bilden. Folglich werden die Oberflächen der Gate-Elektroden 4b bis 4e und 31 mit der ersten Isolierschicht 20 bedeckt. Unter Verwendung der Iso lierschicht 20 als Maske werden n-Störstellen mit hoher Konzentra tion in das Siliziumsubstrat 1 implantiert, um die Abschnitte hoher Konzentration der Source/Drain-Bereiche 6a und 6b des Transfergat tertransistors und der Source/Drain-Bereiche 33a und 33b des MOS- Transistors 30 zu bilden.

In Fig. 3C wird eine dotierte Polysiliziumschicht mit einer Dicke von etwa 1000 Å bis 2000 Å auf der Oberfläche des Siliziumsubstrats 1 abgeschieden und es wird ein Oxidfilm darauf gebildet. Durch Pho tolithographie und Ätzen wird ihnen eine vorbestimmte Gestalt aufge prägt. Folglich wird im Speicherzellenbereich eine Bitleitung 15 und im Peripherieschaltkreisbereich eine erste Source/Drain-Leiter schicht 16 gebildet. Dann werden die Oberflächen der Bitleitung 15 und der ersten Source/Drain-Leiterschicht 16 mit einer zweiten Iso lierschicht 21 bedeckt.

In Fig. 3D wird eine dotierte Polysiliziumschicht mit einer Dicke von etwa 2000 Å auf der gesamten Oberfläche des Siliziumsubstrats ab geschieden und dieser Schicht eine vorbestimmte Gestalt aufgeprägt. Folglich wird im Speicherzellenbereich eine polykristalline Silizi umschicht 110, die einen Abschnitt der unteren Elektrode 11 des Kon densators bildet, und im Peripherieschaltkreisbereich die zweite Source/Drain-Leiterschicht 17 des MOS-Transistors 30 geschaffen. Der zweiten Source/Drain-Leiterschicht 17 wird ein Muster aufgeprägt, so daß ein Ende über der ersten Source/Drain-Leiterschicht 16 liegt. Obwohl dies nicht gezeigt ist, können die ersten und zweiten Source/Drain-Leiterschichten 16 und 17 so gebildet sein, daß sie ein Verdrahtungsmuster aufweisen, das benachbarte Elemente desselben Ni veaus miteinander verbindet.

In Fig. 3E wird durch das CVD-Verfahren ein dicker Oxidfilm 35 auf der gesamten Oberfläche des Speicherzellen- und des Peripherie schaltkreisbereichs abgeschieden.

In Fig. 3F wird nun ein Photolack 36 auf die Oberfläche des Oxid films 35 aufgebracht und dem Photolack im Speicherzellenbereich wird ein vorbestimmtes Muster aufgeprägt. Anschließend wird der Oxidfilm 35 unter Verwendung des Photolacks 36 als Maske durch Ätzen ent fernt. Folglich werden Oxidfilme 35a zum Bilden des Kondensators nur auf der Bitleitung 15 und dem Feldoxidfilm 2 im Speicherzellenab schnitt geschaffen.

In Fig. 3G wird auf der gesamten Oberfläche eine dotierte Polysili ziumschicht 110b mit einer Dicke von etwa 500 Å durch das CVD-Verfah ren geschaffen.

In Fig. 3H wird erneut ein Photolack dick auf der gesamten Oberflä che aufgebracht und ein Zurückätzen ausgeführt. Folglich wird der Oberflächenbereich der dotierten Polysiliziumschicht 110b, die über dem Oxidfilm 35a gebildet ist, zur Schaffung des Kondensators im Speicherzellenbereich freigelegt. Dann wird nur die Oberfläche der dotierten Polysiliziumschicht 110b im Peripherieschaltkreisabschnitt mit einem Photolack 37 bedeckt. Nun werden die freigelegte dotierte Polysiliziumschicht 110b und der Oxidfilm 35a im Speicherzellenbe reich selektiv entfernt, um den Wandabschnitt 11b der unteren Elek trode des Kondensators 10 zu schaffen.

In Fig. 3I wird ferner die dotierte Polysiliziumschicht 110a, die sich zwischen den benachbarten Wandbereichen 11b, 11b des Kondensa tors befindet, durch anisotropes Ätzen entfernt. Damit wird die un tere Elektrode 11 des Kondensators gebildet. Nun wird der Photolack 37 entfernt. Anschließend wird eine dielektrische Schicht 12 auf der Oberfläche der unteren Elektrode 11 des Kondensators gebildet und ferner eine dotierte Polysiliziumschicht 130 darauf abgeschieden. Zu diesem Zeitpunkt sind die dielektrische Schicht und die dotierte Po lysiliziumschicht 130 auf der Deckfläche der dotierten Polysilizium schicht 110b im Peripherieschaltkreisbereich geschaffen.

In Fig. 3J wird anschließend dem dotierten Polysilizium 130 und die dielektrischen Schicht 12 eine vorbestimmte Gestalt aufgeprägt und damit sind die dielektrische Schicht 12 und die obere Elektrode 33 des Kondensators 10 gebildet. Durch diese Musterung werden die do tierte Polysiliziumschicht 110b, die dielektrische Schicht und die dotierte Polysiliziumschicht 130 im Peripherieschaltkreisbereich entfernt. Anschließend wird ein Zwischenschicht-Isolierfilm 22 auf der gesamten Oberfläche des Siliziumsubstrats 1 abgeschieden, wobei die Oberfläche der Schicht 22 flach gemacht wird. Im Peripherie schaltkreisbereich werden in vorbestimmten Abschnitten Kontaktlöcher 25 im Zwischenschicht-Isolierfilm 22 geschaffen, die die ersten und zweiten Source/Drain-Leiterschichten 16 und 17 des MOS-Transistors 30 erreichen. Die Kontaktlöcher 25 können in den Oberflächenberei chen der ersten und zweiten Source/Drain-Leiterschichten 16 und 17 positioniert werden.

Anschließend wird eine Verdrahtungsschicht durch Mustern derselben in einer vorbestimmten Gestalt auf der gesamten Oberfläche des Speicherzellenbereichs und des Peripherieschaltkreisbereichs gebil det, Damit ist der DRAM von Fig. 2 geschaffen.

Da wie oben beschrieben die ersten und zweiten Source/Drain-Leiter schichten 16 und 17 des MOS-Transistors 30 im Peripherieschaltkreis gleichzeitig mit der Bitleitung 15 und der unteren Elektrode 11 des Kondensators 10 im Speicherzellenabschnitt gebildet werden, ist es nicht notwendig, neue Herstellungsschritte hinzuzufügen.

Nun wird eine Modifikation der ersten Ausführungsform beschrieben. Bei der in Fig. 4 gezeigten Modifikation sind im Peripherieschalt kreisbereich ein n-MOS-Transistor 30a und ein p-MOS-Transistor 30b nebeneinander gestellt. Der n-MOS-Transistor 30 ist in einer p-Wanne 26 gebildet, die in der Oberfläche eines p-Siliziumsubstrats 1 ge schaffen ist. Der p-MOS-Transistor 30b ist in einer n-Wanne 27 ge bildet. In die Gate-Elektrode 31a des n-MOS-Transistors 30a werden n-Störstellen und in die Gate-Elektrode 31b des p-MOS-Transistors 30b p-Störstellen implantiert. Im Speicherzellenbereich ist ein n- MOS-Transistor mit n-Störstellen in den Gate-Elektroden 4b und 4c als Transfergattertransistor 3 gebildet.

Bei der oben beschriebenen Ausführungsform sind die ersten und zwei ten Source/Drain-Leiterschichten 16 und 17 des MOS-Transistors im Peripherieschaltkreisbereich aus dotiertem Polysilizium geschaffen worden. Diese sind jedoch nicht hierauf beschränkt, sondern es kann eine Metallschicht mit hohem Schmelzpunkt, eine Metallsilizidschicht mit hohem Schmelzpunkt oder eine ähnliche Schicht, die aus demselben Material wie die untere Elektrode 11a des Kondensators 10 oder die Bitleitung 15 verwendet werden.

Obwohl bei den oben beschriebenen Ausführungsformen ein MOS-Transi stor im Peripherieschaltkreisabschnitt verwendet worden ist, kann die vorliegende Erfindung auch auf andere Strukturen wie z. B. eine CMOS-Transistorstruktur angewandt werden.

Beim DRAM in Übereinstimmung mit der vorliegenden Erfindung werden die Kontakte mit einer Verdrahtungsschicht durch Verwendung dritter und vierter Leiterschichten realisiert, die sich in Kontakt mit den Source/Drain-Bereichen eines MOS-Transistors befinden, der im Peri pherieschaltkreisbereich enthalten ist. Damit kann die Struktur des MOS-Transistors im Peripherieschaltkreisabschnitt klein gemacht wer den. Da die dritten und vierten Leiterschichten durch dieselben Pro zeßschritte wie die ersten und zweiten Leiterschichten im Speicher zellenbereich gebildet werden, kann eine Verminderung der Größe des Peripherieschaltkreisbereiches realisiert werden, ohne die Zahl der Prozeßschritte zu erhöhen.

Claims

1. DRAM mit einem Speicherzellenbereich mit einer Mehrzahl von Speicherzellen, die jeweils aus einem MOS-Transistor und einem Kon densator gebildet sind, und einem Peripherieschaltkreis zum Schrei ben/Lesen vorbestimmter Speicherinformation in den oder aus dem Speicherzellenbereich auf der Hauptoberfläche eines Halbleitersub strats, aufweisend
einen MOS-Transistor (3) für die Speicherzelle mit einem Paar erster Störstellenbereiche (6a, 6b), die im Halbleitersubstrat (1) gebildet sind, und einer ersten Gate-Elektrode (4), die auf dem Halbleiter substrat zwischen dem Paar erster Störstellenbereiche gebildet ist,
einen MOS-Transistors (30) für den Peripherieschaltkreis mit einem Paar zweiter Störstellenbereiche (33a, 33b), die auf dem Halbleiter substrat (1) gebildet sind, und einer zweiten Gate-Elektrode (31), die auf dem Halbleitersubstrat zwischen dem Paar zweiter Störstel lenbereiche gebildet ist,
eine erste Leiterschicht (15), die mit einem der ersten Störstellen bereiche des MOS-Transistors für die Speicherzelle verbunden ist,
eine zweite Leiterschicht (11), die mit dem anderen der ersten Stör stellenbereiche des MOS-Transistors für die Speicherzelle verbunden ist, die eine untere Elektrode des Kondensators (10) bilden soll,
eine dritte Leiterschicht (16), die mit einem der zweiten Störstel lenbereiche des MOS-Transistors für den Peripherieschaltkreis ver bunden ist, sich über der zweiten Gate-Elektrode des MOS-Transistors des Peripherieschaltkreises erstreckt und aus demselben Material wie die erste Leiterschicht im Speicherzellenbereich gebildet ist, und
eine vierte Leiterschicht (17), die mit dem anderen der zweiten Störstellenbereiche des MOS-Transistors für den Peripherieschalt kreis verbunden ist, sich über der zweiten Gate-Elektrode des MOS- Transistors für den Peripherieschaltkreis erstreckt und aus demsel ben Material wie die zweite Leiterschicht im Speicherzellenbereich gebildet ist.

2. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß
die zweite Leiterschicht (11), die die untere Elektrode des Konden sators darstellt, eine erste Schicht (11a), die mit dem anderen der ersten Störstellenbereiche des MOS-Transistors für die Speicherzelle verbunden ist und sich über die zweite Gate-Elektrode erstreckt, und
eine zweite Schicht (11b), die auf der Oberfläche der ersten Schicht gebildet ist und von einem Randbereich der ersten Schicht vertikal nach oben vorspringt, aufweist, und
die vierte Leiterschicht (17), die mit dem anderen der zweiten Stör stellenbereiche des MOS-Transistors für den Peripherieschaltkreis verbunden ist, aus demselben Material wie die erste Schicht der zweiten Leiterschicht gebildet ist.

3. DRAM nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Abschnitt der vierten Leiterschicht (17) einen oberen Abschnitt der dritten Leiterschicht (16) überlappt, wobei sich eine Isolier schicht (21) dazwischen befindet.

4. DRAM nach einem der Ansprüche 1 bis 3, gekennzeichnet durch
einen ersten Zwischenschicht-Isolierfilm (22), der auf der Oberflä che der Speicherzelle gebildet ist, und
einen zweiten Zwischenschicht-Isolierfilm (22), der auf der Oberflä che des Peripherieschaltkreises gebildet ist, wobei
sich die Oberfläche des ersten Zwischenschicht-Isolierfilms auf un gefähr demselben Niveau wie die Oberfläche des zweiten Zwischen schicht-Isolierfilms befindet.

5. DRAM nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Peripherieschaltkreis eine Mehrzahl von MOS-Transistoren auf weist und die dritte Leiterschicht (16) und die vierte Leiterschicht (17) Störstellendiffusionsbereiche benachbarter dieser MOS-Transi storen miteinander verbinden.

6. DRAM nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß
die erste Leiterschicht und die dritte Leiterschicht aus demselben Material gebildet sind, das aus einer Gruppe ausgewählt ist, die aus polykristallinem Silizium, einem Metall mit hohem Schmelzpunkt und einer Stapelstruktur aus polykristallinem Silizium und einem Metall silizid mit hohem Schmelzpunkt besteht, und
die zweite Leiterschicht und die vierte Leiterschicht aus demselben Material gebildet sind, das aus der Gruppe ausgewählt ist, die aus polykristallinem Silizium, einem Metall mit hohem Schmelzpunkt und einer Stapelstruktur aus polykristallinem Silizium und einem Metall silizid mit hohem Schmelzpunkt besteht.

7. Herstellungsverfahren für einen DRAM mit einer Speicherzelle mit einem MOS-Transistor und einem Stapelkondensator und einem Periphe rieschaltkreis mit einem MOS-Transistor, gekennzeichnet durch die Schritte:
Bilden von MOS-Transistoren (3, 30a, 30b) in einem Speicherzellenbe reich und einem Peripherieschaltkreisbereich auf der Hauptoberfläche eines Halbleitersubstrats (1),
Bilden einer ersten Leiterschicht (11) auf der gesamten Oberfläche des Halbleitersubstrats und Mustern derselben, um eine Elektroden schicht, die mit einem der Störstellenbereiche des MOS-Transistors in der Speicherzelle verbunden ist, und eine erste Verdrahtungs schicht (16), die mit einem der Störstellenbereiche des MOS-Transi stors im Peripherieschaltkreis verbunden ist und sich wenigstens über eine Gate-Elektrode erstreckt, zu schaffen,
Bedecken der Oberflächen der Elektrodenschicht und der ersten Ver drahtungsschicht mit einer Isolierschicht (21), und
Bilden einer zweiten Leiterschicht (110a, 17) auf der gesamten Ober fläche des Halbleitersubstrats und Mustern derselben, um eine untere Elektrode des Kondensators, die mit dem anderen der Störstellenbe reiche des MOS-Transistors in der Speicherzelle verbunden ist, und eine zweite Verdrahtungsschicht (18), die mit dem anderen der Stör stellenbereiche des MOS-Transistors des Peripherieschaltkreises ver bunden ist und sich wenigstens über die Gate-Elektrode erstreckt, zu bilden.