DE3930657A1 - Halbleitervorrichtung mit einer gestapelten struktur aus polykristallinem siliziumfilm und siliziumoxid sowie verfahren zu deren herstellung - Google Patents

Halbleitervorrichtung mit einer gestapelten struktur aus polykristallinem siliziumfilm und siliziumoxid sowie verfahren zu deren herstellung

Info

Publication number
DE3930657A1
DE3930657A1 DE3930657A DE3930657A DE3930657A1 DE 3930657 A1 DE3930657 A1 DE 3930657A1 DE 3930657 A DE3930657 A DE 3930657A DE 3930657 A DE3930657 A DE 3930657A DE 3930657 A1 DE3930657 A1 DE 3930657A1
Authority
DE
Germany
Prior art keywords
film
oxide film
silicon oxide
semiconductor device
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE3930657A
Other languages
English (en)
Other versions
DE3930657C2 (de
Inventor
Atsushi Hachisuka
Masao Nagatomo
Ikuo Ogoh
Hideki Genjou
Yoshinori Okumura
Takayuki Matsukawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3930657A1 publication Critical patent/DE3930657A1/de
Application granted granted Critical
Publication of DE3930657C2 publication Critical patent/DE3930657C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • H01L21/31612Deposition of SiO2 on a silicon body
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrich­ tung mit einer gestapelten Struktur aus polykristallinem Siliziumfilm und Siliziumoxid nach dem Oberbegriff des Pa­ tentanspruch 1 sowie ein Verfahren zu deren Herstellung nach dem Oberbegriff des Patentanspruchs 9.
Insbesondere bezieht sich die Erfindung auf Halbleitervor­ richtungen mit gestapelten Strukturen, die durch selektives Entfernen eines polykristallinen Siliziumfilmes und eines Siliziumoxidfilmes unter Anwendung derselben Maske ausgebil­ det werden, und auf ein Verfahren zu deren Herstellung. Die Erfindung ist insbesondere anwendbar auf einen dynamischen Schreib-Lese-Speicher mit Speicherzellen aus gestapelten Kondensatorstrukturen.
Da die vorliegende Erfindung die wünschenswertesten Wirkun­ gen bei Anwendung auf einen dynamischen Schreib-Lese-Spei­ cher zeigt (der nachfolgend als DRAM bezeichnet wird), welcher Speicherzellen und gestapelte Kondensatorstrukturen hat, wird nachfolgend ein DRAM mit Speicherzellen aus gesta­ pelten Kondensatorstrukturen beschrieben.
Ein DRAM ist allgemein bekannt. Fig. 3 zeigt ein Blockdia­ gramm eines Ausführungsbeispieles der Gesamtkonfiguration eines bekannten DRAM. Wie in dieser Figur gezeigt ist, um­ faßt ein DRAM ein Speicherzellenfeld 100 mit einer Mehrzahl von Speicherzellen, die einen Speicherabschnitt bilden, einen Reihendekoder 200 und einen Spaltendekoder 300, die an jeweilige zugehörige Adreßpuffer zum Auswählen von Speicher­ zellenadressen angeschlossen sind, und einen Eingangs/Aus­ gangs-Schnittstellenabschnitt, der einen Leseverstärker um­ faßt, der an eine Eingangs/Ausgangs-Schaltung angeschlossen ist. Die Mehrzahl von Speicherzellen, die den Speicherab­ schnitt bilden, sind in einer Matrix aus einer Mehrzahl von Reihen und Spalten angeschlossen. Jede der Speicherzellen ist an eine entsprechende Wortleitung angeschlossen, die an den Reihendekoder 200 angeschlossen ist, und an eine ent­ sprechende Bitleitung, die an den Spaltendekoder 300 ange­ schlossen ist, wodurch das Speicherzellenfeld 100 gebildet wird. Eine Speicherzelle wird durch eine jeweilige Wortlei­ tung ausgewählt, während eine Bitleitung durch den Reihen­ dekoder 200 und den Spaltendekoder 300 in Reaktion auf ein Reihenadreßsignal und ein Spaltenadreßsignal ausgewählt wird, die von außen angelegt werden. Daten werden in die ausgewählte Speicherzelle eingeschrieben und abgespeicherte Daten in der Speicherzelle gelesen. Befehle zum Lesen und Schreiben von Daten werden durch Lese/Schreib-Steuersignale ausgeführt, die an eine Steuerschaltung angelegt werden.
Daten werden in dem Speicherzellenfeld 100 von N (=n×m) Bits gespeichert. Adreßinformationen der Speicherzellen, bei denen ein Lesen/Schreiben ausgeführt wird, werden in Reihen- und Spalten-Adreßpuffern gespeichert. Durch Auswahl einer Wortleitung durch den Reihendekoder 200 (Auswahl von einer aus n Wortleitungen) werden m-Bit-Speicherzellen an die Leseverstärker über Bitleitungen gekoppelt. Als nächstes wird durch Auswählen einer bestimmten Bitleitung des Spal­ tendekoders 300 (Auswahl von m-Bitleitungen) einer der Lese­ verstärker an die Eingangs/Ausgangs-Schaltung gekoppelt, um das Lesen oder Schreiben gemäß den Befehlen der Steuerschal­ tung durchzuführen.
Fig. 4 ist ein Ersatzschaltbild einer Speicherzelle 10 des DRAM, das zur Erläuterung der Lese/Schreib-Betriebsweise in der Speicherzelle gezeigt ist. Die Speicherzelle 10 beinhal­ tet einen Satz aus einem Feldeffekttransistor Q und einem Kondensator Cs. Der Feldeffekttransistor Q hat eine Gate- Elektrode, die mit der Wortleitung 20 verbunden ist, eine Source/Drain-Elektrode, die mit einer Elektrode des Konden­ sators Cs verbunden ist, und eine weitere Source/Drain-Elek­ trode, die mit der Bitleitung 30 verbunden ist. Da beim Schreiben von Daten der Feldeffekttransistor Q leitfähig ge­ schaltet wird, wenn eine vorbestimmte Spannung an die Wort­ leitung 20 angelegt wird, wird eine auf der Bitleitung 30 bestehende Ladung in den Kondensator Cs gespeichert. Beim Lesen von Daten wird der Feldeffekttransistor Q leitfähig geschaltet, wenn eine vorbestimmte Spannung an die Wortlei­ tung 20 angelegt wird, so daß die Ladung, die in dem Konden­ sator Cs gespeichert ist, über die Bitleitung 30 ausgelesen wird.
Fig. 5 ist eine teilweise Draufsicht einer planaren Anord­ nung eines Speicherzellenfeldabschnittes des DRAM mit einem gefalteten Bitleitungsschema. Fig. 5 zeigt vier Speicher­ zellen, wobei typischerweise zwei der Speicherzellen jeweils durch zwei Satz Feldeffekttransistoren und Kondensatoren Q 1 und Cs 1, Q 2 und Cs 2 gebildet werden, die in einem Arbeitsbe­ reich A 1 angeordnet sind, der von angrenzenden Speicherzel­ len getrennt ist. Die Gate-Elektroden der jeweiligen Tran­ sistoren Q 1, Q 2, Q 3, Q 4 sind an Wortleitungen entsprechend den jeweiligen Speicherzellen angeschlossen. Die Bitleitun­ gen sind auf den Wortleitungen 20 ausgebildet, gegenüber diesen isoliert und derart angeordnet, daß sie dieselben schneiden. Die Bitleitungen 30 sind an Speicherzellen durch Kontaktlöcher C 1, C 2, C 3 angeschlossen. Ein Querschnitt längs der Linie VI-VI von Fig. 5 zeigt die Verarbeitungs­ schritte gemäß den Fig. 6A bis 6M. Ein Verfahren zum Her­ stellen eines DRAM mit den bekannten gestapelten Kondensa­ toren wird nachfolgend erläutert. Ein DRAM mit gestapelten Kondensatoren ist beispielsweise offenbart in der Fachver­ öffentlichung "IEDM Digest of Technical Papers" (1978), Seiten 348 bis 351 von den Verfassern M. Koyanagi et al. Ferner ist beispielsweise ein Herstellungsverfahren für ein derartiges DRAM in der japanischen Patentoffenlegungsschrift Nr. 63-44 756 beschrieben.
Zunächst wird, wie in Fig. 6A gezeigt ist, ein untenliegen­ der Oxidfilm 12 auf einem P-Siliziumsubstrat 1 durch ein thermisches Oxidationsverfahren erzeugt. Ein Nitridfilm 13 wird auf dem darunterliegenden Oxidfilm 12 beispielsweise durch das chemische Dampfabscheidungsverfahren (CVD) er­ zeugt.
Als nächstes wird, wie in Fig. 6B gezeigt ist, nach Abschei­ den eines Resistfilmes auf dem Nitridfilm 13 dieser gemäß einem vorgegebenen Strukturmuster anteilig entfernt. Unter Verwendung des strukturierten Nitridfilmes 13 als Maske werden P-Dotierungsionen, wie beispielsweise Borionen, in das P-Siliziumsubstrat 1 in einer durch Pfeile dargestellten Richtung mit einer Beschleunigungsspannung von ungefähr 10 bis 200 keV implantiert.
Wie ferner in Fig. 6C gezeigt ist, wird durch den thermi­ schen Oxidationsprozeß, der mit dem Nitridfilm 13 als Maske durchgeführt wird, ein Feldoxidfilm 4 für die Isolation auf dem Ionen implantierten P-Siliziumsubstrat 1 ausgebildet, wobei ein P-Dotierungsdiffusionsbereich 5 für Kanalstopper in der Nähe des Feldoxidfilmes 4 für Isolationszwecke durch thermische Diffusion der implantierten P-Dotierungsionen er­ zeugt.
Wie in Fig. 6D gezeigt ist, werden daraufhin der Nitridfilm 13 und der darunterliegende Oxidfilm 12 durch Ätzen ent­ fernt.
Wie in Fig. 6E gezeigt ist, wird ein aus einem Oxidfilm be­ stehender Isolationsfilm 17 a beispielsweise durch thermische Oxidation erzeugt.
Wie in Fig. 6F gezeigt ist, wird ein Polysiliziumfilm 15 auf der Gesamtoberfläche durch ein chemisches Dampfabscheidungs­ verfahren abgeschieden. Ferner wird durch Verwenden eines SiH4, N2O-Gases als Rohgas ein Siliziumoxidfilm 18 a als oberer Schichtisolationsfilm auf dem Polysiliziumfilm 15 bei einer Temperatur von 850°C durch das chemische Dampfabschei­ dungsverfahren erzeugt. Der durch dieses Verfahren erzeugte Siliziumoxidfilm wird Hochtemperaturoxidfilm (HTO-Film) ge­ nannt.
Wie in Fig. 6G gezeigt ist, wird daraufhin ein Resistfilm 14 auf dem Siliziumoxidfilm 18 a gemäß dem vorgegebenen Struk­ turmuster erzeugt.
Wie in Fig. 6H gezeigt ist, wird unter Verwenden des Resist­ filmes 14 als Maske ein Siliziumoxidfilm 18 a, der ein Hoch­ temperaturoxidfilm ist, entfernt, was beispielsweise durch Trockenätzen unter Verwenden eines Ätzgases mit einem CHF3- Gas als Hauptmaterial entfernt, wobei der Polysiliziumfilm 15 durch Trockenätzen unter Verwenden eines Gases entfernt wird, das CCl4-Gas als Hauptmaterial beinhaltet. Wie oben beschrieben wurde, werden ein oberer Schichtisolationsfilm 18 und eine Wortleitung 20 als Gate-Elektrode erzeugt. Je­ doch werden Einkerbungen 20 a in dem unteren Teil der Wort­ leitung 20 durch das obenbeschriebene Ätzen gebildet.
Der Resistfilm 14 wird dann enfernt, wie dies in Fig. 6I gezeigt ist.
Gemäß Fig. 6J werden N-Dotierungsdiffusionsbereiche 61 a, 62 a von niedriger Konzentration durch Implantation von N-Dotie­ rungsionen unter Verwenden der Wortleitung als Maske er­ zeugt. Anschließend wird ein Seitenwandisolationsfilm 19 auf der Seitenwand der Wortleitung 20 erzeugt. N-Dotierungs­ diffusionsbereiche 61 b, 62 b von hoher Konzentration werden durch Implantation der N-Dotierungsionen erneut erzeugt, wobei die Wortleitung 20 und der Seitenwandisolationsfilm 19 als Masken dienen. Ein N-Kanal-MOS-Transistor mit einer LDD- Struktur wird gemäß obiger Beschreibung erzeugt. Das bedeu­ tet, daß N-Dotierungsdiffusionsbereiche 61, 62 erzeugt wer­ den, die durch N-Dotierungsdiffusionsbereiche 61 a, 62 a von niedriger Konzentration und N-Dotierungsdiffusionsbereiche 61 b, 62 b von hoher Konzentration als Source/Drain-Bereiche gebildet sind.
Als nächstes wird, wie in Fig. 6K gezeigt ist, ein Speicher­ knoten 8, der aus einem leitfähigen Material wie beispiels­ weise Polysilizium besteht, selektiv geformt, damit eine Verbindung mit jedem N-Kanal-MOS-Transistor hergestellt wird.
Wie in Fig. 6L gezeigt ist, wird ein dielektrischer Konden­ satorfilm 11 aus Siliziumoxidfilm, Nitridfilm oder derglei­ chen auf dem Speicherknoten 8 erzeugt. Eine Zellenplatte 9 aus einem leitfähigen Material, wie beispielsweise Polysili­ zium, wird auf dem dielektrischen Kondensatorfilm 11 er­ zeugt. Wie oben beschrieben wurde, wird ein gestapelter Kon­ densator, der aus dem Speicherknoten 8, dem dielektrischen Kondensatorfilm 11 und der Zellplatte 9 besteht, erzeugt und mit dem N-Dotierungsdiffusionsbereich 61 des N-Kanal-MOS- Transistors verbunden.
Zuletzt wird, wie dies in Fig. 6M gezeigt ist, nach Erzeu­ gung eines Zwischenschichtisolationsfilmes 21 beispielsweise aus einem Oxidfilm ein Kontaktloch C erzeugt, um eine Ver­ bindung zu weiteren N-Dotierungsdiffusionsbereichen 62 des N-Kanal-MOS-Transistors herzustellen. Eine Bitleitung 30, die beispielsweise eine Aluminiumschicht sein kann, wird er­ zeugt, um eine Verbindung zu dem N-Dotierungsdiffusionsbe­ reich 62 durch dieses Kontakloch C herzustellen.
Ein DRAM mit Speicherzellen von gestapelten Kondensator­ strukturen ist mit dem obenbeschriebenen Verfahren erzeugt.
Wenn in dem DRAM mit Speicherzellen von üblichen gestapelten Kondensatorstrukturen die Wortleitung als eine Gate-Elektro­ de und der obere Schichtisolationsfilm auf selbiger unter Verwenden der gleichen Maske selektiv entfernt werden, wer­ den Teile eines unteren Abschnittes der Wortleitung ausge­ schnitten, wobei Kerben hierin erzeugt werden. Ein Problem liegt darin, daß aufgrund der Existenz von Nocken in der Wortleitung als Gate-Elektrode der Kanalwiderstand beim Be­ trieb des MOS-Transistors ansteigt. Dies resultiert aus der Tatsache, daß der Bereich einen Abschnitt mit hohem Wider­ stand beim Betrieb des Transistors bekommt, da kein Dotie­ rungsdiffusionsbereich in einem Bereich direkt neben den Kerben in dem unteren Teil der Gate-Elektrode erzeugt ist, so daß es schwierig ist, eine Inversionsschicht zu erzeugen. Daher besteht ein Problem in der verminderten Betriebsge­ schwindigkeit eines derartigen MOS-Transistors.
Gegenüber diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleitervorrichtung mit einer gestapelten Struktur aus einem polykristallinen Siliziumfilm und einem Siliziumoxidfilm, der darauf abge­ schieden ist, und ein Verfahren zu deren Herstellung so weiterzubilden, daß die Betriebsgeschwindigkeit der Halb­ leitervorrichtung weiter angehoben wird.
Diese Aufgabe wird bei einer Halbleitervorrichtung nach dem Oberbegriff des Patentanspruchs 1 durch die im kennzeichnen­ den Teil des Patentanspruchs 1 angegebenen Merkmale und bei einem Verfahren nach dem Oberbegriff des Patentanspruchs 9 durch die im kennzeichnenden Teil des Patentanspruchs 9 an­ gegebenen Merkmale gelöst.
Ein besonderer Vorteil der vorliegenden Erfindung liegt da­ rin, daß keine Kerben in dem polykristallinen Siliziumfilm erzeugt werden.
Ein weiterer Vorteil der Erfindung liegt in der Schaffung einer Halbleitervorrichtung mit erhöhter Betriebsgeschwin­ digkeit, die Feldeffekttransistoren aufweist, die jeweils eine gestapelte Struktur haben, die aus einer Gate-Elektrode bestehen, welche aus polykristallinem Siliziumfilm besteht, auf dem ein Siliziumoxidfilm als oberer Schichtisolations­ film ausgebildet ist.
Ein weiterer vorteilhafter Aspekt der Erfindung liegt in der Schaffung einer Halbleiterspeichervorrichtung mit Speicher­ zellen, die gestapelte Kondensatoren umfassen, bei der eine Verminderung der Betriebsgeschwindigkeit vermieden wird.
Wiederum ein weiterer vorteilhafter Aspekt der Erfindung liegt in der Schaffung eines Herstellungsverfahrens für eine Halbleitervorrichtung, die keine Kerben im polykristallinen Siliziumfilm beim Verfahren des selektiven Entfernens des polykristallinen Siliziumfilmes und des Siliziumoxidfilmes, der auf diesem abgelagert ist, durch Verwenden der gleichen Maske erfährt.
Ein wiederum weiterer Aspekt der vorliegenden Erfindung liegt in der Schaffung eines Verfahrens einer Halbleiter­ vorrichtung mit Feldeffekttransistoren bei Vermeidung einer Verminderung der Betriebsgeschwindigkeit aufgrund der Ver­ meidung von Kerben in deren Gate-Elektroden während eines Verfahrens des selektiven Entfernens eines polykristallinen Siliziumfilmes als Gate-Elektrode, durch den ein Feldeffekt­ transistor gebildet wird, und eines Siliziumoxidfilmes als oberer Schichtisolationsfilm, der auf diesem unter Verwenden der gleichen Maske ausgebildet ist.
Wiederum ein anderer vorteilhafter Aspekt der Erfindung liegt in der Schaffung einer Halbleiterspeichervorrichtung mit Speicherzellen mit gestapelten Kondensatoren, bei der eine Verminderung der Betriebsgeschwindigkeit vermieden wird.
Eine Halbleitervorrichtung gemäß der Erfindung umfaßt ein Halbleitersubstrat, einen polykristallinen Siliziumfilm und einen Siliziumoxidfilm. Das Halbleitersubstrat hat eine Hauptoberfläche. Der polykristalline Siliziumfilm ist auf der Hauptoberfläche des Halbleitersubstrates ausgebildet. Der Siliziumoxidfilm ist auf dem polykristallinen Silizium­ film angeordnet. Ferner weist der Siliziumoxidfilm eine ver­ bleibende Spannung oder Restspannung von nicht mehr als 109 dyn/cm2 auf.
Bei einem erfindungsgemäßen Herstellungsverfahren für die Halbleitervorrichtung wird zunächst der polykristalline Siliziumfilm auf der Hauptoberfläche des Halbleitersubstra­ tes erzeugt. Der Siliziumoxidfilm wird auf dem polykri­ stallinen Siliziumfilm in einem Temperaturbereich zwischen Raumtemperatur und 800°C erzeugt. Der auf diese Weise er­ zeugte Siliziumoxidfilm hat eine Restspannung von nicht mehr als 109 dyn/cm2. Daraufhin werden der polykristalline Sili­ ziumfilm und der Siliziumoxidfilm selektiv unter Verwenden der gleichen Maske entfernt.
Gemäß der vorliegenden Erfindung hat der auf dem polykri­ stallinen Siliziumfilm erzeugte Siliziumoxidfilm eine Rest­ spannung von nicht mehr als 109 dyn/cm2. Daher erzeugt die Restspannung des Siliziumoxidfilmes keine Kerben in dem polykristallinen Siliziumfilm direkt neben dem Siliziumoxid­ film.
Gemäß einem Herstellungsverfahren der vorliegenden Erfindung wird der Siliziumoxidfilm auf dem polykristallinen Silizium­ film bei einer Temperatur von 800°C oder weniger erzeugt. Daher kann die Restspannung des Siliziumoxidfilmes auf einen Wert von 109 dyn/cm2 oder weniger begrenzt werden.
Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen bevorzugte Ausführungsformen der Erfindung näher erläutert. Es zeigen:
Fig. 1A bis 1M anteilige Querschnittsdarstellungen der Ver­ fahrensschritte bei einem Ausführungsbei­ spiel des Herstellungsverfahrens einer Halb­ leiterspeichervorrichtung gemäß der vorlie­ genden Erfindung;
Fig. 2 eine ausschnittsweise Querschnittsdarstel­ lung des Bedeckungsgrades mit einem SiO2- Film auf einem darunterliegenden Film;
Fig. 3 ein Blockdiagramm der Gesamtkonfiguration eines üblichen DRAM;
Fig. 4 ein Ersatzschaltbild für eine Speicherzelle des in Fig. 3 gezeigten DRAM;
Fig. 5 eine ausschnittsweise Draufsicht eines eine Speicherzelle bildenden Bereiches eines üb­ lichen DRAM; und
Fig. 6A bis 6M ausschnittsweise Querschnittsdarstellungen der einzelnen Verfahrensschritte bei einem Verfahren zum Herstellen einer üblichen Halbleiterspeichervorrichtung.
Die Fig. 1A bis 1M sind ausschnittsweise Querschnittsdar­ stellungen der Verarbeitungsschritte eines beispielhaften Herstellungsverfahrens einer Halbleiterspeichervorrichtung gemäß der Erfindung. Bei diesem Beispiel handelt es sich um ein Verfahren zum Herstellen eines DRAM mit Speicherzellen in Form von gestapelten Kondensatorstrukturen.
Zunächst wird, wie in Fig. 1A gezeigt ist, ein unterer Oxid­ film 12 auf einem P-Siliziumsubstrat 1 durch ein thermisches Oxidationsverfahren erzeugt. Ein Nitridfilm 13 wird auf dem unten liegenden Oxidfilm 12 beispielsweise durch chemisches Dampfabscheiden erzeugt.
Als nächstes wird, wie in Fig. 1B gezeigt ist, ein Nitrid­ film 13 selektiv gemäß einem vorgegebenen Muster entfernt. Unter Verwenden dieses zu einem Muster geformten Nitrid­ filmes 13 als Maske werden P-Dotierungsionen, wie beispiels­ weise Borionen, in das P-Siliziumsubstrat 1 in der durch die Pfeile angegebenen Richtung bei einer Beschleunigungsspan­ nung von 10-200 keV implantiert.
Wie weiterhin in Fig. 1C gezeigt ist, wird ein thermisches Oxidationsverarbeiten ausgeführt, wobei der Nitridfilm 13 als Maske verwendet wird. Demzufolge wird ein Feldoxidfilm 4 für die Isolation auf dem ionenimplantierten P-Siliziumsub­ strat erzeugt und ein P-Dotierungsdiffusionsbereich 5, der als Kanalstopper dient, in einem Bereich neben dem Feldoxid­ film 4 zum Isolieren durch thermische Diffusion von P-Dotie­ rungsionen erzeugt.
Wie in Fig. 1D gezeigt ist, werden daraufhin der Nitridfilm 13 und der darunterliegende Oxidfilm 12 durch Ätzen ent­ fernt.
Gemäß Fig. 1E wird ein isolierender Film 17 a, der aus einem Oxidfilm besteht, beispielsweise durch ein thermisches Oxi­ dationsverfahren erzeugt.
Gemäß Fig. 1F wird ein Polysiliziumfilm 15 auf der Gesamt­ oberfläche durch ein chemisches Dampfabscheidungsverfahren abgeschieden. Ferner wird ein Siliziumoxidfilm 18 a als oberer Schichtisolationsfilm auf dem Polysiliziumfilm 15 in einem Temperaturbereich zwischen Raumtemperatur und 750°C abgeschieden, was zum Beispiel bei 720°C durch ein chemi­ sches Dampfabscheidungsverfahren geschehen kann, unter Ver­ wenden von Tetra-Äthoxy-Ortho-Silikat (Si(OC2H5)4) als Roh­ gas. Der Siliziumoxidfilm 18 a wird auf diesem sogenannten TEOS-Film abgeschieden. Eine Restspannung des TEOS-Filmes ist eine Dehnungsspannung von nicht mehr als 5×108 dyn/cm2 nach Erzeugung des Filmes und ist eine Druckspannung von nicht mehr als 1×109 dyn/cm2 nach dem anschließenden Schritt der thermischen Verarbeitung. Daher liegt die Rest­ spannung des Hochtemperaturoxidfilmes (HTO-Filmes), der bei dieser üblichen Temperatur von 800° oder mehr erzeugt wird, bei nicht mehr als 2×109 dyn/cm2, was ein höherer Wert als bei dem TEOS-Film ist.
Es sei angemerkt, daß ein Beispiel eines TEOS-Filmes, der auf einem BPSG-Film abgeschieden ist, welcher in einem Isolationsgraben eingefüllt ist, in der japanischen Patent­ veröffentlichung Nr. 62-1 73 738 offenbart ist. Jedoch zeigt dieses Ausführungsbeispiel lediglich die Wirkung des TEOS- Filmes auf eine verminderte Innenspannung bei Anwendung auf das Substrat.
Wie ferner in Fig. 1G gezeigt ist, wird ein Resistfilm 14 auf dem Siliziumoxidfilm 18 a ausgebildet, welcher durch den TEOS-Film gemäß dem vorgegebenen Muster gebildet ist.
Wie in Fig. 1H gezeigt ist, werden unter Verwenden des Resistfilmes 14 als Maske der Siliziumoxidfilm 18 a mit einer Dicke von ungefähr 2500 A, der aus dem TEOS-Film besteht, und der Polysiliziumfilm 15 mit einer Dicke von 2000 bis 3000 Å selektiv durch Trockenätzen entfernt. Da zu diesem Zeitpunkt der Siliziumoxidfilm 18 a, der auf dem Polysiliziumfilm 15 ausgebildet ist, eine Restspannung von nicht mehr 109 dyn/cm2 hat, wird eine Wortleitung 20 als Gate-Elektrode ohne Kerben im Verlaufe dieses Ätzprozesses erzeugt, wie dies in Fig. 6H gezeigt ist.
In Fig. 1I ist dargestellt, daß ein oberer Schichtisola­ tionsfilm 18 und die Wortleitung 20 durch Entfernen des Resistfilmes 14 erzeugt werden.
Nachfolgend werden gemäß Fig. 1J unter Verwenden der Wort­ leitung 20 als Maske N-Dotierungsdiffusionsbereiche 61 a, 62 a von niedriger Konzentration durch Implantation von N-Dotie­ rungsionen in das P-Siliziumsubstrat 1 erzeugt. Nach Erzeu­ gen eines Seitenwandisolationsfilmes 19 auf der Seitenwand der Wortleitung 20 werden N-Dotierungsdiffusionsbereiche 61 b, 62 b von hoher Konzentration durch Implantation von N-Dotierungsionen in das P-Siliziumsubstrat 1 erzeugt, wobei die Wortleitung 20 und der Seitenwandisolationsfilm 19 als Masken dienen. Gemäß obiger Beschreibung wird ein N-Kanal- MOS-Transistor erzeugt, bei dem N-Dotierungsdiffusionsbe­ reiche 61, 62 Source/Drain-Bereiche mit LDD-Strukturen sind.
Gemäß Fig. 1K kontaktiert ein Speicherknoten 8 aus leitfähi­ gem Material, wie beispielsweise Polysilizium, einen N-Do­ tierungsdiffusionsbereich 61 und ist ausgebildet, um sich auf dem oberen Schichtisolationsfilm 18 gemäß eines vorge­ gebenen Strukturmusters zu erstrecken, um eine Verbindung mit jedem N-Kanal-MOS-Transistor herzustellen.
Wie in Fig. 1L gezeigt ist, werden ein dielektrischer Kon­ densatorfilm 11 aus einem Siliziumoxidfilm und ein Silizium­ nitridfilm zum Bedecken des Speicherknotens 8 erzeugt. Eine Zellenplatte 9 aus einem leitfähigen Material, wie bei­ spielsweise Polysilizium, wird auf dem dielektrischen Kon­ densatorfilm 11 erzeugt. Gemäß obiger Beschreibung wird ein gestapelter Kondensator erzeugt, der durch den Speicherkno­ ten 8 und die Zellplatte 9 und den sandwichartig dazwi­ schenliegenden dielektrischen Kondensatorfilm 11 gebildet ist.
Wie in Fig. 1M gezeigt ist, bedeckt ein Zwischenschichtiso­ lationsfilm 21, der beispielsweise aus einem Oxidfilm be­ steht, die gesamte Oberfläche. Ein Kontaktloch C, das sich durch den Zwischenschichtisolationsfilm 21 erstreckt, legt einen N-Dotierungsdiffusionsbereich 62 offen, der nicht mit einer Kondensatorzelle des N-Kanal-MOS-Transistors verbunden ist. Eine Bitleitung 30, die beispielsweise aus einer Alu­ miniumschicht besteht, erstreckt sich durch das Kontaktloch C zum Erzeugen eines elektrischen Kontaktes.
Wie oben beschrieben wurde, kann ein DRAM hergestellt wer­ den, das gestapelte Kondensatoren hat, ohne daß Kerben bei den Wortleitungen als Gate-Elektroden auftreten. Da bei den Wortleitungen keine Kerben vorliegen, kann die Betriebsge­ schwindigkeit des MOS-Transistors, der in dem Speicher ent­ halten ist, hierdurch nicht beeinträchtigt werden.
Bei dem obigen Ausführungsbeispiel wird ein TEOS-Film als oberer Schichtisolationsfilm auf dem die Wortleitung bilden­ den Polysiliziumfilm verwendet. Jedoch kann der obere Schichtisolationsfilm auch unter Verwenden eines anderen Rohgases erzeugt werden, wenn der Siliziumoxidfilm mit einer Restspannung von nicht mehr als 109 dyn/cm2 erzeugt wird.
Beispielsweise kann ein Siliziumoxidfilm (nachfolgend als NSG-Film bezeichnet) verwendet werden, der im Temperatur­ bereich zwischen Raumtemperatur und 450°C unter Verwenden von SiH4, O2 als Rohgas durch chemisches Dampfabscheidungs­ verfahren erzeugt wird. Die Restspannung des Siliziumoxid­ filmes ist eine Dehnungsspannung von nicht mehr als 5×108 dyn/cm2 nach Erzeugen des Filmes und eine Druckspannung von nicht mehr als 5×108 dyn/cm2 nach der thermischen Verar­ beitung bei den nachfolgenden Verfahrensschritten. Ferner kann ein TEOS-Film (nachfolgend als TEOS + O3-Film bezeich­ net) verwendet werden, der bei einer Temperatur im Tempera­ turbereich zwischen Raumtemperatur und 430°C erzeugt wird, wobei Tetra-Äthoxy-Ortho-Silikat (Si(OC2H5)4), O3 als Roh­ gas bei dem chemischen Dampfabscheidungsverfahren verwendet wird. Die Restspannung dieses TEOS + O3-Filmes ist eine Zug­ spannung oder Dehnungsspannung von nicht mehr als 1×109 dyn/cm2.
Die Charakteristika der jeweiligen SiO2-Filme gemäß obiger Beschreibung sind in der Tabelle 1 dargestellt. Eine Be­ rechnung der Abdeckung wird durch den Wert b/a als Be­ deckungsgrat mit dem SiO2-Film 18 auf dem darunterliegenden Film 20 in Fig. 2 gezeigt.
Tabelle 1
Charakteristika des SiO₂-Filmes
Ein Beispiel der Halbleiterspeichervorrichtung mit einer gestapelten Struktur, die durch selektives Entfernen des polykristallinen Siliziumfilmes und des Siliziumoxidfilmes unter Verwenden der gleichen Maske erzeugt wird, ist ein DRAM mit Speicherzellen von gestapelten Kondensatorstruk­ turen, das bei den obigen Ausführungsbeispielen erläutert wurde. Jedoch können Halbleitervorrichtungen mit gestapelten Strukturen aus dem polykristallinen Siliziumfilm und dem Siliziumoxidfilm, welche durch Strukturieren durch selekti­ ves Entfernen der beiden Schichten unter Verwenden der gleichen Maske erzeugt werden, die gleiche Wirkung zeigen, wenn die vorliegende Erfindung darauf angewendet wird.
Da erfindungsgemäß der Siliziumoxidfilm, der auf dem poly­ kristallinen Siliziumfilm ist und durch selektives Entfernen unter Verwenden der gleichen Maske erzeugt wird, eine nied­ rige Restspannung hat, kann das Auftreten von Kerben in dem polykristallinen Siliziumfilm der unteren Schicht unter­ drückt werden. Daher kann eine Halbleitervorrichtung, bei der nicht das Verhalten der aktiven Elemente verschlechtert wird, in dem Fall geschaffen werden, daß der polykristalline Siliziumfilm einen leitfähigen Film, wie beispielsweise eine Gate-Elektrode, bildet.

Claims (13)

1. Halbleitervorrichtung mit einer gestapelten Stuktur, die durch selektives Entfernen eines polykristallinen Sili­ ziumfilmes und eines Siliziumoxidfilmes erzeugt wird, wobei die gleiche Maske verwendet wird, gekennzeichnet durch folgende Merkmale:
Ein Halbleitersubstrat (1) mit einer Hauptoberfläche,
einen polykristallinen Siliziumfilm (20), der auf der Hauptoberfläche des Halbleitersubstrates angeordnet ist, und
einen Siliziumoxidfilm (18) mit einer Restspannung von nicht mehr als 109 dyn/cm2, der auf dem polykristallinen Siliziumfilm ausgebildet ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß das Halbleitersubstrat (1) einen Bereich eines ersten Leitfähigkeitstypes sowie einen in diesem Halbleiterbe­ reich ausgebildeten Feldeffekttransistor eines zweiten Leitfähigkeitstypes aufweist.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekenn­ zeichnet, daß der Feldeffekttransistor eine Gate-Elektrode (20) aufweist, die aus einem polykristallinen Siliziumfilm gebildet ist.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß der Feldeffekttransistor Dotierungsbereiche (61, 62) eines zweiten Leitfähigkeitstypes aufweist, die in dem Halbleiterbereich ausgebildet sind.
5. Halbleitervorrichtung nach Anspruch 4, dadurch gekenn­ zeichnet,
daß der Feldeffekttransistor eine isolierte Gate-Elektro­ de hat, wobei eine Elektrode (61) und die andere Elektro­ de (62) auf der Hauptoberfläche des Halbleitersubstrates mit einem gegenseitigen Abstand unter der Gate-Elektrode (20) ausgebildet sind,
daß die Dotierungsbereiche (61, 62) des zweiten Leit­ fähigkeitstypes die eine Elektrode (61) und die andere Elektrode (62) bilden, und
daß ein Kanalbereich in dem Halbleiterbereich zwischen der einen Elektrode (61) und der anderen Elektrode (62) ausgebildet ist.
6. Halbleitervorrichtung nach Anspruch 5, dadurch gekenn­ zeichnet, daß der Feldeffekttransistor einen Teil einer Speicherzelle bildet, die ferner einen an die eine Elek­ trode angeschlossenen Kondensator aufweist.
7. Halbleitervorrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß der Kondensator eine gestapelte Struktur hat, die einen leitfähigen Film (8) und einen weiteren leitfähigen Film (9) mit einem sandwichartig dazwischen angeordneten dielektrischen Film (11) aufweist, und daß der eine leit­ fähige Film (8) mit der einen Elektrode (61) verbunden ist.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekenn­ zeichnet, daß der eine und der andere leitfähige Film (8, 9) sich über die polykristalline Siliziumschicht (20) erstrecken und von der polykristallinen Siliziumschicht durch den Siliziumoxidfilm (18) isoliert sind.
9. Verfahren zum Herstellen einer Halbleitervorrichtung mit einer gestapelten Struktur, die durch selektives Entfer­ nen eines polykristallinen Siliziumfilmes und eines Siliziumoxidfilmes unter Verwenden der gleichen Maske erzeugt wird, gekennzeichnet durch folgende Schritte:
Erzeugen eines polykristallinen Siliziumfilmes (15) auf einer Hauptfläche des Halbleitersubstrates (1),
Erzeugen eines Siliziumoxidfilmes (18 a) auf dem poly­ kristallinen Siliziumfilm in einem Temperaturbereich zwischen Raumtemperatur und 800°C, wodurch der Silizium­ oxidfilm mit einer Restspannung von nicht mehr als 109 dyn/cm2 erzeugt wird, und
selektives Entfernen des polykristallinen Siliziumfilmes und des Siliziumoxidfilmes unter Verwenden der gleichen Maske (14).
10. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Verfahrensschritt des Erzeugens des Silizium­ oxidfilmes (18 a) die Erzeugung des Siliziumoxidfilmes unter Verwenden von Tetra-Äthoxy-Ortho-Silikat als Roh­ gas aufweist.
11. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des Erzeugens des Siliziumoxidfilmes (18 a) das Erzeugen eines Siliziumoxidfilmes bei einem Temperaturbereich zwischen Raumtemperatur und 430°C unter Verwenden von Tetra-Äthoxy-Ortho-Silikat und O3 als Rohgas aufweist.
12. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Verfahrensschritt des Erzeugens des Silizium­ oxidfilmes (18 a) das Erzeugen des Siliziumoxidfilmes durch das chemische Dampfabscheidungsverfahren beinhal­ tet.
13. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des Entfernens des polykristallinen Siliziumfilmes und des Siliziumoxidfilmes die Erzeugung einer Gate-Elektrode (20), die einen Feldeffekttran­ sistor bildet, umfaßt.
DE3930657A 1988-09-14 1989-09-13 Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung Expired - Lifetime DE3930657C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63230818A JPH0828427B2 (ja) 1988-09-14 1988-09-14 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
DE3930657A1 true DE3930657A1 (de) 1990-03-22
DE3930657C2 DE3930657C2 (de) 1995-11-30

Family

ID=16913759

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3930657A Expired - Lifetime DE3930657C2 (de) 1988-09-14 1989-09-13 Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

Country Status (3)

Country Link
US (1) US5300444A (de)
JP (1) JPH0828427B2 (de)
DE (1) DE3930657C2 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
JP3107050B2 (ja) * 1998-07-02 2000-11-06 日本電気株式会社 多結晶シリコン膜の成膜方法
US6422826B1 (en) 2000-06-02 2002-07-23 Eastman Kodak Company Fluid pump and method
US6533951B1 (en) 2000-07-27 2003-03-18 Eastman Kodak Company Method of manufacturing fluid pump
US6386680B1 (en) 2000-10-02 2002-05-14 Eastman Kodak Company Fluid pump and ink jet print head
US6830701B2 (en) * 2002-07-09 2004-12-14 Eastman Kodak Company Method for fabricating microelectromechanical structures for liquid emission devices
US6874867B2 (en) * 2002-12-18 2005-04-05 Eastman Kodak Company Electrostatically actuated drop ejector

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06344756A (ja) * 1993-06-07 1994-12-20 Mazda Motor Corp 車両用空調装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53108381A (en) * 1977-03-04 1978-09-21 Hitachi Ltd Manufacture for semiconductor device
US4455737A (en) * 1978-05-26 1984-06-26 Rockwell International Corporation Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines
JPS5747711A (en) * 1980-08-08 1982-03-18 Fujitsu Ltd Chemical plasma growing method in vapor phase
JPS6020563A (ja) * 1983-07-14 1985-02-01 Toshiba Corp 半導体装置の製造方法
US4546535A (en) * 1983-12-12 1985-10-15 International Business Machines Corporation Method of making submicron FET structure
JPH0618257B2 (ja) * 1984-04-28 1994-03-09 富士通株式会社 半導体記憶装置の製造方法
US4584205A (en) * 1984-07-02 1986-04-22 Signetics Corporation Method for growing an oxide layer on a silicon surface
JPS61123181A (ja) * 1984-11-15 1986-06-11 Fujitsu Ltd 半導体装置の製造方法
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
IT1209682B (it) * 1985-12-23 1989-08-30 Sgs Microelettronica Spa Processo per la fabbricazione mediante ricristallizzazione epitassiale di transistori ad effetto di campo a gate isolato con giunzioni a profondita' minima.
EP0232748A1 (de) * 1986-01-22 1987-08-19 Siemens Aktiengesellschaft Verfahren zur Auffüllung von Isolationsgräben in integrierten Halbleiterschaltungen
US4855801A (en) * 1986-08-22 1989-08-08 Siemens Aktiengesellschaft Transistor varactor for dynamics semiconductor storage means
US5028566A (en) * 1987-04-10 1991-07-02 Air Products And Chemicals, Inc. Method of forming silicon dioxide glass films
US4845047A (en) * 1987-06-25 1989-07-04 Texas Instruments Incorporated Threshold adjustment method for an IGFET
US4851370A (en) * 1987-12-28 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Fabricating a semiconductor device with low defect density oxide
US4851361A (en) * 1988-02-04 1989-07-25 Atmel Corporation Fabrication process for EEPROMS with high voltage transistors
US5087951A (en) * 1988-05-02 1992-02-11 Micron Technology Semiconductor memory device transistor and cell structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06344756A (ja) * 1993-06-07 1994-12-20 Mazda Motor Corp 車両用空調装置

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
Chin, B.L. und van de Ven, E.P.: Plasma TEOS Process for Interlayer Dielectric Applications In:Solid State Technology, April 1988, S. 119-122 *
Levin, R.M. und Sheng. T.T.: Oxide Isolation for Double-Polysilicon VLSI Devices. In: J. Electrochem. Soc.: Solid-State Science and Technology, Bd. 130, Nr. 9, Sept. 1983, S. 1894-1897 *
Peccoud, L. et.al.: New trends and limits in plasma eteching. In: J. Phys. D: Appl. Phys. 20H. 7, (1987), S. 851-857 *
Peng, S. et.al.: Optimization of Submicron Polysilicon etching... In: J. Electrochem. Soc.: Solid-State Science and Technology, Bd. 137, Nr. 7Juli 1986, S. 1479-1484 *
Smolinsky, G. und Wendling, T.P.H.F.: Measurementsof Temperature Dependent Stress of Silicon Oxide..In: J. Electrochem. Soc.: Solid-State Science and Technology, Bd. 132, Nr. 4, April 1985, S.950-954 *

Also Published As

Publication number Publication date
DE3930657C2 (de) 1995-11-30
JPH0828427B2 (ja) 1996-03-21
JPH0279461A (ja) 1990-03-20
US5300444A (en) 1994-04-05

Similar Documents

Publication Publication Date Title
DE4236814C2 (de) Verfahren zur Bildung eines Kondensators
DE3916228C2 (de) Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung
DE3929129C2 (de)
DE4434040C2 (de) Halbleiterspeichervorrichtung mit einer SOI-Struktur und Verfahren zur Herstellung derselben
DE3844120C2 (de) Halbleitereinrichtung mit grabenförmiger Struktur
DE4028488C2 (de) Verfahren zur Herstellung einer Halbleiterspeichervorrichtung
DE3141195C2 (de)
DE4340419C2 (de) Herstellungsverfahren für eine Halbleitervorrichtung mit einer Isolierschicht, in der ein Kontaktloch gebildet ist
DE10128928B4 (de) Halbleiterspeichervorrichtung, die keinen Floating-Body-Effekt aufweist, und dazugehöriges Herstellungsverfahren
DE10038728A1 (de) Halbleiterspeicher-Zellenanordnung und Verfahren zu deren Herstellung
EP0744771A1 (de) DRAM-Speicherzelle mit vertikalem Transistor
DE4215203A1 (de) Speicherkondensator und verfahren zu dessen herstellung
DE19718721C2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE3922456A1 (de) Halbleiterspeichereinrichtung und verfahren zur herstellung derselben
DE4213945A1 (de) Speicherkondensator und verfahren zu dessen herstellung
DE4038114C2 (de) Verfahren zum Herstellen eines Halbleiterspeichers
DE4203565C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE19811882A1 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
EP0317934B1 (de) Dreidimensionale 1-Transistorzellenanordnung für dynamische Halbleiterspeicher mit Grabenkondensator und Verfahren zu ihrer Herstellung
DE2837877A1 (de) Mos-integrierter halbleiterspeicher sowie verfahren zu seiner herstellung
DE4210855A1 (de) Speicherelement fuer einen dram und herstellungsverfahren fuer einen dram
DE4034995A1 (de) Hochintegriertes halbleiterspeicherbauelement und verfahren zu seiner herstellung
DE3930657C2 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE4034169C2 (de) DRAM mit einem Speicherzellenfeld und Herstellungsverfahren dafür
EP0596975B1 (de) Kompakte halbleiterspeicheranordnung und verfahren zu deren herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Representative=s name: PRUFER & PARTNER GBR, 81545 MUENCHEN